CN101097883A - 用于形成半导体器件隔离结构的方法 - Google Patents

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Abstract

本发明涉及一种用于形成半导体器件的隔离结构的方法，所述半导体器件包括衬底，在所述衬底处已形成有栅极绝缘层、栅极导电层以及垫氮化物层，所述方法包括：刻蚀所述垫氮化物层、所述栅极导电层、所述栅极绝缘层和所述衬底的一部分以形成沟槽；形成沿着所述沟槽的内表面的壁氧化物层；在第一得到的结构上形成第一绝缘层以部分填充所述沟槽，所述第一得到的结构包括所述氧化物层；利用旋涂方法在第二得到的结构上形成第二绝缘层以填充所述沟槽，所述第二得到的结构包括所述第一绝缘层；将所述垫氮化物层用作抛光停止层来抛光所述第一和第二绝缘层；去除所述垫氮化物层；使所述第一和第二绝缘层凹陷；以及使所述第二绝缘层凹陷到预定深度。

Description

用于形成半导体器件隔离结构的方法
相关申请的交叉引用
本发明要求于2006年6月29日提交的韩国专利申请号为10-2006-0059597的权益，该申请的内容全文引入作为参考。
背景技术
本发明涉及一种用于制造半导体器件的方法，更具体而言，涉及一种用于形成半导体器件的隔离结构的方法。
随着半导体制造技术发展，半导体器件的线宽随之减小。特别是，限定在有源区间的场区的线宽减小了并因此形成在场区(field region)中的沟槽的高宽比增加。因此，填充沟槽以形成隔离结构的工艺变得困难。
为了改善隔离结构的填充特性，用聚硅氮烷(polysilazane，PSZ)高密度等离子体(HDP)无掺杂硅酸盐玻璃(USG)来填充沟槽，。PSZ是一种通过旋涂来沉积的介电质上的旋涂(SOD)。然而，PSZ的湿法刻蚀速率是快速的且不均匀的。因而，当执行湿法刻蚀工艺时，有效场氧化物高度(effective field oxide height，EFH)变得不均匀。
为了解决这些缺点，用PSZ层来填充沟槽并将其凹陷到预定的深度，接着将HDP USG层沉积在所得到的结构上。以下将参照图1A至1L来描述该方法。
图1A至1L图示了一种用于形成闪存器件的隔离结构的典型方法。参照图1A，栅极氧化物层2、用于栅电极(浮动栅极)的多晶硅层3、缓冲氧化物层4、垫氮化物层5、以及用于硬质掩模的氧化物层6顺序地形成在衬底1上。参照图1B，氧化物层6、垫氮化物层5、缓冲氧化物层4、多晶硅层3、栅极氧化物层2、以及衬底1被刻蚀到预定的深度以形成沟槽7。参照图1C，执行氧化工艺来形成沿沟槽7的内表面的壁氧化物层8。参照图1D，HDP USG层9(以下称作HDP层)沉积在所得到的结构(包括壁氧化物层8)上，以填充沟槽7的一部分。参照图1E，PSZ层10形成在所得到的结构(包括HDP层9)上，以完全填充沟槽7。
参照图1F，执行化学机械抛光(CMP)工艺来去除形成在垫氮化物层5上的基于氧化物的材料。即，执行CMP工艺以通过将垫氮化物层5用作抛光停止层来去除PSZ层10、HDP层9、以及氧化物层6。执行清洁工艺以去除残留在垫氮化物层5上的基于氧化物的材料。通过清洁工艺在某种程度上减小PSZ层10的厚度。如所示，PSZ层10具有比垫氮化物层5更低的外形。参照图1G，执行湿法刻蚀工艺以使PSZ层10凹陷到预定的深度。
参照图1H，HDP层11沉积在得到的结构(包括PSZ层10)上，以填充沟槽7。该工艺补偿了因为在先前的湿法刻蚀工艺期间PSZ层11被快速地刻蚀而未被优化的EFH。参照图1I，执行CMP工艺以抛光HDP层11达到垫氮化物层5的顶部表面。因此，形成埋入沟槽的隔离结构12。参照图1J，使用磷酸(H3PO4)溶液来去除垫氮化物5。执行湿法刻蚀工艺或者干法刻蚀工艺以使HDP层11凹陷到预定的深度。因此，形成隔离结构12A。
参照图1K，用于间隔物的绝缘层被沉积在多晶硅层3上，包括凹陷的HDP层11。执行回蚀工艺以在多晶硅层3的两侧壁上形成间隔物13。在回蚀工艺期间，当形成间隔物13时，沿间隔物13的外形暴露的HDP层11的预定厚度有所损耗。在相邻多晶硅层3之间的隔离结构12B的一部分凹陷到预定深度。这使得能够防止由于相邻多晶硅层3之间窄的间隙而出现的寄生电容而导致的干扰。该干扰指闪存单元间的干扰。参照图1L，执行湿法刻蚀工艺以去除间隔物13。
用于形成闪存器件的隔离结构的典型方法具有以下缺点。如图1B中所示，通过将用于硬质掩模的氧化物层6、垫氮化物层5、缓冲氧化物层4、多晶硅层3、栅极氧化物层2和衬底1刻蚀到预定深度来形成沟槽7。因此，沟槽7的高宽比是高的。在图1H中，当HDP层11沉积在具有该高宽比的沟槽7中，在HDP层11中可能形成空隙。同样，由于在沉积HDP层11时多晶硅层3暴露于沟槽的内侧，所以多晶硅层3在沉积工艺中可能被损坏。
如以上参照图1F和1I所述，CMP工艺执行两次。两次CMP工艺可能导致HDP层11的凹形变形并且可能导致垫氮化物层5的过度损耗。凹形变形指HDP层11比其它部分更加凹陷，这是因为HDP层11的抛光量增加。
如以上参照图1K所述，当为了抑制相邻存储单元间的干扰而形成间隔物时，隔离结构凹陷到预定深度并且因此改变了EFH。此外，由于必须执行去除间隔物的工艺，所以整个工艺变得复杂。
发明内容
本发明的一个实施例涉及提供一种用于形成半导体器件的隔离结构的方法，该方法可以改善了由于隔离结构的高宽比增加而降低的填充特性。
本发明的另一实施例涉及提供一种用于形成半导体器件的隔离结构的方法，该方法可以防止用于形成隔离结构的垫氮化物层的过量损耗。
本发明的另一实施例涉及提供一种用于形成半导体器件的隔离结构的方法，该方法可以简化制造工艺并且防止相邻单元间的干扰。
根据本发明的一个方面，提供一种用于形成半导体器件的隔离结构的方法，半导体器件包括衬底，衬底上已形成有栅极氧化物层、栅极导电层、以及垫氮化物层，该方法包括：刻蚀垫氮化物层、栅极导电层、栅极氧化物层和衬底的一部分以形成沟槽；沿沟槽的内表面形成壁氧化物层；在第一得到的结构上形成第一绝缘层以部分填充沟槽，该第一得到的结构包括壁氧化物层；使用旋涂方法在第二得到的结构上形成第二隔离结构以填充该沟槽，该第二得到的结构包括第一绝缘层；通过将垫氮化物层用作抛光停止层来抛光第一和第二绝缘层；去除垫氮化物层；使第一和第二绝缘层凹陷；以及使第二绝缘层凹陷到预定深度。
附图说明
图1A至1L图示了示出用于形成半导体器件的隔离结构的典型方法的横截面视图。
图2A至2G图示了示出用于根据本发明的一个实施例形成半导体器件的隔离结构的方法的横截面视图。
具体实施方式
图2A至2G图示了示出用于根据本发明的一个实施例形成半导体器件的隔离结构的方法的横截面视图。特别是，图2A至2G图示了用于形成闪存器件的隔离结构的方法。
参照图2A，栅极绝缘层21、用于栅电极(浮动栅极)的多晶硅层22、缓冲氧化物层23、垫层24、以及用于硬质掩模的氧化物层25顺序地形成在衬底20上。栅极绝缘层21包括基于氧化物的材料，垫层24包括基于氮化物的材料。以下，栅极绝缘层21和垫层24分别被称作栅极氧化物层21和垫氮化物层24。用于硬质掩模的氧化物层25利用预定的光致抗蚀剂图案来刻蚀。通过使用刻蚀过的氧化物层25将垫氮化物层24、缓冲氧化物层23、多晶硅层22、栅极氧化物层21、以及衬底20刻蚀到预定深度来形成沟槽(未示出)。执行氧化工艺以形成沿沟槽的内表面的氧化物层27。在此，氧化物层27被称作壁氧化物层27。
为了绝缘，将HDP层28沉积在得到的结构(包括壁氧化物层27)上，以填充沟槽的一部分。为了保护填充特性，将HDP层28沉积到总体上从大约800到大约1,500之间的厚度，并且在壁氧化物层27的侧壁处沉积到从大约70大约150之间的厚度。
参照图2B，为了绝缘，高温氧化物(HTO)层29被沉积在具有高度差的HDP层28上。这时，通过低压化学气相沉积(LPCVD)工艺，将HTO层沉积到从大约100到大约300之间的厚度。
参照图2C，为了绝缘，将PSZ层30沉积在HTO层29上以完全填充沟槽(未示出)。将PSZ层30沉积到从大约4,000到大约7,000之间的厚度。利用旋涂方法来沉积PSZ层30。因此，当HDP层被沉积到具有高的高宽比的沟槽中时，可以防止空隙的产生。在HDP层28的沉积中类似，在沉积PSZ层30之前在多晶硅层22的侧壁中形成壁氧化物层27，以防止多晶硅层22的损坏。
参照图2D，执行CMP工艺以去除形成在垫氮化物层24上的基于氧化物的材料。由于通过将垫氮化物层24用作抛光停止层来执行CMP工艺，所以将形成在垫氮化物层24上的基于氧化物的材料都被去除。当在CMP工艺期间执行清洁工艺时，为了防止PSZ层30的损耗而不执行利用氟化氢(HF)的清洁工艺。由此，形成与垫氮化物层24齐平的隔离结构31。由于执行CMP处理一次，所以可防止由垫氮化物层24的凹形变形和损耗所导致的隔离结构31的损耗。
参照图2E，执行清洁工艺或者干清洁工艺以将HDP层28、HTO层29、以及PSZ层30刻蚀到预定的厚度。在这时，利用具有低选择性的清洁溶液来执行清洁工艺，低选择性是指清洁溶液相对于HDP层28、HTO层29以及PSZ层30几乎不具有刻蚀选择性差异。使用具有低选择性的清洁溶液的清洁工艺的目的在于防止由于相对于HDP层28、HTO层29以及PSZ层30的湿法刻蚀选择性差异导致PSZ层30的刻蚀损耗的增加。利用磷酸(H3PO4)的湿法刻蚀工艺被执行以去除垫氮化物层24。因此，使隔离结构31比缓冲氧化物层23突出预定的厚度。
参照图2F，干法刻蚀工艺被执行以使隔离结构31A凹陷到预定的深度。执行干法刻蚀工艺的原因在于PSZ层30容易被湿法刻蚀工艺刻蚀。因为HDP层不需要进一步被沉积以便使得EFH最优，制造过程得以简化。
在干法刻蚀过程中，使隔离结构31A凹陷，直到其距栅极氧化物层21的顶部表面的高度在大约100到大约300之间。在这时，也将缓冲氧化物层23去除。同时，为了隔离结构31A的凹陷工艺不损坏暴露的多晶硅层22，利用相对于多晶硅层22具有高刻蚀选择性的刻蚀气体来执行干法刻蚀工艺。
参照图2G，湿法刻蚀工艺被执行以选择性地使PSZ层30凹陷到预定深度。由此，使隔离结构31B的一部分凹陷，使得其高度小于栅极氧化物层21的高度。该湿法刻蚀工艺目的在于利用PSZ层30具有比HTO层29和HDP层28相对更高的湿法刻蚀选择性的事实，有选择地湿法刻蚀PSZ层30。PSZ层30被刻蚀并且凹陷从大约200到大约600之间的厚度。
根据本发明，相邻多晶硅层间的寄生电容可通过形成在相邻多晶硅层22间的隔离结构的一部分凹陷到预定的深度来消除。因此，防止了相邻单元间的干扰，改善了器件特性。特别是，由于通过利用PSZ层30的高湿法刻蚀属性使隔离结构31B的一部分凹陷到预定深度，所以不需要执行形成和去除间隔物的工艺，从而简化了制造工艺。
本发明可以获得以下效果。首先，由于通过旋涂方法形成的PSZ层被用作最终沟槽填充材料，所以可以防止空隙形成在具有高的高宽比的沟槽中。其次，由于当PSZ层作为最终沟槽填充材料沉积时壁氧化物层被形成在多晶硅层的侧壁中，所以可防止多晶硅层在沉积工艺中被损坏。第三，由于埋入沟槽中的隔离结构通过一次CMP工艺来形成，所以可防止隔离结构由于垫氮化物层的凹形变形和损耗而损耗。第四，利用HDP层、HTO层以及PSZ层形成隔离结构并且通过干法刻蚀工艺将其凹陷到预定的深度。接着，PSZ层有选择地被湿法刻蚀工艺去除。因此，简化了制造工艺并且可使用于浮动栅极的相邻多晶硅层间的寄生电容最小。因而，相邻单元间的干扰可被抑制。
虽然参考一些具体实施例描述了本发明，但对本领域技术人员显而易见的是，在不偏离以下权利要求所限定的本发明的精神和范围内可作出各种改变和修改。

Claims (16)

1.一种用于形成半导体器件的隔离结构的方法，所述半导体器件包括衬底，在所述衬底处已形成有栅极绝缘层、栅极导电层以及垫层，所述方法包括：
刻蚀所述垫层、所述栅极导电层、所述栅极绝缘层和所述衬底的一部分以形成沟槽；
形成沿着所述沟槽的内表面的氧化物层；
在第一得到的结构上形成第一绝缘层以部分填充所述沟槽，该第一得到的结构包括所述氧化物层；
利用旋涂方法在第二得到的结构上形成第二绝缘层以填充所述沟槽，该第二得到的结构包括所述第一绝缘层；
将所述垫层用作抛光停止层来抛光所述第一和第二绝缘层；
去除所述垫层；
使所述第一和第二绝缘层凹陷；以及
使所述第二绝缘层凹陷到预定深度。
2.根据权利要求1所述的方法，其中所述第二绝缘层包括聚硅氮烷(PSZ)。
3.根据权利要求1所述的方法，其中所述第一绝缘层包括高密度等离子体(HDP)层。
4.根据权利要求1所述的方法，还包括：在形成所述第一绝缘层之后在具有高度差的包括所述第一绝缘层的第二得到的结构上形成第三绝缘层。
5.根据权利要求4所述的方法，其中所述第三绝缘层包括高温氧化物(HTO)层。
6.根据权利要求1所述的方法，还包括：在抛光所述第一和第二绝缘层之后，执行清洁工艺。
7.根据权利要求6所述的方法，其中所述清洁工艺包括执行湿法清洁或干法清洁，所述湿法清洁使用具有在所述第一和第二绝缘层之间的低刻蚀选择性的清洁溶液。
8.根据权利要求1所述的方法，其中使所述第一和第二绝缘层凹陷的步骤包括执行干法刻蚀工艺。
9.根据权利要求1所述的方法，其中使所述第一和第二绝缘层凹陷的步骤包括使第一和第二绝缘层凹陷，以使所述第一和第二绝缘层的顶部表面比所述栅极绝缘层的顶部表面高。
10.根据权利要求1所述的方法，其中使所述第一和第二绝缘层凹陷的步骤包括执行干法刻蚀工艺。
11.根据权利要求1所述的方法，其中使所述第一和第二绝缘层凹陷的步骤包括使所述第一和第二绝缘层凹陷，以使所述第一和第二绝缘层的顶部表面比所述栅极绝缘层的顶部表面高大约100到大约300。
12.根据权利要求1所述的方法，其中使所述第二绝缘层凹陷的步骤包括使所述第二绝缘层凹陷，以使所述第二绝缘层的顶部表面低于所述栅极绝缘层的顶部表面。
13.根据权利要求1所述的方法，其中使所述第二绝缘层凹陷的步骤包括使所述第二绝缘层凹陷从大约200到大约600之间的厚度。
14.根据权利要求1所述的方法，其中形成所述第一绝缘层的步骤包括在所述沟槽的侧壁上形成所述第一绝缘层，所述第一绝缘层的厚度在大约70到大约150之间。
15.根据权利要求1所述的方法，其中所述栅极绝缘层包括基于氧化物的材料。
16.根据权利要求1所述的方法，其中所述垫层包括基于氮化物的材料。
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