CN101447435B - 分栅式闪存的制造方法 - Google Patents

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Abstract

本发明公开一种分栅式闪存的制造方法，其特征在于，包括如下步骤：在浮栅的侧壁形成隧穿氧化层的第一部分，在衬底上形成控制栅氧化层的第一部分；淀积形成所述隧穿氧化层的第二部分以及所述控制栅的第二部分；在所述控制栅氧化层上淀积形成第一多晶硅层；进行各向异性多晶硅刻蚀形成在所述控制栅氧化层上的侧壁控制栅。本发明把控制栅氧化层和隧穿氧化层改为热氧氧化和CVD淀积叠加形成，即在CVD淀积之前首先进行高温氧化，在单晶硅衬底上生长栅氧化层，在多晶硅浮栅上生长隧穿氧化层，利用单晶硅和多晶硅氧化速率的差异减小控制栅氧化层厚度，增强控制栅氧化层对沟道的控制能力，同时不影响闪存的数据保持能力。

Description

分栅式闪存的制造方法
技术领域
本发明涉及芯片制造领域，尤其涉及一种分栅结构的存储器制造方法。
背景技术
存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等，其中，闪存存储器即FLASH已经成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，基本分为两种类型：叠栅器件和分栅器件，叠栅器件具有浮栅极和控制栅极，其中，控制栅极位于浮栅极上方，制造叠栅器件的方法比制造分栅器件简单，然而叠栅器件存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电压保持在一个电压范围内解决，增加了电路设计的复杂性。分栅结构的一个控制栅同时作为选择晶体管(Select transistor)，有效避免了过擦除效应，电路设计相对简单。而且，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。
目前的自对准分栅式闪存单元主要由两个串联的晶体管组成：控制栅晶体管和浮栅晶体管，对于控制栅晶体管来说，控制栅氧化层越薄，控制栅对沟道的控制能力越强，因而为了增强控制栅对闪存单元的读取电流的控制能力，控制栅氧化层需要尽可能地薄。隧穿氧化层越厚，位于浮栅的数据的保持能力越好，因而要求隧穿氧化层到达一定的厚度，然而，在目前的工艺流程中，控制栅氧化层和隧穿氧化层是通过化学气相沉积(CVD)的方法同时形成的，这种方法意味着两种氧化层具有同样的厚度，不可能得到比隧穿氧化层更薄的控制栅氧化层。为了保证数据保持能力，隧穿氧化层必须保证一定的厚度，这就限制了控制栅氧化层无法减薄。
发明内容
本发明要解决的技术问题是提供一种半导体制造方法，实现在分栅式闪存器件制造过程中尽可能减小控制栅氧化层厚度并且同时保证一定厚度的隧穿氧化层。
为解决上述技术问题，本发明提供的一种分栅式闪存的制造方法，包括如下步骤：
在浮栅的侧壁形成隧穿氧化层的第一部分，在衬底上形成控制栅氧化层的第一部分；
淀积形成所述隧穿氧化层的第二部分以及所述控制栅的第二部分；
在所述控制栅氧化层上淀积形成第一多晶硅层；
刻蚀部分所述第一多晶硅层形成侧壁控制栅。
进一步的，在形成所述隧穿氧化层和所述控制栅氧化层之前的步骤包括：
在衬底中的有源区上形成氧化层；
在所述氧化层上形成第二硅层；
在所述第二硅层上形成电介质层；
蚀刻掉部分所述电介质层；
在蚀刻掉的所述电介质层侧壁形成第一氧化物侧墙；
蚀刻部分所述第二硅层以及所述氧化层直至暴露出所述衬底表面；
在所述第二硅层侧壁形成第二氧化物侧墙；
在所述衬底表面上形成所述源极线；
蚀刻掉所述电介质层以及部分第二硅层，从而所述第二硅层形成浮栅；
蚀刻掉部分所述氧化层。
进一步的，所述隧穿氧化层的第一部分以及所述控制栅氧化层的第一部分采用高温氧化生长形成。
进一步的，所述高温氧化为快速氧化或者在高温炉管中氧化。
进一步的，所述隧穿氧化层与所述控制栅氧化层同时生长形成。
进一步的，所述隧穿氧化层与所述控制栅氧化层一体成型。
进一步的，所述隧穿氧化层的第二部分以及所述控制栅氧化层的第二部分为化学气相沉积形成。
进一步的，所述电介质层为氮化硅。
进一步的，所述第二硅层为多晶硅。
进一步的，所述衬底为单晶硅衬底。
进一步的，所述侧壁控制栅通过化学气相沉积多晶硅结合各向异性刻蚀形成。
与现有芯片制造方法相比，本发明把控制栅氧化层和隧穿氧化层改变为热氧氧化和CVD叠加形成，即在氧化层CVD淀积之前进行高温氧化，在单晶硅衬底上生长栅氧化层，在多晶硅浮栅上生长隧穿氧化层，由于单晶硅上氧化速率比多晶硅上氧化速率慢，实现了控制栅氧化层和隧穿氧化层的厚度差异，得到了比隧穿氧化层薄的控制栅氧化层，在减小控制栅氧化层厚度，增强控制栅氧化层对沟道的控制能力的同时，不影响存储在浮栅里的数据的保持能力。
附图说明
以下结合附图和具体实施方式对本发明的芯片制造方法作进一步的详细说明。
图1A～图1L为本发明制造流程的截面示意图；
图2是本发明分栅式闪存在编程状态示意图。
具体实施方式
请参阅图1A所示的制造工艺截面图，提供一单晶硅衬底1，氧化层2在所述硅衬底1上热生长至约70A到150A厚，可选择地，根据需要，所述硅衬底1中为P型衬底，并在P型衬底中形成N型阱，或者为N型衬底，并在N型衬底中形成P型阱。完成热氧化层生长后，在所述氧化层2上形成多晶硅的第二硅层3，其厚度为100A至1000A，并在所述第二硅层3上形成介质层4，所述介质层4可以是纯的氧化物、或者氮化物，本实施例中，所述介质层4为氮化硅。
在完成了上述的氧化层2、第二硅层3以及介质层4工艺之后，在所示介质层4表面上形成光刻掩膜，并采用蚀刻方法去除部分所述介质层4，形成的截面图如图1B所示。
然后，淀积氧化层并进行各向异性刻蚀，以在上述蚀刻好的电介质层4两侧分别形成第一氧化物侧墙5，侧墙的厚度大约为200A至5000A，形成的截面图请参阅图1C所示。
请参见图1D所示，采用蚀刻方法去除所述第一氧化物侧墙5侧面的所述第二硅层3以及所述氧化层2，使其在所述第二硅层3两侧下的所述衬底1暴露出来，并淀积氧化层并进行刻蚀，在靠近所述第二硅层3位置的所述氧化层上形成第二氧化物侧墙6，所述第二氧化物侧墙6以及所述第一氧化物侧墙5连接形成的氧化层将所述第二硅层3与该连接形成的氧化层外侧隔离开，如图1E所示的截面示意图。
接着，在该连接形成的氧化层外侧与所述氧化层2形成的空间内形成源极线7，形成的所述源极线7的截面示意图如图1F所示。
进一步，蚀刻去除掉所述电介质4以及在所述电介质4下方的所述第二硅层3，使得剩余的所述第二硅层3处于所示氧化层2与所述第一氧化物侧墙5之间，形成浮栅3，如图1G所示的截面示意图。
形成所述浮栅3后，继续蚀刻去除所述浮栅3侧壁下面的部分氧化层2，暴露出部分所述衬底1，如图1H所示的截面示意图。
然后在暴露出来的所述衬底1上以及所述浮栅3侧壁上采用高温氧化方法生长氧化层，即：在所述浮栅的侧壁形成隧穿氧化层的第一部分8，在所述衬底上形成控制栅氧化层的第一部分9，形成的截面示意图参见图1I所示。可采用快速氧化的方法形成，或者将其放在高温炉管中氧化。所述衬底1为单晶硅衬底，所述浮栅3为多晶硅浮栅，由于单晶硅上氧化速率比多晶硅上氧化速度慢，因此，当所述隧穿氧化层的第一部分8与所述控制栅氧化层的第一部分9同时生长时，所述控制栅氧化层的第一部分9和所述隧穿氧化层的第一部分8一体成型，并且所述控制栅氧化层的第一部分9的厚度比所述隧穿氧化层的第一部分8薄，实现不同氧化层的厚度差异。
接着，在所述隧穿氧化层的第一部分8、所述控制栅氧化层的第一部分9以及源极线7表面采用CVD的方法淀积一层氧化物10，在所述隧穿氧化层第一部分8外侧形成的所述氧化物10构成隧穿氧化层的第二部分，在所述控制栅氧化层的第一部分9上形成的所述氧化物10构成控制栅的第二部分，所述隧穿氧化层的第二部分与所述控制栅氧化层的第二部分也同时生长形成，所述控制栅氧化层的第二部分和所述隧穿氧化层的第二部分也是一体成型，从而形成一层具有厚度差异的氧化保护层。所述隧穿氧化层的第一部分8和第二部分构成所述隧穿氧化层，所述控制栅氧化层的第一部分9和第二部分构成所述控制栅氧化层，形成的截面示意图如图1J所示。
因此，所述隧穿氧化层具有足够厚度，防止位于所述浮栅3上的电荷流失，从而保证数据的保持能力，同时所述控制栅氧化层的厚度也得以减少，由于所述控制栅氧化层厚度减少，控制栅对沟道的控制能力得到进一步增强。
接着，在所述控制栅的第二部分上进行化学气相淀积工艺，形成第一多晶硅层11，其截面示意图如图1K所示。
最后，采用化学气相沉积多晶硅结合各向异性刻蚀去除所述控制栅氧化层侧壁上的部分第一多晶硅层11，从而形成在所述控制栅氧化层上的侧壁控制栅11，去除所述源极线7表面上所述氧化物10，其截面示意图如图1L所示。
请参阅图2所示，当对存储单元进行“读取”的时候，分别在各端施加一个电压，本实施例中，在连接源极13的所述源极线7为0V、漏端12为1.2V、所述侧壁控制栅11为2.8V。由于本发明所述的制造方法形成的所述控制栅氧化层比较薄，因而所述控制栅10对沟道的控制能力得到较大增强，如果仍然保持原来的读取电流标准，则可以降低控制栅上的施加电压，比如由2.8V降低至1.8V均可满足要求。
以上显示和描述了本发明的基本原理、主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等同物界定。

Claims (9)

1.一种分栅式闪存的制造方法，其特征在于，包括如下步骤：
在衬底中的有源区上形成氧化层；
在所述氧化层上形成第二硅层；
在所述第二硅层上形成电介质层；
蚀刻掉部分所述电介质层；
在蚀刻掉的所述电介质层侧壁形成第一氧化物侧墙；
蚀刻部分所述第二硅层以及所述氧化层直至暴露出所述衬底表面；
在所述第二硅层侧壁形成第二氧化物侧墙；
在所述衬底表面上形成源极线；
蚀刻掉所述电介质层以及部分第二硅层，从而所述第二硅层形成浮栅；
蚀刻掉部分所述氧化层；
采用高温氧化方式在浮栅的侧壁形成隧穿氧化层的第一部分，在衬底上形成控制栅氧化层的第一部分，所述隧穿氧化层的第一部分的厚度大于所述栅氧化层的第一部分的厚度；
淀积形成所述隧穿氧化层的第二部分以及所述控制栅的第二部分；
在所述控制栅氧化层上淀积形成第一多晶硅层；
刻蚀部分所述第一多晶硅层形成侧壁控制栅。
2.如权利要求1所述的分栅式闪存的制造方法，其特征在于：所述高温氧化为快速氧化或者在高温炉管中氧化。
3.如权利要求1所述的分栅式闪存的制造方法，其特征在于：所述隧穿氧化层与所述控制栅氧化层同时生长形成。
4.如权利要求3所述的分栅式闪存的制造方法，其特征在于：所述隧穿氧化层与所述控制栅氧化层一体成型。
5.如权利要求1所述的分栅式闪存的制造方法，其特征在于：所述隧穿氧化层的第二部分以及所述控制栅氧化层的第二部分为化学气相沉积形成。
6.如权利要求2所述的分栅式闪存的制造方法，其特征在于：所述电介质层为氮化硅。
7.如权利要求2所述的分栅式闪存的制造方法，其特征在于：所述第二硅层为多晶硅。
8.如权利要求1或2所述的分栅式闪存的制造方法，其特征在于：所述衬底为单晶硅衬底。
9.如权利要求1所述的分栅式闪存的制造方法，其特征在于：所述侧壁控制栅通过化学气相沉积多晶硅结合各向异性刻蚀形成。
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