CN1228834C - 使用源极沟渠的分离栅极式快闪存储器元件制作方法 - Google Patents
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Abstract
一种使用源极沟渠的分离栅极式快闪存储器元件制作方法，至少包括下列步骤：形成栅极氧化层于一半导体底材上；形成浮置栅极堆叠于该栅极氧化层上表面，其中该浮置栅极堆叠包括了下层的浮置栅极与上层的绝缘层；形成层间介电层于该栅极氧化层、与该浮置栅极堆叠的外表面；制作控制栅极于该浮置栅极堆叠侧壁外缘的该层间介电层表面上；进行第一次离子植入程序，以形成漏极区域于邻接该浮置栅极堆叠的该半导体底材中；形成光刻胶于此半导体底材上，并制作图案露出欲掺杂的源极区域表面；蚀刻此欲掺杂的源极区域表面，以形成一沟渠结构；进行第二次离子植入程序，以便在邻接该浮置栅极的该半导体底材中形成源极掺杂；去除光刻胶；进行热退火；且形成氧化层于源极沟渠表面。
Description
技术领域
本发明涉及半导体制作技术，尤其是可改善源极区域离子植入效果的一种使用源极沟渠的分离栅极式快闪存储器元件制作方法。
背景技术
随着资讯科技不断的发展与进步，各式各样的电子产品快速的推陈出新，也驱使新一代的电子元件，往往需要具有更快的执行速度与更强大的操作功能。但另一方面，由于新一代超大型集成电路(ULSI)的开发与设计中，往往为了符合高密度集成电路的设计趋势，将各式元件的尺寸皆降至次微米以下。因此，使得在进行相关的半导体制程时，经常遭遇了前所未有的困难，且制程的复杂程度亦大大增加。特别是由于集成电路尺寸的细微化，使得各式元件的操作电压、电流、甚至所容许阻值，皆大幅下降。因此，许多传统技术中可忽略的制作缺陷，会对新一代的操作元件，产生极大的影响，并造成良率大幅的下降。
一般而言，在制作集成电路时，往往会定义相当数量的存储器元件，以有效增加储存资料的能力。常用的存储元件，如动态存取存储器(DRAM)或静态存取存储器(SDRAM)等等挥发性存储器，其主要缺点为当电源关闭时，所储存的资料将完全消失。所以，对于某些需要在电源关闭时，仍可保留输入资料的装置、系统而言，需使用非挥发性存储器元件。其中，包括只读存储器(ROM)，可程序只读存储器(PROM)，可抹除可程序只读存储器(EPROM)，电子可抹除可程序只读存储器(EEPROM)，以及快闪存储器等等存储器元件，皆可在电源中断后，长时间的保留输入的资料。
请参照图1，该图所显示为典型的分离式栅极快闪存储器(SPLIT-GATEFLASH)10。此分离式栅极快闪存储器元件10是建构于一半导体底材12上，且4其中包括了两组共用源极区域26的快闪存储器存储单元。如图所示，两个浮置栅极20分别形成于源极区域26的两侧，且两个控制栅极14分别形成于浮置栅极20的外缘侧壁上。其中，此控制栅极14并通过层间氧化层16、绝缘层18、以及栅极氧化层22，而跟源极区域26与浮置栅极20产生绝缘、隔离的作用。至于在控制栅极14边缘部份的半导体底材中，则各自形成两组快闪存储器存储单元的漏极区域24。
一般而言，欲形成图1中的分离栅极式快闪存储器元件10，可先形成一薄氧化层于半导体底材12上表面，以作为栅极氧化层22。接着，在定义浮置栅极20的同时，并于其上表面形成绝缘层18的堆积，而成为堆叠的栅极结构。其中并尽量使浮置栅极20的边角，具有上翘的尖端，以便在进行抹除程序时，位于浮置栅极20中的电子，可由此尖端进行放电。接着，可形成层间氧化层16，以覆盖于绝缘层18、浮置栅极20与栅极氧化层22的外表面，再定义位于浮置栅极结构侧壁上的控制栅极14。随后，再通过使用控制栅极14与浮置栅极20作为掩膜，对半导体底材12进行离子植入程序，以定义出漏极区域24与源极区域26。如此，便可完成所需的分离栅极式快闪存储器元件10。
但值得注意的是，由于源极区域26的掺杂程序，是在光刻胶上形成图案后，露出源极区域，以光刻胶、控制栅极14与浮置栅极20来作为掺杂掩膜，直接对晶片底材20进行掺杂，因此会受到掺杂面积的影响，无法达到如计划掺质区域的大小。在此情形下，有可能会发生源极区域与浮置栅极耦合不足的情形，而耦合不足的结果将使得程序化与抹除的速度降低。如图2所示，L1为程序化(programming)时电子的移动路径、L2为抹除化(erasing)电子移动路径，源极区域与浮置栅极耦合不足，将使快闪存储器在进行抹除化或程序化的速率减缓。在线宽的需求趋向为越来越小的情形下，即使可增加植入离子浓度，并通过高温热退火的方式来驱使植入离子向周围扩散，其效果亦有限。这种方式一方面需要更高的植入能量以提供热退火后足够的源极耦合，另一方面却会造成浮置栅极氧化层的损伤。若为避免破坏浮置栅极氧化层，则势必会有源极耦合不足的情形。通过埋入制程(embedded process)，增加额外的热预算以趋动源极区域植入的离子的扩散效果有限。欲达到与浮置栅极有足够的源极耦合，必需使植入离子侧边扩散的效果增强。这是目前亟待改善的问题。
发明内容
本发明的目的在提供一种可改进源极区域的离子植入效果的分离栅极快闪存储器元件制造方法。
为达到上述目的，本发明的具体技术方案为：一种使用源极沟渠的分离栅极式快闪存储器元件制作方法，至少包括下列步骤：形成栅极氧化层于一半导体底材上；形成浮置栅极堆叠于该栅极氧化层上表面，其中该浮置栅极堆叠包括了下层的浮置栅极与上层的绝缘层；形成层间介电层于该栅极氧化层、与该浮置栅极堆叠的外表面；制作控制栅极于该浮置栅极堆叠侧壁外缘的该层间介电层表面上；进行第一次离子植入程序，以形成漏极区域于邻接该浮置栅极堆叠的该半导体底材中；形成光刻胶于此半导体底材上，并制作图案露出欲掺杂的源极区域表面；蚀刻此欲掺杂的源极区域表面，以形成一沟渠结构；进行第二次离子植入程序，以便在邻接该浮置栅极的该半导体底材中形成源极掺杂；去除光刻胶；进行热退火制程，扩散源极植入离子达期望分布；且形成氧化层于源极沟渠表面。
其中，上述浮置栅极使用倾斜蚀刻来定义，以便该浮置栅极两侧边角形成尖端。上述浮置栅极使用热氧化法于多晶硅表面形成中间厚两端薄的枣核状氧化硅层来定义，以便该浮置栅极两侧边角形成尖端。上述的层间介电层是由氧化硅材料所构成，且用以作为该快闪存储器元件的穿遂氧化层。上述的沟渠以倾斜蚀刻的方式，形成两侧壁倾斜的沟渠。
而上述浮置栅极堆叠的形成，至少包含下列步骤：形成一多晶硅层在栅极氧化层上表面；形成一氮化硅层在该多晶硅层上表面；形成光刻胶于该氮化硅层上表面，并制作图案露出欲形成浮置栅极堆叠的区域；蚀刻该氮化硅层以形成开口图案，并曝露出部份该多晶硅层上表面；形成氧化区块于该多晶硅层上；去除光刻胶；去除氮化硅层；且使用该氧化区块作为蚀刻掩膜，对该多晶硅层进行蚀刻，而定义出该浮置栅极于半导体底材上，其中该浮置开极两侧边角并具有向上凸起的尖端结构。
本发明还公开了一种使用沟渠源极增进源极与浮置栅极连结性的方法，至少包括下列步骤：提供一半导体底材，其中在该半导体底材上已定义一源极区域；形成分离栅极式快闪存储器元件于该半导体底材上；形成一沟渠源极于该源极区域中；进行源极注入程序；形成一栅极氧化层于该沟渠源极的侧壁上；对上述源极注入进行侧向扩散；且对该半导体底材进行热退火程序。
其中，上述的沟渠源极具有倾斜侧壁，该侧壁具有约10至45度的切入角。上述的源极注入是使用磷离子以10至45度的斜角进行注入，且剂量约在1E15至1E16(atoms/cm2)，而能量则约为10至50KeV。上述源极注入的该侧向扩散是在温度约850至950℃间。
使用本发明的方法来制作快闪存储器元件，具有相当的优点。如同上述，由于整个集成电路的尺寸不断的缩小，所以在制作存储器元件的离子植入程序中，所形成的源极区域会有与浮置栅极耦合不足的情况。在制作快闪存储器元件中，传统技术在定义源极区域时，是直接对欲形成的源极区域进行离子植入，如此一来，在元件集成度增加，线宽变窄的情形下，离子植入的效果不佳，形成掺质区域和浮置栅极耦合不足，使存储器的抹除化(erasing)与程序化(programming)的速度减缓。而增加离子植入的能量，虽可使植入效果变好，却也同时会对浮置栅极造成损害，且需额外的热预算。但使用本发明所揭露的方法，则是在源极区域，先形成一沟渠。再利用此沟渠结构，使植入离子得到理想的分布。此法因沟渠的存在可减低离子植入所需的能量，沟渠越深，所需达成离子植入的计划范围的能量越少。同时源极沟渠亦可增加植入离子侧边扩散的效果，特别是具倾角的沟渠。
附图说明
图1为半导体晶片的截面图，显示根据传统制程所制造分离栅极式快闪存储器元件的结构；
图2为半导体晶片的截面图，显示根据传统制程制作的分离栅极式快闪存储器元件产生源极区域与浮置栅极耦合不足的情形；
图3A～B为半导体晶片的截面图与俯视图，显示根据本发明制作浅沟渠隔离结构、栅极氧化层、多晶硅层与ARC涂布层的步骤；
图4A～B为半导体晶片的截面图与俯视图，显示根据本发明回蚀刻ARC涂布层与多晶硅层的步骤；
图5A～B为半导体晶片的截面图与俯视图，显示根据本发明沉积氮化硅层与定义浮置栅极的步骤；
图6为半导体晶片的截面图，显示根据本发明定义浮置栅极的步骤；
图7A～B为半导体晶片的截面图与俯视图，显示根据本发明制作浮置栅极堆叠结构的步骤；
图8A～B为半导体晶片的截面图与俯视图，显示根据本发明进行蚀刻程序以定义浮置栅极的步骤；
图9A～B为半导体晶片的截面图与俯视图，显示根据本发明形成漏极区域、层间介电层与控制栅极的步骤；
图10A～B为半导体晶片的截面图与俯视图，显示根据本发明制做源极沟渠并离子植入的步骤；及
图11A～B为半导体晶片的截面图与俯视图，显示根据本发明去除光刻胶，热退火完成植入离子侧边扩散分布并于晶片表面形成一薄氧化层的步骤。
具体实施方式
本发明提供一种在半导体底材上制作分离闸极式快闪存储器元件份(SPLIT-GATE FLASH)的方法。其中，在制作浮置闸极堆叠后，接着完成漏极区域与控制栅极的制作。然后在此已完成大部份元件结构的晶片表面上形成一层光刻胶，于此光刻胶上图案化出源极区域，进行蚀刻露出晶片上源极区域表面。以此光刻胶与部分控制栅极、浮置栅极外层氧化层为掩膜，将源极区域蚀刻出一沟渠结构。接着进行源极区域离子植入。最后进行热退火制程，使植入离子达到期望的分布，并通过此高温于此源极区域表面形成氧化硅层以作为保护层。有关本发明的详细说明如下所述。
请参照图3A，在一较佳具体实施例中，首先提供一具<100>晶向的单晶硅底材100。一般而言，其它种类的半导体材料，诸如砷化镓(galliumarsenide)、锗(germanium)或是位于绝缘层上的硅底材(silicon oninsulator，SOI)皆可作为半导体底材使用。另外，由于半导体底材表面的特性对本发明而言，并不会造成特别的影响，所以其晶向亦可选择<110>或<111>。
接着，在半导体底材100上，形成两个彼此间隔的浅沟渠隔离结构(shallow trench isolation；STI)102。一般而言，可先对半导体底材100进行蚀刻程序，以定义沟渠结构于其中。再使用诸如化学气相沉积法(CVD)，来制作所需的STI结构102。然后，形成由氧化硅材料所构成的薄栅极氧化层104，以覆盖住半导体底材100上表面。在较佳实施例中，此栅极氧化层104是在温度约700至1100℃且充满氧气的环境中形成，厚度约40至70埃。同理，此栅极氧化层104亦可以合适的氧化物或化学组合及程序来形成，例如化学气相沉积法。
随后，仍如图3A所示，在栅极氧化层104与STI结构102上，沉积第一掺杂多晶硅层106。一般而言，可使用低压化学气相沉积法(LPCVD)，通过将硅甲烷(silane，SiH4)加热解离，而沉积所需的多晶硅层。其中，沉积多晶硅层的温度约在600至650℃，且压力约在0.3至0.6托耳之间，厚度约为1000埃。并且，为了使第一掺杂多晶硅层106具有较佳的导电性，可在多晶硅沉积反应中进行同步掺杂(in-situ doping)程序。或是在沉积程序完成后，再通过离子掺杂方法，将掺质植入多晶硅层中。然后，形成一抗反射涂布层(ARC coating)108于第一掺杂多晶硅层106上表面。在较佳实施例中，此ARC层108可使用有机材料来构成。
请参照图3B，此图显示了半导体底材100的正面俯视情形。其中，在半导体底材100的上方，具有上述的ARC层108。至于图中两长条状的虚线区域102，则代表图3A中的STI结102。其中，由于STI结构102被ARC层108所遮覆，所以在图中以虚线来表示。要特别说明的，图3A所显示的结构，即为沿着图3B中A-A’线段进行切割所看到的半导体底材100截面图。
接着，请参照图4A，分别对ARC层108与第一掺杂多晶硅层106进行回蚀刻程序，直到抵达STI结构102上表面为止。如此，位于STI结构102上表面的第一掺杂多晶硅层106与ARC层108皆会被移除。至于在非STI结构102的位置，则残留的ARC层108会遮盖住其下的第一掺杂多晶硅层106与栅极氧化层104。对照至图4B，当由半导体底材100上方，向下俯视时，会看到残留于半导体底材100上的ARC层108，以及曝露的STI结构102上表面。同样的，图4A所显示的结构，为沿着图4B中A-A’线段进行切割所看到的半导体底材100截面图。
然后，请参照图5A，先移除残留的ARC层108，再形成氮化硅层110于第一掺杂多晶硅层106与STI结构102之上表面。一般而言，此氮化硅层110可使用任何适当的制程进行沉积，如同熟悉该项技术者所熟知，该氮化硅层110可以使用低压化学气相沉积法(LPCVD)，等离子增强化学气相沉积法(PECVD)等制程进行沉积而得。更者，形成氮化硅层110的温度大约在400-800℃，厚度约为800埃。在较佳的实施例中，制造氮化硅层110所用的反应气体为SiH4，NH3，N2，N2O或是SiH2Cl2，NH3，N2，N2O。接着，可形成一光刻胶层112于氮化硅层110上表面，以便用来定义浮置栅极。请对照至图5B，当由半导体底材100上方，向下俯视时，可看到覆盖于半导体底材100上方的光刻胶层112图案与曝露出来的部份氮化硅层110。至于，STI结构102则被覆盖于光刻胶层112与氮化硅层110下方。同样的，图5A显示的结构，是沿着图5B中A-A’线段进行切割的半导体底材100截面图。
请参照图6，此图显示了沿图5B中B-B’线段进行切割的半导体底材100截面图。其中，可使用光刻胶层112作为蚀刻掩膜，而对氮化硅层110进行蚀刻，直至抵达第一掺杂多晶硅层106为止。接着，可对第一掺杂多晶硅层106进行倾斜蚀刻程序(slope etching)，而形成开口114于第一掺杂多晶硅层106上。其中，第一掺杂多晶硅层106其开口边缘会向上倾斜。亦即，在接近氮化硅层110侧壁的位置上，第一掺杂多晶硅层106的两侧边角具有向上弯曲的尖端(tip)。由于此浮置栅极的结构尚包含在此多晶硅层106上形成一绝缘层堆叠116，故此类尖端亦可通过热氧化法于此多晶硅表面制作中间厚而两侧薄(枣核状)的氧化硅层而形成。
随后，请参照图7A，在移除光刻胶层112后，可形成绝缘层堆叠116，以填充于氮化硅层110与第一掺杂多晶硅层106的开口114中。一般而言，在制作绝缘层堆叠116时，可先形成一绝缘层于氮化硅层110上表面，且填充于开口114中。再使用回蚀刻程序或是化学机械研磨法，移除位于氮化硅层110上方的部份绝缘层。如此，可以得到图中的绝缘层堆叠116，厚度约为1200埃。请对照至图7B，当由半导体底材100上方向下俯视时，可看到覆盖于半导体底材100上方的氮化硅层110与填充于开口114中的绝缘层堆叠116。至于，STI结构102则被覆盖于氮化硅层110与绝缘层堆叠116下方，且与绝缘层堆叠116以近乎直角的角度彼此交错。其中，图7A显示的结构，是沿着图7B中B-B’线段进行切割的半导体底材100截面图。
随后，请参照图8A，对氮化硅层110进行选择性蚀刻程序，以将其完全移除。一般而言，由于绝缘层堆叠116往往是由氧化硅所构成，所以可通过氧化硅与氮化硅的蚀刻选择比，对氮化硅进行蚀刻，且保留绝缘层堆叠116于第一掺杂多晶硅层106上表面，可选择用磷酸湿蚀刻的方式。接着，使用绝缘层堆叠116作为硬式掩膜，对第一掺杂多晶硅层106进行蚀刻，直至抵达栅极氧化层104为止。如此，可形成图中的浮置栅极堆叠118。其中，此浮置栅极堆叠118，是由位于底部的浮置栅极106以及位于上方的绝缘层堆叠116所构成。请对照至图8B，当由半导体底材100上方，向下俯视时，可看到覆盖于半导体底材100表面上的栅极氧化层104与上述浮置栅极堆叠118。并且，这些浮置栅极堆叠118被曝露的STI结构102所区隔。同样的，图8A显示的结构，是沿着图8B中BE’线段进行切割的半导体底材100截面图。
请参照图9A，接着形成一层间介电层124，覆盖于栅极氧化层104与浮置栅极堆叠118的外表面。此层间介电层124可用来作为快闪存储器元件的穿遂氧化层(tunneling oxide)，在较佳实施例中，此处的层间介电层124可使用氧化硅材料来构成。随后，再制作控制栅极126以贴附于浮置栅极堆叠118的侧壁外缘。其中，在制作此控制栅极126时，可先形成第二掺杂多晶硅层于层间介电层124的外表面，再使用熟知的微影制程，对第二掺杂多晶硅层进行蚀刻程序，以便在浮置栅极堆叠118的侧壁外缘，定义所需的控制栅极126。接着，可通过使用离子注入程序定义出漏极区域122。在较佳实施例中，此源极注入是使用磷离子进行，且剂量约在1×1015～1×1016原子数/每平方厘米，而能量则约为10至50KeV。
请参照图10A，在半导体底材100及已形成的浮置栅极堆叠118与控制栅极126的表面形成一光刻胶层128，通过微影蚀刻制程图案化此光刻胶层128，曝露出欲形成源极区域的部分。以此光刻胶与部份可能露出的控制栅极126与浮置栅极堆叠118为掩膜进行源极沟渠蚀刻(source trench etch)，形成源极沟渠132。在较佳实施例中，止蚀刻为倾斜蚀刻，如此在沟渠两侧形成角度约10至45度的倾斜面，有利于在离子植入后的侧边扩散，因其可于侧边接纳较多的离子。接着进行第二次离子植入程序，以定义位于两个存储单元间的源极区域134。其中，此源极区域134位于两个存储单元间的半导体底材100中。同样的，请对照至图10B，当由半导体底材100上方，向下俯视时，可看到覆盖于半导体底材100上表面的层间介电层124，以及位于层间介电层124上方的控制栅极126，与控制栅极126之上的光刻胶。其中，此控制栅极126并与下方的浮置栅极堆叠118产生重叠。并且，对于每一个分离栅极式快闪存储器元件而言，其包含的两个存储单元将共用夹于中间的源极区域134，而每一个存储单元将会和另一组分离栅极式快闪存储器元件共用漏极区域122。相同的，此处图10A显示的结构，是沿着图10B中B-B’线段进行切割的半导体底材100截面图。
请参照图11A，去除光刻胶层128后，进行热制程，形成植入离子的侧边扩散，以达到源极区域134与浮置栅极堆叠118有足够的耦合面积。一般而言，可利用快速升温制程(Rapid Thermal Process)，进行温度约850至950℃的热退火程序，完成上述要求。通过此热制程可于晶片表面进行热氧化反应，在源极沟渠132表面形成一层氧化硅层136，同时亦可回复因离子植入而受损的表面。此处图11A显示的结构，是沿着图11B中B-B’线段进行切割的半导体底材100截面图。
以上所述实施例仅为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以其限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的权利要求范围内。
Claims (10)
1.一种使用源极沟渠的分离栅极式快闪存储器元件制作方法，其特征是：该方法至少包括下列步骤：
形成栅极氧化层于一半导体底材上；
形成浮置栅极堆叠于该栅极氧化层上表面，其中该浮置栅极堆叠包括了下层的浮置栅极与上层的绝缘层；
形成层间介电层于该栅极氧化层、与该浮置栅极堆叠的外表面；
制作控制栅极于该浮置栅极堆叠侧壁外缘的该层间介电层表面上；
进行第一次离子植入程序，以形成漏极区域于邻接该浮置栅极堆叠的该半导体底材中；
形成光刻胶于此半导体底材上，并制作图案露出欲掺杂的源极区域表面；
蚀刻此欲掺杂的源极区域表面，以形成一沟渠结构；
进行第二次离子植入程序，以便在邻接该浮置栅极的该半导体底材中形成源极掺杂；
去除光刻胶；
进行热退火制程，扩散源极植入离子；且
形成氧化层于源极沟渠表面。
2.如权利要求1所述的使用源极沟渠的分离栅极式快闪存储器元件制作方法，其特征是：上述浮置栅极使用倾斜蚀刻来定义，以便该浮置栅极两侧边角形成尖端。
3.如权利要求1所述的使用源极沟渠的分离栅极式快闪存储器元件制作方法，其特征是：上述浮置栅极使用热氧化法于多晶硅表面形成中间厚两端薄的枣核状氧化硅层来定义，以便该浮置栅极两侧边角形成尖端。
4.如权利要求1所述的使用源极沟渠的分离栅极式快闪存储器元件制作方法，其特征是：上述的层间介电层是由氧化硅材料所构成，且用以作为该快闪存储器元件的穿遂氧化层。
5.如权利要求1所述的使用源极沟渠的分离栅极式快闪存储器元件制作方法，其特征是：上述的沟渠以倾斜蚀刻的方式，形成两侧壁倾斜的沟渠。
6.如权利要求1所述的使用源极沟渠的分离栅极式快闪存储器元件制作方法，其特征是：上述浮置栅极堆叠的形成，至少包含下列步骤：
形成一多晶硅层在栅极氧化层上表面；
形成一氮化硅层在该多晶硅层上表面；
形成光刻胶于该氮化硅层上表面，并制作图案露出欲形成浮置栅极堆叠的区域；
蚀刻该氮化硅层以形成开口图案，并曝露出部份该多晶硅层上表面；
形成氧化区块于该多晶硅层上；
去除光刻胶；
去除氮化硅层；且
使用该氧化区块作为蚀刻掩膜，对该多晶硅层进行蚀刻，而定义出该浮置栅极于半导体底材上，其中该浮置栅极两侧边角并具有向上凸起的尖端结构。
7.一种使用沟渠源极增进源极与浮置栅极连结性的方法，其特征是：该方法至少包括下列步骤：
提供一半导体底材，其中在该半导体底材上已定义一源极区域；
形成分离栅极式快闪存储器元件于该半导体底材上；
形成一沟渠源极于该源极区域中；
进行源极注入程序；
形成一栅极氧化层于该沟渠源极的侧壁上；
对上述源极注入进行侧向扩散；且
对该半导体底材进行热退火程序。
8.如权利要求7所述的使用沟渠源极增进源极与浮置栅极连结性的方法，其特征是：上述的沟渠源极具有倾斜侧壁，该侧壁具有10至45度的切入角。
9.如权利要求7所述的使用沟渠源极增进源极与浮置栅极连结性的方法，其特征是：上述的源极注入是使用磷离子以10至45度的斜角进行注入，且剂量在1×1015～1×1016原子数/每平方厘米，而能量则为10至50KeV。
10.如权利要求7所述的使用沟渠源极增进源极与浮置栅极连结性的方法，其特征是：上述源极注入的该侧向扩散是在温度850至950℃间。
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