CN109786449A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开的实施例涉及半导体器件及其制造方法。改善了存储器元件的半导体器件的性能。在半导体衬底之上，经由用于存储器元件的栅极绝缘膜的整个绝缘膜形成用于存储器元件的栅电极。整个绝缘膜具有第一绝缘膜、在第一绝缘膜之上的第二绝缘膜、在第二绝缘膜之上的第三绝缘膜、在第三绝缘膜之上的第四绝缘膜和在第四绝缘膜之上的第五绝缘膜。第二绝缘膜是具有电荷累积功能的绝缘膜。第一绝缘膜和第三绝缘膜中的每个绝缘膜的带隙大于第二绝缘膜的带隙。第三绝缘膜是包括包含金属元素和氧的高介电常数材料的多晶膜。第五绝缘膜是包括与用于第三绝缘膜的材料相同的材料的多晶膜。第四绝缘膜包括与用于第三绝缘膜的材料不同的材料。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2017年11月15日提交的日本专利申请No.2017-220209的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
背景技术
本发明涉及半导体器件及其制造方法，并且优选地适用于例如具有存储器元件的半导体器件及其制造方法。
作为电可写入/可擦除非易失性半导体存储器件，EEPROM(电可擦除和可编程只读存储器)已经被广泛使用。以当前和广泛使用的闪存为代表的存储器件具有由氧化膜围绕的导电浮栅电极、或者在MISFET的栅电极之下的捕获绝缘膜。存储器件使用浮栅或捕获绝缘膜处的电荷累积状态作为存储的信息，并且将该信息读出作为每个晶体管的阈值。捕获绝缘膜表示能够累积电荷的绝缘膜。作为其一个示例，可以由氮化硅膜制成。将电荷注入/释放到这样的电荷累积区域中使得每个MISFET(金属绝缘体半导体场效应晶体管)在阈值内移位并且作为存储器元件操作。这样的存储器具有以下优点：使用诸如氮化硅膜的捕获绝缘膜作为电荷累积区域导致更优异的数据保持可靠性，因为与使用导电浮栅作为电荷积累区域的情况相比，电荷被离散地累积；此外，优异的数据保持可靠性可以降低氮化硅膜之上和之下的氧化膜的膜厚度，这使得更低电压能够用于写入/擦除操作；以及其他优点。
日本未审查专利申请公开No.2015-53474(专利文献1)描述了将高介电常数绝缘膜应用到用于存储器元件的栅极绝缘膜的技术。
引用文献
[专利文献1]日本未审查专利申请公开No.2015-53474
发明内容
期望具有存储器元件的半导体器件尽可能地改善性能。
从本说明书的描述和附图，其他目的和新颖特征将很清楚。
根据一个实施例，在半导体器件中，用于存储器元件的栅极绝缘膜具有第一绝缘膜、在第一绝缘膜之上的第二绝缘膜、在第二绝缘膜之上的第三绝缘膜、在第三绝缘膜之上的第四绝缘膜和在第四绝缘膜之上的第五绝缘膜。第二绝缘膜是具有电荷累积功能的绝缘膜。第一绝缘膜和第三绝缘膜的相应带隙大于第二绝缘膜的带隙。第三绝缘膜是由包含金属元素和氧的高介电常数材料形成的多晶膜。第五绝缘膜是由与用于第三绝缘膜的材料相同的材料形成的多晶膜。第四绝缘膜由与用于第三绝缘膜的材料不同的材料形成。
根据一个实施例，可以改善半导体器件的性能。
附图说明
图1是一个实施例的半导体器件的主要部分横截面图；
图2是图1的半导体器件的局部放大横截面图；
图3是示出一个实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图4是一个实施例的半导体器件在制造步骤期间的主要部分横截面图；
图5是半导体器件在图4之后的制造步骤期间的主要部分横截面图；
图6是半导体器件在图5之后的制造步骤期间的主要部分横截面图；
图7是半导体器件在图6之后的制造步骤期间的主要部分横截面图；
图8是半导体器件在图7之后的制造步骤期间的主要部分横截面图；
图9是半导体器件在图8之后的制造步骤期间的主要部分横截面图；
图10是半导体器件在图9之后的制造步骤期间的主要部分横截面图；
图11是半导体器件在图10之后的制造步骤期间的主要部分横截面图；
图12是半导体器件在图11之后的制造步骤期间的主要部分横截面图；
图13是半导体器件在图12之后的制造步骤期间的主要部分横截面图；
图14是半导体器件在图13之后的制造步骤期间的主要部分横截面图；
图15是一个实施例的半导体器件的主要部分横截面图；
图16是存储器单元的等效电路图；
图17是示出在“写入”、“擦除”和“读取”时对选择存储器单元的相应位点的电压施加条件的一个示例的表格；
图18是示出一个实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图；
图19是示出一个实施例的半导体器件的制造步骤中的其他制造步骤的工艺流程图；
图20是一个实施例的半导体器件在制造步骤期间的主要部分横截面图；
图21是半导体器件在图20之后的制造步骤期间的主要部分横截面图；
图22是半导体器件在图21之后的制造步骤期间的主要部分横截面图；
图23是半导体器件在图22之后的制造步骤期间的主要部分横截面图；
图24是半导体器件在图23之后的制造步骤期间的主要部分横截面图；
图25是半导体器件在图24之后的制造步骤期间的主要部分横截面图；
图26是半导体器件在图25之后的制造步骤期间的主要部分横截面图；
图27是半导体器件在图26之后的制造步骤期间的主要部分横截面图；
图28是半导体器件在图27之后的制造步骤期间的主要部分横截面图；
图29是半导体器件在图28之后的制造步骤期间的主要部分横截面图；
图30是半导体器件在图29之后的制造步骤期间的主要部分横截面图；
图31是示出研究示例的存储器元件的局部放大横截面图；
图32是示出在写入操作之后允许在高温静置时存储器元件的平带电压的波动量的曲线图；
图33是以放大的比例示出图31的一部分的局部放大横截面图；
图34是以放大的比例示出图2或图15的一部分的局部放大横截面图；
图35是以放大的比例示出图2或图15的一部分的局部放大横截面图；以及
图36是示出在写入操作之后经过规定时间后存储器元件的平带电压的波动量的曲线图。
具体实施方式
在以下实施例的描述中，如果需要，为了方便起见可以在多个划分的部分或实施例中描述实施例。然而，除非另有说明，否则这些实施例不是彼此独立的，而是处于如下的关系，即，使得一个实施例是另一实施例的一部分或整体的修改示例、细节、补充说明等。此外，在以下实施例中，当参考元件的数目等(包括数目、数值、数量、范围等)时，除非另有说明，除了原则上数目明显限于特定数目的情况、或者除了其他情况，否则元件的数目等不限于具体数目，而是可以大于或小于具体数目。此外，在以下实施例中，除非另有说明以及除了在原则上显然被认为是必要的情况、或者除了其他情况，否则构成元素(包括元素步骤等)并非总是必要的。类似地，在以下实施例中，当参考构成元素等的形状、位置关系等时，应当理解，除非另有说明以及除非在原则上另有明确考虑、或者除了其他情况，否则它们包括与这些形状等基本类似或相似的那些形状等。这也适用于前述数值和范围。
下面，将参考附图来详细描述实施例。顺便提及，在用于描述实施例的所有附图中，具有相同功能的构件被赋予相同的附图标记和标号，并且省略其重复描述。此外，在以下实施例中，除非另有要求，否则原则上不再重复对相同或类似部分的描述。
此外，在用于实施例的附图中，为了便于理解附图，即使在横截面图中也可以省略阴影线。然而，为了便于理解附图，甚至可以在平面图中添加阴影线。
第一实施例
<单栅极型存储器元件>
将参考附图来描述本实施例的半导体器件。图1是本实施例的半导体器件的主要部分横截面图。图2是以放大的比例示出图1的半导体器件的一部分的局部放大横截面图。
本实施例的半导体器件是包括非易失性存储器(非易失性存储元件、闪存或非易失性半导体存储器件)的半导体器件。图1示出了形成非易失性存储器的存储器元件(memory element)(存储元件)MC1形成在其中的区域的存储器元件形成区域的主要部分横截面图。顺便提及，图1示出了垂直于形成存储器元件MC1的栅电极MG1的延伸方向(垂直于图1的纸面的方向)的横截面。此外，图2以放大的比例示出了图1的半导体衬底SB、栅电极MG1和在其间的绝缘膜MZ。
对于存储器元件MC1，捕获绝缘膜(能够累积电荷的绝缘膜)用作电荷累积部分。此外，将给出存储器元件MC1作为n沟道型晶体管的描述。然而，通过反转导电类型，可以假定存储器元件MC1是p沟道型晶体管。
如图1所示，在由例如具有约110Ωcm至10Ωcm的比电阻的p型单晶硅形成的半导体衬底(半导体晶片)SB中，用于隔离元件的元件隔离区域(未示出)被形成。p型阱PW1形成在由元件隔离区域限定的有源区域中。p型阱是用p型杂质掺杂的p型半导体区域。p型阱PW1在半导体衬底SB中主要形成在存储器元件形成区域中。在存储器元件形成区域中的p型阱PW1中，形成有如图1所示的存储器元件MC1。
下面，将具体描述形成在存储器元件形成区域中的存储器元件MC1的配置。
如图1所示，存储器元件MC1具有形成在半导体衬底SB之上(即，在p型阱PW1之上)的绝缘膜MZ、形成在绝缘膜MZ之上的栅电极MG1、形成在栅电极MG1的侧壁之上的侧壁间隔物SW和形成在半导体衬底SB的p型阱PW1中的用于源极或漏极的n型半导体区域(EX或SD)。也就是说，在p型阱PW1的表面之上，栅电极MG1经由绝缘膜MZ而形成。
绝缘膜MZ是置于半导体衬底SB(p型阱PW1)与栅电极MG1之间、并且用作栅极绝缘膜、并且在其内部具有电荷累积部分的绝缘膜。绝缘膜MZ是堆叠在彼此之上的多个绝缘膜中的层压绝缘膜。具体地，绝缘膜MZ由绝缘膜MZ1、形成在绝缘膜MZ1之上的绝缘膜MZ2、形成在绝缘膜MZ2之上的绝缘膜MZ3、形成在绝缘膜MZ3之上的绝缘膜MZ4和形成在绝缘膜MZ4之上的绝缘膜MZ5的层压膜形成。
在本文中，绝缘膜MZ1优选地由氧化硅膜(氧化膜)或氮氧化硅膜(氮氧化膜)形成。此外，绝缘膜MZ2由包含铪(Hf)和氧(O)的材料(高介电常数材料)形成，并且优选地由氧化铪膜(通常为HfO2膜)或硅酸铪膜(HfxSi1-xO2膜)形成。此外，绝缘膜MZ3是由包含金属(金属元素)和氧(O)(作为构成元素)的材料(高介电常数材料)形成的多晶膜，并且优选地由氧化铝膜(通常为Al2O3膜)、氮氧化铝膜(AlON膜)或硅酸铝膜(AlSiO膜)形成，并且特别优选地由氧化铝膜形成。绝缘膜MZ4由与用于绝缘膜MZ3的材料不同的材料形成。此外，绝缘膜MZ5是由与用于绝缘膜MZ3的材料相同的材料(高介电常数材料)形成的多晶膜。因此，绝缘膜MZ3和绝缘膜MZ5是由相互相同的材料形成的多晶膜。当绝缘膜MZ3是由氧化铝形成的多晶膜时，绝缘膜MZ5也是由氧化铝形成的多晶膜。绝缘膜MZ5与栅电极MG1相邻。
顺便提及，为了便于理解附图，在图1中，由绝缘膜MZ1、绝缘膜MZ2、绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜形成的绝缘膜MZ被简单地示出为绝缘膜MZ。然而，实际上，如图2的放大图所示，绝缘膜MZ由绝缘膜MZ1、绝缘膜MZ2、绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜形成。
在绝缘膜MZ中，绝缘膜MZ2是具有电荷累积功能的绝缘膜。也就是说，在绝缘膜MZ中，绝缘膜MZ2是用于累积电荷的绝缘膜，并且用作电荷累积层(电荷累积部分)。换言之，绝缘膜MZ2是形成在绝缘膜MZ中的捕获绝缘膜。在本文中，捕获绝缘膜表示能够累积电荷的绝缘膜。因此，使用绝缘膜MZ2作为具有陷阱能级的绝缘膜(电荷累积层)。为此，绝缘膜MZ可以被认为是在其内部具有电荷累积部分(在本文中，绝缘膜MZ2)的绝缘膜。
在绝缘膜MZ中，位于捕获绝缘膜的绝缘膜MZ2之上和之下的绝缘膜MZ3和绝缘膜MZ1可以各自用作用于将电荷限制在捕获绝缘膜中的电荷阻挡层(电荷限制层)。在栅电极MG1与半导体衬底SB(p型阱PW1)之间的绝缘膜MZ中，捕获绝缘膜的绝缘膜MZ2置于各自用作电荷阻挡层(或电荷限制层)的绝缘膜MZ1与MZ3之间。这种结构的采用使得电荷能够累积到绝缘膜MZ2中。
绝缘膜MZ具有如下结构：其中电荷累积层(在本文中，绝缘膜MZ2)置于电荷阻挡层(在本文中，绝缘膜MZ1和MZ3)之间，以便用作存储器元件MC1的具有电荷保持功能的栅极绝缘膜。电荷阻挡层(在本文中，绝缘膜MZ1和MZ3)的势垒高度高于电荷累积层(在本文中，绝缘膜MZ2)的势垒高度。换言之，绝缘膜MZ1和绝缘膜MZ3的相应带隙大于绝缘膜MZ2的带隙。这可以通过用上述材料形成绝缘膜MZ1、MZ2和MZ3来实现。也就是说，氧化硅膜、氮氧化硅膜、氧化铝膜、氮氧化铝膜和硅酸铝膜各自具有比氧化铪膜和硅酸铪膜的带隙大的带隙，并且因此可以各自用作电荷阻挡层。
绝缘膜MZ具有如下的层压结构：其中电荷累积层(在本文中，绝缘膜MZ2)置于顶部绝缘膜与底部绝缘膜之间。在本实施例中，使用绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜LM作为顶部绝缘膜，并且使用绝缘膜MZ1作为底部绝缘膜。
绝缘膜MZ2、绝缘膜MZ3和绝缘膜MZ5各自是具有比氧化硅的介电常数高的介电常数(比介电常数)的绝缘材料膜，即所谓的高k膜(高介电常数膜或高介电常数绝缘膜)。顺便提及，在本申请中，在本文中使用的术语“高k膜、高介电常数膜、高介电常数绝缘膜、高介电常数栅极绝缘膜或高介电常数材料”表示具有比氧化硅的介电常数高的介电常数(比介电常数)的膜或材料。氧化铝膜、氮氧化铝膜、硅酸铝膜、氧化铪膜和硅酸铪膜均是高介电常数绝缘膜，并且各自具有比氧化硅的介电常数高的介电常数(比介电常数)。此外，高介电常数膜是如上所述的具有比氧化硅的介电常数高的介电常数的膜，并且更优选具有比氮化硅的介电常数高的介电常数。
栅电极MG1由导电膜形成，并且在本文中由硅膜形成。硅膜优选为多晶硅(多晶的硅)膜。形成栅电极MG1的硅膜可以被形成为用n型杂质掺杂的掺杂多晶硅膜。然而，作为另一方面，硅膜可以被形成为用p型杂质掺杂的掺杂多晶硅膜、或者用杂质非有意掺杂的非掺杂多晶硅膜。
在栅电极MG1的每个侧壁之上，形成侧壁间隔物SW作为侧壁绝缘膜。侧壁间隔物SW由绝缘膜形成，并且由例如氧化硅膜、或氮化硅膜、或其层压膜形成。
在存储器元件形成区域中的p型阱PW1中，n-型半导体区域(延伸区域或LDD区域)EX和杂质密度高于n-型半导体区域的n+型半导体区域(源极/漏极区域)SD被形成作为用于存储器元件MC1的LDD(轻掺杂漏极)结构的源极/漏极区域(用于源极或漏极的半导体区域)。与n-型半导体区域EX相比，n+型半导体区域SD的杂质密度较高并且结深度较深。
n-型半导体区域EX被形成为与栅电极MG1自对齐。n+型半导体区域SD被形成为与提供在栅电极MG1的侧壁之上的侧壁间隔物SW自对齐。为此，低密度n-型半导体区域EX形成在栅电极MG1的侧壁之上的侧壁间隔物SW之下，并且高密度n+型半导体区域SD形成在低密度n-型半导体区域EX之外。也就是说，n-型半导体区域EX位于形成在栅电极MG1的侧壁之上的侧壁间隔物SW之下，并且置于沟道形成区域与n+型半导体区域SD之间。
半导体衬底SB(p型阱PW1)中的栅电极MG1之下的区域变为其中形成有沟道的区域，即沟道形成区域。在栅电极MG1之下的绝缘膜MZ之下的沟道形成区域中，如果需要，则形成用于调节阈值电压的半导体区域(p型半导体区域或n型半导体区域)。
在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中，在跨沟道形成区域而彼此分离的区域中，分别形成n-型半导体区域EX。在每个n-型半导体区域EX之外(在远离沟道形成区域的一侧上)，形成n+型半导体区域SD。换言之，每个n-型半导体区域EX与沟道形成区域相邻，并且每个n+型半导体区域SD形成在通过n-型半导体区域EX而与沟道形成区域分开(在沟道长度方向上分开)的位置处，并且与n-型半导体区域EX接触。
在每个n+型半导体区域SD和栅电极MG1的每个表面(上表面)上，更优选地使用Salicide(自对准硅化物)技术来形成金属硅化物层SL。金属硅化物层SL可以形成为硅化钴层、硅化镍层、铂掺杂的硅化镍层等。如果不需要，则可以省略金属硅化物层SL的形成。
然后，将描述高于存储器元件MC1的层的结构。
在半导体衬底SB上，按照覆盖栅电极MG1和侧壁间隔物SW的方式来形成绝缘膜IL1作为层间绝缘膜。绝缘膜IL1的上表面被平坦化。在绝缘膜IL1中，形成有接触孔(通孔)CT。在每个接触孔CT中，导电插塞PG被埋入作为耦合导体部分。
每个接触孔CT和埋入其中的插塞PG形成在n+型半导体区域SD之上、在栅电极MG1之上等。在每个接触孔CT的底部，半导体衬底SB的主表面的一部分被暴露，诸如在n+型半导体区域SD的表面之上的金属硅化物层SL的一部分、或者在栅电极MG1的表面之上的金属硅化物层SL的一部分被暴露。插塞PG耦合到暴露的部分。
在包括埋入其中的插塞PG的绝缘膜IL1之上，形成有导线M1。导线M1例如是镶嵌导线(埋入导线)，并且被埋入设置在形成在绝缘膜IL1之上的绝缘膜IL2中的布线沟槽中。导线M1经由插塞PG与n+型半导体区域SD、栅电极MG1等电耦合。在更高层处也形成有导线和绝缘膜，但是在本文中未示出也未描述。此外，导线M1和在比其高层处的导线不限于镶嵌导线(埋入导线)，并且还可以通过图案化布线导体膜来形成。例如，钨导线或铝导线也是可接受的。
存储器元件MC1是包括在其内部具有电荷累积部分的栅极绝缘膜(在本文中，绝缘膜MZ)的场效应晶体管。存储器元件MC1在绝缘膜MZ中的电荷累积部分的绝缘膜MZ2中累积或保持电荷，并且从而可以存储信息。
例如，在存储器元件MC1的写入操作时，电子被注入到绝缘膜MZ中的绝缘膜MZ2中，从而将存储器元件MC1置成写入状态。在本文中，通过将电子从半导体衬底(p型阱PW1)注入到绝缘膜MZ中的绝缘膜MZ2中，可以将存储器元件MC1置成写入状态。然而，在存储器元件MC1的擦除操作时，从绝缘膜MZ中的绝缘膜MZ2中提取电子，或者将空穴注入到绝缘膜MZ中的绝缘膜MZ2中，从而将存储器元件MC1置成擦除状态。在本文中，通过从栅电极MG1向绝缘膜MZ中的绝缘膜MZ2中注入空穴，可以将存储器元件MC1置成擦除状态。可以使用FN(福勒-诺德海姆(Fowler Nordheim))隧穿来在擦除操作时执行从栅电极MG1向绝缘膜MZ中的绝缘膜MZ2中的电荷(在本文中是空穴)注入。在存储器元件MC1的读取操作时，可以使用存储器元件MC1的阈值电压在写入状态与擦除状态之间变化的事实来确定存储器元件MC1是处于写入状态还是处于擦除状态。
然后，将描述用于制造本实施例的半导体器件的方法。
图3是示出本实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图。图4至图14各自是本实施例的半导体器件在制造步骤期间的主要部分横截面图，并且各自示出了对应于图1的区域的横截面图。
为了制造半导体器件，如图4所示，首先，提供由例如具有约110Ωcm至10Ωcm的比电阻的p型单晶硅形成的半导体衬底(半导体晶片)SB(图3的步骤S1)。然后，在半导体衬底SB的主表面处，形成用于限定有源区域的元件隔离区域(未示出)。元件隔离区域由诸如氧化硅的绝缘膜形成，并且可以通过使用例如STI(浅沟槽隔离)方法形成。
然后，如图5所示，在存储器元件形成区域中的半导体衬底SB中，形成p型阱PW1(图3的步骤S2)。可以通过将诸如硼(B)的p型杂质离子注入到半导体衬底SB中或者通过其他方法来形成p型阱PW1。p型阱PW1从半导体衬底SB的主表面形成到规定深度。
然后，例如，通过使用氢氟酸(HF)水溶液等进行湿法蚀刻，去除半导体衬底SB的表面处的自然氧化膜，从而清洁和净化半导体衬底SB的表面。结果，半导体衬底SB(p型阱PW1)的表面(硅表面)被暴露。
然后，如图6所示，在半导体衬底SB的表面之上，即在p型阱PW1的表面之上，形成绝缘膜MZ(图3的步骤S3)。
绝缘膜MZ是用于存储器元件的栅极绝缘膜的绝缘膜以及在其内部具有电荷累积层(电荷累积部分)的绝缘膜。绝缘膜MZ由具有绝缘膜MZ1、形成在绝缘膜MZ1之上的绝缘膜MZ2、形成在绝缘膜MZ2之上的绝缘膜MZ3、形成在绝缘膜MZ3之上的绝缘膜MZ4和形成在绝缘膜MZ4之上的绝缘膜MZ5的层压膜(层压绝缘膜)形成。
顺便提及，为了便于理解附图，在图6中，将包括绝缘膜MZ1、绝缘膜MZ2、绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的绝缘膜MZ简单地示出为绝缘膜MZ。然而，实际上，如图6中由虚线圆圈包围的区域的放大视图所示，绝缘膜MZ由绝缘膜MZ1、绝缘膜MZ2、绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜形成。
因此，步骤S3的绝缘膜MZ形成步骤包括绝缘膜MZ1形成步骤、绝缘膜MZ2形成步骤、绝缘膜MZ3形成步骤、绝缘膜MZ4形成步骤和绝缘膜MZ5形成步骤。这些步骤按此顺序执行。
将描述步骤S3的绝缘膜MZ形成步骤的一个具体示例。步骤S3的绝缘膜MZ形成步骤可以以如下方式执行。
首先，在半导体衬底SB的表面之上，即在p型阱PW1的表面之上，形成绝缘膜MZ1。
绝缘膜MZ1由氧化硅膜形成，并且可以通过热氧化处理形成。对于该步骤处的氧化处理(热氧化处理)，更优选地使用ISSG(原位蒸汽生成)氧化。作为另一方面，以下也是可接受的：通过热氧化形成氧化硅膜(绝缘膜MZ1)；然后，可以执行热氮化处理或等离子体氮化处理，从而氮化氧化硅膜(绝缘膜MZ1)以引入氮。绝缘膜MZ1的膜厚度(形成的膜厚度)可以被设置为例如约2nm至5nm。
然后，在绝缘膜MZ1上形成绝缘膜MZ2。绝缘膜MZ2由包含铪(Hf)和氧(O)的材料(高介电常数材料)形成，优选地由氧化铪膜或硅酸铪膜形成，并且可以使用LPCVD(低压化学气相沉积)方法、ALD(原子层沉积)方法等形成。使用LPCVD方法时的沉积温度可以被设置为例如约200℃至500℃。氧化铪膜通常是HfO2膜，并且Hf(铪)和O(氧)的原子比可以是1:2以外的原子比。硅酸铪膜是由铪(Hf)、硅(硅或Si)和氧(O)形成的绝缘材料膜，并且也可以表示为HfSiO膜，并且Hf、Si和O的原子比不限于1:1:1。绝缘膜MZ2的膜厚度(形成的膜厚度)可以被设置为例如约2nm至15nm。
然后，在绝缘膜MZ2上形成绝缘膜MZ3。绝缘膜MZ3由包含金属(金属元素)和氧(O)的材料(高介电常数材料)形成，优选地由氧化铝膜、氮氧化铝膜或硅酸铝膜形成，并且特别优选地由氧化铝膜形成，并且可以使用LPCVD方法、ALD方法等形成。使用LPCVD方法时的沉积温度可以被设置为例如约200℃至500℃。氧化铝膜通常为Al2O3膜，并且铝(Al)和O(氧)的原子比可以是2:3以外的原子比。此外，氮氧化铝膜是由铝(Al)、氧(O)和氮(N)形成的绝缘材料膜，并且也可以表示为AlON膜，并且Al、O和N的原子比不限于1:1:1。此外，硅酸铝膜是包括铝(Al)、硅(Si)和氧(O)的绝缘材料膜，并且也可以表示为AlSiO膜，并且Al、Si和O的原子比不限于1:1:1。绝缘膜MZ3的膜厚度(形成的膜厚度)可以被设置为例如约2nm至5nm。
然后，在绝缘膜MZ3上形成绝缘膜MZ4。绝缘膜MZ4由与用于绝缘膜MZ3的材料不同的材料(绝缘材料)形成。对于绝缘膜MZ4，可以使用金属氧化物膜(金属氧化物膜)等。例如，由选自由Ti(钛)、Zr(锆)、Y(钇)、La(镧)、Pr(镨)和镥(Lu)构成的组中的一种或多种金属的氧化物形成的金属氧化物膜可以优选地用作绝缘膜MZ4。金属硅酸盐膜或金属氮氧化物膜(氮氧化物金属膜)也可以用作绝缘膜MZ4。绝缘膜MZ4可以使用LPCVD方法、ALD方法等形成。沉积温度可以被设置为例如约200℃至500℃。绝缘膜MZ4的膜厚度(形成的膜厚度)可以被设置为例如约1nm至2nm。
备选地，可以使用氧化硅膜、氮氧化硅膜或氮化硅膜作为绝缘膜MZ4。在这种情况下，使用LPCVD方法、ALD方法等，可以形成绝缘膜MZ4。沉积温度可以被设置为例如约500℃至800℃。然而，当使用氧化硅膜作为绝缘膜MZ4时，可以通过CVD方法或ALD方法来形成氧化硅膜。然而，除了这种过程之外，氧化硅膜可以以如下方式形成：例如，形成氮化硅膜，然后通过诸如ISSG氧化的氧化处理来氧化氮化硅膜。备选地，氧化硅膜也可以以如下方式形成：形成多晶硅膜，然后通过氧化处理来氧化多晶硅膜。
然后，在绝缘膜MZ4上形成绝缘膜MZ5。绝缘膜MZ5由与用于绝缘膜MZ3的材料相同的材料(高介电常数材料)形成，并且可以以与绝缘膜MZ3相同的方式形成。因此，当绝缘膜MZ3由氧化铝膜形成时，绝缘膜MZ5也由氧化铝膜形成。当绝缘膜MZ3由氮氧化铝膜形成时，绝缘膜MZ5也由氮氧化铝膜形成。当绝缘膜MZ3由硅酸铝膜形成时，绝缘膜MZ5也由硅酸铝膜形成。绝缘膜MZ5的膜厚度(形成的膜厚度)可以被设置为例如约2nm至5nm。
以这种方式，执行步骤S3。在存储器元件形成区域中，在半导体衬底SB(p型阱PW1)之上，从底部依次堆叠绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5。
然后，执行热处理(退火处理)(图3的步骤S4)。执行步骤S4的热处理以用于形成绝缘膜MZ的绝缘膜MZ3和MZ5的结晶。也就是说，步骤S4是用于结晶的热处理，并且也可以被视为结晶退火处理。步骤S4的热处理可以使绝缘膜MZ3和MZ5结晶。绝缘膜MZ3和MZ5中的每一个完全多晶化，从而得到多晶膜。步骤S4的热处理不仅可以使绝缘膜MZ3和MZ5结晶，而且还可以使绝缘膜MZ2结晶。此外，根据用于绝缘膜MZ4的材料，步骤S4的热处理也使绝缘膜MZ4结晶。步骤S4的热处理的热处理温度可以被设置为例如约800℃至1050℃。热处理时间可以被设置为例如几秒(约5秒)。此外，在步骤S4中，半导体衬底SB经受热处理。例如，可以使用灯退火设备作为热处理设备。
当绝缘膜MZ3和MZ5各自为氧化铝膜时，通过结晶退火(步骤S4)而多晶化的氧化铝膜(绝缘膜MZ3和MZ5)的晶相(晶体结构)通常是六方晶系的α-Al2O3，但是可以是诸如立方晶系或单斜晶系的另一晶相的γ-Al2O3或θ-Al2O3。
然后，如图7所示，在半导体衬底SB的主表面(整个主表面)之上，即在绝缘膜MZ之上，形成硅膜PS作为用于形成栅电极MG1的导电膜(图3的步骤S5)。
硅膜PS由多晶硅膜形成，并且可以使用LPCVD方法等形成。该步骤处的沉积温度可以被设置为例如约600℃，并且可以使用例如硅烷(SiH4)气体作为沉积气体(源气体)。硅膜PS的膜厚度可以优选地被设置为30nm至200nm，例如约100nm。以下也是可以接受的：对于沉积，在形成作为非晶硅膜的硅膜PS之后，通过后续的热处理将非晶硅膜转变成多晶硅膜。硅膜PS可以被形成为用n型杂质掺杂的掺杂多晶硅膜，并且作为另一方面，也可以被形成为用p型杂质掺杂的掺杂多晶硅膜或者非有意用杂质掺杂的非掺杂多晶硅膜。当硅膜PS用n型或p型杂质掺杂时，在硅膜PS的沉积期间或沉积之后，可以掺杂n型或p型杂质。
然后，如图8所示，使用光刻技术和蚀刻技术来图案化硅膜PS，从而以形成栅电极MG1(图3的步骤S6)。例如，可以以如下的方式来执行步骤S6的图案化步骤。
也就是说，首先，在硅膜PS之上，使用光刻法来形成光致抗蚀剂图案(未示出)。光致抗蚀剂图案形成在存储器元件形成区域中的栅电极MG1形成区域中。然后，使用光致抗蚀剂图案作为蚀刻掩模来蚀刻(优选地，干法蚀刻)硅膜PS，并且对其进行图案化。此后，去除光致抗蚀剂图案。图8示出了这种状态。
以这种方式，在步骤S6中，硅膜PS被图案化，从而以形成由图案化的硅膜PS形成的栅电极MG1，如图8所示。换言之，在存储器元件形成区域中，蚀刻并且去除硅膜PS的除了要成为栅电极MG1的部分之外的部分，从而以形成栅电极MG1。栅电极MG1形成在绝缘膜MZ之上。也就是说，由图案化的硅膜PS形成的栅电极MG1经由绝缘膜MZ而形成在p型阱PW1的表面之上。
然后，如图9所示，通过蚀刻去除绝缘膜MZ的未被栅电极MG1覆盖并且暴露的部分(图3的步骤S7)。在步骤S7中，优选地，可以使用湿法蚀刻。例如，可以使用氢氟酸溶液等作为蚀刻剂。
在步骤S7中，位于栅电极MG1之下的绝缘膜MZ不被去除，并且被保留以作为存储器元件MC1的栅极绝缘膜(具有电荷累积部分的栅极绝缘膜)。换言之，在步骤S7中留在栅电极MG1之下并且置于栅电极MG1与半导体衬底SB(p型阱PW1)之间的绝缘膜MZ成为存储器元件MC1的栅极绝缘膜。
此外，通过在步骤S6中用于图案化硅膜PS的干法蚀刻，可以部分地蚀刻绝缘膜MZ的未被栅电极MG1覆盖的部分。也就是说，在步骤S6中用于图案化硅膜PS的干法蚀刻和步骤S7的蚀刻(优选地是湿法蚀刻)可以去除绝缘膜MZ的未被栅电极MG1覆盖的部分。
顺便提及，为了便于理解附图，在图9中，由绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的层压膜形成的绝缘膜MZ也被简单地示出为绝缘膜MZ。然而，实际上，如图9中由虚线包围的区域的放大视图所示，绝缘膜MZ由绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的层压膜形成。
然后，如图10所示，通过离子注入方法等，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中形成n-型半导体区域EX(图3的步骤S8)。
也就是说，在步骤S8中，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)处向栅电极MG1的相对侧(在栅极长度方向上的相对侧)上的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，从而以形成n-型半导体区域EX。在用于形成n-型半导体区域EX的离子注入中，栅电极MG1可以用作掩模(离子注入阻止掩模)。因此，n-型半导体区域EX被形成为与栅电极MG1的侧壁自对齐。
然后，如图11所示，在栅电极MG1的每个侧壁之上，形成由绝缘膜形成的侧壁间隔物SW作为侧壁绝缘膜(图3的步骤S9)。
步骤S9的侧壁间隔物SW形成步骤可以例如以如下的方式执行。也就是说，在半导体衬底SB的整个主表面之上，按照覆盖栅电极MG1的方式形成用于形成侧壁间隔物SW的绝缘膜。绝缘膜由例如氧化硅膜或氮化硅膜或其层压膜形成，并且可以使用CVD方法等来形成。然后，通过各向异性蚀刻技术来回蚀绝缘膜。结果，如图11所示，在栅电极MG1的每个侧壁之上，选择性地保留用于形成侧壁间隔物SW的绝缘膜，从而以形成侧壁间隔物SW。
然后，如图11所示，通过离子注入方法等，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中形成n+型半导体区域SD(图3的步骤S10)。
也就是说，在步骤S10中，在存储器元件形成区域中的半导体衬底SB(p型阱PW1)中向在栅电极MG1和侧壁间隔物SW的相对侧(在栅极长度方向的相对侧)上的区域中，离子注入诸如磷(P)或砷(As)的n型杂质，从而以形成n+型半导体区域SD。在离子注入中，栅电极MG1和其侧壁之上的侧壁间隔物SW可以用作掩模(离子注入阻止掩模)。因此，n+型半导体区域SD被形成为与栅电极MG1的侧壁之上的侧壁间隔物SW的侧表面自对齐。与n-型半导体区域EX相比，n+型半导体区域SD的杂质密度更高并且结深度更大。
以这种方式，n-型半导体区域EX和杂质密度高于n-型半导体区域EX的n+型半导体区域SD形成n型半导体区域，以用作用于存储器元件形成区域中的半导体衬底SB(p型阱PW1)中的存储器元件MC1的源极或漏极的半导体区域(源极/漏极区域)。
然后，执行用于激活掺杂到用于源极或漏极的半导体区域(n-型半导体区域EX和n+型半导体区域SD)中的杂质的热处理的激活退火(图3的步骤S11)。步骤S11的热处理可以例如在900℃至1100℃的热处理在惰性气体气氛中并且更优选在氮气氛围中执行。
以这种方式，形成存储器元件MC1。栅电极MG1用作存储器元件MC1的栅电极，并且在栅电极MG1之下的绝缘膜MZ用作存储器元件MC1的栅极绝缘膜。然后，用作存储器元件MC1的源极或漏极的n型半导体区域由n+型半导体区域SD和n-型半导体区域EX形成。
然后，通过自对准硅化物技术，形成金属硅化物层SL。金属硅化物层SL可以以如下方式形成。
也就是说，首先，在半导体衬底SB的整个主表面之上，包括在n+型半导体区域SD和栅电极MG1的每个上表面之上，按照覆盖栅电极MG1和侧壁间隔物SW的方式形成金属膜(未示出)。金属膜例如由钴膜、镍膜或镍铂合金膜形成，并且可以使用溅射法等形成。然后，半导体衬底SB经受热处理，从而以允许n+型半导体区域SD和栅电极MG1的每个上层部分与金属膜反应。结果，如图12所示，硅和金属的反应物层的金属硅化物层SL形成在n+型半导体区域SD和栅电极MG1的每个顶部处。此后，通过湿法蚀刻等去除金属膜的未反应部分。图12示出了在该阶段的横截面图。
然后，如图13所示，在半导体衬底SB的整个主表面之上，按照覆盖栅电极MG1和侧壁间隔物SW的方式来形成绝缘膜IL1作为层间绝缘膜。
绝缘膜IL1由氧化硅膜的单质膜、或氮化硅膜和形成在氮化硅膜之上并且比氮化硅膜厚的氧化硅膜的层压膜形成，并且可以是使用例如CVD方法形成。在形成绝缘膜IL1之后，如果需要，则使用CMP(化学机械抛光)方法等来使绝缘膜IL1的上表面平坦化。
然后，使用利用光刻法而形成在绝缘膜IL1之上的光致抗蚀剂图案(未示出)作为蚀刻掩模，来干法蚀刻绝缘膜IL1，从而形成绝缘膜IL1中的接触孔CT。
然后，在每个接触孔CT中形成导电插塞PG。
为了形成插塞PG，例如，在包括接触孔CT的内部(在底部和侧壁之上)的绝缘膜IL1上，形成阻挡导体膜。阻挡导体膜由例如钛膜、氮化钛膜或其层压膜形成。然后，在阻挡导体膜之上，按照填充接触孔CT的方式来形成由钨膜等形成的主导体膜。然后，通过CMP方法、回蚀方法等来去除在绝缘膜IL1之上的主导体膜和阻挡导体膜的不必要的部分。结果，可以形成插塞PG。
然后，在包括埋入其中的插塞PG的绝缘膜IL1上，形成第一层导线的导线(布线层)M1。例如，如图14所示，在包括埋入其中的插塞PG的绝缘膜IL1之上，形成绝缘膜IL2。然后，在绝缘膜IL2的规定区域中形成布线沟槽。此后，使用单镶嵌技术将导线M1埋入布线沟槽中。结果，可以形成导线M1。
然后，通过双镶嵌方法等，第二层或更高层的导线被形成，但是在本文中未示出并且未描述。此外，导线M1和更高层的导线不限于镶嵌导线，也可以通过图案化布线导体膜来形成，并且可以形成为例如钨导线或铝导线。
以到此为止所描述的方式，制造了本实施例的半导体器件。
<分离栅型存储器元件>
在“单栅型存储器元件”栏中，已经描述了将本实施例应用于单栅型存储器元件的情况。在本文中，将描述将本实施例应用于分离栅型存储器元件的情况。
图15是本实施例的半导体器件的主要部分横截面图，并且示出了非易失性存储器的存储器单元区域的主要部分横截面图。图16是存储器元件MC2的等效电路图。顺便提及，在图15中，未示出绝缘膜IL1和IL2、接触孔CT、插塞PG和导线M1。
如图15所示，在半导体衬底SB处，形成由存储器晶体管和控制晶体管形成的非易失性存储器的存储器元件(存储元件或存储器单元)MC2。实际上，在半导体衬底SB处，多个存储器元件MC2形成为阵列。
如图15和图16所示，非易失性存储器的存储器元件MC2是分离栅型存储器元件，并且包括彼此耦合的两个MISFET：具有控制栅电极CG的控制晶体管和具有存储器栅电极MG2的存储器晶体管。
在本文中，具有包括电荷累积部分和存储器栅电极MG2的栅极绝缘膜的MISFET被称为存储器晶体管。而具有栅极绝缘膜和控制栅电极CG的MISFET被称为控制晶体管。顺便提及，控制晶体管是存储器单元选择晶体管，并且因此也可以被视为选择晶体管。
下面，将具体描述存储器元件MC2的配置。
如图15所示，非易失性存储器的存储器元件MC2具有形成在半导体衬底SB的p型阱PW2中的用于源极和漏极的n型半导体区域MS和MD、形成在半导体衬底SB(p型阱PW2)之上的控制栅电极CG、和形成在半导体衬底SB(p型阱PW2)之上并且与控制栅电极CG相邻的存储器栅电极MG2。然后，非易失性存储器的存储器元件MC2还具有形成在控制栅电极CG与半导体衬底SB(p型阱PW2)之间的绝缘膜GF、以及形成在存储器栅电极MG2与半导体衬底SB(p型阱PW2)之间并且在存储器栅电极MG2与控制栅电极CG之间的绝缘膜MZ。
控制栅电极CG和存储器栅电极MG2延伸，并且沿着半导体衬底SB的主表面并排布置，其中绝缘膜MZ置于其相对的侧表面之间。控制栅电极CG和存储器栅电极MG2经由绝缘膜GF或绝缘膜MZ形成在半导体区域MD与半导体区域MS之间的半导体衬底SB(p型阱PW2)上。存储器栅电极MG2位于半导体区域MS侧上，并且控制栅电极CG位于半导体区域MD侧上。然而，控制栅电极CG经由绝缘膜GF而形成，并且存储器栅电极MG2经由半导体衬底SB上的绝缘膜MZ而形成。控制栅电极CG和存储器栅电极MG2彼此相邻，其中绝缘膜MZ置于其间。
形成在控制栅电极CG与半导体衬底SB(p型阱PW2)之间的绝缘膜GF，即，控制栅电极CG之下的绝缘膜GF用作控制晶体管的栅极绝缘膜。绝缘膜GF由例如氧化硅膜或氮氧化硅膜形成。
在图1和图2的存储器元件MC1中，绝缘膜MZ形成在栅电极MG1与半导体衬底SB(p型阱PW1)之间。然而，在图15的存储器元件MC2中，绝缘膜MZ跨以下两个区域延伸：存储器栅电极MG2与半导体衬底SB(p型阱PW2)之间的区域以及存储器栅电极MG2与控制栅电极CG之间的区域。
绝缘膜MZ的配置(层压配置)在图15所示的存储器元件MC2的情况与图1和图2的存储器元件MC1的情况之间相等，并且因此，在本文中省略了对其的重复描述。因此，与图1和图2的存储器元件MC1的情况一样，在图15所示的存储器元件MC2的情况下，绝缘膜MZ也由绝缘膜MZ1、形成在绝缘膜MZ1之上的绝缘膜MZ2、形成在绝缘膜MZ2之上的绝缘膜MZ3、形成在绝缘膜MZ3之上的绝缘膜MZ4和形成在绝缘膜MZ4之上的绝缘膜MZ5的层压膜形成。绝缘膜MZ5与存储器栅电极MG2相邻。
存储器栅电极MG2与半导体衬底SB(p型阱PW2)之间的绝缘膜MZ，即，存储器栅电极MG2之下的绝缘膜MZ用作存储器晶体管的栅极绝缘膜(在其内部具有电荷累积部分的栅极绝缘膜)。绝缘膜MZ可以被认为是在其内部具有电荷累积部分(在本文中，绝缘膜MZ2)的绝缘膜。顺便提及，存储器栅电极MG2与半导体衬底SB(p型阱PW2)之间的绝缘膜MZ用作存储器晶体管的栅极绝缘膜。然而，存储器栅电极MG2与控制栅电极CG之间的绝缘膜MZ用作用于在存储器栅电极MG2与控制栅电极CG之间建立绝缘(电隔离)的绝缘膜。
顺便提及，为了便于理解附图，在图15中，由绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的层压膜形成的绝缘膜MZ被简单地示出为绝缘膜MZ。然而，实际上，如图15中由虚线圆圈包围的区域的放大视图所示，绝缘膜MZ由绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的层压膜形成。
控制栅电极CG由导电膜形成，并且由诸如n型多晶硅膜(用n型杂质掺杂的掺杂多晶硅膜)的硅膜形成。具体地，控制栅电极CG由图案化的硅膜形成。
存储器栅电极MG2由导电膜形成，并且由诸如n型多晶硅膜的硅膜形成。形成存储器栅电极MG2的硅膜可以被形成为用n型杂质掺杂的掺杂多晶硅膜。作为另一方面，硅膜可以被形成为用p型杂质掺杂的掺杂多晶硅膜或者非有意掺杂有杂质的非掺杂多晶硅膜。存储器栅电极MG2经由绝缘膜MZ而形成为在控制栅电极CG的一个侧壁之上的侧壁间隔物形状。
半导体区域MS和半导体区域MD中的每一个是用于源极或漏极的半导体区域。也就是说，半导体区域MS是用作源极区域或漏极区域中的一个区域的半导体区域，并且半导体区域MD是用作源极区域或漏极区域中的另一个区域的半导体区域。在本文中，半导体区域MS是用作源极区域的半导体区域，并且半导体区域MD是用作漏极区域的半导体区域。半导体区域MS和MD各自由用n型杂质掺杂的半导体区域形成，并且各自具有LDD结构。也就是说，用于源极的半导体区域MS具有n-型半导体区域EX1(延伸区域)、以及杂质密度高于n-型半导体区域EX1的n+型半导体区域SD1(源极区域)。而用于漏极的半导体区域MD具有n-型半导体区域EX2(延伸区域)、以及杂质密度高于n-型半导体区域EX2的n+型半导体区域SD2(漏极区域)。
半导体区域MS在半导体衬底SB处形成在栅极长度方向(存储器栅电极MG2的栅极长度方向)上与存储器栅电极MG2相邻的位置处。而半导体区域MD在半导体衬底SB处形成在栅极长度方向(控制栅电极CG的栅极长度方向)上与控制栅电极CG相邻的位置处。
在存储器栅电极MG2和控制栅电极CG的彼此不相邻的侧面上的侧壁之上，分别形成侧壁间隔物SW作为侧壁绝缘膜。
低密度n-型半导体区域EX1按照与存储器晶体管的沟道区域相邻的方式而被形成在存储器栅电极MG2的侧壁之上的侧壁间隔物SW之下。按照与低密度n-型半导体区域EX1相邻并且通过n-型半导体区域EX1与存储器晶体管的沟道区域分离的方式，来形成高密度n+型半导体区域SD1。低密度n-型半导体区域EX2按照与控制晶体管的沟道区域相邻的方式而被形成在控制栅电极CG的侧壁之上的侧壁间隔物SW之下。按照与低密度n-型半导体区域EX2相邻并且通过n-型半导体区域EX2与控制晶体管的沟道区域分离的方式，来形成高密度n+型半导体区域SD2。存储器晶体管的沟道区域形成在存储器栅电极MG2之下的绝缘膜MZ之下，并且控制晶体管的沟道区域形成在控制栅电极CG之下的绝缘膜GF之下。
在n+型半导体区域SD1和SD2、存储器栅电极MG2和控制栅电极CG中的每一个的顶部处，通过自对准硅化物技术等形成金属硅化物层SL。如果不需要，则可以省略金属硅化物层SL的形成。
此外，尽管未在图15中示出，但是如稍后描述的图30所示，在半导体衬底SB之上，绝缘膜IL1按照覆盖控制栅电极CG、存储器栅电极MG2和侧壁间隔物SW的方式被形成为层间绝缘膜。然后，在绝缘膜IL1中，形成接触孔CT，并且在每个接触孔CT中埋入插塞PG。在包括埋入其中的插塞PG的绝缘膜IL1上，形成绝缘膜IL2和导线M1。
然后，将参考图17来描述非易失性存储器元件MC2的操作示例。
图17是示出在“写入”、“擦除”和“读取”时对选择存储器单元的相应位点的电压施加条件的一个示例的表格。图17的表格示出了在相应的“写入”、“擦除”和“读取”时要施加到如图15和图16所示的存储器单元(选择存储器单元)的相应位点的电压(Vd、Vcg、Vmg、Vs和Vb)。在本文中，电压Vmg是要施加到存储器栅电极MG2的电压。而电压Vs是施加到半导体区域MS(源极区域)的电压。此外，电压Vcg是要施加到控制栅电极CG的电压。此外，电压Vd是要施加到半导体区域MD(漏极区域)的电压。此外，基极电压Vb是要施加到p型阱PW2的基极电压。顺便提及，图17的表格中所示的那些电压是电压的施加条件的优选示例，而不是排他性的，并且如果需要，则可以进行各种改变。此外，在本实施例中，电子到存储器晶体管的绝缘膜MZ中的电荷累积部分(在本文中是绝缘膜MZ2)中的注入被定义为“写入”，并且空穴的注入被定义为“擦除”。
对于写入方法，可以优选地使用用于通过源侧注入(称为所谓的SSI(源侧注入)方法)利用热电子注入来执行写入的写入方法(热电子注入写入方法)。
例如，通过SSI方法的写入，可以将如图17的“写入”部分中所示的电压施加到选择存储器单元的相应位点以执行写入。因此，电子被注入到选择存储器单元的绝缘膜MZ中的电荷累积层(在本文中，绝缘膜MZ2)中，从而以执行写入。在该步骤，在两个栅电极(存储器栅电极MG2和控制栅电极CG)之间的沟道区(源极与漏极之间)中生成热电子。因此，热电子被注入到存储器栅电极MG2之下的绝缘膜MZ中的电荷累积层(在本文中，绝缘膜MZ2)中。因此，利用SSI方法，电子被注入到绝缘膜MZ的控制栅电极CG侧中。注入的热电子(电子)由绝缘膜MZ中的电荷累积层(在本文中，绝缘膜MZ2)的陷阱能级捕获。结果，存储器晶体管的阈值电压增加。也就是说，存储器晶体管被置成写入状态。
对于擦除方法，可以优选地使用用于通过FN(福勒-诺德海姆)隧穿(称为所谓的FN方法)执行擦除的擦除方法(隧穿擦除方法)。
例如，通过FN方法的擦除，如图17的“擦除”部分中所示的电压(Vmg是正电压，并且Vd、Vcg、Vs和Vb均为零伏)被施加到选择存储器单元的相应位点以执行擦除。因此，在选择存储器单元中，空穴从存储器栅电极MG2隧穿，并且被注入到绝缘膜MZ中的电荷累积层(在本文中，绝缘膜MZ2)中，从而以执行擦除。在该步骤，空穴通过FN隧穿效应而隧穿通过绝缘膜MZ5、MZ4和MZ3从存储器栅电极MG2被注入到绝缘膜MZ中，并且由绝缘膜MZ中的电荷累积层(在本文中，绝缘膜MZ2)的陷阱能级捕获。结果，存储器晶体管的阈值电压降低(被置成擦除状态)。
对于读取，例如，如图17的“读取”部分中所示的电压被施加到选择存储器单元的相应位点以执行读取。要在读取时被施加到存储器栅电极MG2的电压Vmg被设置为处于存储器晶体管在写入状态下的阈值电压与存储器晶体管在擦除状态下的阈值电压之间的值。结果，可以区分写入状态与擦除状态。
此外，作为擦除方法，还存在用于通过被称为所谓的BTBT方法的BTBT(带间隧穿现象)利用热空穴注入来执行擦除的擦除方法(热空穴注入擦除方法)。通过BTBT方法的擦除，由BTBT生成的空穴从半导体衬底(SB)侧被注入到绝缘膜MZ中的电荷累积层(在本文中，绝缘膜MZ2)中，从而以执行擦除。
在本实施例中，可以使用BTBT方法(BTBT擦除方法)作为擦除方法。然而，更优选地使用FN方法(隧道擦除方法)。FN方法在擦除时需要比BTBT方法少的电流消耗(功耗)。在本实施例中，通过使用FN方法作为擦除方法，即，通过从存储器栅电极MG2向绝缘膜MZ的绝缘膜MZ2中注入空穴(通过隧穿)，来执行选择存储器单元的擦除。结果，可以减少擦除时的电流消耗(功耗)。
然后，将参考图18至图30来描述制造具有图15和图16所示的非易失性存储器元件MC2的半导体器件的方法。图18和图19各自是示出本实施例的半导体器件的制造步骤中的一些制造步骤的工艺流程图。图20至图30各自是本实施例的半导体器件在制造步骤期间的主要部分横截面图。
如图20所示，首先，提供与图4的情况相同的半导体衬底SB(图18的步骤S21)。然后，在半导体衬底SB的主表面处，形成限定有源区域的元件隔离区域(未示出)。
然后，如图21所示，在存储器单元形成区域中的半导体衬底SB中，形成p型阱PW2(图18的步骤S22)。p型阱PW2可以通过离子注入方法形成，并且从半导体衬底SB的主表面形成到规定深度。
然后，通过稀释的氢氟酸清洗等，净化半导体衬底SB(p型阱PW2)的表面。然后，在半导体衬底SB的主表面(p型阱PW2的表面)处，形成用于控制晶体管的栅极绝缘膜的绝缘膜GF(图18的步骤S23)。然后，在半导体衬底SB的主表面(整个主表面)之上，即在绝缘膜GF之上，形成(沉积)硅膜PS1作为用于形成控制栅电极CG的导体膜。然后，使用光刻法和干法蚀刻法来图案化硅膜PS1。结果，形成由图案化的硅膜PS1形成的控制栅电极CG(图18的步骤S24)。
硅膜PS1由多晶硅膜形成，并且可以使用CVD方法等形成。以下也是可接受的：对于沉积，在形成作为非晶硅膜的硅膜PS1之后，通过后续的热处理将非晶硅膜转变成多晶硅膜。在沉积期间或在沉积之后，用n型杂质来掺杂硅膜PS1。
在存储器单元形成区域中，可以通过执行在硅膜PS1的图案化步骤中执行的干法蚀刻或者在干法蚀刻之后的湿法蚀刻，来去除除了被控制栅电极CG覆盖的部分之外的绝缘膜GF。
然后，执行清洁处理，从而以使半导体衬底SB的主表面经受净化处理。然后，如图22所示，在半导体衬底SB的整个主表面之上，即，在半导体衬底SB的主表面(前表面)之上、以及在控制栅电极CG的表面(上表面和侧表面)之上，形成用于存储器晶体管的栅极绝缘膜的绝缘膜MZ(图18的步骤S25)。
顺便提及，为了便于理解附图，在图22中，由绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的层压膜形成的绝缘膜MZ被简单地示出为绝缘膜MZ。然而，实际上，如图22中由虚线圆圈包围的区域的放大视图所示，绝缘膜MZ由绝缘膜MZ1、MZ2、MZ3、MZ4和MZ5的层压膜形成。
图22的绝缘膜MZ形成步骤(步骤S25)基本上与图6的绝缘膜MZ形成步骤(步骤S3)相同，并且因此，在本文中省略对其的重复描述。然而，图22的情况(步骤S25)与图6的情况(步骤S3)的不同在于，绝缘膜MZ不仅形成在半导体衬底SB的主表面(前表面)之上，而且还形成在控制栅电极CG的表面(上表面和侧表面)之上。
在形成绝缘膜MZ之后，执行与步骤S4相同的热处理(结晶退火)(图18的步骤S26)。步骤S26的热处理是针对与步骤S4的热处理相同的目的并且以与步骤S4的热处理相同的方式执行的，并且提供相同的效果。因此，在本文中省略对其的重复描述。
然后，如图23所示，在半导体衬底SB的主表面(整个主表面)之上，即，在绝缘膜MZ之上，按照覆盖控制栅电极CG的方式来形成硅膜PS2作为用于形成存储器栅电极MG2的导体膜(图18的步骤S27)。
硅膜PS2由多晶硅膜形成，并且可以使用CVD方法等形成。以下也是可接受的：对于沉积，在形成作为非晶硅膜的硅膜PS2之后，通过后续的热处理将非晶硅膜转变成多晶硅膜。备选地，硅膜PS2可以被形成为用n型杂质掺杂的掺杂多晶硅膜。然而，作为另一方面，硅膜PS2可以被形成为用p型杂质掺杂的掺杂多晶硅膜或者非有意掺杂有杂质的非掺杂多晶硅膜。
然后，通过各向异性蚀刻技术，来回蚀硅膜PS2(图18的步骤S28)。
在步骤S28的回蚀步骤中，硅膜PS2通过各向异性蚀刻被回蚀硅膜PS2的沉积膜厚度。相应地，在控制栅电极CG的两个侧壁之上，硅膜PS2经由绝缘膜MZ被保留为侧壁间隔物形状，并且其他区域中的硅膜PS2被去除。结果，如图24所示，在控制栅电极CG的两个侧壁中的一个侧壁之上，存储器栅电极MG2由经由绝缘膜MZ而保留为侧壁间隔物形状的硅膜PS2形成。而在另一侧壁之上，硅间隔物PS2a由经由绝缘膜MZ而保留为侧壁间隔物形状的硅膜PS2形成。存储器栅电极MG2按照经由绝缘膜MZ与控制栅电极CG相邻的方式被形成在绝缘膜MZ之上。执行步骤S28的回蚀步骤，使得绝缘膜MZ在未被存储器栅电极MG2和硅间隔物PS2a覆盖的区域中的部分被暴露。
然后，使用光刻技术，在半导体衬底SB之上形成覆盖存储器栅电极MG2并且暴露硅间隔物PS2a的光致抗蚀剂图案(未示出)。然后，通过使用光致抗蚀剂图案作为蚀刻掩模的干法蚀刻，去除硅间隔物PS2a(图19的步骤S29)。在该步骤，存储器栅电极MG2未被蚀刻并且被保留。然后，去除光致抗蚀剂图案。图25示出了这个阶段。
然后，如图26所示，通过蚀刻(例如，湿法蚀刻)去除绝缘膜MZ未被存储器栅电极MG2覆盖并且暴露的部分(图19的步骤S30)。在该步骤，位于存储器栅电极MG2之下以及存储器栅电极MG2与控制栅电极CG之间的绝缘膜MZ没有被去除并且被保留，并且其他区域中的绝缘膜MZ被去除。还如图26所示，绝缘膜MZ连续地跨如下两个区域延伸：存储器栅电极MG2与半导体衬底SB(p型阱PW2)之间的区域，以及存储器栅电极MG2与控制栅电极CG之间的区域。
然后，使用离子注入法等，使用控制栅电极CG和存储器栅电极MG2作为掩模(离子注入阻止掩模)将n型杂质掺杂到半导体衬底SB(p型阱PW2)中。结果，如图27所示，形成n-型半导体区域(杂质扩散层)EX1和EX2(图19的步骤S31)。在该步骤，n-型半导体区域EX1被形成为与存储器栅电极MG2的侧壁自对齐，并且n-型半导体区域EX2被形成为与控制栅电极CG的侧壁自对齐。
然后，如图28所示，在控制栅电极CG和存储器栅电极MG2的侧壁之上，分别形成侧壁间隔物SW作为侧壁绝缘膜(图19的步骤S32)。侧壁间隔物SW的形成方法与步骤S9的形成方法几乎相同。侧壁间隔物SW形成在控制栅电极CG的侧壁中与经由绝缘膜MZ与存储器栅电极MG2相邻的一侧上的侧壁相对的侧壁之上，并且形成在存储器栅电极MG2的侧壁中与经由绝缘膜MZ与控制栅电极CG相邻的一侧上的侧壁相对的侧壁之上。
然后，使用离子注入法等，使用控制栅电极CG和存储器栅电极MG2以及其侧壁之上的侧壁间隔物SW作为掩模(离子注入阻止掩模)将n型杂质掺杂到半导体衬底SB(p型阱PW2)中，从而以形成n+型半导体区域SD1和SD2(图19的步骤S33)。在该步骤，n+型半导体区域SD1被形成为与在存储器栅电极MG2的侧壁之上的侧壁间隔物SW自对齐，并且n+型半导体区域SD2被形成为与在控制栅电极CG的侧壁之上的侧壁间隔物SW自对齐。结果，形成LDD结构。
以这种方式，n-型半导体区域EX1和杂质密度高于n-型半导体区域EX1的n+型半导体区域SD1形成用作存储器晶体管的源极区域的n型半导体区域MS。n-型半导体区域EX2和杂质密度高于n-型半导体区域EX2的n+型半导体区域SD2形成用作控制晶体管的漏极区域的n型半导体区域MD。
然后，执行热处理的激活退火以激活掺杂到用于源极和漏极的半导体区域(n-型半导体区域EX1和EX2以及n+型半导体区域SD1和SD2)中的杂质(图19的步骤S34)。
以这种方式，形成非易失性存储器的存储器元件MC2。
然后，执行参考图12描述的自对准硅化物工艺。结果，如图29所示，形成金属硅化物层SL。金属硅化物层SL可以形成在n+型半导体区域SD1和SD2、控制栅电极CG和存储器栅电极MG2的每个顶部处。
在图30的情况下从这一点开始的步骤也基本上与图13和图14的情况相同。
也就是说，如图30所示，在半导体衬底SB的整个主表面之上，按照覆盖控制栅电极CG、存储器栅电极MG2和侧壁间隔物SW的方式来形成绝缘膜IL1作为层间绝缘膜。然后，在绝缘膜IL1中，形成接触孔CT。然后，在每个接触孔CT中形成导电插塞PG。然后，在包括埋入其中的插塞PG的绝缘膜IL1之上，形成绝缘膜IL2。然后，在绝缘膜IL2中形成布线沟槽。此后，在布线沟槽中形成导线M1。随后，通过双镶嵌方法等，形成第二层或更高层的导线。
<研究细节>
然后，将描述本发明人的研究细节。
图31是示出由本发明人研究的研究示例的存储器元件MC101的局部放大横截面图，并且示出了与图2相对应的区域。
在图31的研究示例中，在半导体衬底SB(p型阱PW1)上，经由栅极绝缘膜MZ100形成存储器元件MC101的栅电极MG101。存储器元件MC101的栅极绝缘膜MZ100由捕获绝缘膜的电荷累积膜MZ102、在电荷累积膜MZ102之下的底部绝缘膜MZ101和在电荷累积之上的顶部绝缘膜MZ103的层压膜形成，并且具有其中电荷累积膜MZ102被置于底部绝缘膜MZ101与顶部绝缘膜MZ103之间的结构。底部绝缘膜MZ101和顶部绝缘膜MZ103各自用作用于将电荷限制在电荷累积膜MZ102中的电荷阻挡层。
作为用于存储器元件的栅极绝缘膜，已知氧化硅膜、氮化硅膜和氧化硅膜的层压的ONO(氧化物-氮化物-氧化物)膜。当采用ONO膜作为用于存储器元件的栅极绝缘膜时，介电常数相对较低，导致栅极绝缘膜的EOT(等效氧化物厚度)增加。因此，栅极绝缘膜的EOT的增加可能导致操作电压的增加。此外，当试图减小物理膜厚度以便减小栅极绝缘膜的EOT时，可能导致由于泄漏引起的保持特性(电荷保持特性或数据保持特性)的劣化。这些降低了半导体器件的性能。
为此，本发明人进行了关于将高介电常数膜应用于存储器元件MC101的栅极绝缘膜MZ100的研究。通过将高介电常数膜应用于存储器元件MC101的栅极绝缘膜MZ100，可以在抑制栅极绝缘膜MZ100的EOT的同时增加栅极绝缘膜MZ100的物理膜厚度。因此，可以防止由于泄漏引起的保持特性的劣化，并且可以改善保持特性。此外，在确保栅极绝缘膜MZ100的物理膜厚度的同时，可以减小EOT。因此，可以降低操作电压，并且可以在防止由于泄漏引起的保持特性的劣化的同时提高存储器元件的操作速度。
本发明人特别关注顶部绝缘膜MZ103。顶部绝缘膜MZ103是很大程度上影响存储器元件的保持特性的膜。顶部绝缘膜MZ103处的泄漏抑制对于改善存储器元件的保持特性是非常重要的。当将高介电常数膜应用于顶部绝缘膜MZ103时，可以在抑制顶部绝缘膜MZ103的EOT的同时增加顶部绝缘膜MZ103的物理膜厚度。因此，可以抑制在电荷累积膜MZ102中累积的电荷无意地通过顶部绝缘膜MZ103穿到栅电极MG101。因此，可以改善存储器元件的保持特性。此外，在确保顶部绝缘膜MZ103的物理膜厚度的同时，可以减小EOT。因此，可以实现存储器元件的操作电压的降低和操作速度的提高。
此外，当将高介电常数膜(介电常数高于为高介电常数膜的氮化硅膜的介电常数的膜)应用于电荷累积膜MZ102时，在抑制电荷累积膜MZ102的EOT的同时，可以增加电荷累积膜MZ102的物理膜厚度。这也有助于改善存储器元件的保持特性。其原因如下。
也就是说，电荷由电荷累积膜MZ102中的陷阱能级离散地捕获。当电子或空穴被注入到电荷累积膜MZ102中从而控制存储器元件的阈值电压时，电荷在电荷累积膜MZ102的内部移动。然而，电荷累积膜MZ102中的陷阱位置距电荷累积膜MZ102的表面(上表面和下表面)越远，电荷累积膜MZ102中捕获的电荷越不可能从电荷累积膜MZ102中被提取。也就是说，随着电荷累积膜MZ102的厚度的增加，电荷可以在电荷累积膜MZ102中被捕获在距电荷累积膜MZ102的表面更远的位置处。因此，被捕获在电荷累积膜MZ102中的电荷变得不太可能从电荷累积膜MZ102中被提取。当电荷变得不太可能从电荷累积膜MZ102中被提取时，存储器元件的保持特性得到改善。因此，从保持特性的角度来看，期望增加电荷累积膜MZ102的物理膜厚度。因此，通过将高介电常数膜(介电常数高于为高介电常数膜的氮化硅膜的介电常数的膜)应用于电荷累积膜MZ102，可以在抑制电荷累积膜MZ102的EOT的同时增加电荷累积膜MZ102的物理膜厚度。因此，可以改善保持特性。
当将高介电常数膜应用于顶部绝缘膜MZ103时，需要将带隙大于电荷累积膜MZ102的带隙的高介电常数膜用于顶部绝缘膜MZ103。可以优选地使用由包含金属和氧(O)的材料(作为构成元素)形成的绝缘膜作为用于顶部绝缘膜MZ103的高介电常数膜。优选地使用氧化铝膜、氮氧化铝膜或硅酸铝膜，并且特别优选地使用氧化铝膜。其原因如下：氧化铝膜、氮氧化铝膜和硅酸铝膜、特别是其中的氧化铝膜膜质量良好，并且因此具有高的绝缘性能，并且还具有大的带隙，并且因此适合作为电荷阻挡层。
此外，当将高介电常数膜应用于电荷累积膜MZ102时，可以优选地使用由包含铪(Hf)和氧(O)(作为构成元素)的材料形成的绝缘膜。特别优选地使用氧化铪膜或硅酸铪膜。
在顶部绝缘膜MZ103处发生泄漏很大程度上影响了存储器元件的保持特性，并且因此希望被最小化。本发明人发现如下：顶部绝缘膜MZ103由上述材料(高介电常数材料)形成，并且顶部绝缘膜MZ103结晶；结果，顶部绝缘膜MZ103处的泄漏可以被抑制，并且存储器元件的保持特性可以得到提高(参见图32)。
图32是示出在写入操作之后允许在高温静置(standing)时存储器元件的平带电压的波动量的曲线图。图32的曲线图的水平轴对应于由于写入操作引起的平带电压(Vfb)的波动量，并且具体地，对应于紧接在写入操作之前的平带电压与紧接其后的平带电压之间的差。然而，图32的曲线图的水平轴对应于在写入操作之后在150℃静置1小时之后的平带电压(Vfb)的波动量，并且具体地，对应于紧接在写入操作之后的平带电压与在写入操作之后在150℃静置1小时之后的平带电压之间的差。此外，在图32的曲线图中，三角形标记(Δ)对应于在沉积顶部绝缘膜MZ103之后不执行结晶退火并且因此顶部绝缘膜MZ103变为非晶膜的情况。而在图32的曲线图中，圆形标记(○)对应于在沉积顶部绝缘膜MZ103之后执行结晶退火并且因此顶部绝缘膜MZ103结晶从而得到多晶膜的情况。顺便提及，在图32的情况下，使用氧化铝膜作为顶部绝缘膜MZ103，并且使用硅酸铪膜作为电荷累积膜MZ102。此外，应当注意，当图33的曲线图的水平轴偏离零，即，向下时，平带电压的波动量增加。
还如图32的曲线图所示，与在沉积顶部绝缘膜MZ103之后不执行结晶退火的情况(三角形标记的情况)相比，在沉积顶部绝缘膜MZ103之后执行结晶退火的情况(圆形标记的情况)下，在写入操作之后在150℃静置1小时之后的平带电压(Vfb)的波动量的(绝对值)较小。这表示如下：与顶部绝缘膜MZ103是非晶膜的情况相比，在顶部绝缘膜MZ103结晶以变为多晶膜的情况下，电荷(在本文中，电子)变得不太可能从电荷累积膜MZ102中被提取到栅电极MG101中；因此，保持特性变得更好。当顶部绝缘膜MZ103通过结晶退火而结晶以成为多晶膜时，电荷变得不太可能从电荷累积膜MZ102中被提取。这被认为是由于以下事实：当顶部绝缘膜MZ103通过结晶退火而变成多晶膜时，致密化效应使顶部绝缘膜MZ103致密化，从而改善了膜质量，导致引起顶部绝缘膜MZ103中的泄漏的缺陷减少等。
因此，通过用上述材料(高介电常数材料)形成顶部绝缘膜MZ103、以及使顶部绝缘膜MZ103结晶，可以抑制顶部绝缘膜MZ103处的泄漏，并且可以改善存储器元件的保持特性。
然而，本发明人进行了关于保持特性的改善的进一步研究。结果，表明如下：尽管顶部绝缘膜MZ103在结晶时变成多晶膜，但是可能发生电荷通过多晶膜的晶界泄漏的现象，即，电荷(在本文中，电子)通过多晶膜的晶界从电荷累积膜MZ102被提取到栅电极MG101的现象。这是因为晶界是缺陷的集合体，并且倾向于成为泄漏路径。
如上所述，通过用结晶退火来使顶部绝缘膜MZ103结晶，可以改善保持特性。但是，难以严格控制所形成的多晶膜处的晶粒尺寸。然后，当如图33所示的那样，形成与电荷累积膜MZ102和栅电极MG101两者均相邻的这种大晶粒GR101a时，电荷累积膜MZ102和栅电极MG101通过在顶部绝缘膜MZ103的厚度方向上延伸的晶界GB101而彼此连接。
在本文中，图33是以放大的比例示出图31的一部分的局部放大横截面图，并且示出了电荷累积膜MZ102、顶部绝缘膜MZ103和栅电极MG101的层压结构的一部分。为了便于理解附图，尽管附图是横截面图，但是省略了阴影线。此外，图33示出了顶部绝缘膜MZ103是多晶膜，并且因此顶部绝缘膜MZ103由多个(大量)晶粒GR101形成。
在图33中，顶部绝缘膜MZ103由多个(大量)晶粒GR101形成。然而，晶粒GR101a具有与顶部绝缘膜MZ103的厚度相同的晶粒尺寸，并且与电荷累积膜MZ102和栅电极MG101两者均相邻。这导致如下的状态：其中形成晶粒GR101a的外周的晶界(晶界)GB101在与顶部绝缘膜MZ103的厚度方向大致相同的方向上延伸，并且在短距离内连接电荷累积膜MZ102和栅电极MG101。这种晶界GB101的形成经由晶界GB101引起电荷累积膜MZ102与栅电极MG101之间的泄漏(在图33中用箭头指示的泄漏路径LK101处的泄漏)。这可能降低保持特性。
因此，为了提高保持特性，在使顶部绝缘膜MZ103结晶时，有必要防止形成如此大的、从电荷累积膜MZ102延伸到栅电极MG101的晶粒(GR101a)。然而，严格控制晶粒尺寸是困难的。此外，当试图强制抑制晶粒尺寸时，由于致密化引起的膜质量改善变得不充分，从而导致由于结晶引起的保持特性改善效果的降低。
因此，为了改善具有存储器元件的半导体器件的性能，期望不仅使顶部绝缘膜MZ103结晶，而且还实现进一步的细化。
<关于主要特征和效果>
本实施例的半导体器件具有半导体衬底SB、形成在半导体衬底SB之上的用于存储器元件(MC1和MC2)的栅极绝缘膜的绝缘膜MZ、以及形成在绝缘膜MZ之上的用于存储器元件(MC1和MC2)的栅电极(MG1和MG2)。绝缘膜MZ具有绝缘膜MZ1(第一绝缘膜)、在绝缘膜MZ1之上的绝缘膜MZ2(第二绝缘膜)、在绝缘膜MZ2之上的绝缘膜MZ3(第三绝缘膜)、在绝缘膜MZ3之上的绝缘膜MZ4(第四绝缘膜)和在绝缘膜MZ4之上的绝缘膜MZ5(第五绝缘膜)。绝缘膜MZ2是具有电荷累积功能的绝缘膜。绝缘膜MZ1和绝缘膜MZ3的每个带隙大于绝缘膜MZ2的带隙。然后，绝缘膜MZ3是由包含金属元素和氧的高介电常数材料形成的多晶膜。绝缘膜MZ5是由与用于绝缘膜MZ3的材料相同的材料形成的多晶膜。绝缘膜MZ4由与用于绝缘膜MZ3的材料不同的材料形成。这在图1和图2的存储器元件MC1与图15的存储器元件MC2之间是共同的。也就是说，在图1和图2的存储器元件MC1的情况下，在半导体衬底SB之上，经由用于存储器元件MC1的栅极绝缘膜的绝缘膜MZ形成用于存储器元件MC1的栅电极MG1。在图15的存储器元件MC2的情况下，在半导体衬底SB之上，经由用于存储器元件MC2的栅极绝缘膜的绝缘膜MZ形成用于存储器元件MC2的栅电极MG2。
本实施例的半导体器件是具有非易失性存储器元件的半导体器件。存储器元件的栅极绝缘膜(在本文中，绝缘膜MZ)包括具有电荷累积功能的绝缘膜(在本文中，绝缘膜MZ2)。电荷被累积或保持在具有电荷累积功能的绝缘膜中，这使得信息能够存储。此外，具有电荷累积功能的绝缘膜MZ2被置于绝缘膜MZ1与绝缘膜MZ3之间，绝缘膜MZ1和绝缘膜MZ3各自具有比绝缘膜MZ2的带隙大的带隙。结果，绝缘膜MZ2可以用作电荷累积层。将绝缘膜MZ2置于其间的绝缘膜MZ3和绝缘膜MZ1可以各自用作电荷阻挡层。
本实施例的主要特征之一如下：具有绝缘膜MZ3、在绝缘膜MZ3之上的绝缘膜MZ4和在绝缘膜MZ4之上的绝缘膜MZ5的层压膜LM被置于具有电荷累积功能的绝缘膜MZ2与栅极(MG1和MG2)之间。绝缘膜MZ3是由包含金属元素和氧的高介电常数材料形成的多晶膜。绝缘膜MZ5是由与用于绝缘膜MZ3的材料相同的材料形成的多晶膜。绝缘膜MZ4由与用于绝缘膜MZ3的材料不同的材料形成。
也就是说，在本实施例中，对于存储器元件的栅极绝缘膜(在本文中，绝缘膜MZ)，采用其中电荷累积膜(在本文中，绝缘膜MZ2)被置于在电荷累积膜之下的底部绝缘膜(在本文中是绝缘膜MZ1)与在电荷累积膜之上的顶部绝缘膜之间的结构。另外，使用绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜作为顶部绝缘膜。顶部绝缘膜的配置是本实施例的主要特征之一。
绝缘膜MZ3是由包含金属元素和氧的高介电常数材料形成的多晶膜，并且绝缘膜MZ5是由与用于绝缘膜MZ3的材料相同的材料形成的多晶膜。因此，除非绝缘膜MZ4存在于绝缘膜MZ3与绝缘膜MZ5之间，否则绝缘膜MZ3和绝缘膜MZ5应当一起成为一个多晶膜，因为绝缘膜MZ3和MZ5由相同材料的多晶体形成。换言之，绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜LM的结构类似于其中绝缘膜MZ4被插入由与用于绝缘膜MZ3的材料相同的材料形成的一个多晶膜的膜(厚度的一半)中的结构。因此，比较其中顶部绝缘膜由一个多晶膜形成的情况和其中顶部绝缘膜由绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5的层压膜形成的情况，下面将描述后一种情况的优点。
顶部绝缘膜由一个多晶膜形成的情况对应于图31的研究示例中顶部绝缘膜MZ103结晶以形成为多晶膜的情况。例如，在图31的研究示例中，可以使用由氧化铝形成的多晶膜作为顶部绝缘膜MZ103。然而，如研究细节部分所述，当顶部绝缘膜MZ103由一层多晶膜形成时，可能形成如图33的如此大以至于与电荷累积膜MZ102和栅电极MG101两者均相邻的晶粒GR101a。在顶部绝缘膜MZ103中形成这样大的晶粒GR101a导致如下的状态：其中形成晶粒GR101a的外周的晶界GB101连接电荷累积膜MZ102和栅电极MG101。因此，可以经由晶界GB101引起电荷累积膜MZ102与栅电极MG101之间的泄漏，从而降低存储器元件的保持特性。
与之相比，在本实施例中，没有采用仅由一个多晶膜形成的结构作为顶部绝缘膜，而是采用其中绝缘膜MZ4被插入多晶膜的膜(厚度的一半)中的结构。也就是说，采用如下结构作为顶部绝缘膜：其中在由相同材料形成的两个多晶膜(在本文中，绝缘膜MZ3和绝缘膜MZ5)之间，插入由与用于多晶薄膜的材料不同的材料形成的绝缘膜MZ4。结果，形成绝缘膜MZ3的晶粒和形成绝缘膜MZ5的晶粒通过绝缘膜MZ4被分开(分离)。因此，可以防止形成绝缘膜MZ3的晶粒和形成绝缘膜MZ5的晶粒的结合。这可以抑制经由晶界的绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间的泄漏。相应地，可以改善存储器元件的保持特性。因此，可以改善具有存储器元件的半导体器件的性能。这将参考图34至图36来进一步描述。
图34是以放大的比例示出图2或图15的一部分的局部放大横截面图，并且示出了绝缘膜MZ2、绝缘膜MZ3、绝缘膜MZ4、绝缘膜MZ5的层压结构、和栅电极(MG1和MG2)的一部分。为了便于理解附图，尽管附图是横截面图，但是省略了阴影线。绝缘膜MZ3和绝缘膜MZ5均是多晶膜。因此，图34示出了绝缘膜MZ3由多个(大量)晶粒GR1形成，并且绝缘膜MZ5由多个(大量)晶粒GR2形成。形成绝缘膜MZ3的多个晶粒GR1和形成绝缘膜MZ5的多个晶粒GR2通过置于绝缘膜MZ3与绝缘膜MZ5之间的绝缘膜MZ4而彼此分离。
在本实施例中，绝缘膜MZ3和MZ5均结晶成多晶膜。因此，如图34所示，绝缘膜MZ3由多个晶粒GR1形成，并且绝缘膜MZ5由多个晶粒GR2形成。形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2由相互相同的材料形成，并且因此具有相互相同的晶体结构。因此，除非存在绝缘膜MZ4，否则形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2可能结合。因此，可能形成如此大以至于与绝缘膜MZ2(电荷累积膜)和栅电极(MG1和MG2)两者均相邻的晶粒。然而，在本实施例中，由与用于绝缘膜MZ3和MZ5的材料不同的材料形成的绝缘膜MZ4被置于绝缘膜MZ3与绝缘膜MZ5之间。因此，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2没有结合。因此，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2可以通过绝缘膜MZ4而强制地彼此分开(分离)。
顺便提及，绝缘膜MZ4可以根据构成材料被结晶或不结晶。例如，当绝缘膜MZ4由金属氧化物膜、金属硅酸盐膜或金属氮氧化物膜形成时，在通过步骤S4或S26的结晶退火使绝缘膜MZ3和MZ5结晶时，绝缘膜MZ4也结晶。因此，绝缘膜MZ4也可以成为多晶膜。图34示出了其中绝缘膜MZ4结晶成多晶膜的情况。绝缘膜MZ4由多个(大量)晶粒GR3形成。另一方面，当绝缘膜MZ4是氧化硅膜、氮化硅膜或氮氧化硅膜时，在通过步骤S4或S26的结晶退火使绝缘膜MZ3和MZ5结晶时，绝缘膜MZ4没有结晶。因此，同样在制造的半导体器件中，绝缘膜MZ4没有结晶，并且是非晶膜。图35是与图34相对应的横截面图。图35示出了其中绝缘膜MZ4没有结晶并且是非晶膜的情况。此外，根据用于绝缘膜MZ4的材料和用于步骤S4或S26的结晶退火的条件(例如，退火温度)，其中绝缘膜MZ4结晶的区域和非晶或微晶区域可以共存。与图34的情况一样，同样在图35的情况下，形成绝缘膜MZ3的多个晶粒GR1和形成绝缘膜MZ5的多个晶粒GR2通过置于绝缘膜MZ3与绝缘膜MZ5之间的绝缘膜MZ4而彼此分离。
当绝缘膜MZ4是如图35中的非晶膜时，形成绝缘膜MZ3(多晶膜)的晶粒GR1和形成绝缘膜MZ5(多晶膜)的晶粒GR2通过非晶绝缘膜MZ4而被强制彼此分开(分离)。因此，可以防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2彼此结合。顺便提及，为了使绝缘膜MZ3和MZ5成为多晶膜，但是使绝缘膜MZ4成为非晶膜，绝缘膜MZ4需要由与用于绝缘膜MZ3和MZ5的材料不同的材料形成。这是由于以下事实：如果绝缘膜MZ4由与用于绝缘膜MZ3和MZ5的材料相同的材料形成，则在通过步骤S4或S26的结晶退火使绝缘膜MZ3和MZ5结晶时，绝缘薄膜MZ4也结晶。
即使绝缘膜MZ4如图34中那样结晶，当绝缘膜MZ4由与用于绝缘膜MZ3和MZ5的材料不同的材料形成时，形成绝缘膜MZ4的晶粒GR3难以与形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5晶粒GR2结合。因此，形成绝缘膜MZ3(多晶膜)的晶粒GR1和形成绝缘膜MZ5(多晶膜)的晶粒GR2通过由与用于绝缘薄膜MZ3和MZ5的材料不同的材料形成的绝缘膜MZ4(多晶膜)而被强制分开。这可以防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合。
因此，在图34和图35的任一情况下，即，无论绝缘膜MZ4是否结晶，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2都通过绝缘膜MZ4而被强制分开。这可以防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合。因此，可以防止形成如此大以至于与绝缘膜MZ2(电荷累积膜)和在顶部绝缘膜中的栅电极(MG1和MG2)两者相邻(即，在绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间)的晶粒(对应于图33的晶粒GR101a)。
除非形成如此大以至于与绝缘膜MZ2(电荷累积膜)和栅电极(MG1和MG2)两者相邻的晶粒(对应于图33的晶粒GR101a)，否则可以抑制绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间经由晶界的泄漏。其原因如下。
首先，作为原因之一，与图33(研究示例)的情况下的经由晶界的泄漏路径LK101相比，在图34(本实施例)的情况下，经由晶界的泄漏路径LK1的长度可以被设置得更大。在本文中，泄漏路径LK1和LK101分别是电荷累积膜(MZ2和MZ102)与栅电极(MG1和MG2以及MG101)之间的泄漏路径，并且是通过晶界的泄漏路径。此外，本文中描述的泄漏对应于其中累积在电荷累积膜(MZ2和MZ102)中的电荷(在本文中是电子)分别被提取到栅电极(MG1和MG2和MG101)的现象。
当如图33中那样形成如此大以至于与电荷累积膜MZ102和栅电极MG101两者相邻的晶粒GR101a时，形成晶粒GR101a的外周的晶界GB101在短距离内连接电荷累积膜MZ102和栅电极MG101。因此，通过每个晶界GB101的泄漏路径LK101的长度变短。因此，在泄漏路径LK101处更可能引起泄漏。与之相比，在图34的情况下，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2通过绝缘膜MZ4被分开。因此，没有形成诸如泄漏路径LK101的短距离泄漏路径。因此，通过晶界的泄漏路径LK1的长度可以被设置为比泄漏路径LK101的长度长(即，L1>L101)。通过晶界发生泄漏的可能性随着通过晶界的泄漏路径的长度的增加而减小。在图34(本实施例)的情况下，可以增加通过晶界的泄漏路径LK1的长度。因此，可以抑制绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间通过晶界的泄漏。因此，可以改善存储器元件的保持特性。
另一原因如下。绝缘膜MZ4置于绝缘膜MZ3(多晶膜)与绝缘膜MZ5(多晶膜)之间。结果，在通过晶界的泄漏路径LK1处，不仅允许存在在绝缘膜MZ的厚度方向上延伸的晶界(GB1、GB3和GB5)，而且还允许存在在绝缘膜MZ的平面方向上延伸的晶界(GB2和GB4)。在图34中，晶界GB2是存在于绝缘膜MZ3与绝缘膜MZ4之间的界面处的晶界，并且晶界GB4存在于绝缘膜MZ4与绝缘膜MZ5之间的界面处，并且因此是在绝缘膜MZ的平面方向上延伸的晶界。晶界GB2和GB4在绝缘膜MZ的平面方向上延伸。另一方面，在图34中，晶界GB1是在绝缘膜MZ3中的在平面方向上相邻的晶粒GR1之间形成的晶界，晶界GB3是在绝缘膜MZ5中的在平面方向上相邻的晶粒GR2之间形成的晶界，并且晶界GB5是在绝缘膜MZ4中的在平面方向上相邻的晶粒GR3之间形成的晶界。晶界GB1、GB3和GB5在与绝缘膜MZ的厚度方向大致相对应的方向上延伸。当栅电极(MG1和MG2)被施加有电压时，在绝缘膜MZ中，在绝缘膜MZ的厚度方向上生成电场。因此，在绝缘膜MZ的厚度方向上延伸的晶界(GB1、GB3和GB5)可以被称为易于泄漏的晶界。与之相比，在绝缘膜MZ的平面方向上延伸的晶界(GB2和GB4)是不易泄漏的晶界。因此，在图34的情况(本实施例)下，也可以允许在绝缘膜MZ的平面方向上延伸的晶界(GB2和GB4)存在于通过晶界的泄漏路径LK1处。因此，可以抑制绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间通过晶界的泄漏。因此，可以改善存储器元件的保持特性。
因此，在图34的情况下(当绝缘膜MZ4是多晶膜时)，可以增加通过晶界的泄漏路径LK1的长度，并且在通过晶界的泄漏路径LK1处，也可以允许存在在绝缘膜MZ的平面方向上延伸的晶界(GB2和GB4)。结果，可以抑制绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间通过晶界的泄漏。因此，可以改善存储器元件的保持特性。
此外，图35对应于绝缘膜MZ4是非晶膜的情况。在这种情况下(图35的情况)，绝缘膜MZ4(非晶膜)存在于绝缘膜MZ3(多晶膜)与绝缘膜MZ5(多晶膜)之间。因此，绝缘膜MZ3中的晶界和绝缘膜MZ5中的晶界没有通过绝缘膜MZ4中的晶界而连接。这防止了绝缘膜MZ2(电荷累积膜)和栅电极(MG1和MG2)仅通过晶界而连接。因此，在图35的情况下(当绝缘膜MZ4是非晶膜时)，也可以抑制绝缘膜MZ2(电荷累积膜)与栅电极(MG1和MG2)之间通过晶界的泄漏。因此，可以改善存储器元件的保持特性。
因此，在图34和图35的任一情况下，即，无论绝缘膜MZ4是否结晶，都可以防止形成如此大以至于与绝缘膜MZ2和栅电极(MG1和MG2)两者相邻的晶粒。因此，可以抑制绝缘膜MZ2与栅电极之间通过晶界的泄漏。因此，可以提高存储器元件的保持特性。因此，可以改善具有存储器元件的半导体器件的性能。
绝缘膜MZ4具有通过绝缘膜MZ4来分开(分离)形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2、并且防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合的作用。为了使该作用精确地起作用，绝缘膜MZ4需要满足以下要求中的至少一个：绝缘膜MZ4由与用于绝缘膜MZ3和MZ5的材料不同的材料形成；或者绝缘膜MZ4具有与绝缘膜MZ3和MZ5的晶体结构不同的晶体结构。
当绝缘膜MZ4由与用于绝缘膜MZ3和MZ5的材料不同的材料形成时，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2可以通过绝缘膜MZ4被分开，从而防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合。顺便提及，绝缘膜MZ3和绝缘膜MZ5由相互相同的材料形成，并且因此在晶体结构上也彼此相等。另一方面，当绝缘膜MZ4由与用于绝缘膜MZ3和MZ5的材料不同的材料形成时，绝缘膜MZ4通常具有与绝缘膜MZ3和MZ5的晶体结构不同的晶体结构。然而，即使晶体结构相同或相似，也可以提供通过绝缘膜MZ4来分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的作用。
备选地，当绝缘膜MZ4具有与绝缘膜MZ3和MZ5的晶体结构不同的晶体结构时，也可以通过绝缘膜MZ4来分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2，并且防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合。例如，假定如下：绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5均由金属硅酸盐膜形成；被包括在绝缘膜MZ3中的金属、被包括在绝缘膜MZ4中的金属和被包括在绝缘膜MZ5中的金属是相同的。在这种情况下，构成元素在绝缘膜MZ3、绝缘膜MZ4和绝缘膜MZ5之间是共同的。然而，就组成比而言，绝缘膜MZ3和绝缘膜MZ5彼此相同，并且绝缘膜MZ4与绝缘膜MZ3和MZ5不同。然后，通过结晶退火，绝缘膜MZ3、MZ4和MZ5全部结晶，从而得到多晶膜。绝缘膜MZ3和绝缘膜MZ5具有相同的晶体结构。然而，根据组成比的差异，绝缘膜MZ4可以具有与绝缘膜MZ3和MZ5的晶体结构不同的晶体结构。在这种情况下，形成绝缘膜MZ4的晶粒GR3具有与形成绝缘膜MZ3和MZ5的晶粒GR1和GR2的晶体结构不同的晶体结构。因此，可以通过绝缘膜MZ4来分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2，从而防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合。
因此，通过假定绝缘膜MZ4由与用于绝缘膜MZ3和MZ5的材料不同的材料形成而给出了描述。然而，本实施例也适用于其中绝缘膜MZ4具有与绝缘膜MZ3和MZ5的晶体结构不同的晶体结构的情况。
此外，在本实施例中，对于绝缘膜MZ3和MZ5，使用包含金属和氧的高介电常数材料。结果，可以增加绝缘膜MZ3和MZ5的介电常数，从而在抑制层压膜LM(顶部绝缘膜)的EOT的同时增加层压膜LM的物理膜厚度。因此，可以改善存储器元件的保持特性。此外，在确保层压膜LM的物理膜厚度的同时，可以降低EOT。因此，可以实现存储器元件的操作电压的降低和操作速度的提高。
从这个观点来看，高介电常数材料更优选地不仅用于绝缘膜MZ3和MZ5，而且还用于绝缘膜MZ4。当高介电常数材料也用于绝缘膜MZ4时，在抑制层压膜LM(顶部绝缘膜)的EOT的同时，可以进一步增加层压膜LM的物理膜厚度。因此，可以进一步改善存储器元件的保持特性。此外，在确保层压膜LM的物理膜厚度的同时，可以进一步降低EOT。因此，可以实现存储器元件的操作电压的降低和操作速度的进一步提高。
因此，可以优选地使用高介电常数膜的金属氧化物膜(氧化金属膜)、金属硅酸盐膜或金属氮氧化物膜(氮氧化物金属膜)作为绝缘膜MZ4。例如，可以优选地使用选自由Ti(钛)、Zr(锆)、Y(钇)、La(镧)、Pr(镨)和Lu(l)组成的组中的一种或多种金属的氧化物、硅酸盐或氮氧化物作为用于绝缘膜MZ4的材料(高介电常数材料)。
此外，如上所述，更优选地使用高介电常数材料(优选地为金属氧化物、金属硅酸盐或金属氮氧化物)作为绝缘膜MZ4。然而，也可以使用除了高介电常数材料之外的其他材料。具体地，也可以优选地使用氧化硅膜、氮氧化硅膜或氮化硅膜作为绝缘膜MZ4。当使用氧化硅膜、氮氧化硅膜或氮化硅膜作为绝缘膜MZ4时，在通过结晶退火(步骤S4或S26)使绝缘膜MZ3和MZ5结晶时，绝缘膜MZ4尚未结晶，并且仍然处于非晶状态。因此，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2通过非晶绝缘膜MZ4被强制分开。因此，可以防止形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的结合。
此外，在氧化硅膜、氮氧化硅膜和氮化硅膜中，更优选地是氧化硅膜作为绝缘膜MZ4。这是因为，氧化硅膜、氮氧化硅膜和氮化硅膜中具有最小陷阱能级的膜是氧化硅膜。当使用氧化硅膜作为绝缘膜MZ4时，通过降低绝缘膜MZ4中的陷阱能级，可以抑制或防止电荷被捕获到绝缘膜MZ4中。结果，可以抑制或防止电荷被无意地捕获在除了绝缘膜MZ2之外的其他膜中。因此，可以改善存储器元件的性能。
然而，可以使用由包含金属和氧(O)的材料(作为构成元素)形成的高介电常数膜作为绝缘膜MZ3和MZ5。优选地使用氧化铝膜、氮氧化铝膜或硅酸铝膜，并且特别优选地使用氧化铝膜。其原因如下：氧化铝膜、氮氧化铝膜和硅酸铝膜、特别是其中的氧化铝膜具有良好的膜质量，并且因此具有高的绝缘性能，并且具有大的带隙，并且因此适合于电荷阻挡层。
备选地，在与本实施例不同地将相互不同的材料用于绝缘膜MZ3和绝缘膜MZ5的情况下，当将适合作为电荷阻挡膜的材料用于绝缘膜MZ3和MZ5中的一个时，劣于其的材料必须用于绝缘膜MZ3和MZ5中的另一个。在本实施例中，绝缘膜MZ3和绝缘膜MZ5由相互相同的材料形成。因此，适合作为电荷阻挡膜的共同材料可以用于绝缘膜MZ3和绝缘膜MZ5两者。因此，层压膜LM变得更可能发挥作为电荷阻挡膜的功能。
此外，高介电常数材料(优选地，介电常数高于氮化硅的介电常数的材料)也优选地用于为电荷累积膜的绝缘膜MZ2。在这种情况下，可以优选地使用由包含铪(Hf)和氧(O)(作为构成元素)的材料形成的绝缘膜作为绝缘膜MZ2。特别优选地使用氧化铪膜或硅酸铪膜。
此外，在本实施例中，考虑到半导体器件的可靠性，使用氧化硅膜或氮氧化硅膜作为置于电荷累积膜(MZ2)与半导体衬底SB之间的绝缘膜MZ1。使用氧化硅膜或氮氧化硅膜作为要形成在半导体衬底SB之上的绝缘膜MZ1。结果，可以提高具有存储器元件的半导体器件的可靠性。作为另一方面，还可以使用高介电常数膜(优选地为介电常数高于氮化硅膜的介电常数的膜)作为绝缘膜MZ1。在这种情况下，在确保绝缘膜MZ1的物理膜厚度的同时，可以减小EOT。因此，可以实现存储器元件的操作电压的降低和操作速度的进一步提高。
此外，如图34和图35所示，形成绝缘膜MZ3的多个晶粒GR1优选地包括与绝缘膜MZ2和绝缘膜MZ4两者均相邻的晶粒。此外，如图34和图35，形成绝缘膜MZ5的多个晶粒GR2优选地包括与绝缘膜MZ4和栅电极(MG1和MG2)两者均相邻的晶粒。这导致如下的状态：其中绝缘膜MZ3和MZ5充分结晶和致密化，并且膜质量得到改善。因此，可以通过结晶来精确地获得保持特性改善效果。此外，即使当绝缘膜MZ3和MZ5充分结晶时，绝缘膜MZ4也被置于绝缘膜MZ3与绝缘膜MZ5之间。因此，形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的多个晶粒GR2将不会结合。因此，可以抑制绝缘膜MZ2与栅电极(MG1和MG2)之间通过晶界的泄漏。因此，可以进一步改善存储器元件的保持特性。
图36是示出在写入操作之后经过规定时间时存储器元件的平带电压Vfb的波动量(移位量)的曲线图。图36的曲线图的水平轴对应于在写入操作之后经过的时间。图36的曲线图的竖直轴对应于在写入操作之后经过规定时间时的平带电压Vfb中的波动量(移位量)，并且具体地对应于紧接在写入操作之后的平带电压与在写入操作之后经过规定的时间之后的平带电压之间的差。此外，在图36的曲线图中，黑色方形标记(■)对应于本实施例，并且在本文中示出了其中使用氧化铝膜(对应于绝缘膜MZ3)、氧化硅膜(对应于绝缘膜MZ4)和氧化铝膜(对应于绝缘膜MZ5)的层压膜作为存储器元件的栅极绝缘膜(MZ)的顶部绝缘膜的情况，其中氧化铝膜是多晶膜。此外，在图36的曲线图中，黑色圆圈标记(●)对应于图31的研究示例的情况，并且在本文中示出了其中使用单层氧化铝膜作为存储器元件的栅极绝缘膜(MZ100)的顶部绝缘膜(MZ103)的情况，其中氧化铝膜是多晶膜。顺便提及，应当注意，图36的曲线图的竖直轴示出在远离零(即向下变化)时平带电压的波动量较大。
如图36的曲线图所示，与使用单层氧化铝膜(对应于研究实施例)作为存储器元件的栅极绝缘膜的顶部绝缘膜时相比，当使用氧化铝膜、氧化硅膜和氧化铝膜的层压膜(对应于本实施例)时，在写入操作之后经过规定的时间时存储器元件的平带电压的波动量(的绝对值)减小(接近零)。这可以被认为是由于栅电极(MG1和MG2)与电荷累积膜(MZ2)之间通过晶界的泄漏减少的事实。图36的曲线图还指示，与研究示例(图31和图33)的情况相比，在本实施例(图2、图15、图34和图35)的情况下，可以更加改善存储器元件的保持特性。
然后，将描述绝缘膜MZ3、MZ4和MZ5的优选厚度。
提供绝缘膜MZ4以便通过绝缘膜MZ4来分开形成绝缘膜MZ3(多晶膜)的晶粒GR1和形成绝缘膜MZ5(多晶膜)的晶粒GR2。也就是说，考虑到当如图31的研究实例中那样使用单层多晶膜作为顶部绝缘膜MZ103时引起的问题(参考图33描述的问题)，采用其中绝缘膜MZ4作为缓冲层插入多晶膜的膜(厚度的一半)中的结构。因此，对于绝缘膜MZ3和MZ5，使用适合作为电荷阻挡层的材料，并且对于绝缘膜MZ4，使用能够提供分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的作用的材料。
因此，绝缘膜MZ4不应当太厚，只要它能够提供分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的作用。层压膜LM的厚度优选主要通过绝缘膜MZ3和MZ5的厚度来确保。从这个观点来看，绝缘膜MZ4的厚度(T2)优选地为1nm或更大，并且特别优选为1nm到2nm。这可以提供通过绝缘膜MZ4精确地分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的作用。此外，绝缘膜MZ3的厚度(T1)和绝缘膜MZ5的厚度(T3)优选地分别大于绝缘膜MZ4的厚度(T2)。换言之，绝缘膜MZ4的厚度(T2)小于绝缘膜MZ3的厚度(T1)和绝缘膜MZ5的厚度(T3)中的每一个(即，T2<T1和T2<T3)。结果，层压膜LM的厚度可以主要通过绝缘膜MZ3和MZ5的厚度来确保。因此，可以更精确地获得层压膜LM作为电荷阻挡层的功能。此外，绝缘膜MZ3和MZ5的相应厚度(T1和T3)各种优选地为2nm或更大，并且特别优选地为2nm到5nm。结果，绝缘膜MZ3和MZ5变得更可能结晶。这还可以提供通过结晶来促进改善绝缘膜MZ3和MZ的膜质量的效果。顺便提及，在图34和图35中示出了厚度T1、T2和T3。
此外，当绝缘膜MZ4由前述材料(高介电常数材料)形成时，如图34所示，结晶退火不仅可以使绝缘膜MZ3和MZ5结晶，而且还可以使绝缘膜MZ4结晶，从而得到多晶膜。然而，当使绝缘膜MZ4变薄时，在通过结晶退火来使绝缘膜MZ3和MZ5结晶(步骤S4或S26)时，绝缘膜MZ4可能不充分地结晶，从而得到绝缘膜MZ4的微晶状态、或者其中绝缘膜MZ4部分地包括非晶区的状态。即使在这种情况下，也可以提供通过绝缘膜MZ4来分开形成绝缘膜MZ3的晶粒GR1和形成绝缘膜MZ5的晶粒GR2的作用。然而，更优选地，不仅绝缘膜MZ3和MZ5，而且整个绝缘膜MZ4也多晶化，从而得到多晶膜。结果，不仅绝缘膜MZ3和MZ5的膜质量，而且绝缘膜MZ4的膜质量也得到改善。因此，绝缘膜MZ3、MZ4和MZ5中的所有膜都变成不易泄漏的膜。结果，可以进一步改善存储器元件的保持特性。
此外，其中绝缘膜MZ3比绝缘膜MZ5薄的情况以及其中绝缘膜MZ5比绝缘膜MZ3薄的情况可以分别提供不同的优点。这将在下面描述。
当绝缘膜MZ3厚时，在写入操作之后的电荷保持状态下，从电荷累积膜(绝缘膜MZ2)移动到绝缘膜MZ3中的电荷(在本文中，电子)的量增加。因此，绝缘膜MZ处的电荷分布变得更可能从写入操作之后立即改变。这用于增加在写入操作之后的电荷保持状态下的阈值电压的波动量，这可能导致保持特性的劣化。因此，从尽可能提高保持特性的观点出发，期望绝缘膜MZ3薄。因此，期望绝缘膜MZ3比绝缘膜MZ5薄。
另一方面，当绝缘膜MZ5厚时，电荷(在本文中，电子)从栅电极(MG1和MG2)被捕获到绝缘膜MZ5中的可能性增加。因此，电荷(在本文中，电子)变得更可能被捕获在绝缘膜MZ5中。随着被捕获在绝缘膜MZ5中的电荷(在本文中，电子)的量的增加，在擦除操作时要注入到电荷累积膜(绝缘膜MZ2)中的电荷(在本文中，空穴)的量增加。因此，可能降低擦除特性。例如，擦除操作所需要的时长可能增加，或者擦除电压(擦除操作时施加的电压)可能增加。因此，从提高擦除特性的观点出发，期望绝缘膜MZ5薄。因此，绝缘膜MZ5优选地比绝缘膜MZ3薄。
因此，当优先考虑保持特性时，绝缘膜MZ3优选地被设置为比绝缘膜MZ5薄。当优先考虑擦除特性时，绝缘膜MZ5优选地被设置得比绝缘膜MZ3薄。
到目前为止，已经通过本发明的实施例描述了由本发明人完成的发明。然而，自然应当理解，本发明不限于这些实施例，并且可以在不脱离其主旨的范围内进行各种改变。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底之上的用于存储器元件的栅极绝缘膜；以及
形成在所述栅极绝缘膜之上的用于所述存储器元件的栅电极，
其中所述栅极绝缘膜具有第一绝缘膜、在所述第一绝缘膜之上的第二绝缘膜、在所述第二绝缘膜之上的第三绝缘膜、在所述第三绝缘膜之上的第四绝缘膜和在所述第四绝缘膜之上的第五绝缘膜，
其中所述第二绝缘膜是具有电荷累积功能的绝缘膜，
其中所述第一绝缘膜和所述第三绝缘膜的相应带隙大于所述第二绝缘膜的带隙，
其中所述第三绝缘膜是由包含金属元素和氧的高介电常数材料形成的多晶膜，
其中所述第五绝缘膜是由与用于所述第三绝缘膜的材料相同的材料形成的多晶膜，并且
其中所述第四绝缘膜由与用于所述第三绝缘膜的材料不同的材料形成。
2.根据权利要求1所述的半导体器件，
其中所述第三绝缘膜是氧化铝膜、氮氧化铝膜或硅酸铝膜。
3.根据权利要求1所述的半导体器件，
其中所述第三绝缘膜是氧化铝膜。
4.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜由包含铪和氧的高介电常数材料形成。
5.根据权利要求1所述的半导体器件，
其中所述第二绝缘膜是氧化铪膜或硅酸铪膜。
6.根据权利要求1所述的半导体器件，
其中所述第一绝缘膜是氧化硅膜或氮氧化硅膜。
7.根据权利要求1所述的半导体器件，
其中形成所述第三绝缘膜的多个第一晶粒和形成所述第五绝缘膜的多个第二晶粒通过所述第四绝缘膜被分开。
8.根据权利要求7所述的半导体器件，
其中形成所述第三绝缘膜的所述第一晶粒包括与所述第二绝缘膜和所述第四绝缘膜相邻的第三晶粒，以及
其中形成所述第五绝缘膜的所述第二晶粒包括与所述第四绝缘膜和所述栅电极相邻的第四晶粒。
9.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜是由高介电常数材料形成的多晶膜。
10.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜是金属氧化物膜、金属硅酸盐膜或金属氮氧化物膜。
11.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜是非晶膜。
12.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜是氧化硅膜、氮氧化硅膜或氮化硅膜。
13.根据权利要求1所述的半导体器件，
其中所述第四绝缘膜比所述第三绝缘膜和所述第五绝缘膜中的每个绝缘膜薄。
14.根据权利要求13的半导体器件，
其中所述第四绝缘膜的厚度为1nm或更大。
15.根据权利要求14的半导体器件，
其中所述第三绝缘膜和所述第五绝缘膜中的每个绝缘膜的厚度为2nm或更大。
16.根据权利要求13所述的半导体器件，
其中所述第三绝缘膜比所述第五绝缘膜薄。
17.根据权利要求13的半导体器件，
其中所述第五绝缘膜比所述第三绝缘膜薄。
18.一种半导体器件，包括：
半导体衬底；
形成在所述半导体衬底之上的用于存储器元件的栅极绝缘膜；以及
形成在所述栅极绝缘膜之上的用于所述存储器元件的栅电极，
其中所述栅极绝缘膜具有第一绝缘膜、在所述第一绝缘膜之上的第二绝缘膜、在所述第二绝缘膜之上的第三绝缘膜、在所述第三绝缘膜之上的第四绝缘膜和在所述第四绝缘膜之上的第五绝缘膜，
其中所述第二绝缘膜是具有电荷累积功能的绝缘膜，
其中所述第一绝缘膜和所述第三绝缘膜的相应带隙大于所述第二绝缘膜的带隙，
其中所述第三绝缘膜是由包含金属元素和氧的高介电常数材料形成的多晶膜，
其中所述第五绝缘膜是由与用于所述第三绝缘膜的材料相同的材料形成的多晶膜，以及
其中所述第四绝缘膜是具有与所述第三绝缘膜的晶体结构不同的晶体结构的多晶膜。
19.一种用于制造具有存储器元件的半导体器件的方法，包括以下步骤：
(a)提供半导体衬底；
(b)在所述半导体衬底之上形成用于所述存储器元件的栅极绝缘膜的层压膜，所述层压膜具有第一绝缘膜、在所述第一绝缘膜之上的第二绝缘膜、在所述第二绝缘膜之上的第三绝缘膜薄膜、在所述第三绝缘薄膜之上的第四绝缘薄膜、在所述第四绝缘薄膜之上的第五绝缘薄膜；
(c)在步骤(b)之后，执行热处理，并且使所述第三绝缘膜和所述第五绝缘膜结晶；以及
(d)在步骤(c)之后，在所述层压膜之上形成用于所述存储器元件的栅电极，
其中所述第二绝缘膜是具有电荷累积功能的绝缘膜，
其中所述第一绝缘膜和所述第三绝缘膜中的每个绝缘膜的带隙大于所述第二绝缘膜的带隙，
其中所述第三绝缘膜由包含金属元素和氧的高介电常数材料形成，
其中所述第五绝缘膜由与用于所述第三绝缘膜的材料相同的材料形成，以及
其中所述第四绝缘膜由与用于所述第三绝缘膜的材料不同的材料形成。
20.根据权利要求19的用于制造半导体器件的方法，
其中所述第三绝缘膜是氧化铝膜、氮氧化铝膜或硅酸铝膜。
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