CN100552921C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，包含半导体衬底(200)、设置于半导体衬底上的ONO(氧化物/氮化物/氧化物)膜(210、212、216)、设置在ONO膜上的控制栅极(280)、第一低电阻层(250)、以及第一低电阻层接触且朝电流流动方向连续形成的第二低电阻层(252)，并且，第二低电阻层具有低于第一低电阻层的薄层电阻。以此架构，能提供一种可防止位线的高电阻化，并将存储器单元予以小型化且外围电路的制造制程容易的半导体装置及其制造方法。

Description

半导体装置及其制造方法
技术领域
本发明是关于非挥发性存储器以及其制造方法，更详而言之，是关于具有ONO(Oxide Nitride Oxide，氧化物氮化物氧化物)膜的非挥发性存储器以及其制造方法。
背景技术
近年来，已广泛使用资料可再写的半导体装置的非挥发性存储器。在此种非挥发性存储器的技术领域中，为了高储存容量化，已努力发展以存储器单元(memory cell)的小型化为目的的技术开发。
作为非挥发性存储器，已广泛使用将电荷储存于浮栅极(floating-gate)的浮栅极型闪存。然而，当进行用以实现高储存密度化的存储器单元的小型化时，难以设计浮栅极型闪存。这是因为随着浮栅极型闪存的存储器单元的小型化，穿隧氧化物膜(tunnel oxidefilm)必须薄膜化之故。然而，由于穿隧氧化物膜的薄膜化会增加流过穿隧氧化物膜的漏电流且储存于浮栅极的电荷因为引进至穿隧氧化物膜的缺陷而消失，造成可靠性的问题。
鉴于所述问题，因此有具有例如MONOS(Metal Oxide NitrideOxide Silicon；金属氧化物氮化物氧化物硅)型或SONOS(Silicon OxideNitride Oxide Silicon；硅氧化物氮化物氧化物硅)型膜的ONO(Oxide/Nitride/Oxide；氧化物/氮化物/氧化物)膜的闪存。此等闪存存储器是将电荷储存于氮化硅膜层(称作夹于氧化硅膜层的陷阱层(traplayer))中。在此种闪存中，电荷是储存于作为绝缘膜的氮化硅膜层中，因此，即使在穿隧氧化物膜中有缺陷，亦如同浮栅极闪存般电荷不会消失。而且，可在一个存储器单元的陷阱层中储存多层位，有利于非挥发性存储器的高储存容量化。
以下使用第1图(a)至第1图(d)，针对具有习知ONO膜的闪存以及其制造方法(以下，称为习知技术)来加以说明。第1图(a)至第1图(d)为习知技术的闪存及其制造方法的剖面图。闪存是包含存储器单元以及外围电路。存储器单元是显示于图式左侧，而外围电路显示于图式右侧。
在第1图(a)中，在所述P型硅半导体衬底100上形成第一氧化硅膜层110作为穿隧氧化物膜、氮化硅膜层112作为陷阱层、以及第三氧化硅膜层114作为用于注入的保护膜。接着涂上光阻120，以及通过使用一般的曝光技术，形成存储器单元区域的位线以及源极/漏极区域形成区域开口部140。组件符号L11表示开口部140的宽度。
接着，参考第1图(b)，注入例如砷(As)离子至所述位线以及所述源极/漏极区域，以及进行热处理以形成成为位线以及源极/漏极区域的N型低电阻层150。此处，组件符号L12表示低电阻层150的宽度。一组源极/漏极区域150之间所夹的区域是成为信道区域156。
然后，参考第1图(c)，去除作为保护膜的第三氧化硅膜层114以及形成第二氧化硅膜层116。
接着，参考第1图(d)，去除外围电路区域的第二氧化硅膜层116、氮化硅膜层112、以及第一氧化硅膜层110。然后，在外围电路形成区域形成成为栅极氧化物膜的第四氧化硅膜层170。并且，形成外围电路的栅极金属182，存储器单元的控制栅极，以及作为字线(word line)180的多晶硅膜层。之后，根据一般的制造方法形成存储器单元以及外围电路，完成具有ONO膜的闪存。
此外，为了降低位线的电阻值，专利文件1是揭露一种具有ONO膜的闪存，其中于部份的位线中是包含有硅化金属层。
专利文献1：日本特开2002-170891号公报
发明内容
发明所欲解决的课题
然而，在习知技术中，小型化低电阻层150(具有尺寸L12的位线以及源极/漏极区域)为困难的。尺寸L12比开口部140的尺寸L11大，而大的量为因离子注入而造成的侧面扩散的量。开口部140的尺寸L11是受限于曝光装置的波常的约一半波长。例如，若采用一般的KrF曝光装置，难以将L11作成100nm以下。因此，亦难以将L12作成100nm以下。
此外，当小型化位线以及源极/漏极区域的低电阻层150的尺寸L12时，则有位线的电阻变大，而造成写入抹除特性劣化的问题。
鉴于所述问题，如专利文件1所述，有形成第一低电阻层以及第二低电阻层的习知技术。第一低电阻层是通过注入离子至位线而形成，而低电阻硅化金属膜的第二低电阻层是接触第一低电阻层并部份形成于第一低电阻层上。然而，于专利文件1中，第二低电阻层无法连续地在电流流动的方向中形成。因此无法充分地降低位线的电阻。此外，硅化金属由于在侧壁控制栅极之间设置硅化金属膜，因此若不增加位线的宽度，侧壁金属膜是无法在第一低电阻层上形成。故无法满足对小型化的需求。再者，除非设置有两层多晶硅膜层2，否则存储器单元无法完成。一般而言，由于在外围电路区域的栅极是以单一层多晶硅膜而形成，因此在存储器单元中具有两层多晶硅膜层的结构将造成外围电路的制造程序变得相当复杂。
另一方面，在习知技术中，由于光阻是用以作为掩模(mask)，因而难以在位线区域150上进一步沉积低电阻层。一般而言，形成低电阻层至少需要200℃以上的高温，而此温度超过光阻的玻璃转换温度。
因此，本发明的目的是提供一种可解决所述课题，防止位线的高电阻化，并将存储器单元予以小型化，且外围电路的制造制程容易的半导体装置及其制造方法。
解决课题的手段
本发明的半导体装置具有：半导体衬底；ONO(氧化物/氮化物/氧化物)膜，形成于该半导体衬底上；控制栅极，设置在该ONO膜上；以及位线，该位线具有第一低电阻层以及第二低电阻层，该第一低电阻层是形成于该半导体衬底中，而该第二低电阻层是与该第一低电阻层接触且在电流流动的方向连续形成，并且，所述第二低电阻层具有比所述第一低电阻层低的薄层电阻(sheet resistance)。
根据本发明，通过连续地在位线中具有低的薄层电阻的第二低电阻层，能降低位线的电阻，并能降低位线的尺寸而提供可小型化的半导体装置。
本发明的所述第一低电阻层是杂质(impurity)扩散层。
根据本发明，能提供一种于第一低电阻层使用杂质扩散层，藉此可简化制造程序的半导体装置。
本发明的所述第二低电阻层是能构成为具有硅化金属膜层。
根据本发明，将低电阻硅化金属膜层用于位线，藉此能提供具有位线电阻小的半导体装置。
本发明的所述第二低电阻层是能构成为具有外延生长的硅层。
根据本发明，将低电阻的外延生长的硅层用于位线，藉此能提供位线电阻小的半导体装置。
本发明亦能构成为具有连接至控制栅极的字线，且控制栅极以及字线是由单一多晶硅层而一体地形成。
根据本发明，由于存储器单元可以单一多晶硅膜来形成因此能将多晶硅膜作为外围电路的栅极金属来使用，藉此提供简化外围电路的制造程序的半导体装置。
本发明亦能构成为位线以及控制栅极仅ONO膜的上侧氧化物膜为绝缘。
根据本发明，由于控制栅极以及位线是以品质优良的氧化硅层来予以绝缘，因此能提供构成简单且具有优良的绝缘特性的半导体装置。
本发明复为一种半导体装置的制造方法，所述制造方法具备有：在半导体衬底上形成ONO膜(氧化物/氮化物/氧化物)的步骤；在所述ONO膜上形成具有将位线形成区域选择性地去除的开口部的绝缘膜掩模层的步骤所述绝缘膜掩模；将绝缘膜掩模层作为掩模并在所述位线形成区域的硅衬底选择性地将杂质予以离子注入，藉此形成第一低电阻层的步骤；将位线形成区域的ONO膜予以蚀刻的步骤；以及形成第二低电阻层的步骤，该第二低电阻层是接触位线形成区域的第一低电阻层，且在电流流动的方向连续形成，且第二低电阻层具有低于第一低电阻层的薄层电阻。
根据本发明，由于能通过在位线具有低薄层电阻的第二低电阻层，藉此减少位线的电阻，因此能提供降低位线的尺寸，且可小型化的半导体装置的制造方法。
本发明的形成所述绝缘膜掩模层的步骤复具备有于开口部侧面形成间隔物，藉此减小开口部的开口尺寸的步骤。
根据本发明，能提供将位线的尺寸进一步小型化的半导体装置的制造方法。
本发明的所述绝缘膜掩模层为氮化硅膜。
依据本发明，由于能确保与ONO膜的上侧氧化物膜的蚀刻选择性，故能提供可简化制造步骤的半导体装置的制造方法。
本发明的制造方法复具备有：在形成所述第二低电阻层的步骤后，去除ONO膜的上侧氧化物膜的步骤；以及形成氧化硅膜层，从而覆盖ONO膜的氮化物层及开口部下的第二低电阻层的步骤。
根据本发明，由于控制栅极以及位线是通过极佳品质的氧化硅膜层予以绝缘，因此能提供构成简单且具有极佳绝缘特性的半导体装置的制造方法。
本发明的形成所述第一低电阻层的步骤复包含有去除在将所述位线形成区域的所述ONO膜的上侧氧化物膜及位于上侧氧化物膜下方的氮化物膜选择性地去除后，于所述半导体衬底将杂质予以离子注入的步骤。
根据本发明，由于通过通过第一氧化硅膜的离子注入，执行用于形成第一低电阻层的步骤，因此能降低离子注入的侧面扩散，并能提供可进一步小型化的半导体装置的制造方法。
本发明的形成所述第二低电阻层的步骤复包含有形成硅化金属膜层的步骤。
根据本发明，由于将低电阻硅化金属膜层使用于位线，故能提供位线电阻小的半导体装置的制造方法。
本发明的制造方法复具备有：于所述硅化金属膜层的形成步骤后，于所述硅化金属膜层上选择性地形成树脂的步骤；以及去除所述绝缘膜掩模层的步骤。
根据本发明，能提供在去除绝缘膜掩模层时，防止去除ONO膜的氮化物膜的半导体装置的制造方法。
本发明的形成所述第二低电阻层的步骤包含有将低电阻硅层予以外延生长的步骤。
根据本发明，通过将低电阻的外延生长的硅层使用于位线，而能提供位线电阻小的半导体装置的制造方法。
发明的效果
根据本发明，能提供可防止位线的高电阻化以及可小型化存储器单元、且外围电路的制造步骤简单的半导体装置及其制造方法。
附图说明
第1图(a)至第1图(d)为具有习知技术的ONO膜的闪存及其制造方法的剖面图。
第2图(a)至第2图(d)为具有本发明的第一实施例的ONO膜的闪存及其制造方法的剖面图(之一)。
第3图(a)至第3图(d)为具有本发明的第一实施例的ONO膜的闪存及其制造方法的剖面图(之二)。
第4图(a)至第4图(c)为具有本发明的第一实施例的ONO膜的闪存及其制造方法的剖面图(之三)。
第5图(a)至第5图(d)为具有本发明的第二实施例的ONO膜的闪存及其制造方法的剖面图。
具体实施方式
参考所附图式，叙述本发明的实施例。
第一实施例
参考第2图(a)至第2图(d)、第3图(a)至第3图(d)、以及第4图(a)至第4图(c)来说明第一实施例。本发明的第一实施例是使用硅化金属膜层作为第二低电阻层的实施例所述图式为第一实施例的剖面图，在图式左侧显示存储器单元区域，在图式右侧显示外围电路区域。
参考第2图(a)，通过一般的制造方法在P型硅半导体衬底200上依序形成作为穿隧氧化物层的第一氧化硅膜层210以及作为陷阱层(trap layer)的氮化硅膜层212。此处，利用例如热氧化法使第一氧化硅膜层210堆积，利用例如化学气相沉积(CVD)法使氮化硅膜层212堆积。此外，形成第三氧化硅膜层214以在制程期间作为保护陷阱层的保护层。此处，第三氧化硅膜层是通过高温氧化(High TemperatureOxide；HTO)法或使用有四乙氧基硅(tetraethylorthosilicate，TEOS，亦称为正硅酸乙酯)的CVD法而沉积至少10nm以上。
接着，参考第2图(b)，形成绝缘膜掩模层230以作为形成位线以及源极/漏极区域的掩模。此处，绝缘膜掩模层230为通过例如CVD方法而形成的氮化硅膜，而其厚度为足以阻挡后述的注入的离子。使用氮化硅膜，藉此易于之后去除绝缘膜掩模层230，此外在去除绝缘膜掩模层230时，能确保与第三氧化硅膜层214的选择性。
接着，于绝缘膜掩模层230上涂布光阻220，使用一般的曝光方法在位线以及源极/漏极区域形成开口部240。此时，开口部240具有开口尺寸L21。在此，在光阻220下部形成有反射防止膜(未显示)，藉此能形成更细致的开口。
之后，参考第2图(c)，将光阻220作为掩模并选择性地蚀刻绝缘膜掩模层230，而在绝缘膜掩模层230形成开口部242。此时，开口部242具有开口尺寸L22，而所述开口尺寸L22约等于开口尺寸L21。然后，例如通过灰化(ashing)法去除光阻220。
然后，参考第2图(d)，形成间隔绝缘膜(未显示)以覆盖绝缘膜掩模层230的表面上部、绝缘膜掩模层的开口部242的侧面、以及开口部242下的第三氧化硅膜层的表面。较佳地，间隔绝缘膜具有与绝缘膜掩模层230相同膜质的绝缘膜。例如，通过CVD方法而形成的氮化硅膜。该厚度视在绝缘膜掩模层的开口部242的尺寸减小程度而定。通过利用氮化硅膜，易于在之后去除间隔物234，此外，在去除时，能确保与第三氧化硅膜层214的选择性。
接着，将间隔绝缘膜予以时刻，使间隔物234残留在绝缘膜掩模层的开口部242的侧面，并形成具有开口尺寸L23的开口部244。在本发明中不一定要使用间隔物234，然而利用间隔物234，能形成比光阻的开口部240的开口尺寸L21更细致化的开口部244，而可进一步小型化所述位线的尺寸。
接着，参考第3图(a)，将开口部244作为掩模而选择性地蚀刻第三氧化硅膜层214以及氮化硅膜层212。例如，将砷(As)予以离子注入并进行热处理，从而在N型位线区域和源极/漏极区域形成第一低电阻层250。此时，所述第一低电阻层250具有尺寸L24。于源极/漏极区域的第一低电阻层250所夹着的部分是成为信道区域256。
通过蚀刻第三氧化硅膜层214及氮化硅膜层212，将离子注入的膜仅作为第一氧化硅膜层210。藉此，能降低离子注入的能量并能减少离子的侧面扩散。从而能够提供更细致的位线。所述离子注入亦有使用一般所知的环型注入(pocket implantation)法。
接下来参考第3图(b)，蚀刻在开口部244的第一氧化硅膜层210。然后，在开口部244的位线区域及源极/漏极区域上形成硅化金属层252以作为第二低电阻膜层。作为硅化金属，例如，能通过溅镀(sputtering)法而于开口部244的硅衬底上形成钴(Co)，并通过快速热退火(RapidThermal Anneal，RTA)予以热处理来形成钴硅化物。此时，由于以绝缘膜的绝缘膜掩模层230以及间隔物234作为掩模而形成开口部244，因此能以高温来进行硅化金属膜的形成步骤。
接着，参考第3图(c)，涂布树脂260以覆盖绝缘膜掩模层230的表面上部、开口部244的侧面、以及开口部244下的硅化金属膜层252的表面。树脂是例如使用氢-倍半硅氧烷(Hydrogen-silsesquioxane；HSQ)。
接着，参考第3图(d)，例如通过灰化法去除树脂260，以在开口部244内留下树脂的埋藏区域262。在此，埋藏区域262较佳为残留于比第三硅膜层214还高的上部。
接着，参考第4图(a)，通过例如热磷酸来去除绝缘膜掩模层230以及间隔物234。由于通过树脂埋藏区域262保护面对氮化硅膜层212的开口部244的侧面，因此不会去除氮化硅膜层212，并可容易地去除绝缘膜掩模层230以及间隔物234。
接着，参考第4图(b)，例如通过灰化法去除树脂的埋藏区域262，并通过例如缓冲的氢氟酸溶液去除第三氧化硅膜层214。然后，利用例如CVD法于氮化硅膜层212的表面以及开口部244下的硅化金属膜层252的表面形成第二氧化硅膜层216以作为顶部氧化膜层。此时，形成温度较佳为防止硅化金属膜层的氧化的温度(例如800℃以下)，且较佳为以电浆CVD法来形成。藉此，于离子注入时，能使用离子未暴露的良好膜质的第二氧化硅膜层并将位线的硅化金属膜层252以及控制栅极280予以绝缘，而获得良好的绝缘特性。
最后，参考第4图(c)，选择性地去除外围电路区域的第二氧化硅膜层216、氮化硅膜层212、以及第一氧化硅膜层210。在外围电路区域形成第四氧化硅膜层270以作为栅极氧化物膜。在外围电路区域的第四氧化硅层270的表面以及存储器单元区域的第二氧化硅膜层表面形成多晶硅膜层。该多晶硅层在存储器单元区域中作为控制栅极以及字线280来使用，而在外围电路区域中作为栅极电极282来使用。接着，在一般制造步骤后，形成存储器单元和外围电路，并完成第一实施例的闪存。
根据本发明的第一实施例，位线区域的第一低电阻层250的尺寸L24是大于在间隔物的开口部244的尺寸L23，而大的量为离子注入的侧面扩散量。然而，在间隔物的开口部244的尺寸L23是可窄于光阻的开口部的尺寸L21，而窄的量约为间隔物的尺寸。因此，即使使用有一般使用的KrF曝光装置，亦可细微化至100nm以下。此外，由于将绝缘膜作为掩模来形成开口部244，因此可使用光阻超过玻璃转换温度的高温制程来形成硅化金属膜层252。藉此，可防止位线的高电阻话，并容易将位线小型化。
此外，由于以单一层多晶硅膜层来形成存储器单元，故能与外围电路的栅极电极共通化，而能容易进行外围电路的制造步骤。
第二实施例
参考第5图(a)至第5图(d)，说明本发明的第二实施例。本发明的第二实施例是例示使用外延(epitaxially)生长的低电阻硅层来作为第二低电阻层。第5图(a)至第5图(d)是本发明的第二实施例的剖面图。存储器单元区域显示于图式左侧，而外围电路区域显示于图式右侧。
第5图(a)是与第一实施例的第3图(a)相同，并通过与第一实施例的第2图(a)至第2图(d)以及第3图(a)相同的制造步骤来制造。在此，组件符号300表示硅半导体衬底，组件符号310表示信道氧化物膜的第一氧化硅膜层，组件符号312表示陷阱层的氮化硅膜层，组件符号314表示保护膜的第三氧化硅膜层，组件符号330表示绝缘膜掩模层，组件符号334表示间隔物，组件符号344表示用于形成位线以及源极/漏极区域的开口部，组件符号350表示用于通过离子注入而形成的N型位线及源极/漏极区域的第一低电阻层，组件符号356表示信道区域。
接着，参考第5图(b)，通过外延法在开口部344下的第一低电阻层上使掺杂有砷(As)或磷(P)的第二低电阻层352成长。。使用一般的选择性外延法，藉此第二低电阻层不会形成于绝缘膜的绝缘膜掩模层330及间隔物334上。此时，形成第二低电阻层352从而高于第三氧化硅膜层314的上部。接着通过例如热磷酸去除绝缘膜掩模层330以及间隔物334。由于通过第二低电阻层352覆盖氮化硅膜层312的开口部344的侧面，因此当去除绝缘膜掩模层330及间隔物334时，不会去除氮化硅膜层312。因此，即使未形成如同第一实施例的树脂的埋藏区域262，仍可轻易地去除绝缘膜掩模层330以及间隔物334。
然后参考第5图(c)，通过例如缓冲的氢氟酸来去除保护膜的第三氧化硅膜层314，并将第二低电阻层352的上部蚀刻至第一氧化硅膜层310的厚度左右。然后，形成第二氧化硅膜层316以作为顶部氧化物膜。
最后，参考第5图(d)，通过执行与第一实施例的第4图(c)相同的制造步骤，完成第二实施例的闪存。此处，组件符号370表示外围电路区域的栅极氧化物膜的第四氧化硅膜层，组件符号380表示存储器单元区域的控制栅极和字线，组件符号382表示外围电路区域的栅极电极。第二实施例是与第一实施例相同，通过第二低电阻层352，而能降低位线的电阻、能小型化位线、以及能易于制造外围电路。并且，在第二实施例与第一实施例相比，有无需使用树脂260，并可容易去除绝缘膜掩模层330以及间隔物334的优点。
以上虽然已详述本发明的较佳实施例，惟本发明并未限定于特定的实施例，在申请专利范围所记载的本发明的精神的范围内，是可进行各种的变形及变更。

Claims (13)

1.一种半导体装置，包括：
半导体衬底；
氧化物/氮化物/氧化物膜，形成于所述半导体衬底上；
控制栅极，设置于所述氧化物/氮化物/氧化物膜上；以及
位线，具有形成于所述半导体衬底内的第一低电阻层以及与所述第一低电阻层连接并于电流流动的方向连续形成的第二低电阻层；
所述第二低电阻层具有比所述第一低电阻层低的薄层电阻值；
在所述位线与所述位线上的所述控制栅极之间设置有所述氧化物/氮化物/氧化物膜的上侧氧化膜。
2.如权利要求1所述的半导体装置，其中，所述第一低电阻层是杂质扩散层。
3.如权利要求1或2所述的半导体装置，其中，所述第二低电阻层具有硅化金属膜层。
4.如权利要求1所述的半导体装置，其中，所述第二低电阻层具有经外延生长的硅层。
5.如权利要求1所述的半导体装置，还具有连接至所述控制栅极的字线，其中，所述控制栅极及所述字线是通过单一多晶硅层而一体地形成。
6.如权利要求1所述的半导体装置，其中，所述第二低电阻层的宽度比所述第一低电阻层的宽度窄。
7.一种半导体装置的制造方法，具备下列步骤：
在半导体衬底上形成氧化物/氮化物/氧化物膜的步骤；
在所述氧化物/氮化物/氧化物膜上形成具有经选择性地去除位线形成区域的开口部的绝缘膜掩模层的步骤；
将所述绝缘膜掩模层作为掩模而选择性地在所述位线形成区域的硅衬底中离子注入杂质以形成第一低电阻层的步骤；
将所述位线形成区域的所述氧化物/氮化物/氧化物膜予以蚀刻的步骤；以及
形成与所述位线形成区域的第一低电阻层接触且于电流流动的方向连续形成的第二低电阻层，且该第二低电阻层具有低于所述第一低电阻层的薄层电阻值的步骤；
在形成所述第二低电阻层的步骤后，去除所述氧化物/氮化物/氧化物膜的上侧氧化物膜的步骤；以及
形成氧化硅膜层从而覆盖所述氧化物/氮化物/氧化物膜的氮化物膜及所述开口部下的第二低电阻层的步骤。
8.如权利要求7所述的半导体装置的制造方法，其中，形成所述绝缘膜掩模层的步骤包括在所述开口部的侧面形成间隔物，藉此缩小所述开口部的开口尺寸的步骤。
9.如权利要求7或8所述的半导体装置的制造方法，其中，所述绝缘膜掩模层为氮化硅膜层。
10.如权利要求7所述的半导体装置的制造方法，其中，形成所述第一低电阻层的步骤包括在选择性地去除在所述位线形成区域的所述氧化物/氮化物/氧化物膜的所述上侧氧化物膜以及其下的所述氮化物膜后，在所述半导体衬底中离子注入杂质的步骤。
11.如权利要求7所述的半导体装置的制造方法，其中，形成所述第二低电阻层的步骤包括形成硅化金属膜层的步骤。
12.如权利要求11所述的半导体装置的制造方法，还具备下列步骤：
在所述硅化金属膜层的形成步骤后，在所述硅化金属膜层上选择性地形成树脂的步骤；以及
去除所述绝缘膜掩模层的步骤。
13.如权利要求7所述的半导体装置的制造方法，其中，形成所述第二低电阻层的步骤包括外延生长低电阻硅层的步骤。
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