DE112005003421T5 - Halbleiterbauelement und Verfahren zu dessen Herstellung - Google Patents

Halbleiterbauelement und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE112005003421T5
DE112005003421T5 DE112005003421T DE112005003421T DE112005003421T5 DE 112005003421 T5 DE112005003421 T5 DE 112005003421T5 DE 112005003421 T DE112005003421 T DE 112005003421T DE 112005003421 T DE112005003421 T DE 112005003421T DE 112005003421 T5 DE112005003421 T5 DE 112005003421T5
Authority
DE
Germany
Prior art keywords
layer
low resistance
ono
bit line
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE112005003421T
Other languages
English (en)
Inventor
Hiroaki Aizuwakamatsu Koketsu
Masaya Aizuwakamatsu Hosaka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Spansion LLC
Original Assignee
Spansion LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion LLC filed Critical Spansion LLC
Publication of DE112005003421T5 publication Critical patent/DE112005003421T5/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

Halbleiterbauelement mit:
einem Halbleitersubstrat;
einer ONO-(Oxid/Nitrid/Oxid) Schicht, die auf dem Halbleitersubstrat vorgesehen ist;
einem Steuergate, das auf der ONO-Schicht vorgesehen ist; und
einer Bitleitung mit einer ersten Schicht mit geringem Widerstand, die auf dem Halbleitersubstrat ausgebildet ist, und mit einer zweiten Schicht mit geringem Widerstand, die mit der ersten Schicht mit geringem Widerstand in Verbindung steht und in einer Richtung verläuft, in der ein Strom durch die Bitleitung fließt, wobei die zweite Schicht mit geringem Widerstand einen Schichtwiderstand aufweist, der kleiner ist als jener der ersten Schicht mit geringem Widerstand.

Description

  • Technisches Gebiet
  • Diese Erfindung betrifft im Allgemeinen nicht-flüchtige Speicher und Herstellungsverfahren dafür und betrifft insbesondere einen nicht-flüchtigen Speicher mit einer ONO-(Oxid-Nitrid-Oxid) Schicht und ein Herstellungsverfahren dafür.
  • Hintergrund der Erfindung
  • In den vergangenen Jahren haben nicht-flüchtige Speicher, bei denen Daten erneut geschrieben bzw. gespeichert werden können, eine weite Verbreitung gefunden. Auf dem technischen Gebiet derartiger nicht-flüchtiger Speicher ist eine Entwicklung im Gange, die Speicherzellen in ihrer Größe zur Verringern und die Speicherkapazität zu erhöhen.
  • Als nicht-flüchtige Speicher werden Flash-Speicher mit schwebendem Gate bzw. potentialfreiem Gate häufig verwendet, in denen die Ladung in dem schwebenden Gate gespeichert ist. Wenn jedoch die Speicherzelle zum Zwecke einer hohen Speicherdichte in ihrer Größe verringert wird, ist es schwierig, den Flash-Speicher mit schwebendem Gate zu strukturieren. Wenn die Speicherzelle des Flash-Speichers mit schwebenden Gate in der Größe verringert wird, muss die Tunneloxidschicht dünner gemacht werden. Dies liegt daran, dass eine dünnere Tunneloxidschicht den Leckstrom erhöht, der durch die Tunneloxidschicht fließt. Ferner tritt ein mit der Zuverlässigkeit verknüpftes Problem auf, da die in dem schwebenden Gate gespeicherte Ladung durch Defekte entladen wird, die in der Tunneloxidschicht erzeugt werden.
  • Um die zuvor genannten Probleme zu beheben, gibt es Flash-Speicher, die eine ONO-(Oxid/Nitrid/Oxid) Schicht aufweisen, etwa sogenannte MONOS-(Metall-Oxid-Nitrid-Oxid-Silizium) oder SONOS-(Silizium-Oxid-Nitrid-Oxid-Silizium) Typen. Diese werden als Flash-Speicher eingestuft, wobei die Ladung in einer Siliziumnitridschicht gespeichert ist, die als Einfangschicht bezeichnet wird, und die zwischen den Schichten der Siliziumoxidschichten eingeschlossen ist. In dieser Art eines Flash-Speichers wird die Ladung in der Siliziumnitridschicht, die als eine Isolierschicht dient, gespeichert. Wenn daher ein Defekt in der Tunneloxidschicht auftritt, wird die Einfangschicht nicht entladen, anders als das schwebende Gate des Flash-Speichers. Ferner können auch Mehrpegelbits in der Einfangschicht einer einzelnen Speicherzelle gespeichert werden. Dies ist ein Vorteil für die Erhöhung der Speicherkapazität des nicht-flüchtigen Speichers.
  • Mit Bezug zu den 1a bis 1d wird nun eine Beschreibung eines Flash-Speichers mit der konventionellen ONO-Schicht und ein Herstellungsverfahren dafür angegeben (im Weiteren als eine konventionelle Technik bezeichnet).
  • 1a bis 1d sind Querschnittsansichten der konventionellen Flash-Speicher und eines Verfahrens zu deren Herstellung. Der Flash-Speicher umfasst Speicherzellen und die peripheren Schaltungsgebiete. Auf der linken Seite ist ein Speicherzellengebiet gezeigt, und auf der rechten Seite ist ein peripheres Schaltungsgebiet gezeigt.
  • In 1a ist ein p-Siliziumhalbleitersubstrat 100 vorgesehen. Auf dem p-Siliziumhalbleitersubstrat 100 sind eine erste Siliziumoxidschicht 110, die als eine Tunneloxidschicht dient, eine Siliziumnitridschicht 112, die als eine Einfangsschicht dient, und eine dritte Siliziumoxidschicht 114, die als Schutzschicht für die Implantation dient, vorgesehen. Danach wird ein Photolack 120 aufgebracht und unter Anwendung üblicher photographischer Techniken werden Öffnungen 140 in Gebieten gebildet, um die Bitleitungen und Source/Drain-Gebiete in dem Speicherzellengebiet zu bilden. Hierbei bezeichnet das Bezugszeichen L11 eine vergrößerte Öffnung 140.
  • Als nächstes werden gemäß 1b z. B. Arsen-(As) Ionen in die Bitleitung und das Source/Drain-Gebiet implantiert, und es wird eine thermische Behandlung ausgeführt, um eine Widerstandsschicht 150 mit geringem Widerstand und mit n-Leitfähigkeit zu bilden, um die Bitleitung und das Source/Drain-Gebiet bereitzustellen. Das Bezugszeichen 112 bezeichnet die Größe der Schicht mit geringem Widerstand 150. Ein Kanalgebiet 156 entspricht einem Bereich, der von zwei Source/Drain-Gebieten 150 umschlossen ist.
  • Anschließend wird gemäß 1c die dritte Siliziumoxidschicht 114, die eine Schutzschicht darstellt, entfernt und es wird eine zweite Siliziumoxidschicht 116 gebildet.
  • Danach werden gemäß 1d die zweite Siliziumoxidschicht 116, die Siliziumnitridschicht 112 und die erste Siliziumoxidschicht 110, die in dem peripheren Schaltungsgebiet vorge sehen sind, entfernt. Danach wird eine vierte Siliziumoxidschicht 170, die als die Gateoxidschicht dient, in dem Gebiet zur Herstellung der peripheren Schaltung gebildet. Ferner sind ein Gatemetall 182 in dem peripheren Schaltungsgebiet, ein Steuergate in der Speicherzelle und eine Polysiliziumschicht, die als eine Wortleitung 180 dient, vorgesehen. Danach werden die Speicherzellen und die periphere Schaltung in einem üblicherweise angewendeten Herstellungsverfahren gebildet, und somit wird der Flash-Speicher mit der ONO-Schicht fertiggestellt.
  • Um den Widerstandswert der Bitleitung zu reduzieren, offenbart das Patentdokument 1 einen Flash-Speicher mit einer ONO-Schicht, in der eine silizidierte Metallschicht in einem Teil der Bitleitung vorgesehen ist.
    • Patentdokument 1: Japanische Patentoffenlegungsschrift Nr. 2002-170891
  • Überblick über die Erfindung
  • Probleme, die von der Erfindung zu lösen sind
  • Jedoch ist es in der konventionellen Technik schwierig, die Schicht mit geringem Widerstand 150, die als die Bitleitungen sowie als das Source/Drain-Gebiet mit der Größe 112 fungiert, in ihrer Größe zu reduzieren. Die Größe 112 ist entsprechend einem Betrag der lateralen Diffusion auf Grund der implantierten Ionen größer als die Größe L11 der Öffnung 140. Die Größe L11 der Öffnung 140 ist auf ungefähr die Hälfte der Wellenlänge einer Photolithographieanlage beschränkt. Wenn beispielsweise eine übliche KrF-Photolithographieanlage verwendet wird, ist es schwierig, die Große 111 gleich oder kleiner als 100 nm zu machen. Daher ist es auch schwierig, die Größe 112 gleich oder kleiner als 100 nm zu machen.
  • Wenn die Größe 112 der Schicht 150 mit geringem Widerstand der Bitleitung und des Source/Drain-Gebiets verringert wird, wird der Widerstand der Bitleitung erhöht, wodurch das Problem hervorgerufen wird, dass die Programmier- und Löscheigenschaften beeinträchtigt werden.
  • Um das zuvor genannte Problem zu lösen, wird, wie in Patentdokument 1 beschrieben ist, eine Technik zur Herstellung einer ersten Schicht mit geringem Widerstand und einer zwei ten Schicht mit geringem Widerstand angegeben. Die erste Schicht mit geringem Widerstand wird durch Implantieren von Ionen in die Bitleitung gebildet, und die zweite Schicht mit geringem Widerstand wird als eine Metallsilizidschicht mit geringem Widerstand teilweise auf der ersten Schicht mit geringem Widerstand gebildet. Jedoch kann bei der in dem Patentdokument 1 offenbarten Technik die zweite Schicht mit geringem Widerstand nicht effizient in einer Stromflussrichtung gebildet werden. Dies setzt den Widerstand der Bitleitung nicht in ausreichender Weise herab. Ferner wird die silizidierte Metallschicht zwischen den Seitenwänden der Steuergates vorgesehen. Sofern die Breite der Bitleitung nicht erhöht wird, kann somit die silizidierte Metallschicht nicht auf der Schicht mit geringem Widerstand gebildet werden. Dies ist nicht kompatibel mit der Forderung nach einer Reduzierung der Abmessungen. Ferner kann die Speicherzelle nicht hergestellt werden, sofern nicht zwei Polysiliziumschichten vorgesehen werden. Im Allgemeinen wird das Gate in dem peripheren Schaltungsgebiet mit einer einzelnen Schicht aus Polysilizium gebildet. Somit wird durch eine Struktur, die zwei Schichten aus Polysiliziumschichten in der Speicherzelle aufweist, das Problem hervorgerufen, dass der Fertigungsprozess der peripheren Schaltung komplizierter wird.
  • Andererseits ist es in der konventionellen Technik schwierig, eine Schicht mit geringem Widerstand auf dem Bitleitungsgebiet 150 abzuscheiden, da der Photolack als Maske verwendet wird. Es sind zumindest 200 Grad C erforderlich, um die Schicht mit geringem Widerstand zu bilden, und eine derartige Temperatur übersteigt im Allgemeinen die Glasübergangstemperatur des Photolacks.
  • Die vorliegende Erfindung wurde angesichts der obigen Umstände erdacht und stellt ein Halbleiterbauelement und ein Herstellungsverfahren dafür bereit, wobei die Zunahme des Bitleitungswiderstandes vermieden und eine Größenreduzierung der Speicherzelle erreicht wird, und wobei ein einfacher Fertigungsprozess der peripheren Schaltung erreicht wird.
  • Mittel zum Lösen des Problems
  • Gemäß einem Aspekt der vorliegenden Erfindung wird vorzugsweise ein Halbleiterbauelement bereitgestellt mit: einem Halbleitersubstrat; einer ONO-(Oxid/Nitrid/Oxid/Schicht), die auf dem Halbleitersubstrat vorgesehen ist; einem Steuergate, das auf der ONO-Schicht vorgesehen ist; und einer Bitleitung mit einer Schicht mit geringem Widerstand, die in dem Halbleitersubstrat ausgebildet ist, und mit einer zweiten Schicht mit geringem Widerstand, die mit der ersten Schicht mit geringem Widerstand in Verbindung ist und in einer Richtung verläuft, in der ein Strom durch die Bitleitung fließt, wobei die zweite Schicht mit geringem Widerstand einen Schichtwiderstand besitzt, der kleiner ist als der Schichtwiderstand der ersten Schicht mit geringem Widerstand.
  • Gemäß der vorliegenden Erfindung ist es möglich, den Bitleitungswiderstand zu senken, indem die zweite Schicht mit geringem Widerstand, die den kleinen Schichtwiderstand besitzt, effizient in der Bitleitung vorgesehen wird. Dies reduziert die Größe der Bitleitung und verringert auch die Abmessungen des Halbleiterbauelements.
  • In dem zuvor genannten Halbleiterbauelement ist die erste Schicht mit geringem Widerstand eine Schicht mit eindiffundierten Verunreinigungen.
  • Gemäß der vorliegenden Erfindung kann die Schicht mit diffundierten Verunreinigungen, die als die erste Schicht mit geringem Widerstand verwendet wird, die Fertigungsprozesse vereinfachen.
  • In dem zuvor genannten Halbleiterbauelement enthält die zweite Schicht mit geringem Widerstand eine silizidierte Metallschicht.
  • Erfindungsgemäß ist es möglich, das Halbleiterbauelement mit einer Bitleitung mit geringem Widerstand mit der silizidierten Metallschicht mit geringem Widerstand zu versehen, die als die Bitleitung verwendet wird.
  • In dem zuvor genannten Halbleiterbauelement enthält die zweite Schicht mit geringem Widerstand eine epitaktisch aufgewachsene Siliziumschicht.
  • Gemäß der vorliegenden Erfindung ist es möglich, das Halbleiterbauelement mit einer Bitleitung mit geringem Widerstand mit einer epitaktisch aufgewachsenen Siliziumschicht zu versehen, die als die Bitleitung verwendet wird.
  • Das zuvor genannte Halbleiterbauelement kann ferner eine Wortleitung aufweisen, die mit dem Steuergate verbunden ist, wobei das Steuergate und die Wortleitung zusammen durch eine einzelne Polysiliziumschicht gebildet sind.
  • Gemäß der vorliegenden Erfindung kann die Speicherzelle mittels der einzelnen Polysiliziumschicht gebildet werden. Es ist möglich, ein Halbleiterbauelement bereitzustellen, in welchem der Fertigungsprozess für die periphere Schaltung vereinfacht ist, wobei die Polysiliziumschicht vorgesehen ist, die für das Gatemetall in der peripheren Schaltung verwendet wird.
  • In dem zuvor genannten Halbleiterbauelement sind die Bitleitungen und das Steuergate lediglich durch eine obere Oxidschicht der ONO-Schicht getrennt.
  • Gemäß der vorliegenden Erfindung sind das Steuergate und die Bitleitung durch die Siliziumoxidschicht mit sehr guter Qualität getrennt. Es ist möglich, das Halbleiterbauelement mit einer sehr guten Isolierung bereitzustellen, wobei eine einfache Konfiguration erreicht wird.
  • Gemäß einem Aspekt der vorliegenden Erfindung wird vorzugsweise ein Verfahren zur Herstellung eines Halbleiterbauelements bereitgestellt, das umfasst: Bilden einer ONO-Schicht auf einem Halbleitersubstrat; Bilden einer Isolatormaskenschicht mit einer Öffnung, die einem Bitleitungsherstellungsgebiet entspricht, auf der ONO-Schicht; selektives Implantieren einer Verunreinigungsionensorte in das Halbleitersubstrat mit der Isolatormaskenschicht, um eine erste Schicht mit geringem Widerstand zu bilden; Ätzen der ONO-Schicht in dem Bitleitungsherstellungsgebiet; und Bilden einer zweiten Schicht mit geringem Widerstand, die mit der ersten Schicht mit geringem Widerstand in dem Bitleitungsherstellungsgebiet in Verbindung steht und in einer Richtung verläuft, in der ein Stromfluss auftritt, wobei die zweite Schicht mit geringem Widerstand einen Schichtwiderstand aufweist, der kleiner ist als jener der ersten Schicht mit geringem Widerstand.
  • Gemäß der vorliegenden Erfindung kann die zweite Schicht mit geringem Widerstand, die einen geringen Schichtwiderstand besitzt, und auf der Bitleitung ausgebildet ist, den Widerstand der Bitleitung verringern. Es ist üblich, die Größe des Bitleitungswiderstands zu reduzieren und ein Fertigungsverfahren für Halbleiter zur Größenreduzierung bereitzustellen.
  • In dem zuvor genannten Halbleiterbauelement umfasst der Schritt des Bildens der Isolatormaskenschicht das Bilden eines Abstandshalters an einer Seitenwand der Öffnung, so dass die Öffnung verkleinert wird.
  • Gemäß der vorliegenden Erfindung ist es möglich, den Fertigungsprozess für das Halbleiterbauelement bereitzustellen, wobei die Bitleitung weiter in der Größe reduziert werden kann.
  • In dem zuvor genannten Halbleiterbauelement ist die Isolatormaskenschicht eine Siliziumnitridschicht.
  • Gemäß der vorliegenden Erfindung wird die Ätzselektivität durch die obere Oxidschicht der ONO-Schicht beibehalten. Es ist möglich, ein vereinfachteres Fertigungsverfahren für das Halbleiterbauelement bereitzustellen.
  • Das zuvor genannten Halbleiterbauelement kann ferner umfassen: Entfernen einer oberen Oxidschicht der ONO-Schicht vor dem Bilden der zweiten Schicht mit geringem Widerstand; und Bilden einer Siliziumoxidschicht auf einer freiliegenden Nitridschicht der ONO-Schicht und der zweiten Schicht mit geringem Widerstand, die durch die Öffnung freigelegt ist.
  • Gemäß der vorliegenden Erfindung sind das Steuergate und die Bitleitung durch die Siliziumoxidschicht mit der ausgezeichneten Qualität getrennt. Es ist möglich, das Fertigungsverfahren des Halbleiterbauelements bereitzustellen, wobei eine ausgezeichnete Isolierung mit einfachem Aufbau erreicht wird.
  • In dem zuvor genannten Halbleiterbauelement kann der Schritt des Bildens der ersten Schicht mit geringem Widerstand das selektive Entfernen einer oberen Oxidschicht der ONO-Schicht und einer darunterliegenden Nitridschicht in dem Bitleitungsherstellungsgebiet umfassen, bevor die Verunreinigungsionensorte implantiert wird.
  • Gemäß der vorliegenden Erfindung wird der Prozess zum Bilden der ersten Schicht mit geringem Widerstand durch Ionenimplantation durch die erste Siliziumoxidschicht hindurch ausgeführt. Es ist daher möglich, die laterale Diffusion der implantierten Ionen zu verringern und ein Fertigungsverfahren für ein Halbleiterbauelement bereitzustellen, das noch kleinere Abmessungen aufweist.
  • In dem zuvor genannten Halbleiterbauelement kann der Schritt des Bildens der zweiten Schicht mit geringem Widerstand das Bilden einer silizidierten Metallschicht umfassen.
  • Erfindungsgemäß ermöglicht es das silizidierte Metall mit geringem Widerstand, das für die Bitleitung verwendet wird, dass das Fertigungsverfahren des Halbleiterbauelements so bereitgestellt wird, dass ein geringer Widerstand erreicht wird.
  • Das zuvor genannte Halbleiterbauelement kann ferner umfassen: selektives Vorsehen von Harz auf der silizidierten Metallschicht; und Entfernen der Isolatormaskenschicht.
  • Erfindungsgemäß ist es daher möglich, ein Herstellungsverfahren für das Halbleiterbauelement bereitzustellen, wodurch verhindert wird, dass die Nitridschicht der ONO-Schicht entfernt wird, wenn die Isolatormaskenschicht abgetragen wird.
  • In dem zuvor genannten Halbleiterbauelement kann der Schritt des Bildens der zweiten Schicht mit geringem Widerstand das epitaktische Aufwachsen einer Siliziumschicht mit geringem Widerstand umfassen.
  • Erfindungsgemäß ist es daher möglich, ein Herstellungsverfahren für das Halbleiterbauelement bereitzustellen, das eine Bitleitung mit geringem Widerstand aufweist, indem die epitaktisch aufgewachsene Siliziumschicht mit geringem Widerstand, die für die Bitleitung verwendet wird, vorgesehen wird.
  • Wirkungen der Erfindung
  • Gemäß der vorliegenden Erfindung ist es möglich, ein Halbleiterbauelement und ein Verfahren zu dessen Herstellung bereitzustellen, wobei eine Zunahme des Bitleitungswiderstands verhindert werden kann und wobei die Speicherzelle in der Größe verringert wird, und wobei einfache Fertigungsprozesse der peripheren Schaltung beibehalten werden.
  • Kurze Beschreibung der Zeichnungen
  • 1a bis 1d zeigen Querschnittsansichten eines konventionellen Flash-Speichers mit einer ONO-Schicht gemäß der konventionellen Technik und ein Herstellungsverfahren;
  • 2a bis 2d zeigen Querschnittsansichten eines Flash-Speichers mit einer ONO-Schicht gemäß einer ersten Ausführungsform der vorliegenden Erfindung und ein entsprechendes Herstellungsverfahren;
  • 3a bis 3d zeigen Querschnittsansichten des Flash-Speichers mit der ONO-Schicht gemäß der ersten Ausführungsform der vorliegenden Erfindung und ein Herstellungsverfahren dafür;
  • 4a bis 4c zeigen Querschnittsansichten des Flash-Speichers mit der ONO-Schicht gemäß der ersten Ausführungsform der vorliegenden Erfindung und ein Fertigungsverfahren dafür; und
  • 5a bis 5d zeigen Querschnittsansichten des Flash-Speichers mit der ONO-Schicht gemäß einer zweiten Ausführungsform der vorliegenden Erfindung und ein Herstellungsverfahren dafür.
  • Beste Art zum Ausführen der Erfindung
  • Es wird nunmehr mit Bezug zu den begleitenden Zeichnungen eine Beschreibung von Ausführungsformen der vorliegenden Erfindung angegeben.
  • (erste Ausführungsform)
  • Mit Bezug zu den 2a bis 2d, 3a bis 3d und 4a bis 4c wird nunmehr eine Beschreibung einer ersten Ausführungsform angegeben. Die erste Ausführungsform der vorliegenden Erfindung beinhaltet eine anschauliche silizidierte Metallschicht oder eine Metallsilizidschicht, die für eine zweite Schicht mit geringem Widerstand verwendet wird. Die zuvor genannten Zeichnungen sind Querschnittsansichten eines Speicherzellengebiets, das auf der linken Seite dargestellt wird, und eines peripheren Schaltungsgebiets, das auf der rechten Seite gezeigt ist, gemäß der ersten Ausführungsform.
  • Gemäß 2a ist ein Siliziumhalbleitersubstrat 200 mit p-Leitfähigkeit vorgesehen. Auf dem p-Siliziumhalbleitersubstrat 200 sind eine erste Siliziumoxidschicht 210 als eine Tunneloxidschicht und eine Siliziumnitridschicht 212 als eine Einfangschicht aufeinanderfolgend durch ein allgemeines Herstellungsverfahren gebildet. Dazu wird die erste Siliziumoxidschicht 210 beispielsweise durch thermische Oxidation abgeschieden. Die Siliziumnitridschicht 212 wird beispielsweise durch ein CVD-Verfahren abgeschieden. Ferner wird eine dritte Siliziumoxidschicht 214 so gebildet, dass diese als eine Schutzschicht dient, die die Einfangschicht während des Fertigungsprozesses schützt. Dazu wird die dritte Siliziumoxidschicht mit einer Dicke von mindestens 10 nm durch ein HTO-(Hochtemperaturoxid) Verfahren oder ein CVD-Verfahren unter Verwendung von TEOS-(Tetraethylorthosilikat) abgeschieden.
  • Als nächstes wird gemäß 2b eine Isolatormaskenschicht 230 gebildet, die als eine Maske zur Herstellung der Bitleitung und des Source/Drain-Gebiets verwendet wird. Hier ist die Isolatormaskenschicht 230 eine Siliziumnitridschicht, die durch ein CVD-Verfahren hergestellt wird und deren Dicke so gestaltet ist, dass sie ausreicht, um implantierte Ionen abzublocken, wie dies nachfolgend beschrieben ist. Auf Grund der Siliziumnitridschicht ist es einfach, die Isolatormaskenschicht 230 in einem späteren Prozess zu entfernen, und wenn die Isolatormaskenschicht 230 entfernt ist, ist es möglich, die Selektivität in Bezug auf die dritte Siliziumoxidschicht 214 beizubehalten.
  • Anschließend wird ein Photolack 220 auf die Isolatormaskenschicht 230 aufgebracht, und es wird eine Öffnung 240 in der Bitleitung und dem Source/Drain-Gebiet in einem üblicherweise angewendeten Belichtungsprozess gebildet. Zu diesem Zeitpunkt besitzt die Öffnung 240 eine Größe 121. Es wird eine antireflektierende Schicht, die nicht gezeigt ist, über dem Photolack 220 gebildet, wodurch eine schmälere Öffnung ermöglicht wird.
  • Als nächstes wird gemäß 2c die Isolatormaskenschicht 230 selektiv geätzt, wobei der Photolack 220 als Maske dient, und es werden Öffnungen 242 in der Isolatormaskenschicht 230 erzeugt. Dabei besitzt die Öffnung 242 eine Öffnungsgröße 122, die nahezu gleich ist zu der Öffnungsgröße 121. Anschließend wird der Photolack 220 in einem Veraschungsprozess entfernt.
  • Danach wird gemäß 2d eine Abstandshalterisolationsschicht, die nicht gezeigt ist, so gebildet, dass eine obere Fläche der Isolatormaskenschicht 230, Seitenflächen der Öffnungen 242 in der Isolatormaskenschicht und die Oberfläche der dritten Siliziumoxidschicht unter den Öffnungen 242 abgedeckt werden. Dabei besitzt vorzugsweise die Abstandshalterisolationsschicht die gleiche Zusammensetzung wie die Isolatormaskenschicht 230. Z. B. kann eine Siliziumnitridschicht, die durch ein CVD-Verfahren hergestellt wird, verwendet werden. Die Dicke hängt davon ab, um wie viel die Größe der Öffnung 242 in der Isolatormaskenschicht reduziert wird. Durch Verwenden der Siliziumnitridschicht ist es einfach, Abstandshalter 234 in einem späteren Prozess zu entfernen, und wenn diese entfernt sind, ist es ebenfalls möglich, die Selektivität zu der dritten Siliziumoxidschicht 214 zu bewahren.
  • Nachfolgend wird die Abstandshalterisolationsschicht zurückgeätzt, um die Abstandshalter 234 an Seitenflächen der Öffnungen 242 beizubehalten, und um Öffnungen 244 mit einer Öffnungsgröße 123 zu bilden. Die Abstandshalter 234 müssen gemäß der vorliegenden Erfindung nicht notwendigerweise verwendet werden, wobei jedoch mit den Abstandshalter 234 die Öffnung 244 kleiner gemacht werden kann als die Öffnungsgröße 121 der Öffnung 240 des Photolacks, wodurch eine weitere Größenreduzierung der Bitleitung möglich ist.
  • Als nächstes werden gemäß 3a die dritte Siliziumoxidschicht 214 und die Siliziumnitridschicht 212 selektiv geätzt, wobei die Öffnungen 244 als Maske verwendet werden. Beispielsweise werden Arsen-(As) Ionen implantiert und thermisch behandelt, um eine erste Schicht mit geringem Widerstand 250 in einem Bitleitungsgebiet mit N-Leitfähigkeit sowie in dem Source/Drain-Gebiet zu bilden. Zu diesem Zeitpunkt besitzt die erste Schicht 250 mit geringem Widerstand eine Größe 124. Ein Kanalgebiet 256 ist von den ersten Schichten 250 mit geringem Widerstand, die die Source/Drain-Gebiete sind, umschlossen.
  • Durch Ätzen der dritten Siliziumoxid 214 und der Siliziumnitridschicht 212 können die implantierten Ionen lediglich durch die erste Siliziumoxidschicht 210 wandern. Dies ermöglicht es, die Energie der Ionenimplantation zu verringern und die laterale Diffusion der Ionen zu unterdrücken. Damit ist es möglich, eine dünnere Bitleitung bereitzustellen. Die allgemein bekannte „Taschenimplantation" kann in dem zuvor genannten Implantationsprozess angewendet werden.
  • Gemäß 3b wird nunmehr die erste Siliziumoxidschicht 210 in der Öffnung 244 geätzt. Danach wird eine silizidierte Metallschicht 252 als eine zweite Schicht mit kleinem Widerstand auf dem Bitleitungsgebiet und dem Source/Drain-Gebiet in den Öffnungen 244 gebildet. Als Silizidmetall wird beispielsweise Kobalt (Co) auf dem Siliziumsubstrat in den Öffnungen 244 durch Sputtern abgeschieden und wird dann thermisch mittels RTA (schnelle thermische Ausheizung) behandelt, um das Kobaltsilizid zu bilden. Die Öffnungen 244 werden unter Verwendung der Isolatormaskenschicht 230 als Iosolationsschicht und den Abstandshaltern 234 als Maske gebildet. Somit kann der Herstellungsprozess für die silizidierte Metallschicht bei hohen Temperaturen ausgeführt werden.
  • Als nächstes wird gemäß 3c ein Harz 260 aufgebracht, um die obere Fläche der Isolatormaskenschicht 230, die Seitenflächen der Öffnungen 244 und die Oberfläche der silizidierten Metallschicht 252 unter den Öffnungen 244 abzudecken. Z. B. wird HSQ(Hydrogensilsquioxan) als das Harzmaterial verwendet.
  • Danach wird gemäß 3d das Harz 260 durch einen Veraschungsprozess entfernt, um beispielsweise vergrabene Gebiete 262 aus Harz in den Öffnungen 244 zu hinterlassen. Vorzugsweise bleiben die vergrabenen Gebiete 262 höher als eine Oberseite der dritten Siliziumoxidschicht 214.
  • Anschließend werden gemäß 4a die Isolatormaskenschicht 230 und die Abstandshalter 234 durch heiße Phosphorsäure entfernt. Der verbleibende Harzbereich 262 schützt die Seitenflächen der Siliziumnitridschicht 212, wohingegen die Seitenflächen den Öffnungen 244 zugewandt sind. Somit können die Isolatormaskenschicht 230 und die Abstandshalter 234 ohne Abtragen der Siliziumnitridschicht 212 entfernt werden.
  • Gemäß 4b werden nun die vergrabenen Gebiete 262 aus Harz beispielsweise in einem Veraschungsprozess entfernt, und die dritte Siliziumoxidschicht 214 wird z. B. mit gepufferter Flusssäure abgetragen. Danach wird eine zweite Siliziumoxidschicht 216 auf der Oberfläche der Siliziumnitridschicht 212 und auf der Oberfläche der silizidierten Metallschicht 252 als eine obere Oxidschicht durch beispielsweise ein CVD-Verfahren gebildet. Es ist vorteilhaft, dass die Herstellungstemperatur beispielsweise höchstens 800 Grad C beträgt, wodurch die Oxidation der silizidierten Metallschicht verhindert wird. Es ist daher möglich, die silizidierte Metallschicht 252, die die Bitleitungen repräsentiert, und ein Steuergate 280 unter Verwendung der zweiten Siliziumoxidschicht zu isolieren, die ausgezeichnete Schichtqualitäten aufweist, ohne dass diese den Innenbeschuss ausgesetzt war. Dies führt zu einer sehr guten Isolierung.
  • Schließlich werden gemäß 4c die zweite Siliziumoxidschicht 216, die Siliziumnitridschicht 212 und die erste Siliziumoxidschicht 210 selektiv in dem peripheren Schaltungsgebiet entfernt. Es wird eine vierte Siliziumoxidschicht 270 als die Gateoxidschicht in dem peripheren Schaltungsgebiet gebildet. Es wird dann eine Polysiliziumschicht auf der Oberfläche der vierten Siliziumoxidschicht 270 in dem peripheren Schaltungsgebiet und auf der Oberfläche der zweiten Siliziumoxidschicht in dem Speicherzellengebiet abgeschieden. Die Polysiliziumschicht dient als das Steuergate und als die Wortleitung 280 in dem Siliziumgebiet und dient als eine Gateelektrode 282 in dem peripheren Schaltungsgebiet. Danach werden nach üblichen Fertigungsprozessen die Speicherzellen und die peripheren Schaltungen hergestellt und der Flash-Speicher ist gemäß er ersten Ausführungsform der vorliegenden Erfindung hergestellt.
  • Gemäß der ersten Ausführungsform der vorliegenden Erfindung ist die Größe 124 der ersten Schicht mit geringem Widerstand 250 in dem Bitleitungsgebiet entsprechend einem Betrag der lateralen Diffusion der implantierten Ionen größer als die Größe 123 der Öffnung 244 in dem Abstandshalter. Jedoch kann die Größe 123 der Öffnung 244 in dem Abstandshalter kleiner sein als die Größe 121 der Öffnung in den Photolack, indem die Größe des Abstandshalters in geeigneter Weise eingestellt wird. Somit kann selbst unter Verwendung der üblicherweise eingesetzten KrF-Photolithographieanlage die Größe der Öffnung gleich oder kleiner als 100 nm eingestellt werden. Die Öffnungen 244 werden gebildet, indem die Isolationsschicht als Maske verwendet wird. Es ist daher möglich, die silizidierte Metallschicht 252 in einem Hochtemperaturprozess zu bilden, wobei die Glasübergangstemperatur überschritten wird. Dies verhindert eine Zunahme des Bitleitungswiderstandes, wodurch es möglich ist, die Bitleitung in effizienter Weise in der Größe zu verringern. Die Speicherzelle enthält eine einzelne Polysiliziumschicht, die gemeinsam als die Gateelektrode in dem peripheren Schaltungsgebiet verhindert werden kann, wodurch es möglich ist, den Fertigungsprozess für die periphere Schaltung zu vereinfachen.
  • (zweite Ausführungsform)
  • Mit Bezug zu den 5a bis 5d wird nunmehr eine Beschreibung einer zweiten Ausführungsform der vorliegenden Erfindung angegeben. Die zweite Ausführungsform der vorliegenden Erfindung beinhaltet eine epitaktisch aufgewachsene Siliziumschicht mit geringem Widerstand, die als die zweite Schicht mit geringem Widerstand verwendet wird. 5a bis 5d sind Querschnittsansichten der zweiten Ausführungsform der vorliegenden Erfindung. Das Speicherzellengebiet ist auf der linken Seite gezeigt, und das periphere Schaltungsgebiet ist auf der rechten Seite dargestellt.
  • 5a entspricht der 3a gemäß der ersten Ausführungsform der vorliegenden Erfindung. Die Fertigungsprozesse sind die gleichen, wie sie in den 2a bis 2d und in 3 gezeigt sind. Dabei bezeichnet das Bezugszeichen 300 das Siliziumsubstrat, das Bezugszeichen 310, die erste Siliziumoxidschicht als Tunneloxidschicht, das Bezugszeichnen 312 die Siliziumnitridschicht als Einfangschicht, das Bezugszeichen 314 die dritte Siliziumoxidschicht als Schutzschicht, das Bezugszeichen 330 die Isolatormaskenschicht, das Bezugszeichen 334 den Abstandshalter, das Bezugszeichen 344 die Öffnung zur Herstellung der Bitleitung und des Source/Drain-Gebiets, das Bezugszeichen 350 die erste Schicht mit geringem Widerstand, die die n-Bitleitung und das Source/Drain-Gebiet bildet, die durch Ionenimplantation hergestellt werden, und das Bezugszeichen 356 bezeichnet das Kanalgebiet.
  • Als nächstes wird gemäß 5b eine zweite Schicht mit geringem Widerstand 352, die mit Arsen (As) oder Phosphor (P) dotiert ist, epitaktisch auf der ersten Schicht mit geringem Widerstand unter den Öffnungen 344 aufgewachsen. Unter Anwendung der üblicherweise eingesetzten sehr selektiven epitaktischen Wachstumstechniken wird die zweite Schicht mit geringem Widerstand nicht auf der Isolatormaske 330 der Isolationsschicht oder auf den Abstandshaltern 334 aufgewachsen. Dabei wird die zweite Schicht mit geringem Widerstand 352 so in vergrabener Weise gestaltet, dass diese höher ist als eine Oberseite der dritten Siliziumoxidschicht 314. Danach werden die Isolatormaskenschicht 330 und die Abstandshalter 334 durch heiße Phosphorsäure entfernt. Die Seitenflächen der Öffnungen 344 sind durch die zweite Schicht mit geringem Widerstand 252 bedeckt. Wenn daher die Isolatormaskenschicht 330 und die Abstandshalter 334 entfernt werden, wird die Siliziumnitridschicht 312 nicht abgegriffen. Wenn daher die vergrabenen Gebiete 262 gemäß der ersten Ausführungsform in der zweiten Ausführungsform der vorliegenden Erfindung nicht vor gesehen sind, können dennoch die Isolatormaskenschicht 330 und die Abstandshalter 334 in effizienter Weise entfernt werden.
  • Nachfolgend wird gemäß 5c die dritte Siliziumoxidschicht 314 im Form der Schutzschicht durch beispielsweise gepuffert Flusssäure entfernt, und die Oberseite der zweiten Schicht mit geringem Widerstand 352 wird so geätzt, dass sie ungefähr gleich ist in der Dicke zu der Dicke der ersten oxidierten Isolationsschicht 310. Danach wird die zweite Siliziumoxidschicht 316 als die obere Oxidschicht abgeschieden.
  • Schließlich wird gemäß 5d der Flash-Speicher gemäß der zweiten Ausführungsform der vorliegenden Erfindung fertiggestellt, indem die gleichen Fertigungsprozesse eingesetzt werden, wie sie in 4c gemäß der ersten Ausführungsform der vorliegenden Erfindung gezeigt sind. Dabei bezeichnet das Bezugszeichen 370 eine vierte Siliziumoxidschicht als Gateoxidschicht in dem peripheren Schaltungsgebiet, das Bezugszeichen 380 bezeichnet das Steuergate und die Wortleitung in dem Speicherzellengebiet und das Bezugszeichen 382 bezeichnet die Gateelektrode in den peripheren Schaltungsgebieten.
  • Auf Grund der zweiten Schicht mit geringem Widerstand 352 gemäß der zweiten Ausführungsform ist es möglich, den Widerstand der Bitleitung zu verringern, die Bitleitung in der Größe zu reduzieren und die periphere Schaltung in effizienter Weise herzustellen, wie dies auch in der ersten Ausführungsform der Fall ist. Das Harz 260, das in der ersten Ausführungsform vorgesehen ist, ist in der zweiten Ausführungsform nicht notwendigerweise erforderlich, wobei sich aber der Vorteil ergibt, dass die Isolatormaskenschicht 330 und die Abstandshalter 334 effizient entfernt werden können.
  • Obwohl nur einige bevorzugte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben sind, erkennt der Fachmann, dass Änderungen an diesen Ausführungsformen durchgeführt werden können, ohne von den Prinzipien und dem Grundgedanken der Erfindung abzuweichen, deren Schutzbereich durch die angefügten Patentansprüche und ihre Äquivalente definiert ist.
  • Zusammenfassung
  • Ein Halbleiterbauelement umfasst ein Halbleitersubstrat (200), eine ONO-(Oxid/Nitrid/Oxid)-Schicht (210, 212, 216), die auf dem Halbleitersubstrat vorgesehen ist, ein Steuergate (280), die auf der ONO-Schicht vorgesehen ist, eine erste Schicht mit geringem Widerstand (250) und eine zweite Schicht mit geringem Widerstand (252), die mit der ersten Schicht mit geringem Widerstand in Kontakt ist, wobei die zweite Schicht mit geringem Widerstand einen Schichtwiderstand besitzt, der kleiner ist als jener der ersten Schicht mit geringem Widerstand. Mit diesem Aufbau ist es möglich, die Speicherzelle in der Größe zu reduzieren und ein Fertigungsverfahren des Halbleiterbauelements bereitzustellen, in welchem die periphere Schaltung mit effizienten Fertigungsprozessen hergestellt werden kann.

Claims (15)

  1. Halbleiterbauelement mit: einem Halbleitersubstrat; einer ONO-(Oxid/Nitrid/Oxid) Schicht, die auf dem Halbleitersubstrat vorgesehen ist; einem Steuergate, das auf der ONO-Schicht vorgesehen ist; und einer Bitleitung mit einer ersten Schicht mit geringem Widerstand, die auf dem Halbleitersubstrat ausgebildet ist, und mit einer zweiten Schicht mit geringem Widerstand, die mit der ersten Schicht mit geringem Widerstand in Verbindung steht und in einer Richtung verläuft, in der ein Strom durch die Bitleitung fließt, wobei die zweite Schicht mit geringem Widerstand einen Schichtwiderstand aufweist, der kleiner ist als jener der ersten Schicht mit geringem Widerstand.
  2. Halbleiterbauelement nach Anspruch 1, wobei die erste Schicht mit geringem Widerstand eine Schicht mit eindiffundierten Verunreinigungen ist.
  3. Halbleiterbauelement nach Anspruch 1 oder 2, wobei die zweite Schicht mit geringem Widerstand eine silizidierte Metallschicht umfasst.
  4. Halbleiterbauelement nach einem der Ansprüche 1 bis 3, wobei die zweite Schicht mit geringem Widerstand eine epitaktisch aufgewachsene Siliziumschicht umfasst.
  5. Halbleiterbauelement nach einem der Ansprüche 1 bis 4, das ferner eine Wortleitung, die mit dem Steuergate verbunden ist, umfasst, wobei das Steuergate und die Wortleitung zusammen durch eine einzelne Polysiliziumschicht hergestellt sind.
  6. Halbleiterbauelement nach einem der Ansprüche 1 bis 5, wobei die Bitleitung und das Steuergate lediglich durch eine obere Oxidschicht der ONO-Schicht getrennt sind.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, wobei die zweite Schicht mit geringem Widerstand eine geringere Breite aufweist als die erste Schicht mit geringem Widerstand.
  8. Verfahren zur Herstellung eines Halbleiterbauelements mit: Bilden einer ONO-Schicht auf einem Halbleitersubstrat; Bilden einer Isolatormaskenschicht mit einer Öffnung, die einem Bitleitungsherstellungsgebiet entspricht, auf der ONO-Schicht; selektives Implantieren einer Verunreinigungsionensorte in das Halbleitersubstrat mit der Isolatormaskenschicht, um eine erste Schicht mit geringem Widerstand zu bilden; Ätzen der ONO-Schicht in dem Bitleitungsherstellungsgebiet; und Bilden einer zweiten Schicht mit geringem Widerstand, die mit der ersten Schicht mit geringem Widerstand in dem Bitleitungsherstellungsgebiet in Verbindung steht und die in einer Richtung verläuft, in der ein Strom fließt, wobei die zweite Schicht mit geringem Widerstand einen Schichtwiderstand aufweist, der kleiner ist als jener der ersten Schicht mit geringem Widerstand.
  9. Verfahren nach Anspruch 8, wobei der Schritt des Bildens der Isolatormaskenschicht umfasst: Bilden eines Abstandshalters an einer Seitenwand der Öffnung, so dass die Öffnung verkleinert wird.
  10. Verfahren nach Anspruch 8 oder 9, wobei die Isolatormaskenschicht eine Siliziumnitridschicht ist.
  11. Verfahren nach einem der Ansprüche 8 bis 10, das ferner umfasst: Entfernen einer oberen Oxidschicht der ONO-Schicht vor dem Bilden der zweiten Schicht mit geringem Widerstand; und Bilden einer Siliziumoxidschicht auf einer freiliegenden Nitridschicht der ONO-Schicht und der zweiten Schicht mit geringem Widerstand, die durch die Öffnung freigelegt ist.
  12. Verfahren nach einem der Ansprüche 8 bis 11, wobei der Schritt des Bildens der ersten Schicht mit geringem Widerstand umfasst: selektives Entfernen einer oberen Oxidschicht der ONO-Schicht und einer darunter liegenden Nitridschicht in dem Bitleitungsherstellungsgebiet, bevor die Verunreinigungsionensorte implantiert wird.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei der Schritt des Bildens der zweiten Schicht mit geringem Widerstand das Bilden einer silizidierten Metallschicht umfasst.
  14. Verfahren nach Anspruch 13, das ferner umfasst: selektives Vorsehen von Harz auf der silizidierten Metallschicht; und Entfernen der Isolatormaskenschicht.
  15. Verfahren nach einem der Ansprüche 8 bis 14, wobei der Schritt des Bildens der zweiten Schicht mit geringem Widerstand das epitaktische Aufwachsen einer Siliziumschicht mit geringem Widerstand umfasst.
DE112005003421T 2005-01-24 2005-01-24 Halbleiterbauelement und Verfahren zu dessen Herstellung Ceased DE112005003421T5 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/000875 WO2006077650A1 (ja) 2005-01-24 2005-01-24 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
DE112005003421T5 true DE112005003421T5 (de) 2008-01-17

Family

ID=36692048

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005003421T Ceased DE112005003421T5 (de) 2005-01-24 2005-01-24 Halbleiterbauelement und Verfahren zu dessen Herstellung

Country Status (6)

Country Link
US (2) US8901637B2 (de)
JP (1) JP4918367B2 (de)
CN (1) CN100552921C (de)
DE (1) DE112005003421T5 (de)
GB (1) GB2436271B (de)
WO (1) WO2006077650A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6363431B2 (ja) * 2014-08-27 2018-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9991329B2 (en) * 2016-07-13 2018-06-05 Texas Instruments Incorporated Method and structure for dual sheet resistance trimmable thin film resistors at same level
CN107958908B (zh) * 2017-11-21 2020-04-10 上海华力微电子有限公司 Sonos器件的形成方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
JPH10189966A (ja) * 1996-12-26 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
JPH11220112A (ja) * 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3219051B2 (ja) * 1998-05-08 2001-10-15 日本電気株式会社 半導体装置の製造方法
JP2000031436A (ja) * 1998-07-09 2000-01-28 Toshiba Corp 半導体記憶装置およびその製造方法
US6177340B1 (en) * 1999-02-18 2001-01-23 Taiwan Semiconductor Manufacturing Company Method to reduce contact hole aspect ratio for embedded DRAM arrays and logic devices, via the use of a tungsten bit line structure
KR100331556B1 (ko) * 1999-10-05 2002-04-06 윤종용 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법
JP2002170891A (ja) 2000-11-21 2002-06-14 Halo Lsi Design & Device Technol Inc デュアルビット多準位バリスティックｍｏｎｏｓメモリの製造、プログラミング、および動作のプロセス
US6465306B1 (en) * 2000-11-28 2002-10-15 Advanced Micro Devices, Inc. Simultaneous formation of charge storage and bitline to wordline isolation
US6897514B2 (en) * 2001-03-28 2005-05-24 Matrix Semiconductor, Inc. Two mask floating gate EEPROM and method of making
TW480677B (en) * 2001-04-04 2002-03-21 Macronix Int Co Ltd Method of fabricating a nitride read only memory cell
JP4147765B2 (ja) * 2001-06-01 2008-09-10 ソニー株式会社 不揮発性半導体メモリ装置およびその電荷注入方法
TW503509B (en) * 2001-10-29 2002-09-21 Macronix Int Co Ltd Manufacture method of substrate/oxide nitride/oxide/silicon device
US6828199B2 (en) * 2001-12-20 2004-12-07 Advanced Micro Devices, Ltd. Monos device having buried metal silicide bit line
JP3640186B2 (ja) * 2002-03-06 2005-04-20 セイコーエプソン株式会社 半導体装置の製造方法
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
JP4030839B2 (ja) 2002-08-30 2008-01-09 スパンション エルエルシー メモリ集積回路装置の製造方法
US7256112B2 (en) * 2005-01-20 2007-08-14 Chartered Semiconductor Manufacturing, Ltd Laser activation of implanted contact plug for memory bitline fabrication

Also Published As

Publication number Publication date
JP4918367B2 (ja) 2012-04-18
JPWO2006077650A1 (ja) 2008-08-07
CN100552921C (zh) 2009-10-21
US8901637B2 (en) 2014-12-02
GB2436271A (en) 2007-09-19
CN101103456A (zh) 2008-01-09
US9496275B2 (en) 2016-11-15
WO2006077650A1 (ja) 2006-07-27
US20150072497A1 (en) 2015-03-12
GB0714070D0 (en) 2007-08-29
GB2436271B (en) 2010-06-16
US20060244037A1 (en) 2006-11-02

Similar Documents

Publication Publication Date Title
DE10129958B4 (de) Speicherzellenanordnung und Herstellungsverfahren
DE102004051588B4 (de) Halbleitereinrichtungsgruppe und Verfahren zum Herstellen derselben und Halbleitereinrichtung
DE10146013B4 (de) Halbleitervorrichtungsherstellungsverfahren
DE102005012112B4 (de) Verfahren zum Herstellen von ladungsfangenden Halbleiterspeicherbauelementen und ladungsfangendes Halbleiterspeicherbauelement
DE102005037986B4 (de) Verfahren zur Herstellung eines nicht-flüchtigen Speicherbausteins
DE102006035650B4 (de) Verfahren zum Herstellen einer Speicheranordnung
DE60034369T2 (de) Mos-transistor und speicherzelle mit eingekapselter wolfram-gate, und herstellungsverfahren
DE102009021744B4 (de) Verfahren zum Herstellen einer Speicherzellen-Anordnung
DE4214923C2 (de) Masken-ROM-Einrichtung und ein Verfahren zu deren Herstellung
DE10392392T5 (de) Hartmaskenprozess für Speicherbauelement ohne Bitleitungskurzschlüsse
DE10046945C2 (de) Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung mit selbstjustierter schwebender Gateelektrode unter Verwendung einer Grabenisolationsstruktur
DE112005000665T5 (de) Ladungseinfangende Speicherzellenanordnung und Herstellungsverfahren
DE102004060690A1 (de) Transistor eines Halbleiterbauelements und Verfahren zur Herstellung desselben
DE10228565A1 (de) Nicht-flüchtige Speichervorrichtung und Herstellungsverfahren derselben
DE112013005974B4 (de) Verfahren zur Herstellung einer Splitgatevorrichtung sowie Verfahren zur Herstellung einer Splitgatevorrichtung und einer Peripherievorrichtung
DE102006058185B4 (de) EEPROM und Herstellungsverfahren
DE112005001926T5 (de) Verfahren zur Herstellung von Kontaktöffnungen mit geringem Abstand in einem Flash-Speicher
DE102004058603A1 (de) EEPROM-Zelle, EEPROM-Bauelementstruktur und Herstellungsverfahren
EP1504471B1 (de) Schichtanordnung sowie speicheranordnung
DE69637352T2 (de) Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle
DE112005001008T5 (de) Verfahren und Vorrichtung zum Wortleitungsschutz in Flash-Speichereinrichtungen
DE10324550B4 (de) Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung
DE102016124264B4 (de) Verfahren zur Verwendung beim Bilden einer Halbleitervorrichtung und eine mittels des Verfahrens hergestellte Vorrichtung
DE19807010A1 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
EP1514304B1 (de) Verfahren zur herstellung einer nrom-speicherzellenanordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection