WO2006077650A1 - 半導体装置及びその製造方法 - Google Patents

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Hiroaki Kouketsu
Masaya Hosaka
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Spansion Llc
Spansion Japan Limited
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Definitions

  • the present invention relates to a nonvolatile memory and a manufacturing method thereof, and more particularly to a nonvolatile memory having an ONO (Oxide Nitride Oxide) film and a manufacturing method thereof.
  • ONO Oxide Nitride Oxide
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • technical development for the purpose of miniaturization of the memory cell is being promoted in order to increase the storage capacity.
  • a floating gate type flash memory that accumulates electric charges in a floating gate has been widely used.
  • memory cells become more miniaturized to achieve higher storage densities, it becomes difficult to design floating gate flash memories.
  • a thin film of tunnel oxide film is required.
  • the leakage current flowing through the tunnel oxide film increases, and when the charge accumulated in the floating gate disappears due to the introduction of defects in the tunnel oxide film, a failure in reliability occurs. This is because of this.
  • MONOS Metal Oxide Nitride Oxide Silicon
  • SONOS MONOS (Metal Oxide Nitride Oxide Silicon) type and SONOS
  • flash memory power S with ONide (Oxide / Nitride / Oxide) film such as (Silicon Oxide Nitride Oxide Silicon) type.
  • This is a flash memory that accumulates charges in a silicon nitride film layer called a trap layer sandwiched between silicon oxide film layers.
  • This flash memory stores charges in the silicon nitride film layer, which is an insulating film, so even if there is a defect in the tunnel oxide film, the charge does not disappear as in the floating gate type.
  • multi-valued bits can be stored in the trap layer of the same memory cell, which is advantageous for increasing the storage capacity of the nonvolatile memory.
  • FIG. 1 (a) to FIG. 1 (d) are sectional views showing a conventional flash memory and a manufacturing method thereof.
  • the flash memory includes a memory cell and a peripheral circuit. The left side of the drawing shows a memory cell region, and the right side shows a peripheral circuit region.
  • a first silicon oxide film layer 110 that is a tunnel oxide film, a silicon nitride film layer 112 that is a trap layer, and a protective film for implantation are formed on a P-type silicon semiconductor substrate 100.
  • a third silicon oxide film layer 114 is formed.
  • a photoresist 120 is applied, and a bit line and a source / drain region forming region opening 140 in the memory cell region are formed using a general exposure technique.
  • the dimension of the opening 140 is L11.
  • FIG. 1 (b) for example, arsenic (As) is ion-implanted into the bit line and the source ′ / drain region, and heat treatment is performed, so that the N type Resistive layer 150 is formed.
  • the dimension of the low resistance layer 150 is L12. Further, a portion sandwiched between a pair of source and drain regions 150 becomes a channel region 156.
  • the third silicon oxide film layer 114 that is a protective film is removed, and a second silicon oxide film layer 116 is formed.
  • the second silicon oxide film 116, the silicon nitride film layer 112, and the first silicon oxide film layer 110 in the peripheral circuit region are removed. Thereafter, a fourth silicon oxide film layer 170 serving as a gate oxide film is formed in the peripheral circuit formation region. Further, a polycrystalline silicon film layer that forms the gate metal 182 of the peripheral circuit, the control gate of the memory cell, and the word line 180 is formed. Thereafter, memory cells and peripheral circuits are formed by a general manufacturing method, and a flash memory having an ONO film is completed.
  • Patent Document 1 discloses a flash memory having a ⁇ M ⁇ film, which is provided with a metal silicide layer on a part of a bit line for the purpose of reducing the resistance value of the bit line.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2002-170891
  • the dimension L12 is larger than the dimension L11 of the opening 140 of the photoresist 120 by the lateral spread of the ion implantation.
  • Dimensions of opening 140 Ll l is limited to about half the wavelength of the exposure apparatus. For example, when a commonly used Kr F exposure apparatus is used, it is difficult to make L11 less than lOOnm. Therefore, it is difficult to make L12 below 1 OOnm.
  • a first low resistance layer in which a bit line is formed by ion implantation as in Patent Document 1 and a first low resistance layer in contact with the first low resistance layer are formed on a part of the first low resistance layer.
  • a second low resistance layer which is a low resistance metal silicide film.
  • the second low resistance layer cannot be continuously formed in the direction of current flow. This is incomplete in reducing the resistance of the bit line.
  • the metal silicide film is formed between the sidewall control gates, the metal silicide film cannot be formed on the first low resistance layer unless the bit line width is widened. This contradicts the demand for miniaturization.
  • a memory cell cannot be completed unless two polycrystalline silicon film layers are formed.
  • the gate in the peripheral circuit region is formed by one layer of polycrystalline silicon film, a structure that requires two layers of polycrystalline silicon film in the memory cell has a problem when the manufacturing process of the peripheral circuit becomes complicated. .
  • an object of the present invention is to solve the above-described problems, prevent the resistance of the bit line from being increased, enable the memory cell to be miniaturized, and easily manufacture the peripheral circuit and its manufacturing method. Is to provide.
  • the present invention relates to a semiconductor substrate, a NO (oxide film Z nitride film / oxide film) film formed on the semiconductor substrate, a control gate disposed on the ONO film, and the semiconductor substrate.
  • a bit line having a first low-resistance layer formed on the first low-resistance layer, and a second low-resistance layer formed in contact with the first low-resistance layer and continuously formed in the direction of current flow
  • the second low resistance layer is a semiconductor device having a sheet resistance smaller than that of the first low resistance layer.
  • the resistance of the bit line can be reduced by continuously providing the bit line with the second low resistance layer having a low sheet resistance in the direction of current flow.
  • a semiconductor device which can be reduced in size and miniaturized can be provided.
  • the first low resistance layer is an impurity diffusion layer.
  • the present invention it is possible to provide a semiconductor device that can simplify the manufacturing process by using an impurity diffusion layer as the first low-resistance layer.
  • the second low resistance layer may have a metal silicide film layer.
  • a semiconductor device having a low bit line resistance can be provided.
  • the second low-resistance layer may have a silicon layer that is epitaxially grown.
  • the present invention it is possible to provide a semiconductor device having a low bit line resistance by using a silicon layer grown by low resistance and epitaxial growth for a bit line.
  • the present invention includes a word line connected to the control gate, and the control gate and the word line are integrally formed of one polycrystalline silicon layer. S can.
  • a memory cell can be formed by a single layer of a polycrystalline silicon film. Therefore, by using this polycrystalline silicon film as a gate metal of a peripheral circuit, a semiconductor in which the manufacturing process of the peripheral circuit is simplified. An apparatus can be provided.
  • the present invention may be configured such that the bit line and the control gate are insulated only by the upper oxide film of the ONO film.
  • control gate and the bit line are insulated by the high-quality silicon oxide film layer, it is possible to provide a semiconductor device having good insulation characteristics with a simple configuration.
  • the present invention further includes a step of forming a NO (oxide film Z nitride film Z oxide film) film on the semiconductor substrate, and an opening in which the bit line formation region is selectively removed on the ON film.
  • a NO oxide film Z nitride film Z oxide film
  • Forming a first low resistance layer by selectively implanting impurities into the silicon substrate in the bit line formation region using the insulating film mask layer as a mask.
  • Forming a second low resistance layer having a sheet resistance lower than that of the low resistance layer.
  • the bit line resistance can be reduced by providing the bit line with the second low resistance layer having a low sheet resistance, and the bit line size can be reduced and the size can be reduced.
  • a method for manufacturing a possible semiconductor device can be provided.
  • the step of forming the insulating film mask layer includes a step of reducing the opening size of the opening by forming a spacer on a side surface of the opening.
  • the insulating film mask layer is a silicon nitride film.
  • the etching selectivity with the upper oxide film of the ONO film can be ensured, so that it is possible to provide a semiconductor device manufacturing method capable of simplifying the manufacturing process.
  • a step of removing an upper oxide film of the ONO film, a nitride film of the ONO film, and a first layer under the opening And a step of forming a silicon oxide film layer so as to cover the low resistance layer.
  • control gate and the bit line are insulated by the high-quality silicon oxide film layer, it is possible to provide a manufacturing method of a semiconductor device having a simple structure and good insulating characteristics.
  • the step of forming the first low-resistance layer is performed after selectively removing the upper oxide film and the nitride film below the ONO film in the ONO film in the bit line formation region. And a step of ion-implanting impurities into the semiconductor substrate.
  • the step of forming the first low-resistance layer is ion implantation through the first silicon oxide film, so that the lateral spread due to the ion implantation can be reduced, and further miniaturization can be achieved.
  • a method for manufacturing a semiconductor device can be provided.
  • the step of forming the second low resistance layer includes a step of forming a metal silicide film layer. According to the present invention, by using a low resistance metal silicide film layer for a bit line, it is possible to provide a method for manufacturing a semiconductor device having a low bit line resistance.
  • the present invention includes a step of selectively forming a resin on the metal silicide film layer and a step of removing the insulating film mask layer after the metal silicide film layer formation step.
  • the step of forming the second low resistance layer includes a step of epitaxially growing a low resistance silicon layer.
  • FIG. 1 (a) to FIG. 1 (d) are cross-sectional views showing a conventional flash memory having a NO film and a manufacturing method thereof.
  • FIGS. 2 (a) to 2 (d) are cross-sectional views (part 1) showing the flash memory having the N film of the first embodiment according to the present invention and the manufacturing method thereof.
  • FIG. 3 (e) to FIG. 3 (d) are cross-sectional views (part 2) showing the flash memory having the ONO film of the first embodiment according to the present invention and the manufacturing method thereof.
  • FIG. 4 (a) to FIG. 4 (c) are cross-sectional views (part 3) showing the flash memory having the ONO film of the first embodiment according to the present invention and the manufacturing method thereof.
  • FIGS. 5 (a) to 5 (d) are cross-sectional views showing a flash memory having an ONO film according to a second embodiment of the present invention and a method for manufacturing the same.
  • the first embodiment will be described with reference.
  • the first embodiment is an embodiment in which a metal silicide film layer is used as the second low resistance layer.
  • These drawings are cross-sectional views of the first embodiment. The left side of the figure shows the memory cell region and the right side shows the peripheral circuit region.
  • a first silicon oxide film layer 210 that is a tunnel oxide film and a silicon nitride film layer 212 that is a trap layer are formed on a P-type silicon semiconductor substrate 200 by a normal formation method. Sequentially formed.
  • the first silicon oxide film layer 210 is deposited by, for example, a thermal oxidation method
  • the silicon nitride film layer 212 is deposited by, for example, a CVD method.
  • a third silicon oxide film layer 214 is formed as a protective layer for protecting the trap layer during the manufacturing process.
  • the third silicon oxide film layer is deposited by at least 1 Onm or more by CVD method using, for example, HTO (High Temperature Oxide) method or TEOS (tetraethylorthosililcate).
  • an insulating film mask layer 230 serving as a mask for forming the bit line and the source / drain region is formed.
  • the insulating film mask layer 230 is a silicon nitride film formed by, for example, the CVD method, and the thickness thereof is set to a sufficient thickness to prevent ion implantation described later.
  • the silicon nitride film By using the silicon nitride film, the insulating film mask layer 230 can be easily removed thereafter, and selectivity with the third silicon oxide film layer 214 can be ensured during the removal.
  • a photoresist 220 is applied onto the insulating film mask layer 230, and an opening 240 is formed in the bit line and source / drain regions using a normal exposure method.
  • the opening 240 has an opening dimension L21.
  • an antireflection film not shown
  • the insulating film mask layer 230 is selectively dry etched using the photoresist 220 as a mask to form an opening 242 in the insulating film mask layer 230.
  • the opening 242 has an opening dimension L22 that is substantially the same as the opening dimension L21.
  • the photoresist 220 is removed by, for example, an ashing method.
  • the spacer insulating film is preferably an insulating film having the same film quality as that of the insulating film mask layer 230, for example, a silicon nitride film formed by a CVD method. is there.
  • the thickness is determined by the size by which the opening 242 of the insulating film mask layer is reduced.
  • the spacer insulating film is etched back to leave the spacer 234 on the side surface of the opening 242 of the insulating film mask layer, thereby forming the opening 244 having the opening dimension L23.
  • the method using the spacer 234 is not essential to the present invention, the opening size 244 of the photoresist opening 240 can be formed, and the opening 244 finer than the L21 can be formed, and the bit line can be further miniaturized. Is possible.
  • the third silicon oxide film layer 214 and the silicon nitride film layer 212 are selectively etched using the opening 244 as a mask.
  • the first low resistance layer 250 is formed in the N-type bit line region and the source / drain region by ion implantation of arsenic (As) and heat treatment.
  • the first low resistance layer 250 has a dimension L24. A portion sandwiched between the first low-resistance layers 250 that are the source and drain regions becomes the channel region 256.
  • the ion implantation energy can be reduced, and the force S for reducing the lateral spread of ions can be reduced. As a result, a finer bit line can be provided.
  • the ion implantation may be performed by a generally known pocket implantation method.
  • the first silicon oxide film layer 210 in the opening 244 is etched.
  • a metal silicide film layer 252 is formed as a second low resistance film layer on the bit line region and the source / drain region of the opening 244.
  • Cobalt silicide can be formed by forming, for example, cobalt (Co) as a metal silicide on the silicon substrate of the opening 244 by, for example, sputtering, and performing heat treatment by, for example, RTA (Rapid Thermal Anneal).
  • RTA Rapid Thermal Anneal
  • the resin 260 is applied so as to cover the upper surface of the insulating film mask layer 230, the side surface of the opening 244, and the surface of the metal silicide film layer 252 below the opening 244. Apply.
  • HSQ hydrogen-silsesquioxane
  • the resin 260 is removed by, for example, an ashing method, and the resin buried portion 262 is left in the opening 244.
  • the recessed portion 262 is preferably left above the third silicon oxide film layer 214.
  • the insulating film mask layer 230 and the spacer 234 are removed by, for example, hot phosphoric acid. Since the side surface facing the opening 244 of the silicon nitride film layer 212 is protected by the resin remaining portion 26 2, the silicon nitride film layer 212 is not easily removed, and the insulating film mask layer 230 and the spacer 234 Can be removed.
  • the resin buried portion 262 is removed by, for example, an ashing method
  • the third silicon oxide film layer 214 is removed, for example, with a buffered hydrofluoric acid solution.
  • a second silicon oxide film layer 216 is formed as a top oxide film layer on the surface of the silicon nitride film layer 212 and the metal silicide film layer 252 below the opening 244 by, for example, the CVD method.
  • the formation temperature is preferably a plasma CVD method that is preferably a temperature that prevents oxidation of the metal silicide film layer, for example, 800 ° C. or less.
  • the metal silicide film layer 252 and the control gate 280 which are bit lines, can be insulated by using the second silicon oxide film layer having a good film quality that is not exposed to ions at the time of ion implantation. Characteristics can be obtained.
  • a fourth silicon oxide film layer 270 is formed as a gate oxide film in the peripheral circuit region.
  • a polycrystalline silicon film layer is formed on the surface of the fourth silicon oxide layer 270 in the peripheral circuit region and on the surface of the second silicon oxide film layer in the memory cell region.
  • the polycrystalline silicon layer is used as the control gate and word line 280 in the memory cell region, and is used as the gate electrode 282 in the peripheral circuit region.
  • the dimension L24 of the first low resistance layer 250 in the bit line region is larger than the dimension L23 of the opening 244 of the spacer by the lateral spread of the ion implantation.
  • the dimension L23 of the spacer opening 244 can be made smaller by about the width of the spacer than the dimension L21 of the photoresist opening. From this, it is a case where the usual KrF exposure equipment is used. Therefore, miniaturization is possible to less than lOOnm.
  • the opening 244 is formed using the insulating film as a mask, the metal silicide film layer 252 can be formed by using a high-temperature process in which the photoresist exceeds the glass transition temperature. As a result, the resistance of the bit line can be prevented from being increased, and the bit line can be easily miniaturized.
  • the memory cell is formed of one polycrystalline silicon film layer, it can be shared with the gate electrode of the peripheral circuit, and the manufacturing process of the peripheral circuit can be easily performed.
  • a low resistance silicon layer epitaxially grown is used as the second low resistance layer.
  • FIG. 5A to FIG. 5D are cross-sectional views of the second embodiment. The left side of the figure shows the memory cell area and the right side shows the peripheral circuit area.
  • FIG. 5 (a) is the same diagram as FIG. 3 (a) of the first embodiment, and FIG. 2 (a), FIG. 2 (d) and FIG. 3 of the first embodiment. It is manufactured by the same manufacturing process as (a).
  • 300 is a silicon semiconductor substrate
  • 310 is a first silicon oxide film layer that is a tunnel oxide film
  • 312 is a silicon nitride film layer that is a trap layer
  • 314 is a third silicon oxide film layer that is a protective film
  • 334 is a spacer
  • 344 is an opening for forming a bit line region and a source'drain region
  • 350 is an N-type bit line and source'drain region formed by ion implantation
  • the first low-resistance layer 356 is a channel region.
  • the second low-resistance layer doped with, for example, arsenic (As) or phosphorus (P) is formed on the first low-resistance layer below the opening 344 by an epitaxy method.
  • Resistive layer 352 is grown.
  • the second low resistance layer is not formed on the insulating film mask 330 and the spacer 334, which are insulating films.
  • the second low resistance layer 352 is carried up to the upper part of the third silicon oxide film layer 314. Thereafter, the insulating film mask layer 330 and the spacer 334 are removed with, for example, hot phosphoric acid.
  • the silicon nitride film layer 312 is removed when the insulating film mask layer 330 and the spacer 334 are removed. There is nothing. Therefore, the insulating film mask layer 330 and the spacer 334 can be easily removed without forming the resin stagnation part 262 as in the first embodiment.
  • the third silicon oxide film layer 314 that is a protective film is removed with, for example, a buffered hydrofluoric acid solution, and the upper portion of the second low-resistance layer 352 is covered with the first oxidation film. Etching is performed up to the thickness of the insulating film layer 310. Thereafter, a second silicon oxide film layer 316 is formed as a top oxide film.
  • FIG. 5D a flash memory that works in the second embodiment is completed by performing the same manufacturing process as in FIG. 4C of the first embodiment.
  • 370 is a fourth silicon oxide film layer which is a gate oxide film in the peripheral circuit region
  • 380 is a control gate and word line in the memory cell region
  • 382 is a gate electrode in the peripheral circuit region.
  • the resistance of the bit line can be reduced by the second low resistance layer 352, the bit line can be miniaturized, and the peripheral circuit can be reduced.
  • the power S can be easily manufactured.
  • the second embodiment than in the first embodiment use of the resin 260 Re, certain advantages force s that Rukoto Nag can be removed easily insulating mask layer 330 and the spacer 334.

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Abstract

　半導体基板（２００）と、半導体基板上に形成されたＯＮＯ膜（２１０、２１２、２１６）と、ＯＮＯ膜上のコントロールゲート（２８０）と、第１の低抵抗層（２５０）と、第１の低抵抗層に接しかつ電流の流れる方向に連続して形成された第２の低抵抗層（２５２）を有し、第２の低抵抗層は第１の低抵抗層より小さなシート抵抗を有する。これにより、ビット線の高抵抗化を防ぎ、メモリセルを微細化可能であり、かつ周辺回路の製造工程の容易な半導体装置とその製造方法を提供することができる。

Description

明 細 書
半導体装置及びその製造方法
技術分野
[0001] 本発明は不揮発性メモリ及びその製造方法に関し、特に ON〇 (Oxide Nitride Oxide )膜を有する不揮発性メモリ及びその製造方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されて いる。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリ セルの微細化を目的とした技術開発が進められている。
[0003] 不揮発性メモリとしては、フローティングゲートに電荷を蓄積するフローティングゲー ト型フラッシュメモリが広く用いられてきた。しかし、高記憶密度化実現のためメモリセ ルの微細化が進行すると、フローティングゲート型フラッシュメモリを設計することが困 難となってくる。フローティング型フラッシュメモリのメモリセルの微細化に伴レ、、トンネ ル酸化膜の薄膜ィヒが必要である。しかし、トンネル酸化膜の薄膜化により、トンネル 酸化膜を流れるリーク電流が増大し、またトンネル酸化膜への欠陥の導入により、フ ローテイングゲートに蓄積された電荷が消失するといつた信頼性の障害が発生する ためである。
[0004] これを解決するために、 MONOS (Metal Oxide Nitride Oxide Silicon)型や SONOS
(Silicon Oxide Nitride Oxide Silicon)型といった〇N〇（Oxide/Nitride/Oxide)膜を有 するフラッシュメモリ力 Sある。これは、酸化シリコン膜層に挟まれたトラップ層と呼ばれ る窒化シリコン膜層に電荷を蓄積するフラッシュメモリである。このフラッシュメモリは 絶縁膜である窒化シリコン膜層に電荷を蓄積するため、トンネル酸化膜に欠陥があつ ても、フローティングゲート型のように電荷は消失しなレ、。また、同じメモリセルのトラッ プ層に多値のビットを記憶させることが可能であり、不揮発性メモリの高記憶容量化 に有利である。
[0005] 以下、図 1 (a)ないし図 1 (d)を用レ、、従来の ONO膜を有するフラッシュメモリとその 製造方法 (以下、従来技 テ)について説明する。 [0006] 図 1 (a)ないし図 1 (d)は従来技術のフラッシュメモリおよびその製造方法を断面図 として表したものである。フラッシュメモリはメモリセルと周辺回路を具備しており、図の 左側はメモリセル領域、右側は周辺回路領域を示している。
[0007] 図 1 (a)において、 P型シリコン半導体基板 100上にトンネル酸化膜である第 1の酸 化シリコン膜層 110、トラップ層である窒化シリコン膜層 112、注入のための保護膜で ある第 3の酸化シリコン膜層 114を形成する。次に、フォトレジスト 120を塗布し、一般 的な露光技術を用い、メモリセル領域のビット線およびソース ·ドレイン領域形成領域 開口部 140を形成する。ここで、前記開口部 140の寸法を L11とする。
[0008] 次に、図 1 (b)において、ビット線およびソース'ドレイン領域に、例えば砒素（As)を イオン注入し、熱処理することにより、ビット線およびソース'ドレイン領域となる N型の 低抵抗層 150を形成する。このとき、前記低抵抗層 150の寸法は L12となる。また、 一組のソース'ドレイン領域 150に挟まれた部分がチャネル領域 156となる。
[0009] 次に、図 1 (c)において、保護膜である第 3の酸化シリコン膜層 114を除去し、第 2 の酸化シリコン膜層 116を形成する。
[0010] 次に、図 1 (d)において、周辺回路領域の第 2の酸化シリコン膜 116、窒化シリコン 膜層 112、および第 1の酸化シリコン膜層 110を除去する。その後、周辺回路形成領 域にゲート酸化膜となる第 4の酸化シリコン膜層 170を形成する。更に、周辺回路の ゲート金属 182、メモリセルのコントロールゲート、およびワード線 180となる多結晶シ リコン膜層を形成する。以降は一般的な製造方法でメモリセルおよび周辺回路を形 成し、 ONO膜を有するフラッシュメモリが完成する。
[0011] また、ビット線の抵抗値を低くすることを目的に、ビット線の一部に珪化金属層を具 備する、〇M〇膜を有するフラシュメモリが特許文献 1に開示されている。
[0012] 特許文献 1 :特開 2002— 170891号公報
発明の開示
発明が解決しょうとする課題
[0013] し力 ながら、従来技術においては、寸法 L12を有するビット線およびソース'ドレイ ン領域の低抵抗層 150の微細化が困難であった。寸法 L12は、フォトレジスト 120の 開口部 140の寸法 L11よりイオン注入の横の拡がり分大きくなる。開口部 140の寸法 Ll lは露光装置の波長の約半分程度までが限界であり、例えば通常よく使われる Kr F露光装置を使用した場合、 L11を lOOnm以下とすることは難しい。よって、 L12も 1 OOnm以下とすることは難しレ、。
[0014] また、ビット線およびソース'ドレイン領域の低抵抗層 150の寸法 L12を微細化した 場合、ビット線の抵抗が高くなり、書き込み消去特性が悪化するといつた課題がある。
[0015] この解決方法として、特許文献 1のようにビット線をイオン注入で形成した第 1の低 抵抗層と、第 1の低抵抗層に接し、第 1の低抵抗層の一部上部に低抵抗の珪化金属 膜である第 2の低抵抗層を形成する方法がある。しかし、特許文献 1においては、第 2 の低抵抗層が電流の流れる方向に連続的に形成できなレ、。これでは、ビット線の低 抵抗化は不完全である。また、サイドウォール制御ゲート間に珪化金属膜を形成する ため、ビット線の幅を広くしなければ、珪化金属膜が第 1の低抵抗層上に形成できな レ、。これでは、微細化の要請に相反する。さらに、多結晶シリコン膜層を 2層形成しな ければメモリセルが完成しない。一般に、周辺回路領域のゲートは多結晶シリコン膜 1層で形成されるため、メモリセルに多結晶シリコン膜層を 2層必要とする構造は周辺 回路の製造工程が煩雑となるといつた問題がある。
[0016] 一方、従来技術において、ビット線領域 150上にさらに低抵抗層を積層することは 、フォトレジストをマスクとしているゆえに困難である。低抵抗層の形成のためには一 般的に 200°C以上の高温が必要であり、このような温度ではフォトレジストのガラス転 移温度を超えてしまうためである。
[0017] そこで、本発明の目的は、上記課題を解決し、ビット線の高抵抗化を防ぎ、メモリセ ルを微細化可能とし、かつ、周辺回路の製造工程の容易な半導体装置とその製造 方法を提供することである。
課題を解決するための手段
[0018] 本発明は、半導体基板と、該半導体基板上に形成された〇NO (酸化膜 Z窒化膜 /酸化膜)膜と、該 ONO膜上に配置されたコントロールゲートと、前記半導体基板内 に形成された第 1の低抵抗層と、該第 1の低抵抗層に接しかつ電流の流れる方向に 連続して形成された第 2の低抵抗層とを有するビット線とを有し、前記第 2の低抵抗 層は前記第 1の低抵抗層よりも小さなシート抵抗を有する半導体装置である。 [0019] 本発明によれば、ビット線にシート抵抗の小さな第 2の低抵抗層を電流の流れる方 向に連続的に具備することによりビット線の抵抗を小さくすることができ、ビット線の寸 法を小さくし、微細化可能な半導体装置を提供することができる。
[0020] 本発明は、前記第 1の低抵抗層は不純物拡散層である。
[0021] 本発明によれば、第 1の低抵抗層に不純物拡散層を用いることにより製造工程を簡 略化できる半導体装置を提供することができる。
[0022] 本発明は、前記第 2の低抵抗層は珪化金属膜層を有する構成とすることができる。
[0023] 本発明によれば、低抵抗な珪化金属膜層をビット線に用いることにより、ビット線の 抵抗の小さな半導体装置を提供することができる。
[0024] 本発明は、前記第 2の低抵抗層は、ェピタキシャル成長されたシリコン層を有する 構成とすることができる。
[0025] 本発明によれば、低抵抗なェピタキシャル成長されたシリコン層をビット線に用いる ことにより、ビット線の抵抗の小さな半導体装置を提供することができる。
[0026] 本発明は、前記コントロールゲートに接続するワード線を有し、前記コントロールゲ ートと前記ワード線とは 1つの多結晶シリコン層で一体的に形成されている構成とす ること力 Sできる。
[0027] 本発明によれば、多結晶シリコン膜を一層でメモリセルが形成できるため、この多結 晶シリコン膜を周辺回路のゲート金属として用いることにより、周辺回路の製造工程を 簡略化した半導体装置を提供することができる。
[0028] 本発明は、前記ビット線と前記コントロールゲートとは、前記 ONO膜のうちの上側酸 化膜のみで絶縁されている構成とすることができる。
[0029] 本発明によれば、コントロールゲートとビット線が良質の酸化シリコン膜層により絶縁 するため、簡単な構成で良好な絶縁特性を有する半導体装置を提供することができ る。
[0030] 本発明は更に、半導体基板上に〇NO (酸化膜 Z窒化膜 Z酸化膜)膜を形成する 工程と、前記 ON〇膜上に、ビット線形成領域を選択的に除去した開口部を有する絶 縁膜マスク層を形成する工程と、前記絶縁膜マスク層をマスクに前記ビット線形成領 域のシリコン基板に選択的に不純物をイオン注入することにより第 1の低抵抗層を形 成する工程と、前記ビット線形成領域の前記 ONO膜をエッチングする工程と、前記 ビット線形成領域の第 1の低抵抗層に接しかつ電流の流れる方向に連続して形成さ れ、前記第 1の低抵抗層よりシート抵抗の小さい第 2の低抵抗層を形成する工程とを 具備する半導体装置の製造方法である。
[0031] 本発明によれば、ビット線にシート抵抗の小さな第 2の低抵抗層を具備することによ りビット線の抵抗を小さくすることができ、ビット線の寸法を小さくし、微細化可能な半 導体装置の製造方法を提供することができる。
[0032] 本発明は、前記絶縁膜マスク層を形成する工程が、開口部の側面にスぺーサを形 成することにより、前記開口部の開口寸法を縮小させる工程を具備する。
[0033] 本発明によれば、さらにビット線の寸法をさらに微細化可能な半導体装置の製造方 法を提供することができる。
[0034] 本発明は、前記絶縁膜マスク層が窒化シリコン膜である。
[0035] 本発明によれば、 ONO膜のうちの上側酸化膜とエッチング選択性が確保できるた め、製造工程を簡略化可能な半導体装置の製造方法を提供することができる。
[0036] 本発明は、前記第 2の低抵抗層を形成する工程の後に、前記 ONO膜のうちの上 側酸化膜を除去する工程と、 ONO膜のうちの窒化膜および前記開口部下の第 2の 低抵抗層を覆うように酸化シリコン膜層を形成する工程とを具備する。
[0037] 本発明によれば、コントロールゲートとビット線が良質の酸化シリコン膜層により絶縁 するため、簡単な構成で良好な絶縁特性を有する半導体装置の製造方法を提供す ること力 Sできる。
[0038] 本発明は、前記第 1の低抵抗層を形成する工程が、前記ビット線形成領域にある前 記 ONO膜のうちの上側酸化膜とその下にある窒化膜を選択的に除去後、前記半導 体基板に不純物をイオン注入する工程を含む。
[0039] 本発明によれば、第 1の低抵抗層を形成する工程が第 1の酸化シリコン膜を通した イオン注入となるため、イオン注入による横の広がりを小さくでき、より微細化可能な 半導体装置の製造方法を提供することができる。
[0040] 本発明は、前記第 2の低抵抗層を形成する工程が珪化金属膜層を形成する工程 を含む。 [0041] 本発明によれば、低抵抗な珪化金属膜層をビット線に用いることにより、ビット線の 抵抗の小さな半導体装置の製造方法を提供することができる。
[0042] 本発明は、前記珪化金属膜層の形成工程の後、前記珪化金属膜層上に選択的に 樹脂を形成する工程と、前記絶縁膜マスク層を除去する工程とを具備する。
[0043] 本発明によれば、絶縁膜マスク層を除去する際に、 ONO膜のうちの窒化膜が除去 されてしまうこと防止する半導体装置の製造方法を提供することができる。
[0044] 本発明は、前記第 2の低抵抗層を形成する工程が、低抵抗シリコン層をェピタキシ ャル成長する工程を含む。
[0045] 本発明によれば、低抵抗なェピタキシャル成長されたシリコン層をビット線に用いる ことにより、ビット線の抵抗の小さな半導体装置の製造方法を提供することができる。 発明の効果
[0046] 本発明によれば、ビット線の高抵抗化を防ぎ、メモリセルを微細化可能であり、かつ 周辺回路の製造工程の容易な半導体装置とその製造方法を提供することができる。 図面の簡単な説明
[0047] [図 1]図 1 (a)から図 1 (d)は従来技術の〇NO膜を有するフラッシュメモリとその製造 方法を示す断面図である。
[図 2]図 2 (a)から図 2 (d)は本発明に係る第 1の実施形態の〇N〇膜を有するフラッシ ュメモリとその製造方法を示す断面図（その 1)である。
[図 3]図 3 (e)から図 3 (d)は本発明に係る第 1の実施形態の ONO膜を有するフラッシ ュメモリとその製造方法を示す断面図（その 2)である。
[図 4]図 4 (a)から図 4 (c)は本発明に係る第 1の実施形態の ONO膜を有するフラッシ ュメモリとその製造方法を示す断面図（その 3)である。
[図 5]図 5 (a)から図 5 (d)は本発明に係る第 2の実施形態の ONO膜を有するフラッシ ュメモリとその製造方法を示す断面図である。
発明を実施するための最良の形態
[0048] 以下、図面を参照し本発明の実施形態を説明する。
(第 1の実施形態）
[0049] まず、図 2 (a)ないし図 2 (d)、図 3 (a)ないし図 3 (d)、および図 4 (a)ないし図（c)を 参照に第 1の実施形態を説明する。第 1の実施形態は、第 2の低抵抗層として珪化 金属膜層を使用した実施形態である。これらの図は第 1の実施形態の断面図であり、 図の左側がメモリセル領域を右側が周辺回路領域を示している。
[0050] 図 2 (a)において、 P型シリコン半導体基板 200上に、通常の形成方法で、トンネル 酸化膜である第 1の酸化シリコン膜層 210、およびトラップ層である窒化シリコン膜層 212を順次形成する。ここで、第 1の酸化シリコン膜層 210は例えば熱酸化法、窒化 シリコン膜層 212は例えば CVD法により堆積させる。さらに、製造工程中トラップ層を 保護するための保護層である第 3の酸化シリコン膜層 214を形成する。ここで、第 3の 酸化シリコン膜層は、例えば、 HTO(High Temperature Oxide)法または TEOS (tetraethylorthosililcate) を用レ、た CVD法で少なくとも 1 Onm以上堆積させる。
[0051] 次に、図 2 (b)において、ビット線およびソース'ドレイン領域を形成するためのマス クとなる絶縁膜マスク層 230を形成する。ここで、絶縁膜マスク層 230は、例えば CV D法により形成した窒化シリコン膜であり、その厚さは後述するイオン注入のイオンを 阻止するため十分な厚さとする。窒化シリコン膜を使用することにより、その後絶縁膜 マスク層 230の除去が容易であり、また、除去の際、第 3の酸化シリコン膜層 214との 選択性を確保することができる。
[0052] その後、絶縁膜マスク層 230上にフォトレジスト 220を塗布し、通常の露光方法を用 レ、ビット線およびソース'ドレイン領域に開口部 240を形成する。このとき、開口部 24 0は開口寸法 L21を有する。ここで、フォトレジスト 220の下部に反射防止膜（図示し ていない）を形成することにより、より微細な開口を可能とすることもできる。
[0053] 次に、図 2 (c)において、フォトレジスト 220をマスクに絶縁膜マスク層 230を選択的 にドライエッチングし、絶縁膜マスク層 230に開口部 242を形成する。このとき、開口 部 242は開口寸法 L21とほぼ同じ開口寸法 L22を有する。その後、フォトレジスト 22 0を例えばアツシング法で除去する。
[0054] 次に、図 2 (d)において、絶縁膜マスク層 230の表面上部、絶縁膜マスク層の開口 部 242の側面、および開口部 242下の第 3の酸化シリコン膜層表面を覆うように、ス ぺーサ絶縁膜（図示していなレ、）を形成する。ここで、スぺーサ絶縁膜は絶縁膜マス ク層 230と同じ膜質の絶縁膜が好ましぐ例えば CVD法で形成した窒化シリコン膜で ある。その厚さは絶縁膜マスク層の開口部 242を縮小させる寸法で決まる。窒化シリ コン膜を使用することにより、その後のスぺーサ 234の除去が容易であり、また、除去 の際、第 3の酸化シリコン膜層 214との選択性を確保することができる。
[0055] その後、スぺーサ絶縁膜をエッチバックし、絶縁膜マスク層の開口部 242の側面に スぺーサ 234を残存させ、開口寸法 L23を有する開口部 244を形成する。スぺーサ 234を用いる方法は本発明に必須ではなレ、が、フォトレジストの開口部 240の開口寸 法 L21より微細化した開口部 244を形成させることができ、ビット線の更なる微細化が 可能となる。
[0056] 次に、図 3 (a)において、開口部 244をマスクに第 3の酸化シリコン膜層 214および 窒化シリコン膜層 212を選択的にエッチングする。例えば砒素 (As)をイオン注入し 熱処理することにより、 N型のビット線領域およびソース'ドレイン領域に第 1の低抵抗 層 250を形成する。このとき、前記第 1の低抵抗層 250は寸法 L24を有する。ソース' ドレイン領域である第 1の低抵抗層 250に挟まれた部分がチャネル領域 256となる。
[0057] 第 3の酸化シリコン膜層 214および窒化シリコン膜層 212をエッチングすることにより 、イオン注入のスルー膜を第 1の酸化シリコン膜層 210のみとすることができる。これ により、イオン注入エネルギーを小さくすることができ、イオンの横の拡がりを小さくす ること力 Sできる。この結果、さらに微細なビット線を提供することができる。また、前記ィ オン注入は通常知られているポケット注入法が用いられることもある。
[0058] 次に、図 3 (b)において、開口部 244の第 1の酸化シリコン膜層 210をエッチングす る。その後、開口部 244のビット線領域およびソース'ドレイン領域上に第 2の低抵抗 膜層として珪化金属膜層 252を形成する。珪化金属として例えばコバルト（Co)を開 口部 244のシリコン基板上に例えばスパッタ法で形成し、例えば RTA (Rapid Thermal Anneal)法で熱処理することで珪化コバルトを形成させることができる。このと き、開口部 244が絶縁膜である絶縁膜マスク層 230とスぺーサ 234をマスクとし形成 しているため、高温にて珪化金属膜の形成工程を行うことができる。
[0059] 次に、図 3 (c)において、絶縁膜マスク層 230の表面上部、開口部 244の側面、お よび開口部 244下の珪化金属膜層 252の表面を覆うように、樹脂 260を塗布する。こ こで、樹脂は例えば、 HSQ (hydrogen- silsesquioxane)を用いる。 [0060] 次に、図 3 (d)において、樹脂 260を例えばアツシング法で除去し、開口部 244内に 樹脂の埋没部 262を残存させる。ここで、坦没部 262は第 3の酸化シリコン膜層 214 より上部に残存させること好ましい。
[0061] 次に、図 4 (a)において、絶縁膜マスク層 230およびスぺーサ 234を例えば熱燐酸 により除去する。窒化シリコン膜層 212の開口部 244に面した側面が樹脂残存部 26 2により保護されているため、窒化シリコン膜層 212が除去されることはなぐ容易に 絶縁膜マスク層 230およびスぺーサ 234を除去することが可能となる。
[0062] 次に、図 4 (b)において、樹脂の埋没部 262を例えばアツシング法により除去し、第
3の酸化シリコン膜層 214を例えば緩衝フッ酸溶液で除去する。次に、窒化シリコン 膜層 212表面および開口部 244下の珪化金属膜層 252の表面に、トップ酸化膜層と して第 2の酸化シリコン膜層 216を、例えば CVD法で形成する。このとき、形成温度 は珪化金属膜層の酸化を防止する温度、例えば 800°C以下とすることが好ましぐプ ラズマ CVD法で形成するのが好ましい。これによりイオン注入の際、イオンに曝され ていない良好な膜質である第 2の酸化シリコン膜層を用いビット線である珪化金属膜 層 252およびコントロールゲート 280を絶縁することができ、良好な絶縁特性が得ら れる。
[0063] 最後に、図 4 (c)おいて、周辺回路領域の第 2の酸化シリコン膜層 216、窒化シリコ ン膜層 212、および第 1の酸化シリコン膜層 210を選択的に除去する。周辺回路領 域にゲート酸化膜として第 4の酸化シリコン膜層 270を形成する。周辺回路領域の第 4の酸化シリコン層 270表面およびメモリセル領域の第 2の酸化シリコン膜層表面に 多結晶シリコン膜層を形成する。メモリセル領域では多結晶シリコン層をコントロール ゲートおよびワード線 280として使用し、周辺回路領域ではゲート電極 282として使 用する。その後、通常の製造工程を経てメモリセルおよび周辺回路が形成され、第 1 の実施形態に力、かるフラッシュメモリが完成する。
[0064] 第 1の実施形態によれば、ビット線領域の第 1の低抵抗層 250の寸法 L24はスぺー サの開口部 244の寸法 L23よりイオン注入の横の拡がり分大きくなる。しかし、スぺー サの開口部 244の寸法 L23はフォトレジストの開口部の寸法 L21よりおよそスぺーサ の幅分小さくできる。このことから、通常用いられる KrF露光装置を使用した場合であ つても、 lOOnm以下に微細化が可能である。また、開口部 244が絶縁膜をマスクに 形成されているため、フォトレジストがガラス転移温度を超えるような高温プロセスを用 ぃ珪化金属膜層 252を形成することが可能となる。これにより、ビット線の高抵抗化を 防ぎ、ビット線を容易に微細化することが可能となる。
また、メモリセルを多結晶シリコン膜層 1層で形成しているため、周辺回路のゲート電 極と共通化でき、周辺回路の製造工程が容易に行うことができる。
(第 2の実施形態）
[0065] 次に、図 5 (a)ないし図 5 (d)を参照に第 2の実施形態を説明する。第 2の本実施形 態は、第 2の低抵抗層としてェピタキシャル成長させた低抵抗シリコン層を使用した 形態である。図 5 (a)ないし図 5 (d)は第 2の実施形態の断面図である。図の左側がメ モリセル領域を右側が周辺回路領域を示している。
[0066] 図 5 (a)は、第 1の実施形態の図 3 (a)と同じ図であり、第 1の実施形態の図 2 (a)な レ、し図 2 (d)並びに図 3 (a)と同じ製造工程により製造される。ここで、 300はシリコン 半導体基板、 310はトンネル酸化膜である第 1の酸化シリコン膜層、 312はトラップ層 である窒化シリコン膜層、 314は保護膜である第 3の酸化シリコン膜層、 330は絶縁 膜マスク層、 334はスぺーサ、 344はビット線領域およびソース'ドレイン領域を形成 するための開口部、 350はイオン注入により形成した N型のビット線およびソース'ド レイン領域を構成する第 1の低抵抗層、 356はチャネル領域である。
[0067] 次に、図 5 (b)において、開口部 344下の第 1の低抵抗層上に、ェピタキシャル法に より、例えば砒素 (As)または燐 (P)をドープした第 2の低抵抗層 352を成長させる。 通常の選択ェピタキシャル法を用いることにより、第 2の低抵抗層は絶縁膜である絶 縁膜マスク 330およびスぺーサ 334上には形成されなレ、。このとき、第 2の低抵抗層 352は第 3の酸化シリコン膜層 314より上部まで坦め込むようにする。その後、絶縁膜 マスク層 330およびスぺーサ 334を例えば熱燐酸で除去する。窒化シリコン膜層 312 の開口部 344の側面が第 2の低抵抗層 352により覆われているため、絶縁膜マスク 層 330およびスぺーサ 334を除去する際、窒化シリコン膜層 312が除去されることは ない。よって、第 1の実施形態のように樹脂の坦没部 262を形成しなくとも、容易に絶 縁膜マスク層 330およびスぺーサ 334の除去が可能となる。 [0068] 次に、図 5 (c)において、保護膜である第 3の酸化シリコン膜層 314を例えば、緩衝 フッ酸溶液で除去し、第 2の低抵抗層 352の上部を第 1の酸化絶縁膜層 310の厚さ 程度までエッチングする。その後、トップ酸化膜として第 2の酸化シリコン膜層 316を 形成する。
[0069] 最後に、図 5 (d)において、第 1の実施形態の図 4 (c)と同様の製造工程を行うこと により第 2の実施形態に力かるフラッシュメモリが完成する。ここで、 370は周辺回路 領域のゲート酸化膜である第 4の酸化シリコン膜層、 380はメモリセル領域のコント口 ールゲートおよびワード線、 382は周辺回路領域でのゲート電極である。
[0070] 第 2の実施形態は第 1の実施形態同様、第 2の低抵抗層 352により、ビット線の抵 抗を低くすることができ、ビット線を微細化することができ、かつ周辺回路を容易に製 造すること力 Sできる。さらに、第 2の実施形態は第 1の実施形態に比べ、樹脂 260を用 レ、ることなぐ容易に絶縁膜マスク層 330およびスぺーサ 334を除去できるという利点 力 sある。
[0071] 以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲 内において、種々の変形 ·変更が可能である。

Claims

請求の範囲
[1] 半導体基板と、
該半導体基板上に形成された〇NO (酸化膜 Z窒化膜 Z酸化膜)膜と、 該 ON〇膜上に配置されたコント口一ルゲートと、
前記半導体基板内に形成された第 1の低抵抗層と、該第 1の低抵抗層に接しかつ 電流の流れる方向に連続して形成された第 2の低抵抗層とを有するビット線とを有し 前記第 2の低抵抗層は前記第 1の低抵抗層よりも小さなシート抵抗を有する半導体 装置。
[2] 前記第 1の低抵抗層は不純物拡散層である請求項 1記載の半導体装置。
[3] 前記第 2の低抵抗層は、珪化金属膜層を有する請求項 1又は 2記載の半導体装置。
[4] 前記第 2の低抵抗層は、ェピタキシャル成長されたシリコン層を有する請求項 1から 3 のいずれか一項記載の半導体装置。
[5] 前記半導体装置は前記コントロールゲートに接続するワード線を有し、前記コント口 ールゲートと前記ワード線とは 1つの多結晶シリコン層で一体的に形成されている請 求項 1から 4のいずれか一項記載の半導体装置。
[6] 前記ビット線と前記コントロールゲートとは、前記 ON〇膜のうちの上側酸ィ匕膜層のみ で絶縁されている請求項 1から 5のいずれか一項記載の半導体装置。
[7] 前記第 2の低抵抗層は、前記第 1の低抵抗層よりも幅が狭い請求項 1から 6のいずれ か一項記載の半導体装置。
[8] 半導体基板上に〇N〇 (酸化膜 Z窒化膜/酸化膜)膜を形成する工程と、
前記 ON〇膜上に、ビット線形成領域を選択的に除去した開口部を有する絶縁膜 マスク層を形成する工程と、
前記絶縁膜マスク層をマスクに前記ビット線形成領域のシリコン基板に選択的に不 純物をイオン注入することにより第 1の低抵抗層を形成する工程と、
前記ビット線形成領域の前記 ONO膜をエッチングする工程と、
前記ビット線形成領域の第 1の低抵抗層に接しかつ電流の流れる方向に連続して 形成され、前記第 1の低抵抗層よりシート抵抗の小さい第 2の低抵抗層を形成するェ 程とを具備する半導体装置の製造方法。
[9] 前記絶縁膜マスク層を形成する工程が、開口部の側面にスぺーサを形成することに より、前記開口部の開口寸法を縮小させる工程を具備する請求項 8の半導体装置の 製造方法。
[10] 前記絶縁膜マスク層が窒化シリコン膜層である請求項 8又は 9記載の半導体装置の 製造方法。
[11] 前記第 2の低抵抗層を形成する工程の後に、
前記 ON〇膜のうちの上側酸化膜を除去する工程と、
ON〇膜のうちの窒化膜および前記開口部下の第 2の低抵抗層を覆うように酸化シ リコン膜層を形成する工程とを具備する請求項 8から 10のいずれか一項記載の半導 体装置の製造方法
[12] 前記第 1の低抵抗層を形成する工程が、
前記ビット線形成領域にある前記 ONO膜のうちの上側酸化膜とその下にある窒化 膜を選択的に除去後、前記半導体基板に不純物をイオン注入する工程を含む請求 項 8から 11のいずれか一項記載の半導体装置の製造方法。
[13] 前記第 2の低抵抗層を形成する工程が珪化金属膜層を形成する工程を含む請求項
8から 12のいずれか一項記載の半導体装置の製造方法。
[14] 前記珪化金属膜層の形成工程の後、
前記珪化金属膜層上に選択的に樹脂を形成する工程と、
前記絶縁膜マスク層を除去する工程とを具備する請求項 13記載の半導体装置の 製造方法。
[15] 前記第 2の低抵抗層を形成する工程が、低抵抗シリコン層をェピタキシャル成長する 工程を含む請求項 8から 14のいずれか一項記載の半導体装置の製造方法。
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