CN107180832B - 闪存结构及其形成方法 - Google Patents

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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate

Abstract

一种闪存结构及其形成方法，所述方法包括：提供衬底；在衬底上形成包括浮置栅和控制栅的栅极结构以及栅极结构上的硬掩膜层；在栅极结构和硬掩膜层侧壁上形成侧壁结构；形成覆盖侧壁结构的刻蚀阻挡层；在衬底上形成顶部高于浮置栅顶部且低于硬掩膜层顶部的第一介质层；去除高于第一介质层的侧壁结构和刻蚀阻挡层；在硬掩膜层侧壁形成牺牲侧壁层且位于侧壁结构和刻蚀阻挡层上方；在第一介质层上形成第二介质层；形成贯穿第二介质层和第一介质层的接触孔，对第二介质层和第一介质层的刻蚀速率大于对牺牲侧壁层的刻蚀速率；在接触孔内形成接触孔插塞。由于对牺牲侧壁层的刻蚀速率较小，减小了牺牲侧壁层的损耗量，从而可以保护侧壁结构。

Description

闪存结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种闪存结构及其形成方法。
背景技术
目前，快闪存储器(Flash，又称为闪存)，已经成为非挥发性存储器的主流。根据结构不同，闪存可分为或非闪存(Nor Flash)和与非闪存(NAND Flash)两种。闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。
其中，接触孔工艺是器件制造中不可或缺的工艺步骤，接触孔插塞是连接器件有源区与后端金属层，最终连接外部电路的重要媒介。随着特征尺寸的逐渐减小，器件之间的间距也越来越小，器件连接工艺的难度也随着增加。因此，自对准接触孔刻蚀工艺(SAC：Self-aligned Contact)应运而生，此工艺的产生减小了在特征尺寸变小的情况下光刻机台的工艺局限。
但是，现有技术的接触孔插塞容易导致半导体结构的电学性能和可靠性性能下降。
发明内容
本发明解决的问题是提供一种闪存结构及其形成方法，优化半导体结构的电学性能和可靠性性能。
为解决上述问题，本发明提供一种闪存结构的形成方法，包括如下步骤：提供衬底；在所述衬底上形成栅极层和硬掩膜层，通过所述硬掩膜层刻蚀所述栅极层形成栅极结构，所述栅极结构包括浮置栅和位于所述浮置栅上的控制栅；在所述栅极结构和硬掩膜层的侧壁上形成侧壁结构；形成覆盖所述衬底表面、侧壁结构表面以及硬掩膜层顶部的刻蚀阻挡层；在所述衬底表面形成第一介质层，所述第一介质层的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部；去除高于所述第一介质层的侧壁结构和刻蚀阻挡层；在所述第一介质层暴露出的硬掩膜层侧壁上形成牺牲侧壁层，所述牺牲侧壁层位于所述侧壁结构和刻蚀阻挡层上方；在所述第一介质层表面形成第二介质层；以所述牺牲侧壁层为掩膜，刻蚀所述第二介质层和第一介质层，形成贯穿所述第二介质层和第一介质层并露出所述衬底表面的接触孔，形成所述接触孔的刻蚀工艺对所述第二介质层和第一介质层的刻蚀速率大于对所述牺牲侧壁层的刻蚀速率；在所述接触孔内形成接触孔插塞。
可选的，形成所述侧壁结构的步骤包括：在所述栅极结构和硬掩膜层的侧壁上形成第一氧化硅层，在所述第一氧化硅层表面形成氮化硅层，在所述氮化硅层表面形成第二氧化硅层。
可选的，所述刻蚀阻挡层的材料为氮化硅。
可选的，所述刻蚀阻挡层的厚度为
Figure BDA0000937836140000021
至
Figure BDA0000937836140000022
可选的，所述第一介质层的材料与所述第二介质层的材料相同。
可选的，所述第一介质层和第二介质层的材料为氧化硅。
可选的，形成所述第一介质层的步骤包括：在所述衬底表面形成第一介质层膜，所述第一介质层膜还覆盖所述硬掩膜层顶部；研磨去除高于所述硬掩膜层顶部的第一介质层膜，形成第一初始介质层，所述第一初始介质层顶部与所述硬掩膜层顶部齐平；回刻蚀去除部分厚度的所述第一初始介质层，形成第一介质层，所述第一介质层的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部。
可选的，去除高于所述第一介质层的侧壁结构和刻蚀阻挡层的工艺为湿法刻蚀工艺或等离子体干法刻蚀工艺。
可选的，所述牺牲侧壁层的材料为氮化硅、碳化硅或碳氮化硅。
可选的，所述牺牲侧壁层的厚度为
Figure BDA0000937836140000023
至
Figure BDA0000937836140000024
可选的，形成所述牺牲侧壁层的步骤包括：形成保形覆盖所述第一介质层表面、所述第一介质层暴露出的硬掩膜层侧壁和顶部表面的牺牲侧壁膜；采用无掩膜刻蚀工艺去除所述第一介质层表面和硬掩膜层顶部表面的牺牲侧壁膜，在所述第一介质层暴露出的硬掩膜层侧壁上形成牺牲侧壁层。
可选的，形成所述牺牲侧壁膜的工艺为炉管工艺或原子层沉积工艺。
可选的，所述炉管工艺的工艺参数包括：压强为1毫托-5托，工艺温度为200℃-800℃，向炉管内通入二氯硅烷和氨气，气体流量为1sccm至1000sccm，工艺时间为0.1小时至5小时。
可选的，在所述栅极结构的侧壁形成侧壁结构后，形成所述第一介质层之前，所述形成方法还包括：在所述栅极结构两侧的衬底内形成源区或漏区；形成贯穿所述第二介质层和第一介质层并露出所述衬底表面的接触孔的步骤中，所述接触孔露出所述源区或漏区；在所述接触孔内形成接触孔插塞的步骤中，所述接触孔插塞与所述源区或漏区相接触。
相应的，本发明还提供一种闪存结构，包括：衬底；栅极结构，位于所述衬底上，所述栅极结构包括浮置栅和位于所述浮置栅上的控制栅；硬掩膜层，位于所述控制栅上；侧壁结构，至少位于所述栅极结构的部分侧壁表面，所述侧壁结构的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部；刻蚀阻挡层，位于所述侧壁结构表面；牺牲侧壁层，位于所述侧壁结构露出的硬掩膜层的侧壁上，所述牺牲侧壁层位于所述侧壁结构和刻蚀阻挡层上方；源区或漏区，位于所述栅极结构两侧的衬底内；介质层，位于所述栅极结构之间的衬底上，所述介质层的顶部与所述硬掩膜层的顶部齐平，介质层和牺牲侧壁层的材料设置为去除介质层的速率大于去除牺牲侧壁层的速率；接触孔插塞，贯穿所述介质层并与所述源区或漏区相连接。
可选的，所述侧壁结构包括第一氧化硅层、位于所述第一氧化硅层表面的氮化硅层以及位于所述氮化硅层表面的第二氧化硅层。
可选的，所述刻蚀阻挡层的材料为氮化硅。
可选的，所述刻蚀阻挡层的厚度为
Figure BDA0000937836140000031
至
Figure BDA0000937836140000032
可选的，所述牺牲侧壁层的材料为氮化硅、碳化硅或碳氮化硅。
可选的，所述牺牲侧壁层的厚度为
Figure BDA0000937836140000033
至
Figure BDA0000937836140000034
与现有技术相比，本发明的技术方案具有以下优点：
本发明在第一介质层暴露出硬掩膜层侧壁上形成牺牲侧壁层，所述牺牲侧壁层还位于所述侧壁结构和刻蚀阻挡层上方，其中，以所述牺牲侧壁层为掩膜，刻蚀所述第二介质层和第一介质层时，所述刻蚀工艺对所述第二介质层和第一介质层的刻蚀速率大于对所述牺牲侧壁层的刻蚀速率，在所述刻蚀工艺中，所述牺牲侧壁层的损耗量较小，从而可以保护所述侧壁结构，避免所述刻蚀工艺对所述侧壁结构顶部的氧化硅层造成损耗，进而提高半导体结构的电学性能和可靠性性能。
可选方案中，所述牺牲侧壁层对所述半导体结构的电学性能和可靠性性能的影响较小，具有较好的工艺兼容性。
附图说明
图1至图3是现有技术闪存结构的形成方法一实施例中各步骤对应结构示意图；
图4至图13是本发明闪存结构的形成方法一实施例中各步骤对应结构示意图；
图14是本发明闪存结构一实施例的结构示意图。
具体实施方式
现有技术在形成NOR闪存时，需要在栅极结构两侧形成连接源区或漏区的接触孔插塞。由背景技术可知，现有技术的接触孔插塞容易导致半导体结构的电学性能和可靠性性能下降。
结合参考图1至图3，示出了现有技术闪存结构的形成方法一实施例中各步骤对应结构示意图。
参考图1，提供衬底100，所述衬底100上形成有栅极结构110以及位于所述栅极结构110顶部的硬掩膜层120，所述硬掩膜层120作为形成所述栅极结构110的刻蚀掩膜层。
继续参考图1，在所述栅极结构110和硬掩膜层120的侧壁表面形成侧壁结构130；形成覆盖所述衬底100表面、侧壁结构130表面以及栅极结构110顶部的刻蚀阻挡层140。
所述侧壁结构130作为所述栅极结构110的保护层，所述刻蚀阻挡层140用于作为后续接触孔刻蚀工艺中的刻蚀停止层。
本实施例中，所述侧壁结构130为包括形成于所述栅极结构110和硬掩膜层120的侧壁表面的第一氧化硅层、位于所述第一氧化硅层表面的氮化硅层，以及位于所述氮化硅层表面的第二氧化硅层。所述刻蚀阻挡层140的材料为氮化硅。
参考图2，在所述栅极结构110之间的衬底100上形成介质层150，所述介质层150的顶部与所述硬掩膜层120的顶部齐平并暴露出所述硬掩膜层120的顶部。
所述介质层150为后续形成接触孔提供工艺平台，且可以对后续形成的金属层起到电隔离的作用。本实施例中，所述介质层150的材料为氧化硅。
参考图3，在所述介质层150的部分表面形成图形层(图未示)，所述图形层暴露出所述接触孔位置处的介质层150表面；以所述图形层为掩膜，采用自对准刻蚀工艺，刻蚀所述介质层150直至露出所述衬底100表面，在所述介质层150内形成接触孔160。
需要说明的是，采用自对准刻蚀工艺时，所述图形层还会暴露出所述接触孔位置两侧的刻蚀阻挡层140，但所述刻蚀阻挡层140的厚度较薄，在刻蚀所述介质层150时，容易刻蚀去除所述侧壁结构130顶部的刻蚀阻挡层140，导致所述侧壁结构130的氧化硅材料暴露在形成所述接触孔160的刻蚀环境中。由于所述介质层150的材料为氧化硅，因此，所述刻蚀工艺对所述侧壁结构130的氧化硅材料和所述介质层150的刻蚀选择比较低，即所述侧壁结构130的氧化硅材料的刻蚀速率与所述介质层150的刻蚀速率相近，所述刻蚀工艺容易导致所述侧壁结构130的氧化硅材料发生损耗，从而导致半导体结构的电学性能和可靠性性能下降。
为了解决所述技术问题，本发明提供一种闪存结构的形成方法，包括：提供衬底；在所述衬底上形成栅极层和硬掩膜层，通过所述硬掩膜层刻蚀所述栅极层形成栅极结构，所述栅极结构包括浮置栅和位于所述浮置栅上的控制栅；在所述栅极结构和硬掩膜层的侧壁上形成侧壁结构；形成覆盖所述衬底表面、侧壁结构表面以及硬掩膜层顶部的刻蚀阻挡层；在所述衬底表面形成第一介质层，所述第一介质层的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部；去除高于所述第一介质层的侧壁结构和刻蚀阻挡层；在所述第一介质层暴露出的硬掩膜层侧壁上形成牺牲侧壁层，所述牺牲侧壁层位于所述侧壁结构和刻蚀阻挡层上方；在所述第一介质层表面形成第二介质层；以所述牺牲侧壁层为掩膜，刻蚀所述第二介质层和第一介质层，形成贯穿所述第二介质层和第一介质层并露出所述衬底表面的接触孔，形成所述接触孔的刻蚀工艺对所述第二介质层和第一介质层的刻蚀速率大于对所述牺牲侧壁层的刻蚀速率；在所述接触孔内形成接触孔插塞。
本发明在第一介质层暴露出硬掩膜层侧壁上形成牺牲侧壁层，所述牺牲侧壁层还位于所述侧壁结构和刻蚀阻挡层上方，其中，以所述牺牲侧壁层为掩膜，刻蚀所述第二介质层和第一介质层时，所述刻蚀工艺对所述第二介质层和第一介质层的刻蚀速率大于对所述牺牲侧壁层的刻蚀速率，在所述刻蚀工艺中，所述牺牲侧壁层的损耗量较小，从而可以保护所述侧壁结构，避免所述刻蚀工艺对所述侧壁结构顶部的氧化硅层造成损耗，进而提高半导体结构的电学性能和可靠性性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图13是本发明闪存结构的形成方法一实施例中各步骤对应结构示意图。
参考图4，提供衬底200。
本实施例中，所述衬底200用于为形成闪存结构提供工艺平台。
所述衬底200的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底200为硅衬底。
参考图5，在所述衬底200上形成栅极层和硬掩膜层300，通过所述硬掩膜层300刻蚀所述栅极层形成栅极结构，所述栅极结构包括浮置栅220和位于所述浮置栅220上的控制栅240。
本实施例中，所述浮置栅220和所述控制栅240的材料为多晶硅。
需要说明的是，所述形成方法还包括：在所述衬底200和浮置栅220之间形成第一栅介质层210，在所述浮置栅220和所述控制栅240之间形成第二栅介质层230。
本实施例中，所述第一栅介质层210的材料为氧化硅，所述第二栅介质层230的材料为氧化硅层-氮化硅层-氧化硅层(ONO，Oxide-Nitride-Oxide)的叠层结构。
具体地，形成所述栅极结构的步骤包括：在所述衬底200表面依次形成第一栅介质层膜(图未示)、浮置栅膜(图未示)、第二栅介质层膜(图未示)和控制栅膜(图未示)；在所述控制栅层表面形成图形化的硬掩膜层300，所述图形化的掩膜层300定义有栅极结构图形；以所述图形化的硬掩膜层300为掩膜，依次刻蚀所述控制栅膜、第二栅介质层膜、浮置栅膜和第一栅介质层膜直至露出所述衬底200表面，形成位于所述衬底200表面的第一栅介质层210、位于所述第一栅介质层210表面的浮置栅220、位于所述浮置栅220表面的第二栅介质层230以及位于所述第二栅介质层230表面的控制栅240，并在所述硬掩膜层300、控制栅膜、第二栅介质层膜、浮置栅膜和第一栅介质层膜内形成开口250，所述开口250暴露出所述衬底200表面。
需要说明的是，形成所述开口250后，保留所述控制栅240顶部的硬掩膜层300。
所述硬掩膜层300用于在后续进行平坦化工艺时起到停止层的作用。此外，所述硬掩膜层300还能够起到保护所述控制栅240顶部的作用。
所述硬掩膜层300的材料可以为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述硬掩膜层300的材料为氮化硅。
在另一实施例中，形成所述栅极结构的步骤还可以包括：在所述衬底表面依次形成第一栅介质层膜、浮置栅膜、第二栅介质层膜和控制栅膜；在所述控制栅膜表面形成初始硬掩膜；在所述初始硬掩膜表面形成图形层，所述图形层内定义有栅极结构图形；以所述图形层为掩膜，依次刻蚀所述初始硬掩膜、控制栅膜、第二栅介质层膜、浮置栅膜和第一栅介质层膜直至露出所述衬底表面，形成位于所述衬底表面的第一栅介质层、位于所述第一栅介质层表面的浮置栅、位于所述浮置栅表面的第二栅介质层、位于所述第二栅介质层表面的控制栅，以及位于所述控制栅表面的图形化的硬掩膜层，并在所述初始硬掩膜、控制栅膜、第二栅介质层膜、浮置栅膜和第一栅介质层膜内形成开口，所述开口暴露出所述衬底表面；去除所述图形层。
参考图6，在所述栅极结构和硬掩膜层300的侧壁上形成侧壁结构400。
所述侧壁结构400作为所述栅极结构的保护层。
本实施例中，形成所述侧壁结构400的步骤包括：在所述栅极结构和硬掩膜层300的侧壁上形成第一氧化硅层，在所述第一氧化硅层表面形成氮化硅层，在所述氮化硅层表面形成第二氧化硅层。
具体地，形成所述侧壁结构400的步骤包括：形成保形覆盖所述衬底200表面、栅极结构的侧壁表面、硬掩膜层300的侧壁和顶部表面的侧壁膜；采用无掩膜刻蚀工艺，去除所述衬底200表面和所述硬掩膜层300顶部的侧壁膜，在所述栅极结构的侧壁表面和硬掩膜层300的侧壁表面形成侧壁结构400。
本实施例中，所述无掩膜刻蚀工艺为等离子体干法刻蚀工艺。所述侧壁结构400的厚度为
Figure BDA0000937836140000081
至
Figure BDA0000937836140000082
需要说明的是，形成所述侧壁结构400后，所述形成方法还包括：在所述栅极结构两侧的衬底200内形成源区或漏区，其中，相邻栅极结构之间的衬底200内的源区或漏区为两个栅极结构所属的闪存结构共享。
参考图7，形成覆盖所述衬底200表面、侧壁结构400表面以及硬掩膜层300顶部的刻蚀阻挡层500。
所述刻蚀阻挡层500用于作为后续接触孔刻蚀工艺中的刻蚀停止层。
形成所述刻蚀阻挡层500的工艺可以为原子层沉积工艺或炉管工艺。本实施例中，采用炉管工艺形成所述刻蚀阻挡层500。
需要说明的是，所述刻蚀阻挡层500的厚度不宜过厚，也不宜过薄。由于所述开口250的尺寸较小，也就是说，形成所述刻蚀阻挡层500的工艺窗口较小，为了使所述刻蚀阻挡层500较好地在所述开口250内的侧壁结构400表面形成，使所述刻蚀阻挡层500在所述开口250内无孔洞缺陷，所述刻蚀阻挡层500的厚度不宜过厚，此外，过厚的刻蚀阻挡层500容易导致后续形成的接触孔尺寸减小，从而影响后续接触孔插塞的形成质量；此外，所述刻蚀阻挡层500的厚度与后续在所述侧壁结构400和刻蚀阻挡层500顶部表面形成的牺牲侧壁层的厚度相关，当所述刻蚀阻挡层500的厚度过薄时，导致后续形成的牺牲侧壁层的厚度过薄，从而使牺牲侧壁层对所述侧壁结构400的保护效果较差，在后续接触孔刻蚀工艺中，容易刻蚀去除所述侧壁结构400顶部的牺牲侧壁层而导致所述侧壁结构400暴露在刻蚀环境中。为此，本实施例中，所述刻蚀阻挡层500的厚度为
Figure BDA0000937836140000091
至
Figure BDA0000937836140000092
还需要说明的是，所述刻蚀阻挡层500的材料与后续在所述刻蚀阻挡层500的侧壁形成的第一介质层，以及后续在所述第一介质层表面形成的第二介质层的材料不同，从而使后续刻蚀所述第一介质层和第二介质层以形成接触孔的工艺中，所述刻蚀阻挡层500与所述第一介质层和第二介质层具有较高的刻蚀选择比，也就是说，对所述刻蚀阻挡层500的刻蚀速率小于对所述第一介质层和第二介质层的刻蚀速率，从而可以保证在形成所述接触孔的工艺中，对所述刻蚀阻挡层500的损耗较少，进而可以起到保护所述侧壁结构400的作用。
所述刻蚀阻挡层500的材料可以为氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述刻蚀阻挡层500的材料为氮化硅。
参考图8，在所述衬底200表面形成第一介质层600，所述第一介质层600的顶部高于所述浮置栅220的顶部且低于所述硬掩膜层300的顶部。
所述第一介质层600为后续形成牺牲侧壁层和接触孔插塞提供工艺平台，且所述第一介质层600可以起到电隔离作用。
具体地，形成所述第一介质层600的步骤包括：在所述衬底200表面形成第一介质层膜，所述第一介质层膜还覆盖所述硬掩膜层300顶部；研磨去除高于所述硬掩膜层300顶部的第一介质层膜，形成第一初始介质层，所述第一初始介质层顶部与所述硬掩膜层300顶部齐平；回刻蚀去除部分厚度的所述第一初始介质层，形成第一介质层600，所述第一介质层600的顶部高于所述浮置栅220的顶部且低于所述硬掩膜层300的顶部。
需要说明的是，研磨去除高于所述硬掩膜层300顶部的第一介质层膜的步骤中，还研磨去除所述硬掩膜层300顶部的刻蚀阻挡层500。
在另一实施例中，所述第一介质层的顶部高于所述浮置栅的顶部且低于所述控制栅的顶部。
所述第一介质层600的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一介质层600的材料为氧化硅。
本实施例中，在所述衬底200表面形成第一介质层膜的工艺可以为化学气相沉积工艺、等离子体增强化学气相沉积工艺或低压化学气相沉积工艺等方法；研磨去除高于所述硬掩膜层300顶部的第一介质层膜的工艺为化学机械研磨工艺；采用湿法刻蚀工艺、干法刻蚀工艺或湿法刻蚀和干法刻蚀的混合工艺回刻蚀去除部分厚度的所述第一初始介质层，形成第一介质层600。
需要说明的是，后续需去除高于所述第一介质层600的侧壁结构400和刻蚀阻挡层500，且在所述第一介质层600暴露出的硬掩膜层300侧壁上形成牺牲侧壁层，为了避免对闪存结构的电性能造成不良影响，后续形成的牺牲侧壁层不能与所述浮置栅220相接触，此外，为了避免所述刻蚀阻挡层500在接触孔刻蚀工艺中消耗量过大，后续形成的牺牲侧壁层的高度不宜过小，也就是说，所述第一介质层600的高度不宜过高。为此，本实施例中，所述第一介质层600的顶部至少高于所述浮置栅220的顶部，也就是说，所述第一介质层600至少覆盖所述浮置栅220的侧壁表面。
本实施例中，所述第一介质层600暴露出的硬掩膜层300的厚度为所述硬掩膜层300的总厚度的一半。
参考图9，去除高于所述第一介质层600的侧壁结构400和刻蚀阻挡层500。
通过去除高于所述第一介质层600的侧壁结构400和刻蚀阻挡层500，为后续在所述第一介质层600暴露出的硬掩膜层300侧壁上形成牺牲侧壁层提供空间位置。
去除高于所述第一介质层600的侧壁结构400和刻蚀阻挡层500的工艺可以为湿法刻蚀工艺或等离子体干法刻蚀工艺。本实施例中，采用湿法刻蚀工艺去除高于所述第一介质层600的侧壁结构400和刻蚀阻挡层500，所述湿法刻蚀工艺采用的刻蚀溶液为氢氟酸溶液和磷酸溶液。
参考图10，在所述第一介质层600暴露出的硬掩膜层300侧壁上形成牺牲侧壁层510，所述牺牲侧壁层510位于所述侧壁结构400和刻蚀阻挡层500上方。
所述牺牲侧壁层510作为后续接触孔形成工艺中的刻蚀掩膜层，所述牺牲侧壁层510还在所述接触孔形成工艺中，起到保护所述侧壁结构400的作用。
具体地，形成所述牺牲侧壁层510的步骤包括：形成保形覆盖所述第一介质层600表面、所述第一介质层600暴露出的硬掩膜层300侧壁和顶部表面的牺牲侧壁膜；采用无掩膜刻蚀工艺去除所述第一介质层600表面和硬掩膜层300顶部表面的牺牲侧壁膜，在所述第一介质层600暴露出的硬掩膜层300侧壁上形成牺牲侧壁层510。
形成所述牺牲侧壁膜的工艺可以为炉管工艺或原子层沉积工艺。本实施例中，采用炉管工艺形成所述牺牲侧壁膜。
需要说明的是，为了形成满足厚度需求以及质量需求的牺牲侧壁膜，且避免工艺时间的浪费，所述炉管工艺形的工艺参数需设定在合理范围内。具体地，所述炉管工艺的工艺参数包括：压强为1毫托至5托，工艺温度为200℃至800℃，向炉管内通入二氯硅烷和氨气，气体流量为1sccm至1000sccm，工艺时间为0.1小时至5小时。
还需要说明的是，所述牺牲侧壁层510的材料与所述第一介质层600以及后续在所述牺牲侧壁层510侧壁形成的第二介质层的材料不同，从而使后续刻蚀所述第一介质层600和第二介质层以形成接触孔的工艺中，所述牺牲侧壁层510与所述第一介质层600和第二介质层具有较高的刻蚀选择比，也就是说，对所述牺牲侧壁层510的刻蚀速率小于对所述第一介质层600和第二介质层的刻蚀速率，从而在保证形成所述接触孔的工艺中，对所述牺牲侧壁层510的损耗较少，进而使所述牺牲侧壁层510起到保护所述侧壁结构400的作用。
所述牺牲侧壁层510的材料可以为氮化硅、碳化硅或碳氮化硅。本实施例中，所述牺牲侧壁层510的材料为氮化硅。
还需要说明的是，所述牺牲侧壁层510的厚度不宜过厚，也不宜过薄。由于所述开口250(如图7所示)的尺寸较小，也就是说，形成所牺牲侧壁层510的工艺窗口较小，为了使所述牺牲侧壁层510较好地在所述开口250内硬掩膜层300的表面形成，并使所述牺牲侧壁层510在所述开口250内无孔洞缺陷，所述牺牲侧壁层510的厚度不宜过厚，此外，过厚的牺牲侧壁层510导致后续形成的接触孔尺寸减小，从而影响后续接触孔插塞的形成质量；当所述牺牲侧壁层510的厚度过薄时，所述牺牲侧壁层510容易在后续形成接触孔的刻蚀工艺中被损耗完，从而导致所述侧壁结构400暴露在刻蚀环境中，进而导致所述侧壁结构400的氧化硅材料在刻蚀所述第一介质层600和第二介质层的过程中受到损耗。为此，本实施例中，所述牺牲侧壁层510的厚度为
Figure BDA0000937836140000121
至
Figure BDA0000937836140000122
参考图11，在所述第一介质层600表面形成第二介质层610。
所述第二介质层610为后续形成接触孔插塞提供工艺平台，且所述第二介质层610可以起到电隔离作用。
本实施例中，所述第二介质层610与所述硬掩膜层300顶部齐平并暴露出所述硬掩膜层300的顶部。
具体地，形成所述第二介质层610的步骤包括：在所述第一介质层600表面形成第二介质膜，所述第二介质膜还覆盖所述硬掩膜层300表面；研磨去除高于所述硬掩膜层300顶部的第二介质膜，形成第二介质层610，所述第二介质层610与所述硬掩膜层300顶部齐平并暴露出所述硬掩膜层300的顶部。
需要说明的是，后续形成接触孔的工艺中，为了保证所述第二介质层610和第一介质层600的刻蚀速率的一致性，本实施例中，所述第二介质层610和第一介质层600的材料相同。
所述第二介质层610的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一介质层600的材料为氧化硅，相应的，所述第二介质层610的材料也为氧化硅。
本实施例中，在所述第一介质层600表面形成第二介质层膜的工艺可以为化学气相沉积工艺、等离子体增强化学气相沉积工艺或低压化学气相沉积工艺等方法；研磨去除高于所述硬掩膜层300顶部的第二介质层膜的工艺为化学机械研磨工艺。
参考图12，以所述牺牲侧壁层510为掩膜，刻蚀所述第二介质层610和第一介质层600，形成贯穿所述第二介质层610和第一介质层600并露出所述衬底200表面的接触孔260，形成所述接触孔260的刻蚀工艺对所述第二介质层610和第一介质层600的刻蚀速率大于对所述牺牲侧壁层510的刻蚀速率。
所述接触孔260为后续形成接触孔插塞提供空间位置。
具体地，形成所述接触孔260的步骤包括：在所述第二介质层610表面形成光刻胶层(图未示)，所述光刻胶层暴露出接触孔位置处的第二介质层610顶部表面；以所述光刻胶层掩膜，依次刻蚀所述第二介质层610和第一介质层600直至露出所述衬底200表面，形成贯穿所述第二介质层610和第一介质层600的接触孔260。
本实施例中，采用等离子体干法刻蚀工艺刻蚀所述第二介质层610和第一介质层600。具体地，所述等离子体干法刻蚀工艺为自对准刻蚀工艺。相应的，所述光刻胶层还暴露出所述接触孔位置两侧的牺牲侧壁层510表面；刻蚀所述第二介质层610和第一介质层600的步骤中，还以所述牺牲侧壁层510作为刻蚀掩膜。
需要说明的是，所述栅极结构两侧的衬底200内形成有源区或漏区，相应的，所述接触孔260暴露出所述源区或漏区。
参考图13，在所述接触孔260(如图12所示)内形成接触孔插塞700。
所述接触孔插塞700用于连接金属互连线，实现电导通，形成电路。
具体地，形成所述接触孔插塞700的步骤包括：形成填充满所述接触孔260的导电材料层，所述导电材料层还覆盖所述第二介质层610和硬掩膜层300的顶部；对所述导电材料层进行平坦化处理，直至暴露出所述第二介质层610和硬掩膜层300的顶部表面，形成位于所述接触孔260内的接触孔插塞700。
所接触孔插塞700的材料可以是W、Al、Cu、Ag或Au等金属材料。本实施例中，所述接触孔插塞700的材料为W。可以采用化学气相沉积工艺、溅射工艺或电镀工艺向所述接触孔260内填充导电材料层；采用化学机械研磨工艺对所述导电材料层进行平坦化处理。
需要说明的是，所述接触孔260暴露出所述源区或漏区，相应的，所述接触孔插塞700与所述源区或漏区相接触，从而实现器件的电导通，形成电路。
由前述分析可知，在形成所述接触孔260(如图12所示)的刻蚀工艺中，由于所述刻蚀工艺对所述第二介质层610和第一介质层600的刻蚀速率大于对所述牺牲侧壁层510的刻蚀速率，在形成所述接触孔260的刻蚀工艺中，所述牺牲侧壁层510的损耗量较小，从而可以保护所述侧壁结构400，避免所述刻蚀工艺对所述侧壁结构400顶部的氧化硅层造成损耗，进而提高半导体结构的电学性能和可靠性性能。
此外，所述牺牲侧壁层510对所述半导体结构的电学性能和可靠性性能的影响较小，具有较好的工艺兼容性。
参考图14，相应的，本发明还提供一种闪存结构，包括：
衬底800；
栅极结构，位于所述衬底800上，所述栅极结构包括浮置栅820和位于所述浮置栅820上的控制栅840；
硬掩膜层870，位于所述控制栅840上；
侧壁结构910，至少位于所述栅极结构的部分侧壁表面，所述侧壁结构910的顶部高于所述浮置栅820的顶部且低于所述硬掩膜层870的顶部；
刻蚀阻挡层920，位于所述侧壁结构910表面；
牺牲侧壁层930，位于所述侧壁结构露出的硬掩膜层870的侧壁上，所述牺牲侧壁层930位于所述侧壁结构910和刻蚀阻挡层920上方；
源区或漏区(图未示)，位于所述栅极结构两侧的衬底800内；
介质层850，位于所述栅极结构之间的衬底800上，所述介质层850的顶部与所述硬掩膜层870的顶部齐平，所述介质层850和牺牲侧壁层930的材料设置为去除所述介质层850的速率大于去除所述牺牲侧壁层930的速率；
接触孔插塞860，贯穿所述介质层850并与所述源区或漏区相连接。
所述衬底800的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底800还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底800为硅衬底。
本实施例中，所述浮置栅820和所述控制栅840的材料为多晶硅。
需要说明的是，所述闪存结构还包括：位于所述衬底800和所述浮置栅820之间的第一栅介质层810，以及位于所述浮置栅820和所述控制栅840之间的第二栅介质层830。
本实施例中，所述第一栅介质层810的材料为氧化硅，所述第二栅介质层830的材料为氧化硅层-氮化硅层-氧化硅层(ONO，Oxide-Nitride-Oxide)的叠层结构。
本实施例中，被所述侧壁结构910所覆盖的硬掩膜层870的厚度为所述硬掩膜层870的总厚度的一半。相应的，被所述牺牲侧壁层930所覆盖的硬掩膜层870的厚度为所述硬掩膜层870的总厚度的一半。
在其他实施例中，所述侧壁结构的顶部高于所述浮置栅的顶部且低于所述控制栅的顶部，相应的，所述牺牲侧壁层位于所述侧壁结构露出的浮置栅的侧壁和硬掩膜层的侧壁表面。
所述硬掩膜层870的材料可以为氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述硬掩膜层870的材料为氮化硅。
本实施例中，所述侧壁结构910包括第一氧化硅层、位于所述第一氧化硅层表面的氮化硅层以及位于所述氮化硅层表面的第二氧化硅层，所述侧壁结构910的厚度为
Figure BDA0000937836140000151
至
Figure BDA0000937836140000152
所述刻蚀阻挡层920的材料可以为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述刻蚀阻挡层920的材料为氮化硅。
需要说明的是，所述刻蚀阻挡层920的厚度不宜过厚，也不宜过薄。由于相邻栅极结构之间的距离较小，为了使所述刻蚀阻挡层920内无孔洞缺陷，所述刻蚀阻挡层920的厚度不宜过厚，此外，过厚的刻蚀阻挡层500容易导致所述接触孔插塞860的尺寸减小，影响所述接触孔插塞860的导电性能；所述刻蚀阻挡层920的厚度与所述牺牲侧壁层930的厚度相关，当所述刻蚀阻挡层920的厚度过薄时，导致所述牺牲侧壁层930的厚度过薄，从而使所述牺牲侧壁层930对所述侧壁结构910的保护效果变差。为此，本实施例中，所述刻蚀阻挡层920的厚度为
Figure BDA0000937836140000161
至
Figure BDA0000937836140000162
所述牺牲侧壁层930的材料可以为氮化硅、碳化硅或碳氮化硅。本实施例中，所述牺牲侧壁层930的材料为氮化硅。
还需要说明的是，所述牺牲侧壁层930的厚度不宜过厚，也不宜过薄。由于相邻栅极结构之间的距离较小，为了使所述牺牲侧壁层930内无孔洞缺陷，所述牺牲侧壁层930的厚度不宜过厚，此外，过厚的牺牲侧壁层930容易导致所述接触孔插塞860的尺寸减小，影响所述接触孔插塞860的导电性能；当所述牺牲侧壁层930的厚度过薄时，所述牺牲侧壁层930容易在形成所述接触孔插塞860的工艺中被损耗完，从而降低对所述侧壁结构910的保护作用，进而导致所述侧壁结构910的氧化硅材料也在形成所述接触孔插塞860的工艺中受到损耗。为此，本实施例中，所述牺牲侧壁层930的厚度为
Figure BDA0000937836140000163
至
Figure BDA0000937836140000164
所述介质层850的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述介质层850的材料为氧化硅。
所接触孔插塞860的材料可以是W、Al、Cu、Ag或Au等金属材料。本实施例中，所述接触孔插塞860的材料为W。
由于所述介质层850和牺牲侧壁层930的材料设置为去除所述介质层850的速率大于去除牺牲侧壁层930的速率，在形成所述接触孔插塞860的工艺过程中，所述牺牲侧壁层930的损耗量较小，可以对所述侧壁结构910起到保护作用，从而可以避免形成所述接触孔插塞860的工艺使所述侧壁结构910的氧化硅材料受到损耗，进而提高半导体结构的电学性能和可靠性性能。
此外，所述牺牲侧壁层930对所述半导体结构的电学性能和可靠性性能的影响较小，具有较好的工艺兼容性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种闪存结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成栅极层和硬掩膜层，通过所述硬掩膜层刻蚀所述栅极层形成两个以上栅极结构，所述栅极结构包括浮置栅和位于所述浮置栅上的控制栅；相邻栅极结构之间形成开口；
在所述栅极结构和硬掩膜层的侧壁上形成侧壁结构；
形成覆盖所述衬底表面、侧壁结构表面以及硬掩膜层顶部的刻蚀阻挡层，所述刻蚀阻挡层覆盖所述开口的侧壁；
在所述开口内形成第一介质层，所述第一介质层的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部；
去除高于所述第一介质层的侧壁结构和刻蚀阻挡层；
在所述第一介质层暴露出的硬掩膜层侧壁上形成牺牲侧壁层，所述牺牲侧壁层位于所述侧壁结构和刻蚀阻挡层上方；
在所述第一介质层表面形成第二介质层；
以所述牺牲侧壁层为掩膜，刻蚀所述第二介质层和第一介质层，形成贯穿所述第二介质层和第一介质层并露出所述衬底表面的接触孔，形成所述接触孔的刻蚀工艺对所述第二介质层和第一介质层的刻蚀速率大于对所述牺牲侧壁层的刻蚀速率；
在所述接触孔内形成接触孔插塞。
2.如权利要求1所述的闪存结构的形成方法，其特征在于，形成所述侧壁结构的步骤包括：在所述栅极结构和硬掩膜层的侧壁上形成第一氧化硅层，在所述第一氧化硅层表面形成氮化硅层，在所述氮化硅层表面形成第二氧化硅层。
3.如权利要求1所述的闪存结构的形成方法，其特征在于，所述刻蚀阻挡层的材料为氮化硅。
4.如权利要求1所述的闪存结构的形成方法，其特征在于，所述刻蚀阻挡层的厚度为
Figure FDA0002358437850000011
至
Figure FDA0002358437850000012
5.如权利要求1所述的闪存结构的形成方法，其特征在于，所述第一介质层的材料与所述第二介质层的材料相同。
6.如权利要求5所述的闪存结构的形成方法，其特征在于，所述第一介质层和第二介质层的材料为氧化硅。
7.如权利要求1所述的闪存结构的形成方法，其特征在于，形成所述第一介质层的步骤包括：
在所述开口内形成第一介质层膜，所述第一介质层膜还覆盖所述硬掩膜层顶部；
研磨去除高于所述硬掩膜层顶部的第一介质层膜，形成第一初始介质层，所述第一初始介质层顶部与所述硬掩膜层顶部齐平；
回刻蚀去除部分厚度的所述第一初始介质层，形成第一介质层，所述第一介质层的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部。
8.如权利要求1所述的闪存结构的形成方法，其特征在于，去除高于所述第一介质层的侧壁结构和刻蚀阻挡层的工艺为湿法刻蚀工艺或等离子体干法刻蚀工艺。
9.如权利要求1所述的闪存结构的形成方法，其特征在于，所述牺牲侧壁层的材料为氮化硅、碳化硅或碳氮化硅。
10.如权利要求1所述的闪存结构的形成方法，其特征在于，所述牺牲侧壁层的厚度为
Figure FDA0002358437850000021
至
Figure FDA0002358437850000022
11.如权利要求1所述的闪存结构的形成方法，其特征在于，形成所述牺牲侧壁层的步骤包括：形成保形覆盖所述第一介质层表面、所述第一介质层暴露出的硬掩膜层侧壁和顶部表面的牺牲侧壁膜；
采用无掩膜刻蚀工艺去除所述第一介质层表面和硬掩膜层顶部表面的牺牲侧壁膜，在所述第一介质层暴露出的硬掩膜层侧壁上形成牺牲侧壁层。
12.如权利要求11所述的闪存结构的形成方法，其特征在于，形成所述牺牲侧壁膜的工艺为炉管工艺或原子层沉积工艺。
13.如权利要求12所述的闪存结构的形成方法，其特征在于，当形成所述牺牲侧壁膜的工艺为炉管工艺时，所述炉管工艺的工艺参数包括：压强为1毫托-5托，工艺温度为200℃-800℃，向炉管内通入二氯硅烷和氨气，气体流量为1sccm至1000sccm，工艺时间为0.1小时至5小时。
14.如权利要求1所述的闪存结构的形成方法，其特征在于，在所述栅极结构的侧壁形成侧壁结构后，形成所述第一介质层之前，所述形成方法还包括：
在所述栅极结构两侧的衬底内形成源区或漏区；
形成贯穿所述第二介质层和第一介质层并露出所述衬底表面的接触孔的步骤中，所述接触孔露出所述源区或漏区；
在所述接触孔内形成接触孔插塞的步骤中，所述接触孔插塞与所述源区或漏区相接触。
15.一种闪存结构，其特征在于，包括：
衬底；
两个以上栅极结构，位于所述衬底上，所述栅极结构包括浮置栅和位于所述浮置栅上的控制栅；相邻栅极结构之间形成开口；
硬掩膜层，位于所述控制栅上；
侧壁结构，至少位于所述栅极结构的部分侧壁表面，所述侧壁结构的顶部高于所述浮置栅的顶部且低于所述硬掩膜层的顶部；
刻蚀阻挡层，位于所述侧壁结构表面；所述刻蚀阻挡层覆盖所述开口的侧壁；形成所述刻蚀阻挡层的相邻侧壁之间存在间隙；
牺牲侧壁层，位于所述侧壁结构露出的硬掩膜层的侧壁上，所述牺牲侧壁层位于所述侧壁结构和刻蚀阻挡层上方；
源区或漏区，位于所述栅极结构两侧的衬底内；
介质层，位于所述栅极结构之间的衬底上，所述介质层的顶部与所述硬掩膜层的顶部齐平，介质层和牺牲侧壁层的材料设置为去除介质层的速率大于去除牺牲侧壁层的速率；
接触孔插塞，贯穿所述介质层并与所述源区或漏区相连接。
16.如权利要求15所述的闪存结构，其特征在于，所述侧壁结构包括第一氧化硅层、位于所述第一氧化硅层表面的氮化硅层以及位于所述氮化硅层表面的第二氧化硅层。
17.如权利要求15所述的闪存结构，其特征在于，所述刻蚀阻挡层的材料为氮化硅。
18.如权利要求15所述的闪存结构，其特征在于，所述刻蚀阻挡层的厚度为
Figure FDA0002358437850000041
至
Figure FDA0002358437850000042
19.如权利要求15所述的闪存结构，其特征在于，所述牺牲侧壁层的材料为氮化硅、碳化硅或碳氮化硅。
20.如权利要求15所述的闪存结构，其特征在于，所述牺牲侧壁层的厚度为
Figure FDA0002358437850000043
至
Figure FDA0002358437850000044
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