CN111952302B

CN111952302B - 半导体结构及其制造方法

Info

Publication number: CN111952302B
Application number: CN201910414046.0A
Authority: CN
Inventors: 任楷; 王丽婷; 简毅豪
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2019-05-17
Filing date: 2019-05-17
Publication date: 2024-03-22
Anticipated expiration: 2039-05-17
Also published as: CN111952302A

Abstract

本发明提供了一种半导体结构及其制造方法，该结构包含半导体衬底、设置于半导体衬底之上的栅极堆栈、沿着栅极堆栈的侧壁设置的第一氧化物间隙壁、设置于第一氧化物间隙壁上方的保护部、以及设置于半导体衬底之上的层间介电层。第一氧化物间隙壁和保护层介于栅极堆栈与层间介电层之间。本发明实施例所提供的一种半导体结构及其制造方法，改进了动态随机存取内存装置，从而克服了组件尺寸缩小所产生的问题。例如有效地减少了导电材料填入空隙中所可能引发的半导体组件短路的可能性。

Description

半导体结构及其制造方法

技术领域

本发明是有关于一种半导体结构及其制造方法，且特别是有关于动态随机存取内存。

背景技术

动态随机存取内存(Dynamic Random Access Memory，DRAM)装置广泛地应用于消费性电子产品中。为了增加动态随机存取内存装置内的组件密度以及改善其整体表现，目前动态随机存取内存装置的制造技术持续朝向组件尺寸的微缩化而努力。

然而，当组件尺寸持续缩小时，许多挑战随之而生。举例而言，在半导体工艺中，空隙(void)可能会形成于介电材料中。当导电材料填入空隙时，半导体组件可能会发生短路。因此，业界仍需要改进动态随机存取内存装置的制造方法，以克服组件尺寸缩小所产生的问题。

发明内容

本发明实施例提供半导体结构的制造方法。此方法包含提供半导体衬底、形成栅极堆栈于半导体衬底之上、形成氧化物间隙壁沿着栅极堆栈的侧壁以及形成层间介电层于半导体衬底之上。氧化物间隙壁介于层间介电层与栅极堆栈之间。此方法还包含移除氧化物间隙壁的上部以形成空隙、以及形成保护部于空隙中。

本发明实施例提供半导体结构。此半导体结构包含半导体衬底、设置于半导体衬底之上的栅极堆栈、沿着栅极堆栈的侧壁设置的第一氧化物间隙壁、设置于第一氧化物间隙壁上方的保护部、以及设置于半导体衬底之上的层间介电层。第一氧化物间隙壁和保护层介于栅极堆栈与层间介电层之间。

本发明实施例所提供的一种半导体结构及其制造方法，改进了动态随机存取内存装置，从而克服了组件尺寸缩小所产生的问题。例如有效地减少了导电材料填入空隙中所可能引发的半导体组件短路的可能性。

附图说明

为让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：

图1-图11是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。

附图标记：

100～半导体结构

102～半导体衬底

104～栅极堆栈

106～栅极介电层

108～第一导电层

110～阻挡层

112～第二导电层

114～盖层

116～第一氮化物间隙壁

117、121、130～氧化物层

118～第一氧化物间隙壁

119、132～氮化物层

120～第二氮化物间隙壁

122～第二氧化物间隙壁

123～介电材料

124～层间介电层

126～清洁工艺

128～空隙

130’、132’剩余部分

133～保护部

134～凹陷

136～底层

138～中间层

140～顶层

142、144～开口

146～硅化物

148～阻挡层

150～金属材料

152～接触件

D～深度

具体实施方式

以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的实施方式实现，而不应限于本文中所述实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的组件。

图1-图11是根据本发明的一些实施例，绘示形成图11所示半导体结构100在不同阶段的剖面示意图。

根据一些实施例，提供半导体衬底102，如图1所示。在一些实施例中，半导体衬底102可以是元素半导体衬底，例如硅衬底、或锗衬底；或化合物半导体衬底，例如碳化硅衬底、或砷化镓衬底。在一些实施例中，半导体衬底102可以是绝缘体上的半导体(semiconductor-on-insulator，SOI)衬底。

根据一些实施例，形成栅极堆栈104于半导体衬底102之上，如图1所示。根据一些实施例，栅极堆栈104包含依序堆栈于半导体衬底102上的栅极介电层106、第一导电层108、阻挡层110、以及第二导电层112。

在一些实施例中，栅极介电层106由氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)形成，并且透过临场蒸气产生法(in-situ steam generation，ISSG)、热氧化工艺、化学气相沉积(chemical vapor deposition，CVD)工艺、或前述的组合形成栅极介电层106。

在一些实施例中，第一导电层108由半导体材料形成，例如多晶硅(polysilicon)，并且透过化学气相沉积(CVD)工艺形成第一导电层108。在一些实施例中，多晶硅可以是掺杂的或未掺杂的。

在一些实施例中，阻挡层110由氮化钛(TiN)、氮化钽(TaN)、或氮化钨(WN)形成，并且透过物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(CVD)工艺、或前述的组合形成阻挡层110。在一些实施例中，阻挡层110可防止第二导电层112的原子扩散至下方的第一导电层108，并且可以作为第一导电层108与第二导电层112之间的黏着层。

在一些实施例中，第二导电层112由金属材料形成，例如钨(W)、钛(Ti)、铝(Al)、铜(Cu)、钼(Mo)、镍(Ni)、铂(Pt)、或前述的组合，并且透过原子层沉积(atomic layerdeposition，ALD)、化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或前述的组合形成第二导电层112。

根据一些实施例，形成盖层114于栅极堆栈104的上表面之上，如图1所示。在一些实施例中，盖层114由介电材料形成，例如氮化硅(SiN)，并且透过化学气相沉积(CVD)工艺例如等离子增强型化学气相沉积(plasma enhanced CVD，PECVD)形成盖层114。在一些实施例中，盖层114的侧壁与栅极堆栈104的侧壁大致上对齐。

根据一些实施例，形成第一氮化物间隙壁116沿着栅极堆栈104的侧壁和盖层114的侧壁，如图1所示。在一些实施例中，第一氮化物间隙壁116覆盖盖层114的下部。在一些实施例中，第一氮化物间隙壁116由氮化硅形成，并且透过沉积工艺和刻蚀工艺形成第一氮化物间隙壁116。在一些实施例中，沉积工艺包含化学气相沉积(CVD)例如等离子增强型化学气相沉积(PECVD)、原子层沉积(ALD)、或前述的组合。

根据一些实施例，依序顺应性地(conformally)形成氧化物层117、氮化物层119、以及氧化物层121沿着半导体衬底102的上表面、栅极堆栈104的侧壁、盖层114的上表面和侧壁，如图1所示。根据一些实施例，氧化物层117覆盖第一氮化物间隙壁116。

在一些实施例中，氧化物层117是由四乙氧基硅烷(tetraethoxysilane，TEOS)形成的氧化硅，并且透过化学气相沉积(CVD)例如等离子增强型化学气相沉积PECVD)、原子层沉积(ALD)、或前述的组合形成氧化物层117。

在一些实施例中，氮化物层119是氮化硅，并且透过原子层沉积(ALD)、化学气相沉积(CVD)例如等离子增强型化学气相沉积(PECVD)、或前述的组合形成氮化物层119。

在一些实施例中，氧化物层121是氧化硅，并且透过化学气相沉积(CVD)例如等离子增强型化学气相沉积(PECVD)、原子层沉积(ALD)、或前述的组合形成氧化物层121。

根据一些实施例，形成介电材料123于半导体衬底102之上，如图2所示。根据一些实施例，介电材料123覆盖氧化物层121的上表面。根据一些实施例，介电材料123是低介电常数(low-k)介电材料，例如磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、旋涂玻璃(spin-on-glass，SOG)、类似材料、或前述的组合。在一些实施例中，透过化学气相沉积(CVD)例如等离子增强型化学气相沉积(PECVD)、或高密度等离子增强型化学气相沉积(high density plasma CVD，HDP-CVD)、或旋转涂布(spin-on coating)形成介电材料123。

在一些实施例中，介电材料123为旋涂玻璃(SOG)，透过退火工艺将介电材料123平坦化。在一些实施例中，在形成介电材料123(或如果有实施的退火工艺)之后，接着透过例如化学机械抛光(Chemical Mechanical Polishing，CMP)将介电材料123平坦化。

根据一些实施例，对介电材料123进行回刻蚀(etch back)工艺，以形成层间介电层(interlayer dielectric，ILD)124，如图3所示。根据一些实施例，回刻蚀工艺移除盖层114的上表面上方的介电材料123、氧化物层121、氮化物层119、以及氧化物层117，直到暴露出盖层114的上表面。在一些实施例中，回刻蚀工艺移除第一氮化物间隙壁116的较上部分。

根据一些实施例，在回刻蚀工艺之后，氧化物层117、氮化物层119、以及氧化物层121分别形成第一氧化物间隙壁118、第二氮化物间隙壁120、以及第二氧化物间隙壁122。根据一些实施例，层间介电层124、第二氧化物间隙壁122、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、及盖层114的上表面大致上共平面。根据一些实施例，第一氧化物间隙壁118、第二氮化物间隙壁120、第二氧化物间隙壁122各自具有沿着栅极堆栈104侧壁延伸的垂直部分、以及沿着半导体衬底102的上表面延伸的水平部分。

根据一些实施例，与层间介电层124接触的第二氧化物间隙壁122可提供层间介电层接触124氧原子，以增强层间介电层接触124抗介电击穿的能力。

根据一些实施例，对半导体衬底102执行清洁工艺126，如图4所示。在一些实施例中，清洁工艺126是对半导体衬底102的其他区域(未显示)进行刻蚀工艺之后的后段清洁(post clean)工艺。举例而言，上述刻蚀工艺用以形成半导体衬底102的其他区域(未显示)中的栅极结构。根据一些实施例，清洁工艺126除去半导体衬底102上的颗粒、副产物、及/或氧化物，其由刻蚀工艺所产生。根据一些实施例，清洁工艺126使用含氟溶液例如稀释的氢氟酸(dilute hydrofluoric acid，DHF)、及/或缓冲剂。

根据一些实施例，清洁工艺126移除第二氧化物间隙壁122垂直部分的上部，而形成空隙128，如图4所示。根据一些实施例，空隙128暴露出层间介电层124和第二氮化物间隙壁120的侧壁。举例而言，对介电材料123(例如SOG)进行的退火工艺可能会导致层间介电层124与第二氧化物间隙壁122之间的黏着性下降、或者形成间隙于层间介电层124与第二氧化物间隙壁122之间。因此，清洁工艺126的含氟溶液可能会造成第二氧化物间隙壁122垂直部分的上部剥离，而形成空隙128。在一些实施例中，栅极堆栈104一侧的第二氧化物间隙壁122发生剥离而形成空隙128，而栅极堆栈104另一侧的第二氧化物间隙壁122并未发生剥离，如图4所示。

在一些实施例中，空隙128的底部具有凸形轮廓。换言之，第二氧化物间隙壁122被空隙128暴露出来的上表面具有凹形轮廓。在一些实施例中，空隙128的深度D范围在约1奈米(nm)至约20奈米。

根据一些实施例，顺应性地形成氧化物层130沿着空隙128的侧壁和底面(即，被空隙128所暴露出来的层间介电层124的侧壁、第二氮化物间隙壁120的侧壁、和第二氧化物间隙壁122的上表面)，如图5所示。根据一些实施例，氧化物层130还顺应性地沿着层间介电层124、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、以及盖层114的上表面形成。

在一些实施例中，氧化物层130的厚度小于约5奈米，例如范围在约0.5奈米至约5奈米，例如约2奈米。在一些实施例中，氧化物层130是氧化硅，并且透过临场蒸气产生法(ISSG)、原子层沉积(ALD)、化学气相沉积(CVD)、或前述的组合形成氧化物层130。

根据一些实施例，形成氮化物层132于氧化物层130上，如图5所示。氮化物层132填充空隙128的剩余部分，并且形成于层间介电层124、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、以及盖层114上表面之上。在一些实施例中，如果氧化物层130的厚度太厚，在形成氮化物层132的过程中，可能会形成额外的空隙于氮化物层132中。

在一些实施例中，氮化物层132是氮化硅，并且透过化学气相沉积(CVD)例如等离子增强型化学气相沉积(PECVD)、原子层沉积(ALD)、或前述的组合形成氮化物层132。

根据一些实施例，移除形成于层间介电层124的上表面上方的氮化物层132，如图6所示。根据一些实施例，在移除工艺之后，沿着层间介电层124、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、及盖层114的上表面形成的氧化物层130暴露出来，并且氮化物层132的剩余部分132’(后续亦称为氮化物层)留在空隙128中。根据一些实施例，移除工艺包含化学机械抛光(CMP)，后续执行回刻蚀工艺。在一些实施例中，回刻蚀工艺是使用磷酸的湿式刻蚀。

根据一些实施例，在回刻蚀工艺中，氧化物层130作为刻蚀停止层，以保护氧化物层130下方的含氮材料(例如，盖层114、第一氮化物间隙壁116、及/或第二氮化物间隙壁120)不会在回刻蚀工艺期间被移除。

根据一些实施例，在回刻蚀工艺之后，氮化物层132’的上表面的水平高度会低于层间介电层124的上表面，以形成一凹陷134，如图6所示。在一些实施例中，凹陷134的深度小于空隙128的深度，例如小于约2奈米。

根据一些实施例，形成三层屏蔽结构于半导体衬底102之上，如图7所示。根据一些实施例，三层屏蔽结构包含依序形成于氧化物层130和氮化物层132’的上表面之上的底层136、中间层138、以及顶层140。根据一些实施例，对顶层140执行光刻工艺，以形成开口142暴露出中间层138的上表面，如图7所示。

在一些实施例中，底层136由无氮材料形成，例如碳或碳氧化硅(SiOC)。中间层138由抗反射涂层(antireflection coating layer，ARC)形成，例如氮氧化硅(SiON)。顶层140由光阻材料形成。

根据一些实施例，通过顶层140的开口142对层间介电层124、第二氧化物间隙壁122、第二氮化物间隙壁120、第一氧化物间隙壁118进行刻蚀工艺，以形成开口144，如图8所示。根据一些实施例，开口144穿过层间介电层124，并且穿过第二氧化物间隙壁122、第二氮化物间隙壁120、以及第一氧化物间隙壁118的水平部分，以暴露出半导体衬底102的上表面。在一些实施例中，刻蚀工艺是干式刻蚀。

根据一些实施例，在刻蚀工艺之后，移除层间介电层124上表面上方的三层屏蔽结构，例如透过灰化(ash)工艺、湿剥除工艺、或前述的组合。根据一些实施例，接着对半导体衬底102进行清洁工艺。根据一些实施例，清洁工艺除去半导体衬底102之上的颗粒、副产物、及/或氧化物。根据一些实施例，清洁工艺使用含氟溶液，例如稀释的氢氟酸(DHF)、及/或缓冲剂。

根据一些实施例，清洁工艺移除层间介电层124、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、以及盖层114的上表面上方的氧化物层130。根据一些实施例，在清洁工艺之后，氧化物层130的剩余部分130’(后续亦称为氧化物层)留在空隙128中。

根据一些实施例，氧化物层130’与氮化物层132’的组合形成保护部133，如图8所示。根据一些实施例，保护部133形成于层间介电层124与第二氮化物间隙壁120的垂直部分之间。根据一些实施例，保护部133形成于第二氧化物间隙壁122的垂直部分上方。在一些实施例中，保护部133的底部具有凸形轮廓，并且与第二氧化物间隙壁122的具有凹形轮廓的上表面接触且相配合。根据一些实施例，保护部133的侧壁与第二氧化物间隙壁122垂直部分的侧壁大致上对齐。

根据一些实施例，形成硅化物(silicide)146于开口144的底面(即，开口144所暴露出来的半导体衬底102的上表面)，如图9所示。在一些实施例中，硅化物146是硅化钴(CoSi)、硅化镍(NiSi)、硅化钛(TiSi)、或前述的组合。形成硅化物146的步骤可包含沉积工艺、退火工艺、以及刻蚀工艺。

根据一些实施例，顺应性地形成阻挡层148沿着开口144的侧壁(即，开口144所暴露出来的层间介电层124、第二氧化物间隙壁122、第二氮化物间隙壁120、及第一氧化物间隙壁118的表面)、以及硅化物146的上表面，如图9所示。根据一些实施例，阻挡层148还顺应性地沿着层间介电层124、保护部133、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、以及盖层114的上表面形成。根据一些实施例，阻挡层148形成于凹陷134中。

在一些实施例中，阻挡层148由钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、或前述的组合形成，并且透过原子层沉积(ALD)、物理气相沉积(PVD)、或前述的组合形成。在一些实施例中，在形成阻挡层148之前，可对半导体衬底102进行前清洁工艺(pre-clean)，其使用还原性气体的等离子体，例如氩(Ar)等离子体或NH3，以移除原生氧化物。

根据一些实施例，形成金属材料150于阻挡层148之上，如图10所示。根据一些实施例，金属材料150填充开口144的剩余部分。根据一些实施例，金属材料150还形成于凹陷134中。

在一些实施例中，金属材料150是钨(W)、铜(Cu)、铝(Al)、金(Au)、铬(Cr)、镍(Ni)、铂(Pt)、钛(Ti)、或前述的组合，并且金属材料150透过原子层沉积(ALD)、物理气相沉积(PVD)、或前述的组合形成。

根据一些实施例，移除层间介电层124上表面上方的金属材料150和阻挡层148，以形成接触件152，如图11所示。在一些实施例中，移除工艺是化学机械抛光(CMP)。

根据一些实施例，接触件152穿过层间介电层124、以及第二氧化物间隙壁122、第二氮化物间隙壁120、和第一氧化物间隙壁118的水平部分落在半导体衬底102上。在一些实施例中，接触件152落在半导体衬底102的源极/漏极区(未显示)上、并且与源极/漏极区电连接。

在移除工艺之后，暴露出层间介电层124、保护部133、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116、以及盖层114的上表面。根据一些实施例，凹陷134在移除工艺中被移除，使得接触件152、层间介电层124、保护部133、第二氮化物间隙壁120、第一氧化物间隙壁118、第一氮化物间隙壁116以及盖层114的上表面大致上共平面。

在形成接触件152之后，制得半导体结构100。在一些实施例中，可以在半导体结构100之上形成电容器结构(未显示)，以形成动态存取内存(DRAM)。

在本发明实施例中，半导体结构100包含半导体衬底102、以及设置于半导体衬底102之上的栅极堆栈104。半导体结构100还包含依序沿着栅极堆栈104的侧壁设置的第一氮化物间隙壁116、第一氧化物间隙壁118、第二氮化物间隙壁120、以及第二氧化物间隙壁122。半导体结构100还包含设置于第二氧化物间隙壁122上方的保护部133、以及设置于半导体衬底102之上的层间介电层124。保护部133填充形成于层间介电层124与第二氮化物间隙壁120之间的空隙128(显示于图4)。

值得注意的是，由于空隙128可能在半导体衬底102之上横向延伸，若空隙中填充导电材料，导电材料可能会导致半导体组件发生短路。在本发明实施例中，在第二氧化物间隙壁122之上形成保护部133填充空隙128，以防止导电材料(例如，硅化物146、阻挡层148、金属材料150)形成于空隙128中。因此，保护部避免了导电材料形成于空隙中所引发的电可靠性问题，从而提升半导体装置的制造良品率和可靠性。

虽然本发明已以多个实施例描述如上，然而这些实施例并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可做些许的更改、变动与润色。因此本发明保护范围当视前附的权利要求所界定者为准。

Claims

1.一种半导体结构的制造方法，其特征在于，包括：

提供一半导体衬底；

形成一栅极堆栈于该半导体衬底之上；

形成一氧化物间隙壁沿着该栅极堆栈的一侧壁；

形成一层间介电层于该半导体衬底之上，其中该氧化物间隙壁介于该层间介电层与该栅极堆栈之间；

移除该氧化物间隙壁的一上部以形成一空隙；以及

形成一保护部于该空隙中。

2.如权利要求1所述的半导体结构的制造方法，其特征在于，移除该氧化物间隙壁的该上部包括一清洁工艺，该清洁工艺使用一含氟溶液。

3.如权利要求1所述的半导体结构的制造方法，其特征在于，还包括：形成一氮化物间隙壁沿着该栅极堆栈的该侧壁，该氮化物间隙壁介于该氧化物间隙壁与该栅极堆栈之间。

4.如权利要求1所述的半导体结构的制造方法，其特征在于，形成该保护部的步骤包括：

形成一氧化物层沿着该空隙的侧壁和底面、及该层间介电层的一上表面；以及

形成一氮化物层于该氧化物层上且填充该空隙。

5.如权利要求4所述的半导体结构的制造方法，其特征在于，形成该保护部的步骤还包括：移除该氮化物层在该层间介电层的该上表面之上的一部分，移除该氮化物层的步骤包含一回刻蚀工艺，在该回刻蚀工艺中，该氧化物层作为一刻蚀停止层。

6.一种半导体结构，其特征在于，包括：

一半导体衬底；

一栅极堆栈，设置于该半导体衬底之上；

一第一氧化物间隙壁，沿着该栅极堆栈的一侧壁设置；

一第一氮化物间隙壁，沿着该栅极堆栈的该侧壁设置，且介于该第一氧化物间隙壁与该栅极堆栈之间；

一保护部，设置于该第一氧化物间隙壁的上方，其中该保护部的底部具有凸形轮廓，其中该保护部包括一氧化物层以及设置于该氧化物层之上的一氮化物层；以及

一层间介电层，设置于该半导体衬底之上，其中该第一氧化物间隙壁和该保护部介于该栅极堆栈与该层间介电层之间，其中该氧化物层沿着该层间介电层的一侧壁、该第一氧化物间隙壁的一上表面、以及该第一氮化物间隙壁的一侧壁设置。

7.如权利要求6所述的半导体结构，其特征在于，还包括：一第二氧化物间隙壁，沿着该栅极堆栈的该侧壁设置，且介于该第一氮化物间隙壁与该栅极堆栈之间。

8.如权利要求6所述的半导体结构，其特征在于，还包括：一第二氮化物间隙壁，设置于该栅极堆栈的该侧壁上。

9.如权利要求6所述的半导体结构，其特征在于，还包括：一接触件，设置于该半导体衬底之上，且与该栅极堆栈之间被该第一氧化物间隙壁、该保护部、以及该第一氮化物间隙壁分隔。

10.如权利要求6所述的半导体结构，其特征在于，该氮化物层的一上表面、该层间介电层的一上表面、以及该第一氮化物间隙壁的一上表面为共平面。

11.如权利要求6所述的半导体结构，其特征在于，该保护部的一侧壁与该第一氧化物间隙壁的一侧壁对齐。