TW202245013A - 積體電路結構 - Google Patents

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Abstract

一種積體電路結構，包含基板、電晶體、第一介電質層、金屬接觸、第一低k介電質層、第二介電質層、第一金屬特徵。電晶體位於基板上方。第一介電質層位於電晶體上方。金屬接觸位於第一介電質層內並與電晶體電連接。第一低k介電質層位於第一介電質層上方。第二介電質層位於第一低k介電質層且第二介電質層的一介電常數高於第一低k介電質層的一介電常數。第一金屬特徵延伸穿越第二介電質層和第一低k介電質層至金屬接觸。

Description

積體電路結構及其形成方法
無。
無半導體積體電路(integrated circuit；IC)工業歷經了指數性的成長。積體電路材料及設計的技術發展已創造了數代積體電路，每一代皆有比上一代更小且更複雜之電路。積體電路的演化的過程中，功能密度(如每個晶片內的互連接元件之數量)不斷提升，而元件尺寸(如製程所能製造出的最小組件)則不斷縮小。尺寸縮小的製程一般提供了生產效率的提升以及減少相關的浪費。尺寸的縮小亦增加了製程及生產的複雜性。
無。
以下揭露內容提供許多不同實施例或實例，用於實施提供的標的的不同特徵。以下描述組件及配置的具體實例以簡化本揭露內容。當然，此等僅為實例，且並不意欲為限制性。舉例而言，在接下來的描述中，第一特徵在第二特徵上方或上的形成可包括第一與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一與第二特徵之間使得第一與第二特徵可不直接接觸的實施例。此外，在各種實例中，本揭露內容可重複參考數字及/或字母。此重複係為了簡單且清晰的目的，且自身並不規定論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，諸如「在……之下（beneath）」、「在……下方（below）」、「下部（lower）」、「在……上方（above）」及「上部（upper）」及類似者的空間相對術語可在本文中用以描述如在圖中圖示的一個元件或特徵與另一元件或特徵的關係。除了圖中描繪的定向之外，該些空間相對術語意欲亦涵蓋在使用或操作中的元件的不同定向。可將設備以其他方式定向（旋轉90度或以其他定向），且同樣地可將本文中使用的空間相對描述詞相應地作出解釋。
第1圖示出了根據一些實施例的半導體基板50，其中半導體基板50上方可以形成各種電子元件。一般來說，第1圖所示的基板50可以包括體半導體基板或絕緣體上矽(silicon-on-insulator；SOI)基板。 SOI基板包括位於作為SOI基板的主動層的薄半導體層下方的絕緣體層。主動層的半導體和體半導體通常包括晶體半導體材料矽，但也可以包括一種或多種其他半導體材料，例如鍺、矽鍺合金、化合物半導體（例如GaAs、AlAs、InAs、GaN、AlN）等），或它們的合金（例如，Ga xAl 1-xAs、Ga xAl 1-xN、In xGa 1-xAs 等）、氧化物半導體（例如，ZnO、SnO 2、TiO 2、Ga 2O 3等）或它們的組合。半導體材料可以是摻雜的或未摻雜的。亦可使用其他的基板，包括多層基板、梯度基板或混合晶向基板。
鰭式場效應電晶體 (FinFET) 元件 60 設置在基板 50 上。在一些實施例中，第1圖 中所示的 FinFET 元件 60 是三維 MOSFET 結構，形成於半導體的鰭狀的條帶突起可稱為鰭58。第1圖中所示的橫截面是在沿鰭狀物的長軸方向截取，此方向平行於源極/汲極區54之間的電流方向。鰭58可以藉由使用微影和蝕刻技術。例如，可以使用間隔物圖像轉移(spacer image transfer；SIT)圖案化技術。在此方法中，犧牲層形成在基板上方並使用合適的微影和蝕刻製程圖案化以形成心軸(mandrel)。使用自對準製程在心軸旁邊形成間隔物。然後藉由適當的選擇性蝕刻製程去除犧牲層。每個剩餘的間隔物可作為硬遮罩，並藉由使用例如反應離子蝕刻(RIE)將溝槽蝕刻到基板50中來圖案化相應的鰭58。第1圖示出了單個鰭片58，然而基板50可以包括任何數量的鰭片。
在第1圖中，沿著鰭58的相對側壁形成的淺溝槽隔離(shallow trench isolation；STI)區62。STI區62可以藉由沉積一種或多種介電材料(例如，氧化矽)以完全填充溝槽並圍繞鰭片，接著使介電材料的頂面凹陷而形成。STI區域62的介電材料可以使用高密度電漿化學氣相沉積（HDP-CVD）、低壓CVD（LPCVD）、次大氣壓CVD（sub-atmosphericCVD；SACVD）、可流動CVD（FCVD）、旋塗，及/或類似者，或其組合。在沉積之後，可以執行退火製程或固化製程。在一些情況下，STI區62可以包括襯墊，例如藉由氧化矽表面而生長的熱氧化物襯墊。凹陷製程可以使用例如平坦化製程（例如，化學機械研磨（CMP）），接著執行可以使STI區域62中的介電材料的表面的頂部凹陷的選擇性蝕刻製程（例如，濕蝕刻或乾蝕刻，或它們的組合），使得鰭58的上部從周圍的絕緣STI區域62中突出。在一些情況下，用於形成鰭58的圖案化硬遮罩也可以藉由平坦化製程去除。
在一些實施例中，第1圖所示的FinFET元件60的閘極結構68是可以使用後閘極製程形成的高k金屬閘極(HKMG)閘極結構。在後閘極製程中，在形成STI區62之後形成犧牲虛設閘極結構(未示出)。虛設閘極結構可以包括虛設閘極介電質、虛設閘電極和硬遮罩。首先，可以沉積虛設閘極介電材料(例如，氧化矽、氮化矽等)。接下來，可以在虛設閘極介電質上方沉積虛設閘極材料(例如，非晶矽、多晶矽等)，然後平坦化(例如，藉由CMP)。可以在虛設閘極材料上方形成硬遮罩層(例如，氮化矽、碳化矽等)。然後藉由圖案化硬遮罩並使用合適的微影和蝕刻技術將該圖案轉移到虛設閘極介電質和虛設閘極材料來形成虛設閘極結構。虛設閘極結構可以沿著突出鰭的多側延伸並且在 STI 區域 62 的表面上方的鰭之間延伸。如下文更詳細描述的，虛設閘極結構可以由 HKMG 閘極結構 68替換，如圖中所示。第1圖右側所示的HKMG閘極結構68（在鰭58的頂部）是主動HKMG閘極結構的範例。用於形成虛設閘極結構和硬遮罩的材料可以使用任何合適的方法沉積，例如CVD、電漿增強CVD(PECVD)、原子層沉積(ALD)、電漿增強ALD(PEALD)等，或藉由半導體表面的熱氧化，或其組合。
第1圖所示的FinFET 60的源極/汲極區54以及間隔物72可形成為與虛設閘極結構自對準。可以藉由在完成虛設閘極圖案化之後執行的間隔物介電質層的沉積和非等向性蝕刻來形成間隔物72。間隔物介電質層可包括一種或多種介電材料，例如氧化矽、氮化矽、氮氧化矽、碳化矽、碳氮化矽等，或其組合。非等向性蝕刻製程從虛設閘極結構的頂部去除間隔物介電質層，留下間隔物72沿著虛設閘極結構的側壁橫向延伸到鰭的表面的一部分上（如圖中右側所示) 或 STI的表面。
源極/汲極區 54 是與半導體鰭 58 直接接觸的半導體區。在一些實施例中，源極/汲極區 54 可以包括重摻雜區和相對輕摻雜的汲極延伸區，或 LDD 區。通常，重摻雜區使用間隔物72與虛設閘極結構隔開，而LDD區可以在形成間隔物72之前形成，因此在間隔物72下方延伸，並且在一些實施例中，進一步延伸到虛設閘極結構下方的半導體部分。 LDD區可以例如藉由使用離子注入製程注入摻雜劑(例如，As、P、B、In等)來形成。
源極/汲極區 54 可以包括磊晶生長區。例如，在形成LDD區之後，可以形成間隔物72，隨後可以藉由蝕刻鰭形成凹槽，然後重摻雜源區和漏區可與間隔物72自對準地形成，藉由沉積製程，例如選擇性磊晶生長 (SEG) 製程在凹槽中形成晶體半導體材料，該製程可以填充凹槽，並且通常延伸超出鰭的原始表面以形成凸起的源極/汲極結構，如第1圖 所示。半導體材料可以是元素的(例如Si、或Ge等)或合金(例如Si 1-xC x或Si 1-xGe x等)。 SEG可以使用任何合適的磊晶生長方法，例如氣相/固相/液相磊晶（VPE、SPE、LPE）或金屬有機CVD（MOCVD）或分子束磊晶（MBE）等。高劑量（例如，約10 14cm -2至10 16cm -2）的摻雜劑可以在選擇性磊晶生長期間原位或藉由在選擇性磊晶生長之後執行的離子注入製程被引入到重摻雜源極/汲極區54中，或其組合。
第一層間介電質 (ILD) 層76 (見第1圖) 沉積在結構上。在一些實施例中，可在沉積ILD材料之前沉積具有合適介電質(例如，氮化矽、碳化矽等或其組合)的接觸蝕刻停止層(CESL)(未示出)。可執行平坦化製程（例如，CMP）以從虛設閘極上方去除多餘的 ILD 材料和任何剩餘的硬遮罩材料以形成一頂面，其中虛設閘極材料的此頂面曝露且可以與第一ILD層76的頂面實質上共面。接著，可以藉由使用一種或多種蝕刻技術去除虛設閘極結構以在對應的間隔物72之間形成溝槽來形成第1圖所示的HKMG閘極結構68。沉積包括一種或多種介電質的替代閘極介電質層66，接著沉積包括一種或多種導電材料的替代導電閘極層64以完全填充凹槽。可以使用例如CMP製程從第一ILD層76的頂表面上方去除導電閘極層64和閘極介電質層66的多餘部分。如第1圖所示，所得結構可以是基本共面的表面，其包括第一ILD層76的暴露頂面、間隔物72以及鑲嵌在相應間隔物72之間的閘極介電質層66和導電閘極層64的剩餘部分。
源極/汲極接觸73形成在第一ILD層76中並且與FinFET 60的源極/汲極區54進行電連接。源極/汲極接觸73可以使用微影技術形成。例如，可以在第一ILD層76上方形成圖案化遮罩並且蝕刻延伸穿過第一ILD層76和第一ILD層76下方的CESL(未示出)形成開口以暴露源極/汲極區54的部分。在一些實施例中，可以使用非等向性乾蝕刻製程進行蝕刻。
在一些實施例中，可以在第一ILD層76中的開口中形成導電襯墊。隨後，用導電填充材料填充開口。襯墊包括用於減少導電材料從源極/汲極接觸73向外擴散到周圍介電材料中的金屬。在一些實施例中，襯墊可以包括兩個金屬層。第一金屬層與源極/汲極區54中的半導體材料接觸，隨後可與源極/汲極區54中的重摻雜半導體發生化學反應以形成低電阻歐姆接觸，之後未反應的金屬可能會被移除。例如，如果源極/汲極區54中的重摻雜半導體是矽或矽鍺合金半導體，則第一金屬層可以包括Ti、Ni、Pt、Co、其他合適的金屬或它們的合金。導電襯墊的第二金屬層可以另外包括其他金屬(例如，TiN、TaN、Ta或其他合適的金屬，或它們的合金)。可以使用任何可接受的沉積技術將導電填充材料（例如，W、Al、Cu、Ru、Ni、Co、這些的合金、它們的組合等）沉積在導電襯墊層上以填充接觸開口（例如，CVD、ALD、PEALD、PECVD、PVD、ECP、化學鍍等，或其任何組合）。接下來，可以使用平坦化製程（例如，CMP）從第一ILD層76的表面上方去除所有導電材料的多餘部分。所得導電插塞延伸到第一ILD層76中並且構成源極/汲極接觸 73 與電子元件的電極進行物理和電連接，例如第1圖 中所示的 FinFET元件60。
如第1圖所示，可以在第一ILD層76上方沉積第二ILD層78。在一些實施例中，形成第一ILD層76和第二ILD層78的絕緣材料可以包括氧化矽，磷矽玻璃 (PSG)、硼矽玻璃 (BSG)、硼摻雜磷矽玻璃 (BPSG)、未摻雜矽玻璃 (USG)、低介電常數 (low-k) 介電質，例如氟矽玻璃 (FSG)、碳氧化矽 ( SiOCH)、碳摻雜氧化物(CDO)、可流動氧化物或多孔氧化物(例如，幹凝膠/氣凝膠)等，或它們的組合。用於形成第一ILD層76和第二ILD層78的介電材料可以使用任何合適的方法沉積，例如CVD、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋塗，和/或類似物，或其組合。
閘極介電質層66包括例如高k介電材料，例如金屬的氧化物和/或矽酸鹽（例如Hf、Al、Zr、La、Mg、Ba、Ti的氧化物和/或矽酸鹽） 、和其他金屬）、氮化矽、氧化矽等，或它們的組合，或它們的多層。在一些實施例中，導電閘極層64可以是多層金屬閘極堆疊，其包括在閘極介電質層66頂部連續形成的阻擋層、功函數層和閘極填充層。阻擋層的示例材料包括TiN 、TaN、Ti、Ta等，或其多層組合。對於p型FET，功函數層可以包括TiN、TaN、Ru、Mo、Al，對於n型FET可以包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr .可以使用其他合適的功函數材料，或它們的組合，或多層。填充凹槽的其餘部分的閘極填充層可以包括諸如Cu、Al、W、Co、Ru等的金屬，或者它們的組合，或者它們的多層。用於形成閘極結構的材料可以藉由任何合適的方法沉積，例如CVD、PECVD、PVD、ALD、PEALD、電化學鍍(ECP)、化學鍍等。
如第1圖所示，源極/汲極導電柱74形成在第二ILD層78中並且與對應的源極/汲極接觸73進行電連接。閘極接觸75形成在第二ILD層78中並且分別與FinFET元件60的對應導電閘極層64電連接。閘極接觸75、源極/汲極接觸 73 和源極/汲極導電柱 74 可以稱為中端 (middle-end-of-line；MEOL) 導電特徵，其電連接線前端 (front-end-of-line；FEOL；) 導電特徵（例如，閘極結構 68 和/或源極/汲極區 54）到後端（back-end-of-line；BEOL）導電特徵（例如，互連結構 106 中的金屬導電柱和金屬線，如第 22圖 所示）。閘極接觸75和源極/汲極導電柱74可以使用微影技術形成。例如，可以在第二ILD層78上方形成圖案化遮罩並蝕刻延伸穿過第二ILD層78形成開口以暴露STI區域62和源極/汲極接觸73上方的閘極電極的一部分。在部分實施例中，可以使用非等向性乾蝕刻製程來蝕刻開口。
在一些實施例中，可以在第二ILD層78中的開口中形成導電襯墊。隨後，用導電填充材料填充開口。襯墊包括用於減少導電材料從閘極接觸75和源極/汲極導電柱74向外擴散到周圍介電材料中的金屬。在一些實施例中，襯墊可以包括兩個金屬層。第一金屬層可以包括Ti、Ni、Pt、Co、其他合適的金屬或它們的合金。導電襯墊的第二金屬層可以另外包括其他金屬(例如，TiN、TaN、Ta或其他合適的金屬，或它們的合金)。可以使用任何可接受的沉積技術（例如，CVD、ALD、PEALD、PECVD、PVD、ECP、化學鍍等，或其任何組合）在導電襯墊層上沉積導電填充材料以填充接觸開口.導電填充材料可以是鎢(W)或其他合適的導電材料，例如Al、Cu、Ru、Ni、Co、這些的合金、它們的組合等。接下來，可以使用平坦化製程（例如，CMP）從第二ILD層78的表面上方去除所有導電材料的多餘部分。所得導電插塞延伸到第二ILD層78中並且構成閘極接觸75和源極/汲極導電柱74分別與導電閘極層64和源極/汲極接觸73進行物理和電連接。
在一些實施例中，源極/汲極接觸73、源極/汲極導電柱74和閘極接觸75中的每一個可以包括倒梯形橫截面輪廓。即，源極/汲極接觸73、源極/汲極導電柱74和閘極接觸75的寬度可以隨著距基板50的距離增加而增加。
參考第2圖，在ILD層78上形成金屬層145。在一些實施例中，金屬層145的材料可以包括銅或銅合金，或其他合適的導電材料，例如銀，金、鎢、鋁或其他合適的材料。在一些實施例中，金屬層145可以藉由例如CVD、ALD、PVD等形成。
參考第3圖，金屬層145被圖案化以形成多個導電柱插塞146。在一些實施例中，金屬層145可以藉由例如形成遮罩層(例如，光阻）在金屬層 145 上，圖案化遮罩層以暴露金屬層 145 的部分，並蝕刻金屬層 145 的暴露部分。金屬層 145 的剩餘部分被稱為導電柱插塞 146。在一些在實施例中，導電柱插塞146可以分別與閘極接觸75和源極/汲極導電柱74接觸。在一些實施例中，每個導電柱插塞146的底面可以比每個閘極接觸75的頂面和/或每個源極/汲極導電柱74的頂面更寬，這將降低導電柱插塞146和對應的閘極接觸75或源極/汲極導電柱74之間的電阻。在一些其他實施例中，每個導電柱插塞146的底面可以等於或窄於每個閘極接觸75的頂面和/或每個源極/汲極導電柱74的頂面。
在一些實施例中，導電柱插塞146可以包括梯形橫截面輪廓。即，導電柱插塞146的寬度可以隨著與基板50的距離增加而減小。換言之，導電柱插塞146的頂面比導電柱插塞146的底面窄。在一些實施例中，每個導電柱插塞146具有與ILD層78的頂面接觸的底面。
參考第4圖，擴散阻擋層150形成在基板50上方並覆蓋導電柱插塞146和ILD層78。在一些實施例中，擴散阻擋層150可以以保形方式沉積，使得擴散阻擋層150可以沿著導電柱插塞146和ILD層78的暴露表面延伸。在一些實施例中，擴散阻擋層150可以包括阻擋材料，例如鈦(Ti)、氮化鈦(TiN)、鉭 (Ta)、氮化鉭 (TaN) 及其組合，並且可以使用 CVD、ALD、PVD 等形成。
參考第5A圖。圖案化擴散阻擋層150以在每個導電柱插塞146的相對側壁上形成擴散阻擋層151。在一些實施例中，可以藉由例如非等向性蝕刻製程來圖案化擴散阻擋層150以移除位於導電柱栓塞146的頂面和蝕刻停止層140的頂面的擴散阻擋層150的水平部分。在蝕刻製程之後，擴散阻擋層150的剩餘部分可以稱為擴散阻擋層151。如第5B圖所示，在部分實施例中，在導電柱插塞146為圓柱，並在上視圖中具有圓形輪廓，其中擴散阻擋層151在對應的導電柱插塞146周圍形成環形結構。
在形成擴散阻擋層 151 之後，擴散阻擋層 151 和相應的導電柱插塞 146 可以統稱為金屬導電柱 155。在一些實施例中，每個金屬導電柱 155 包括導電柱插塞 146 和內襯在導電柱插塞 146相對側壁上的擴散阻擋層151。在一些實施例中，擴散阻擋層151的底面與ILD層78接觸，並且與過導電柱插塞 146的底面基本齊平。
參考第6圖。介電質層160形成在金屬導電柱155上方並填充金屬導電柱155之間的空間。在一些實施例中，介電質層160與ILD層78的頂面接觸，並與金屬導電柱155的側壁和頂面接觸。更詳細地說，介電質層160與擴散阻擋層151的外側壁和頂面接觸，並與導電柱插塞146的頂面接觸。
在一些實施例中，介電質層160可以由低k介電材料形成，例如摻氫碳氧化矽(SiOC:H)。因此，介電質層160也可稱為低k介電質層。在一些實施例中，介電質層160的介電常數在約200Å至約1000Å的範圍內。在介電質層160由摻氫碳氧化矽(SiOC:H)製成的一些實施例中，介電質層160的介電常數約為2.6≤k≤3.3。介電質層160可以用高密度電漿CVD（HDPCVD）、PECVD製程、ALD製程、電漿增強ALD（PEALD）製程或其他合適的沉積製程沉積。
參考第7圖。執行CMP製程以去除介電質層160的多餘材料，直到暴露金屬導電柱155。在一些實施例中，在CMP製程之後，介電質層160的頂面基本上與金屬導電柱155的頂面齊平。更詳細地，執行CMP製程以將介電質層160的頂面從高於金屬導電柱155的頂面的位置到與金屬導電柱155的頂面齊平的位置。在一些實施例中， CMP製程可省略不執行。
參考第8圖，介電質層160被回蝕刻以在金屬導電柱155之間形成凹槽R1。因此，金屬導電柱155的上部的側壁被暴露。更詳細地，擴散阻擋層151的上部的側壁被暴露。
在一些實施例中，介電質層160的頂面從與金屬導電柱155的頂面齊平的位置降低到低於金屬導電柱155的頂面的位置。如果第7圖的CMP製程被省略，則可以對第6圖所示的結構進行回蝕製程。在這種情況下，回蝕製程將介電質層160的頂面從高於金屬導電柱155的頂面的位置降低至低於金屬導電柱155的頂面的位置。
參考第9圖。介電質層165形成在金屬導電柱155上方並填充金屬導電柱155之間的凹槽R1。在一些實施例中，介電質層165與介電質層160的頂面接觸，並與金屬導電柱155的側壁和頂面接觸。更詳細地說，介電質層160與金屬導電柱155的側壁的上部和金屬導電柱155的頂面接觸。
在一些實施例中，介電質層165可以包括具有比介電質層160更高的介電常數的介電材料。在介電質層165由氧化矽製成的一些實施例中，介電質層165的介電常數大約是 3.9。在一些實施例中，介電質層160的碳原子百分比可高於介電質層165的碳原子百分比。另一方面，介電質層160的氧原子百分比可低於介電質層165的氧原子百分比。介電質層165可以包括氧化矽。介電質層165可以用高密度電漿CVD(HDPCVD)、PECVD、可流動CVD製程或其他合適的沉積製程沉積。
參考第10圖。執行CMP製程以去除介電質層165的多餘材料直到暴露金屬導電柱155。在一些實施例中，在CMP製程之後，介電質層165的頂面實質上與金屬導電柱155的頂面齊平。更詳細地，執行CMP製程以將介電質層165的頂面從從高於金屬導電柱155的頂面的位置降低到與金屬導電柱155的頂面齊平的位置。在一些實施例中，介電質層160和165可以統稱為金屬間介電質  (inter-metal dielectric；IMD)層166。
在CMP製程完成之後，介電質層160具有高度Hl而介電質層165具有高度H2。在一些實施例中，介電質層160的高度H1大於介電質層165的高度H2。換句話說，介電質層160在垂直方向上比介電質層165厚。
介電質層165可以作為介電質層160的保護層。在一些實施例中，如果介電質層160暴露於蝕刻製程（例如，乾蝕刻或濕蝕刻）或對金屬導電柱155執行的金屬處理製程，介電質層160的表面容易被破壞。藉由在介電質層160上方形成介電質層165，可以保護介電質層160免受後續製程的影響，進而提高元件可靠性。例如，可以提高元件的時間相關介電質崩潰(time dependent dielectric breakdown；TDDB) 和介電電壓崩潰 (dielectric voltage breakdown；VBD) 性能。
在一些實施例中，介電質層165的高度H2在從大約100Å到大約300Å的範圍內。如果介電質層165的高度H2太大(例如，遠大於300Å)，介電質層160的高度H1會相應地減小，使得整體介電常數太高。如果介電質層165的高度H2太小(例如，遠低於100Å)，介電質層165可能不足以保護下面的介電質層160。
在一些實施例中，在完成 CMP 製程之後，介電質層 160 可以包括每個位於兩個相鄰金屬導電柱 155 之間的導電柱間介電部分 160S，且介電質層 165 可以包括每個位於兩個相鄰金屬導電柱 155 之間的導電柱間介電部分 165S，其中介電質層165的導電柱間介電部分165S在介電質層160的導電柱間介電部分160S之上。在一些實施例中，介電質層160的導電柱間介電部分160S與介電質層165的導電柱間介電部分165S可以包括倒梯形橫截面輪廓。即，介電質層160的導電柱間介電部分160S的寬度和介電質層165的導電柱間介電部分165S的寬度可以隨著距基板50的距離增加而增加。換言之，介電質層160的導電柱間介電部分160S的頂面寬於介電質層160的導電柱間介電部分160S的底面，而介電質層165的導電柱間介電部分165S的頂面寬於介電質層165的導電柱間介電部分165S的底面。在一些實施例中，介電質層165的導電柱間介電部分165S的頂面寬於介電質層160的導電柱間介電部分160S的頂面，且介電質層165的導電柱間介電部分165S的底面寬於介電質層160的導電柱間介電部分160S的底面。
參考第11圖，在介電質層165上方形成金屬層245。金屬層245與金屬導電柱155接觸。在一些實施例中，金屬層245的材料可以包括銅或銅合金，或其他合適的導電材料，例如銀、金、鎢、鋁或其他合適的材料。在一些實施例中，金屬層245可以藉由例如CVD、ALD、PVD等形成。
請參考第12圖，對金屬層245進行圖案化，形成多條金屬線246。金屬導電柱155的維度在縱向上最長，而金屬線246的維度在橫向上最長，因此金屬導電柱155可用於垂直傳導電流並用於電連接位於垂直相鄰兩層的兩個導電特徵，而金屬線246可用於橫向傳導電流並用於在一層內分配電訊號和電力。在一些實施例中，可以藉由例如在金屬層245上方形成遮罩層(例如，光阻)、圖案化遮罩層以暴露金屬層245的部分以及蝕刻暴露的部分來圖案化金屬層245。金屬層245的剩餘部分可稱為金屬線246。在一些實施例中，金屬線246與對應的金屬導電柱155接觸。
在一些實施例中，在蝕刻金屬層245期間，介電質層165可以充當保護層以保護介電質層160，因為由SiO2製成的介電質層165比介電質層160更不容易被損壞由 SiCO:H 製成。在一些實施例中，蝕刻金屬層245的蝕刻劑可以是NF3、CH4、C2H6、C3F8、CxHyFz。
在一些實施例中，每條金屬線246可以包括梯形橫截面輪廓。即，金屬線246的寬度可以隨著與襯底50的距離增加而減小。換言之，金屬線246的頂面比金屬線246的底面窄。在一些實施例中，金屬線246具有與介電質層165、導電柱插塞146和擴散阻擋層接觸的底面151。
參考第13圖，形成擴散阻擋層251每條金屬線246的相對側壁上。在一些實施例中，擴散阻擋層251可以藉由下列方法形成，例如，在金屬線246和介電質層165上方沉積擴散阻擋層，並執行非等向性蝕刻製程移除位在介電質層165頂面和金屬線246頂面上的擴散阻擋層的水平部分。蝕刻製程後，剩餘部分的擴散阻擋層可以被稱為擴散阻擋層 251。
在形成擴散阻擋層 251 之後，擴散阻擋層 251 和相對應的金屬線 246 可以統稱為金屬線結構 255。在一些實施例中，每個金屬線結構 255 包括金屬線 246 和位在金屬線246的相對側壁上的擴散阻擋層251。在一些實施例中，擴散阻擋層251的底面與介電質層165接觸，且與金屬線246的底面實質上齊平。在實施例中，擴散阻擋層251藉由金屬線246與金屬導電柱155隔開。
參考第14圖，介電質層260形成在金屬線結構255上方並填充金屬線結構255之間的空間。在一些實施例中，介電質層260與介電質層165的頂面接觸並與金屬線結構255的側壁和頂面接觸。更詳細地說，介電質層260與擴散阻擋層251的外側壁和頂面接觸，並與金屬線 246的頂面接觸。
在一些實施例中，介電質層260可以由低k介電材料形成，例如摻氫碳氧化矽(SiOC:H)。因此，介電質層260也可稱為低k介電質層。在一些實施例中，介電質層260的介電常數在約2.6至約3.5的範圍內。在介電質層260由摻氫碳氧化矽(SiOC:H)製成的一些實施例中，介電質層260的介電常數約為3.9。介電質層260可以用高密度電漿CVD(HDPCVD)或PECVD製程或可流動CVD製程沉積。在一些實施例中，介電質層260可以包括比介電質層165低的介電常數。
參考第15圖，執行CMP製程以去除介電質層260的多餘材料直到暴露金屬線結構255。在一些實施例中，在CMP製程之後，介電質層260的頂面實質上與金屬線結構255的頂面齊平。更詳細地，執行CMP製程以將介電質層260的頂面從高於金屬線結構255頂面的位置降低到與金屬線結構255的頂面齊平的位置。在一些其他實施例中， CMP製程可以省略。
參考第16圖，介電質層260被回蝕以在金屬線結構255之間形成凹槽R2。因此，金屬線結構255的上部的側壁被暴露。更詳細而言，金屬線結構255的擴散阻擋層251的上部的側壁被暴露。
在一些實施例中，介電質層260的頂面從與金屬線結構255的頂面齊平的位置降低到低於金屬線結構255頂面的位置。在第18圖的CMP製程被省略的實施例中，可以對第17圖所示的結構進行回蝕製程。在這種情況下，回蝕製程將介電質層260的頂面從高於金屬線結構255頂面的位置降低至低於金屬線結構255頂面的位置。
參考第17圖，介電質層265形成在金屬線結構255上方並填充金屬線結構255之間的凹槽R2。在一些實施例中，介電質層265與介電質層260的頂面接觸並與金屬線結構255的頂面和側壁接觸。更詳細地說，介電質層260與金屬線結構255的側壁的上部接觸以及和金屬線結構 255的頂面接觸。
在一些實施例中，介電質層265可以包括具有比介電質層260更高的介電常數的介電材料。在介電質層265由氧化矽製成的一些實施例中，介電質層265的介電常數大約是 3.9。在一些實施例中，介電質層260的碳原子百分比可高於介電質層265的碳原子百分比。另一方面，介電質層260的氧原子百分比可低於介電質層265的氧原子百分比。在一些實施例中，介電質層265可以包括氧化矽。介電質層165可以用高密度電漿CVD (HDPCVD)、PECVD、ALD、PEALD或其他合適的製程沉積。
參考第18圖，執行CMP製程以去除介電質層265的多餘材料直到暴露金屬線結構255。在一些實施例中，在CMP製程之後，介電質層265的頂面實質上與金屬線結構255的頂面齊平。更詳細地，執行CMP製程以將介電質層265的頂面從高於金屬線結構255頂面的位置降低到與金屬線結構255頂面齊平的位置。在一些實施例中，介電質層260和265可以統稱為金屬間介電質 (IMD) 層 266。
在CMP製程完成之後，介電質層260具有高度H3而介電質層265具有高度H4。在一些實施例中，介電質層260的高度H3大於介電質層265的高度H4。換句話說，介電質層260在垂直方向上比介電質層265厚。
在一些實施例中，介電質層265的高度H4在從大約100Å到大約300Å的範圍內。如果介電質層265的高度H4太大(例如，遠大於300Å)，介電質層260的高度H3會相應地減小，使得整體介電常數太高。如果介電質層265的高度H4太小(例如，遠低於100Å)，介電質層265可能不足以保護下方的介電質層260。
在一些實施例中，在CMP製程完成之後，介電質層260可以包括每一個在兩個相鄰金屬線結構255之間的線間介電部分260S，而介電質層265可以包括在兩個相鄰的金屬線結構255之間的線間介電部分265S，其中介電質層265的線間介電部分265S位於介電質層260的線間介電部分260S上方。在一些實施例中，介電質層260的線間介電部分260S和介電質層265的線間介電部分265S可以包括倒梯形橫截面輪廓。即，介電質層260的線間介電部分260S的寬度和介電質層265的線間介電部分265S的寬度可以隨著距基板50的距離增加而增加。換言之，介電質層260的線間介電部260S的頂面寬於介電質層260的線間介電部260S的底面，而線間介電部265S的頂面寬於介電質層265的線間介電部265S的底面。在一些實施例中，介電質層265的線間介電部分265S的頂面寬於介電質層260的線間介電部260S的頂面，且介電質層265的線間介電部265S的底面寬於介電質層260的線間介電部260S的底面。
參考第19圖。蝕刻停止層270和介電質層272形成在IMD層266上方。在一些實施例中，蝕刻停止層270包括一個或多個絕緣層（例如，SiN、SiC 、SiCN、SiCO、CN、它們的組合等）且和上方的介電質層272具有不同的蝕刻速率。在一些實施例中，介電質層272可以包括氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃 (BSG)、摻硼磷矽酸鹽玻璃 (BPSG)、未摻雜矽酸鹽玻璃 (USG)、低介電常數 (low-k) 介電質，例如氟矽酸鹽玻璃 (FSG)、碳氧化矽 (SiOCH)、碳摻雜氧化物(CDO)、可流動氧化物或多孔氧化物(例如，幹凝膠/氣凝膠)等，或它們的組合。蝕刻停止層270和介電質層272可以使用合適的方法沉積，例如CVD、物理氣相沉積(PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋塗等，或其組合。在一些實施例中，蝕刻停止層270和介電質層272可統稱為金屬間介電質(IMD)層275。在一些實施例中，蝕刻停止層270沿垂直方向比介電質層272薄.在一些實施例中，介電質層272可以由與介電質層160和260相同的材料製成，因此介電質層272可以包括具有比介電質層160低的介電常數的介電材料。
參考第20圖，在IMD層275中形成雙鑲嵌開口，雙鑲嵌開口包括溝槽開口TO和導電柱開口VO，其中每個溝槽開口TO在一個或多個導電柱開口VO上方並與一個或多個導電柱開口VO空間連通.在一些實施例中，雙鑲嵌技術可以包括“先導電柱”圖案化或“先溝槽”圖案化，並且可以使用具有遮罩技術和非等向性的典型微影製程形成溝槽開口TO和導電柱開口VO。蝕刻操作（例如，等離子蝕刻或反應離子蝕刻）。雖然實施例繪製 IMD 層 275 中的雙鑲嵌開口，但也可以採用單鑲嵌處理。
參考第21圖。阻擋層282沉積在溝槽開口TO和導電柱開口VO內。金屬層284沉積在在阻擋層282上方以及填充溝槽開口TO和導電柱開口VO中。在一些實施例中，阻擋層282可以包括諸如鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)及其組合的勢壘材料，並且可以使用CVD、ALD、PVD、或類似方法形成。在一些實施例中，金屬層284的材料可以包括銅或銅合金，或其他合適的導電材料，例如銀、金、鎢、鋁或其他合適的材料，並且可以使用CVD、ALD、PVD或類似。在一些實施例中，阻擋層282可以省略。
參考第22圖，進行CMP製程以去除阻擋層282和金屬層284的多餘材料。CMP製程完成後，剩餘的金屬層284具有在導電柱VA中的部分以及在溝槽開口TO中的部分。在一些實施例中，金屬層284在導電柱開口VA中的部分可以稱為導電柱部分284V，可作用為金屬導電柱以在不同互連層之間垂直傳導電流，而金屬層284在溝槽開口TO的部分可稱為金屬線部分284M，其用作金屬線以橫向傳導電流並在同一電平內分配電信號和電力。
在一些實施例中，由於不同的形成製程，金屬層284的每個導電柱部分284V和金屬層284的每個金屬線部分284M可以包括不同於金屬導電柱155和金屬線結構255的橫截面輪廓。例如，金屬層284的導電柱部分284V和金屬層284的金屬線部分284M可以包括倒梯形橫截面輪廓，而金屬導電柱155和金屬線結構255可以包括梯形截面輪廓。即，導電柱部分284V和/或金屬線部分284M的寬度可以隨著與基板50的距離增加而增加。換言之，導電柱部284V的頂面(或金屬線部284M的頂面)比導電柱部284V的底面(或金屬線部284M的底面)寬。這裡，術語“導電柱部分”可以是垂直延伸的最長尺寸的部分，術語“金屬線部分”可以是橫向延伸的最長尺寸的部分，因此284V的導電柱部分垂直傳導電流並用於電連接位於垂直相鄰層的兩個導電特徵，而金屬線部分 284M 橫向傳導電流並用於在一層內分配電信號和功率。
IMD層166、IMD層166中的金屬導電柱155、IMD層266和IMD層266中的金屬線結構255可以統稱為金屬化層108 1。此外，IMD層275和IMD層275中的金屬層284可以統稱為金屬化層108 1上方的另一金屬化層108 2。可以理解，如上所述，金屬化層108 1和金屬化層108 2由不同的方式所形成。
金屬化層108 1和108 2是互連結構106的一部分。在一些實施例中，互連結構106可以包括設置在金屬化層108 2之上的更多金屬化層，而可以藉由第19圖至第22圖所描述的方法在金屬化層108 2上方形成更多的金屬化層，且此方法不同於第2圖至第18圖所描述用於形成金屬化層108 1的方法。互連結構106的形成可被稱為後端(BEOL)製程。
第23圖是根據本揭露的實施例的積體電路結構。第23圖中討論的部分元件與第1圖至第22圖中所討論的相同，這些元件使用相同的元件符號，且為簡單起見，不再重複相關細節。第23圖的結構與第22圖的結構的區別在於，第23圖的結構包括互連結構506，其中互連結構506包括金屬化層508 1至508 4。在一些實施例中，每個金屬化層508 1、508 2和508 3類似於第22圖中討論的金屬化層108 1，且可以藉由第2圖至第18圖所討論用於形成金屬化層108 1的類似方法來形成。金屬化層508 4類似於第22圖中討論的金屬化層108 2，並且可以藉由第19圖至第22圖用於形成金屬化層108 2的類似方法來形成。
例如，金屬化層508 1包括IMD層166A，其包括介電質層160A和介電質層160A上方的介電質層165A。金屬導電柱155A設置在IMD層166A中，並且每個金屬導電柱155A包括導電柱插塞146A和在導電柱插塞146A的相對側壁上的擴散阻擋層151A。金屬化層508 1還包括IMD層166A上方的IMD層266A，其包括介電質層260A和介電質層260A上方的介電質層265A。金屬線結構255A設置於IMD層266A中，且每一金屬線結構255A包括金屬線246A及位於金屬線246A的相對側壁上的擴散阻擋層251A。
金屬化層508 2包括IMD層166B，其包括介電質層160B和介電質層160B上方的介電質層165B。金屬導電柱155B設置在IMD層166B中，並且每個金屬導電柱155B包括導電柱插塞146B和在導電柱插塞146B的相對側壁上的擴散阻擋層151B。金屬化層508 2還包括IMD層166B上方的IMD層266B，其包括介電質層260B和介電質層260B上方的介電質層265B。金屬線結構255B設置在IMD層266B中，每個金屬線結構255B包括金屬線246B和位於金屬線246B相對側壁上的擴散阻擋層251B。
金屬化層508 3包括IMD層166C，其包括介電質層160C和介電質層160C上方的介電質層165C。金屬導電柱155C設置在IMD層166C中，並且每個金屬導電柱155C包括導電柱插塞146C和在導電柱插塞146C的相對側壁上的擴散阻擋層151C。金屬化層508 3還包括IMD層166C上方的IMD層266C，其包括介電質層260C和介電質層260C上方的介電質層265C。金屬線結構255C設置在IMD層266C中，並且每個金屬線結構255C包括金屬線246C和在金屬線246C的相對側壁上的擴散阻擋層251C。
可以理解的是，如上方所討論，金屬化層 508 1、508 2和 508 3是藉由類似的製程形成的（如上方於第2圖至第18圖所討論的），然而金屬化層508 4是藉由與形成金屬化層508 1、508 2和 508 3不同的方法所形成。
在一些實施例中，互連結構506可以包括設置在金屬化層508 4之上的更多金屬化層，而可藉由如第19圖至第22圖所討論的方法來形成金屬化層508 4上方的更多的金屬化層，且此方法不同於第2圖至第18圖所討論的形成金屬化層508 1、508 2和508 3的方法。互連結構506的形成可稱為後端(BEOL)製程。
第24圖至第30圖為本揭露之部分實施例之積體電路結構在一系列製造步驟中不同階段的示意圖。第24圖至第30圖中討論的實施例不同於第1圖至第22圖討論的實施例。但應注意，第24圖至第30圖中討論的部分元件與第1圖至第22圖討論的元件相同，這些元件具有相同元件符號，且為簡單起見，相關細節不再贅述。
參考第24圖。蝕刻停止層340形成在ILD層78上方。在一些實施例中，蝕刻停止層340由SiN、SiCN、SiC、SiOCN等形成。在一些實施例中，蝕刻停止層340可以藉由例如PECVD、ALD、CVD等形成。
參考第25圖，蝕刻停止層340被圖案化以在蝕刻停止層340中形成暴露源極/汲極導電柱74的開口O3。在一些實施例中，開口O3可以藉由例如形成蝕刻停止層340上方的遮罩層(例如，光阻)，圖案化遮罩層以暴露蝕刻停止層340的部分，以及蝕刻蝕刻停止層340的暴露部分以形成開口O3。
參考第26圖，在蝕刻停止層340上方形成金屬層345並過填充蝕刻停止層340的開口O3。在一些實施例中，金屬層345的材料可以包括銅或銅合金或其他合適的導電材料，例如銀、金、鎢、鋁或其他合適的材料。在一些實施例中，金屬層345可以藉由例如CVD、ALD、PVD等形成。
參考第27圖，金屬層345被圖案化以形成多個導電柱插塞346。在一些實施例中，金屬層345可以藉由例如形成遮罩層(例如，光阻)在金屬層345上方，圖案化遮罩層以暴露金屬層345的部分，並且蝕刻金屬層345的暴露部分。金屬層345的剩餘部分可稱為導電柱插塞346。
在一些實施例中，每個導電柱插塞346可以包括主要部分346M和延伸部分346E。在一些實施例中，主要部分346M是導電柱插塞346的在蝕刻停止層340的頂表面上方的部分，並且延伸部分346E是導電柱插塞346的延伸穿過蝕刻停止層340的部分。換句話說，導電柱插塞346的延伸部分346E從導電柱插塞346的主要部分346M的底部向下延伸到蝕刻停止層340中並且進一步與源極/汲極導電柱74接觸。
在一些實施例中，導電柱插塞346的主要部分346M可以包括梯形截面輪廓。即，導電柱插塞346的主要部分346M的寬度可以隨著距基板50的距離增加而減小。換言之，導電柱插塞346的主要部分346M的頂面比導電柱插塞346的主要部分346M的底面窄。在一些實施例中，導電柱插塞346的主要部分346M的底表面與蝕刻停止層340的頂面接觸。
參考第28圖。擴散阻擋層351形成在每個導電柱插塞346的相對側壁上。擴散阻擋層351可以類似於第1圖至第22圖討論的擴散阻擋層151，且可以藉由與第4圖至第5A圖中描述用於形成擴散阻擋層151的類似方法來形成。
在形成擴散阻擋層 351 之後，擴散阻擋層 351 和相應的導電柱插塞 346 可以統稱為金屬導電柱 355。在一些實施例中，每個金屬導電柱 355 包括導電柱插塞 346 和導電柱插塞346的主要部分346M的相對側壁上的擴散阻擋層351。在一些實施例中，擴散阻擋層351的底表面與蝕刻停止層340接觸，並且與導電柱插塞346的主要部分346M的底表面實質上齊平。在一些實施例中，擴散阻擋層351的底面高於導電柱插塞346的延伸部分346E的底面。
在一些實施例中，每個金屬導電柱355具有主要部分和從主要部分向下延伸的延伸部分。例如，導電柱插塞346的主要部分346M和導電柱插塞346的主要部分346M的相對側上的擴散阻擋層351可以共同作為金屬導電柱355的主要部分，而導電柱栓塞346的延伸部分346E可以作為金屬導電柱355的延伸部分。在一些實施例中，金屬導電柱355的延伸部分不具有擴散阻擋層351的材料。
在一些實施例中，金屬導電柱355的主要部分可以包括梯形截面輪廓。即，金屬導電柱355的主要部分346M的寬度可以隨著與基板50的距離增加而減小。換言之，金屬導電柱355的主要部分的頂面比金屬導電柱355的主要部分的底面窄。
參考第29圖，介電質層360和介電質層365形成在蝕刻停止層340上方，並且橫向圍繞金屬導電柱355。介電質層360和介電質層365類似於第1圖至第22圖討論的介電質層160和介電質層165，並且可以藉由第6圖至第10圖所討論形成介電質層160和介電質層165的方法形成。在一些實施例中，蝕刻停止層340、介電質層360和介電質層365可統稱為金屬間介電質(IMD)層366。
在一些實施例中，第29圖的結構可以經歷第11圖和第22圖所描述的製程，而結果如第30圖所示。第30圖的結構與第22圖的結構相似，第30圖的結構與第22圖的結構的不同之處在於第30圖的金屬化層108 1包括IMD層366和金屬導電柱355。
在一些實施例中，互連結構106可以包括設置在金屬化層108 2之上的更多金屬化層，而可以藉由第19圖至第22圖所描述的方法在金屬化層108 2上方形成更多的金屬化層，且此方法不同於第2圖至第18圖所描述用於形成金屬化層108 1的方法。互連結構106的形成可被稱為後端(BEOL)製程。
根據上述實施例，可以看出本公開在製造集成電路方面具有優勢。然而，應當理解，其他實施例可以提供額外的優點，並且並非所有優點都必須在本文中公開，並且所有實施例都不需要特別的優點。一個優點是藉由在低k介電質層上形成具有介電質層的IMD層，可以在一些製程中保護低k介電質層，例如蝕刻製程或金屬前處理，進而提高元件的可靠度和性能。比如可以提高設備的TDDB和VBD性能。
在本揭露的部分實施例中，一種積體電路結構，包含基板、電晶體、第一介電質層、金屬接觸、第一低k介電質層、第二介電質層、第一金屬特徵。電晶體位於基板上方。第一介電質層位於電晶體上方。金屬接觸位於第一介電質層內並與電晶體電連接。第一低k介電質層位於第一介電質層上方。第二介電質層位於第一低k介電質層且第二介電質層的一介電常數高於第一低k介電質層的一介電常數。第一金屬特徵延伸穿越第二介電質層和第一低k介電質層至金屬接觸。
在部分實施例中，其中第一金屬特徵的寬度隨著距離基板距離增加而減少，而金屬接觸的寬度隨著距離基板距離增加而增加。
在部分實施例中，還包含第二低k介電質層、第三介電質層、第二金屬特徵。第二低k介電質層位於第二介電質層上方。第三介電質層位於第二低k介電質層上方且第三介電質層的介電常數高於第二低k介電質層的介電常數。第二金屬特徵位於第二低k介電質層和第三介電質層內並與第一金屬特徵電連接。
在部分實施例中，其中第二低k介電質層和第二介電質層接觸。
在部分實施例中，還包含第四介電質層，位於第三介電質層上方，以及雙鑲嵌結構，位於第四介電質層內。
在部分實施例中，其中雙鑲嵌結構具有沿著第一方向遞減的寬度，而第一金屬特徵具有隨著第二方向遞減的寬度，第二方向相反於第一方向。
在部分實施例中，還包含蝕刻停止層，位於第四介電質層和第三介電質層之間。
在部分實施例中，其中第一金屬特徵包含金屬柱插塞和位於金屬柱插塞的相對側壁上的複數個擴散阻擋層，且金屬柱插塞接觸金屬接觸。
在部分實施例中，還包含蝕刻停止層，位於第一低k介電質層和第一介電質層之間。
在部分實施例中，其中第一金屬特徵包含主要部分和位於主要部分下方的延伸部分，主要部分嵌入在第一低k介電質層中，延伸部分嵌入在蝕刻停止層中，且延伸部分的側壁側向地自主要部分的側壁內退。
在本揭露的部分實施例中，一種積體電路結構，包含基板、閘極結構、源/汲極區域、源/汲極接觸、閘極接觸、源/汲極導電柱、第一金屬特徵、第二金屬特徵、第一低k介電質層、第一介電質層。閘極結構位於基板上方。源/汲極區域位於基板上方且位於閘極結構的兩側。源/汲極接觸位於源/汲極區域的其中一者上方。閘極接觸位於閘極結構上方。源/汲極導電柱位於源/汲極接觸上方。第一金屬特徵位於閘極接觸上方。第二金屬特徵位於源/汲極導電柱上方。第一低k介電質層側向地圍繞第一金屬特徵和第二金屬特徵。第一介電質層側向地圍繞第一金屬特徵和第二金屬特徵且位於第一低k介電質層上方，其中第一介電質層具有比第一低k介電質層更高的介電常數和更小的厚度。
在部分實施例中，其中第一金屬特徵包含導電柱插塞和位於導電柱插塞的相對側壁上的複數個擴散阻擋層，以及擴散阻擋層的底表面與第一低k介電質層的底表面實質上齊平。
在部分實施例中，其中導電柱插塞的底表面不具有擴散阻擋層。
在部分實施例中，其中第一介電質層的上表面與第一金屬特徵和第二金屬特徵的上表面實質上齊平。
在部分實施例中，其中第一介電質層為氧化矽。
在本揭露的部分實施例中，一種方法，包含在基板上形成電晶體；在電晶體上方形成層間介電質層；沉積金屬層於層間介電質層上方；圖案化金屬層以形成金屬特徵；沉積低k介電質層於層間介電質層和金屬特徵上方；回蝕刻低k介電質層以降低低k介電質層的上表面至低於金屬特徵的上表面的位置；沉積介電質層於低k介電質層和金屬特徵上方；以及對介電質層執行第一化學機械研磨製程直到金屬特徵暴露。
在部分實施例中，還包含沉積擴散阻擋層於層間介電質層和金屬特徵上方；以及移除擴散阻擋層的水平部分以暴露層間介電質層的上表面和金屬特徵的上表面。
在部分實施例中，還包含在回蝕刻低k介電質層之前對低k介電質層執行第二化學機械研磨製程。
在部分實施例中，其中在執行完第一化學機械研磨製程之後，介電質層較低k介電質層薄。
在部分實施例中，還包含在形成金屬層之前，形成蝕刻停止層於層間介電質層上方；以及在沉積金屬層之前，圖案化蝕刻停止層以在蝕刻停止層內形成開口，其中金屬層沉積至蝕刻停止層的開口內。
前文概括了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露內容的態樣。熟習此項技術者應瞭解，其可易於將本揭露內容用作用於設計或修改其他處理程序及結構以用於實行相同目的及/或達成本文中介紹的實施例的相同優勢的基礎。熟習此項技術者亦應認識到，此等等效構造不脫離本揭露內容的精神及範疇，且在不脫離本揭露內容的精神及範疇的情況下，其可進行各種改變、取代及更改。
50:基板 54:源極/汲極區 58:鰭 60:FinFET 元件 62:STI 區域 64:導電閘極層 66:閘極介電質層 68:閘極結構 72:間隔物 73:源極/汲極接觸 74:源極/汲極導電柱 75:閘極接觸 76:層間介電質層(ILD層) 78:層間介電質層(ILD層) 106:互連結構 108 1,108 2:金屬化層 145:金屬層 146,146A,146B,146C:導電柱插塞 150:擴散阻擋層 151:擴散阻擋層 155,155A,155B,155C:金屬導電柱 160,160A,160B,160C:介電質層 160S,165S:導電柱間介電部分 165,165A,165B,165C:介電質層 166,166A,166B,166C:金屬間介電質層(IMD層) 245:金屬層 246,246A,246B,246C:金屬線結構 251,251A,251B,251C:擴散阻擋層 255,255A,255B,255C:金屬線結構 260,260A,260B,260C:介電質層 265,265A,265B,265C:介電質層 260S,265S:線間介電部分 266,266A,266B,266C:金屬間介電質層(IMD層) 270:蝕刻停止層 272:介電質層 275:金屬間介電質層(IMD層) 282:阻擋層 284:金屬層 284M:金屬線部分 284V:導電柱部分 340:蝕刻停止層 345:金屬層 346:導電柱插塞 346M:主要部分 346E:延伸部分 351:擴散阻擋層 355:金屬導電柱 360:介電質層 365:介電質層 366:金屬間介電質層(IMD層) 506:互連結構 508 1,508 2,508 3,508 4:金屬化層 H1,H2,H3,H4:高度 R1,R2:凹槽 VO:導電柱開口 TO:溝槽開口 O3:開口
當藉由附圖閱讀時，自以下詳細描述，最佳地理解本揭露內容的態樣。注意，根據該行業中的標準實務，各種特徵未按比例繪製。事實上，為了論述的清晰起見，可任意地增大或減小各種特徵的尺寸。 第1圖至第22圖為本揭露之部分實施例之積體電路結構在一系列製造步驟中不同階段的示意圖。 第23圖為本揭露之部分實施例之積體電路結構的示意圖。 第24圖至第30圖為本揭露之部分實施例之積體電路結構在一系列製造步驟中不同階段的示意圖。
50:基板
54:源極/汲極區
58:鰭
60:FinFET元件
62:STI區域
64:導電閘極層
66:閘極介電質層
68:閘極結構
72:間隔物
73:源極/汲極接觸
74:源極/汲極導電柱
75:閘極接觸
76:層間介電質層(ILD層)
78:層間介電質層(ILD層)
106:互連結構
1081,1082:金屬化層
146:導電柱插塞
151:擴散阻擋層
155:金屬導電柱
160:介電質層
165:介電質層
166:金屬間介電質層(IMD層)
246:金屬線結構
251:擴散阻擋層
255:金屬線結構
260:介電質層
265:介電質層
266:金屬間介電質層(IMD層)
270:蝕刻停止層
272:介電質層
275:金屬間介電質層(IMD層)
284:金屬層
284M:金屬線部分
284V:導電柱部分

Claims (20)

  1. 一種積體電路結構，包含： 一基板； 一電晶體，位於該基板上方； 一第一介電質層，位於該電晶體上方； 一金屬接觸，位於該第一介電質層內並與該電晶體電連接； 一第一低k介電質層，位於該第一介電質層上方； 一第二介電質層，位於該第一低k介電質層且該第二介電質層的一介電常數高於該第一低k介電質層的一介電常數；以及 一第一金屬特徵，延伸穿越該第二介電質層和該第一低k介電質層至該金屬接觸。
  2. 如請求項1所述的積體電路結構，其中該第一金屬特徵的一寬度隨著距離該基板一距離增加而減少，而該金屬接觸的一寬度隨著距離該基板一距離增加而增加。
  3. 如請求項1所述的積體電路結構，還包含: 一第二低k介電質層，位於該第二介電質層上方； 一第三介電質層，位於該第二低k介電質層上方且該第三介電質層的一介電常數高於該第二低k介電質層的一介電常數；以及 一第二金屬特徵，位於該第二低k介電質層和該第三介電質層內並與該第一金屬特徵電連接。
  4. 如請求項3所述的積體電路結構，其中該第二低k介電質層和該第二介電質層接觸。
  5. 如請求項3所述的積體電路結構，還包含: 一第四介電質層，位於該第三介電質層上方；以及 一雙鑲嵌結構，位於該第四介電質層內。
  6. 如請求項5所述的積體電路結構，其中該雙鑲嵌結構具有沿著一第一方向遞減的一寬度，而該第一金屬特徵具有隨著一第二方向遞減的一寬度，該第二方向相反於該第一方向。
  7. 如請求項5所述的積體電路結構，還包含一蝕刻停止層，位於該第四介電質層和該第三介電質層之間。
  8. 如請求項1所述的積體電路結構，其中該第一金屬特徵包含一金屬柱插塞和位於該金屬柱插塞的相對側壁上的複數個擴散阻擋層，且該金屬柱插塞接觸該金屬接觸。
  9. 如請求項1所述的積體電路結構，還包含一蝕刻停止層，位於該第一低k介電質層和該第一介電質層之間。
  10. 如請求項9所述的積體電路結構，其中該第一金屬特徵包含一主要部分和位於該主要部分下方的一延伸部分，該主要部分嵌入在該第一低k介電質層中，該延伸部分嵌入在該蝕刻停止層中，且該延伸部分的側壁側向地自該主要部分的側壁內退。
  11. 一種積體電路結構，包含： 一基板； 一閘極結構，位於該基板上方； 複數個源/汲極區域，位於該基板上方且位於該閘極結構的兩側； 一源/汲極接觸，位於該些源/汲極區域的其中一者上方； 一閘極接觸，位於該閘極結構上方； 一源/汲極導電柱，位於該源/汲極接觸上方； 一第一金屬特徵，位於該閘極接觸上方； 一第二金屬特徵，位於該源/汲極導電柱上方； 一第一低k介電質層，側向地圍繞該第一金屬特徵和該第二金屬特徵；以及 一第一介電質層，側向地圍繞該第一金屬特徵和該第二金屬特徵且位於該第一低k介電質層上方，其中該第一介電質層具有比該該第一低k介電質層更高的介電常數和更小的厚度。
  12. 如請求項11所述的積體電路結構，其中 該第一金屬特徵包含一導電柱插塞和位於該導電柱插塞的相對側壁上的複數個擴散阻擋層，以及 該些擴散阻擋層的底表面與該第一低k介電質層的一底表面實質上齊平。
  13. 如請求項12所述的積體電路結構，其中該導電柱插塞的一底表面不具有該些擴散阻擋層。
  14. 如請求項11所述的積體電路結構，其中該第一介電質層的一上表面與該第一金屬特徵和該第二金屬特徵的上表面實質上齊平。
  15. 如請求項11所述的積體電路結構，其中該第一介電質層為氧化矽。
  16. 一種方法，包含: 在一基板上形成一電晶體； 在該電晶體上方形成一層間介電質層； 沉積一金屬層於該層間介電質層上方； 圖案化該金屬層以形成一金屬特徵； 沉積一低k介電質層於該層間介電質層和該金屬特徵上方； 回蝕刻該低k介電質層以降低該低k介電質層的一上表面至低於該金屬特徵的一上表面的一位置； 沉積一介電質層於該低k介電質層和該金屬特徵上方；以及 對該介電質層執行一第一化學機械研磨製程直到該金屬特徵暴露。
  17. 如請求項16所述的方法，還包含: 沉積一擴散阻擋層於該層間介電質層和該金屬特徵上方；以及 移除該擴散阻擋層的水平部分以暴露該層間介電質層的一上表面和該金屬特徵的一上表面。
  18. 如請求項16所述的方法，還包含在回蝕刻該低k介電質層之前對該低k介電質層執行一第二化學機械研磨製程。
  19. 如請求項16所述的方法，其中在執行完該第一化學機械研磨製程之後，該介電質層較該低k介電質層薄。
  20. 如請求項16所述的方法，還包含: 在形成該金屬層之前，形成一蝕刻停止層於該層間介電質層上方；以及 在沉積該金屬層之前，圖案化該蝕刻停止層以在該蝕刻停止層內形成一開口，其中該金屬層沉積至該蝕刻停止層的該開口內。
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