CN113257822A - 半导体装置 - Google Patents

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Abstract

一种半导体装置，包括：第一介电层；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上方；铁电式随机存取存储器(ferroelectricrandom‑access memory，FeRAM)单元，位于第二介电层中；第三介电层，位于第二介电层上方；及第二导电部件，位于第三介电层中，第二导电部件电性耦合至顶电极。其中FeRAM单元包括底电极，接触第一导电部件；铁电材料层，完全覆盖底电极的上表面；及顶电极，位于铁电材料层上。

Description

半导体装置
技术领域
本发明实施例涉及一种半导体装置，特别是涉及一种具有铁电装置的半导体装置。
背景技术
半导体装置用于各式各样的电子应用中，例如个人电脑、手机、数码相机与其他电子装置。半导体装置的制造一般是通过于半导体基板上依序沉积绝缘或介电层、导电层以及半导体层的材料，并利用微影图案化各种材料层以于半导体装置上形成电路组件与元件。
半导体工业借由例如下列的半导体技术的创新而不断增加集成电路(integratedcircuits，ICs)中电子元件(例如，晶体管、二极管、电阻、电容等)的密度：逐步减小最小部件尺寸、三维(three dimensional，3D)晶体管结构(例如，鳍状场效晶体管(fin field-effect transistor，FinFET))、增加堆叠于半导体基板上方的内连线层中内连线层及非半导体存储器的数量，上述非半导体存储器例如铁电(ferroelectric)随机存取存储器(random access memory，RAM)或FeRAM、以及磁阻式RAM或MRAM。FeRAM的基础存储元件为磁穿隧接面(magnetic tunnel junction，MTJ)。高元件密度允许系统单芯片(System-on-Chip，SoC)的概念，其中将多个功能区块集成于通常称为晶圆的单一集成电路中，上述功能区块例如：中央处理单元(central processing unit，CPU)、快取存储器(例如，静态RAM(static RAM，SRAM))、类比/RF功能及非易失性存储器(例如，快闪存储器、FRAM及MRAM)。于一晶圆上集成如此多样性的功能，往往于形成和集成各种电子元件和晶体管结构时带来新的挑战。
发明内容
本发明实施例提供一种半导体装置，包括：第一介电层；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上方；铁电式随机存取存储器(ferroelectricrandom-access memory，FeRAM)单元，位于第二介电层中，其中FeRAM单元包括：底电极，接触第一导电部件，底电极沿着第一导电部件的上表面延伸，并沿着第二介电层的侧壁延伸；铁电材料层，位于底电极上方，铁电材料层接触第二介电层的侧壁，其中铁电材料层完全覆盖底电极的上表面；及顶电极，位于铁电材料层上；第三介电层，位于第二介电层上方；及第二导电部件，位于第三介电层中，第二导电部件电性耦合至顶电极。
本发明实施例提供一种半导体装置，包括：第一介电层；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上方；铁电式随机存取存储器(ferroelectricrandom-access memory，FeRAM)单元，位于第二介电层中，其中FeRAM单元包括：底电极，接触第一导电部件，底电极沿着第一导电部件的上表面延伸，并沿着第二介电层的侧壁延伸；铁电材料层，位于底电极上方，铁电材料层突出至第二介电层的上表面上方，铁电材料层延伸至低于底电极的上表面，其中铁电材料层完全覆盖底电极的上表面；顶电极，位于铁电材料层上；第三介电层，位于第二介电层上方；及第二导电部件，位于第三介电层中，第二导电部件电性耦合至顶电极。
本发明实施例提供一种半导体装置的形成方法，包括：形成第一导电元件于第一介电层中；形成第二介电层于第一导电元件上方；形成穿过第二介电层至第一导电元件的开口；沉积第一电极层于第二介电层及第一导电元件的露出的表面上方；形成铁电材料层于第一电极层上方，其中铁电材料层的一部分低于第一电极层的上表面，其中铁电材料层覆盖第一电极层的上表面；沉积第二电极层于铁电材料层上；图案化第一电极层、铁电材料层、以及第二电极层，以分别形成第一电极、铁电层、以及第二电极；形成第三介电层于第二介电层及第二电极上方；及形成第二导电元件于第三介电层中，第二导电元件电性耦合至第二电极。
附图说明
本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1是根据一些实施例，绘示出集成电路的半导体基板及多层内连线结构的剖面图。
图2、图3、图4、图5、图6、图7、图8、图9A、图9B、图9C、图10、图11、图12、图13、图14A、图14B、图14C、图15、图16、图17、图18、图19、图20是根据一些实施例，绘示出在制程各个阶段中包括FeRAM单元的装置的剖面图及俯视图。
其中，附图标记说明如下：
50：基板
54：源极及漏极区
58：鳍片
60：FinFET装置
62：STI区
64：栅极电极
66：栅极介电层
68：HKMG栅极结构
72：间隔物
74：接触件
76：第一ILD层
78：第二ILD层
100：半导体结构
100A：第一内连线层
100B：第二内连线层
101：区域
104A：导电导孔
104B：导电导孔
108A：导线
108B：导线
108C：导电部件
110A：IMD
110B：IMD
110C：IMD
110D：IMD
112：开口
114：底遮罩
115：剩余的底遮罩
120：导电材料
122：底电极
122'：底电极
130：铁电绝缘材料
130'：铁电绝缘材料
132：绝缘材料
132'：铁电绝缘层
140：导电材料
140'：导电材料
142：顶电极
142'：顶电极
144：遮罩
150：FeRAM单元
150'：FeRAM单元
T1：厚度
T2：厚度
T3：厚度
T4：厚度
T5：厚度
D1：深度
B-B'：线
C-C'：线
具体实施方式
以下内容提供了许多不同的实施例或范例，以进行本发明实施例的不同部件。以下描述组件及配置方式的具体范例，以简化本发明实施例。当然，这些仅仅是范例，而非意图限制本发明实施例。举例而言，在以下描述中提及于第二部件上方或其上形成第一部件，其可包含第一部件及第二部件以直接接触件的方式形成的实施例，并且可包含在第一部件及第二部件之间形成额外的部件，使得第一部件及第二部件可不直接接触件的实施例。此外，本发明实施例可在各种范例中重复参见数值及/或字母。如此重复是为了简化及清楚的目的，其本身并非用于指定所讨论的各种实施例及/或配置之间的关系。
再者，此处可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”等类似的用语，以便描述图示中一部件或部件与另一(些)部件或部件之间的关系。空间相对用语除了包含图示绘示的方位外，也意图包含使用中或操作中的装置的不同方位。当装置被旋转至不同方位时(旋转90度或其他方位)，此处所使用的空间相对描述也将同样地依旋转后的方位来解释。
本公开包括例如FeRAM一个晶体管一个电容器(one-transistor one-capacitor，1T1C)位元单元及其形成方法。公开了多个稳健的集成结构或方案，以防止形成穿过FeRAM单元的电子分流路径。相较于平坦的金属-铁电-金属夹层结构，使用U形的剖面导孔填充制程可减少制造步骤的数量及制程成本，并且本文公开的方法及结构可避免形成电子分流路径，例如：如果底电极于底电极的U形的顶表面处与导电元件实体接触，则从FeRAM单元的底电极至位于顶电极上方的导电元件形成电子分流路径。防止分流路径可阻止电流从FeRAM单元泄漏出去，从而借由允许FeRAM单元更好地保持其存储的电荷来产生稳健的FeRAM单元性能。尽管本公开在例如FinFET形成制程之后进行的后端(back end of line，BEOL)制程或中端(middle end of line，MEOL)制程的情境下描述形成FeRAM单元的方法的面向，但是其他实施例可利用其他半导体制造制程于本公开的面向。
图1是根据一些实施例，绘示出半导体结构100的剖面图，上述半导体结构100包括可在其中形成各种电子装置的半导体基板50，以及在基板50上方形成的多层内连线系统(例如，层100A及层100B)的一部分。一般而言，如以下将更详细讨论的，图1绘示出于基板50上形成的FinFET装置60，及在其上方形成多个内连线层。
一般而言，图1所绘示的基板50可包括块体半导体基板或绝缘体上覆硅(silicon-on-insulator，SOI)基板。SOI基板包括在薄半导体层下方的绝缘体层，上述薄半导体层为SOI基板的主动层。主动层的半导体及块体半导体通常包括晶体半导体材料硅，但是可包括一或多种例如下列的其他半导体材料：锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等、或其合金(例如，GaxAl1-xAs、GaxAl1-xN、InxGa1-xAs等)、氧化物半导体(例如ZnO、SnO2、TiO2、Ga2O3等)或其组合。可掺杂或不掺杂半导体材料。可使用的其他基板包括多层基板、梯度基板或混合定向基板。
图1绘示的FinFET装置60是在被称作鳍片的半导体突起58的鳍状条中形成的三维MOSFET结构。图1中所示的剖面是在平行于源极及漏极区54之间的电流流动方向上沿着鳍片的纵轴截取的。可借由使用光学微影及蚀刻技术对基板进行图案化来形成鳍片58。举例而言，可使用间隔物图案转印(spacer image transfer，SIT)图案化技术。在这种方法中，使用合适的光学微影及蚀刻制程于基板上方形成牺牲层并对其图案化，以形成心轴。使用自对准制程在心轴旁边形成间隔物。接着借由合适的选择性蚀刻制程将牺牲层移除。每个剩余的间隔物可接着作为硬遮罩，以借由使用例如反应性离子蚀刻(reactive ionetching，RIE)将沟槽蚀刻到基板50中来图案化各个鳍片58。图1绘示出单一鳍片58，尽管基板50可包括任何数量的鳍片。
图1绘示出沿着鳍片58的两侧壁形成的浅沟槽隔离(Shallow trench isolation，STI)区62。可借由沉积一或多种介电材料(例如，氧化硅)将鳍片周围的沟槽完全填充，然后凹蚀介电材料的顶表面，来形成STI区62。可使用下列制程来沉积STI区62的介电材料：高密度等离子体化学气相沉积(high density plasma chemical vapor deposition，HDP-CVD)、低压CVD(low-pressure CVD，LPCVD)、次压CVD(sub-atmospheric CVD，SACVD)、流动式CVD(flowable CVD，FCVD)、旋涂、及/或其类似物、或其组合。在沉积之后，可进行退火制程或固化制程。在一些情况下，STI区62可包括衬层，例如借由将硅表面氧化而生长的热氧化物衬层。凹蚀制程可使用例如平坦化制程(例如，化学机械抛光(chemical mechanicalpolish，CMP))，随后使用可将STI区62中介电材料的顶表面凹蚀的选择性蚀刻制程(例如，湿式蚀刻、或干式蚀刻或其组合)，使得鳍片58的上部突出于周围的绝缘STI区62。在一些情况下，还可借由平坦化制程移除用于形成鳍片58的图案化硬遮罩。
在一些实施例中，图1绘示的FinFET装置60的栅极结构68为可使用栅极后制程的流程形成的高k金属栅极(high-k metal gate，HKMG)结构。在栅极后制程的流程中，在形成STI区62之后形成牺牲虚设栅极结构(未绘示)。虚设栅极结构可包括虚设栅极介电质、虚设栅极电极及硬遮罩。首先，可沉积虚设栅极介电材料(例如，氧化硅、氮化硅、或其类似物)。接着，可沉积虚设栅极材料(例如，非晶硅、多晶硅、或其类似物)于虚设栅极介电质上方，然后平坦化(例如，借由CMP)。可在虚设栅极材料上方形成硬遮罩层(例如，氮化硅、碳化硅、或其类似物)。然后，借由将硬遮罩图案化并使用适当的光学微影及蚀刻技术将图案转移至虚设栅极介电质及虚设栅极材料，来形成虚设栅极结构。虚设栅极结构可沿着突出鳍片的多个侧面延伸，并延伸于STI区62表面上方的鳍片之间。如以下更详述的，虚设栅极结构可由图1所示的HKMG栅极结构68来取代。图1右侧所示的HKMG栅极结构68(可见于鳍片58之上)为主动HKMG栅极结构的示例，上述主动HKMG栅极结构例如沿着一部分鳍片58的侧壁延伸并在一部分鳍片58的上方延伸，上述鳍片突出于STI 62上方，且图1左侧所示的HKMG栅极结构68为延伸于STI区62上方的例示性栅极结构，例如延伸于相邻鳍片之间。可使用例如下列任何合适的方法来沉积用于形成虚设栅极结构及硬遮罩的材料：CVD、等离子体增强CVD(plasma-enhance，PECVD)、原子层沉积(atomic layer deposition，ALD)、等离子体增强ALD(plasma-enhanced ALD，PEALD)等、或借由半导体表面的热氧化或其组合。
将图1所示的FinFET 60的源极及漏极区54以及间隔物72形成为例如自对于虚设栅极结构。可在完成图案化虚设栅极之后，借由沉积及非等向性蚀刻间隔物介电层来形成间隔物72。间隔物介电层可包括例如下列一或多种介电质：氧化硅(silicon oxide)、氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、碳化硅(silicon carbide)、碳氮化硅(silicon carbonitride)等、或其组合。非等向性蚀刻制程从虚设栅极结构的顶部上方移除间隔物介电层，使间隔物72沿着虚设栅极结构的侧壁横向延伸至鳍片表面的一部分上(如图1右侧所示)或横向延伸至STI介电质的表面上(如图1左侧所示)。
源极及漏极区54为直接接触半导体鳍片58的半导体区。在一些实施例中，源极及漏极区54可包括重掺杂区及相对轻掺杂的漏极延伸区或LDD区。一般而言，使用间隔物72将重掺杂区与虚设栅极结构间隔开，且可在形成间隔物72之前形成LDD区，因此LDD区在间隔物72下方延伸，并且在一些实施例中进一步延伸至虚设栅极结构下方的半导体的一部分。可借由使用例如离子布植制程布植掺质(例如，As、P、B、In等)来形成LDD区。
源极及漏极区54可包括外延成长区(epitaxially grown region)。举例而言，在形成LDD区之后，可形成间隔物72，且随后可借由下列制程形成自对准于间隔物72的重掺杂源极及漏极区：首先可借由蚀刻鳍片以形成凹陷，然后借由选择性外延成长(selectiveepitaxial growth，SEG)制程于凹陷中形成晶体半导体材料，上述选择性外延成长制程可填充凹陷并通常延伸超过鳍片的原始表面，以形成如图1所示的凸起(raised)源极-漏极结构。晶体半导体材料可为元素(例如，Si或Ge等)、或合金(例如Si1-xCx或Si1-xGex等)。SEG制程可使用例如下列任何合适的外延生长方法：气相/固相/液相外延(vapor/solid/liquidphase epitaxy，VPE，SPE，LPE)、或金属有机CVD(metal-organic CVD，MOCVD)或分子束外延(molecular beam epitaxy，MBE)等。可在SEG过程中原位(in situ)、或在SEG之后进行离子布植制程、或其组合来引入高剂量(例如，约1014cm-2到1016cm-2)的掺质至重掺杂的源极及漏极区54中。
第一层间介电质(interlayer dielectric，ILD)76(如图1中所示)沉积于结构上方。在一些实施例中，可在沉积ILD材料之前，沉积合适的介电质(例如，氮化硅、碳化硅等、或其组合)的接触蚀刻停止层(contact etch stop layer，CESL)(未绘示)。可进行平坦化制程(例如，CMP)以从虚设栅极上方移除过量的ILD材料及任何剩余的硬遮罩材料以形成顶表面，其中虚设栅极材料的顶表面被露出并且可与第一ILD 76的顶表面实质上共平面。然后，可借由首先使用一或多种蚀刻技术移除虚设栅极结构来形成图1所示的HKMG栅极结构68，从而在各个间隔物72之间形成凹陷。
接下来，沉积包括一或多种介电质的替换栅极介电层66，随后沉积包括一或多种导电材料的替换导电栅极层64以完全填充凹陷。栅极介电层66包括例如下列的高k介电材料：金属的氧化物及/或硅酸盐(例如，Hf、Al、Zr、La、Mg、Ba、Ti及其他金属的氧化物及/或硅酸盐)、氮化硅、氧化硅等或其组合、或其多层。在一些实施例中，导电栅极层64可为多层金属栅极堆叠，包括在栅极介电层66的上方连续形成的阻障层、功函数层、及栅极填充层。阻障层的例示性材料包括TiN、TaN、Ti、Ta等、或其多层组合。对于p型FET而言，功函数层可包括TiN、TaN、Ru、Mo、Al，且对于n型FET而言，功函数层可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可使用其他合适的功函数材料或其组合或其多层。填充凹陷的剩余部分的栅极填充层可包括例如下列金属：Cu、Al、W、Co、Ru等、或其组合或其多层。可借由例如下列任何合适的方法来沉积用于形成栅极结构的材料：CVD、PECVD、PVD、ALD、PEALD、电镀(electrochemical plating，ECP)、无电镀及/或类似方法。可使用例如CMP制程从第一ILD76的顶表面上方移除栅极结构层64及66的多余部分。如图1所示的所得的结构可为实质上共平面的表面，包括第一ILD 76、间隔物72、以及HKMG栅极层66与64的剩余部分的露出的顶表面，上述HKMG栅极层66与64的剩余部分嵌入于相对应的间隔物72之间。
如图1所示，可将第二ILD层78沉积于第一ILD层76上方。在一些实施例中，用来形成第一ILD层76及第二ILD层78的绝缘材料可包括例如下列材料：氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、未掺杂硅酸盐玻璃(undoped silicate glass，USG)、低介电常数(low dielectric constant，low-k)介电质、或其类似物、或其组合，上述低介电常数(low dielectric constant，low-k)介电质例如氟硅酸盐玻璃(fluorosilicate glass，FSG)、碳氧化硅(silicon oxycarbide，SiOCH)、碳掺杂的氧化物(carbon-doped oxide，CDO)、流动式氧化物、或多孔氧化物(例如，干凝胶/气凝胶)、或其类似物、或其组合。可使用例如下列任何合适的方法来沉积用于形成第一ILD层76及第二ILD层78的介电材料：CVD、物理气相沉积(physical vapor deposition，PVD)、ALD、PEALD、PECVD、SACVD、FCVD、旋涂、及/或其类似方法、或其组合。
如图1所示，可使用穿过中间(intervening)介电层形成的导电连接(例如，接触件74)将形成于基板50中的电子装置的电极电性连接至第一内连线层100A的导电部件。在图1所示的示例中，接触件74电性连接至FinFET 60的源极及漏极区54。栅极电极的接触件74通常形成于STI区62上方。分离的栅极电极64(如图1的左侧所示)绘示了这种接触件。可使用光学微影技术来形成接触件。举例而言，可于第二ILD 78上方形成图案化的遮罩，并将图案化的遮罩用于蚀刻延伸穿过第二ILD 78的开口，以露出STI区62上方的栅极电极的一部分，并将图案化的遮罩用于蚀刻位于鳍片58上方的开口，进一步延伸穿过第一ILD 76以及位于第一ILD 76下方的CESL(未绘示)衬层，以露出源极及漏极区54的一部分。在一些实施例中，可使用非等向性干式蚀刻制程，其中在两个连续步骤中进行蚀刻。相对于在蚀刻制程的第一步骤中所使用的蚀刻剂对用于栅极电极64及CESL中的材料的蚀刻速率，上述蚀刻剂对第一ILD层76及第二ILD层78的材料的蚀刻速率更高，上述CESL可作为源极及漏极区54的重掺杂区的顶表面的衬层。一旦蚀刻制程的第一步骤露出CESL，则可进行蚀刻制程的第二步骤，其中可将蚀刻剂切换至选择性移除CESL。
在一些实施例中，可于第一ILD层76及第二ILD层78中的开口中形成导电衬层。随后，用导电填充材料填充开口。衬层包括用于减少导电材料从接触件74向外扩散至周围介电材料中的阻障金属。在一些实施例中，衬层可包括两层阻障金属层。第一阻障金属与源极及漏极区54中的半导体材料接触，并且随后可与源极及漏极区54中的重掺杂半导体进行化学反应，以形成低电阻欧姆接触件，之后，可移除未反应的金属。举例而言，如果源极及漏极区54中的重掺杂半导体为硅或硅锗合金半导体，则第一阻障金属层可包括Ti、Ni、Pt、Co、其它合适的金属、或其合金。导电衬层的第二阻障金属层可额外包括其他金属(例如，TiN、TaN、Ta、或其他合适的金属、或其合金)。可使用任何可接受的沉积技术(例如：CVD、ALD、PEALD、PECVD、PVD、ECP、无电镀等、或其任何组合)将导电填充材料(例如：W、Al、Cu、Ru、Ni、Co、其合金、其组合等)沉积于导电衬层上方，以填充接触开口。接下来，可使用平坦化制程(例如，CMP)从第二ILD 78的表面上方移除所有导电材料的多余部分。所得的导电插塞延伸进第一ILD层76及第二ILD层78中，且如图1中所示，组成(constitute)接触件74与电子装置的电极进行实质连接及电性连接，上述电子装置例如三栅极FinFET60。在此示例中，利用相同的制程步骤同时形成至STI 62上方的电极的接触件以及至鳍片58上方的电极的接触件。然而，在其他实施例中，可分开形成这两种类型的接触件。
如图1所示，根据用于集成电路设计的后端制程方案(back end of line，BEOL)，可形成垂直堆叠于接触插塞74上方的多个内连线层，上述接触插塞74形成于第一ILD层76及第二ILD层78中。在图1所示的BEOL方案中，各种内连线层具有相似的部件。然而，应理解的是其他实施例可利用替代的集成方案，其中各种内连线层可使用不同的部件。举例而言，绘示为垂直连接件的接触件74可延伸以形成横向传输电流的导线。
在本公开中，第二内连线层包括嵌入于金属间介电质(intermetal dielectric，IMD)中的导电导孔及导线。IMD除了在各种导电元件之间提供绝缘之外，IMD还可包括一或多个介电蚀刻停止层，以控制于IMD中形成开口的蚀刻制程。一般而言，导孔垂直传导电流，并用于将位于垂直上邻近层的两个导电部件电性连接，而导线横向传导电流，并用于在一层中分配电子信号及功率。在图1中所示的BEOL方案中，导电导孔104A将接触件74连接至导线108A，并且在随后的层，导孔将下部导线连接至上部导线(例如，可借由导孔104B将一对导线108A及108B连接)。其他实施例可采用不同的方案。举例而言，可从第二层省略导孔104A，并且可将接触件74配置为直接连接导线108A。
继续参照图1，可使用例如双镶嵌制程流程形成第一内连线层100A。首先，可使用在第一ILD层76及第二ILD层78的描述中列出的一或多层介电材料来沉积用于形成IMD110A的介电质堆叠。在一些实施例中，IMD 110A包括位于介电质堆叠的底部的蚀刻停止层(未绘示)。蚀刻停止层包括一或多个绝缘层(例如，SiN、SiC、SiCN、SiCO、CN、其组合等)，上述绝缘层的蚀刻速率不同于上方材料的蚀刻速率。用于沉积IMD的介电质堆叠的技术可与用于形成第一ILD层76及第二ILD层78的技术相同。
适当的光学微影及蚀刻技术(例如，采用氟碳化物化学物质的非等向性RIE)可用于将IMD 110A图案化，以形成用于导孔及导线的开口。用于导孔的开口可为延伸穿过IMD110A以露出接触件74的顶导电表面的垂直孔洞(hole)，并且用于导线的开口可为形成于IMD 110A的上部中的纵向沟槽。在一些实施例中，用于将IMD 110A中的孔洞及沟槽图案化的方法利用导孔先制方案，其中第一光学微影及蚀刻制程形成用于导孔的孔洞，且第二光学微影及蚀刻制程形成用于导线的沟槽。其他实施例可使用例如下列的不同方法：沟槽先制方案、或不完全的导孔先制方案、或埋入的(buried)蚀刻停止层方案。蚀刻技术可利用多个步骤。举例而言，第一主要蚀刻步骤可将IMD110A的一部分介电材料移除，并停止在蚀刻停止介电层上。然后，可将蚀刻剂切换至移除蚀刻停止层介电材料。可调整各种蚀刻步骤的参数(例如，化学成分、气体的流速及压力、反应器功率等)，以产生具有所期望的内部锥形角度的锥形侧壁轮廓。
可沉积多种导电材料，以填充形成第一内连线层100A的导电部件104A及108A的孔洞及沟槽。开口可首先以导电扩散阻障材料作为内衬，然后完全填充沉积于导电扩散阻障衬层上方的导电填充材料。在一些实施例中，可在导电扩散阻障衬层上方沉积薄导电晶种层，以协助启始电镀(electrochemical plating，ECP)沉积步骤，上述步骤用导电填充材料完全填充开口。
导孔104A及导线108A中的扩散阻障导电衬层包括一或多层TaN、Ta、TiN、Ti、Co等、或其组合。104A及108A中的导电填充层可包括例如下列金属：Cu、Al、W、Co、Ru等、或其组合、或其多层。可借由例如下列任何合适的方法来沉积用于形成导电部件104A及108A的导电材料：CVD、PECVD、PVD、ALD、PEALD、ECP、无电镀等。在一些实施例中，导电晶种层可为与导电填充层相同的导电材料，并使用合适的沉积技术(例如，CVD、PECVD、ALD、PEALD、或PVD等)来沉积导电晶种层。
可借由平坦化制程(例如，CMP)移除在开口之外的IMD 110A上方任何多余的导电材料，从而形成包括IMD 110A的介电区的顶表面，其与导线108A的导电区实质上共平面。如图1所示，平坦化步骤将导电导孔104A及导线108A嵌入到IMD 110A中。
图1中垂直地位于第一内连线层100A上方的内连线层为第二内连线层100B。在一些实施例中，各种内连线层(例如，第一内连线层100A及第二内连线层100B)的结构可为相似的。在图1所示的示例中，第二内连线层100B包括导电导孔104B及嵌入于具有平坦顶表面的绝缘膜IMD 110B中的导线108B。上述在第一内连线层100A的情境下描述材料及制程技术，可用于形成第二内连线层100B及随后的内连线层。
尽管描述了例示性电子装置(FinFET 60)以及连接至电子装置的例示性内连线结构，但应理解的是，本领域具有通常知识者将理解提供以上示例仅用于说明性目的，以进一步解释本发明实施例的应用，并不意于以任何方式限制本实施例。
图2绘示出图1的区域101的详细视图，绘示出在制造FeRAM阵列(以一个FeRAM单元示出)的初始阶段的内连线层100B的顶部。图2是根据一些实施例，将位于内连线层100B的导线108B绘示为导电元件或导电部件108B，其在后续制程步骤中将电性耦合至FeRAM单元的底电极(bottom electrode，BE)。导线108B仅出于说明目的而绘示；可理解的是，可在适合于特定设计的任何金属化层中的任何导电部件上形成BE及FeRAM单元。举例而言，可在导线108A上、导电导孔104A上、位于更高内连线层(未绘示)上的导电元件或导电部件108C上、或在另一金属插塞或导电部件上形成FeRAM单元的BE。在图2中，将导电部件108B绘示为嵌入于绝缘膜IMD110B中。在制程变化内，将IMD 110B的顶介电质表面绘示为与导电部件108B的顶导电表面实质上共平面。
图3绘示出于导电部件108B及IMD 110B上方形成的IMD 110C。用于沉积IMD 110C的介电质堆叠的技术可相同于用于形成第一ILD层76及第二ILD层78、以及IMD 110A及IMD110B的技术。
图4绘示出形成穿过IMD 110C至导电部件108B的顶表面的开口112。可使用合适的光学微影及蚀刻技术(例如，采用氟碳化物化学物质的非等向性RIE)来将IMD 110C图案化，以形成开口112。在一些实施例中，开口112为延伸穿过IMD 110C以露出导电部件108B的顶导电表面的垂直孔洞。在俯视图中，开口112可包括环状或矩形，上述环状(round)例如圆形(circular)，上述矩形例如正方形。蚀刻技术可利用多个步骤。举例而言，第一主要蚀刻步骤可将IMD 110C的一部分介电材料移除，并停止在蚀刻停止介电层上。然后，可将蚀刻剂切换至移除蚀刻停止层介电材料。可调整各种蚀刻步骤的参数(例如，化学成分、气体的流速及压力、反应器功率等)，以产生具有所期望的内部锥形角度的锥形侧壁轮廓。
图5绘示出形成于IMD 110C及导电部件108B的露出表面上方的导电材料120。如以下将更详细地讨论的，随后将图案化导电材料120并将形成FeRAM电容器的底电极。导电材料120可包括TiN、TaN、W、Cu等、或其组合。可使用例如下列任何合适的技术来将导电材料120作为保形层沉积：CVD、ALD、PECVD、PEALD、或PVD等、或其组合。在一些实施例中，导电材料120可具有约为5nm或更大的厚度T1。厚度T1在约5nm或更大的范围内可提供适当的电阻，以允使良好的传导及具有完全覆盖其下方部件的膜，其可作为用于随后的膜生长的高品质模板。小于约5nm的厚度T1可导致在电容器操作期间高接触电阻(contact resistance，Rc)或不平衡的铁电切换(ferroelectric switching)。
参照图6，在填充开口112的导电材料120上方形成底遮罩114。如以下将更详细地讨论的，在形成铁电材料及顶电极之前，使用底遮罩114将导电材料120凹蚀。如以下图12更详细地讨论的，导电材料120的凹蚀减小了导电材料120的顶部高度，这可允许铁电材料覆盖导电材料120，并且可减少或防止从导电材料120至导电材料120上方形成的另一导电部件的分流路径的形成。在一些实施例中，底遮罩114包括一或多层底部抗反射涂层(bottomanti-reflective coatings，BARCs)，其包括例如下列聚合物的混合物：丙二醇、甲醚(methyl ether，PGME)、丙二醇甲醚醋酸酯(propylene glycol methyl ether acetate，PGMEA)、乳酸乙酯(ethyl lactate，EL)等、或其组合。可借由例如旋转涂布或CVD形成底遮罩114。
图7绘示出凹蚀底遮罩114的顶部。底遮罩114的顶部的凹陷露出导电材料120的侧壁的顶表面及上部。底遮罩114的剩余部分形成剩余的底遮罩115。凹蚀底遮罩114的顶部可包括回蚀刻，例如干式蚀刻或湿式蚀刻。在一些实施例中，以在电源所测得的功率在约50W至约500W的范围内，进行包括干式蚀刻的回蚀刻，上述干式蚀刻以包括下列离子的等离子体进行：CF3*、CF2*、CF*、C*、F*等、或其组合。
在移除底遮罩114的顶部后，可将剩余的底遮罩115的顶表面以范围在约5nm至约20nm的深度D1凹蚀至IMD 110C的上表面下方。如以下关于图9A所描述的，可将深度D1选择作为稍后在底电极的顶部上方形成的铁电材料层的局部厚度。如以下关于图12所描述的，深度D1在约5nm至约20nm的范围内，可减少或防止底电极与稍后形成的上部导电部件之间形成分流路径。如以下关于图10所描述的，这可减少或阻止电流从稍后形成的FeRAM单元泄漏出来。深度D1小于5nm可能导致一层铁电绝缘材料太薄以致于无法阻止从底电极至上部导电部件的漏电。深度D1大于20nm可能导致不完整的铁电切换或更大的施加电场，可能导致崩溃的风险较高。
图8绘示出移除位于IMD 110C上方的导电材料120的部分，从而形成下部金属层或底电极(bottom electrode，BE)122。移除导电材料120的部分露出IMD 110C的顶表面。在移除期间，导电材料120的剩余部分由剩余的底遮罩115(参照图7)所保护。移除导电材料120的一部分可包括对导电材料120有选择性的回蚀刻，例如干式蚀刻或湿式蚀刻。在一些实施例中，以在电源所测得的功率在约50W至约500W的范围内，进行包括干式蚀刻的回蚀刻，上述干式蚀刻以下列方式进行：包含CF3*离子、CF2*离子、CF*离子、C*离子、及F*离子的等离子体等、添加氮气、氩气、氦气及其它气体的CO等离子体等、或其组合。如图8所示，BE 122在剖面图中包括U形，沿着导电部件108B的上表面延伸并且沿着IMD 110C的侧壁延伸。BE 122的上表面可位于IMD 110C的上表面下方达深度D1。
图8进一步绘示出移除剩余的底遮罩115，可借由对剩余的底遮罩115的材料具有选择性的移除制程来进行。移除制程在形成BE 122之后进行并且可包括干式蚀刻或湿式蚀刻。在一些实施例中，以在电源所测得的功率在约50W至约500W的范围内，进行包括干式蚀刻的回蚀刻，上述干式蚀刻以下列方式进行：包含CF3*离子、CF2*离子、CF*离子、C*离子、及F*离子的等离子体、添加氮气、氩气、氦气及其它气体的CO等离子体等、或其组合。
图9A绘示出于BE 122及IMD 110C上方形成铁电材料层或铁电绝缘材料130。在一些实施例中，铁电绝缘材料130可实体接触IMD 110C的顶表面及/或侧壁。铁电绝缘材料130可包括高介电常数(K)的Hf基(Hf-based)膜，例如：HfO2、HfZrO、HfSiO、HfAlO、HfLaO等、或其组合。铁电绝缘材料130可具有在约5nm至约20nm的范围内的厚度T2。在一些实施例中，厚度T2可与深度D1实质上相似。在其中利用原子层沉积(atomic layer deposition，ALD)制程来形成铁电绝缘材料130的一些实施例中，可借由利用循环的一组步骤来进行ALD制程，上述循环的步骤可引入第一前驱物以用于第一自限反应，排出第一前驱物，引入第二前驱物以用于第二自限反应，并排出第二前驱物以完成第一循环。一旦完成第一循环，就可将第一循环重复进行第二循环，每个循环沉积所需材料的单层，直到达到所需的厚度。举例而言，在铁电绝缘材料130为氧化铪(hafnium oxide，HfO2)的实施例中，可引入例如氯化铪(hafnium chloride，HfCl4)的第一前驱物，然后将其排出，然后将包括氧的第二前驱物作为第二前驱物引入，以形成氧化铪(hafnium oxide，HfO2)的单层，上述包括氧的第二前驱物例如下列：水(water，H2O)、去离子水(de-ionized water，DI)、臭氧(ozone，O3)、或任何其他合适的含氧分子。可将上述ALD制程重复任何次数，以形成具有所需厚度的高k介电层(例如，非晶HfO2层)。
在一些实施例中，将铁电绝缘材料130掺杂，使用例如下列制程将掺质-源极层(未绘示)沉积于铁电绝缘材料130上方(例如，HfO2层)：CVD、ALD、等离子体增强ALD(plasma-enhanced ALD，PEALD)等、或其组合。掺质-源极层可如示例以层状或夹层的方式包括例如下列材料：分别做为掺质Si、Al、La及Zr来源的SiOx、AlyOx、LayOx或ZryOx。在沉积薄片层(laminar layer)之后，进行沉积后退火(post-deposition anneal，PDA)。在一些实施例中，PDA在N2环境或稀薄氧气环境中进行。PDA可为快速热退火(rapid thermal anneal，RTA)或尖波退火(spike anneal)。在一些实施例中，在将金属沉积于铁电绝缘材料130之上之后，进行后金属沉积退火(post-metal deposition anneal，PMA)取代PDA。PMA在N2环境或稀薄氧气环境中进行。PDA可为快速热退火(post-metal deposition anneal，RTA)或尖波退火。
图9A进一步绘示出将导电材料140形成于铁电绝缘层材料130上方。如以上关于图5的导电材料120所述，可借由相同的制程来形成导电材料140，并且导电材料140可包括相同的材料。
图9B及图9C绘示出沿着图9A中B-B'剖面的图9A的剖面俯视图。在图9B及图9C的俯视图中，导电材料140被铁电绝缘材料130所包围，其本身是被BE 122所包围。在一些实施例中，如图9B所示，BE 122、铁电绝缘材料130、及导电材料140包括大致环状的形状。在一些实施例中，BE 122、铁电绝缘材料130、及导电材料140可包括更长方形的形状。在如图9C所示的一些其他实施例中，铁电绝缘材料130及导电材料140包括具有圆角的大致正方形的形状。在一些实施例中，BE 122、铁电绝缘材料130、及导电材料140可包括更多的矩形形状。
图10是根据一些实施例，绘示出移除IMD 110C的顶表面上方的铁电绝缘材料130及导电材料140的部分，从而形成FeRAM单元150。铁电绝缘材料130的剩余部分形成铁电绝缘层或绝缘元件132，且导电材料140的剩余部分形成上部金属层或顶电极(topelectrode，TE)142。移除可露出IMD110C的顶表面。可借由进行例如化学机械抛光(chemical mechanical polish，CMP)的平坦化来移除铁电绝缘材料130及导电材料140的顶部。FeRAM单元150包括BE 122、位于BE 122上的铁电绝缘层132、以及位于铁电绝缘层132上的顶电极142。铁电层或铁电绝缘层132完全覆盖BE 122。TE 142的顶表面与铁电绝缘层132的顶表面齐平。TE 142可具有在约50nm至约200nm范围内的厚度T3。可以实现特定的属性来决定厚度T3，上述特定的属性例如在较大的BEOL或MEOL电路的RC延迟。
图11绘示出IMD 110D形成于FeRAM单元150及IMD 110C的上方。用于沉积IMD 110D的介电质堆叠的技术可与用于形成第一ILD层76、第二ILD层78、以及IMD 110A、IMD 110B、及IMD 110C的技术相同。
图12绘示出导电元件或导电部件108C穿过IMD 110D形成，以实体接触FeRAM单元150的顶表面。用于形成导电部件108C的技术可相同于如以上关于图1所述的那些用于形成导线108A及108B的技术。在一些实施例中，导电部件108C延伸超过TE 142的横向边界。举例而言，图12绘示出导电部件108C并非居中直接位于TE 142上方的实施例，例如可能由于未对准而发生。BE 122的凹蚀及铁电绝缘层132的形成完全覆盖BE 122的上表面，提供位于BE122及上方导电部件之间的绝缘层(例如，铁电绝缘层132)，上述导电部件例如导电部件108C。这样的设置减少或防止了BE 122与导电部件108C之间的电子短路或分流路径。这可减少或防止电流从FeRAM单元150泄漏出去，而允许FeRAM单元更好地保持存储的电荷并产生更稳健的FeRAM单元性能。
图13绘示出FeRAM单元150在MEOL制程中直接形成于栅极电极64上的实施例。用于将FeRAM单元150在MEOL制程中形成于栅极电极64上的方法，可实质上相似于如以上图2至图12中所述用于将FeRAM单元150在BEOL制程中形成于导电部件108B上的方法，用栅极电极64取代导电部件108B，用第二ILD层78取代IMD 110C，用IMD 110A取代IMD 110D，且用导电导孔104A取代导电部件108C。可在形成FeRAM单元150之前或之后、以及在形成IMD 110A之前，形成至源极及漏极区54的接触件74。为了说明的目的，图13以与FeRAM单元150相同的剖面图绘示接触件74，并且在一些实施例中，接触件74可与FeRAM单元150偏置。举例而言，在一些实施例中，FeRAM单元150可类似于图1中所示设置于STI区62上方。在MEOL方案中集成FeRAM单元150，使得FeRAM单元150直接接触栅极电极64是有利的，因为FeRAM单元150与FinFET60的邻近度增加可提供更好的RC延迟的好处。
图14A至图20是根据一些实施例，绘示出在形成FeRAM单元150'的各种中间步骤。在这些实施例中，相较于如图12中所示的FeRAM单元150的铁电绝缘层132，FeRAM单元150'形成较厚的铁电绝缘层132'。
假定图14A至图20中绘示的制程相似于以上参照图1至图5所述已经进行的制程。因此，图14A依照图5所示，并绘示出将铁电材料或铁电绝缘材料130'形成于导电材料120及IMD 110C上方。铁电绝缘材料130'可包括高介电常数(K)的Hf基(Hf-based)膜，例如：HfO2、HfZrO、HfSiO、HfAlO、HfLaO等、或其组合。可借由例如ALD或PEALD的合适的方法来形成铁电绝缘材料130'。可将铁电绝缘材料130'掺杂Si、Al、La、Ge、N、Gd等、或其组合。可借由布植制程及例如下列的掺质种类来进行掺杂：Si、Al、La、Ge、N、Gd等、或其组合、或借由从例如下列的金属氧化物扩散：SiOx、AlyOx、LayOx、ZryOx等、或其组合，上述扩散是由退火所触发的。
可借由例如CMP制程来平坦化铁电绝缘材料130'。在平坦化之后，位于IMD 110C上方的铁电绝缘材料130'的顶部可具有在约5nm至约20nm范围内的厚度T4。如以下关于图19所述，厚度T4在约5nm至约20的范围内，可减少或防止在BE 122'与稍后形成的导电部件108C之间形成分流路径。如以下关于图17所描述的，这可减少或停止电流从稍后形成的FeRAM单元150'泄漏出来。小于5nm的厚度T4会产生铁电绝缘材料层太薄以至于无法充分阻止从BE 122'至导电部件108C的泄漏电流。厚度T4大于20nm可能会导致铁电切换不完全或更大的施加电场，可能导致更高的崩溃风险。图14B及图14C绘示出沿着图14A中剖面C-C'的图14A的剖面俯视图。在图14B及图14C的俯视图中，铁电绝缘材料130'被导电材料120所包围。在一些实施例中，如图14B所示，铁电绝缘材料130'及导电材料120包括大致环状的形状。在一些实施例中，铁电绝缘材料130'及导电材料120可包括更长方形的形状。在如图14C所示的一些其它实施例中，铁电绝缘材料130'及导电材料120包括具有圆角的大致正方形的形状。在一些实施例中，铁电绝缘材料130'及导电材料120可包括更多的矩形形状。
图15绘示出将导电材料140'形成于铁电绝缘材料130'的上方。如图5关于导电材料120所述的，导电材料140'可借由相同的制程形成，并且可包括相同的材料。导电材料140'可具有在约50nm至200nm的范围内的厚度T5。可以实现特定的属性来决定厚度T5，上述特定的属性例如在较大的BEOL或MEOL电路的RC延迟。
图16绘示出形成例如下列的遮罩144于导电材料140'上方：光阻、硬遮罩、或其组合。如以下更详细地讨论的，遮罩144将用于图案化导电材料140'、铁电绝缘材料130'、及导电材料120。因此，将遮罩144图案化以限定FeRAM150'所期望的尺寸(参照图17)。在一些实施例中，遮罩144具有位于铁电绝缘材料130'上部的上方经过铁电绝缘材料的下部侧壁的悬垂距离D2，范围为约5nm至约15nm。可借由使用旋转涂布技术来形成遮罩144，并且可使用可接受的光学微影技术来图案化遮罩144。如以下参照图17所述的，遮罩144在随后的蚀刻过程中保护导电材料140'、介电绝缘材料130'、及导电材料120的覆盖部分。
图17绘示出FeRAM单元150'的形成。移除未被遮罩144所覆盖的导电材料140'、铁电绝缘材料130'、及导电材料120的外部。导电材料120的剩余部分形成下部金属层或底电极(bottom electrode，BE)122'，铁电绝缘材料130'的剩余部分形成铁电绝缘层或绝缘元件132'，且导电材料140'的剩余部分形成上部金属层或顶电极(top electrode，TE)142'。上述移除可露出IMD110C的顶表面。可借由进行蚀刻来移除导电材料140'、铁电绝缘材料130'、及导电材料120的外部，上述蚀刻例如干式蚀刻或湿式蚀刻。在一些实施例中，以在电源所测得的功率在约100W至约1000W的范围内，进行包括干式蚀刻的蚀刻，上述干式蚀刻以下列方式进行：包含CF3*离子、CF2*离子、CF*离子、C*离子、及F*离子的等离子体、添加氮气、氩气、氦气及其它气体的CO等离子体等、或其组合。在移除导电材料140'、铁电绝缘材料130'、及导电材料120的外部之后，借由例如灰化来移除遮罩144。
FeRAM单元150'包括为BE 122'、位于BE 122'上的铁电绝缘层132'、及位于铁电绝缘层132'上的顶电极142'。铁电绝缘层132'完全覆盖BE 122'的上表面。TE 142'的底表面位于铁电绝缘层132'的顶表面上。
图17出于说明性目的，绘示出延伸于IMD 110C的上表面上方的FeRAM单元150'的边缘。举例而言，在一些实施例中，底电极122'、铁电绝缘层132'、及顶电极142'可在距IMD110C侧壁的边缘约5nm至约15nm范围内的距离延伸于IMD 110C的上表面上方。在其它实施例中，底电极122'、铁电绝缘层122'、及顶电极142'可对准IMD 110C的侧壁。
图18绘示出形成于FeRAM单元150'及IMD 110C上方的IMD 110D。用于沉积IMD110D的介电质堆叠的技术可与用于形成第一ILD层76、第二ILD层78、以及IMD 110A、IMD110B、及IMD 110C的技术相同。
图19绘示出形成穿过IMD 110D以实体接触FeRAM单元150'的顶表面的导电部件108C。如以上关于图1所述，用于形成导电部件108C的技术可与用于形成导线108A及108B的技术相同。在一些实施例中，导电部件108C的底表面实质上覆盖FeRAM单元150'的顶表面。因为铁电绝缘层132'的外部阻止了导电部件108C与BE 122'实体接触，所以可避免从BE122'至导电部件108C的电子分流路径的形成。这可防止电流从FeRAM单元150'泄漏出去，允许FeRAM单元更好地保持存储的电荷并产生更稳健的FeRAM单元性能。
图20绘示出FeRAM单元150'在MEOL制程中直接形成于栅极电极64上的实施例。用于在MEOL制程中形成将FeRAM单元150'形成于栅极电极64上的方法，可实质上相似于如以上图14A至图19中所述用于将FeRAM的单元150在BEOL制程中形成于导电部件108B上的方法，用栅极电极64取代导电部件108B，用第二ILD层78取代IMD 110C，用IMD 110A取代IMD110D，并且用导电导孔104A取代导电部件108C。可在形成FeRAM单元150'之后并且在形成IMD 110A之前，形成至源极及漏极区54的接触件74。在MEOL方案中将FeRAM单元150'集成，使得FeRAM单元150'直接接触栅极电极64是有利的，因为FeRAM单元150'与FinFET 60的邻近度增加，可提供RC延迟的好处。
可借由减少或防止分流路径的形成来实现稳健的FeRAM单元性能，这可使FeRAM单元更好地保持其存储的电荷。相较于平坦的金属-铁电-金属夹层结构，剖面U型导孔填充制程可借由降低制造步骤的数量来降低制程成本。铁电绝缘电容器层及顶电极的不同形状与U形底电极兼容。可将FeRAM单元制造位于例如FinFET的晶体管上方的金属化层中作为BEOL方案的一部分，或者可将FeRAM单元制造为直接位于晶体管的栅极电极上方作为MEOL方案的一部分。
根据一实施例，一种半导体装置包括：第一介电层；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上方；铁电式随机存取存储器(ferroelectric random-access memory，FeRAM)单元，位于第二介电层中；第三介电层，位于第二介电层上方；及第二导电部件，位于第三介电层中，第二导电部件电性耦合至顶电极。FeRAM单元包括：底电极，接触第一导电部件，底电极沿着第一导电部件的上表面延伸，并沿着第二介电层的侧壁延伸；铁电材料层，位于底电极上方，铁电材料层接触第二介电层的侧壁，使得铁电材料层完全覆盖底电极的上表面；及顶电极，位于铁电材料层上。在一实施例中，顶电极的上表面与铁电材料层的上表面齐平。在一实施例中，铁电材料层的上表面实体接触第二导电部件。在一实施例中，在俯视图中，顶电极被铁电材料层所围绕。在一实施例中，底电极具有范围在5nm至20nm的厚度。在一实施例中，铁电材料层具有范围在5nm至20nm的厚度。在一实施例中，顶电极具有范围在5nm至20nm的厚度。
根据另一实施例，一种半导体装置包括：第一介电层；第一导电部件，位于第一介电层中；第二介电层，位于第一介电层上方；铁电式随机存取存储器(ferroelectricrandom-access memory，FeRAM)单元，位于第二介电层中；第三介电层，位于第二介电层上方；及第二导电部件，位于第三介电层中，第二导电部件电性耦合至顶电极。FeRAM单元包括：底电极，接触第一导电部件，底电极沿着第一导电部件的上表面延伸，并沿着第二介电层的侧壁延伸；铁电材料层，位于底电极上方，铁电材料层突出至第二介电层的上表面上方，铁电材料层延伸至低于底电极的上表面，其中铁电材料层完全覆盖底电极的上表面；顶电极，位于铁电材料层上。在一实施例中，顶电极的底表面位于铁电材料层的上表面上方。在一实施例中，在俯视图中，铁电材料层的一部分被底电极所围绕。在一实施例中，铁电材料层的一部分高于底电极的上表面。在一实施例中，第一导电部件包括FinFET的栅极电极。在一实施例中，铁电材料层包括氧化铪。
根据又一实施例，一种形成半导体装置的方法包括：形成第一导电元件于第一介电层中；形成第二介电层于第一导电元件上方；形成穿过第二介电层至第一导电元件的开口；沉积第一电极层于第二介电层及第一导电元件的露出的表面上方；形成铁电材料层于第一电极层上方，使得铁电材料层的一部分低于第一电极层的上表面，并使得铁电材料层覆盖第一电极层的上表面；沉积第二电极层于铁电材料层上；图案化第一电极层、铁电材料层、以及第二电极层，以分别形成第一电极、铁电层、以及第二电极；形成第三介电层于第二介电层及第二电极上方；及形成第二导电元件于第三介电层中，第二导电元件电性耦合至第二电极。在一实施例中，该方法还包括：在形成铁电材料层之前，形成底遮罩于第一电极层上方，底遮罩露出第一电极层沿着开口的侧壁的一部分；凹蚀第一电极层至低于第二介电层的一上表面；及移除底遮罩。在一实施例中，形成底遮罩包括使用旋转涂布或CVD制程。在一实施例中，铁电材料层与第二介电层的顶表面实体接触。在一实施例中，半导体装置的形成方法还包括移除铁电材料层及第二电极的顶部，移除露出第二介电层的顶表面。在一实施例中，铁电材料层填充开口。在一实施例中，半导体装置的形成方法还包括移除位于第二介电层上方的第一电极、铁电材料层、及第二电极的部分。
以上概述多个实施例的部件，以便在本发明所属技术领域中具有通常知识者可更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不悖离本发明的精神及范围下，做各式各样的改变、取代及替代。

Claims (1)

1.一种半导体装置，包括：
一第一介电层；
一第一导电部件，位于该第一介电层中；
一第二介电层，位于该第一介电层上方；
一铁电式随机存取存储器单元，位于该第二介电层中，其中该铁电式随机存取存储器单元包括：
一底电极，接触该第一导电部件，该底电极沿着该第一导电部件的一上表面延伸，并沿着该第二介电层的侧壁延伸；
一铁电材料层，位于该底电极上方，该铁电材料层接触该第二介电层的侧壁，其中该铁电材料层完全覆盖该底电极的一上表面；及
一顶电极，位于该铁电材料层上；
一第三介电层，位于该第二介电层上方；及
一第二导电部件，位于该第三介电层中，该第二导电部件电性耦合至该顶电极。
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