TW202131452A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括： 第一介電層；第一導電部件，位於第一介電層中；第二介電層，位於第一介電層上方；鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元，位於第二介電層中，第三介電層，位於第二介電層上方；及第二導電部件，位於第三介電層中，第二導電部件電性耦合至頂電極。其中FeRAM單元包括底電極，接觸第一導電部件； 鐵電材料層，完全覆蓋底電極的上表面；及頂電極，位於鐵電材料層上。

Description

半導體裝置
本發明實施例是關於一種半導體裝置，特別是關於一種具有鐵電裝置的半導體裝置。
半導體裝置用於各式各樣的電子應用中，例如個人電腦、手機、數位相機與其他電子裝置。半導體裝置的製造一般是透過於半導體基板上依序沉積絕緣或介電層、導電層以及半導體層的材料，並利用微影圖案化各種材料層以於半導體裝置上形成電路組件與元件。
半導體工業藉由例如下列之半導體技術的創新而不斷增加積體電路(integrated circuits, ICs)中電子元件（例如，電晶體、二極體、電阻、電容等）的密度：逐步減小最小部件尺寸、三維（three dimensional, 3D）電晶體結構（例如，鰭狀場效電晶體（fin field-effect transistor, FinFET））、 增加堆疊於半導體基板上方之內連線層中內連線層及非半導體記憶體的數量，上述非半導體記憶體例如鐵電(ferroelectric)隨機存取記憶體（random access memory, RAM）或FeRAM、以及磁阻式RAM或MRAM。FeRAM的基礎儲存元件為磁穿隧接面（magnetic tunnel junction, MTJ）。高元件密度允許系統單晶片（System-on-Chip, SoC）的概念，其中將多個功能區塊集成於通常稱為晶圓的單一積體電路中，上述功能區塊例如:中央處理單元（central processing unit, CPU）、快取記憶體（例如，靜態RAM（static RAM, SRAM））、類比/ RF功能及非揮發性記憶體（例如，快閃記憶體、FRAM及MRAM ）。於一晶圓上集成如此多樣性的功能，往往於形成和集成各種電子元件和電晶體結構時帶來新的挑戰。
本發明實施例提供一種一種半導體裝置，包括：第一介電層；第一導電部件，位於第一介電層中；第二介電層，位於第一介電層上方；鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元，位於第二介電層中，其中FeRAM單元包括：底電極，接觸第一導電部件，底電極沿著第一導電部件的上表面延伸，並沿著第二介電層的側壁延伸； 鐵電材料層，位於底電極上方，鐵電材料層接觸第二介電層的側壁，其中鐵電材料層完全覆蓋底電極的上表面；及頂電極，位於鐵電材料層上； 第三介電層，位於第二介電層上方；及第二導電部件，位於第三介電層中，第二導電部件電性耦合至頂電極。
本發明實施例提供一種半導體裝置，包括：第一介電層；第一導電部件，位於第一介電層中；第二介電層，位於第一介電層上方；鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元，位於第二介電層中，其中FeRAM單元包括：底電極，接觸第一導電部件，底電極沿著第一導電部件的上表面延伸，並沿著第二介電層的側壁延伸； 鐵電材料層，位於底電極上方，鐵電材料層突出至第二介電層的上表面上方，鐵電材料層延伸至低於底電極的上表面，其中鐵電材料層完全覆蓋底電極的上表面；頂電極，位於鐵電材料層上； 第三介電層，位於第二介電層上方；及第二導電部件，位於第三介電層中，第二導電部件電性耦合至頂電極。
本發明實施例提供一種半導體裝置的形成方法，包括：形成第一導電元件於第一介電層中；形成第二介電層於第一導電元件上方；形成穿過第二介電層至第一導電元件的開口；沉積第一電極層於第二介電層及第一導電元件之露出的表面上方；形成鐵電材料層於第一電極層上方，其中鐵電材料層的一部分低於第一電極層的上表面，其中鐵電材料層覆蓋第一電極層的上表面； 沉積第二電極層於鐵電材料層上； 圖案化第一電極層、鐵電材料層、以及第二電極層，以分別形成第一電極、鐵電層、以及第二電極；形成第三介電層於第二介電層及第二電極上方；及形成第二導電元件於第三介電層中，第二導電元件電性耦合至第二電極。
以下內容提供了許多不同的實施例或範例，以進行本發明實施例的不同部件。以下描述組件及配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可包含第一部件及第二部件以直接接觸件的方式形成的實施例，並且可包含在第一部件及第二部件之間形成額外的部件，使得第一部件及第二部件可不直接接觸件的實施例。此外，本發明實施例可在各種範例中重複參見數值及/或字母。如此重複是為了簡化及清楚之目的，其本身並非用於指定所討論的各種實施例及/或配置之間的關係。
再者，此處可能使用空間相對用語，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」等類似的用語，以便描述圖式中一部件或部件與另一（些）部件或部件之間的關係。空間相對用語除了包含圖示繪示的方位外，也意圖包含使用中或操作中之裝置的不同方位。當裝置被旋轉至不同方位時（旋轉90度或其他方位），此處所使用的空間相對描述也將同樣地依旋轉後的方位來解釋。
本揭露包括例如FeRAM一個電晶體一個電容器（one-transistor one-capacitor, 1T1C）位元單元及其形成方法。揭露了複數個穩健的積體結構或方案，以防止形成穿過FeRAM單元的電子分流路徑。相較於平坦的金屬-鐵電-金屬夾層結構，使用U形的剖面導孔填充製程可減少製造步驟的數量及製程成本，並且本文揭露的方法及結構可避免形成電子分流路徑，例如：如果底電極於底電極之U形的頂表面處與導電元件實體接觸，則從FeRAM單元的底電極至位於頂電極上方的導電元件形成電子分流路徑。防止分流路徑可阻止電流從FeRAM單元洩漏出去，從而藉由允許FeRAM單元更好地保持其存儲的電荷來產生穩健的FeRAM單元性能。儘管本揭露在例如FinFET形成製程之後進行的後端（back end of line, BEOL）製程或中端（middle end of line, MEOL）製程的情境下描述形成FeRAM單元之方法的面向，但是其他實施例可利用其他半導體製造製程於本揭露的面向。
第1圖係根據一些實施例，繪示出半導體結構100的剖面圖，上述半導體結構100包括可在其中形成各種電子裝置的半導體基板50，以及在基板50上方形成的多層內連線系統（例如，層100A及層100B）的一部分。一般而言，如以下將更詳細討論的，第1圖繪示出於基板50上形成的FinFET裝置60，及在其上方形成複數個內連線層。
一般而言，第1圖所繪示的基板50可包括塊體半導體基板或絕緣體上覆矽（silicon-on-insulator, SOI）基板。SOI基板包括在薄半導體層下方的絕緣體層，上述薄半導體層為SOI基板的主動層。主動層的半導體及塊體半導體通常包括晶體半導體材料矽，但是可包括一或多種例如下列的其他半導體材料：鍺、矽鍺合金、化合物半導體（例如，GaAs、AlAs、InAs、GaN、AlN等、或其合金（例如，Gax Al1-x As、Gax Al1-x N、Inx Ga1-x As等）、氧化物半導體（例如ZnO、SnO2 、TiO2 、Ga2 O3 等）或其組合。可摻雜或不摻雜半導體材料。可使用的其他基板包括多層基板、梯度基板或混合定向基板。
第1圖繪示的FinFET裝置60是在被稱作鰭片的半導體突起58的鰭狀條中形成的三維MOSFET結構。第1圖中所示的剖面是在平行於源極及汲極區54之間的電流流動方向上沿著鰭片的縱軸截取的。可藉由使用光學微影及蝕刻技術對基板進行圖案化來形成鰭片58。舉例而言，可使用間隔物圖案轉印（spacer image transfer, SIT）圖案化技術。在這種方法中，使用合適的光學微影及蝕刻製程於基板上方形成犧牲層並對其圖案化，以形成心軸。使用自對準製程在心軸旁邊形成間隔物。接著藉由合適的選擇性蝕刻製程將犧牲層移除。每個剩餘的間隔物可接著作為硬遮罩，以藉由使用例如反應性離子蝕刻（reactive ion etching, RIE）將溝槽蝕刻到基板50中來圖案化各個鰭片58。第1圖繪示出單一鰭片58，儘管基板50可包括任何數量的鰭片。
第1圖繪示出沿著鰭片58之兩側壁形成的淺溝槽隔離（Shallow trench isolation, STI）區62。可藉由沉積一或多種介電材料（例如，氧化矽）將鰭片周圍的溝槽完全填充，然後凹蝕介電材料的頂表面，來形成STI區62。可使用下列製程來沉積STI區62的介電材料：高密度電漿化學氣相沉積（high density plasma chemical vapor deposition, HDP-CVD）、低壓CVD（low-pressure CVD, LPCVD）、次壓CVD（sub-atmospheric CVD, SACVD）、流動式CVD（flowable CVD, FCVD）、旋塗、及/或其類似物、或其組合。在沉積之後，可進行退火製程或固化製程。在一些情況下，STI區62可包括襯層，例如藉由將矽表面氧化而生長的熱氧化物襯層。凹蝕製程可使用例如平坦化製程（例如，化學機械拋光（chemical mechanical polish, CMP）），隨後使用可將STI區62中介電材料之頂表面凹蝕的選擇性蝕刻製程（例如，濕式蝕刻、或乾式蝕刻或其組合），使得鰭片58的上部突出於周圍的絕緣STI區62。在一些情況下，還可藉由平坦化製程移除用於形成鰭片58的圖案化硬遮罩。
在一些實施例中，第1圖繪示之FinFET裝置60的閘極結構68為可使用閘極後製程之流程形成的高k金屬閘極（high-k metal gate, HKMG）結構。在閘極後製程之流程中，在形成STI區62之後形成犧牲虛設閘極結構（未繪示）。虛設閘極結構可包括虛設閘極介電質、虛設閘極電極及硬遮罩。首先，可沉積虛設閘極介電材料（例如，氧化矽、氮化矽、或其類似物）。接著，可沉積虛設閘極材料（例如，非晶矽、多晶矽、或其類似物）於虛設閘極介電質上方，然後平坦化（例如，藉由CMP）。可在虛設閘極材料上方形成硬遮罩層（例如，氮化矽、碳化矽、或其類似物）。然後，藉由將硬遮罩圖案化並使用適當的光學微影及蝕刻技術將圖案轉移至虛設閘極介電質及虛設閘極材料，來形成虛設閘極結構。虛設閘極結構可沿著突出鰭片的複數個側面延伸，並延伸於STI區62表面上方的鰭片之間。如以下更詳述的，虛設閘極結構可由第1圖所示的HKMG閘極結構68來取代。第1圖右側所示的HKMG閘極結構68（可見於鰭片58之上）為主動HKMG閘極結構的示例，上述主動HKMG閘極結構例如沿著一部分鰭片58的側壁延伸並在一部分鰭片58的上方延伸，上述鰭片突出於STI 62上方，且第1圖左側所示的HKMG閘極結構68為延伸於STI區62上方的例示性閘極結構，例如延伸於相鄰鰭片之間。可使用例如下列任何合適的方法來沉積用於形成虛設閘極結構及硬遮罩的材料：CVD、電漿增強CVD（plasma-enhance, PECVD）、原子層沉積（atomic layer deposition, ALD）、電漿增強ALD（plasma-enhanced ALD, PEALD）等、或藉由半導體表面的熱氧化或其組合。
將第1圖所示之FinFET 60的源極及汲極區54以及間隔物72形成為例如自對於虛設閘極結構。可在完成圖案化虛設閘極之後，藉由沉積及非等向性蝕刻間隔物介電層來形成間隔物72。間隔物介電層可包括例如下列一或多種介電質：氧化矽（silicon oxide）、氮化矽（silicon nitride）、氮氧化矽（silicon oxynitride）、碳化矽（silicon carbide）、碳氮化矽（silicon carbonitride）等、或其組合。非等向性蝕刻製程從虛設閘極結構的頂部上方移除間隔物介電層，使間隔物72沿著虛設閘極結構的側壁橫向延伸至鰭片表面的一部分上（如第1圖右側所示）或橫向延伸至STI介電質的表面上（如第1圖左側所示）。
源極及汲極區54為直接接觸半導體鰭片58的半導體區。在一些實施例中，源極及汲極區54可包括重摻雜區及相對輕摻雜的汲極延伸區或LDD區。一般而言，使用間隔物72將重摻雜區與虛設閘極結構間隔開，且可在形成間隔物72之前形成LDD區，因此LDD區在間隔物72下方延伸，並且在一些實施例中進一步延伸至虛設閘極結構下方之半導體的一部分。可藉由使用例如離子佈植製程佈植摻質（例如，As、P、B、In等）來形成LDD區。
源極及汲極區54可包括磊晶成長區（epitaxially grown region）。舉例而言，在形成LDD區之後，可形成間隔物72，且隨後可藉由下列製程形成自對準於間隔物72的重摻雜源極及汲極區：首先可藉由蝕刻鰭片以形成凹陷，然後藉由選擇性磊晶成長（selective epitaxial growth, SEG）製程於凹陷中形成晶體半導體材料，上述選擇性磊晶成長製程可填充凹陷並通常延伸超過鰭片的原始表面，以形成如第1圖所示的凸起(raised)源極-汲極結構。晶體半導體材料可為元素（例如，Si或Ge等）、或合金（例如Si1-x Cx 或Si1-x Gex 等）。SEG製程可使用例如下列任何合適的磊晶生長方法：氣相/固相/液相磊晶（vapor/solid/liquid phase epitaxy, VPE, SPE, LPE）、或金屬有機CVD（metal-organic CVD, MOCVD）或分子束磊晶（molecular beam epitaxy, MBE）等。可在SEG過程中原位（in situ）、或在SEG之後進行離子佈植製程、或其組合來引入高劑量（例如，約1014 cm-2 到1016 cm-2 ）的摻質至重摻雜的源極及汲極區54中。
第一層間介電質（interlayer dielectric, ILD）76（如第1圖中所示）沉積於結構上方。在一些實施例中，可在沉積ILD材料之前，沉積合適的介電質（例如，氮化矽、碳化矽等、或其組合）的接觸蝕刻停止層（contact etch stop layer, CESL）（未繪示）。可進行平坦化製程（例如，CMP）以從虛設閘極上方移除過量的ILD材料及任何剩餘的硬遮罩材料以形成頂表面，其中虛設閘極材料的頂表面被露出並且可與第一ILD 76的頂表面實質上共平面。然後，可藉由首先使用一或多種蝕刻技術移除虛設閘極結構來形成第1圖所示的HKMG閘極結構68，從而在各個間隔物72之間形成凹陷。
接下來，沉積包括一或多種介電質的替換閘極介電層66，隨後沉積包括一或多種導電材料的替換導電閘極層64以完全填充凹陷。閘極介電層66包括例如下列的高k介電材料:金屬的氧化物及/或矽酸鹽（例如，Hf、Al、Zr、La、Mg、Ba、Ti及其他金屬的氧化物及/或矽酸鹽）、氮化矽、氧化矽等或其組合、或其多層。在一些實施例中，導電閘極層64可為多層金屬閘極堆疊，包括在閘極介電層66的上方連續形成的阻障層、功函數層、及閘極填充層。阻障層的例示性材料包括TiN、TaN、Ti、Ta等、或其多層組合。對於p型FET而言，功函數層可包括TiN、TaN、Ru、Mo、Al，且對於n型FET而言，功函數層可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr。可使用其他合適的功函數材料或其組合或其多層。填充凹陷之剩餘部分的閘極填充層可包括例如下列金屬：Cu、Al、W、Co、Ru等、或其組合或其多層。可藉由例如下列任何合適的方法來沉積用於形成閘極結構的材料：CVD、PECVD、PVD、ALD、PEALD、電鍍（electrochemical plating, ECP）、無電鍍及/或類似方法。可使用例如CMP製程從第一ILD 76的頂表面上方移除閘極結構層64及66的多餘部分。如第1圖所示之所得的結構可為實質上共平面的表面，包括第一ILD 76、間隔物72、以及HKMG閘極層66與64之剩餘部分之露出的頂表面，上述HKMG閘極層66與64之剩餘部分嵌入於相對應的間隔物72之間。
如第1圖所示，可將第二ILD層78沉積於第一ILD層76上方。在一些實施例中，用來形成第一ILD層76及第二ILD層78的絕緣材料可包括例如下列材料：氧化矽、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、未摻雜矽酸鹽玻璃（undoped silicate glass, USG）、低介電常數（low dielectric constant, low-k）介電質、或其類似物、或其組合，上述低介電常數（low dielectric constant, low-k）介電質例如氟矽酸鹽玻璃（fluorosilicate glass, FSG）、碳氧化矽（silicon oxycarbide, SiOCH）、碳摻雜的氧化物（carbon-doped oxide, CDO）、流動式氧化物、或多孔氧化物（例如，乾凝膠/氣凝膠）、或其類似物、或其組合。可使用例如下列任何合適的方法來沉積用於形成第一ILD層76及第二ILD層78的介電材料：CVD、物理氣相沉積（physical vapor deposition, PVD）、ALD、PEALD、PECVD、SACVD、FCVD、旋塗、及/或其類似方法、或其組合。
如第1圖所示，可使用穿過中間(intervening)介電層形成的導電連接（例如，接觸件74）將形成於基板50中之電子裝置的電極電性連接至第一內連線層100A的導電部件。在第1圖所示的示例中，接觸件74電性連接至FinFET 60的源極及汲極區54。閘極電極的接觸件74通常形成於STI區62上方。分離的閘極電極64（如第1圖的左側所示）繪示了這種接觸件。可使用光學微影技術來形成接觸件。舉例而言，可於第二ILD 78上方形成圖案化的遮罩，並將圖案化的遮罩用於蝕刻延伸穿過第二ILD 78的開口，以露出STI區62上方之閘極電極的一部分，並將圖案化的遮罩用於蝕刻位於鰭片58上方的開口，進一步延伸穿過第一ILD 76以及位於第一ILD 76下方的CESL（未繪示）襯層，以露出源極及汲極區54的一部分。在一些實施例中，可使用非等向性乾式蝕刻製程，其中在兩個連續步驟中進行蝕刻。相對於在蝕刻製程的第一步驟中所使用的蝕刻劑對用於閘極電極64及CESL中之材料的蝕刻速率，上述蝕刻劑對第一ILD層76及第二ILD層78之材料的蝕刻速率更高，上述CESL可作為源極及汲極區54之重摻雜區之頂表面的襯層。一旦蝕刻製程的第一步驟露出CESL，則可進行蝕刻製程的第二步驟，其中可將蝕刻劑切換至選擇性移除CESL。
在一些實施例中，可於第一ILD層76及第二ILD層78中之開口中形成導電襯層。隨後，用導電填充材料填充開口。襯層包括用於減少導電材料從接觸件74向外擴散至周圍介電材料中的阻障金屬。在一些實施例中，襯層可包括兩層阻障金屬層。第一阻障金屬與源極及汲極區54中的半導體材料接觸，並且隨後可與源極及汲極區54中的重摻雜半導體進行化學反應，以形成低電阻歐姆接觸件，之後，可移除未反應的金屬。舉例而言，如果源極及汲極區54中的重摻雜半導體為矽或矽鍺合金半導體，則第一阻障金屬層可包括Ti、Ni、Pt、Co、其它合適的金屬、或其合金。導電襯層的第二阻障金屬層可額外包括其他金屬（例如，TiN、TaN、Ta、或其他合適的金屬、或其合金）。可使用任何可接受的沉積技術（例如：CVD、ALD、PEALD、PECVD、PVD、ECP、無電鍍等、或其任何組合）將導電填充材料（例如：W、Al、Cu、Ru、Ni、Co、其合金、其組合等）沉積於導電襯層上方，以填充接觸開口。接下來，可使用平坦化製程（例如，CMP）從第二ILD 78的表面上方移除所有導電材料的多餘部分。所得的導電插塞延伸進第一ILD層76及第二ILD層78中，且如第1圖中所示，組成(constitute)接觸件74與電子裝置的電極進行實質連接及電性連接，上述電子裝置例如三閘極FinFET 60。在此示例中，利用相同的製程步驟同時形成至STI 62上方之電極的接觸件以及至鰭片58上方之電極的接觸件。然而，在其他實施例中，可分開形成這兩種類型的接觸件。
如第1圖所示，根據用於積體電路設計的後端製程方案（back end of line, BEOL），可形成垂直堆疊於接觸插塞74上方的複數個內連線層，上述接觸插塞74形成於第一ILD層76及第二ILD層78中。在第1圖所示的BEOL方案中，各種內連線層具有相似的部件。然而，應理解的是其他實施例可利用替代的集成方案，其中各種內連線層可使用不同的部件。舉例而言，繪示為垂直連接件的接觸件74可延伸以形成橫向傳輸電流的導線。
在本揭露中，第二內連線層包括嵌入於金屬間介電質（intermetal dielectric, IMD）中的導電導孔及導線。IMD除了在各種導電元件之間提供絕緣之外，IMD還可包括一或多個介電蝕刻停止層，以控制於IMD中形成開口的蝕刻製程。一般而言，導孔垂直傳導電流，並用於將位於垂直上鄰近層的兩個導電部件電性連接，而導線橫向傳導電流，並用於在一層中分配電子訊號及功率。在第1圖中所示的BEOL方案中，導電導孔104A將接觸件74連接至導線108A，並且在隨後的層，導孔將下部導線連接至上部導線（例如，可藉由導孔104B將一對導線108A及108B連接）。其他實施例可採用不同的方案。舉例而言，可從第二層省略導孔104A，並且可將接觸件74配置為直接連接導線108A。
繼續參照第1圖，可使用例如雙鑲嵌製程流程形成第一內連線層100A。首先，可使用在第一ILD層76及第二ILD層78的描述中列出的一或多層介電材料來沉積用於形成IMD 110A的介電質堆疊。在一些實施例中，IMD 110A包括位於介電質堆疊之底部的蝕刻停止層（未繪示）。蝕刻停止層包括一或多個絕緣層（例如，SiN、SiC、SiCN、SiCO、CN、其組合等），上述絕緣層的蝕刻速率不同於上方材料的蝕刻速率。用於沉積IMD之介電質堆疊的技術可與用於形成第一ILD層76及第二ILD層78的技術相同。
適當的光學微影及蝕刻技術（例如，採用氟碳化物化學物質的非等向性RIE）可用於將IMD 110A圖案化，以形成用於導孔及導線的開口。用於導孔的開口可為延伸穿過IMD 110A以露出接觸件74之頂導電表面的垂直孔洞(hole)，並且用於導線的開口可為形成於IMD 110A之上部中的縱向溝槽。在一些實施例中，用於將IMD 110A中之孔洞及溝槽圖案化的方法利用導孔先製方案，其中第一光學微影及蝕刻製程形成用於導孔的孔洞，且第二光學微影及蝕刻製程形成用於導線的溝槽。其他實施例可使用例如下列的不同方法：溝槽先製方案、或不完全的導孔先製方案、或埋入的(buried)蝕刻停止層方案。蝕刻技術可利用複數個步驟。舉例而言，第一主要蝕刻步驟可將IMD 110A的一部分介電材料移除，並停止在蝕刻停止介電層上。然後，可將蝕刻劑切換至移除蝕刻停止層介電材料。可調整各種蝕刻步驟的參數（例如，化學成分、氣體的流速及壓力、反應器功率等），以產生具有所期望之內部錐形角度的錐形側壁輪廓。
可沉積多種導電材料，以填充形成第一內連線層100A之導電部件104A及108A的孔洞及溝槽。開口可首先以導電擴散阻障材料做為內襯，然後完全填充沉積於導電擴散阻障襯層上方的導電填充材料。在一些實施例中，可在導電擴散阻障襯層上方沉積薄導電晶種層，以協助啟始電鍍（electrochemical plating, ECP）沉積步驟，上述步驟用導電填充材料完全填充開口。
導孔104A及導線108A中的擴散阻障導電襯層包括一或多層TaN、Ta、TiN、Ti、Co等、或其組合。104A及108A中的導電填充層可包括例如下列金屬：Cu、Al、W、Co、Ru等、或其組合、或其多層。可藉由例如下列任何合適的方法來沉積用於形成導電部件104A及108A的導電材料：CVD、PECVD、PVD、ALD、PEALD、ECP、無電鍍等。在一些實施例中，導電晶種層可為與導電填充層相同的導電材料，並使用合適的沉積技術（例如，CVD、PECVD、ALD、PEALD、或PVD等）來沉積導電晶種層。
可藉由平坦化製程（例如，CMP）移除在開口之外的IMD 110A上方任何多餘的導電材料，從而形成包括IMD 110A之介電區的頂表面，其與導線108A的導電區實質上共平面。如第1圖所示，平坦化步驟將導電導孔104A及導線108A嵌入到IMD 110A中。
第1圖中垂直地位於第一內連線層100A上方的內連線層為第二內連線層100B。在一些實施例中，各種內連線層（例如，第一內連線層100A及第二內連線層100B）的結構可為相似的。在第1圖所示的示例中，第二內連線層100B包括導電導孔104B及嵌入於具有平坦頂表面的絕緣膜IMD 110B中的導線108B。上述在第一內連線層100A的情境下描述材料及製程技術，可用於形成第二內連線層100B及隨後的內連線層。
儘管描述了例示性電子裝置（FinFET 60）以及連接至電子裝置的例示性內連線結構，但應理解的是，本領域具有通常知識者將理解提供以上示例僅用於說明性目的，以進一步解釋本發明實施例的應用，並不意於以任何方式限制本實施例。
第2圖繪示出第1圖之區域101的詳細視圖，繪示出在製造FeRAM陣列（以一個FeRAM單元示出）之初始階段的內連線層100B的頂部。第2圖係根據一些實施例，將位於內連線層100B的導線108B繪示為導電元件或導電部件108B，其在後續製程步驟中將電性耦合至FeRAM單元的底電極（bottom electrode, BE）。導線108B僅出於說明目的而繪示；可理解的是，可在適合於特定設計之任何金屬化層中的任何導電部件上形成BE及FeRAM單元。舉例而言，可在導線108A上、導電導孔104A上、位於更高內連線層(未繪示)上的導電元件或導電部件108C上、或在另一金屬插塞或導電部件上形成FeRAM單元的BE。在第2圖中，將導電部件108B繪示為嵌入於絕緣膜IMD 110B中。在製程變化內，將IMD 110B的頂介電質表面繪示為與導電部件108B之頂導電表面實質上共平面。
第3圖繪示出於導電部件108B及IMD 110B上方形成的IMD 110C。用於沉積IMD 110C之介電質堆疊的技術可相同於用於形成第一ILD層76及第二ILD層78、 以及IMD 110A及IMD 110B的技術。
第4圖繪示出形成穿過IMD 110C至導電部件108B之頂表面的開口112 。可使用合適的光學微影及蝕刻技術（例如，採用氟碳化物化學物質的非等向性RIE）來將IMD 110C圖案化，以形成開口112。在一些實施例中，開口112為延伸穿過IMD 110C以露出導電部件108B之頂導電表面的垂直孔洞。在俯視圖中，開口112可包括環狀或矩形，上述環狀(round)例如圓形(circular)，上述矩形例如正方形。蝕刻技術可利用複數個步驟。舉例而言，第一主要蝕刻步驟可將IMD 110C的一部分介電材料移除，並停止在蝕刻停止介電層上。然後，可將蝕刻劑切換至移除蝕刻停止層介電材料。可調整各種蝕刻步驟的參數（例如，化學成分、氣體的流速及壓力、反應器功率等），以產生具有所期望之內部錐形角度的錐形側壁輪廓
第5圖繪示出形成於IMD 110C及導電部件108B之露出表面上方的導電材料120 。如以下將更詳細地討論的，隨後將圖案化導電材料120並將形成FeRAM電容器的底電極。導電材料120可包括TiN、TaN、W、Cu等、或其組合。可使用例如下列任何合適的技術來將導電材料120作為保形層沉積：CVD、ALD、PECVD、PEALD、或PVD等、或其組合。在一些實施例中，導電材料120可具有約為5nm或更大的厚度T1。厚度T1在約5nm或更大的範圍內可提供適當的電阻，以允使良好的傳導及具有完全覆蓋其下方部件的膜，其可作為用於隨後之膜生長的高品質模板。小於約5nm的厚度T1可導致在電容器操作期間高接觸電阻（contact resistance, Rc ）或不平衡的鐵電切換(ferroelectric switching)。
參照第6圖，在填充開口112之導電材料120上方形成底遮罩114。如以下將更詳細地討論的，在形成鐵電材料及頂電極之前，使用底遮罩114將導電材料120凹蝕。如以下第12圖更詳細地討論的，導電材料120的凹蝕減小了導電材料120的頂部高度，這可允許鐵電材料覆蓋導電材料120，並且可減少或防止從導電材料120至導電材料120上方形成之另一導電部件的分流路徑的形成。在一些實施例中，底遮罩114包括一或多層底部抗反射塗層（bottom anti-reflective coatings, BARCs），其包括例如下列聚合物的混合物：丙二醇、甲醚（methyl ether, PGME）、丙二醇甲醚醋酸酯（propylene glycol methyl ether acetate , PGMEA）、乳酸乙酯（ethyl lactate, EL）等、或其組合。可藉由例如旋轉塗佈或CVD形成底遮罩114。
第7圖繪示出凹蝕底遮罩114之頂部。底遮罩114之頂部的凹陷露出導電材料120之側壁的頂表面及上部。底遮罩114的剩餘部分形成剩餘的底遮罩115。凹蝕底遮罩114的頂部可包括回蝕刻，例如乾式蝕刻或濕式蝕刻。在一些實施例中，以在電源所測得的功率在約50W至約500W的範圍內，進行包括乾式蝕刻的回蝕刻，上述乾式蝕刻以包括下列離子的電漿進行：CF3 *、CF2 *、CF*、C*、F*等、或其組合。
在移除底遮罩114的頂部後，可將剩餘之底遮罩115的頂表面以範圍在約5nm至約20nm的深度D1凹蝕至IMD 110C之上表面下方。如以下關於第9A圖所描述的，可將深度D1選擇作為稍後在底電極的頂部上方形成之鐵電材料層的局部厚度。如以下關於第12圖所描述的，深度D1在約5nm至約20nm的範圍內，可減少或防止底電極與稍後形成之上部導電部件之間形成分流路徑。如以下關於第10圖所描述的，這可減少或阻止電流從稍後形成的FeRAM單元洩漏出來。深度D1小於5nm 可能導致一層鐵電絕緣材料太薄以致於無法阻止從底電極至上部導電部件的漏電。深度D1大於20nm可能導致不完整的鐵電切換或更大的施加電場，可能導致崩潰的風險較高。
第8圖繪示出移除位於IMD 110C上方之導電材料120的部分，從而形成下部金屬層或底電極（bottom electrode, BE）122。移除導電材料120的部分露出IMD 110C的頂表面。在移除期間，導電材料120的剩餘部分由剩餘的底遮罩115 （參照第7圖）所保護。移除導電材料120的一部分可包括對導電材料120有選擇性的回蝕刻，例如乾式蝕刻或濕式蝕刻。在一些實施例中，以在電源所測得的功率在約50W至約500W的範圍內，進行包括乾式蝕刻的回蝕刻，上述乾式蝕刻以下列方式進行：包含CF3 *離子、CF2 *離子、CF*離子、C*離子、及F*離子的電漿等、添加氮氣、氬氣、氦氣及其它氣體的CO電漿等、或其組合。如第8圖所示，BE 122在剖面圖中包括U形，沿著導電部件108B的上表面延伸並且沿著IMD 110C的側壁延伸。BE 122的上表面可位於IMD 110C的上表面下方達深度D1。
第8圖進一步繪示出移除剩餘的底遮罩115，可藉由對剩餘之底遮罩115的材料具有選擇性的移除製程來進行。移除製程在形成BE 122之後進行並且可包括乾式蝕刻或濕式蝕刻。在一些實施例中，以在電源所測得的功率在約50W至約500W的範圍內，進行包括乾式蝕刻的回蝕刻，上述乾式蝕刻以下列方式進行：包含CF3 *離子、CF2 *離子、CF*離子、C*離子、及F*離子的電漿、添加氮氣、氬氣、氦氣及其它氣體的CO電漿等、或其組合。
第9A圖繪示出於BE 122及IMD 110C上方形成鐵電材料層或鐵電絕緣材料130。在一些實施例中，鐵電絕緣材料130可實體接觸IMD 110C的頂表面及/或側壁。鐵電絕緣材料130可包括高介電常數(K)的Hf基（Hf-based）膜，例如：HfO2 、HfZrO、HfSiO、HfAlO、HfLaO等、或其組合。鐵電絕緣材料130可具有在約5nm至約20nm的範圍內的厚度T2。在一些實施例中，厚度T2可與深度D1實質上相似。在其中利用原子層沉積（atomic layer deposition, ALD）製程來形成鐵電絕緣材料130的一些實施例中，可藉由利用循環的一組步驟來進行ALD製程，上述循環的步驟可引入第一前驅物以用於第一自限反應，排出第一前驅物，引入第二前驅物以用於第二自限反應，並排出第二前驅物以完成第一循環。一旦完成第一循環，就可將第一循環重複進行第二循環，每個循環沉積所需材料的單層，直到達到所需的厚度。舉例而言，在鐵電絕緣材料130為氧化鉿 （hafnium oxide, HfO2 ）的實施例中，可引入例如氯化鉿（hafnium chloride, HfCl4 ）的第一前驅物，然後將其排出，然後將包括氧的第二前驅物作為第二前驅物引入，以形成氧化鉿（hafnium oxide, HfO2 ）的單層，上述包括氧的第二前驅物例如下列：水（water, H2 O）、去離子水（de-ionized water, DI）、臭氧（ozone, O3 ）、或任何其他合適的含氧分子。可將上述ALD製程重複任何次數，以形成具有所需厚度的高k介電層（例如，非晶HfO2 層）。
在一些實施例中，將鐵電絕緣材料130摻雜，使用例如下列製程將摻質-源極層（未繪示）沉積於鐵電絕緣材料130上方 （例如， HfO2 層）：CVD、ALD、電漿增強ALD（plasma-enhanced ALD, PEALD）等、或其組合。摻質-源極層可如示例以層狀或夾層的方式包括例如下列材料：分別做為摻質Si、Al、La及Zr來源的SiOx 、Aly Ox 、Lay Ox 或Zry Ox 。在沉積薄片層(laminar layer)之後，進行沉積後退火（post-deposition anneal, PDA）。在一些實施例中，PDA在N2 環境或稀薄氧氣環境中進行。PDA可為快速熱退火（rapid thermal anneal, RTA）或尖波退火(spike anneal)。在一些實施例中，在將金屬沉積於鐵電絕緣材料130之上之後，進行後金屬沉積退火（post-metal deposition anneal, PMA）取代PDA。PMA在N2 環境或稀薄氧氣環境中進行。PDA可為快速熱退火（post-metal deposition anneal, RTA）或尖波退火。
第9A圖進一步繪示出將導電材料140形成於鐵電絕緣層材料130上方。如以上關於第5圖之導電材料120所述，可藉由相同的製程來形成導電材料140，並且導電材料140可包括相同的材料。
第9B圖及第9C圖繪示出沿著第9A圖中B-B'剖面之第9A圖的剖面俯視圖。在第9B圖及第9C圖的俯視圖中，導電材料140被鐵電絕緣材料130所包圍，其本身是被BE 122所包圍。在一些實施例中，如第9B圖所示，BE 122、鐵電絕緣材料130、及導電材料140包括大致環狀的形狀。在一些實施例中，BE 122、鐵電絕緣材料130、及導電材料140可包括更長方形的形狀。在如第9C圖所示的一些其他實施例中，鐵電絕緣材料130及導電材料140包括具有圓角的大致正方形的形狀。在一些實施例中，BE 122、鐵電絕緣材料130、及導電材料140可包括更多的矩形形狀。
第10圖係根據一些實施例，繪示出移除IMD 110C之頂表面上方的鐵電絕緣材料130及導電材料140的部分，從而形成FeRAM單元150 。鐵電絕緣材料130的剩餘部分形成鐵電絕緣層或絕緣元件132，且導電材料140的剩餘部分形成上部金屬層或頂電極（top electrode, TE）142。移除可露出IMD 110C的頂表面。可藉由進行例如化學機械拋光（chemical mechanical polish, CMP）的平坦化來移除鐵電絕緣材料130及導電材料140的頂部。FeRAM單元150包括BE 122、位於BE 122上的鐵電絕緣層132、以及位於鐵電絕緣層132上的頂電極142。鐵電層或鐵電絕緣層132完全覆蓋BE 122 。TE 142的頂表面與鐵電絕緣層132的頂表面齊平。TE 142可具有在約50nm至約200nm範圍內的厚度T3。可以實現特定的屬性來決定厚度T3，上述特定的屬性例如在較大之BEOL或MEOL電路的RC延遲。
第11圖繪示出IMD 110D形成於FeRAM單元 150及IMD 110C的上方。用於沉積IMD 110D之介電質堆疊的技術可與用於形成第一ILD層76、第二ILD層78、以及IMD 110A、IMD 110B、及IMD 110C的技術相同。
第12圖繪示出導電元件或導電部件108C穿過 IMD 110D形成，以實體接觸FeRAM單元150的頂表面。用於形成導電部件108C的技術可相同於如以上關於第1圖所述之那些用於形成導線108A及108B的技術。在一些實施例中，導電部件108C延伸超過TE 142的橫向邊界。 舉例而言，第12圖繪示出導電部件108C並非居中直接位於TE 142上方的實施例，例如可能由於未對準而發生。BE 122的凹蝕及鐵電絕緣層132的形成完全覆蓋BE 122的上表面，提供位於BE 122及上方導電部件之間的絕緣層（例如，鐵電絕緣層132），上述導電部件例如導電部件108C。這樣的設置減少或防止了BE 122與導電部件108C之間的電子短路或分流路徑。這可減少或防止電流從FeRAM單元150洩漏出去，而允許FeRAM單元更好地保持存儲的電荷並產生更穩健的FeRAM單元性能。
第13圖繪示出FeRAM單元150在MEOL製程中直接形成於閘極電極64上的實施例。用於將FeRAM單元150在MEOL製程中形成於閘極電極64上的方法，可實質上相似於如以上第2圖至第12圖中所述用於將FeRAM單元150在BEOL製程中形成於導電部件108B上的方法，用閘極電極64取代導電部件108B ，用第二ILD層78取代IMD 110C，用IMD 110A取代IMD 110D，且用導電導孔104A取代導電部件108C。可在形成FeRAM單元150之前或之後、以及在形成IMD 110A之前，形成至源極及汲極區54的接觸件74。為了說明的目的，第13圖以與FeRAM單元150相同的剖面圖繪示接觸件74，並且在一些實施例中，接觸件74可與FeRAM單元150偏置。舉例而言，在一些實施例中，FeRAM單元150可類似於第1圖中所示設置於STI區62上方。在MEOL方案中集成FeRAM單元150，使得FeRAM單元150直接接觸閘極電極64是有利的，因為FeRAM單元150與FinFET60的鄰近度增加可提供更好的RC延遲之好處。
第14A圖至第20圖係根據一些實施例，繪示出在形成FeRAM單元150'的各種中間步驟。在這些實施例中，相較於如第12圖中所示之FeRAM單元150的鐵電絕緣層132，FeRAM單元150'形成較厚的鐵電絕緣層132'。
假定第14A圖至第20圖中繪示的製程相似於以上參照第1圖至第5圖所述已經進行的製程。因此，第14A圖依照第5圖所示，並繪示出將鐵電材料或鐵電絕緣材料130'形成於導電材料120及IMD 110C上方。鐵電絕緣材料130'可包括高介電常數(K)的Hf基（Hf-based）膜，例如：HfO2 、HfZrO、HfSiO、HfAlO、HfLaO等、或其組合。可藉由例如ALD或PEALD之合適的方法來形成鐵電絕緣材料130'。可將鐵電絕緣材料130'摻雜Si、Al、La、Ge、N、Gd等、或其組合。可藉由佈植製程及例如下列的摻質種類來進行摻雜：Si、Al、La、Ge、N、Gd等、或其組合、或藉由從例如下列的金屬氧化物擴散：SiOx 、Aly Ox 、Lay Ox 、Zry Ox 等、或其組合，上述擴散是由退火所觸發的。
可藉由例如CMP製程來平坦化鐵電絕緣材料130'。在平坦化之後，位於IMD 110C上方之鐵電絕緣材料130'的頂部可具有在約5nm至約20nm範圍內的厚度T4。如以下關於第19圖所述，厚度T4在約5nm至約20的範圍內，可減少或防止在BE 122'與稍後形成的導電部件108C之間形成分流路徑。如以下關於第17圖所描述的，這可減少或停止電流從稍後形成的FeRAM單元150' 洩漏出來。小於5nm的厚度T4會產生鐵電絕緣材料層太薄以至於無法充分阻止從BE 122'至導電部件108C的洩漏電流。厚度T4大於20 nm可能會導致鐵電切換不完全或更大的施加電場，可能導致更高的崩潰風險。第14B圖及第14C圖繪示出沿著第14A圖中剖面C-C'之第14A圖的剖面俯視圖。在第14B圖及第14C圖的俯視圖中，鐵電絕緣材料130'被導電材料120所包圍。在一些實施例中，如第14B圖所示， 鐵電絕緣材料130'及導電材料120包括大致環狀的形狀。在一些實施例中，鐵電絕緣材料130'及導電材料120可包括更長方形的形狀。在如第14C所示的一些其它實施例中，鐵電絕緣材料130'及導電材料120包括具有圓角的大致正方形的形狀。在一些實施例中，鐵電絕緣材料130'及導電材料120可包括更多的矩形形狀。
第15圖繪示出將導電材料140'形成於鐵電絕緣材料130'的上方。如第5圖關於導電材料120所述的，導電材料140'可藉由相同的製程形成，並且可包括相同的材料。導電材料140'可具有在約50nm至200nm的範圍內的厚度T5。可以實現特定的屬性來決定厚度T5，上述特定的屬性例如在較大之BEOL或MEOL電路的RC延遲。
第16圖繪示出形成例如下列的遮罩144於導電材料140'上方：光阻、硬遮罩、或其組合。如以下更詳細地討論的，遮罩144將用於圖案化導電材料140'、鐵電絕緣材料130'、及導電材料120。因此，將遮罩144圖案化以限定FeRAM 150'所期望的尺寸（參照第17圖 ）。在一些實施例中，遮罩144具有位於鐵電絕緣材料130'上部的上方經過鐵電絕緣材料之下部側壁的懸垂距離D2，範圍為約5nm至約15nm。可藉由使用旋轉塗佈技術來形成遮罩144，並且可使用可接受的光學微影技術來圖案化遮罩144。如以下參照第17圖所述的，遮罩144在隨後的蝕刻過程中保護導電材料140'、介電絕緣材料130'、及導電材料120的覆蓋部分。
第17圖繪示出FeRAM單元150'的形成。移除未被遮罩144所覆蓋的導電材料140'、鐵電絕緣材料130'、及導電材料120的外部。導電材料120的剩餘部分形成下部金屬層或底電極（bottom electrode, BE）122'，鐵電絕緣材料130'的剩餘部分形成鐵電絕緣層或絕緣元件132'，且導電材料140'的剩餘部分形成上部金屬層或頂電極（top electrode, TE）142'。上述移除可露出IMD 110C的頂表面。可藉由進行蝕刻來移除導電材料140'、鐵電絕緣材料130'、及導電材料120的外部，上述蝕刻例如乾式蝕刻或濕式蝕刻。在一些實施例中，以在電源所測得的功率在約100W至約1000W的範圍內，進行包括乾式蝕刻的蝕刻，上述乾式蝕刻以下列方式進行：包含CF3 *離子、CF2 *離子、CF*離子、C*離子、及F*離子的電漿、添加氮氣、氬氣、氦氣及其它氣體的CO電漿等、或其組合。在移除導電材料140'、鐵電絕緣材料130'、及導電材料120的外部之後，藉由例如灰化來移除遮罩144。
FeRAM單元150'包括為BE 122'、位於BE 122'上的鐵電絕緣層132'、及位於鐵電絕緣層132'上的頂電極142'。鐵電絕緣層132'完全覆蓋BE 122'的上表面。TE 142'的底表面位於鐵電絕緣層132'的頂表面上。
第17圖出於說明性目的，繪示出延伸於IMD 110C之上表面上方的FeRAM單元150'的邊緣。舉例而言，在一些實施例中，底電極122'、鐵電絕緣層132'、及頂電極142'可在距IMD 110C側壁的邊緣約5nm至約15nm範圍內的距離延伸於IMD 110C的上表面上方。在其它實施例中，底電極122'、鐵電絕緣層122'、及頂電極142'可對準IMD 110C的側壁。
第18圖繪示出形成於FeRAM單元150'及IMD 110C上方的IMD 110D。用於沉積IMD 110D之介電質堆疊的技術可與用於形成第一ILD層76、第二ILD層78、以及IMD 110A、IMD 110B、及IMD 110C的技術相同。
第19圖繪示出形成穿過IMD 110D以實體接觸FeRAM單元150'之頂表面的導電部件108C。如以上關於第1圖所述，用於形成導電部件108C的技術可與用於形成導線108A及108B的技術相同。在一些實施例中，導電部件108C的底表面實質上覆蓋FeRAM單元150'的頂表面。因為鐵電絕緣層132'的外部阻止了導電部件108C與BE 122'實體接觸，所以可避免從BE 122'至導電部件108C之電子分流路徑的形成。這可防止電流從FeRAM單元150'洩漏出去，允許FeRAM單元更好地保持存儲的電荷並產生更穩健的FeRAM單元性能。
第20圖繪示出FeRAM單元150'在MEOL製程中直接形成於閘極電極64上的實施例。用於在MEOL製程中形成將FeRAM單元150'形成於閘極電極64上的方法，可實質上相似於如以上第14A圖至第19圖中所述用於將FeRAM的單元150在BEOL製程中形成於導電部件108B上的方法，用閘極電極64取代導電部件108B，用第二ILD層78取代 IMD 110C，用IMD 110A取代IMD 110D，並且用導電導孔104A取代導電部件108C。可在形成FeRAM單元150'之後並且在形成IMD 110A之前，形成至源極及汲極區54的接觸件74。在MEOL方案中將FeRAM單元150'集成，使得FeRAM單元150'直接接觸閘極電極64是有利的，因為FeRAM單元150'與FinFET 60的鄰近度增加，可提供RC延遲的好處。
可藉由減少或防止分流路徑的形成來實現穩健的FeRAM單元性能，這可使FeRAM單元更好地保持其存儲的電荷。相較於平坦的金屬-鐵電-金屬夾層結構，剖面U型導孔填充製程可藉由降低製造步驟的數量來降低製程成本。鐵電絕緣電容器層及頂電極的不同形狀與U形底電極兼容。可將FeRAM單元製造位於例如FinFET之電晶體上方的金屬化層中作為BEOL方案的一部分，或者可將FeRAM單元製造為直接位於電晶體之閘極電極上方作為MEOL方案的一部分。
根據一實施例，一種半導體裝置包括：第一介電層；第一導電部件，位於第一介電層中；第二介電層，位於第一介電層上方；鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元，位於第二介電層中；第三介電層，位於第二介電層上方；及第二導電部件，位於第三介電層中，第二導電部件電性耦合至頂電極。FeRAM單元包括：底電極，接觸第一導電部件，底電極沿著第一導電部件的上表面延伸，並沿著第二介電層的側壁延伸； 鐵電材料層，位於底電極上方，鐵電材料層接觸第二介電層的側壁，使得鐵電材料層完全覆蓋底電極的上表面；及頂電極，位於鐵電材料層上。在一實施例中，頂電極的上表面與鐵電材料層的上表面齊平。在一實施例中，鐵電材料層的上表面實體接觸第二導電部件。在一實施例中，在俯視圖中，頂電極被鐵電材料層所圍繞。在一實施例中，底電極具有範圍在5nm至20nm的厚度。在一實施例中，鐵電材料層具有範圍在5nm至20nm的厚度。在一實施例中，頂電極具有範圍在5nm至20nm的厚度。
根據另一實施例，一種半導體裝置包括：第一介電層；第一導電部件，位於第一介電層中；第二介電層，位於第一介電層上方；鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元，位於第二介電層中；第三介電層，位於第二介電層上方；及第二導電部件，位於第三介電層中，第二導電部件電性耦合至頂電極。FeRAM單元包括：底電極，接觸第一導電部件，底電極沿著第一導電部件的上表面延伸，並沿著第二介電層的側壁延伸； 鐵電材料層，位於底電極上方，鐵電材料層突出至第二介電層的上表面上方，鐵電材料層延伸至低於底電極的上表面，其中鐵電材料層完全覆蓋底電極的上表面；頂電極，位於鐵電材料層上。在一實施例中，頂電極的底表面位於鐵電材料層的上表面上方。在一實施例中，在俯視圖中，鐵電材料層的一部分被底電極所圍繞。在一實施例中，鐵電材料層的一部分高於底電極的上表面。在一實施例中，第一導電部件包括FinFET的閘極電極。在一實施例中，鐵電材料層包括氧化鉿。
根據又一實施例，一種形成半導體裝置的方法包括：形成第一導電元件於第一介電層中；形成第二介電層於第一導電元件上方；形成穿過第二介電層至第一導電元件的開口；沉積第一電極層於第二介電層及第一導電元件之露出的表面上方；形成鐵電材料層於第一電極層上方，使得鐵電材料層的一部分低於第一電極層的上表面，並使得鐵電材料層覆蓋第一電極層的上表面； 沉積第二電極層於鐵電材料層上； 圖案化第一電極層、鐵電材料層、以及第二電極層，以分別形成第一電極、鐵電層、以及第二電極；形成第三介電層於第二介電層及第二電極上方；及形成第二導電元件於第三介電層中，第二導電元件電性耦合至第二電極。在一實施例中，該方法更包括：在形成鐵電材料層之前，形成底遮罩於第一電極層上方，底遮罩露出第一電極層沿著開口的側壁的一部分；凹蝕第一電極層至低於第二介電層的一上表面；及移除底遮罩。在一實施例中，形成底遮罩包括使用旋轉塗佈或CVD製程。在一實施例中，鐵電材料層與第二介電層的頂表面實體接觸。在一實施例中，半導體裝置的形成方法更包括移除鐵電材料層及第二電極的頂部，移除露出第二介電層的頂表面。在一實施例中，鐵電材料層填充開口。在一實施例中，半導體裝置的形成方法更包括移除位於第二介電層上方之第一電極、鐵電材料層、及第二電極的部分。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程及結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不悖離本發明之精神及範圍下，做各式各樣的改變、取代及替代。
50:基板 54:源極及汲極區 58:鰭片 60:FinFET裝置 62:STI區 64:閘極電極 66:閘極介電層 68:HKMG閘極結構 72:間隔物 74:接觸件 76:第一ILD層 78:第二ILD層 100:半導體結構 100A:第一內連線層 100B:第二內連線層 101:區域 104A:導電導孔 104B:導電導孔 108A:導線 108B:導線 108C:導電部件 110A:IMD 110B:IMD 110C:IMD 110D:IMD 112:開口 114:底遮罩 115:剩餘的底遮罩 120:導電材料 122:底電極 122':底電極 130:鐵電絕緣材料 130':鐵電絕緣材料 132:絕緣材料 132':鐵電絕緣層 140:導電材料 140':導電材料 142:頂電極 142':頂電極 144:遮罩 150:FeRAM單元 150':FeRAM單元 T1:厚度 T2:厚度 T3:厚度 T4:厚度 T5:厚度 D1:深度 B-B':線 C-C':線
本揭露的各面向從以下詳細描述中配合附圖可最好地被理解。應強調的是，依據業界的標準做法，各種部件並未按照比例繪製且僅用於說明的目的。事實上，為了清楚討論，各種部件的尺寸可任意放大或縮小。 第1圖係根據一些實施例，繪示出積體電路之半導體基板及多層內連線結構的剖面圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9A圖、第9B圖、第9C圖、第10圖、第11圖、第12圖、第13圖、第14A圖、第14B圖、第14C圖、第15圖、第16圖、第17圖、第18圖、第19圖、第20圖係根據一些實施例，繪示出在製程各個階段中包括FeRAM單元之裝置的剖面圖及俯視圖。
108B:導線
108C:導電部件
110B:IMD
110C:IMD
110D:IMD
122:底電極
132:絕緣材料
142:頂電極
150:FeRAM單元

Claims (1)

  1. 一種半導體裝置，包括： 一第一介電層； 一第一導電部件，位於該第一介電層中； 一第二介電層，位於該第一介電層上方； 一鐵電式隨機存取記憶體（ferroelectric random-access memory, FeRAM）單元，位於該第二介電層中，其中該FeRAM單元包括： 一底電極，接觸該第一導電部件，該底電極沿著該第一導電部件的一上表面延伸，並沿著該第二介電層的側壁延伸； 一鐵電材料層，位於該底電極上方，該鐵電材料層接觸該第二介電層的側壁，其中該鐵電材料層完全覆蓋該底電極的一上表面；及 一頂電極，位於該鐵電材料層上； 一第三介電層，位於該第二介電層上方；及 一第二導電部件，位於該第三介電層中，該第二導電部件電性耦合至該頂電極。
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