KR102582864B1 - 반도체 디바이스의 상호연결 구조물 - Google Patents

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치아-팡 쿠오
치엔 충 후앙
치-이 창
야-리엔 리
춘-치에 린
훙-웬 수
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Abstract

반도체 구조물 및 그 형성 방법이 제공된다. 방법은 도전성 피처 위에 유전체 층을 성막하는 단계를 포함한다. 내부에 개구를 형성하기 위해 유전체 층이 패터닝된다. 개구는 도전성 피처의 제1 부분을 노출시킨다. 개구의 측벽 상에 제1 배리어 층이 성막된다. 도전성 피처의 제1 부분은 제1 배리어 층의 성막의 종료 시 노출된 채로 남아있다.

Description

반도체 디바이스의 상호연결 구조물{INTERCONNECT STRUCTURE OF SEMICONDUCTOR DEVICE}
이 출원은 2020년 9월 11일자로 출원된 미국 가출원 제63/076,999호의 우선권을 청구하며, 이 가출원은 참조로서 본 명세서에 통합된다.
일반적으로 능동 디바이스들 및 수동 디바이스들은 반도체 기판 상에 그리고 반도체 기판에 형성된다. 일단 형성되면, 이러한 능동 디바이스들 및 수동 디바이스들은 일련의 도전성 및 절연 층들을 사용하여 서로에 그리고 외부 디바이스들에 연결될 수 있다. 이러한 층들은 다양한 능동 디바이스들 및 수동 디바이스들을 상호연결하는 데 도움이 될 뿐만 아니라 예를 들어 콘택 패드를 통해 외부 디바이스들에 전기 연결을 제공할 수 있다.
이들 층들 내에 이러한 상호연결을 형성하기 위해, 일련의 포토리소그래피, 에칭, 성막 및 평탄화 기법들이 이용될 수 있다. 그러나 이러한 기법들의 사용은 능동 및 수동 디바이스들의 크기가 감소됨에 따라 더욱 복잡해져서 상호연결부의 크기의 감소 또한 원하게 된다. 이와 같이, 전체 디바이스들을 더 작고, 더 저렴하고, 더 적은 결함 또는 문제로 더 효율적이도록 만들기 위해 상호연결부들 형성 및 구조의 향상이 요구된다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 17은 몇몇 실시예들에 따른 반도체 디바이스의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다.
도 18은 몇몇 실시예들에 따른 도전성 피처들 내의 다양한 엘리먼트들의 농도 프로파일들을 예시한다.
도 19 내지 도 27은 몇몇 실시예들에 따른 반도체 디바이스의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다.
도 28은 몇몇 실시예들에 따른 반도체 디바이스의 단면도를 예시한다.
도 29는 몇몇 실시예들에 따른 반도체 디바이스의 단면도를 예시한다.
도 30은 몇몇 실시예들에 따른 반도체 디바이스의 단면도를 예시한다.
도 31은 몇몇 실시예들에 따른 상호연결 구조물을 형성하는 방법을 예시하는 흐름도이다.
도 32는 몇몇 실시예들에 따른 표면 개질 프로세스를 예시하는 흐름도이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
실시예들은 특정 상황, 즉, 반도체 디바이스의 상호연결 구조물 및 그 형성 방법과 관련하여 설명될 것이다. 몇몇 실시예들은, 개구의 하단 상의(즉, 제1 도전성 피처의 노출된 표면 상의) 성막 레이트가 감소되거나 억제되고, 배리어 층은 개구의 하단이 아닌 개구의 측벽들 상에 선택적으로 성막되도록, 위에 놓인 유전체 층의 개구에 의해 노출되는 제1 도전성 피처의 표면 상의 배리어 층의 성막 레이트를 변경하는 것을 허용한다. 몇몇 실시예들에서, 개구의 하단 상의 배리어 층의 성막 레이트는 제1 도전성 피처의 노출된 표면 상에 표면 개질 프로세스를 수행함으로써 감소되거나 억제될 수 있다. 몇몇 실시예들에서, 표면 개질 프로세스는 도전성 피처의 노출된 표면에 산화물 환원 프로세스를 수행한 다음 도전성 피처의 노출된 표면에 계면 활성제 소킹 프로세스를 수행하는 것을 포함한다. 본 명세서에서 논의된 다양한 실시예들은 개구 내의 배리어 층의 양을 감소시키고 개구에 형성된 제1 도전성 피처와 제2 도전성 피처 사이의 콘택 저항을 감소시키는 것을 허용한다.
도 1 내지 도 17은 몇몇 실시예들에 따른 반도체 디바이스(100)의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다. 도 1을 참조하면, 반도체 디바이스(100)를 형성하기 위한 프로세스는 기판(101)을 제공하는 단계를 포함한다. 기판(101)은 예를 들어, 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 절연체 층 상에 형성된 실리콘과 같은 반도체 재료의 층을 포함한다. 절연체 층은 예를 들어, 매립 산화물(BOX, buried oxide) 층, 실리콘 산화물 층일 수 있다. 절연체 층은 실리콘 또는 유리 기판과 같은 기판 상에 제공된다. 대안적으로, 기판(101)은 게르마늄과 같은 다른 일원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다.
몇몇 실시예들에서, 하나 이상의 능동 및/또는 수동 디바이스들(103)(단일 트랜지스터로서 도 1에 예시됨)이 기판(101) 상에 형성된다. 하나 이상의 능동 및/또는 수동 디바이스들(103)은 트랜지스터들, 캐패시터들, 저항기들, 다이오드들, 광다이오드들, 퓨즈들 등과 같은 다양한 N-타입 금속 산화물 반도체(NMOS, n-type metal-oxide semiconductor) 및/또는 P-타입 금속 산화물 반도체(PMOS, p-type metal-oxide semiconductor) 디바이스들을 포함할 수 있다. 위 예시들은 단지 예시를 목적으로 제공되었을 뿐이며 어떠한 방식으로든 본 개시내용을 제한하려는 의도는 없다는 것을 본 업계의 당업자는 알 것이다. 주어진 애플리케이션에 적절하게 다른 회로가 또한 사용될 수도 있다.
몇몇 실시예들에서, 트랜지스터(103)는 게이트 유전체(105) 및 게이트 전극(107), 게이트 스택의 대향 측벽들 상의 스페이서들(109), 및 각각의 스페이서들(109)에 인접한 소스/드레인 영역들(111)을 포함하는 게이트 스택을 포함한다. 단순화를 위해, 게이트 실리사이드, 소스/드레인 실리사이드, 콘택 에칭 스탑 층들 등과 같은 집적 회로들에서 일반적으로 형성되는 컴포넌트들은 예시되지 않았다. 몇몇 실시예들에서, 트랜지스터(103)는 임의의 수용가능한 방법들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 트랜지스터(103)는 평면 MOSFET, FinFET 등일 수 있다.
몇몇 실시예들에서, 하나 이상의 층간 유전체(ILD, interlayer dielectric) 층(113)이 기판 및 하나 이상의 능동 및/또는 수동 디바이스들(103) 위에 형성된다. 몇몇 실시예들에서, 하나 이상의 ILD 층(113)은 예를 들어 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로포스포실리케이트 유리(BPSG, borophosphosilicate glass), 플루오로실리케이트 유리(FSG, fluorosilicate glass), SiOxCy, 스핀-온-글라스, 스핀-온-폴리머, 실리콘 탄소 재료, 이들의 화합물들을 포함할 수 있으며, 스핀-온 코팅, 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 이들의 조합 등과 같은 임의의 적합한 방법에 의해 형성될 수 있다.
몇몇 실시예들에서, 소스/드레인 콘택 플러그들(115) 및 게이트 콘택 플러그(117)는 하나 이상의 ILD 층(113)에 형성된다. 소스/드레인 콘택 플러그들(115)은 소스/드레인 영역들(111)에 대한 전기적 콘택을 제공한다. 게이트 콘택 플러그(117)는 게이트 전극(107)에 전기적 콘택을 제공한다. 몇몇 실시예들에서, 콘택 플러그들(115 및 117)을 형성하기 위한 단계들은 하나 이상의 ILD 층(113)에 개구들을 형성하는 단계, 개구들에 하나 이상의 배리어/접착 층(명시적으로 도시되지 않음)을 성막하는 단계, 하나 이상의 배리어/접착 층 위에 시드 층들(명시적으로 도시되지 않음)을 성막하는 단계, 및 도전성 재료(명시적으로 도시되지 않음)로 개구를 채우는 단계를 포함한다. 화학 기계적 연마(CMP)는 그 후 하나 이상의 배리어/접착 층, 시드 층, 및 개구들을 과도하게 채우는 도전성 재료의 과잉 재료를 제거하기 위해 수행된다. 몇몇 실시예들에서, 콘택 플러그들(115 및 117)의 최상부면은 CMP 프로세스의 공정 변수 내에서 하나 이상의 ILD 층(113)의 최상부면과 실질적으로 동일 평면이거나 수평이다.
몇몇 실시예들에서, 하나 이상의 배리어/접착 층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있으며, 물리적 기상 증착(PVD), CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 하나 이상의 배리어/접착 층은 확산 및 금속성 중독으로부터 하나 이상의 ILD 층(113)을 보호한다. 시드 층들은 구리, 티타늄, 니켈, 금, 망간, 이들의 조합, 이들의 다층 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 도전성 재료는 구리, 알루미늄, 텅스텐, 코발트, 루테늄, 이들의 조합들, 이들의 합금들, 이들의 다층들 등을 포함할 수 있으며, 예를 들어, 도금 또는 다른 적합한 방법들을 사용하여 형성될 수 있다.
도 2 내지 도 17은 몇몇 실시예들에 따른 도 1의 구조물 위의 상호연결 구조물(201)의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다. 도 2를 참조하면, 몇몇 실시예들에서, 상호연결 구조물(201)을 형성하기 위한 단계들은 하나 이상의 ILD 층(113) 및 콘택 플러그들(115 및 117) 위에 금속배선 층(2031)을 형성하는 것으로 시작한다. 몇몇 실시예들에서, 금속배선 층(2031)의 형성은 하나 이상의 ILD 층(113) 및 콘택 플러그들(115 및 117) 위에 에칭 스탑 층(ESL, etch stop layer)(2051)을 형성하는 것 및 ESL(2051) 위에 금속 간 유전체(IMD, inter-metal dielectric) 층(2071)을 형성하는 것으로 시작한다.
몇몇 실시예들에서, ESL(2051)에 대한 재료는 ESL(2051)의 에칭 레이트가 IMD 층(2071)의 에칭 레이트보다 작도록 선택된다. 몇몇 실시예들에서, ESL(2051)은 유전체 재료들의 하나 이상의 층을 포함할 수 있다. 적합한 유전체 재료들은 산화물들(예컨대, 실리콘 산화물, 알루미늄 산화물 등), 질화물들(예컨대, SiN 등), 옥시질화물들(예컨대, SiON 등), 옥시탄화물들(예컨대, SiOC 등), 카보나이트라이드들(예컨대, SiCN 등), 탄화물들(예컨대, SiC 등), 이들의 조합들 등을 포함할 수 있으며, 스핀 온 코팅, CVD, PECVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 몇몇 실시예들에서, IMD 층(2071)은 도 1을 참조하여 상기 설명된 하나 이상의 ILD 층(113)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있으며, 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 하나 이상의 ILD 층(113) 및 IMD 층(2071)은 동일한 재료를 포함할 수 있다. 다른 실시예들에서, 하나 이상의 ILD 층(113) 및 IMD 층(2071)은 상이한 재료들을 포함할 수 있다.
도 2를 더 참조하면, IMD 층(2071) 및 ESL(2051)은 IMD 층(2071) 및 ESL(2051)에 개구들(209 및 211)을 형성하도록 패터닝된다. 몇몇 실시예들에서, 개구(209)는 소스/드레인 콘택 플러그(115)의 상부면을 노출시키고, 개구(211)는 소스/드레인 콘택 플러그(115)의 상부면 및 게이트 콘택 플러그(117)의 상부면을 노출시킨다. 개구(209)는 비아 개구(2091)로도 지칭될 수 있는 하부 부분(2091) 및 라인 개구(2092)로도 지칭될 수 있는 상부 부분(2092)을 포함한다. 개구(211)는 비아 개구들(2111)로도 지칭될 수 있는 하부 부분들(2111) 및 라인 개구(2112)로도 지칭될 수 있는 상부 부분(2112)을 포함한다. 몇몇 실시예들에서, 개구들(209 및 211)은 "비아 퍼스트(via first)" 프로세스에 의해 형성될 수 있다. 그러한 실시예들에서, 개구들(209 및 211)의 비아 개구들은 개구들(209 및 211)의 라인 개구들 이전에 형성된다. 다른 실시예들에서, 개구들(209 및 211)은 "트렌치 퍼스트(trench first)" 프로세스에 의해 형성될 수 있다. 그러한 실시예들에서, 개구들(209 및 211)의 비아 개구들은 개구들(209 및 211)의 라인 개구들 이후에 형성된다. 몇몇 실시예들에서, 개구들(209 및 211)은 적합한 포토리소그래피 및 에칭 프로세스를 사용하여 형성될 수 있다. 에칭 프로세스는 하나 이상의 건식 에칭 프로세스를 포함할 수 있다. 에칭 프로세스들은 이방성일 수 있다.
몇몇 실시예들에서, 개구들(209 및 211)을 형성한 후, 결과적인 구조물은 도 3 내지 도 5를 참조하여 후술하는 바와 같이 배리어 층을 형성하기 위한 비 진공 툴로 이송된다. 그러한 실시예들에서, 산화물 층들(213)은 콘택 플러그들(115 및 117)의 노출된 표면들 상에 형성된다. 산화물 층들(213)은 자연 산화물 층들이다. 콘택 플러그들(115 및 117)이 금속성 재료를 포함하는 몇몇 실시예들에서, 산화물 층들(213)은 금속성 재료의 산화물을 포함한다.
도 3 내지 도 5는 몇몇 실시예들에 따른 개구들(209 및 211)에서 배리어 층(501)의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다. 특히, 도 3 및 도 4는 콘택 플러그들(115 및 117)의 노출된 표면들 상에 수행되는 표면 개질 프로세스를 예시하고, 도 5는 배리어 층(501)을 형성하기 위한 선택적 성막 프로세스를 예시한다.
도 3을 참조하면, 산화물 환원 프로세스가 도 2의 구조물에 대해 수행된다. 몇몇 실시예들에서, 산화물 환원 프로세스는 산화물 층(213)으로부터 산소를 제거한다(도 2 참조). 산화물 층들(213)이 금속성 재료의 산화물을 포함하는 몇몇 실시예들에서, 산화물 환원 프로세스는 금속성 재료의 산화물로부터 산소를 제거하고 금속성 재료를 남겨둔다. 몇몇 실시예들에서, 산화물 환원 프로세스는 산화물 층들(213)에 플라즈마 프로세스를 수행하는 단계를 포함한다(도 2 참조).
산화물 층(213)이 구리 산화물, 코발트 산화물, 또는 루테늄 산화물을 포함하는 몇몇 실시예들에서, 플라즈마 프로세스는 H2 플라즈마 프로세스를 포함할 수 있다. 몇몇 실시예들에서, H2 플라즈마 프로세스는 양이온 필터를 사용하는 원격 플라즈마 프로세스이고, 약 300 ℃ 내지 350 ℃의 온도에서 그리고 약 0.2 Torr 내지 3 Torr의 압력에서 수행될 수 있다. 몇몇 실시예들에서, 산화물 층들(213)로부터 산소를 제거하는 것 외에, H2 플라즈마 프로세스는 또한 개구들(209 및 211)을 형성하기 위한 에칭 프로세스 동안 개구들(209 및 211)의 측벽들 및 하단에 형성된 에칭 부산물들을 제거할 수 있다(도 2 참조).
산화물 층들(213)(도 2 참조)이 텅스텐 산화물을 포함하는 몇몇 실시예들에서, H2 플라즈마 프로세스는 IMD 층(2071)의 로우-k 재료의 탄소 고갈을 야기하지 않고 텅스텐 산화물로부터 산소를 제거하는 데 효율적이지 않을 수 있다. 그러한 실시예들에서, 플라즈마 프로세스는 Ar 플라즈마 프로세스에 이어 H2 플라즈마 프로세스를 포함한다. 몇몇 실시예들에서, Ar 플라즈마 프로세스는 직접 플라즈마 프로세스이고, 약 300 ℃ 내지 350 ℃의 온도에서 그리고 약 2 mTorr 내지 30 mTorr의 압력에서 수행될 수 있다.
도 4를 참조하면, 계면 활성제 소킹(soaking) 프로세스가 도 3의 구조물에 대해 수행된다. 몇몇 실시예들에서, 계면 활성제 소킹 프로세스는 계면 활성제 분자들의 기체에 구조물을 소킹함으로써 수행된다. 계면 활성제 분자들은는 알켄 분자들, 알킨 분자들 등일 수 있다. 알켄 분자들은 화학식 CnH2n+1CH=CHCmH2m+1을 가지며, n 및 m은 0 내지 10 범위이고, n 및 m은 서로 동일하거나 상이하다. 알킨 분자들은 화학식 CnH2n+1C≡CCmH2m+1을 가지며, n 및 m은 0 내지 10 범위이고, n 및 m은 서로 동일하거나 상이하다. 몇몇 실시예들에서, 계면 활성제 소킹 프로세스는 약 20 초 내지 약 300 초의 소킹 프로세스 시간 동안 수행된다. 몇몇 실시예들에서, 계면 활성제 소킹 프로세스는 콘택 플러그들(115 및 117)의 노출된 표면들 상에 계면 활성제 층들(401)을 형성한다. 몇몇 실시예들에서, 계면 활성제 층들(401)은 개구들(209 및 211)에 의해 노출된 IMD 층(2071)의 표면들 상에 형성되지 않는다. 몇몇 실시예들에서, 계면 활성제 층들(401)은 계면 활성제 분자들의 하나 이상의 층을 포함할 수 있다. 계면 활성제 층들(401) 각각은 단층일 수 있다. 몇몇 실시예들에서, 개구들(209 및 211)에 의해 노출되는 IMD 층(2071)의 표면들에는 계면 활성제 분자들이 없을 수 있다.
도 5를 참조하면, 배리어 층(501)이 개구들(209 및 211)에 그리고 IMD 층(2071) 위에 형성된다. 배리어 층(501)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있다. 몇몇 실시예들에서, 배리어 층(501)은 ALD 프로세스를 사용하여 성막된다. 도 4를 참조하여 전술 계면 활성제 소킹 프로세스는 콘택 플러그들(115 및 117)의 노출된 표면들 위의 배리어 층(501)의 ALD 성막 레이트를 변경한다. 몇몇 실시예들에서, 계면 활성제 소킹 프로세스는 계면 활성제 층(401) 위의 배리어 층(501)의 ALD 성막 레이트를 억제하여, 배리어 층(501)이 IMD 층(2071)의 노출된 표면 상에 성막되고 콘택 플러그들(115 및 117)의 노출된 표면 상에 성막되지 않도록 한다.
도 6은 몇몇 실시예들에 따른 도 5에 도시된 구조물의 영역(503)의 확대도를 예시한다. 계면 활성제 분자들이 알켄 분자들(601)인 몇몇 실시예들에서, 알켄 분자들(601)은 알켄 모이어티(moiety)들(603)을 통해 콘택 플러그(115)의 도전성 재료에 본딩된다. 몇몇 실시예들에서, 알켄 분자들(601)의 알켄 모이어티들(603)은 반 데르 발스 힘에 의해 콘택 플러그(115)의 도전성 재료에 본딩된다. 몇몇 실시예들에서, 알켄 분자들(601)은 알켄 분자가 비아 개구(2091)의 코너들에 본딩되지 않도록 콘택 플러그(115)의 노출된 표면에 본딩된다. 그러한 실시예들에서, 배리어 층(501)은 배리어 층(501)이 비아 개구(2091)의 측벽들을 완전히 커버하고 콘택 플러그(115)의 상부면과 물리적으로 접촉하도록 성막된다. 몇몇 실시예들에서, 배리어 층(501)은 콘택 플러그(115)의 상부면을 따라 부분적으로 연장될 수 있다.
도 7은 몇몇 실시예들에 따른 도 5에 도시된 구조물의 영역(503)의 확대도를 예시한다. 계면 활성제 분자들이 알켄 분자들(601)인 몇몇 실시예들에서, 알켄 분자들(601)은 알켄 모이어티들(603)을 통해 콘택 플러그(115)의 도전성 재료에 본딩된다. 몇몇 실시예들에서, 알켄 분자들(601)의 알켄 모이어티들(603)은 반 데르 발스 힘에 의해 콘택 플러그(115)의 도전성 재료에 본딩된다. 몇몇 실시예들에서, 알켄 분자들(601)은 알켄 분자들(601)이 비아 개구(2091)의 코너들을 커버하도록 콘택 플러그(115)의 노출된 표면에 본딩된다. 그러한 실시예들에서, 배리어 층(501)은 배리어 층(501)이 비아 개구(2091)의 측벽들을 부분적으로 커버하고 입체 장해(steric hindrance) 효과로 인해 비아 개구(2091)의 코너들을 커버하지 않도록 성막된다. 몇몇 실시예들에서, 배리어 층(501)은 콘택 플러그(115)의 상부면과 물리적으로 접촉하지 않는다.
도 8을 참조하면, 몇몇 실시예들에서, 배리어 층(501)을 형성한 후에, 배리어 층(501)의 재료를 조밀화하기 위해 배리어 층(501)에 플라즈마 프로세스가 수행된다. 몇몇 실시예들에서, 플라즈마 프로세스는 H2 플라즈마 프로세스이다. 몇몇 실시예들에서, H2 플라즈마 프로세스는 계면 활성제 층(401)(도 5 참조)을 추가로 제거하고 콘택 플러그들(115 및 117)의 상부면들을 노출시킨다.
도 9를 참조하면, 접착 층(901)이 개구들(209 및 211)에 그리고 IMD 층(2071) 위에 형성된다. 접착 층(901)은 코발트, 루테늄, 이들의 합금, 이들의 조합, 이들의 다층 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다.
도 10을 참조하면, 시드 층(1001)이 개구들(209 및 211) 내의 접착 층(901) 위에 그리고 IMD 층들(2071) 위에 형성된다. 시드 층(1001)은 구리, 티타늄, 니켈, 금, 망간, 이들의 조합, 이들의 다층 등을 포함할 수 있고, ALD, CVD, PVD, 스퍼터링, 이들의 조합 등에 의해 형성될 수 있다. 후속하여, 도전성 재료(1003)가 개구들(209 및 211) 내의 시드 층(1001) 위에 그리고 IMD 층들(2071) 위에 형성된다. 몇몇 실시예들에서, 도전성 재료(1003)는 개구들(209 및 211)을 과도하게 채운다. 도전성 재료(1003)는 구리, 알루미늄, 텅스텐, 루테늄, 코발트, 이들의 조합들, 이들의 합금들, 이들의 다층들 등을 포함할 수 있으며, 예를 들어, 도금 또는 다른 적합한 방법들을 사용하여 형성될 수 있다.
도 11을 참조하면, 배리어 층(501), 접착 층(901), 시드 층(1001) 및 개구들(209 및 211)(도 9 참조)을 과도하게 채우는 도전성 재료(1003)의 일부가 제거되어 IMD 층(2071)의 상부면을 노출시킨다. 몇몇 실시예들에서, 제거 프로세스는 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스, 이들의 조합 등을 포함하는 평탄화 프로세스일 수 있다. 배리어 층(501), 접착 층(901), 시드 층(1001) 및 비아 개구들(2091 및 2111)(도 9 참조)을 채우는 도전성 재료(1003)의 나머지 부분은 도전성 비아들(11011)을 형성하고, 배리어 층(501), 접착 층(901), 시드 층(1001), 및 라인 개구들(2092 및 2112)(도 9 참조)을 채우는 도전성 재료(1003)의 나머지 부분은 도전성 라인들(11031)을 형성한다. 몇몇 실시예들에서, 도전성 라인들(11031)의 최상부면은 평탄화 프로세스의 공정 변수 내에서 IMD 층(2071)의 최상부면과 실질적으로 동일 평면이거나 수평이다.
도 12는 몇몇 실시예들에 따른 도 11에 도시된 구조물의 영역(1105)의 확대도를 예시한다. 예시된 실시예에서, 배리어 층(501)은 배리어 층(501)이 ESL(2051)의 측벽들을 완전히 커버하고 그와 물리적으로 접촉하도록 성막되며, 콘택 플러그(115)의 상부면과 물리적으로 접촉한다. 배리어 층(501)은 ESL(2051)의 측벽들 및 콘택 플러그(115)의 상부면에 의해 형성된 코너들을 커버한다. 예시된 실시예에서, 접착 층(901)은 콘택 플러그(115)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다. 개구들(209 및 211)(도 5 참조)에 배리어 층(501)을 선택적으로 성막함으로써, 개구들(209 및 211) 내의 배리어 층(501)의 양(또는 부피)은 감소된다. 그 결과, 도전성 비아들(11011)과 각각의 콘택 플러그들(115 및 117)(도 11 참조) 사이의 콘택 저항은 감소된다.
도 13은 몇몇 실시예들에 따른 도 11에 도시된 구조물의 영역(1105)의 확대도를 예시한다. 예시된 실시예에서, 배리어 층(501)은, 배리어 층(501)이 ESL(2051)의 측벽들을 부분적으로 커버하고 그와 물리적으로 접촉하도록 성막되며, 콘택 플러그(115)의 상부면 및 ESL(2051)의 측벽들에 의해 형성된 코너들을 커버하지 않는다. 몇몇 실시예들에서, 접착 층(901)은 콘택 플러그(115)의 상부면 및 ESL(2051)의 측벽들에 의해 형성된 코너들을 커버하고, ESL(2051)의 측벽들과 물리적으로 접촉하며, 콘택 플러그(115)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다. 개구들(209 및 211)(도 5 참조)에 배리어 층(501)을 선택적으로 성막함으로써, 개구들(209 및 211) 내의 배리어 층(501)의 양(또는 부피)은 감소된다. 그 결과, 도전성 비아들(11011)과 각각의 콘택 플러그들(115 및 117)(도 11 참조) 사이의 콘택 저항은 감소된다.
도 14를 참조하면, 금속배선 층(2032)이 금속배선 층(2031) 위에 형성된다. 몇몇 실시예들에서, 금속배선 층(2032)을 형성하기 위한 프로세스 단계들은 금속배선 층(2031) 위에 ESL(2052)을 형성하는 것으로 시작한다. 몇몇 실시예들에서, ESL(2052)은 도 2을 참조하여 상기 설명된 ESL(2051)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다. 후속하여, IMD 층(2072)은 ESL(2052) 위에 형성된다. 몇몇 실시예들에서, IMD 층(2072)은 도 2을 참조하여 상기 설명된 IMD 층(2071)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
몇몇 실시예들에서, 도전성 비아들(11012) 및 도전성 라인들(11032)과 같은 상호연결부들이 IMD 층(2072) 및 ESL(2052)에 형성된다. 몇몇 실시예들에서, 도전성 비아들(11012) 및 도전성 라인들(11032)은 도전성 비아들(11011) 및 도전성 라인들(11031)과 유사한 구조들을 가질 수 있으며, 유사한 피처들은 유사한 참조 번호들로 라벨 붙여진다. 몇몇 실시예들에서, 도전성 비아들(11012) 및 도전성 라인들(11032)은 도 2 내지 도 11을 참조하여 상기 설명된 바와 같은 프로세스 단계들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
도 15는 몇몇 실시예들에 따른 도 14에 도시된 구조물의 영역(1401)의 확대도를 예시한다. 예시된 실시예에서, 배리어 층(501)은 배리어 층(501)이 ESL(2052)의 측벽들을 완전히 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(11031)의 도전성 재료(1003)의 상부면과 물리적으로 접촉한다. 배리어 층(501)은 ESL(2052)의 측벽들 및 도전성 라인(11031)의 도전성 재료(1003)의 상부면에 의해 형성된 코너들을 커버한다. 예시된 실시예에서, 접착 층(901)은 도전성 라인(11031)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다. ESL(2052) 및 IMD 층(2072) 내의 개구들에 배리어 층(501)을 선택적으로 성막함으로써, 개구들 내의 배리어 층(501)의 양(또는 부피)은 감소된다. 결과적으로, 도전성 비아들(11012)과 각각의 도전성 라인들(11031) 사이의 콘택 저항은 감소된다.
도 16은 몇몇 실시예들에 따른 도 14에 도시된 구조물의 영역(1401)의 확대도를 예시한다. 예시된 실시예에서, 배리어 층(501)은, 배리어 층(501)이 ESL(2052)의 측벽들을 부분적으로 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(11031)의 도전성 재료(1003)의 상부면 및 ESL(2052)의 측벽들에 의해 형성된 코너들을 커버하지 않는다. 몇몇 실시예들에서, 접착 층(901)은 도전성 라인(11031)의 도전성 재료(1003)의 상부면 및 ESL(2052)의 측벽들에 의해 형성된 코너들을 커버하고, ESL(2052)의 측벽들과 물리적으로 접촉하며, 도전성 라인(11031)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다. ESL(2052) 및 IMD 층(2072) 내의 개구들에 배리어 층(501)을 선택적으로 성막함으로써, 개구들 내의 배리어 층(501)의 양(또는 부피)은 감소된다. 결과적으로, 도전성 비아들(11012)과 각각의 도전성 라인들(11031) 사이의 콘택 저항은 감소된다.
도 17을 참조하면, 금속배선 층(203M)이 형성될 때까지, 하나 이상의 금속배선 층이 금속배선 층(2032) 위에 형성된다. 몇몇 실시예들에서, 금속배선 층(203M)은 상호연결 구조물(201)의 최종 금속배선 층이다. 몇몇의 실시예들에서, M은 1 내지 5일 수 있다. 몇몇 실시예들에서, 금속배선 층(2032)과 금속배선 층(203M) 사이의 중간 금속배선 층은 금속배선 층(2031)과 유사한 방식으로 형성되며, 여기서 설명은 반복되지 않는다. 다른 실시예들에서, 금속배선화 층(203M)은 상호연결 구조물(201)의 최종 금속배선 층이 아니며 추가 금속배선 층들이 금속배선 층(203M) 위에 형성된다.
몇몇 실시예들에서, 금속배선 층(203M)을 형성하기 위한 프로세스 단계들은 이전 금속배선 층 위에 ESL(205M)을 형성하는 것으로 시작한다. 몇몇 실시예들에서, ESL(205M)은 도 2을 참조하여 상기 설명된 ESL(2051)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다. 후속하여, IMD 층(207M)은 ESL(205M) 위에 형성된다. 몇몇 실시예들에서, IMD 층(207M)은 도 2을 참조하여 상기 설명된 IMD 층(2071)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
몇몇 실시예들에서, 도전성 비아들(1101M) 및 도전성 라인들(1103M)과 같은 상호연결부들이 IMD 층(207M) 및 ESL(205M)에 형성된다. 몇몇 실시예들에서, 도전성 비아들(1101M) 및 도전성 라인들(1103M)은 도전성 비아들(11011) 및 도전성 라인들(11031)과 유사한 구조들을 가질 수 있으며, 유사한 피처들은 유사한 참조 번호들로 라벨 붙여진다. 몇몇 실시예들에서, 도전성 비아들(1101M) 및 도전성 라인들(1103M)은 도 2 내지 도 11을 참조하여 상기 설명된 바와 같은 프로세스 단계들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
다시 도 15를 참조하면, 도 17에 도시된 구조물의 영역(1701)의 확대도가 몇몇 실시예들에 따라 예시된다. 예시된 실시예에서, 배리어 층(501)은 배리어 층(501)이 ESL(205M)의 측벽들을 완전히 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(1103M-1)의 도전성 재료(1003)의 상부면과 물리적으로 접촉한다. 배리어 층(501)은 ESL(205M)의 측벽들 및 도전성 라인(1103M-1)의 도전성 재료(1003)의 상부면에 의해 형성된 코너들을 커버한다. 예시된 실시예에서, 접착 층(901)은 도전성 라인(1103M-1)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다. ESL(205M) 및 IMD 층(207M) 내의 개구들에 배리어 층(501)을 선택적으로 성막함으로써, 개구들 내의 배리어 층(501)의 양(또는 부피)은 감소된다. 결과적으로, 도전성 비아들(1101M)과 각각의 도전성 라인들(1103M-1) 사이의 콘택 저항은 감소된다.
다시 도 16를 참조하면, 도 17에 도시된 구조물의 영역(1701)의 확대도가 몇몇 실시예들에 따라 예시된다. 예시된 실시예에서, 배리어 층(501)은, 배리어 층(501)이 ESL(205M)의 측벽들을 부분적으로 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(1103M-1)의 도전성 재료(1003)의 상부면 및 ESL(205M)의 측벽들에 의해 형성된 코너들을 커버하지 않는다. 몇몇 실시예들에서, 접착 층(901)은 도전성 라인(1103M-1)의 도전성 재료(1003)의 상부면 및 ESL(205M)의 측벽들에 의해 형성된 코너들을 커버하고, ESL(205M)의 측벽들과 물리적으로 접촉하며, 도전성 라인(1103M-1)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다. ESL(205M) 및 IMD 층(207M) 내의 개구들에 배리어 층(501)을 선택적으로 성막함으로써, 개구들 내의 배리어 층(501)의 양(또는 부피)은 감소된다. 결과적으로, 도전성 비아들(1101M)과 각각의 도전성 라인들(1103M-1) 사이의 콘택 저항은 감소된다.
도 18은 몇몇 실시예들에 따른 도전성 비아(11012) 및 도전성 라인(11031) 내의 다양한 엘리먼트들의 농도 프로파일들을 예시한다. 예시된 실시예들에서, 다양한 엘리먼트들의 농도 프로파일들은 도 17에 예시된 라인(1703)을 따라 예시된다. 몇몇 실시예들에서, 농도 프로파일들은 에너지 분산형 X-레이 분광법(EDX, energy-dispersive X-ray spectroscopy), 전자 에너지 손실 분광법(EELS, electron energy loss spectroscopy), 2차 이온 질량 분광법(SIMS, secondary ion mass spectrometry) 등에 의해 결정될 수 있다. 몇몇 실시예들에서, 배리어 층(501)이 탄탈룸 질화물을 포함하고, 접착 층(901)이 코발트를 포함하고, 시드 층(1001)이 구리를 포함하고, 도전성 재료(1003)가 구리를 포함할 때, 실선 곡선(1801)은 구리의 농도 프로파일을 예시하고, 대시 기호-점선 곡선(1803)은 탄탈룸의 농도 프로파일을 예시하고, 점선 곡선(1805)은 코발트의 농도 프로파일을 예시한다. 몇몇 실시예들에서, 구리의 농도는 도전성 비아(11012)의 하단에서 그리고 도전성 라인(11031)의 하단에서 감소한다. 몇몇 실시예들에서, 코발트의 농도는 도전성 비아(11012)의 하단에서 최대 값에 도달한다. 몇몇 실시예들에서, 탄탈룸의 농도는 도전성 라인(11032)의 하단에서 최대 값에 도달한다. 몇몇 실시예들에서, 도전성 비아(11012)의 하단에서의 탄탈룸의 농도는 도전성 라인(11031)의 하단에서의 탄탈룸의 농도 미만이다.
도 19 내지 도 25는 몇몇 실시예들에 따른 반도체 디바이스(1900)의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다. 도 19 내지 도 25는 도 1의 구조물 위의 상호연결 구조물(1901)의 제조의 다양한 중간 스테이지들의 단면도들을 예시한다. 도 19를 참조하면, 몇몇 실시예들에서, 상호연결 구조물(1901)을 형성하기 위한 단계들은 하나 이상의 ILD 층(113) 및 콘택 플러그들(115 및 117) 위에 금속배선 층(19031)을 형성하는 것으로 시작한다. 몇몇 실시예들에서, 금속배선 층(19031)의 형성은 하나 이상의 ILD 층(113) 및 콘택 플러그들(115 및 117) 위에 ESL(2051)을 형성하는 것, 및 도 2를 참조하여 전술한 바와 같이 ESL(2051) 위에 IMD 층(2071)을 형성하는 것으로 시작하며, 여기서 설명은 반복되지 않는다.
몇몇 실시예들에서, IMD 층(2071)을 형성한 후, 개구들(209 및 211)은 도 2를 참조하여 전술한 바와 같이 IMD 층(2071) 및 ESL(2051) 내에 형성되고, 여기서 설명은 반복되지 않는다. 그 후, 배리어 층(501)이 도 2 내지 도 8을 참조하여 전술한 바와 같이 개구들(209 및 211)에 형성되고, 여기서 설명은 반복되지 않는다.
도 20을 참조하면, 배리어 층(2001)이 개구들(209 및 211)에 그리고 배리어 층(501) 위에 형성된다. 배리어 층(2001)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있다. 몇몇 실시예들에서, 배리어 층(501) 및 배리어 층(2001)은 동일한 재료를 포함할 수 있다. 다른 실시예들에서, 배리어 층(501) 및 배리어 층(2001)은 상이한 재료들을 포함할 수 있다. 몇몇 실시예들에서, 배리어 층(2001)은 도 4를 참조하여 전술한 바와 같이 배리어 층(501)을 형성하기 전에 수행되는, 표면 개질 프로세스에 의해 영향을 받지 않는 성막 방법을 사용하여 개구들(209 및 211)의 하단들 및 측벽들을 따라 성막된다. 그러한 실시예들에서, 배리어 층(2001)은 콘택 플러그들(115 및 117)의 노출된 표면들 위에 그와 물리적으로 접촉하도록 형성된다. 몇몇 실시예들에서, 배리어 층(2001)은 PVD 등을 사용하여 성막될 수 있다. 배리어 층들(501 및 2001)은 함께 결합된 배리어 층으로 또한 지칭될 수 있다. 몇몇 실시예들에서, 결합된 배리어 층은 비아 개구들(2091 및 2111)의 측벽들을 따른 두께(T1) 및 비아 개구들(2091 및 2111)의 하단들을 따른 두께(T2)를 갖는다. 몇몇 실시예들에서, 두께(T1)는 두께(T2)보다 크다. 몇몇 실시예들에서, 두께(T1)는 약 10 Å 내지 약 30 Å이다. 몇몇 실시예들에서, 두께(T2)는 약 1 Å 내지 약 10 Å이다. 몇몇 실시예들에서, 두께(T2)에 대한 두께(T1)의 비율(T1/T2)은 약 1 내지 약 30이다.
도 21을 참조하여, 배리어 층(2001)을 형성한 후, 접착 층(901)은 도 9를 참조하여 전술한 바와 같이 개구들(209 및 211)에 그리고 배리어 층(2001) 위에 형성되고, 여기서 설명은 반복되지 않는다. 후속하여, 시드 층(1001)이 도 10을 참조하여 전술한 바와 같이 개구들(209 및 211)에 그리고 접착 층(901) 위에 형성되며, 여기서 설명은 반복되지 않는다. 시드 층(1001)이 형성된 후, 도전성 재료(1003)가 도 10을 참조하여 전술한 바와 같이 개구들(209 및 211)에 형성되고, 여기서 설명은 반복되지 않는다. 몇몇 실시예들에서, 도전성 재료(1003)는 개구들(209 및 211)을 과도하게 채운다.
도 22을 참조하면, 배리어 층들(501 및 2001), 접착 층(901), 시드 층(1001) 및 개구들(209 및 211)(도 21 참조)을 과도하게 채우는 도전성 재료(1003)의 일부가 제거되어 IMD 층(2071)의 상부면을 노출시킨다. 몇몇 실시예들에서, 제거 프로세스는 CMP 프로세스, 그라인딩 프로세스, 에칭 프로세스, 이들의 조합 등을 포함하는 평탄화 프로세스일 수 있다. 배리어 층들(501 및 2001), 접착 층(901), 시드 층(1001) 및 비아 개구들(2091 및 2111)(도 19 참조)을 채우는 도전성 재료(1003)의 나머지 부분은 도전성 비아들(22011)을 형성하고, 배리어 층들(501 및 2001), 접착 층(901), 시드 층(1001), 및 라인 개구들(2092 및 2112)(도 9 참조)을 채우는 도전성 재료(1003)의 나머지 부분은 도전성 라인들(22031)을 형성한다. 몇몇 실시예들에서, 도전성 라인들(22031)의 최상부면은 평탄화 프로세스의 공정 변수 내에서 IMD 층(2071)의 최상부면과 실질적으로 동일 평면이거나 수평이다.
도 23은 몇몇 실시예들에 따른 도 22에 도시된 구조물의 영역(2205)의 확대도를 예시한다. 예시된 실시예에서, 배리어 층(501)은 배리어 층(501)이 ESL(2051)의 측벽들을 완전히 커버하고 그와 물리적으로 접촉하며 콘택 플러그(115)의 상부면과 물리적으로 접촉하도록 성막된다. 배리어 층(501)은 ESL(2051)의 측벽들 및 콘택 플러그(115)의 상부면에 의해 형성된 코너들을 커버한다. 예시된 실시예에서, 배리어 층(2001)은 콘택 플러그(115)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다.
도 24는 몇몇 실시예들에 따른 도 22에 도시된 구조물의 영역(2205)의 확대도를 예시한다. 예시된 실시예에서, 배리어 층(501)은, 배리어 층(501)이 ESL(2051)의 측벽들을 부분적으로 커버하고 그와 물리적으로 접촉하도록 성막되며, 콘택 플러그(115)의 상부면 및 ESL(2051)의 측벽들에 의해 형성된 코너들을 커버하지 않는다. 몇몇 실시예들에서, 배리어 층(2001)은 콘택 플러그(115)의 상부면 및 ESL(2051)의 측벽들에 의해 형성된 코너들을 커버하고, ESL(2051)의 측벽들과 물리적으로 접촉하며, 콘택 플러그(115)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다.
도 23 및 24를 더 참조하면,개구들의 하단들 상에 결합된 배리어 층의 두께가 개구들의 측벽들에 비해 감소되도록 ESL(2051) 및 IMD 층(2071) 내의 개구들에 배리어 층들(501 및 2001)을 성막함으로써, 개구들 내의 결합된 배리어 층의 양(또는 부피)이 감소된다. 그 결과, 도전성 비아들(22011)과 콘택 플러그들(115 및 117) 각각 사이의 콘택 저항은 감소된다.
도 25를 참조하면, 금속배선 층(19032)이 금속배선 층(19031) 위에 형성된다. 몇몇 실시예들에서, 금속배선 층(19032)을 형성하기 위한 프로세스 단계들은 금속배선 층(19031) 위에 ESL(2052)을 형성하는 것으로 시작한다. 몇몇 실시예들에서, ESL(2052)은 도 2을 참조하여 상기 설명된 ESL(2051)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다. 후속하여, IMD 층(2072)은 ESL(2052) 위에 형성된다. 몇몇 실시예들에서, IMD 층(2072)은 도 2을 참조하여 상기 설명된 IMD 층(2071)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
몇몇 실시예들에서, 도전성 비아들(22012) 및 도전성 라인들(22032)과 같은 상호연결부들이 IMD 층(2072) 및 ESL(2052)에 형성된다. 몇몇 실시예들에서, 도전성 비아들(22012) 및 도전성 라인들(22032)은 도전성 비아들(22011) 및 도전성 라인들(22031)과 유사한 구조들을 가질 수 있으며, 유사한 피처들은 유사한 참조 번호들로 라벨 붙여진다. 몇몇 실시예들에서, 도전성 비아들(22012) 및 도전성 라인들(22032)은 도 19 내지 도 22를 참조하여 상기 설명된 바와 같은 프로세스 단계들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
몇몇 실시예들에서, 금속배선 층(19032)을 형성한 후, 금속배선 층(1903M)이 형성될 때까지, 하나 이상의 금속배선 층이 금속배선 층(19032) 위에 형성된다. 몇몇 실시예들에서, 금속배선 층(1903M)은 상호연결 구조물(1901)의 최종 금속배선 층이다. 몇몇의 실시예들에서, M은 1 내지 5일 수 있다. 몇몇 실시예들에서, 금속배선 층(19032)과 금속배선 층(1903M) 사이의 중간 금속배선 층은 금속배선 층(19031)과 유사한 방식으로 형성되며, 여기서 설명은 반복되지 않는다. 다른 실시예들에서, 금속배선화 층(1903M)은 상호연결 구조물(1901)의 최종 금속배선 층이 아니며 추가 금속배선 층들이 금속배선 층(1903M) 위에 형성된다.
몇몇 실시예들에서, 금속배선 층(1903M)을 형성하기 위한 프로세스 단계들은 이전 금속배선 층 위에 ESL(205M)을 형성하는 것으로 시작한다. 몇몇 실시예들에서, ESL(205M)은 도 2을 참조하여 상기 설명된 ESL(2051)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다. 후속하여, IMD 층(207M)은 ESL(205M) 위에 형성된다. 몇몇 실시예들에서, IMD 층(207M)은 도 2을 참조하여 상기 설명된 IMD 층(2071)과 유사한 재료들 및 방법들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
몇몇 실시예들에서, 도전성 비아들(2201M) 및 도전성 라인들(2203M)과 같은 상호연결부들이 IMD 층(207M) 및 ESL(205M)에 형성된다. 몇몇 실시예들에서, 도전성 비아들(2201M) 및 도전성 라인들(2203M)은 도전성 비아들(22011) 및 도전성 라인들(22031)과 유사한 구조들을 가질 수 있으며, 유사한 피처들은 유사한 참조 번호들로 라벨 붙여진다. 몇몇 실시예들에서, 도전성 비아들(2201M) 및 도전성 라인들(2203M)은 도 19 내지 도 22를 참조하여 상기 설명된 바와 같은 프로세스 단계들을 사용하여 형성되며, 설명은 여기서 반복되지 않는다.
도 26은 몇몇 실시예들에 따른 도 25에 도시된 구조물의 영역들(2501 및 2503)의 확대도들을 예시한다. 먼저 영역(2501)을 참조하면, 예시된 실시예에서, 배리어 층(501)은 배리어 층(501)이 ESL(2052)의 측벽들을 완전히 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(22031)의 도전성 재료(1003)의 상부면과 물리적으로 접촉한다. 배리어 층(501)은 ESL(2052)의 측벽들 및 도전성 라인(22031)의 도전성 재료(1003)의 상부면에 의해 형성된 코너들을 커버한다. 예시된 실시예에서, 배리어 층(2001)은 도전성 라인(22031)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다.
개구들의 하단들 상에 결합된 배리어 층의 두께가 개구들의 측벽들에 비해 감소되도록 ESL(2052) 및 IMD 층(2072) 내의 개구들에 배리어 층들(501 및 2001)을 성막함으로써, 개구들 내의 결합된 배리어 층의 양(또는 부피)이 감소된다. 결과적으로, 도전성 비아들(22012)과 각각의 도전성 라인들(22031) 사이의 콘택 저항은 감소된다.
다음으로 영역(2503)을 참조하면, 예시된 실시예에서, 배리어 층(501)은 배리어 층(501)이 ESL(205M)의 측벽들을 완전히 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(2203M-1)의 도전성 재료(1003)의 상부면과 물리적으로 접촉한다. 배리어 층(501)은 ESL(205M)의 측벽들 및 도전성 라인(2203M-1)의 도전성 재료(1003)의 상부면에 의해 형성된 코너들을 커버한다. 예시된 실시예에서, 배리어 층(2001)은 도전성 라인(2203M-1)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다.
개구들의 하단들 상에 결합된 배리어 층의 두께가 개구들의 측벽들에 비해 감소되도록 ESL(205M) 및 IMD 층(207M) 내의 개구들에 배리어 층들(501 및 2001)을 성막함으로써, 개구들 내의 결합된 배리어 층의 양(또는 부피)이 감소된다. 결과적으로, 도전성 비아들(2201M)과 각각의 도전성 라인들(2203M-1) 사이의 콘택 저항은 감소된다.
도 27은 몇몇 실시예들에 따른 도 25에 도시된 구조물의 영역들(2501 및 2503)의 확대도들을 예시한다. 먼저 영역(2501)을 참조하여, 예시된 실시예에서, 배리어 층(501)은, 배리어 층(501)이 ESL(2052)의 측벽들을 부분적으로 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(22031)의 도전성 재료(1003)의 상부면 및 ESL(2052)의 측벽들에 의해 형성된 코너들을 커버하지 않는다. 몇몇 실시예들에서, 배리어 층(2001)은 도전성 라인(22031)의 도전성 재료(1003)의 상부면 및 ESL(2052)의 측벽들에 의해 형성된 코너들을 커버하고, ESL(2052)의 측벽들과 물리적으로 접촉하며, 도전성 라인(22031)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다.
개구들의 하단들 상에 결합된 배리어 층의 두께가 개구들의 측벽들에 비해 감소되도록 ESL(2052) 및 IMD 층(2072) 내의 개구들에 배리어 층들(501 및 2001)을 성막함으로써, 개구들 내의 결합된 배리어 층의 양(또는 부피)이 감소된다. 결과적으로, 도전성 비아들(22012)과 각각의 도전성 라인들(22031) 사이의 콘택 저항은 감소된다.
다음으로 영역(2503)을 참조하여, 예시된 실시예에서, 배리어 층(501)은, 배리어 층(501)이 ESL(205M)의 측벽들을 부분적으로 커버하고 그와 물리적으로 접촉하도록 성막되며, 도전성 라인(2203M-1)의 도전성 재료(1003)의 상부면 및 ESL(205M)의 측벽들에 의해 형성된 코너들을 커버하지 않는다. 몇몇 실시예들에서, 접착 층(901)은 도전성 라인(2203M-1)의 도전성 재료(1003)의 상부면 및 ESL(205M)의 측벽들에 의해 형성된 코너들을 커버하고, ESL(205M)의 측벽들과 물리적으로 접촉하며, 도전성 라인(2203M-1)의 도전성 재료(1003)의 상부면을 따라 연장되고 그와 물리적으로 접촉한다.
개구들의 하단들 상에 결합된 배리어 층의 두께가 개구들의 측벽들에 비해 감소되도록 ESL(205M) 및 IMD 층(207M) 내의 개구들에 배리어 층들(501 및 2001)을 성막함으로써, 개구들 내의 결합된 배리어 층의 양(또는 부피)이 감소된다. 결과적으로, 도전성 비아들(2201M)과 각각의 도전성 라인들(2203M-1) 사이의 콘택 저항은 감소된다.
도 17 및 도 25를 더 참조하면, 상호연결 구조물들(201 및 1900) 각각 내의 모든 상호연결부들(예를 들어, 도전성 비아들 및 도전성 라인들)이 유사한 구조들을 갖고 유사한 프로세스 단계들을 사용하여 형성되도록, 상호연결 구조물들(201 및 1900)이 각각 형성된다. 다른 실시예들에서, 상호연결 구조물 내의 상이한 상호연결부들은 상이한 구조들을 가질 수 있고 상이한 프로세스 단계들을 사용하여 형성될 수 있다. 그러한 실시예들은 도 28 내지 도 30을 참조하여 아래에서 설명된다.
도 28은 몇몇 실시예들에 따른 반도체 디바이스(2800)의 단면도를 예시한다. 몇몇 실시예들에서, 반도체 디바이스(2800)는 도 17에 예시된 반도체 디바이스(100)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨 붙여지고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 반도체 디바이스(2800)의 상호연결 구조물(2801)은 반도체 디바이스(100)의 상호연결 구조물(201)(도 17 참조)과 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨 붙여지고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 상호연결 구조물(2801)은 복수의 금속배선 층(28031 내지 1803M)을 포함한다. 몇몇 실시예들에서, 금속배선 층(2803M)은 상호연결 구조물(2801)의 최종 금속배선 층이다. 몇몇 실시예들에서, M은 1 내지 5일 수 있다. 다른 실시예들에서, 금속배선화 층(2803M)은 상호연결 구조물(2801)의 최종 금속배선 층이 아니며 추가 금속배선 층들이 금속배선 층(2803M) 위에 형성된다.
예시된 실시예에서, 상호연결 구조물(2801)의 상이한 금속배선 층들 내의 상호연결부들은 상이한 구조들을 갖는다. 특히, 상이한 크기를 갖는 상호연결부들은 상이한 구조들을 가질 수 있고 상이한 프로세스 단계들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 상호연결 구조물(2801)의 금속배선 층(28031)은 도전성 비아들(28051) 및 도전성 라인들(28071)을 포함한다. 몇몇 실시예들에서, 도전성 비아들(28051)의 하단에 있는 도전성 비아들(28051)의 폭이 약 5nm 내지 약 10nm인 경우, 도전성 비아들(28051) 및 도전성 라인들(28071)은 도 2 내지 도 11을 참조하여 전술한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 그러한 실시예들에서, 금속배선 층(28031)은 금속배선 층(2031)(도 17 참조)과 유사하다.
몇몇 실시예들에서, 상호연결 구조물(2801)의 금속배선 층(28032)은 도전성 비아들(28052) 및 도전성 라인들(28072)을 포함한다. 몇몇 실시예들에서, 도전성 비아들(28052)의 하단에 있는 도전성 비아들(28052)의 폭이 약 8 nm 내지 약 14 nm인 경우, 도전성 비아들(28052) 및 도전성 라인들(28072)은 도 2 내지 도 11을 참조하여 전술한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 그러한 실시예들에서, 금속배선 층(28032)은 금속배선 층(2032)(도 17 참조)과 유사하다. 뿐만 아니라, 금속배선 층(28031) 및 금속배선 층(28032)은 유사한 구조들을 갖는 상호연결부들을 갖는다.
몇몇 실시예들에서, 상호연결 구조물(2801)의 금속배선 층(2803M)은 도전성 비아들(2805M) 및 도전성 라인들(2807M)을 포함한다. 예시된 실시예에서, 도전성 비아들(2805M)의 폭은 도전성 비아들(28051)의 폭 및 도전성 비아들(28052)의 폭보다 크다. 몇몇 실시예들에서, 도전성 비아들(2805M)의 하단에 있는 도전성 비아들(2805M)의 폭이 약 15 nm 내지 약 30 nm인 경우, 도전성 비아들(2805M) 및 도전성 라인들(2807M)은 도 2 내지 도 11을 참조하여 전술한 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 도 3 및 도 4를 참조하여 전술한 표면 개질 공정 단계가 생략된다는 점이 구별된다. 그러한 실시예들에서, 배리어 층(501)(도 5 참조)을 형성하는 대신, 배리어 층(2809)이 아래 놓인 금속배선 층의 도전성 라인 위에 그와 물리적으로 접촉하여 형성된다. 따라서, 금속배선 층(2803M) 및 금속배선 층(28031)은 상이한 구조들을 갖는 상호연결부들을 갖는다. 몇몇 실시예들에서, 배리어 층(2809)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있으며, ALD, CVD, PVD, 이들의 조합 등을 사용하여 성막될 수 있다.
몇몇 실시예들에서, 금속배선 층(28032)과 금속배선 층(2803M) 사이에 개재된 금속배선 층들의 상호연결부들은 상호연결부들의 크기에 따라 상이한 구조들을 가질 수 있다. 몇몇 실시예들에서, 비아들의 폭들이 약 5nm 내지 약 14 nm인 경우, 상호연결부들은 금속배선층(28031)의 상호연결부들(예컨대, 도전성 비아들(28051) 및 도전성 라인들(28071))과 유사한 구조들을 갖도록 형성된다. 몇몇 실시예들에서, 비아들의 폭들이 약 15 nm 내지 약 30 nm인 경우, 상호연결부들은 금속배선층(2803M)의 상호연결부들(예컨대, 도전성 비아들(2805M) 및 도전성 라인들(2807M))과 유사한 구조들을 갖도록 형성된다.
도 29는 몇몇 실시예들에 따른 반도체 디바이스(2900)의 단면도를 예시한다. 몇몇 실시예들에서, 반도체 디바이스(2900)는 도 25에 예시된 반도체 디바이스(1900)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨 붙여지고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 반도체 디바이스(2900)의 상호연결 구조물(2901)은 반도체 디바이스(1900)의 상호연결 구조물(1901)(도 25 참조)과 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨 붙여지고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 상호연결 구조물(2901)은 복수의 금속배선 층(29031 내지 2903M)을 포함한다. 몇몇 실시예들에서, 금속배선 층(2903M)은 상호연결 구조물(2901)의 최종 금속배선 층이다. 몇몇의 실시예들에서, M은 1 내지 5일 수 있다. 다른 실시예들에서, 금속배선화 층(2903M)은 상호연결 구조물(2901)의 최종 금속배선 층이 아니며 추가 금속배선 층들이 금속배선 층(2903M) 위에 형성된다.
예시된 실시예에서, 상호연결 구조물(2901)의 상이한 금속배선 층들 내의 상호연결부들은 상이한 구조들을 갖는다. 특히, 상이한 크기를 갖는 상호연결부들은 상이한 구조들을 가질 수 있고 상이한 프로세스 단계들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 상호연결 구조물(2901)의 금속배선 층(29031)은 도전성 비아들(29051) 및 도전성 라인들(29071)을 포함한다. 몇몇 실시예들에서, 도전성 비아들(29051)의 하단에 있는 도전성 비아들(29051)의 폭이 약 6 nm 내지 약 10 nm인 경우, 도전성 비아들(29051) 및 도전성 라인들(29071)은 도 19 내지 도 22를 참조하여 전술한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 그러한 실시예들에서, 금속배선 층(29031)은 금속배선 층(19031)(도 25 참조)과 유사하다.
몇몇 실시예들에서, 상호연결 구조물(2901)의 금속배선 층(29032)은 도전성 비아들(29052) 및 도전성 라인들(29072)을 포함한다. 몇몇 실시예들에서, 도전성 비아들(29052)의 하단에 있는 도전성 비아들(29052)의 폭이 약 8 nm 내지 약 14 nm인 경우, 도전성 비아들(29052) 및 도전성 라인들(29072)은 도 19 내지 도 22를 참조하여 전술한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 그러한 실시예들에서, 금속배선 층(29032)은 금속배선 층(19032)(도 25 참조)과 유사하다. 뿐만 아니라, 금속배선 층(29031) 및 금속배선 층(29032)은 유사한 구조들을 갖는 상호연결부들을 갖는다.
몇몇 실시예들에서, 상호연결 구조물(2901)의 금속배선 층(2903M)은 도전성 비아들(2905M) 및 도전성 라인들(2907M)을 포함한다. 예시된 실시예에서, 도전성 비아들(2905M)의 폭은 도전성 비아들(29051)의 폭 및 도전성 비아들(29052)의 폭보다 크다. 몇몇 실시예들에서, 도전성 비아들(2905M)의 하단에 있는 도전성 비아들(2905M)의 폭이 약 15 nm 내지 약 30 nm인 경우, 도전성 비아들(2905M) 및 도전성 라인들(2907M)은 도 2 내지 도 11을 참조하여 전술한 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 도 3 및 도 4를 참조하여 전술한 표면 개질 공정 단계가 생략된다는 점이 구별된다. 그러한 실시예들에서, 배리어 층(501)(도 5 참조)을 형성하는 대신, 배리어 층(2909)이 아래 놓인 금속배선 층의 도전성 라인 위에 그와 물리적으로 접촉하여 형성된다. 따라서, 금속배선 층(2903M) 및 금속배선 층(29031)은 상이한 구조들을 갖는 상호연결부들을 갖는다. 몇몇 실시예들에서, 배리어 층(2909)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있으며, ALD, CVD, PVD, 이들의 조합 등을 사용하여 성막될 수 있다.
몇몇 실시예들에서, 금속배선 층(29032)과 금속배선 층(2903M) 사이에 개재된 금속배선 층들의 상호연결부들은 상호연결부들의 크기에 따라 상이한 구조들을 가질 수 있다. 몇몇 실시예들에서, 비아들의 폭들이 약 6 nm 내지 약 14 nm인 경우, 상호연결부들은 금속배선층(29031)의 상호연결부들(예컨대, 도전성 비아들(29051) 및 도전성 라인들(29071))과 유사한 구조들을 갖도록 형성된다. 몇몇 실시예들에서, 비아들의 폭들이 약 15 nm 내지 약 30 nm인 경우, 상호연결부들은 금속배선층(2903M)의 상호연결부들(예컨대, 도전성 비아들(2905M) 및 도전성 라인들(2907M))과 유사한 구조들을 갖도록 형성된다.
도 30는 몇몇 실시예들에 따른 반도체 디바이스(3000)의 단면도를 예시한다. 몇몇 실시예들에서, 반도체 디바이스(3000)는 각각 도 17 및 도 25에 예시된 반도체 디바이스들(100 및 1900)와 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨 붙여지고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 몇몇 실시예들에서, 반도체 디바이스(3000)의 상호연결 구조물(3001)은 각각 반도체 디바이스(100 및 1900)의 상호연결 구조물들(201 및 1901)(도 17 및 도 25 참조)과 유사하며, 유사한 피처들은 유사한 참조 번호로 라벨 붙여지고, 유사한 피처들에 대한 설명은 여기서 반복되지 않는다. 상호연결 구조물(3001)은 복수의 금속배선 층(30031 내지 3003M)을 포함한다. 몇몇 실시예들에서, 금속배선 층(3003M)은 상호연결 구조물(3001)의 최종 금속배선 층이다. 몇몇 실시예들에서, M은 1 내지 5일 수 있다. 다른 실시예들에서, 금속배선화 층(3003M)은 상호연결 구조물(3001)의 최종 금속배선 층이 아니며 추가 금속배선 층들이 금속배선 층(3003M) 위에 형성된다.
예시된 실시예에서, 상호연결 구조물(3001)의 상이한 금속배선 층들 내의 상호연결부들은 상이한 구조들을 갖는다. 특히, 상이한 크기를 갖는 상호연결부들은 상이한 구조들을 가질 수 있고 상이한 프로세스 단계들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 상호연결 구조물(3001)의 금속배선 층(30031)은 도전성 비아들(30051) 및 도전성 라인들(30071)을 포함한다. 몇몇 실시예들에서, 도전성 비아들(30051)의 하단에 있는 도전성 비아들(30051)의 폭이 약 5 nm 내지 약 10 nm인 경우, 도전성 비아들(30051) 및 도전성 라인들(30071)은 도 2 내지 도 11을 참조하여 전술한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 그러한 실시예들에서, 금속배선 층(30031)은 금속배선 층(2031)(도 17 참조)과 유사하다.
몇몇 실시예들에서, 상호연결 구조물(3001)의 금속배선 층(30032)은 도전성 비아들(30052) 및 도전성 라인들(30072)을 포함한다. 몇몇 실시예들에서, 도전성 비아들(30052)의 하단에 있는 도전성 비아들(30052)의 폭이 약 8 nm 내지 약 14 nm인 경우, 도전성 비아들(30052) 및 도전성 라인들(30072)은 도 19 내지 도 22를 참조하여 전술한 프로세스 단계들을 사용하여 형성될 수 있으며, 여기서 설명은 반복되지 않는다. 그러한 실시예들에서, 금속배선 층(30032)은 금속배선 층(19032)(도 25 참조)과 유사하다. 뿐만 아니라, 금속배선 층(30031) 및 금속배선 층(30032)은 상이한 구조들을 갖는 상호연결부들을 갖는다.
몇몇 실시예들에서, 상호연결 구조물(3001)의 금속배선 층(3003M)은 도전성 비아들(3005M) 및 도전성 라인들(3007M)을 포함한다. 예시된 실시예에서, 도전성 비아들(3005M)의 폭은 도전성 비아들(30051)의 폭 및 도전성 비아들(30052)의 폭보다 크다. 몇몇 실시예들에서, 도전성 비아들(3005M)의 하단에 있는 도전성 비아들(3005M)의 폭이 약 15 nm 내지 약 30 nm인 경우, 도전성 비아들(3005M) 및 도전성 라인들(3007M)은 도 2 내지 도 11을 참조하여 전술한 프로세스 단계들과 유사한 프로세스 단계들을 사용하여 형성될 수 있으며, 도 3 및 도 4를 참조하여 전술한 표면 개질 공정 단계가 생략된다는 점이 구별된다. 그러한 실시예들에서, 배리어 층(501)(도 5 참조)을 형성하는 대신, 배리어 층(3009)이 아래 놓인 금속배선 층의 도전성 라인 위에 그와 물리적으로 접촉하여 형성된다. 따라서, 금속배선 층(3003M) 및 금속배선 층(30031)은 상이한 구조들을 갖는 상호연결부들을 갖는다. 뿐만 아니라, 금속배선 층(3003M) 및 금속배선 층(30032)은 상이한 구조들을 갖는 상호연결부들을 갖는다. 몇몇 실시예들에서, 배리어 층(3009)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 이들의 조합, 이들의 다층 등을 포함할 수 있으며, ALD, CVD, PVD, 이들의 조합 등을 사용하여 성막될 수 있다.
몇몇 실시예들에서, 금속배선 층(30032)과 금속배선 층(3003M) 사이에 개재된 금속배선 층들의 상호연결부들은 상호연결부들의 크기에 따라 상이한 구조들을 가질 수 있다. 몇몇 실시예들에서, 비아들의 폭들이 약 5 nm 내지 약 10 nm인 경우, 상호연결부들은 금속배선층(30031)의 상호연결부들(예컨대, 도전성 비아들(30051) 및 도전성 라인들(30071))과 유사한 구조들을 갖도록 형성된다. 몇몇 실시예들에서, 비아들의 폭들이 약 8 nm 내지 약 14 nm인 경우, 상호연결부들은 금속배선층(30032)의 상호연결부들(예컨대, 도전성 비아들(30052) 및 도전성 라인들(30072))과 유사한 구조들을 갖도록 형성된다. 몇몇 실시예들에서, 비아들의 폭들이 약 15 nm 내지 약 30 nm인 경우, 상호연결부들은 금속배선층(3003M)의 상호연결부들(예컨대, 도전성 비아들(3005M) 및 도전성 라인들(3007M))과 유사한 구조들을 갖도록 형성된다.
도 31은 몇몇 실시예들에 따른 상호연결 구조물을 형성하는 방법(3100)을 예시하는 흐름도이다. 방법(3100)은 단계(3101)로 시작하며, 여기서 도 2를 참조하여 전술한 바와 같이 유전체 층이 제1 도전성 피처 위에 형성된다. 단계(3103)에서, 개구가 유전체 층에 형성되어, 도 2를 참조하여 전술한 바와 같이 개구가 제1 도전성 피처를 노출시킨다. 단계(3105)에서, 도 3 및 도 4를 참조하여 전술한 바와 같이 표면 개질 프로세스가 제1 도전성 피처의 노출된 표면에 대해 수행된다. 단계(3107)에서, 도 5를 참조하여 전술한 바와 같이 제1 배리어 층이 개구의 측벽들 상에 선택적으로 성막된다. 단계(3109)에서, 도 20을 참조하여 전술한 바와 같이 제2 배리어 층이 제1 배리어 층 위에 그리고 제1 도전성 피처의 노출된 표면 상에 성막된다. 몇몇 실시예들에서, 단계(3109)는 생략된다. 단계(3111)에서, 접착 층은 도 9를 참조하여 전술한 같이 개구에 성막된다. 단계(3113)에서, 도 10 및 도 11을 참조하여 전술한 바와 같이 유전체 층의 제2 도전성 피처를 형성하기 위해 개구가 도전성 재료로 채워진다.
도 32는 몇몇 실시예들에 따른 방법(3100)(도 31 참조)의 표면 개질 프로세스(3105)를 예시하는 흐름도이다. 표면 개질 프로세스(3105)은 단계(3201)로 시작하며, 여기서 도 3를 참조하여 전술한 바와 같이 산화 환원 프로세스가 제1 도전성 피처의 노출된 표면에 대해 수행된다. 단계(3303)에서, 도 4를 참조하여 전술한 바와 같이 표면 소킹(soaking) 프로세스가 제1 도전성 피처의 노출된 표면에 대해 수행된다.
실시예들은 장점들을 달성할 수 있다. 본 명세서에서 논의된 다양한 실시예들은 상호연결부(예를 들어, 도전성 비아들과 같은) 내의 배리어 층의 양(또는 부피)을 감소시키고, 결과적으로 상호연결부들 사이의 콘택 저항을 감소시키는 것을 허용한다.
실시예에 따라, 방법은 도전성 피처 위에 유전체 층을 성막하는 단계를 포함한다. 내부에 개구를 형성하기 위해 유전체 층이 패터닝된다. 개구는 도전성 피처의 제1 부분을 노출시킨다. 개구의 측벽 상에 제1 배리어 층이 성막된다. 도전성 피처의 제1 부분은 제1 배리어 층의 성막의 종료 시 노출된 채로 남아있다. 실시예에서, 방법은 개구 내에 제1 배리어 층 위에 제2 배리어 층을 성막하는 단계를 더 포함하고, 제2 배리어 층은 도전성 피처의 제1 부분과 물리적으로 접촉한다. 실시예에서, 제1 배리어 층은 제2 배리어 층에 의해 도전성 피처의 제1 부분으로부터 분리된다. 실시예에서, 방법은 제1 배리어 층을 성막하기 전에, 도전성 피처의 제1 부분으로부터 자연 산화물 층을 제거하는 단계; 및 제1 배리어 층을 성막하기 전에, 도전성 피처의 제1 부분에 계면 활성제 소킹(soaking) 프로세스를 수행하는 단계를 더 포함하며, 계면 활성제 소킹 프로세스는 도전성 피처의 제1 부분 위에 제1 배리어 층의 제1 배리어 재료의 성막 레이트를 억제한다. 실시예에서, 계면 활성제 소킹 프로세스는 도전성 피처의 제1 부분 위에 계면 활성제 층을 형성한다. 실시예에서, 계면 활성제 층은 알켄 분자들의 단층 또는 알킨 분자들의 단층을 포함한다. 실시예에서, 방법은 개구 내에 제1 배리어 층 위에 접착 층을 성막하는 단계 ― 접착 층은 도전성 피처의 제1 부분과 물리적으로 접촉함 ― ; 및 개구를 도전성 재료로 채우는 단계를 더 포함한다.
다른 실시예에 따라, 방법은 제1 도전성 피처 위에 유전체 층을 형성하는 단계를 포함한다. 개구가 유전체층에 형성된다. 개구는 제1 도전성 피처의 제1 부분을 노출시킨다. 제1 도전성 피처가 개구에 형성된다. 제2 도전성 피처를 형성하는 단계는 제1 도전성 피처의 제1 부분의 상부면에 표면 개질 프로세스를 수행하는 단계를 포함한다. 표면 개질 프로세스는 제1 도전성 피처의 제1 부분의 상부면 위에 제1 배리어 재료의 성막 레이트를 억제한다. 개구의 측벽 상에 제1 배리어 재료를 포함하는 제1 배리어 층이 선택적으로 성막된다. 실시예에서, 표면 개질 프로세스를 수행하는 단계는: 제1 도전성 피처의 제1 부분의 상부면에 산화물 환원 프로세스를 수행하는 단계 ― 산화물 환원 프로세스는 제1 도전성 피처의 제1 부분으로부터 자연 산화물 층을 제거함 ― ; 및 제1 도전성 피처의 제1 부분의 상부면에 계면 활성제 소킹 프로세스를 수행하는 단계 ― 계면 활성제 소킹 프로세스는 제1 도전성 피처의 제1 부분의 상부면 위에 계면 활성제 층을 형성함 ― 를 포함한다. 실시예에서, 계면 활성제 층은 알켄 분자들 또는 알킨 분자들을 포함한다. 실시예에서, 산화물 환원 프로세스를 수행하는 단계는 제1 도전성 피처의 제1 부분의 상부면에 플라즈마 프로세스를 수행하는 단계를 포함한다. 실시예에서, 방법은 제1 배리어 층 위에 그리고 개구의 하단 상에 접착 층을 성막하는 단계를 더 포함하며, 접착 층은 제1 도전성 피처의 제1 부분의 상부면과 물리적으로 접촉한다. 실시예에서, 방법은 제1 배리어 층 위에 그리고 개구의 하단 상에 제2 배리어 재료를 포함하는 제2 배리어 층을 성막하는 단계를 더 포함하며, 제2 배리어 층은 제1 도전성 피처의 제1 부분의 상부면과 물리적으로 접촉한다.
또 다른 실시예에 따라, 반도체 구조물은 제1 도전성 피처, 제1 도전성 피처 위의 유전체 층, 및 유전체 층 내에 있고 제1 도전성 피처와 전기적으로 접촉하는 제2 도전성 피처를 포함한다. 제1 도전성 피처의 상부면은 제1 영역 및 상기 제1 영역과 상이한 제2 영역을 갖는다. 유전체 층은 제1 도전성 피처의 상부면의 제1 영역을 커버한다. 유전체 층은 제1 도전성 피처의 상부면의 제2 영역은 커버하지 않는다. 제2 도전성 피처는 도전성 재료, 및 도전성 재료의 측벽과 유전체 층의 측벽 사이에 개재되는 제1 배리어 층을 포함한다. 제1 배리어 층은 제1 도전성 피처의 상부면의 제2 영역을 커버하지 않는다. 실시예에서, 반도체 구조물은 도전성 재료의 측벽과 제1 배리어 층 사이에 개재되는 접착 층을 더 포함하고, 접착 층은 제1 도전성 피처의 상부면의 제2 영역을 커버한다. 실시예에서, 접착 층은 유전체 층의 측벽과 물리적으로 접촉한다. 실시예에서, 접착 층은 제1 배리어 층에 의해 유전체 층의 측벽으로부터 분리된다. 실시예에서, 반도체 구조물은 도전성 재료의 측벽과 제1 배리어 층 사이에 개재되는 제2 배리어 층을 더 포함하며, 제2 배리어 층은 제1 도전성 피처의 상부면의 제2 영역을 커버한다. 실시예에서, 제1 배리어 층과 제2 배리어 층 사이의 계면은 유전체 층의 측벽과 물리적으로 접촉한다. 실시예에서, 제1 배리어 층과 제2 배리어 층 사이의 계면은 제1 도전성 피처의 상부면의 제2 영역과 물리적으로 접촉한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
도전성 피처 위에 유전체 층을 성막하는 단계;
내부에 개구를 형성하기 위해 상기 유전체 층을 패터닝하는 단계 ― 상기 개구는 상기 도전성 피처의 제1 부분을 노출시킴 ― ; 및
상기 개구의 측벽 상에 제1 배리어 층을 성막하는 단계 ― 상기 도전성 피처의 제1 부분은 상기 제1 배리어 층의 성막의 종료 시 노출된 채로 남아있음 ―
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 개구 내에 상기 제1 배리어 층 위에 제2 배리어 층을 성막하는 단계를 더 포함하고, 상기 제2 배리어 층은 상기 도전성 피처의 제1 부분과 물리적으로 접촉하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 제1 배리어 층은 상기 제2 배리어 층에 의해 상기 도전성 피처의 제1 부분으로부터 분리되는 것인, 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 배리어 층을 성막하기 전에, 상기 도전성 피처의 제1 부분으로부터 자연 산화물 층을 제거하는 단계; 및
상기 제1 배리어 층을 성막하기 전에, 상기 도전성 피처의 제1 부분에 계면 활성제 소킹(soaking) 프로세스를 수행하는 단계 ― 상기 계면 활성제 소킹 프로세스는 상기 도전성 피처의 제1 부분 위에 상기 제1 배리어 층의 제1 배리어 재료의 성막 레이트를 억제함 ―
를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서,
상기 계면 활성제 소킹 프로세스는 상기 도전성 피처의 제1 부분 위에 계면 활성제 층을 형성하는 것인, 방법.
실시예 6. 실시예 5에 있어서,
상기 계면 활성제 층은 알켄 분자들의 단층 또는 알킨 분자들의 단층을 포함하는 것인, 방법.
실시예 7. 실시예 1에 있어서,
상기 개구 내에 상기 제1 배리어 층 위에 접착 층을 성막하는 단계 ― 상기 접착 층은 상기 도전성 피처의 제1 부분과 물리적으로 접촉함 ― ; 및
상기 개구를 도전성 재료로 채우는 단계
를 더 포함하는, 방법.
실시예 8. 방법에 있어서,
제1 도전성 피처 위에 유전체 층을 형성하는 단계;
상기 제1 도전성 피처의 제1 부분을 노출시키는 개구를 상기 유전체 층에 형성하는 단계; 및
상기 개구 내에 제2 도전성 피처를 형성하는 단계
를 포함하며, 상기 제2 도전성 피처를 형성하는 단계는:
상기 제1 도전성 피처의 제1 부분의 상부면에 표면 개질 프로세스를 수행하는 단계 ― 상기 표면 개질 프로세스는 상기 제1 도전성 피처의 제1 부분의 상부면 위에 제1 배리어 재료의 성막 레이트를 억제함 ― ; 및
상기 개구의 측벽 상에 상기 제1 배리어 재료를 포함하는 제1 배리어 층을 선택적으로 성막하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 표면 개질 프로세스를 수행하는 단계는:
상기 제1 도전성 피처의 제1 부분의 상부면에 산화물 환원 프로세스를 수행하는 단계 ― 상기 산화물 환원 프로세스는 상기 제1 도전성 피처의 제1 부분으로부터 자연 산화물 층을 제거함 ― ; 및
상기 제1 도전성 피처의 제1 부분의 상부면에 계면 활성제 소킹 프로세스를 수행하는 단계 ― 상기 계면 활성제 소킹 프로세스는 상기 제1 도전성 피처의 제1 부분의 상부면 위에 계면 활성제 층을 형성함 ―
를 더 포함하는 것인, 방법.
실시예 10. 실시예 9에 있어서,
상기 계면 활성제 층은 알켄 분자들 또는 알킨 분자들을 포함하는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 산화물 환원 프로세스를 수행하는 단계는 상기 제1 도전성 피처의 제1 부분의 상부면에 플라즈마 프로세스를 수행하는 단계를 포함하는 것인, 방법.
실시예 12. 실시예 8에 있어서,
상기 제1 배리어 층 위에 그리고 상기 개구의 하단 상에 접착 층을 성막하는 단계를 더 포함하며, 상기 접착 층은 상기 제1 도전성 피처의 제1 부분의 상부면과 물리적으로 접촉하는 것인, 방법.
실시예 13. 실시예 8에 있어서,
상기 제1 배리어 층 위에 그리고 상기 개구의 하단 상에 제2 배리어 재료를 포함하는 제2 배리어 층을 성막하는 단계를 더 포함하며, 상기 제2 배리어 층은 상기 제1 도전성 피처의 제1 부분의 상부면과 물리적으로 접촉하는 것인, 방법.
실시예 14. 반도체 구조물에 있어서,
제1 도전성 피처 ― 상기 제1 도전성 피처의 상부면은 제1 영역 및 상기 제1 영역과 상이한 제2 영역을 가짐 ― ;
상기 제1 도전성 피처 위의 유전체 층 ― 상기 유전체 층은 상기 제1 도전성 피처의 상부면의 상기 제1 영역을 커버하고, 상기 유전체 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역은 커버하지 않음 ― ; 및
상기 유전체 층 내에 있고 상기 제1 도전성 피처와 전기적으로 접촉하는 제2 도전성 피처
를 포함하며, 상기 제2 도전성 피처는:
도전성 재료; 및
상기 도전성 재료의 측벽과 상기 유전체 층의 측벽 사이에 개재되는 제1 배리어 층
을 포함하고, 상기 제1 배리어 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역을 커버하지 않는 것인, 반도체 구조물.
실시예 15. 실시예 14에 있어서,
상기 도전성 재료의 측벽과 상기 제1 배리어 층 사이에 개재되는 접착 층을 더 포함하고, 상기 접착 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역을 커버하는 것인, 반도체 구조물.
실시예 16. 실시예 15에 있어서,
상기 접착 층은 상기 유전체 층의 측벽과 물리적으로 접촉하는 것인, 반도체 구조물.
실시예 17. 실시예 15에 있어서,
상기 접착 층은 상기 제1 배리어 층에 의해 상기 유전체 층의 측벽으로부터 분리되는 것인, 반도체 구조물.
실시예 18. 실시예 14에 있어서,
상기 도전성 재료의 측벽과 상기 제1 배리어 층 사이에 개재되는 제2 배리어 층을 더 포함하며, 상기 제2 배리어 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역을 커버하는 것인, 반도체 구조물.
실시예 19. 실시예 18에 있어서,
상기 제1 배리어 층과 상기 제2 배리어 층 사이의 계면은 상기 유전체 층의 측벽과 물리적으로 접촉하는 것인, 반도체 구조물.
실시예 20. 실시예 18에 있어서,
상기 제1 배리어 층과 상기 제2 배리어 층 사이의 계면은 상기 제1 도전성 피처의 상부면의 상기 제2 영역과 물리적으로 접촉하는 것인, 반도체 구조물.

Claims (10)

  1. 방법에 있어서,
    도전성 피처 위에 유전체 층을 성막하는 단계;
    내부에 개구를 형성하기 위해 상기 유전체 층을 패터닝하는 단계 ― 상기 개구는 상기 도전성 피처의 제1 부분을 노출시킴 ― ;
    상기 개구의 측벽 상에 제1 배리어 층을 성막하는 단계 ― 상기 도전성 피처의 제1 부분은 상기 제1 배리어 층의 성막의 종료 시 노출된 채로 남아있음 ― ;
    상기 제1 배리어 층을 성막하기 전에, 상기 도전성 피처의 제1 부분으로부터 자연 산화물 층을 제거하는 단계; 및
    상기 제1 배리어 층을 성막하기 전에, 상기 도전성 피처의 제1 부분에 계면 활성제 소킹(soaking) 프로세스를 수행하는 단계 ― 상기 계면 활성제 소킹 프로세스는 상기 도전성 피처의 제1 부분 위에 상기 제1 배리어 층의 제1 배리어 재료의 성막 레이트를 억제함 ―
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 개구 내에 상기 제1 배리어 층 위에 제2 배리어 층을 성막하는 단계를 더 포함하고, 상기 제2 배리어 층은 상기 도전성 피처의 제1 부분과 물리적으로 접촉하는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 배리어 층은 상기 제2 배리어 층에 의해 상기 도전성 피처의 제1 부분으로부터 분리되는 것인, 방법.
  4. 제1항에 있어서,
    상기 계면 활성제 소킹 프로세스는 상기 도전성 피처의 제1 부분 위에 계면 활성제 층을 형성하는 것인, 방법.
  5. 제4항에 있어서,
    상기 계면 활성제 층은 알켄 분자들의 단층 또는 알킨 분자들의 단층을 포함하는 것인, 방법.
  6. 제1항에 있어서,
    상기 개구 내에 상기 제1 배리어 층 위에 접착 층을 성막하는 단계 ― 상기 접착 층은 상기 도전성 피처의 제1 부분과 물리적으로 접촉함 ― ; 및
    상기 개구를 도전성 재료로 채우는 단계
    를 더 포함하는, 방법.
  7. 방법에 있어서,
    제1 도전성 피처 위에 유전체 층을 형성하는 단계;
    상기 제1 도전성 피처의 제1 부분을 노출시키는 개구를 상기 유전체 층에 형성하는 단계; 및
    상기 개구 내에 제2 도전성 피처를 형성하는 단계
    를 포함하며, 상기 제2 도전성 피처를 형성하는 단계는:
    상기 제1 도전성 피처의 제1 부분의 상부면에 표면 개질 프로세스를 수행하는 단계 ― 상기 표면 개질 프로세스는 상기 제1 도전성 피처의 제1 부분의 상부면 위에 제1 배리어 재료의 성막 레이트를 억제하고, 상기 표면 개질 프로세스를 수행하는 단계는:
    상기 제1 도전성 피처의 제1 부분의 상부면에 산화물 환원 프로세스를 수행하는 단계 ― 상기 산화물 환원 프로세스는 상기 제1 도전성 피처의 제1 부분으로부터 자연 산화물 층을 제거함 ― ; 및
    상기 제1 도전성 피처의 제1 부분의 상부면에 계면 활성제 소킹 프로세스를 수행하는 단계 ― 상기 계면 활성제 소킹 프로세스는 상기 제1 도전성 피처의 제1 부분의 상부면 위에 계면 활성제 층을 형성함 ― 를 포함함 ― ; 및
    상기 개구의 측벽 상에 상기 제1 배리어 재료를 포함하는 제1 배리어 층을 선택적으로 성막하는 단계
    를 포함하는, 방법.
  8. 반도체 구조물에 있어서,
    제1 도전성 피처 ― 상기 제1 도전성 피처의 상부면은 제1 영역 및 상기 제1 영역과 상이한 제2 영역을 가짐 ― ;
    상기 제1 도전성 피처 위의 유전체 층 ― 상기 유전체 층은 상기 제1 도전성 피처의 상부면의 상기 제1 영역을 커버하고, 상기 유전체 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역은 커버하지 않음 ― ; 및
    상기 유전체 층 내에 있고 상기 제1 도전성 피처와 전기적으로 접촉하는 제2 도전성 피처
    를 포함하며, 상기 제2 도전성 피처는:
    도전성 재료;
    상기 도전성 재료의 측벽과 상기 유전체 층의 측벽 사이에 개재되는 제1 배리어 층 ― 상기 제1 배리어 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역을 커버하지 않음 ―; 및
    상기 도전성 재료의 측벽과 상기 제1 배리어 층 사이에 개재되는 접착 층 ― 상기 접착 층은 상기 제1 도전성 피처의 상부면의 상기 제2 영역을 커버하고, 상기 접착 층은 상기 유전체 층의 측벽과 물리적으로 접촉함 ―
    을 포함하는, 반도체 구조물.
  9. 삭제
  10. 삭제
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11967523B2 (en) * 2021-10-11 2024-04-23 Applied Materials, Inc. Self-assembled monolayer for selective deposition
WO2023076116A1 (en) * 2021-10-27 2023-05-04 Applied Materials, Inc. Selective blocking of metal surfaces using bifunctional self-assembled monolayers

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080132057A1 (en) * 2006-11-30 2008-06-05 Frank Feustel Method of selectively forming a conductive barrier layer by ald
JP2008205298A (ja) 2007-02-21 2008-09-04 Renesas Technology Corp 半導体装置及びその製造方法
JP2009027157A (ja) 2007-06-22 2009-02-05 Commissariat A L'energie Atomique カーボンナノチューブベースの電気的接続の製造方法
US20160189966A1 (en) 2008-09-07 2016-06-30 Lam Research Corporation Pre-fill wafer cleaning formulation

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6905958B2 (en) 2003-07-25 2005-06-14 Intel Corporation Protecting metal conductors with sacrificial organic monolayers
US20060113675A1 (en) 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US7368377B2 (en) 2004-12-09 2008-05-06 Interuniversitair Microelektronica Centrum (Imec) Vzw Method for selective deposition of a thin self-assembled monolayer
US7651943B2 (en) * 2008-02-18 2010-01-26 Taiwan Semicondcutor Manufacturing Company, Ltd. Forming diffusion barriers by annealing copper alloy layers
US7964497B2 (en) * 2008-06-27 2011-06-21 International Business Machines Corporation Structure to facilitate plating into high aspect ratio vias
JP5487748B2 (ja) * 2009-06-16 2014-05-07 東京エレクトロン株式会社 バリヤ層、成膜方法及び処理システム
DE102014109352B4 (de) 2014-04-30 2019-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Zusammengesetzte kontaktstöpsel-struktur und verfahren zur herstellung
US9418889B2 (en) 2014-06-30 2016-08-16 Lam Research Corporation Selective formation of dielectric barriers for metal interconnects in semiconductor devices
US10497613B2 (en) 2015-04-29 2019-12-03 Intel Corporation Microelectronic conductive routes and methods of making the same
US11398406B2 (en) 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
US10879107B2 (en) 2018-11-05 2020-12-29 International Business Machines Corporation Method of forming barrier free contact for metal interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080132057A1 (en) * 2006-11-30 2008-06-05 Frank Feustel Method of selectively forming a conductive barrier layer by ald
JP2008205298A (ja) 2007-02-21 2008-09-04 Renesas Technology Corp 半導体装置及びその製造方法
JP2009027157A (ja) 2007-06-22 2009-02-05 Commissariat A L'energie Atomique カーボンナノチューブベースの電気的接続の製造方法
US20160189966A1 (en) 2008-09-07 2016-06-30 Lam Research Corporation Pre-fill wafer cleaning formulation

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