TW202310084A - 具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法 - Google Patents

具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法 Download PDF

Info

Publication number
TW202310084A
TW202310084A TW110144882A TW110144882A TW202310084A TW 202310084 A TW202310084 A TW 202310084A TW 110144882 A TW110144882 A TW 110144882A TW 110144882 A TW110144882 A TW 110144882A TW 202310084 A TW202310084 A TW 202310084A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
conductive
features
sacrificial
Prior art date
Application number
TW110144882A
Other languages
English (en)
Inventor
羅廷亞
李劭寬
鄧志霖
蔡承孝
李承晉
楊光瑋
黃心巖
張孝慷
眭曉林
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202310084A publication Critical patent/TW202310084A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種用於製造一半導體裝置之方法，包括製備一導電結構，其包括多個導電特徵；在該導電結構上保形地形成一熱傳導介電蓋層；在該熱傳導介電蓋層上保形地形成一介電塗層；將一犧牲材料填充至該等導電特徵之間的凹部中；使該犧牲材料凹陷，以在該等凹槽中形成犧牲特徵；在該介電塗層上方形成一撐持層以覆蓋該等犧牲特徵；及移除該等犧牲特徵，以形成由該撐持層所覆蓋之氣隙。該熱傳導介電蓋層具有一比該介電塗層之一熱傳導性更高之熱傳導性。

Description

具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法
本發明實施例係有關於具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法。
於半導體產業中，諸如電晶體、二極體、電阻、電容器等各種電子構件的積體密度藉由持續縮小最小特徵尺寸而持續被改良。隨著特徵尺寸的減小，金屬特徵之間的距離也不斷地減小。隨著金屬特徵之間的距離減少，金屬特徵之間所產生的寄生電容增加，導致積體晶片較高的功率消耗和較大的電阻-電容(RC)時間延遲。為改善效能並降低金屬特徵之間的寄生電容，現已使用具有低介電(k)值的材料。然而，此類介電材料會遭遇到許多阻止介電常數進一步改良之加工問題。
根據本揭示的一些具體例，提供一種用於製造一半導體裝置的方法，其包含下列步驟： 製備一導電結構，其包括多個導電特徵，其中相鄰的兩個導電特徵彼此被對應的一個凹部所隔開； 在該導電結構上保形地形成一熱傳導介電蓋層； 在該熱傳導介電蓋層上保形地形成一介電塗層，該熱傳導介電蓋層具有一比該介電塗層之一熱傳導性更高之熱傳導性； 將一犧牲材料填充至該等凹部中； 使該犧牲材料凹陷，以在該等凹部中形成犧牲特徵； 在該介電塗層上方形成一撐持層以覆蓋該等犧牲特徵；及 移除該等犧牲特徵，以形成由該撐持層所覆蓋之氣隙。
根據本揭示的一些具體例，提供一種半導體裝置，包括一導電結構、一間隔物結構及一互連層；該導電結構包括一第一導電特徵及一第二導電特徵；該間隔物結構經組配以將該第一及第二導電特徵彼此隔開，且包括一第一介電間隔物層、一第二介電間隔物層及一撐持蓋；第一介電間隔物層接觸第一導電特徵及第二導電特徵的側表面；該第二介電間隔物層保形地覆蓋該第一介電間隔物層；該第一介電間隔物層具有一高於該第二介電間隔物層的熱傳導性之熱傳導性；該撐持蓋形成於該第二介電間隔物層上且與該第二介電間隔物層協作以界定一氣隙，該氣隙設置於該第一及第二導電特徵之間；且互連層具有導電互連件，該導電互連件電氣連接至第一及第二導電特徵中之一者。
根據本揭示的一些具體例，提供一種半導體裝置，包括一導電特徵、一第一間隔物結構、一第二間隔物結構及一互連層；該第一間隔物結構及該第二間隔物結構藉由該導電特徵彼此隔開；該第一及第二間隔物結構的每一者包括一第一介電間隔物層、一第二介電間隔物層及一撐持蓋；該第一介電間隔物層被形成為凹陷的形狀；該第一介電間隔物的一部分接觸該導電特徵的一側表面；該第二介電間隔物層保形地覆蓋該第一介電間隔物層；該第一介電間隔物層具有一高於該第二介電間隔物層的熱傳導性之熱傳導性；該撐持蓋形成於該第二介電間隔物上且與該第二介電間隔物層協作以在其間界定一氣隙；且互連層具有電氣連接至導電特徵的導電互連件。
較佳實施例之詳細說明
以下揭示內容提供用於實現發明之不同特徵的許多不同具體例或實施例。以下描述構件及排列之具體實施例以簡化本揭示。當然這些實施例僅用以例示，且並未意圖去進行限定。舉例而言，下述內容中第一特徵形成於一第二特徵上方或之上(over or on)，可能包括所述第一及第二特徵是直接接觸的具體例，也可能包括其中有額外特徵可形成於前述第一及第二特徵之間，而使前述第一及第二特徵可未直接接觸的具體例。此外，本揭示可能會在各實施例中重複元件符號和/或字母。此重複是為了簡潔及明確之目的所為者，其本身並不表示所討論的各種具體例及/或配置之間的關係。
此外，為便於描述，可在本文中使用諸如「頂部」、「在...上」、「在...之上方」、「在...上方」、「向下」等之空間相對用語來描述如圖中所示之一個元件或特徵與另一(些)元件或特徵之關係。除圖形中描繪之方向外，空間相對用語意圖包含元件在使用或操作中之不同的方向。此外，裝置可被轉向(旋轉90度或其他方向)，則其中所使用的空間相對敘詞也同樣依此來解釋。
於半導體製造技藝中已知在半導體裝置中設計氣隙結構以加強金屬特徵之隔離。因為空氣具有最低的k值(k=1)，已有一漸長趨勢將氣隙併入至半導體裝置中以隔離金屬特徵並降低線到線電容和RC時間延遲。然而，氣隙結構所形成的空缺區域可能會給予差的熱傳導性。需要有用於提升具有氣隙結構的半導體裝置之熱傳導性的改良方法。
同時，若穿孔台(via landing)因重疊位移而偏離，則可能觀察到不良的穿孔對線的崩潰/漏損和依時性介電層崩潰(TDDB)的劣化。
圖1顯示根據一些具體例之用於製造半導體裝置的方法100。圖2至17顯示在圖1之方法100之各階段期間的半導體裝置200的示意圖。方法100與半導體裝置200將於以下共同地敘述。然而，於此方法100之前、之後或其間也可提供額外的步驟，且此處所述的一些步驟也可被其他步驟所取代或是被省略。相似地，半導體裝置200中也可存在有其他的額外特徵，且/或在其他具體例中存在的一些特徵也可被取代或省略。
參照圖1，方法100在方塊102處開始，其中製備導電結構。參照圖2至圖5中所示的實施例，於設置在基板10上方的第一互連層20上製備導電結構30。
特別參照圖2中所示的實施例，在基板10上製備形成有至少一個導電互連件201(例如，導電穿孔接點)的第一互連層20。具體而言，於基板10之上設置形成有開口的介電層。介電層可由介電材料所製成，諸如氧化矽、以SiOC為主的材料(例如SiOCH)、硼磷矽酸鹽玻璃(BPSG)、未摻雜矽酸鹽玻璃(USG)、氟摻雜矽酸鹽玻璃(FSG)、高密度電漿(HDP氧化物、電漿增強TEOS(PETEOS)、氟摻雜氧化矽、碳摻雜氧化矽、多孔氧化矽、多孔碳摻雜氧化矽、有機聚合物或以矽為主的聚合物。在一些具體例中，氧化矽可形成自四乙基正矽酸鹽(TEOS)。介電層可藉由如熟習半導體製造技藝者所知的合適沉積製程(例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)等或其組合，但不限於此)來形成於基板10上。第一導電材料被填充至該開口中，且接著進行平坦化處理(例如，化學機械平坦化(CMP))以在該開口中形成凹陷導電元件2011。金屬蓋層2012被沉積於凹陷導電元件2011上以形成至少一個導電互連件201，其具有與介電層之頂部表面水平齊平之頂部表面。因此於基板10上製備形成有至少一個導電互連件201的第一互連層20。至少一個導電互連件201包括凹陷導電元件2011及金屬蓋層2012。凹陷導電元件2011可具有介於50Å至500Å範圍內之厚度。金屬蓋層2012可具有介於2Å至50Å範圍內之厚度。
用於形成凹陷導電元件2011之第一導電材料可為例如銅(Cu)、鈷(Co)、釕(Ru)、鉬(Mo)、鉻(Cr)、鎢(W)、錳(Mn)、銠(Rh)、銥(Ir)、鎳(Ni)、鈀(Pd)、鉑(Pt)、銀(Ag)、金(Au)、鋁(Al)或其合金。第一導電材料可提供為具有不同組成之多層，且可藉由如在半導體製造技藝中已知的合適製程(諸如無電解電鍍、電鍍、濺鍍沉積、PVD、CVD、ALD等或其組合，但不限於此)來填充至該開口中。
雖然第一導電材料可為如上文所描述之合適金屬或其合金，但本揭示之方法尤其適於使用銅。銅之無電解電鍍通常包括形成晶種層，隨後進行自催化銅沉積。晶種層的材料之範例包括銅、鎳、金、銀、鈀、銥、鎳-鈀-金(NiPdAu)及鎳-金(NiAu)，但不限於此。晶種層可由半導體製造技藝中已知的合適的程序來形成，諸如無電沉積、濺鍍、CVD等或其組合，但不限於此。在填充銅等等至開口中之前，開口可內襯有可防止電遷移之阻障層2013。用於阻障層2013的材料之範例包括Ru、Mn、Co、Cr、氮化鈦(TiN)、鈦鎢(TiW)、鉭(Ta)、氮化鉭(TaN)、氮化鎢(WN)及其組合。阻障層2013可藉由合適的製程來沉積，例如CVD。
金屬蓋層2012由導電材料製成，其可為例如Cu、Co、Ru、Mo、Cr、W、Mn、Rh、Ir、Ni、Pd、Pt、Ag、Au、Al或其合金。應注意的是，用於形成金屬蓋層2012之導電材料應不同於用於形成凹陷導電元件2011之第一導電材料，以便在凹陷導電元件2011與隨後形成於金屬蓋層2012上之金屬層之間提供更好的界面黏著性。金屬蓋層2012可藉由半導體製造技藝中已知的合適程序(諸如PVD、CVD、ALD等或其組合，但不限於此)來沉積於凹陷導電元件2011上。
在一些具體例中，基板10可為半導體基板，例如元素半導體或化合物半導體。元素半導體是由單一種原子所構成，例如在元素週期表的IV族中的矽(Si)或鍺(Ge)。化合物半導體是組成自二或更多個元素，諸如碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb)、矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷砷化鎵銦(GaInAsP)等等。化合物半導體可具有梯度特徵，其中所述梯度特徵的組成從化合物半導體中一個位置的比例改變為另一個位置的另一比例。化合物半導體可形成於矽基板上方。化合物半導體可為應變的。在一些具體例中，基板10可包括多層化合物半導體裝置。或者，基板10可包括非半導體材料，諸如玻璃、熔融石英或氟化鈣。再者，在一些具體例中，基板10可為絕緣體上半導體(semiconductor on insulator，SOI)(例如絕緣體上矽鍺(SGOI))。一般而言，絕緣體上半導體基板包含一層半導體材料，諸如磊晶矽(Si)、鍺(Ge)、矽鍺(SiGe)或其組合。如本技藝領域中已知的，基板可摻雜p型摻雜物，諸如硼(Br)、鋁(Al)、鎵(Ga)等等，或是也可摻雜n型摻雜物。在一些具體例中，基底10可包括摻雜磊晶層。淺溝槽隔離(STI)區(未顯示)可形成於基板10中，以隔離主動區(在圖2中示意地顯示一個，示為編號101)，諸如基板10中的積體電路裝置之源極或汲極區(未顯示)。在一些具體例中，積體電路裝置可基於實際應用而包括互補金屬氧化物半導體(CMOS)電晶體、平面或垂直多閘極電晶體(例如，FinFET裝置)、全環繞閘極裝置(GAA)、電阻器、電容器、二極體、電晶體(例如，場效電晶體(FETs))、互連件等等。此外，可形成延伸進入基板10之貫通-穿孔(through-vias，未顯示)以電氣連接位於基板10兩相對側之特徵。
特別參照圖3中所示的實施例，在第一互連層20上依序沉積膠層301、金屬層303及遮罩層305(例如，硬遮罩層)。膠層301可由鉭(Ta)的氮化物、鈦(Ti)或其他合適的金屬製成，且可利用半導體製造技藝已知的合適製程(諸如，PVD、CVD、ALD等或其組合，但不限於此)來沉積於第一互連層20上。膠層301可提供對於第一互連層20及金屬層303良好的黏著性，且可具有介於2Å至100Å範圍內的厚度。金屬層303是由導電材料製成，其可為例如Cu、Co、Ru、Mo、Cr、W、Mn、Rh、Ir、Ni、Pd、Pt、Ag、Au、Al或其合金，且可藉由如在半導體製造技藝中已知的合適製程(諸如PVD、CVD、ALD等或其組合，但不限於此)來沉積於膠層301上。金屬層303可具有介於50Å至500Å範圍內的厚度。適合用於形成遮罩層305的材料包括，例如：氧化矽、氮化矽、碳化矽、碳氧化矽(silicon oxycarbide)、氮氧化矽(silicon oxynitride)、碳氮化矽(silicon carbonitride)、碳氮氧化矽(silicon oxycarbonitride)、鈷、釕、鎢、氮化鈦、氧化鋯、氧化鋁、氧化釔(yttrium oxide)、氮氧化鋁、氧化鉿、氧化鉿鋯(hafnium zirconium oxide)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鋯矽(zirconium silicon oxide)、氧化矽鋯鉿(hafnium zirconium silicon oxide)、氧化鉿鋁(hafnium aluminum oxide)、氮化鉭鋁(hafnium aluminum nitride)、氧化鋯鋁(zirconium aluminum oxide)、氧化鐿(ytterbium oxide)及其組合，但不限於此。遮罩層305可藉由如在半導體製造技藝中已知的合適製程(諸如PVD、CVD、ALD等或其組合，但不限於此)來沉積於金屬層303上。
特別參照圖4及圖5中所示的實施例，遮罩層305的圖案化是使用如熟習半導體製造技藝者所知的微影術及光阻顯影技術。舉例而言，可藉由193 nm浸潤式微影術或極紫外線(EUV)微影術來圖案化遮罩層305。藉由一個或多個蝕刻製程將形成於圖案化遮罩層305中的圖案3051轉移至金屬層303及膠層301，以形成包括多個導電特徵307(例如導電金屬線)的導電結構30，兩個導電特徵藉由對應的一個凹部309彼此隔開。用於形成導電特徵307的蝕刻製程可使用蝕刻氣體，藉由反應性離子蝕刻(RIE)、電漿蝕刻、深反應性離子蝕刻、原子層蝕刻等來實施，所述蝕刻氣體諸如CHF 3、CH 2F 2、CF 4、C 4F 8、C 4F 6、N 2、Ar、O 2、NF 3、CO 2、H 2等，但不限於此。
接著，方法100進行至方塊104，其中於導電結構上保形地形成熱傳導介電蓋層。參照圖6中所示的實施例，導電結構30經受在其上沉積熱傳導介電材料，以在導電結構30上保形地形成熱傳導介電蓋層40。熱傳導介電蓋層40可對導電特徵307提供良好黏著性。沉積可藉由如熟習半導體製造技藝者所知的合適沉積製程來實施，例如PVD、CVD、電漿增強化學氣相沉積(PECVD)、ALD、電漿增強原子層沉積(PEALD)等等或其組合，但不限於此。適合用於形成熱傳導介電蓋層40之熱傳導介電材料之範例包括氮化鋁、氮化硼(例如六方氮化硼(h-BN))、石墨烯氧化物、鑽石、碳化矽、碳氮化矽及其組合，但不限於此。熱傳導介電蓋層40可具有介於2Å至50Å範圍內的厚度。
接著，方法100進行至方塊106，其中介電塗層是經保形地形成以覆蓋該熱傳導介電蓋層。參照圖7中所示的實施例，低k介電材料沉積在該熱傳導介電蓋層40上，以保形地形成覆蓋該熱傳導介電蓋層40之介電塗層50。介電塗層50可對熱傳導介電蓋層40提供良好的黏著性。
熱傳導介電蓋層40具有比介電塗層50高的熱傳導性。在一些具體例中，熱傳導介電蓋層40的熱傳導性與介電塗層50的熱傳導性之比值為至少10。
用於形成介電塗層50的沉積可藉由如熟習半導體製造技藝者所知的合適沉積製程來實施，例如，PVD、CVD、PECVD、ALD、PEALD等或其組合，但不限於此。適用於形成介電塗層50的低k介電材料的範例包含鋁化合物(例如氮化鋁、氮氧化鋁、氧化鋁等)、矽化合物(例如氧化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽等)及其組合，但不限於此。介電塗層50可具有介於2Å至50Å範圍內的厚度。
接著，方法100進行至方塊108，其中在凹陷結構中形成犧牲特徵。參照圖8及圖9中所示的實施例，多個犧牲特徵601形成於凹部309中，使得每一個犧牲特徵601具有低於每一個導電特徵307的頂部表面之頂部表面。具體而言，將犧牲材料填入凹部309中，以形成覆蓋介電塗層50的犧牲層60。接著使犧牲層60凹陷以在凹部309中形成犧牲特徵601。犧牲材料可藉由合適方法(諸如ALD、CVD、分子層沉積(MLD)、旋轉塗佈沉積等或其組合，但不限於此)填充至凹部309中。犧牲材料為犧牲聚合物，其範例包括聚乳酸、聚己內酯、聚脲、聚(甲基丙烯酸甲酯)、聚(環氧乙烷)及其組合，但不限於此。使犧牲層60凹陷可藉由熱凹陷處理、回蝕刻處理或其組合進行。上述熱凹陷處理可在介於200℃至400℃的退火溫度範圍內實施介於5分鐘至40分鐘範圍內的退火時段。回蝕刻處理可藉由合適的非等向性蝕刻(例如非等向性乾蝕刻，但不限於此)在室溫下實施介於10秒至約300秒範圍內的時段。犧牲特徵601的高度可藉由調整用於熱凹陷處理或回蝕刻處理的操作參數來控制。在一些具體例中，犧牲特徵601的高度是從介電塗層50底部的頂部表面至導電特徵307的頂部表面的高度的0.1至0.9倍。在一些具體例中，犧牲特徵601的高度可在10Å至100Å範圍內。
接著，方法100進行至方塊110，其中形成撐持層。參照圖10中所示的實施例，低k介電材料被保形地沉積於介電塗層50上以形成多孔的撐持層70，使得犧牲特徵601可在熱處理或紫外線處理之後藉由汽化(vaporizing)及穿過撐持層70來除氣而被去除(將進一步描述如下)。撐持層70延伸至凹部309中以覆蓋犧牲特徵601。藉由控制形成撐持層70之沉積參數，例如使用在低溫及/或低功率產生之電漿，或調整形成撐持層70之前驅物的比值，可產生撐持層70的孔隙度。撐持層70之孔隙度可介於約0.1%至40%之範圍內。形成撐持層70的沉積可藉由如熟習半導體製造技藝者所知的合適沉積製程來實施，例如，PVD、CVD、ALD、PECVD、PEALD或其組合，但不限於此。適合用於形成撐持層70之低k介電材料之範例包括氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽及其組合，但不限於此。撐持層70可具有介於2Å至100Å範圍內之厚度，且經組配為包括延伸進入凹部309之多個撐持蓋701。依據形成撐持層70之操作參數，撐持蓋701的底部可形成為平面、凹面或凸面。
接著，方法100進行至方塊112，其中移除犧牲特徵。參照圖10及圖11中所示的實施例，移除犧牲特徵601以便形成由撐持層70覆蓋之氣隙80。在一些具體例中，可採用熱處理、紫外線處理或其組合移除犧牲特徵601。在一些具體例中，可藉由在介於300℃至400℃範圍內之溫度下熱處理介於10秒至10分鐘範圍內之時段以允許犧牲特徵601汽化並穿過撐持層70來除氣，以移除犧牲特徵601。當熱處理在低於300℃之溫度下實施時，犧牲特徵601可能會移除得不充分。另一方面，當熱處理在高於400℃的溫度下實施時，涉及後段製程(BEOL)的其他材料可能會受到不利影響。此外，當實施熱處理的少於10秒之時段時，犧牲特徵601的殘留物可能會保留在凹部309中，而導致顆粒問題。另一方面，當熱處理在大於10分鐘之時段實施時，熱處理將不具成本效益。在一些具體例中，可藉由在介於10 mJ/cm 2至100 mJ/cm 2範圍內的紫外線曝光能量密度下進行紫外線處理介於10秒至10分鐘範圍內之時段來移除犧牲特徵601。當在低於10 mJ/cm 2之紫外線曝光能量密度下實施紫外線處理時，犧牲特徵601之殘留物可能會保留在凹部309中，而導致顆粒問題。另一方面，當在高於100 mJ/cm 2的紫外線曝光能量密度下實施紫外線處理時，圍繞犧牲特徵601的其他材料可能會受損。此外，當紫外線處理實行小於10秒的時段時，犧牲特徵601的殘留物可能會保留在凹部309中，而導致顆粒問題。另一方面，當紫外線處理歷時大於10分鐘之時段時，紫外線處理將不具成本效益。
在一些具體例中，由此形成的每一個氣隙80的頂部表面低於每一個導電特徵307的頂部表面。在一些具體例中，每一個氣隙80的高度是從介電塗層50底部的頂部表面至導電特徵307的頂部表面的高度的0.1至0.9倍。在一些具體例中，每一個氣隙80具有範圍介於10Å至100Å的高度。依據熱傳導介電蓋層40及介電塗層50的厚度，每一個氣隙80的底部可或可不與膠層301的頂部表面共平面。在一些具體例中，每一個氣隙80的頂部寬度大於其底部寬度。
接著，方法100進行至方塊114，其中於該撐持層上形成介電被覆層。參照圖11及圖12中所示的實施例，低k介電材料藉由如熟習半導體製造技藝者所知的合適沉積方法，諸如CVD、ALD、PECVD、PEALD、旋轉塗佈沉積等或其組合，沉積於撐持層70上以於撐持層70上形成介電被覆層90。介電被覆層90包括延伸進入凹部309之多個介電凸伸特徵901。用於形成介電被覆層90的低k介電材料之範例為SiCOH，其為含有矽(Si)、碳(C)、氧(O)及氫(H)原子的介電材料。介電被覆層90對於撐持層70具有良好的黏著力。
接著，方法100進行至方塊116，其中介電被覆層受到平坦化。參照圖12及圖13中所示的實施例，介電被覆層90經受如熟習半導體製造技藝者所知的合適平坦化製程，諸如CMP，以移除介電被覆層90之一部分、撐持層70之一部分及導電結構30之一部分以暴露介電凸伸特徵901及導電特徵307，且允許半導體裝置200形成有實質上平坦之頂部表面，其中介電凸伸特徵901之頂部表面與導電特徵307之頂部表面水平齊平。介電凸伸特徵901分別被撐持蓋701保形地覆蓋，且氣隙80分別被撐持蓋701覆蓋。熱傳導介電蓋層40及介電塗層50的部分也藉由平坦化製程而被移除，以分別形成第一介電間隔物層401及第二介電間隔物層501。每一個第一介電間隔物層401、對應的一個第二介電間隔物層501及對應的一個撐持蓋701構成一個間隔物結構。第一介電間隔物層401具有高於第二介電間隔物層501的熱傳導性的熱傳導性，且保形地覆蓋導電特徵307的側表面。該第二介電間隔物層501保形地覆蓋該第一介電間隔物層401。撐持蓋701分別形成於第二介電間隔物層501上且分別與第二介電間隔物層501協作，以界定氣隙80。每個氣隙80由對應的一個第二介電間隔物層501和對應的一個撐持蓋701的底部所界定。
接著，方法100進行至方塊118，其中沉積第一蝕刻停止層。參照圖14中所示的實施例，第一蝕刻停止層103藉由如熟習半導體製造技藝者所知的合適沉積方法(諸如PVD、CVD、ALD、PECVD、PEALD等或其組合)來沉積，以覆蓋介電凸伸特徵901及導電特徵307。第一蝕刻停止層103為熱傳導的，且可具有介於2Å至200Å的範圍內的厚度。第一蝕刻停止層103是由熱傳導介電材料製成，熱傳導介電材料之範例包括氮化鋁、氮化硼(例如，h-BN)、石墨烯氧化物、鑽石、碳化矽、碳氮化矽及其組合，但不限於此。
接著，方法100進行至方塊120，其中沉積第二蝕刻停止層。參照圖15中所示的實施例，第二蝕刻停止層105藉由對於如熟習半導體製造技藝者所知的合適沉積方法(諸如PVD、CVD、ALD、PECVD、PEALD等或其組合)來沉積於第一蝕刻停止層103上。第二蝕刻停止層105可具有介於2Å至200Å範圍內的厚度。第一蝕刻停止層103具有高於第二蝕刻停止層105的熱傳導性之熱傳導性。第二蝕刻停止層105可由鋁化合物(例如氮化鋁、氮氧化鋁、氧化鋁等)、矽化合物(例如氧化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽等)或其組合製成，但不限於此。
接著，方法100進行至方塊122，其中於第二蝕刻停止層上形成圖案化介電層。參照圖16中所示的實施例，透過如熟習半導體製造技藝者所知的合適沉積方法(諸如PVD、CVD、ALD、PECVD、PEALD等或其組合)，在第二蝕刻停止層105上沉積低k介電層。適合用於形成低k介電層之低介電常數材料的範例包含氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽及其組合，但不限於此。藉由透過圖案化遮罩層(未顯示)的圖案化開口的蝕刻製程，將該低k介電層圖案化，以形成具有通孔1071的圖案化介電層107。
接著，方法100進行至方塊124，其中移除部分第一蝕刻停止層及部分第二蝕刻停止層。參照圖16中所示的實施例，藉由一或多個蝕刻製程來進一步圖案化第二蝕刻停止層105及第一蝕刻停止層103，以移除自通孔1071暴露的部分第一蝕刻停止層103及第二蝕刻停止層105，以便自通孔1071暴露對應的一個導電特徵307。
接著，方法100進行至方塊126，其中在通孔中形成導電互連件。參照圖17中所示的實施例，將導電材料填充至通孔1071中以形成導電互連件109，該導電互連件109電氣連接至對應的一個導電特徵307。關於形成導電互連件109的細節與關於上文參照圖2所描述的形成凹陷導電元件2011的那些細節相同或類似。另外，類似於上述參照圖2所描述之內容，在將銅等填充至通孔1071中之前，通孔1071可內襯有可防止電遷移之阻障層1091。
參照圖17中所示的實施例，在半導體裝置200中，氣隙80形成於導電特徵307之間，且由低k介電材料形成的第二介電間隔物層501側向覆蓋導電特徵307。由此製造的半導體裝置200可提供相對低的電容。此外，導電特徵307被第一介電間隔物層401及第一蝕刻停止層103覆蓋，這兩層皆由具有相對高的熱傳導性的介電材料製成，因此半導體裝置200可具有良好的電遷移抗性。
圖18顯示根據一些具體例之用於製造半導體裝置的方法300。圖19至圖37顯示在圖18之方法300之各階段期間的半導體裝置400的示意圖。方法300與半導體裝置400將於以下共同地敘述。然而，於此方法300之前、之後或其間也可提供額外的步驟，且此處所述的一些步驟也可被其他步驟所取代或是被省略。相似地，半導體裝置400中也可存在有其他的額外特徵，且/或在其他具體例中存在的一些特徵也可被取代或省略。
參照圖18，方法300在方塊302處開始，其中製備導電結構。請參照圖19至圖22中所示的實施例，於設置在基板10上的第一互連層20上方製備導電結構30。關於製備導電結構30的細節與以上參照圖2至圖5所描述的那些細節相同或類似。
接著，方法300進行至方塊304，其中於該導電結構上保形地形成熱傳導介電蓋層。參照圖23中所示的實施例，導電結構30經受在其上沉積熱傳導介電材料，以在導電結構30上保形地形成熱傳導介電蓋層40。關於保形地形成熱傳導介電蓋層40的細節與以上參照圖6所描述的那些細節相同或類似。
接著，方法300進行至方塊306，其中介電塗層經保形地形成以覆蓋該熱傳導介電蓋層。參照圖24中所示的實施例，低k介電材料沉積在該熱傳導介電蓋層40上，以保形地形成覆蓋該熱傳導介電蓋層40之介電塗層50。關於保形地形成介電塗層50之的細節與以上參照圖7所描述的那些細節相同或類似。
接著，方法300進行至方塊308，其中在凹部中形成多個犧牲特徵。參照圖25及26中所示的實施例，多個犧牲特徵601形成於凹部309中，使得每一個犧牲特徵601具有低於每一個導電特徵307之頂部表面的頂部表面。關於形成犧牲特徵601的細節與以上參照圖8及圖9所描述的那些細節相同或類似。
接著，方法300進行至方塊310，其中形成撐持層。參照圖27中所示的實施例，低k介電材料被保形地沉積於介電塗層50上以形成撐持層70。關於形成撐持層70的細節與以上參照圖10所描述的那些細節相同或類似。
接著，方法300進行至方塊312，其中移除犧牲特徵。參照圖27及28中所示的實施例，移除犧牲特徵601以便形成由撐持層70覆蓋之氣隙80。關於形成氣隙80的細節與以上參照圖10及圖11所描述的那些細節相同或類似。
接著，方法300進行至方塊314，其中於該撐持層上形成介電被覆層。參照圖29中所示的實施例，低k介電材料沉積於撐持層70上以於該撐持層70上形成介電被覆層90。關於形成介電被覆層90的細節與以上參照圖12所描述的那些細節相同或類似。介電被覆層90包括多個凸伸特徵901。
接著，方法300接著進行至方塊316，其中介電被覆層受到平坦化。參照圖29及30中所示的實施例，介電被覆層90經受如熟習半導體製造技藝者所知的合適平坦化製程，諸如CMP，以移除介電被覆層90之一部分、撐持層70之一部分及導電結構30之一部分以暴露介電凸伸特徵901及導電特徵307，且允許半導體裝置400形成有實質上平坦之頂部表面，其中介電凸伸特徵901之頂部表面與導電特徵307之頂部表面水平齊平。介電凸伸特徵901分別被撐持蓋701保形地覆蓋，且氣隙80分別被撐持蓋701覆蓋。
接著，方法300進行至方塊318，其中於導電特徵上選擇性地沉積阻擋層。參照圖31中所示的實施例，藉由如熟習半導體製造技藝者所知之合適沉積方法，例如CVD、旋轉塗佈沉積、浸漬沉積等或其組合，阻擋層111被選擇性地沉積於導電特徵307上，以允許介電凸伸特徵901自阻擋層111暴露。在一些具體例中，阻擋層111由抑制劑(諸如自組裝單層材料(self-assembling monolayer，SAM))製成，此抑制劑包括含有氮(N)、磷(P)、硫(S)或矽(Si)的頭端基。包括含氮頭端基的SAM材料的範例包括辛胺、十八烷胺等，但不限於此。包括含磷頭端基的SAM材料的範例包括辛基膦酸、十八烷基膦酸等，但不限於此。包括含硫頭端基的SAM材料的範例包括1-辛烷硫醇、1-十八烷硫醇等，但不限於此。包括含矽頭端基的SAM材料的範例包括三乙氧基(辛基)矽烷、三甲氧基(十八烷基)矽烷等，但不限於此。SAM之頭端基用作為選擇性地接合至導電特徵307之表面的錨。在一些具體例中，SAM之頭端基可包含硝酸鹽、磷酸鹽、硫酸鹽或以矽烷為主的材料。在一些具體例中，SAM更包含尾端基，其連接至頭端基且含有有機鏈，諸如CHx等。圖案化阻擋層111可具有介於2Å至100Å範圍內的厚度。
接著，方法300進行至方塊320，其中於介電凸伸特徵上選擇性地形成保護層。參照圖32中所示的實施例，藉由如熟習半導體製造技藝者所知的合適沉積方法(諸如CVD、PVD、ALD、旋轉塗佈沉積、無電解電鍍等或其組合)，在介電凸伸特徵901上沉積具有優越蝕刻選擇性之介電材料，以形成覆蓋介電凸伸特徵901之保護層113。保護層113可具有介於2Å至200Å範圍內之厚度。用於形成保護層113之介電材料包含鋁、鋯(Zr)、釔(Y)、鉿(Hf)或鈦之氧化物、氮化物或碳化物或是其複合材料，但不限於此。
接著，方法300進行至方塊322，其中移除阻擋層。參照圖33中所示的實施例，藉由加熱、電漿或濕式化學處理而自導電特徵307移除阻擋層111。具體而言，在加熱、電漿或濕式化學處理之後，移除阻擋層111的尾端基，且SAM材料之頭端基保留於導電特徵307上以形成穩定相而作為覆蓋導電特徵307之蓋層。
接著，方法300進行至方塊324，其中沉積第一蝕刻停止層。參照圖34中所示的實施例，第一蝕刻停止層103藉由如熟習半導體製造技藝者所知的合適沉積方法(諸如PVD、CVD、ALD、PECVD、PEALD等或其組合)來沉積，以覆蓋保護層113及導電特徵307。第一蝕刻停止層103為熱傳導的，且可具有介於2Å至200Å範圍內的厚度。第一蝕刻停止層103是由熱傳導介電材料製成，所述熱傳導介電材料包括氮化鋁、氮化硼(例如，h-BN)、石墨烯氧化物、鑽石、碳化矽、碳氮化矽或其組合，但不限於此。
接著，方法300進行至方塊326，其中沉積第二蝕刻停止層。參照圖35中所示的實施例，第二蝕刻停止層105藉由對於如熟習半導體製造技藝者所知的合適沉積方法，諸如PVD、CVD、ALD、PECVD、PEALD等或其組合來沉積於第一蝕刻停止層103上，以形成包括第一蝕刻停止層103及第二蝕刻停止層105的蝕刻停止層結構。第二蝕刻停止層105可具有介於2Å至200Å範圍內的厚度。第一蝕刻停止層103具有高於第二蝕刻停止層105的熱傳導性之熱傳導性。第二蝕刻停止層105可由鋁化合物(例如氮化鋁、氮氧化鋁、氧化鋁等)、矽化合物(例如氧化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽等)或其組合製成，但不限於此。
接著，方法300進行至方塊328，其中於第二蝕刻停止層上形成圖案化介電層。參照圖36中所示的實施例，透過如熟習半導體製造技藝者所知的合適沉積方法(諸如PVD、CVD、ALD、PECVD、PEALD等或其組合)，在第二蝕刻停止層105上沉積低k介電層。適合用於形成低k介電層之低介電常數材料的範例包含氧化矽、氮化矽、碳化矽、碳氧化矽、氮氧化矽、碳氮化矽、碳氮氧化矽及其組合，但不限於此。藉由透過圖案化遮罩層(未顯示)的圖案化開口的蝕刻製程以圖案化低k介電層，以形成具有通孔1071的圖案化介電層107。
接著，方法300進行至方塊330，其中移除部分第一蝕刻停止層及部分第二蝕刻停止層。參照圖36中所示的實施例，藉由一或多個蝕刻製程來進一步圖案化第二蝕刻停止層105及第一蝕刻停止層103，以移除自通孔1071暴露的部分第一蝕刻停止層103及第二蝕刻停止層105，以便自通孔1071暴露對應的一個導電特徵307，同時由保護層113覆蓋介電凸伸特徵901。
接著，方法300進行至方塊332，其中在通孔中形成導電互連件。參照圖37中所示的實施例，將導電材料填充至通孔1071中以分別形成導電互連件109，該導電互連件109電氣連接至對應的一個導電特徵307。關於導電互連件109之形成的細節與以上參照圖17所描述的那些細節相同或類似。
參照圖37中所示的實施例，除上文參照圖17描述的半導體裝置200之優點外，在半導體裝置400中，介電凸伸特徵901也被由具有優越蝕刻選擇性之介電材料製成的保護層113覆蓋。在圖案化介電層107的通孔1071的形成期間，介電凸伸特徵901將不會受損。可靠性問題(諸如依時性介電層崩潰(TDDB)及金屬漏損的劣化)在導電互連件109形成於通孔1071中後可被防止。
參照圖38至圖48，在根據一些具體例之用於製造半導體裝置之方法中，製備形成有至少一個第一導電元件11(例如導電穿孔接點)之介電層1(例如，介電氧化矽層)。在介電層1上依序沉積膠層2、金屬層3及遮罩層4(例如，硬遮罩層)。利用如熟習半導體製造技藝者所知的微影術和光阻顯影技術來圖案化遮罩層4。接著，藉由一或多個蝕刻製程將形成於圖案化遮罩層4中的圖案轉移至金屬層3及膠層2，以形成包含多個導電特徵51(例如，導電金屬線)的導電結構5。將介電蓋層6保形地沉積於導電結構5上。接著將第一低k介電材料填入由介電蓋層6界定的空隙中，並進一步沉積於介電蓋層6上，以形成第一低k介電層7。接著，實施化學機械平坦化(CMP)以得到半導體裝置，其包括導電特徵51和多個低k介電間隔物71以將該等導電特徵51彼此隔離。半導體裝置具有大致上平坦的頂部表面，其中導電特徵51的頂部表面與低k介電間隔物71的頂部表面水平齊平。於半導體裝置的實質平坦頂部表面上依序沉積蝕刻停止層8及第二低k介電層9，接著透過圖案化硬遮罩(未顯示)而經受一或多個蝕刻製程，以分別形成至少一個孔洞91，其允許至少一個導電特徵51露出。將導電材料填充入該至少一個孔洞91以形成至少一個第二導電元件92(例如導電通路接點)，所述至少一個第二導電元件92分別與至少一個該導電特徵51接觸。
藉由使用犧牲材料以形成犧牲特徵601，可良好地控制氣隙80在半導體裝置200、400中之形成。此外，氣隙80形成於導電特徵307之間，且由低k介電材料形成的第二介電間隔物層501側向覆蓋導電特徵307。由此製造的半導體裝置200、400可提供相對低的電容。此外，導電特徵307被第一介電間隔物層401及第一蝕刻停止層103覆蓋，這兩層皆由具有相對高的熱傳導性的介電材料製成，因此半導體裝置200、400可具有良好的電遷移抗性。此外，介電凸伸特徵901被具有優越蝕刻選擇性之介電材料所製成的保護層113覆蓋。在圖案化介電層107的通孔1071的形成期間，介電凸伸特徵901將不會受損。可靠性問題(諸如，依時性介電層崩潰(TDDB)及金屬漏損的劣化)在導電互連件109形成於通孔1071中後可被防止。
根據本揭示的一些具體例，一種用於製造一半導體裝置的方法包括：製備一導電結構，其包括多個導電特徵，其中相鄰的兩個導電特徵彼此被對應的一凹部所隔開；在該導電結構上保形地形成一熱傳導介電蓋層；在該熱傳導介電蓋層上保形地形成一介電塗層；將一犧牲材料填充至該等凹部中；使該犧牲材料凹陷，以在該等凹部中形成犧牲特徵；在該介電塗層上方形成一撐持層以覆蓋該等犧牲特徵；及移除該等犧牲特徵，以形成由該撐持層所覆蓋之氣隙。該熱傳導介電蓋層具有一比該介電塗層之一熱傳導性更高之熱傳導性。
根據本揭示的一些具體例，該方法進一步包括：移除形成於該導電結構上之撐持層的一部分，以暴露該等導電特徵；形成一熱傳導蝕刻停止層，以覆蓋該等導電特徵；在該熱傳導蝕刻停止層上形成一圖案化介電層，該圖案化介電層具有一通孔；去除從該通孔暴露的該熱傳導蝕刻停止層的一部分，以便從該通孔暴露出該等導電特徵中之一者；以及在該通孔中形成一導電互連件，以使得該導電互連件電氣連接至該等導電特徵中之該一者。
根據本揭示的一些具體例，在使該犧牲材料凹陷時，每一個該等犧牲特徵具有一低於每一個導電特徵的一頂部表面之頂部表面；並且在形成該撐持層時，該撐持層延伸進入該等凹部中以覆蓋該等犧牲特徵。
根據本揭示的一些具體例，該方法進一步包括：在移除該等犧牲特徵以形成氣隙之後，在該撐持層上形成一介電被覆層，該介電被覆層包括延伸進入該等凹部以覆蓋該撐持層之多個凸伸特徵；移除該介電被覆層之一部分、該撐持層之一部分及該導電結構之一部分，以暴露該等凸伸特徵及該等導電特徵；選擇性地在該等經暴露的凸伸特徵上形成一保護層；以及形成一蝕刻停止層結構，以覆蓋該等導電特徵及該保護層。
根據本揭示的一些具體例，該方法進一步包括：在選擇性地形成該保護層之前，在經暴露的導電特徵上選擇性地沉積一阻擋層，以允許凸伸特徵從該阻擋層暴露出來。
根據本揭示的一些具體例，該方法進一步包括：於選擇性地形成該保護層之後與形成該蝕刻停止層結構之前，從該等導電特徵移除該阻擋層。
根據本揭示的一些具體例，蝕刻停止層結構包括一熱傳導蝕刻停止層。
依據本揭示的一些具體例，熱傳導介電蓋層和熱傳導蝕刻停止層是獨立地由選自於以下之熱傳導介電材料製成：氮化鋁、氮化硼、石墨烯氧化物、鑽石、碳化矽、碳氮化矽或其組合。
根據本揭示的一些具體例，使該犧牲材料凹陷藉由選自於熱凹陷處理、回蝕刻處理或其組合的處理進行。
根據本揭示的一些具體例，移除犧牲該特徵是透過選自於熱處理、紫外線處理或其組合的處理來進行。
根據本揭示的一些具體例，一種半導體裝置包括一導電結構、一間隔物結構及一互連層。該導電結構包括一第一導電特徵及一第二導電特徵。該間隔物結構經組配以將該第一及第二導電特徵彼此隔開，且包括一第一介電間隔物層、一第二介電間隔物層及一撐持蓋。第一介電間隔物層接觸第一導電特徵及第二導電特徵的側表面。該第二介電間隔物層保形地覆蓋該第一介電間隔物層。該第一介電間隔物層具有一高於該第二介電間隔物層的熱傳導性之熱傳導性。該撐持蓋形成於該第二介電間隔物層上且與該第二介電間隔物層協作以界定一氣隙，該氣隙設置於該第一及第二導電特徵之間。互連層具有導電互連件，該導電互連件電氣連接至第一及第二導電特徵中之一者。
根據本揭示的一些具體例，半導體裝置進一步包括一蝕刻停止層結構，其設置於該間隔物結構及該導電結構上且暴露該第一及第二導電特徵之一者。
根據本揭示的一些具體例，半導體裝置進一步包括一凸伸特徵，其設置於該蝕刻停止層結構之下，且藉由該撐持蓋與該氣隙隔離。
根據本揭示的一些具體例，半導體裝置進一步包括選擇性地形成於該凸伸特徵上及該蝕刻停止層結構下的保護層。
根據本揭示的一些具體例，該凸伸特徵是被該撐持蓋保形地覆蓋。
根據本揭示的一些具體例，蝕刻停止層結構包括一設置在該間隔物結構及該導電結構上的第一蝕刻停止層以及一設置在該第一蝕刻停止層上的第二蝕刻停止層，該第一蝕刻停止層具有高於該第二蝕刻停止層的熱傳導性的熱傳導性。
根據本揭示的一些具體例，該第一介電間隔物層及該第一蝕刻停止層獨立地由選自於氮化鋁、氮化硼、石墨烯氧化物、鑽石、碳化矽、碳氮化矽或其組合的熱傳導介電材料製成。
根據本揭示的一些具體例，一種半導體裝置包括一導電特徵、一第一間隔物結構、一第二間隔物結構及一互連層。該第一間隔物結構及該第二間隔物結構藉由該導電特徵彼此隔開。該第一及第二間隔物結構的每一者包括一第一介電間隔物層、一第二介電間隔物層及一撐持蓋。該第一介電間隔物層被形成為凹陷的形狀。該第一介電間隔物的一部分接觸該導電特徵的一側表面。該第二介電間隔物層保形地覆蓋該第一介電間隔物層。該第一介電間隔物層具有一高於該第二介電間隔物層的熱傳導性之熱傳導性。該撐持蓋形成於該第二介電間隔物上且與該第二介電間隔物層協作以在其間界定一氣隙。互連層具有電氣連接至導電特徵的導電互連件。
根據本揭示的一些具體例，半導體裝置進一步包括：一蝕刻停止層結構，其暴露出該導電特徵且包括一設置在該第一及第二間隔物結構及該導電特徵上的第一蝕刻停止層以及一設置在該第一蝕刻停止層上的第二蝕刻停止層，該第一蝕刻停止層具有高於該第二蝕刻停止層的熱傳導性之熱傳導性；以及一凸伸特徵，其設置於該蝕刻停止層結構之下，且藉由該撐持蓋與該氣隙隔離。
根據本揭示的一些具體例，半導體裝置進一步包括選擇性地形成於該凸伸特徵上及該蝕刻停止層結構下的保護層。
上文概述若干具體例之特徵，使得熟習此技藝者可更佳地理解本揭示之態樣。熟習此技藝者應可理解到，他們可輕易地以本揭示作為基礎來設計或修改以用於執行與本文介紹的具體例具有相同目的及/或實現相同優點的其它製程或結構。熟習此技藝者也應可理解到，此類等效的構造並無悖離本揭示的精神和範疇，且他們能在不違背本揭示的精神和範疇之下，做各式各樣的修改、取代和替換。
1:介電層 2:膠層 3:金屬層 4:遮罩層 5:導電結構 6:介電蓋層 7:第一低k介電層 8:蝕刻停止層 9:第二低k介電層 10:基板 11:第一導電元件 20:第一互連層 30:導電結構 40:熱傳導介電蓋層 50:介電塗層 51:導電特徵 60:犧牲層 70:撐持層 71:低k介電間隔物 80:氣隙 90:介電被覆層 91:孔洞 92:第二導電元件 100,300:方法 101:主動區 102,104,106,108,110,112,114,116,118,120,122,124,126,302,304,306,308,310,312,314,316,318,320,322,324,326,328,330,332:方塊 103:第一蝕刻停止層 105:第二蝕刻停止層 107:圖案化介電層 109:導電互連件 111:阻擋層 113:保護層 200,400:半導體裝置 201:導電互連件 301:膠層 303:金屬層 305:遮罩層 307:導電特徵 309:凹部 401:第一介電間隔物層 501:第二介電間隔物層 601:犧牲特徵 701:撐持蓋 901:介電凸伸特徵 1071:通孔 1091:阻障層 2011:凹陷導電元件 2012:金屬蓋層 2013:阻障層 3051:圖案
本揭示之態樣係自以下詳細描述結合附圖閱讀時而被最佳地理解。要注意的是，遵循業界標準作法，各種特徵並非按照比例繪製。事實上，各特徵的尺寸可為了清楚論述而任意地被增大或減小。
圖1為顯示根據一些具體例之用於製造具有氣隙之半導體裝置之方法的流程圖。
圖2至17為顯示展示用於製造如圖1所描繪具有氣隙之半導體裝置之方法之中間階段的示意圖。
圖18為顯示根據一些具體例之用於製造具有氣隙之半導體裝置之方法的流程圖。
圖19至圖37為顯示展示用於製造如圖18中所描繪具有氣隙之半導體裝置之方法之中間階段的示意圖。
圖38至圖48為顯示展示根據一些具體例之用於製造半導體裝置之方法之中間階段的示意圖。
100:方法
102,104,106,108,110,112,114,116,118,120,122,124,126:方塊

Claims (1)

  1. 一種用於製造一半導體裝置的方法，其包含下列步驟： 製備一導電結構，其包括多個導電特徵，其中相鄰的兩個導電特徵彼此被對應的一個凹部所隔開； 在該導電結構上保形地形成一熱傳導介電蓋層； 在該熱傳導介電蓋層上保形地形成一介電塗層，該熱傳導介電蓋層具有一比該介電塗層之一熱傳導性更高之熱傳導性； 將一犧牲材料填充至該等凹部中； 使該犧牲材料凹陷，以在該等凹部中形成犧牲特徵； 在該介電塗層上方形成一撐持層以覆蓋該等犧牲特徵；及 移除該等犧牲特徵，以形成由該撐持層所覆蓋之氣隙。
TW110144882A 2021-08-30 2021-12-01 具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法 TW202310084A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/461,542 2021-08-30
US17/461,542 US20230065583A1 (en) 2021-08-30 2021-08-30 Semiconductor device having thermally conductive air gap structure and method for manufacturing the same

Publications (1)

Publication Number Publication Date
TW202310084A true TW202310084A (zh) 2023-03-01

Family

ID=84842077

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110144882A TW202310084A (zh) 2021-08-30 2021-12-01 具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法

Country Status (3)

Country Link
US (1) US20230065583A1 (zh)
CN (1) CN115602615A (zh)
TW (1) TW202310084A (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129965B2 (en) * 2013-03-14 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR102567527B1 (ko) * 2016-11-07 2023-08-16 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US11355430B2 (en) * 2019-12-18 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Capping layer overlying dielectric structure to increase reliability

Also Published As

Publication number Publication date
CN115602615A (zh) 2023-01-13
US20230065583A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US20220059404A1 (en) Etch damage and esl free dual damascene metal interconnect
JP2022140451A (ja) 半導体デバイスの空隙スペーサを形成する方法および半導体デバイス
US10269700B2 (en) Interconnect structure and method of forming the same
TW201916254A (zh) 半導體結構
US9385080B2 (en) Interconnect structure and method of forming the same
US11271112B2 (en) Method for forming fin field effect transistor (FINFET) device structure with conductive layer between gate and gate contact
US10090167B2 (en) Semiconductor device and method of forming same
CN112582407A (zh) 集成电路器件及其制造方法
US20240170403A1 (en) Semiconductor structure having air gaps and method for manufacturing the same
CN110648993B (zh) 半导体器件及其形成方法
US20240162084A1 (en) Semiconductor structure having air gaps and method for manufacturing the same
KR102133326B1 (ko) 구성된 프로파일을 갖는 라이너층을 구비한 반도체 디바이스 및 그 제조방법
KR102582864B1 (ko) 반도체 디바이스의 상호연결 구조물
CN114823494A (zh) 互连结构及其形成方法
US20220367353A1 (en) Semiconductor devices and methods of manufacturing
TW202310084A (zh) 具有熱傳導氣隙結構的半導體裝置及用於製造該裝置的方法
US11830910B2 (en) Semiconductor structure having air gaps and method for manufacturing the same
US11901219B2 (en) Methods of forming semiconductor device structures
US20240038665A1 (en) Interconnection structure and method for fabricating the same
US20240234203A1 (en) Semiconductor device having low dielectric capacitance and good electrical breakdown performance, and method for manufacturing the same
US20220367194A1 (en) Semiconductor devices and methods of manufacturing