CN112582407A - 集成电路器件及其制造方法 - Google Patents

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张正伟
王菘豊
刘奕莹
朱家宏
李芳苇
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Abstract

在一些实施例中，本发明涉及集成电路器件。晶体管结构包括通过栅极电介质与衬底分隔开的栅电极和设置在位于栅电极的相对侧上的衬底内的一对源极/漏极区域。下导电插塞设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域。覆盖层设置在下导电插塞正上方。上层间介电(ILD)层设置在覆盖层和下ILD层上方。上导电插塞设置为穿过上ILD层并且位于覆盖层正上方。本发明的实施例还涉及制造集成电路器件的方法。

Description

集成电路器件及其制造方法
技术领域
本发明的实施例涉及集成电路器件及其制造方法。
背景技术
在集成电路(IC)的制造中，器件形成在晶圆上并且通过导电互连层连接。这些导电互连层可以在所谓的中段制程(MOL)工艺或后段制程(BEOL)工艺期间形成。MOL和BEOL工艺类似，因为它们都在介电层中形成开口(例如，介电层中的接触孔、沟槽或通孔)，并且然后用导电材料填充这些开口。MOL与BEOL的不同之处在于，MOL通常在制造工艺中更早发生，并且可以指的是在衬底中形成至导电区域(诸如源极/漏极区域)的接触件的工艺；然而，BEOL通常在制造工艺中更晚发生，并且可以指的是在通过MOL形成的接触件之上形成连续的金属化层和通孔的工艺。
发明内容
本发明的一些实施例提供了一种集成电路器件，包括：晶体管结构，包括设置在衬底上的一对源极/漏极区域和位于所述一对源极/漏极区域之间的栅电极，所述栅电极通过栅极电介质与所述衬底分隔开；下导电插塞，设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域；覆盖层，设置在所述下导电插塞正上方；上层间介电(ILD)层，设置在所述覆盖层和所述下层间介电层上方；以及上导电插塞，设置为穿过所述上层间介电层并且位于所述覆盖层正上方。
本发明的另一些实施例提供了一种制造集成电路器件的方法，包括：在衬底上方形成下层间介电(ILD)层；形成穿过所述下层间介电层到达晶体管结构的源极/漏极区域上的下导电插塞；在所述下导电插塞上形成覆盖层；在所述下层间介电层和所述覆盖层上方形成上层间介电层；以及形成穿过所述上层间介电层到达所述覆盖层的上导电插塞；其中，所述上导电插塞通过形成芯金属以及随后的退火工艺以形成内衬所述芯金属和所述上层间介电层的界面的混合阻挡层来形成。
本发明的又一些实施例提供了一种集成电路器件，包括：下层间介电(ILD)层，设置在衬底上方；下导电插塞，设置在所述下层间介电层中；下阻挡层，设置为沿所述下导电插塞的侧壁表面；上层间介电层，设置在所述下层间介电层上方；上导电插塞，设置在所述上层间介电层中并且包括金属芯和设置为沿所述金属芯的侧壁表面的混合阻挡层；其中，所述混合阻挡层包括所述金属芯和所述上层间介电层的原子。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了具有钌接触结构的集成电路的一些实施例的截面图。
图2示出了具有钌接触结构的集成电路的一些额外的实施例的截面图。
图3示出了具有包括混合阻挡层的互连结构的集成电路的一些实施例。
图4至图17示出了形成具有钌接触结构的集成电路的方法的一些实施例的截面图。
图18示出了形成具有钌接触结构的集成电路的方法的一些实施例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在中段制程(MOL)互连结构中，接触件和互连通孔以及金属线在晶体管和电路性能中均扮演着重要角色。随着缩放的继续，接触电阻和互连电阻正成为限制器件性能的关键因素。一些解决方案开始出现。例如，MOL接触件可能从传统的钨材料迁移至钴，这减小了芯片中的线电阻。作为实例，首先形成内衬下插塞开口的第一胶层(例如，由氮化钛(TiN)或氮化钽(TaN)制成，并且还用作阻挡衬垫)。然后，形成由钴制成的下插塞以填充下插塞开口的剩余部分。第二胶层(例如，由钛、氮化钛或氮化钽制成)可以沉积在钴插塞之上，从而内衬上插塞开口并且到达下插塞的顶面上。然后用由钨制成的上插塞填充上插塞开口。实施胶层以生长下插塞和上插塞，以增加侧壁层间电介质和金属插塞之间的共形粘合，并且防止金属扩散至侧壁层间电介质。由于高温沉积引入的相变，钨插塞可以具有相对高的电阻。
用于钴/钨插塞的制造工艺可能需要若干离子注入工艺。例如，在下钴插塞的填充和上钨插塞的填充之间应用第一锗离子注入工艺，以防止下插塞的腐蚀效应。应该理解，在形成金属衬垫和阻挡衬垫之后(即，在随后的退火工艺之前)从真空室中去除工件具有缺点。周围环境可以引起金属衬垫和/或阻挡衬垫的氧化，这会增大所得互连结构的电阻。虽然可以通过氧化还原工艺去除该氧化，但是氧化材料的去除可能导致空隙的形成。这些空隙可以导致差的电连接并且降低可靠性。在上钨插塞的填充之后，需要应用第二锗离子注入工艺，以增强钨的侧壁界面和侧壁层间电介质。
因此，本发明涉及改进的MOL互连结构和相关的制造方法，以减小接触电阻、减小空隙、提高可靠性并且简化制造工艺。在一些实施例中，将金属芯材料填充在层间电介质的接触或通孔开口中，而无需首先形成胶层或阻挡层。金属芯材料精心选择为可以通过适当的退火工艺在金属芯和层间电介质的界面处形成薄的金属-电介质混合阻挡层。金属-电介质混合阻挡层用作胶和阻挡层，以接合金属芯并且防止其扩散至层间电介质。在更详细的实施例中，集成电路包括具有接触源极/漏极区域并且设置为穿过下层间介电(ILD)层的下导电插塞的接触结构。上导电插塞设置在下导电插塞上方并且穿过上ILD层。上导电插塞可以由钌(Ru)制成。氧化钌的混合阻挡层可以设置在上导电插塞和上ILD层之间，并且用作它们之间的均匀胶层。混合阻挡层可以通过钌导电插塞的填充工艺之后的退火工艺形成。钌是用于形成接触件的更好的材料，因为钌膜的电阻率比钨和钴的电阻率更小。此外，钌具有比钴更高的熔点，并且因此为后续制造工艺提供更高的耐受性。因此，减小了接触电阻。另外，通过由退火工艺形成氧化钌混合阻挡层，节省了用于形成阻挡层的沉积工艺。混合阻挡层将上导电插塞牢固地绑至上ILD层，以防止空隙的形成。由于混合阻挡层的良好的粘合性能，也不再需要离子注入工艺。因此，简化了制造并且提高了器件的可靠性。
在一些进一步的实施例中，覆盖层设置在下导电插塞和上导电插塞之间。下阻挡层设置为覆盖覆盖层的侧壁和下导电插塞的侧壁。覆盖层由导电材料(诸如钨)制成。通过将覆盖层布置在下导电插塞上，上导电插塞可以电耦接至下导电插塞，并且上导电插塞的形成工艺可以与形成耦接至栅电极的栅电极插塞集成在一起。
图1示出了根据一些实施例的集成电路100的截面图。如图1所示，晶体管结构101设置在衬底102上方。晶体管结构101可以是包括通过栅极介电层105与衬底102分隔开的栅电极104的逻辑器件。一对源极/漏极区域103a、103b设置在位于栅电极104的相对侧上的衬底102内。在一些实施例中，晶体管结构101可以是单栅极平面器件而且位于多栅极器件(诸如FinFET器件)上。晶体管结构101也可以是其它器件，诸如全环栅(GAA)器件、欧米茄栅器件或Pi栅器件，以及应变半导体器件、绝缘体上硅(SOI)器件、部分耗尽SOI(PD-SOI)器件、完全耗尽SOI(FD-SOI)器件或本领域已知的其它适用器件。
接触件分别耦接至晶体管结构101的栅电极104、源极/漏极区域103a、103b、体接触区域(未示出)或其它有源区域。在一些实施例中，接触件可以包括下接触结构142，下接触结构142由下层间介电(ILD)层110围绕，并且电连接至由上层间介电(ILD)层128围绕并且设置在下ILD层110上方的上接触结构144。在一些实施例中，下接触结构142包括设置为穿过下ILD层110并且接触第一源极/漏极区域103a的下导电插塞120。在一些实施例中，下导电插塞120包括钴或由钴制成。在一些实施例中，覆盖层124设置在下导电插塞120正上方。在一些实施例中，覆盖层124包括钨或由钨制成。在一些实施例中，下阻挡层119设置为沿下导电插塞120的侧壁。下阻挡层119可以覆盖覆盖层124的侧壁和下导电插塞120的侧壁。在一些实施例中，覆盖层124可以具有在8nm至15nm范围内的厚度。
在一些实施例中，上接触结构144包括设置为穿过上ILD层128并且直接到达覆盖层124上的上导电插塞137。在一些实施例中，覆盖层124分离上导电插塞137和下导电插塞120，并且可以具有直接接触上导电插塞137的顶面和直接接触下导电插塞120的底面。在一些实施例中，上导电插塞137包括金属芯138和内衬金属芯138与上ILD层128的界面的混合阻挡层140。混合阻挡层140可以是由金属芯138和上ILD层128的材料混合的材料。在一些实施例中，金属芯138包括或由钌制成。在一些实施例中，混合阻挡层140包含钌和氧。在一些实施例中，混合阻挡层140包括或由氧化钌制成。在一些实施例中，混合阻挡层140包含钌、硅和氧。在一些实施例中，混合阻挡层140包含钌、铝和氧。钌是用于形成接触件的更好的材料，因为钌膜的电阻率比钨和钴的电阻率更小。与钨相比，当在100℃至200℃范围内的温度下沉积时，钌金属芯可能仅具有hcp(六方紧密封装)晶格结构，而钨可能具有β-W的相变。钌插塞的体电阻可以比钨插塞的体电阻小40％。此外，钌具有比钴更高的熔点，并且因此为后续制造工艺提供更高的耐受性。因此，减小了接触电阻。混合阻挡层140用作胶和阻挡层，以接合金属芯138以防止空隙的形成并且防止金属芯138扩散至上ILD层128。从而，提高了器件的可靠性。
在一些实施例中，混合阻挡层140具有在从约10nm至约15nm的范围内的厚度。在一些实施例中，上接触结构144还包括设置为紧邻上导电插塞137并且穿过上ILD层128的栅电极插塞139。栅电极插塞139可以通过栅极阻挡层114电耦接至栅电极104。栅电极104可以包括包含设置在芯栅极金属上的功函金属的金属层的堆叠件。栅极阻挡层114可以包括或由无氟钨(FFW)制成。在一些实施例中，栅电极插塞139包括或由与上导电插塞137(即，金属芯138和设置为沿金属芯138的侧壁的混合阻挡层140)相同的材料制成。
在一些实施例中，第一接触蚀刻停止层(CESL)116设置在上ILD层128和下ILD层110之间。第一接触蚀刻停止层116可以具有与覆盖层124的顶面共面的顶面。作为实例，第一接触蚀刻停止层116可以包括或由氮化硅制成。在一些实施例中，混合阻挡层140设置在金属芯138和上ILD层128的界面处，但是不在金属芯138和第一接触蚀刻停止层116的界面处以及金属芯138和栅极阻挡层114的界面处。
图2示出了根据一些额外实施例的集成电路200的截面图。除了上述图1中的上导电插塞137和栅电极插塞139外，上接触结构144还可以包括电源轨(VDR)导电插塞141，其包括金属芯138和内衬金属芯138与上ILD层128的界面的混合阻挡层140。VDR导电插塞141包括通过下导电插塞120电耦接至源极/漏极区域103的第一部分141a和设置为穿过第一接触蚀刻停止层116并且电耦接至栅电极104的第二部分141b。第一部分141a具有设置在覆盖层124上的底面141s。在一些实施例中，VDR导电插塞141包括或由上导电插塞137和栅电极插塞139的相同材料制成，即，金属芯138和设置为沿金属芯138的侧壁的混合阻挡层140。VDR导电插塞141的混合阻挡层140可以不在底面141s与金属芯138和第一接触蚀刻停止层116的界面处。在一些实施例中，VDR导电插塞141可以具有在18nm至33nm范围内的深度和在20nm至35nm范围内的宽度，上导电插塞137可以具有在18nm至22nm范围内的深度和在9nm至17nm范围内的宽度，并且栅电极插塞139可以具有在28nm至35nm范围内的深度和在7nm至15nm范围内的宽度。
在一些实施例中，在第一接触蚀刻停止层116上方形成第二接触蚀刻停止层126，并且在第二接触蚀刻停止层126上方形成上ILD层128。作为实例，第二接触蚀刻停止层126可以包括或由氧化铝制成。第二接触蚀刻停止层126也可以包括或由氮化物介电材料(诸如氮化硅)制成。在一些实施例中，上ILD层128可以包括或由诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其它合适的介电材料的材料制成。因此，在一些情况下，上ILD层128可以与下ILD层110基本相同。在一些实施例中，混合阻挡层140可以包括上部和下部。上部覆盖金属芯138和上ILD层128的界面。下部覆盖金属芯138和第二接触蚀刻停止层126的界面。在一些实施例中，上ILD层128和第二接触蚀刻停止层126可以包括或由氧原子比率不同的材料制成，从而使得混合阻挡层140的下部和上部中的氧原子比率可以不同。在一些可选实施例中，混合阻挡层140可以设置在金属芯138和上ILD层128的界面处，但是不在金属芯138和第二接触蚀刻停止层126的界面处。在这种情况下，第二接触蚀刻停止层126可以包括非氧化物介电材料，诸如氮化硅。在一些实施例中，混合阻挡层140可以不覆盖金属芯138和第一接触蚀刻停止层116的界面，并且金属芯138直接接触第一接触蚀刻停止层116。在这种情况下，第一接触蚀刻停止层116可以包括氮化硅。在一些实例中，第二接触蚀刻停止层126具有约5-20nm的厚度，并且上ILD层128具有约5-40nm的厚度。
图3示出了具有包括通过混合阻挡层与ILD层分隔开的金属芯的互连结构的集成电路300的一些实施例。虽然上面结合图1和图2所示的上接触结构144描述了混合阻挡层结构，但是应该理解，类似的结构和制造工艺也可以用于形成其它导电通孔或甚至用于MOL互连结构或甚至其它互连结构的金属线，以实现改进的连接性能。在一些实施例中，集成电路300包括设置在衬底102上方的介电层306。导电互连结构320设置在垂直延伸穿过介电层306的开口322内。导电互连结构320可以是连接两个导电部件304、318的接触插塞、通孔或金属线。在一些实施例中，导电部件304和318可以分别是互连结构的金属线或金属通孔。在一些可选实施例中，导电部件304是中段制程(MOL)结构、包括掺杂的半导体结构(诸如晶体管的源极/漏极区域或多晶硅栅极或金属栅极)的半导体器件的有源区域。
导电互连结构320包括金属芯138和内衬金属芯138与介电层306的界面的混合阻挡层140。与上述类似，混合阻挡层140可以是金属芯138和介电层306的材料混合的材料。金属芯138可以是具有从约200nm至约600nm的厚度的均匀材料的连续导电体。混合阻挡层140可以通过实施退火工艺以在金属芯138和介电层306之间混合并且形成非常薄的衬垫来形成。混合阻挡层140的厚度可以在从约10nm至约15nm的范围内。在一些实施例中，金属芯138是钌，并且混合阻挡层140包括或由氧原子和钌原子的化合物制成，从而提供位于导电互连结构320和介电层306之间的粘合和隔离。
图4至图17示出了形成具有钌接触结构的集成电路的方法的一些实施例的截面图400-1700。虽然针对方法描述了图4至图17，但是应该理解，图4至图17中公开的结构不限于这种方法，但是可以作为独立于方法的结构单独存在。
如图4和图5所示，晶体管结构101形成在衬底102上方并且由下ILD层110围绕。在一些实施例中，晶体管结构101具有位于衬底102上方的栅极介电层105、位于栅极介电层105上方的栅电极104和位于设置在栅电极104相对侧上的衬底102内的一对源极/漏极区域103(见图5)。栅电极104可以是多晶硅栅极或金属栅极。栅极介电层105可以包括或由二氧化硅层或高k介电材料(诸如二氧化铪)制成。栅电极104和栅极介电层105可以通过替换栅极工艺形成，其中首先在衬底102上方形成伪栅极404并且图案化。侧壁间隔件106、108可以沿着伪栅极404的边形成，内衬或覆盖伪栅极404的侧壁(见图4)。然后，源极/漏极区域103可以形成在衬底102内的侧壁间隔件106、108的相对侧上。在一些情况下，侧壁间隔件106、108中的每个包括具有不同介电常数值(例如，k值)的材料。在各个实施例中，侧壁间隔件106、108包括氧化硅、氮化硅、碳化硅、氧化铝、氮化铝或它们的组合或其它合适的介电材料。在一些实施例中，侧壁间隔件106、108包括多个层，诸如主间隔件壁、衬垫层等。作为实例，侧壁间隔件106、108可以通过在伪栅极404上方沉积介电材料并且垂直回蚀介电材料以具有与伪栅极404的顶面基本共面的顶面形成。
如图5所示，在晶体管结构101上方沉积介电层，随后是平坦化工艺以形成下ILD层110。作为实例，介电层可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其它合适的介电材料的材料。下ILD层110可以通过次大气压CVD(SACVD)工艺、可流动CVD工艺或其它合适的沉积技术沉积。介电层可以通过化学机械平坦化(CMP)工艺平坦化，以具有与侧壁间隔件106、108的顶面基本共面的顶面。作为实例，下ILD层110具有约5-40nm的厚度。对于替换栅极工艺，之后去除图4中的伪栅极404，并且用栅电极104替换。栅极介电层105也可以在去除伪栅极404之后形成。为了形成栅电极104，金属材料的堆叠件可以填充在栅极开口中，随后是平坦化工艺以去除下ILD层110之上的过量部分。对于不同的器件，金属材料的堆叠件可以包括或由氮化钛、氮化钽、钛铝和铝等制成。其它材料也可以用于栅电极104。
如图6所示，使栅电极104凹进。在一些实施例中，首先实施图案化工艺以在下ILD层110上方形成掩模层112，从而使栅电极暴露。然后，对栅电极104实施蚀刻工艺以将栅电极的顶面降低至低于侧壁间隔件106、108的顶面的位置。蚀刻工艺控制栅电极的厚度，并且因此将栅电极104的有效功函调整至期望值。
如图7所示，栅极阻挡层114形成在栅电极104的凹进的上表面上，并且可以用作扩散阻挡。在一些实施例中，栅极阻挡层114包括或由无氟钨(FFW)制成。栅极阻挡层114防止栅电极104和要形成的栅电极插塞的材料混合，从而可以减小或防止阈值电压下降。在一些实施例中，栅极阻挡层114可以使用不包含氟(F)的金属有机钨源沉积。由于氟(F)不包括在层中，所以下面的栅电极104的表面不会劣化。可以回蚀栅极阻挡层114，以具有降低至低于侧壁间隔件106、108的顶面的位置的顶面。在一些实施例中，掩模层112包括或由光刻胶材料制成。在一些可选实施例中，掩模层112可以包括或由硬掩模材料(诸如氧化硅、氮化硅或其它适用的金属或介电材料)制成。
如图8所示，第一接触蚀刻停止层116形成在栅极阻挡层114上方，从而填充侧壁间隔件106的剩余上部。第一接触蚀刻停止层116可以包括或由氮化硅制成，并且可以沉积并且然后平坦化以覆盖下ILD层110和侧壁间隔件106、108的顶面。
如图9所示，包括开口118的第一图案形成为穿过第一接触蚀刻停止层116和下ILD层110。在一些情况下，开口118提供至源极、漏极或体接触区域的接入。作为实例，开口118可以通过光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的适当组合形成。可以实施金属化工艺以在衬底102的暴露部分(例如，通过开口118暴露)上形成半导体金属化合物(诸如硅化物、锗化物、锗硅化物)层，从而提供低电阻接触件。
如图10所示，在一些实例中，下胶或阻挡层119可以形成在开口118内。在一些情况下，下胶或阻挡层119可以包括Ti、TiN、Ta、TaN、W或其它合适的材料。然后，下导电插塞120可以形成在开口118内的下胶或阻挡层119上。在一些实例中，下导电插塞120可以包括钴或其它合适的材料，诸如W、Cu、Ru、Al、Rh、Mo、Ta、Ti。在下导电插塞120的沉积之后，可以实施化学机械平坦化(CMP)工艺以去除下胶或阻挡层119和下导电插塞120的过量材料，并且平坦化工件的顶面。在一些实施例中，可以在填充下阻挡层119和下导电插塞120之后实施退火工艺，以在下阻挡层119和源极/漏极区域103的上表面的暴露部分的界面处形成半导体-金属化合物膜。
如图11所示，使下导电插塞120凹进，并且因此在下阻挡层119的上部内形成开口122。对下导电插塞120实施蚀刻工艺以将下导电插塞120的顶面降低至低于阻挡层119的顶面的位置。
如图12所示，形成覆盖层124以填充下阻挡层119的上部内的开口122。在一些实施例中，覆盖层124可以通过选择性钨沉积以及随后的CMP工艺形成。覆盖层124可以具有与第一蚀刻停止层116和/或下阻挡层119的顶面基本共面的顶面。下阻挡层119可以覆盖下导电插塞120和覆盖层124的整个表面。覆盖层124为下导电插塞120提供保护和隔离。
如图13所示，在第一接触蚀刻停止层116上方形成第二接触蚀刻停止层126，在第二接触蚀刻停止层126上方形成上ILD层128。作为实例，第二接触蚀刻停止层126可以包括或由氧化铝制成。第二接触蚀刻停止层126还可以包括或由氮化硅(SiN)或氧化锆(ZrO2)制成。其它适用的介电材料也可以用于第二接触蚀刻停止层126。在一些实施例中，上ILD层128可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其它合适的介电材料的材料。因此，在一些情况下，上ILD层128可以与下ILD层110基本相同。在各个实施例中，第二接触蚀刻停止层126和上ILD层128可以通过次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的沉积技术沉积。在一些实例中，第二接触蚀刻停止层126具有约5-20nm的厚度，并且上ILD层128具有约5-40nm的厚度。
如图14至图16所示，形成多个开口130、132、134、136以到达栅极阻挡层114或覆盖层124上，并且然后用芯金属材料填充。在一些实施例中，芯金属材料是钌。多个开口130、132、134、136可以以任何顺序或以某种组合方式依次形成，但是多个开口130、132、134、136可以在填充芯金属材料之前全部同时形成。开口130、132、134、136可以分别通过多步蚀刻工艺分别形成，以提高蚀刻选择性并且提供过蚀刻控制。例如，参照图15，开口134可以通过对上ILD层128实施具有高蚀刻速率的第一蚀刻并且停止在第二蚀刻停止层126上来形成。然后，实施第二蚀刻以缓慢地蚀刻第二蚀刻停止层126，并且因此暴露覆盖层124而没有太多的过蚀刻。类似地，参照图14，开口130可以通过对上ILD层128实施具有高蚀刻速率的第一蚀刻并且停止在第二蚀刻停止层126上来形成。然后，实施第二蚀刻以缓慢地蚀刻第二蚀刻停止层126和第一蚀刻停止层116，并且因此暴露栅极阻挡层114而没有太多的过蚀刻。可选地，开口130可以通过对上ILD层128和第二蚀刻停止层126实施具有高蚀刻速率的第一蚀刻并且停止在第一蚀刻停止层116上来形成。然后，实施第二蚀刻以缓慢地蚀刻第一蚀刻停止层116，并且因此暴露栅极阻挡层114而没有太多的过蚀刻。作为实例，在图14中，包括开口130的第二图案形成为穿过上ILD层128、第二接触蚀刻停止层126和第一接触蚀刻停止层116。在一些实施例中，图案化工艺(例如，用于多个开口的形成)可以包括多步蚀刻工艺，以分别蚀刻上ILD层128、第二接触蚀刻停止层126和第一接触蚀刻停止层116，以提高蚀刻选择性并且提供过蚀刻控制。开口130还可以通过光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的适当组合形成。在一些情况下，开口130通过栅极阻挡层114提供至栅电极104的接入。
在图15中，包括第一开口134和第二开口136的第三图案形成为穿过上ILD层128和第二接触蚀刻停止层126。在一些实施例中，图案化工艺(例如，用于多个开口的形成)可以包括多步蚀刻工艺，以分别蚀刻上ILD层128和第二接触蚀刻停止层126，以提高蚀刻选择性并且提供过蚀刻控制。开口134、136也可以通过光刻图案化和蚀刻(例如，湿蚀刻或干蚀刻)工艺的适当组合形成。在一些实施例中，可以在图14中形成额外的开口132，并且可以将其与在图15中形成的开口合并以形成开口136。
如图16所示，沉积一个或多个金属层以在开口130、134、136中形成金属芯138。在一些情况下，VDR导电插塞141提供位于栅电极104和相邻的源极、漏极和/或体区域之间的直接接触件。上导电插塞137通过下导电插塞120提供至衬底102内的源极/漏极区域的接入，而栅电极插塞139提供至栅电极104的接入。如上所述，覆盖层124隔离并且保护下导电插塞120。栅极阻挡层114隔离并且保护栅电极104。通过如所公开的布置第一蚀刻停止层116、第二蚀刻停止层126、下导电插塞120上的覆盖层124和栅电极104上的栅极阻挡层114，上导电插塞137的形成工艺可以与形成栅电极插塞139和VDR导电插塞141集成在一起。在一些实施例中，金属芯138通过在120℃至220℃范围内的温度下的钌的化学汽相沉积(CVD)工艺形成。钌前体可以是固态。钌前体的成分由Ru、C和O组成或由Ru、C和O制成。前体可以在120℃至260℃范围内的温度下蒸发。钌可以沉积在SiO2、AlOx、W、SiN或Co物质上。
如图17所示，实施退火工艺，从而使得金属-电介质混合阻挡层140形成在金属芯138和上ILD层128的界面处。混合阻挡层140可以形成在金属芯138接触具有某些原子的介电材料的界面处。例如，钌和氧原子可以形成自限性混合层。由钌制成的金属芯138与包含氧原子的介电材料形成混合阻挡层140。这样，混合阻挡层140可以包括上部和下部。上部覆盖金属芯138和上ILD层128的界面。下部覆盖金属芯138和第二接触蚀刻停止层126的界面。在一些实施例中，上ILD层128和第二接触蚀刻停止层126可以包括或由具有不同氧原子比率的材料制成，从而使得混合阻挡层140的下部和上部中的氧原子比率可以不同。在一些实施例中，混合阻挡层140可以不覆盖金属芯138和第一接触蚀刻停止层116的界面。因此，金属芯138可以直接接触第一接触蚀刻停止层116。金属-介电混合阻挡层140用作位于金属芯138的金属材料和上ILD层128的介电材料之间的阻挡和粘合层。金属芯138的生长和回流可以通过调整工作温度调节。所需的退火条件取决于材料和器件结构。用于钌金属芯和氧化物介电材料的退火工艺应在大于450℃的温度下实施。例如，在530℃下退火三小时可以形成具有在从
Figure BDA0002710103480000131
至
Figure BDA0002710103480000132
范围内的厚度的钌-氧化物混合阻挡层。在一些实施例中，退火工艺在490℃至550℃范围内的温度下实施。混合阻挡层140可以具有在从10nm至15nm范围内的厚度。
图18示出了形成具有包括混合阻挡层的互连结构的集成芯片的方法1800的一些实施例的流程图。
虽然方法1800在下面示出和描述为一系列步骤或事件，但是应该理解，这样的步骤或事件的示出顺序不应被解释为限制性的。例如，除了本文示出和/或描述的那些步骤或事件之外，一些步骤可以以不同的顺序发生和/或与其它步骤或事件同时发生。此外，实现本文描述的一个或多个方面或实施例可能不需要所有示出的步骤。此外，本文描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中执行。
在1802中，形成由下ILD层围绕的晶体管结构。晶体管结构包括形成在衬底上方的栅电极和设置在栅电极的相对侧上的一对源极/漏极区域。侧壁间隔件沿栅电极的边形成，从而内衬或覆盖栅电极的侧壁。图4至图5示出了对应于步骤1802的一些实施例的截面图400-500。
在1804中，使栅电极凹进并且在栅电极的凹进的上表面上形成栅极阻挡层。在一些实施例中，栅极阻挡层包括或由无氟钨(FFW)制成。在一些实施例中，栅极阻挡层上方形成第一接触蚀刻停止层，从而填充侧壁间隔件的剩余上部。图6至图8示出了对应于步骤1804的一些实施例的截面图600-800。
在1806中，下阻挡层和下导电插塞穿过下ILD层到达衬底内的晶体管结构上的源极/漏极区域。图9至图10示出了对应于步骤1806的一些实施例的截面图900-1000。
在1808中，使下导电插塞凹进并且形成覆盖层以填充下阻挡层的上部。在一些实施例中，覆盖层可以通过选择性钨沉积以及随后的CMP工艺形成。图11至图12示出了对应于步骤1808的一些实施例的截面图1100-1200。
在1810中，在下ILD层和覆盖层上方形成上ILD层。图13示出了对应于步骤1810的一些实施例的截面图1300。
在1812中，形成穿过上ILD层和/或第一接触蚀刻停止层到达栅极阻挡层或覆盖层上的多个开口。图14至图15示出了对应于步骤1812的一些实施例的截面图1400-1500。
在1814中，用金属材料填充多个开口以形成多个导电插塞。在一些实施例中，金属材料是钌。图16示出了对应于步骤1814的一些实施例的截面图1600。
在1816中，实施退火工艺，从而使得金属-电介质混合阻挡层形成在多个导电插塞和上ILD层的界面处。金属-电介质混合阻挡层用作位于多个导电插塞的金属材料和上ILD层的介电材料之间的阻挡和粘合层。在一些实施例中，金属材料是钌。图17示出了对应于步骤1816的一些实施例的截面图1700。
因此，本发明涉及消除位于互连部件和周围的ILD层之间的胶或阻挡层的新型集成电路器件，以及通过使用退火工艺形成金属-电介质混合阻挡层来制造这种器件的方法。
因此，在一些实施例中，本发明涉及集成电路器件。晶体管结构包括通过栅极电介质与衬底分隔开的栅电极和设置在位于栅电极的相对侧上的衬底内的一对源极/漏极区域。下导电插塞设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域。覆盖层设置在下导电插塞正上方。上层间介电(ILD)层设置在覆盖层和下ILD层上方。上导电插塞设置为穿过上ILD层并且位于覆盖层正上方。
在其它实施例中，本发明涉及集成电路器件。下层间介电(ILD)层设置在衬底上方，并且具有垂直延伸穿过下ILD层的下插塞开口。下阻挡层设置为沿下插塞开口的侧壁表面，并且下导电插塞填充下插塞开口的下部。上ILD层设置在下ILD层上方，并且具有垂直延伸穿过上ILD层的上插塞开口。上导电插塞填充上插塞开口，并且包括设置为沿上插塞开口的侧壁表面的混合阻挡层和填充上插塞开口的剩余间隔的金属芯。
在又一实施例中，本发明涉及形成集成电路器件的方法。方法包括在衬底上方形成下层间介电(ILD)层，并且形成穿过下ILD层形成到达衬底内的晶体管结构的源极/漏极区域上的下导电插塞。方法还包括在下导电插塞上形成覆盖层并且在下ILD层和覆盖层上方形成上ILD层。方法还包括形成穿过上ILD层到达覆盖层的上导电插塞。上导电插塞通过形成芯金属以及随后的自保护退火工艺以形成内衬金属芯和上ILD层的界面的混合阻挡层来形成。
本发明的一些实施例提供了一种集成电路器件，包括：晶体管结构，包括设置在衬底上的一对源极/漏极区域和位于所述一对源极/漏极区域之间的栅电极，所述栅电极通过栅极电介质与所述衬底分隔开；下导电插塞，设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域；覆盖层，设置在所述下导电插塞正上方；上层间介电(ILD)层，设置在所述覆盖层和所述下层间介电层上方；以及上导电插塞，设置为穿过所述上层间介电层并且位于所述覆盖层正上方。在一些实施例中，所述覆盖层包括钨。在一些实施例中，所述上导电插塞包括金属芯和内衬所述金属芯与所述上层间介电层的界面的混合阻挡层。在一些实施例中，所述金属芯包括钌；并且其中，所述混合阻挡层包括氧化钌。在一些实施例中，所述混合阻挡层具有在从10nm至15nm的范围内的厚度。在一些实施例中，所述下导电插塞包括钴。在一些实施例中，集成电路器件还包括：第一接触蚀刻停止层，设置在所述上层间介电层和所述下层间介电层之间；其中，所述第一接触蚀刻停止层具有与所述覆盖层的顶面共面的顶面。在一些实施例中，集成电路器件还包括：VDR导电插塞，包括第一部分和第二部分，其中，所述第一部分设置为穿过所述第一接触蚀刻停止层，并且第二部分包括设置在所述覆盖层上的底面；其中，所述VDR导电插塞包括金属芯和内衬所述金属芯的侧壁的混合阻挡层，其中，所述混合阻挡层包括覆盖所述金属芯和所述上层间介电层的界面的上部，其中，所述金属芯直接接触所述第一接触蚀刻停止层。在一些实施例中，集成电路器件还包括：第二接触蚀刻停止层，设置在所述上层间介电层和所述第一接触蚀刻停止层之间；其中，所述混合阻挡层包括内衬所述金属芯和所述第二接触蚀刻停止层的界面的下部。在一些实施例中，所述混合阻挡层的上部和下部包括不同的材料。在一些实施例中，集成电路器件还包括：栅电极插塞，接触所述栅电极；其中，所述栅电极插塞包括与所述上导电插塞相同的材料。在一些实施例中，集成电路器件还包括覆盖所述覆盖层和所述下导电插塞的侧壁的下阻挡层。
本发明的另一些实施例提供了一种制造集成电路器件的方法，包括：在衬底上方形成下层间介电(ILD)层；形成穿过所述下层间介电层到达晶体管结构的源极/漏极区域上的下导电插塞；在所述下导电插塞上形成覆盖层；在所述下层间介电层和所述覆盖层上方形成上层间介电层；以及形成穿过所述上层间介电层到达所述覆盖层的上导电插塞；其中，所述上导电插塞通过形成芯金属以及随后的退火工艺以形成内衬所述芯金属和所述上层间介电层的界面的混合阻挡层来形成。在一些实施例中，所述芯金属通过钌的化学汽相沉积(CVD)工艺形成，并且所述混合阻挡层包括钌和氧。在一些实施例中，所述芯金属在从120℃至260℃范围内的温度下沉积。在一些实施例中，所述退火工艺在从490℃至550℃范围内的温度下实施。在一些实施例中，所述芯金属形成在所述上层间介电层的侧壁正上方。
本发明的又一些实施例提供了一种集成电路器件，包括：下层间介电(ILD)层，设置在衬底上方；下导电插塞，设置在所述下层间介电层中；下阻挡层，设置为沿所述下导电插塞的侧壁表面；上层间介电层，设置在所述下层间介电层上方；上导电插塞，设置在所述上层间介电层中并且包括金属芯和设置为沿所述金属芯的侧壁表面的混合阻挡层；其中，所述混合阻挡层包括所述金属芯和所述上层间介电层的原子。在一些实施例中，集成电路器件还包括：接触蚀刻停止层(CELL)，设置在所述上层间介电层和所述下层间介电层之间；其中，所述上导电插塞延伸穿过所述接触蚀刻停止层，并且其中，所述混合阻挡层不在所述金属芯和所述接触蚀刻停止层的界面处。在一些实施例中，集成电路器件还包括：钨覆盖层，设置在所述下导电插塞和所述上导电插塞之间并且直接接触所述下导电插塞和所述上导电插塞。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路器件，包括：
晶体管结构，包括设置在衬底上的一对源极/漏极区域和位于所述一对源极/漏极区域之间的栅电极，所述栅电极通过栅极电介质与所述衬底分隔开；
下导电插塞，设置为穿过下层间介电(ILD)层并且接触第一源极/漏极区域；
覆盖层，设置在所述下导电插塞正上方；
上层间介电(ILD)层，设置在所述覆盖层和所述下层间介电层上方；以及
上导电插塞，设置为穿过所述上层间介电层并且位于所述覆盖层正上方。
2.根据权利要求1所述的集成电路器件，其中，所述覆盖层包括钨。
3.根据权利要求1所述的集成电路器件，其中，所述上导电插塞包括金属芯和内衬所述金属芯与所述上层间介电层的界面的混合阻挡层。
4.根据权利要求3所述的集成电路器件，其中，所述金属芯包括钌；并且其中，所述混合阻挡层包括氧化钌。
5.根据权利要求4所述的集成电路器件，其中，所述混合阻挡层具有在从10nm至15nm的范围内的厚度。
6.根据权利要求1所述的集成电路器件，其中，所述下导电插塞包括钴。
7.根据权利要求1所述的集成电路器件，还包括：
第一接触蚀刻停止层，设置在所述上层间介电层和所述下层间介电层之间；
其中，所述第一接触蚀刻停止层具有与所述覆盖层的顶面共面的顶面。
8.根据权利要求7所述的集成电路器件，还包括：
VDR导电插塞，包括第一部分和第二部分，其中，所述第一部分设置为穿过所述第一接触蚀刻停止层，并且第二部分包括设置在所述覆盖层上的底面；
其中，所述VDR导电插塞包括金属芯和内衬所述金属芯的侧壁的混合阻挡层，其中，所述混合阻挡层包括覆盖所述金属芯和所述上层间介电层的界面的上部，其中，所述金属芯直接接触所述第一接触蚀刻停止层。
9.一种制造集成电路器件的方法，包括：
在衬底上方形成下层间介电(ILD)层；
形成穿过所述下层间介电层到达晶体管结构的源极/漏极区域上的下导电插塞；
在所述下导电插塞上形成覆盖层；
在所述下层间介电层和所述覆盖层上方形成上层间介电层；以及
形成穿过所述上层间介电层到达所述覆盖层的上导电插塞；
其中，所述上导电插塞通过形成芯金属以及随后的退火工艺以形成内衬所述芯金属和所述上层间介电层的界面的混合阻挡层来形成。
10.一种集成电路器件，包括：
下层间介电(ILD)层，设置在衬底上方；
下导电插塞，设置在所述下层间介电层中；
下阻挡层，设置为沿所述下导电插塞的侧壁表面；
上层间介电层，设置在所述下层间介电层上方；
上导电插塞，设置在所述上层间介电层中并且包括金属芯和设置为沿所述金属芯的侧壁表面的混合阻挡层；
其中，所述混合阻挡层包括所述金属芯和所述上层间介电层的原子。
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