CN113851422A - 半导体结构及其形成方法 - Google Patents

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郭家邦
黄建中
张志毅
李亚莲
林俊杰
苏鸿文
蔡明兴
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Abstract

提供了一种半导体结构及其形成方法。一种方法包括在导电特征之上沉积电介质层。图案化电介质层以在其中形成开口。开口暴露导电特征的第一部分。在开口的侧壁上沉积第一阻挡层。导电特征的第一部分在沉积第一阻挡层结束时保持暴露。

Description

半导体结构及其形成方法
技术领域
本公开总体涉及半导体结构及其形成方法。
背景技术
通常，有源器件和无源器件被形成在半导体衬底之上和之中。一旦形成，这些有源器件和无源器件就可以使用一系列导电和绝缘层而彼此连接以及连接到外部器件。这些层可有助于互连各种有源器件和无源器件，以及通过例如接触衬垫来提供到外部器件的电连接。
为了在这些层内形成这些互连，可以采用一系列的光刻、蚀刻、沉积和平坦化技术。然而，由于有源器件和无源器件的尺寸已经减小，因此对这种技术的使用变得更加复杂，使得也期望减小互连的尺寸。因此，需要改进互连的形成和结构，以使整个器件更小、更便宜、以及更高效，并且缺陷或问题更少。
发明内容
根据本公开的一个方面，提供了一种形成半导体结构的方法，包括：在导电特征之上沉积电介质层；图案化所述电介质层以在其中形成开口，所述开口暴露所述导电特征的第一部分；以及在所述开口的侧壁上沉积第一阻挡层，其中，所述导电特征的第一部分在沉积所述第一阻挡层结束时保持暴露。
根据本公开的一个方面，提供了一种形成半导体结构的方法，包括：在第一导电特征之上形成电介质层；在所述电介质层中形成开口，所述开口暴露所述第一导电特征的第一部分；以及在所述开口中形成第二导电特征，其中，形成所述第二导电特征包括：对所述第一导电特征的第一部分的顶表面执行表面改性工艺，所述表面改性工艺抑制第一阻挡材料在所述第一导电特征的第一部分的顶表面之上的沉积速率；以及在所述开口的侧壁上选择性地沉积包括所述第一阻挡材料的第一阻挡层。
根据本公开的一个方面，提供了一种半导体结构，包括：第一导电特征，所述第一导电特征的顶表面具有第一区域以及不同于所述第一区域的第二区域；电介质层，在所述第一导电特征之上，其中，所述电介质层覆盖所述第一导电特征的顶表面的第一区域，并且其中，所述电介质层不覆盖所述第一导电特征的顶表面的第二区域；以及第二导电特征，在所述电介质层内并且与所述第一导电特征电接触，所述第二导电特征包括：导电材料；以及第一阻挡层，插入在所述导电材料的侧壁与所述电介质层的侧壁之间，其中，所述第一阻挡层不覆盖所述第一导电特征的顶表面的第二区域。
附图说明
在结合附图阅读时，从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1-17示出了根据一些实施例的制造半导体器件的各个中间阶段的截面图。
图18示出了根据一些实施例的导电特征内的各种元素的浓度分布。
图19-27示出了根据一些实施例的制造半导体器件的各个中间阶段的截面图。
图28示出了根据一些实施例的半导体器件的截面图。
图29示出了根据一些实施例的半导体器件的截面图。
图30示出了根据一些实施例的半导体器件的截面图。
图31是示出根据一些实施例的形成互连结构的方法的流程图。
图32是示出根据一些实施例的表面改性工艺的流程图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可能重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
将关于特定上下文来描述实施例，即半导体器件的互连结构及其形成方法。一些实施例允许改变阻挡层在由上覆的电介质层中的开口所暴露的第一导电特征的表面上的沉积速率，使得减小或抑制开口的底部上(即第一导电特征的暴露表面上)的沉积速率，并且使得阻挡层被选择性地沉积在开口的侧壁上而不沉积在开口的底部上。在一些实施例中，可以通过对第一导电特征的暴露表面执行表面改性(modification)工艺来减小或抑制阻挡层在开口的底部上的沉积速率。在一些实施例中，表面改性工艺包括对导电特征的暴露表面执行氧化还原工艺，然后对导电特征的暴露表面执行表面活性剂浸泡工艺。本文讨论的各种实施例允许减少开口内的阻挡层的量，并减小在开口中形成的第一导电特征和第二导电特征之间的接触电阻。
图1-17示出了根据一些实施例的制造半导体器件100的各个中间阶段的截面图。参考图1，用于形成半导体器件100的工艺包括提供衬底101。衬底101可包括例如掺杂或未掺杂的块状硅(bulk silicon)，或绝缘体上半导体(SOI)衬底的有源层。通常，SOI衬底包括形成在绝缘体层上的半导体材料(例如，硅)层。绝缘体层可以是例如掩埋氧化物(BOX)层或氧化硅层。绝缘体层设置在衬底(例如，硅衬底或玻璃衬底)上。替代地，衬底101可包括：另一种元素半导体，例如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其他衬底，例如，多层衬底或梯度衬底。
在一些实施例中，在衬底101上形成一个或多个有源和/或无源器件103(在图1中图示为单个晶体管)。该一个或多个有源和/或无源器件103可包括各种N-型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，例如，晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。本领域普通技术人员将理解，提供以上示例仅出于说明的目的，并不意味着以任何方式限制本公开。对于给定应用，还可以适当地使用其他电路。
在一些实施例中，晶体管103包括：包括栅极电介质105和栅极电极107的栅极堆叠、位于栅极堆叠的相对侧壁上的间隔件109，以及与各个间隔件109相邻的源极/漏极区域111。为了简洁，未示出通常在集成电路中形成的组件，例如，栅极硅化物、源极/漏极硅化物、接触蚀刻停止层等。在一些实施例中，可以使用任何可接受的方法来形成晶体管103。在一些实施例中，晶体管103可以是平面MOSFET、FinFET等。
在一些实施例中，在衬底和一个或多个有源和/或无源器件103之上形成一个或多个层间电介质(ILD)层113。在一些实施例中，一个或多个ILD层113可包括例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其组合物、其组合等，并且可以通过任何合适的方法(例如，旋涂、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、其组合等)来形成。
在一些实施例中，在一个或多个ILD层113中形成源极/漏极接触插塞115和栅极接触插塞117。源极/漏极接触插塞115提供到源极/漏极区域111的电接触。栅极接触插塞117提供到栅极电极107的电接触。在一些实施例中，用于形成接触插塞115和117的步骤包括：在一个或多个ILD层113中形成开口、在开口中沉积一个或多个阻挡/粘附层(未明确示出)、在一个或多个阻挡/粘附层之上沉积种子层(未明确示出)、以及用导电材料(未明确示出)填充开口。然后执行化学机械抛光(CMP)，以去除一个或多个阻挡/粘附层、种子层、以及过度填充开口的导电材料的多余材料。在一些实施例中，在CMP工艺的工艺变化内，接触插塞115和117的最上表面与一个或多个ILD层113的最上表面基本共面或齐平。
在一些实施例中，一个或多个阻挡/粘附层可包括钛、氮化钛、钽、氮化钽、其组合、其多层等，并且可以使用物理气相沉积(PVD)、CVD、ALD、其组合等来形成。一个或多个阻挡/粘附层保护一个或多个ILD层113免于扩散和金属中毒。种子层可包括铜、钛、镍、金、锰、其组合、其多层等，并且可以通过ALD、CVD、PVD、溅射、其组合等来形成。导电材料可包括铜、铝、钨、钴、钌、其组合、其合金、其多层等，并且可以例如使用镀覆或其他合适的方法来形成。
图2-17示出了根据一些实施例的在图1的结构之上制造互连结构201的各个中间阶段的截面图。参考图2，在一些实施例中，用于形成互连结构201的步骤开始于在一个或多个ILD层113以及接触插塞115和117之上形成金属化层2031。在一些实施例中，形成金属化层2031开始于在一个或多个ILD层113以及接触插塞115和117之上形成蚀刻停止层(ESL)2051，以及在ESL 2051之上形成金属间电介质(IMD)层2071。
在一些实施例中，选择ESL 2051的材料以使得ESL 2051的蚀刻速率小于IMD层2071的蚀刻速率。在一些实施例中，ESL 2051可包括一层或多层电介质材料。合适的电介质材料可包括氧化物(例如，氧化硅、氧化铝等)、氮化物(例如，SiN等)、氮氧化物(例如，SiON等)、碳氧化物(例如，SiOC等)、碳氮化物(例如，SiCN等)、碳化物(例如，SiC等)、其组合等，并且可以使用旋涂、CVD、PECVD、ALD、其组合等来形成。在一些实施例中，可以使用与以上参考图1描述的一个或多个ILD层113类似的材料和方法来形成IMD层2071，在此不再重复描述。在一些实施例中，一个或多个ILD层113和IMD层2071可包括相同的材料。在其他实施例中，一个或多个ILD层113和IMD层2071可包括不同的材料。
进一步参考图2，IMD层2071和ESL 2051被图案化以在IMD层2071和ESL 2051中形成开口209和211。在一些实施例中，开口209暴露源极/漏极接触插塞115的顶表面，并且开口211暴露源极/漏极接触插塞115的顶表面以及栅极接触插塞117的顶表面。开口209包括下部2091(其也可被称为通孔开口2091)和上部2092(其也可以称为管线开口(line opening)2092)。开口211包括下部2111(其也可被称为通孔开口2111)和上部2112(其也可被称为管线开口2112)。在一些实施例中，开口209和211可通过“通孔优先”工艺形成。在这样的实施例中，开口209和211的通孔开口在开口209和211的管线开口之前被形成。在其他实施例中，开口209和211可通过“沟槽优先”工艺形成。在这样的实施例中，开口209和211的通孔开口在开口209和211的管线开口之后被形成。在一些实施例中，开口209和211可使用适当的光刻和蚀刻工艺来形成。蚀刻工艺可包括一次或多次干法蚀刻工艺。蚀刻工艺可以是各向异性的。
在一些实施例中，在形成开口209和211之后，所得的结构被转移到用于形成阻挡层的非真空工具，如以下参考图3-5所述。在这样的实施例中，在接触插塞115和117的暴露表面上形成氧化物层213。氧化物层213是自然氧化物层。在一些实施例中，当接触插塞115和117包括金属材料时，氧化物层213包括该金属材料的氧化物。
图3-5示出了根据一些实施例的在开口209和211中制造阻挡层501的各个中间阶段的截面图。具体地，图3和图4示出了对接触插塞115和117的暴露表面执行的表面改性工艺，并且图5示出了用于形成阻挡层501的选择性沉积工艺。
参考图3，对图2的结构执行氧化物还原工艺。在一些实施例中，氧化物还原工艺从氧化物层213(参见图2)去除氧。在一些实施例中，当氧化物层213包括金属材料的氧化物时，氧化物还原工艺从金属材料的氧化物去除氧，并留下金属材料。在一些实施例中，氧化物还原工艺包括对氧化物层213(参见图2)执行等离子体工艺。
在一些实施例中，当氧化物层213包括氧化铜、氧化钴或氧化钌时，等离子体工艺可以包括H2等离子体工艺。在一些实施例中，H2等离子体工艺是利用正离子过滤器的远程等离子体工艺，并且可以在约300℃和350℃之间的温度以及约0.2Torr和3Torr之间的压力下执行。在一些实施例中，除了从氧化物层213去除氧之外，H2等离子体工艺还可以去除在形成开口209和211(参见图2)的蚀刻工艺期间形成在开口209和211的侧壁和底部上的蚀刻副产物。
在其中氧化物层213(参见图2)包括氧化钨的一些实施例中，H2等离子体工艺可能无法有效地在不引起IMD层2071的低k材料的碳耗尽的情况下从氧化钨中去除氧。在这样的实施例中，等离子体工艺包括Ar等离子体工艺，然后是H2等离子体工艺。在一些实施例中，Ar等离子体工艺是直接等离子体工艺，并且可以在约300℃和350℃之间的温度以及约2mTorr和30mTorr之间的压力下执行。
参考图4，对图3的结构执行表面活性剂浸泡工艺。在一些实施例中，通过将结构浸泡在表面活性剂分子的气体中来执行该表面活性剂浸泡工艺。表面活性剂分子可以是烯烃分子、炔烃分子等。烯烃分子的化学式为CnH2n+1CH＝CHCmH2m+1，其中n和m在0至10的范围内，并且n和m彼此相等或不同。炔烃分子的化学式为CnH2n+1C≡CCmH2m+1，其中n和m在0到10的范围内，并且n和m彼此相等或不同。在一些实施例中，表面活性剂浸泡工艺被执行约20秒至约300秒之间的浸泡工艺时间。在一些实施例中，表面活性剂浸泡工艺在接触插塞115和117的暴露表面上形成表面活性剂层401。在一些实施例中，未在IMD层2071的由开口209和211暴露的表面上形成表面活性剂层401。在一些实施例中，表面活性剂层401可包括一层或多层表面活性剂分子。每个表面活性剂层401可以是单层。在一些实施例中，IMD层2071的由开口209和211暴露的表面可以不含表面活性剂分子。
参考图5，在开口209和211中以及在IMD层2071之上形成阻挡层501。阻挡层501可以包括钛、氮化钛、钽、氮化钽、其组合、其多层等。在一些实施例中，使用ALD工艺沉积阻挡层501。上面参考图4描述的表面活性剂浸泡工艺改变了阻挡层501在接触插塞115和117的暴露表面之上的ALD沉积速率。在一些实施例中，表面活性剂浸泡工艺抑制阻挡层501在表面活性剂层401之上的ALD沉积速率，使得阻挡层501被沉积在IMD层2071的暴露表面上，并且未沉积在接触插塞115和117的暴露表面之上。
图6示出了根据一些实施例的图5所示的结构的区域503的放大图。在一些实施例中，当表面活性剂分子是烯烃分子601时，烯烃分子601通过烯烃部分(alkene moieties)603键合至接触插塞115的导电材料。在一些实施例中，烯烃分子601的烯烃部分603通过范德华力(Van der Waals force)键合至接触插塞115的导电材料。在一些实施例中，烯烃分子601键合至接触插塞115的暴露表面，使得在通孔开口2091的拐角处没有烯烃分子被键合。在这样的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖通孔开口2091的侧壁，并与接触插塞115的顶表面实体接触。在一些实施例中，阻挡层501可以沿着接触插塞115的顶表面部分地延伸。
图7示出了根据一些实施例的图5所示的结构的区域503的放大图。在一些实施例中，当表面活性剂分子是烯烃分子601时，烯烃分子601通过烯烃部分603键合至接触插塞115的导电材料。在一些实施例中，烯烃分子601的烯烃部分603通过范德华力键合至接触插塞115的导电材料。在一些实施例中，烯烃分子601键合至接触插塞115的暴露表面，使得烯烃分子601覆盖通孔开口2091的拐角。在这样的实施例中，阻挡层501被沉积为使得由于空间位阻效应，阻挡层501部分地覆盖通孔开口2091的侧壁并且不覆盖通孔开口2091的拐角。在一些实施例中，阻挡层501不与接触插塞115的顶表面实体接触。
参考图8，在一些实施例中，在形成阻挡层501之后，对阻挡层501执行等离子体工艺以致密阻挡层501的材料。在一些实施例中，该等离子体工艺是H2等离子体工艺。在一些实施例中，H2等离子工艺进一步去除表面活性剂层401(参见图5)并暴露接触插塞115和117的顶表面。
参见图9，在开口209和211中以及在IMD层2071之上形成粘附层901。粘附层901可以包括钴、钌、其合金、其组合、其多层等，并且可以通过ALD、CVD、PVD、溅射、其组合等来形成。
参考图10，在开口209和211内的粘附层901之上以及在IMD层2071之上形成种子层1001。种子层1001可以包括铜、钛、镍、金、锰、其组合、其多层等，并且可以通过ALD、CVD、PVD、溅射、其组合等来形成。随后，在开口209和211内的种子层1001之上以及在IMD层2071之上形成导电材料1003。在一些实施例中，导电材料1003过度填充开口209和211。导电材料1003可以包括铜、铝、钨、钌、钴、其组合、其合金、其多层等，并且可以例如使用镀覆或其他合适的方法来形成。
参考图11，去除阻挡层501、粘附层901、种子层1001、以及过度填充开口209和211(参见图9)的导电材料1003的部分，以暴露IMD层2071的顶表面。在一些实施例中，去除工艺可以是平坦化工艺，包括CMP工艺、研磨工艺、蚀刻工艺、其组合等。阻挡层501、粘附层901、种子层1001、以及填充通孔开口2091和2111(参见图9)的导电材料1003的其余部分形成导电通孔11011，并且阻挡层501、粘附层901、种子层1001、以及填充管线开口2092和2112(参见图9)的导电材料1003的其余部分形成导电线11031。在一些实施例中，在平坦化工艺的工艺变化内，导电线11031的最上表面与IMD层2071的最上表面基本上共面或齐平。
图12示出了根据一些实施例的图11所示的结构的区域1105的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖ESL2051的侧壁并与ESL 2051的侧壁实体接触，并且与接触插塞115的顶表面实体接触。阻挡层501覆盖由ESL 2051的侧壁和接触插塞115的顶表面形成的拐角。在所示的实施例中，粘附层901沿着接触插塞115的顶表面延伸并与接触插塞115的顶表面实体接触。通过在开口209和211中选择性地沉积阻挡层501(参见图5)，减小了开口209和211内的阻挡层501的量(或体积)。结果，减小了导电通孔11011与各个接触插塞115和117(参见图11)之间的接触电阻。
图13示出了根据一些实施例的图11所示的结构的区域1105的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501部分地覆盖ESL2051的侧壁并且与ESL 2051的侧壁实体接触，并且不覆盖由ESL 2051的侧壁和接触插塞115的顶表面形成的拐角。在一些实施例中，粘附层901覆盖由ESL 2051的侧壁和接触插塞115的顶表面形成的拐角，与ESL 2051的侧壁实体接触，并且沿着接触插塞115的顶表面延伸并与接触插塞115的顶表面实体接触。通过在开口209和211中选择性地沉积阻挡层501(参见图5)，减小了开口209和211内的阻挡层501的量(或体积)。结果，减小了导电通孔11011与各个接触插塞115和117(参见图11)之间的接触电阻。
参考图14，在金属化层2031之上形成金属化层2032。在一些实施例中，用于形成金属化层2032的工艺步骤开始于在金属化层2031之上形成ESL 2052。在一些实施例中，使用与以上参考图2描述的ESL 2051类似的材料和方法来形成ESL 2052，在此不再重复描述。随后，在ESL 2052之上形成IMD层2072。在一些实施例中，使用与以上参考图2描述的IMD层2071类似的材料和方法来形成IMD层2072，在此不再重复描述。
在一些实施例中，在IMD层2072和ESL 2052中形成诸如导电通孔11012和导电线11032之类的互连。在一些实施例中，导电通孔11012和导电线11032可具有与导电通孔11011和导电线11031类似的结构，其中类似的特征由类似的附图标记来标记。在一些实施例中，可以使用如以上参考图2-11所描述的工艺步骤来形成导电通孔11012和导电线11032，在此不再重复描述。
图15示出了根据一些实施例的图14所示的结构的区域1401的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖ESL2052的侧壁并与ESL 2052的侧壁实体接触，并且与导电线11031的导电材料1003的顶表面实体接触。阻挡层501覆盖由ESL 2052的侧壁和导电线11031的导电材料1003的顶表面形成的拐角。在所示的实施例中，粘附层901沿着导电线11031的导电材料1003的顶表面延伸并与导电线11031的导电材料1003的顶表面实体接触。通过在ESL 2052和IMD层2072内的开口中选择性地沉积阻挡层501，减小了开口内的阻挡层501的量(或体积)。结果，减小了导电通孔11012与各个导电线11031之间的接触电阻。
图16示出了根据一些实施例的图14所示的结构的区域1401的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501部分地覆盖ESL2052的侧壁并与ESL 2052的侧壁实体接触，并且不覆盖由ESL 2052的侧壁和导电线11031的导电材料1003的顶表面形成的拐角。在一些实施例中，粘附层901覆盖由ESL 2052的侧壁和导电线11031的导电材料1003的顶表面形成的拐角，与ESL 2052的侧壁实体接触，并且沿着导电线11031的导电材料1003的顶表面延伸并与导电线11031的导电材料1003的顶表面实体接触。通过在ESL 2052和IMD层2072内的开口中选择性地沉积阻挡层501，减小了开口内的阻挡层501的量(或体积)。结果，减小了导电通孔11012与各个导电线11031之间的接触电阻。
参考图17，在金属化层2032之上形成一个或多个金属化层，直到形成金属化层203M为止。在一些实施例中，金属化层203M是互连结构201的最终金属化层。在一些实施例中，M可以在1和5之间。在一些实施例中，以与金属化层2031类似的方式形成金属化层2032和金属化层203M之间的中间金属化层，在此不再重复描述。在其他实施例中，金属化层203M不是互连结构201的最终金属化层，并且在金属化层203M之上形成附加的金属化层。
在一些实施例中，用于形成金属化层203M的工艺步骤开始于在先前的金属化层之上形成ESL 205M。在一些实施例中，使用与以上参考图2描述的ESL 2051类似的材料和方法来形成ESL 205M，在此不再重复描述。随后，在ESL 205M之上形成IMD层207M。在一些实施例中，使用与以上参考图2描述的IMD层2071类似的材料和方法来形成IMD层207M，在此不再重复描述。
在一些实施例中，在IMD层207M和ESL 205M中形成诸如导电通孔1101M和导电线1103M之类的互连。在一些实施例中，导电通孔1101M和导电线1103M可具有与导电通孔11011和导电线11031类似的结构，其中类似的特征由类似的附图标记来标记。在一些实施例中，可以使用如以上参考图2-11所描述的工艺步骤来形成导电通孔1101M和导电线1103M，在此不再重复描述。
返回参考图15，根据一些实施例示出了图17所示的结构的区域1701的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖ESL 205M的侧壁并与ESL205M的侧壁实体接触，并且与导电线1103M-1的导电材料1003的顶表面实体接触。阻挡层501覆盖由ESL 205M的侧壁和导电线1103M-1的导电材料1003的顶表面形成的拐角。在所示的实施例中，粘附层901沿着导电线1103M-1的导电材料1003的顶表面延伸并与导电线1103M-1的导电材料1003的顶表面实体接触。通过在ESL205M和IMD层207M内的开口中选择性地沉积阻挡层501，减小了开口内的阻挡层501的量(或体积)。结果，减小了导电通孔1101M与各个导电线1103M-1之间的接触电阻。
返回参考图16，根据一些实施例示出了图17所示的结构的区域1701的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501部分地覆盖ESL 205M的侧壁并与ESL205M的侧壁实体接触，并且不覆盖由ESL 205M的侧壁和导电线1103M-1的导电材料1003的顶表面形成的拐角。在一些实施例中，粘附层901覆盖由ESL 205M的侧壁和导电线1103M-1的导电材料1003的顶表面形成的拐角，与ESL 205M的侧壁实体接触，并且沿着导电线1103M-1的导电材料1003的顶表面延伸并与导电线1103M-1的导电材料1003的顶表面接触。通过在ESL205M和IMD层207M内的开口中选择性地沉积阻挡层501，减小了开口内的阻挡层501的量(或体积)。结果，减小了导电通孔1101M与各个导电线1103M-1之间的接触电阻。
图18示出了根据一些实施例的导电通孔11012和导电线11031内的各种元素的浓度分布。在示出的实施例中，沿着图17所示的线1703示出了各种元素的浓度分布。在一些实施例中，可以通过能量分散X射线光谱法(EDX)、电子能量损失光谱法(EELS)、二次离子质谱仪(SIMS)等来确定这些浓度分布。在一些实施例中，当阻挡层501包括氮化钽，粘附层901包括钴，种子层1001包括铜，以及导电材料1003包括铜时，实线1801示出了铜浓度分布，点划线1803示出了钽浓度分布，以及虚线1805示出了钴浓度分布。在一些实施例中，铜浓度在导电通孔11012的底部和导电线11031的底部下降。在一些实施例中，钴浓度在导电通孔11012的底部达到最大值。在一些实施例中，钽浓度在导电线11032的底部达到最大值。在一些实施例中，导电通孔11012的底部的钽浓度小于导电线11031的底部的钽浓度。
图19-25示出了根据一些实施例的制造半导体器件1900的各个中间阶段的截面图。具体地，图19-25示出了在图1的结构之上制造互连结构1901的各个中间阶段的截面图。参考图19，在一些实施例中，用于形成互连结构1901的步骤开始于在一个或多个ILD层113以及接触插塞115和117之上形成金属化层19031。在一些实施例中，形成金属化层19031开始于在一个或多个ILD层113以及接触插塞115和117之上形成ESL 2051，以及在ESL 2051之上形成IMD层2071，如以上参考图2所述，在此不再重复描述。
在一些实施例中，在形成IMD层2071之后，在IMD层2071和ESL2051内形成开口209和211，如以上参考图2所述，在此不再重复描述。随后，在开口209和211中形成阻挡层501，如以上参考图2-8所述，在此不再重复描述。
参考图20，在开口209和211中以及在阻挡层501之上形成阻挡层2001。阻挡层2001可包括钛、氮化钛、钽、氮化钽、其组合、其多层等。在一些实施例中，阻挡层501和阻挡层2001可包括相同的材料。在其他实施例中，阻挡层501和阻挡层2001可包括不同的材料。在一些实施例中，使用不受表面改性工艺影响的沉积方法沿着开口209和211的底部和侧壁沉积阻挡层2001，该沉积方法在形成阻挡层501之前被执行，如以上参考图4所述。在这样的实施例中，阻挡层2001被形成在接触插塞115和117的暴露表面之上并与接触插塞115和117的暴露表面实体接触。在一些实施例中，可以使用PVD等沉积阻挡层2001。阻挡层501和2001一起也可以称为组合阻挡层。在一些实施例中，组合阻挡层沿着通孔开口2091和2111的侧壁具有厚度T1，并且沿着通孔开口2091和2111的底部具有厚度T2。在一些实施例中，厚度T1大于厚度T2。在一些实施例中，厚度T1在约
Figure BDA0003008259950000131
与约
Figure BDA0003008259950000132
之间。在一些实施例中，厚度T2在约
Figure BDA0003008259950000134
与约
Figure BDA0003008259950000133
之间。在一些实施例中，厚度T1与厚度T2之比(T1/T2)在约1至约30之间。
参考图21，在形成阻挡层2001之后，在开口209和211中以及在阻挡层2001之上形成粘附层901，如以上参考图9所述，在此不再重复描述。随后，在开口209和211中以及在粘附层901之上形成种子层1001，如以上参考图10所述，在此不再重复描述。在形成种子层1001之后，在开口209和211中形成导电材料1003，如以上参考图10所述，在此不再重复描述。在一些实施例中，导电材料1003过度填充开口209和211。
参考图22，去除阻挡层501和2001、粘附层901、种子层1001、以及过度填充开口209和211的导电材料1003(参见图21)的部分，以暴露IMD层2071的顶表面。在一些实施例中，去除工艺可以是平坦化工艺，包括CMP工艺、研磨工艺、蚀刻工艺、其组合等。阻挡层501和2001、粘附层901、种子层1001、以及填充通孔开口2091和2111(参见图19)的导电材料1003的其余部分形成导电通孔22011，并且阻挡层501和2001、粘附层901、种子层1001、以及填充管线开口2092和2112(参见图9)的导电材料1003的其余部分形成导电线22031。在一些实施例中，在平坦化工艺的工艺变化内，导电线22031的最上表面与IMD层2071的最上表面基本上共面或齐平。
图23示出了根据一些实施例的图22所示的结构的区域2205的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖ESL2051的侧壁并与ESL 2051的侧壁实体接触，并且与接触插塞115的顶表面实体接触。阻挡层501覆盖由ESL 2051的侧壁和接触插塞115的顶表面形成的拐角。在所示的实施例中，阻挡层2001沿着接触插塞115的顶表面延伸并与接触插塞115的顶表面实体接触。
图24示出了根据一些实施例的图22所示的结构的区域2205的放大图。在所示的实施例中，阻挡层501被沉积为使得阻挡层501部分地覆盖ESL2051的侧壁并与ESL 2051的侧壁实体接触，并且不覆盖由ESL 2051的侧壁和接触插塞115的顶表面形成的拐角。在一些实施例中，阻挡层2001覆盖由ESL 2051的侧壁和接触插塞115的顶表面形成的拐角，与ESL 2051的侧壁实体接触，并且沿着接触插塞115的顶表面延伸并与接触插塞115的顶表面实体接触。
进一步参考图23和图24，通过在ESL 2051和IMD层2071内的开口中沉积阻挡层501和2001，使得与开口的侧壁相比减小了开口的底部上的组合阻挡层的厚度，减小了开口内的组合阻挡层的量(或体积)。结果，减小了导电通孔22011与各个接触插塞115和117之间的接触电阻。
参考图25，在金属化层19031之上形成金属化层19032。在一些实施例中，用于形成金属化层19032的工艺步骤开始于在金属化层19031之上形成ESL 2052。在一些实施例中，使用与以上参考图2描述的ESL 2051类似的材料和方法来形成ESL 2052，在此不再重复描述。随后，在ESL 2052之上形成IMD层2072。在一些实施例中，使用与以上参考图2描述的IMD层2071类似的材料和方法来形成IMD层2072，在此不再重复描述。
在一些实施例中，在IMD层2072和ESL 2052中形成诸如导电通孔22012和导电线22032之类的互连。在一些实施例中，导电通孔22012和导电线22032可具有与导电通孔22011和导电线22031类似的结构，其中类似的特征由类似的附图标记来标记。在一些实施例中，可以使用如上参考图19-22所描述的工艺步骤来形成导电通孔22012和导电线22032，在此不再重复描述。
在一些实施例中，在形成金属化层19032之后，在金属化层19032之上形成一个或多个金属化层，直到形成金属化层1903M为止。在一些实施例中，金属化层1903M是互连结构1901的最终金属化层。在一些实施例中，M可以在1和5之间。在一些实施例中，以与金属化层19031类似的方式形成金属化层19032与金属化层1903M之间的中间金属化层，在此不再重复描述。在其他实施例中，金属化层1903M不是互连结构1901的最终金属化层，并且在金属化层1903M之上形成附加的金属化层。
在一些实施例中，用于形成金属化层1903M的工艺步骤开始于在先前的金属化层之上形成ESL 205M。在一些实施例中，使用与以上参考图2描述的ESL 2051类似的材料和方法形成ESL 205M，在此不再重复描述。随后，在ESL 205M之上形成IMD层207M。在一些实施例中，使用与以上参考图2描述的IMD层2071类似的材料和方法来形成IMD层207M，在此不再重复描述。
在一些实施例中，在IMD层207M和ESL 205M中形成诸如导电通孔2201M和导电线2203M之类的互连。在一些实施例中，导电通孔2201M和导电线2203M可具有与导电通孔22011和导电线22031类似的结构，其中类似的特征由类似的附图标记来标记。在一些实施例中，可以使用如以上参考图19-22所描述的工艺步骤来形成导电通孔2201M和导电线2203M，在此不再重复描述。
图26示出了根据一些实施例的图25所示的结构的区域2501和2503的放大图。首先参考区域2501，在所示的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖ESL 2052的侧壁并与ESL 2052的侧壁实体接触，并且与导电线22031的导电材料1003的顶表面实体接触。阻挡层501覆盖由ESL 2052的侧壁和导电线22031的导电材料1003的顶表面形成的拐角。在所示的实施例中，阻挡层2001沿着导电线22031的导电材料1003的顶表面延伸，并且与导电线22031的导电材料1003的顶表面实体接触。
通过在ESL 2052和IMD层2072内的开口中沉积阻挡层501和2001，使得与开口的侧壁相比减小了开口的底部上的组合阻挡层的厚度，减小了开口内的组合阻挡层的量(或体积)。结果，减小了导电通孔22012与各个导电线22031之间的接触电阻。
接下来参考区域2503，在所示的实施例中，阻挡层501被沉积为使得阻挡层501完全覆盖ESL 205M的侧壁并与ESL 205M的侧壁实体接触，并且与导电线2203M-1的导电材料1003的顶表面实体接触。阻挡层501覆盖由ESL 205M的侧壁和导电线2203M-1的导电材料1003的顶表面形成的拐角。在所示的实施例中，阻挡层2001沿着导电线2203M-1的导电材料1003的顶表面延伸，并且与导电线2203M-1的导电材料1003的顶表面实体接触。
通过在ESL 205M和IMD层207M内的开口中沉积阻挡层501和2001，使得与开口的侧壁相比减小了开口的底部上的组合阻挡层的厚度，减少了开口内的组合阻挡层的量(或体积)。结果，减小了导电通孔2201M与各个导电线2203M-1之间的接触电阻。
图27示出了根据一些实施例的图25所示的结构的区域2501和2503的放大图。首先参考区域2501，在所示的实施例中，阻挡层501被沉积为使得阻挡层501部分地覆盖ESL2052的侧壁并与ESL 2052的侧壁实体接触，并且不覆盖由ESL 2052的侧壁和导电线22031的导电材料1003的顶表面形成的拐角。在一些实施例中，阻挡层2001覆盖由ESL 2052的侧壁和导电线22031的导电材料1003的顶表面形成的拐角，与ESL 2052的侧壁实体接触，并且沿着导电线22031的导电材料1003的顶表面延伸并与导电线22031的导电材料1003的顶表面实体接触。
通过在ESL 2052和IMD层2072内的开口中沉积阻挡层501和2001，使得与开口的侧壁相比减小了开口的底部上的组合阻挡层的厚度，减小了开口内的组合阻挡层的量(或体积)。结果，减小了导电通孔22012与各个导电线22031之间的接触电阻。
接下来参考区域2503，在示出的实施例中，阻挡层501被沉积为使得阻挡层501部分地覆盖ESL 205M的侧壁并与ESL 205M的侧壁实体接触，并且不覆盖由ESL 205M的侧壁和导电线2203M-1的导电材料1003的顶表面形成的拐角。在一些实施例中，粘附层901覆盖由ESL 205M的侧壁和导电线2203M-1的导电材料1003的顶表面形成的拐角，与ESL 205M的侧壁实体接触，并且沿着导电线2203M-1的导电材料1003的顶表面延伸并与导电线2203M-1的导电材料1003的顶表面实体接触。
通过在ESL 205M和IMD层207M内的开口中沉积阻挡层501和2001，使得与开口的侧壁相比减小了开口的底部上的组合阻挡层的厚度，减小了开口内的组合阻挡层的量(或体积)。结果，减小了导电通孔2201M与各个导电线2203M-1之间的接触电阻。
进一步参考图17和图25，互连结构201和1900分别被形成为使得互连结构201和1900中的每一个内的所有互连(例如，导电通孔和导电线)具有类似的结构，并使用类似的工艺步骤形成。在其他实施例中，互连结构内的不同的互连可具有不同的结构，并且可以使用不同的工艺步骤来形成。下面参考图28-30描述这样的实施例。
图28示出了根据一些实施例的半导体器件2800的截面图。在一些实施例中，半导体器件2800类似于图17所示的半导体器件100，其中类似的特征用类似的附图标记来标记，在此不重复类似特征的描述。在一些实施例中，半导体器件2800的互连结构2801类似于半导体器件100的互连结构201(参见图17)，其中类似的特征用类似的附图标记来标记，在此不重复类似特征的描述。互连结构2801包括多个金属化层28031至2803M。在一些实施例中，金属化层2803M是互连结构2801的最终金属化层。在一些实施例中，M可以在1和5之间。在其他实施例中，金属化层2803M不是互连结构2801的最终金属化层，并且在金属化层2803M之上形成附加的金属化层。
在所示的实施例中，互连结构2801的不同金属化层内的互连具有不同的结构。具体地，具有不同尺寸的互连可以具有不同的结构，并且可以使用不同的工艺步骤来形成。在一些实施例中，互连结构2801的金属化层28031包括导电通孔28051和导电线28071。在一些实施例中，当导电通孔28051在导电通孔28051的底部处的宽度在约5nm和约10nm之间时，导电通孔28051和导电线28071可以使用以上参考图2-11所述的工艺步骤来形成，在此不再重复描述。在这样的实施例中，金属化层28031类似于金属化层2031(参见图17)。
在一些实施例中，互连结构2801的金属化层28032包括导电通孔28052和导电线28072。在一些实施例中，当导电通孔28052在导电通孔28052的底部处的宽度在约8nm和约14nm之间时，导电通孔28052和导电线28072可以使用以上参考图2-11描述的工艺步骤来形成，在此不再重复描述。在这样的实施例中，金属化层28032类似于金属化层2032(参见图17)。此外，金属化层28031和金属化层28032具有结构类似的互连。
在一些实施例中，互连结构2801的金属化层2803M包括导电通孔2805M和导电线2807M。在所示的实施例中，导电通孔2805M的宽度大于导电通孔28051的宽度和导电通孔28052的宽度。在一些实施例中，当导电通孔2805M在导电通孔2805M的底部处的宽度在约15nm和约30nm之间时，导电通孔2805M和导电线2807M可以使用与以上参考图2-11所描述的工艺步骤类似的工艺步骤来形成，区别在于省略了以上参考图3和图4所描述的表面改性工艺步骤。在这样的实施例中，代替形成阻挡层501(参见图5)，阻挡层2809被形成在下面的金属化层的导电线之上并与下面的金属化层的导电线实体接触。因此，金属化层2803M和金属化层28031具有结构不同的互连。在一些实施例中，阻挡层2809可包括钛、氮化钛、钽、氮化钽、其组合、其多层等，并且可以使用ALD、CVD、PVD、其组合等来沉积。
在一些实施例中，介于金属化层28032和金属化层2803M之间的金属化层的互连可取决于互连的尺寸而具有不同的结构。在一些实施例中，当通孔的宽度在约5nm和约14nm之间时，互连被形成为具有与金属化层28031的互连(例如，导电通孔28051和导电线28071)类似的结构。在一些实施例中，当通孔的宽度在约15nm和约30nm之间时，互连被形成为具有与金属化层2803M的互连(例如，导电通孔2805M和导电线2807M)类似的结构。
图29示出了根据一些实施例的半导体器件2900的截面图。在一些实施例中，半导体器件2900类似于图25所示的半导体器件1900，其中类似的特征用类似的附图标记来标记，在此不重复类似特征的描述。在一些实施例中，半导体器件2900的互连结构2901类似于半导体器件1900的互连结构1901(参见图25)，其中类似的特征用类似的附图标记来标记，在此不重复类似特征的描述。互连结构2901包括多个金属化层29031至2903M。在一些实施例中，金属化层2903M是互连结构2901的最终金属化层。在一些实施例中，M可以在1和5之间。在其他实施例中，金属化层2903M不是互连结构2901的最终金属化层，并且在金属化层2903M之上形成附加的金属化层。
在所示的实施例中，互连结构2901的不同金属化层内的互连具有不同的结构。具体地，具有不同尺寸的互连可具有不同的结构，并且可以使用不同的工艺步骤来形成。在一些实施例中，互连结构2901的金属化层29031包括导电通孔29051和导电线29071。在一些实施例中，当导电通孔29051在导电通孔29051的底部处的宽度在约6nm和约10nm之间时，导电通孔29051和导电线29071可以使用以上参考图19-22描述的工艺步骤来形成，在此不再重复描述。在这样的实施例中，金属化层29031类似于金属化层19031(参见图25)。
在一些实施例中，互连结构2901的金属化层29032包括导电通孔29052和导电线29072。在一些实施例中，当导电通孔29052在导电通孔29052的底部处的宽度在约8nm和约14nm之间时，导电通孔29052和导电线29072可以使用以上参考图19-22描述的工艺步骤来形成，在此不再重复描述。在这样的实施例中，金属化层29032类似于金属化层19032(参见图25)。此外，金属化层29031和金属化层29032具有结构类似的互连。
在一些实施例中，互连结构2901的金属化层2903M包括导电通孔2905M和导电线2907M。在所示的实施例中，导电通孔2905M的宽度大于导电通孔29051的宽度和导电通孔29052的宽度。在一些实施例中，当导电通孔2905M在导电通孔2905M的底部处的宽度在约15nm和约30nm之间时，导电通孔2905M和导电线2907M可以使用与以上参考图2-11所描述的工艺步骤类似的工艺步骤来形成，区别在于省略了以上参考图3和图4所描述的表面改性工艺步骤。在这样的实施例中，代替形成阻挡层501(参见图5)，阻挡层2909被形成在下面的金属化层的导电线之上并与下面的金属化层的导电线实体接触。因此，金属化层2903M和金属化层29031具有结构不同的互连。在一些实施例中，阻挡层2909可包括钛、氮化钛、钽、氮化钽、其组合、其多层等，并且可以使用ALD、CVD、PVD、其组合等来沉积。
在一些实施例中，介于金属化层29032和金属化层2903M之间的金属化层的互连可取决于互连的尺寸而具有不同的结构。在一些实施例中，当通孔的宽度在约6nm和约14nm之间时，互连被形成为具有与金属化层29031的互连(例如，导电通孔29051和导电线29071)类似的结构。在一些实施例中，当通孔的宽度在约15nm和约30nm之间时，互连被形成为具有与金属化层2903M的互连(导电通孔2905M和导电线2907M)类似的结构。
图30示出了根据一些实施例的半导体器件3000的截面图。在一些实施例中，半导体器件3000分别类似于图17和图25所示的半导体器件100和1900，其中类似的特征用类似的附图标记来标记，在此不再重复类似特征的描述。在一些实施例中，半导体器件3000的互连结构3001分别类似于半导体器件100和1900的互连结构201和1901(参见图17和图25)，其中类似的特征用类似的附图标记来标记，在此不再重复类似特征的描述。互连结构3001包括多个金属化层30031至3003M。在一些实施例中，金属化层3003M是互连结构3001的最终金属化层。在一些实施例中，M可以在1和5之间。在其他实施例中，金属化层3003M不是互连结构3001的最终金属化层，并且在金属化层3003M之上形成附加的金属化层。
在所示的实施例中，互连结构3001的不同金属化层内的互连具有不同的结构。具体地，具有不同尺寸的互连可具有不同的结构，并且可以使用不同的工艺步骤来形成。在一些实施例中，互连结构3001的金属化层30031包括导电通孔30051和导电线30071。在一些实施例中，当导电通孔30051在导电通孔30051的底部处的宽度在约5nm和约10nm之间时，导电通孔30051和导电线30071可以使用以上参考图2-11所描述的工艺步骤来形成，在此不再重复描述。在这样的实施例中，金属化层30031类似于金属化层2031(参见图17)。
在一些实施例中，互连结构3001的金属化层30032包括导电通孔30052和导电线30072。在一些实施例中，当导电通孔30052在导电通孔30052的底部处的宽度在约8nm和约14nm之间时，导电通孔30052和导电线30072可以使用以上参考图19-22所描述的工艺步骤来形成，在此不再重复描述。在这样的实施例中，金属化层30032类似于金属化层19032(参见图25)。此外，金属化层30031和金属化层30032具有结构不同的互连。
在一些实施例中，互连结构3001的金属化层3003M包括导电通孔3005M和导电线3007M。在所示的实施例中，导电通孔3005M的宽度大于导电通孔30051的宽度和导电通孔30052的宽度。在一些实施例中，当导电通孔3005M在导电通孔3005M的底部处的宽度在约15nm和约30nm之间时，导电通孔3005M和导电线3007M可以使用与以上参考图2-11所描述的工艺步骤类似的工艺步骤来形成，区别在于省略了以上参考图3和图4所描述的表面改性工艺步骤。在这样的实施例中，代替形成阻挡层501(参见图5)，阻挡层3009被形成在下面的金属化层的导电线之上并与下面的金属化层的导电线实体接触。因此，金属化层3003M和金属化层30031具有结构不同的互连。此外，金属化层3003M和金属化层30032具有结构不同的互连。在一些实施例中，阻挡层3009可包括钛、氮化钛、钽、氮化钽、其组合、其多层等，并且可以使用ALD、CVD、PVD、其组合等来沉积。
在一些实施例中，介于金属化层30032和金属化层3003M之间的金属化层的互连可取决于互连的大小而具有不同的结构。在一些实施例中，当通孔的宽度在约5nm和约10nm之间时，互连被形成为具有与金属化层30031的互连(例如，导电通孔30051和导电线30071)类似的结构。在一些实施例中，当通孔的宽度在约8nm和约14nm之间时，互连被形成为具有与金属化层30032的互连(例如，导电通孔30052和导电线30072)类似的结构。在一些实施例中，当通孔的宽度在约15nm和约30nm之间时，互连被形成为具有与金属化层3003M的互连(导电通孔3005M和导电线3007M)类似的结构。
图31是示出根据一些实施例的形成互连结构的方法3100的流程图。方法3100以步骤3101开始，其中，在第一导电特征之上形成电介质层，如以上参考图2所述。在步骤3103中，在电介质层中形成开口，使得开口暴露第一导电特征，如以上参考图2所述。在步骤3105中，对第一导电特征的暴露表面执行表面改性工艺，如以上参考图3和图4所述。在步骤3107中，在开口的侧壁上选择性地沉积第一阻挡层，如以上参考图5所述。在步骤3109中，在第一阻挡层之上并在第一导电特征的暴露表面上沉积第二阻挡层，如以上参考图20所述。在一些实施例中，步骤3109被省略。在步骤3111中，在开口中沉积粘附层，如以上参考图9所述。在步骤3113中，用导电材料填充开口，以在电介质层中形成第二导电特征，如以上参考图10和图11所述。
图32是示出根据一些实施例的方法3100(参见图31)的表面改性工艺3105的流程图。表面改性工艺3105以步骤3201开始，其中，对第一导电特征的暴露表面执行氧化还原工艺，如以上参考图3所述。在步骤3203中，对第一导电特征的暴露表面执行表面活性剂浸泡工艺，如以上参考图4所述。
实施例可以实现优点。本文讨论的各种实施例允许减少互连(例如，导电通孔)内的阻挡层的量(或体积)，并因此减小互连之间的接触电阻。
根据一个实施例，一种方法包括在导电特征之上沉积电介质层。图案化电介质层以在其中形成开口。开口暴露导电特征的第一部分。在开口的侧壁上沉积第一阻挡层。导电特征的第一部分在沉积第一阻挡层结束时保持暴露。在一个实施例中，该方法还包括：在开口中的第一阻挡层之上沉积第二阻挡层，该第二阻挡层与导电特征的第一部分实体接触。在一个实施例中，第一阻挡层通过第二阻挡层与导电特征的第一部分分开。在一个实施例中，该方法还包括：在沉积第一阻挡层之前，从导电特征的第一部分去除自然氧化物层；以及在沉积第一阻挡层之前，对导电特征的第一部分执行表面活性剂浸泡工艺，该表面活性剂浸泡工艺抑制第一阻挡层的第一阻挡材料在导电特征的第一部分之上的沉积速率。在一个实施例中，表面活性剂浸泡工艺在导电特征的第一部分之上形成表面活性剂层。在一个实施例中，表面活性剂层包括烯烃分子的单层或炔烃分子的单层。在一个实施例中，该方法还包括：在开口中的第一阻挡层之上沉积粘附层，该粘附层与导电特征的第一部分实体接触；以及用导电材料填充开口。
根据另一实施例，一种方法包括在第一导电特征之上形成电介质层。在电介质层中形成开口。开口暴露第一导电特征的第一部分。在开口中形成第二导电特征。形成第二导电特征包括对第一导电特征的第一部分的顶表面执行表面改性工艺。该表面改性工艺抑制第一阻挡材料在第一导电特征的第一部分的顶表面之上的沉积速率。在开口的侧壁上选择性地沉积包括第一阻挡材料的第一阻挡层。在一个实施例中，执行表面改性工艺包括：对第一导电特征的第一部分的顶表面执行氧化还原工艺，该氧化还原工艺从第一导电特征的第一部分去除自然氧化物层；以及对第一导电特征的第一部分的顶表面执行表面活性剂浸泡工艺，该表面活性剂浸泡工艺在第一导电特征的第一部分的顶表面之上形成表面活性剂层。在一个实施例中，表面活性剂层包括烯烃分子或炔烃分子。在一个实施例中，执行氧化还原工艺包括对第一导电特征的第一部分的顶表面执行等离子体工艺。在一个实施例中，该方法还包括：在第一阻挡层之上并且在开口的底部上沉积粘附层，该粘附层与第一导电特征的第一部分的顶表面实体接触。在一个实施例中，该方法还包括：在第一阻挡层之上并且在开口的底部上沉积包括第二阻挡材料的第二阻挡层，该第二阻挡层与第一导电特征的第一部分的顶表面实体接触。
根据又一实施例，一种半导体结构包括第一导电特征、第一导电特征之上的电介质层、以及在电介质层内并且与第一导电特征电接触的第二导电特征。第一导电特征的顶表面具有第一区域以及不同于第一区域的第二区域。电介质层覆盖第一导电特征的顶表面的第一区域。电介质层不覆盖第一导电特征的顶表面的第二区域。第二导电特征包括导电材料，以及插入在导电材料的侧壁与电介质层的侧壁之间的第一阻挡层。第一阻挡层不覆盖第一导电特征的顶表面的第二区域。在一个实施例中，半导体结构还包括：粘附层，插入在导电材料的侧壁和第一阻挡层之间，其中粘附层覆盖第一导电特征的顶表面的第二区域。在一个实施例中，粘附层与电介质层的侧壁实体接触。在一个实施例中，粘附层通过第一阻挡层与电介质层的侧壁分开。在一个实施例中，半导体结构还包括：第二阻挡层，插入在导电材料的侧壁和第一阻挡层之间，其中第二阻挡层覆盖第一导电特征的顶表面的第二区域。在一个实施例中，第一阻挡层和第二阻挡层之间的界面与电介质层的侧壁实体接触。在一个实施例中，第一阻挡层和第二阻挡层之间的界面与第一导电特征的顶表面的第二区域实体接触。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1.一种形成半导体结构的方法，包括：
在导电特征之上沉积电介质层；
图案化所述电介质层以在其中形成开口，所述开口暴露所述导电特征的第一部分；以及
在所述开口的侧壁上沉积第一阻挡层，其中，所述导电特征的第一部分在沉积所述第一阻挡层结束时保持暴露。
示例2.根据示例1所述的方法，还包括：在所述开口中的所述第一阻挡层之上沉积第二阻挡层，所述第二阻挡层与所述导电特征的第一部分实体接触。
示例3.根据示例2所述的方法，其中，所述第一阻挡层通过所述第二阻挡层与所述导电特征的第一部分分开。
示例4.根据示例1所述的方法，还包括：
在沉积所述第一阻挡层之前，从所述导电特征的第一部分去除自然氧化物层；以及
在沉积所述第一阻挡层之前，对所述导电特征的第一部分执行表面活性剂浸泡工艺，所述表面活性剂浸泡工艺抑制所述第一阻挡层的第一阻挡材料在所述导电特征的第一部分之上的沉积速率。
示例5.根据示例4所述的方法，其中，所述表面活性剂浸泡工艺在所述导电特征的第一部分之上形成表面活性剂层。
示例6.根据示例5所述的方法，其中，所述表面活性剂层包括烯烃分子的单层或炔烃分子的单层。
示例7.根据示例1所述的方法，还包括：
在所述开口中的所述第一阻挡层之上沉积粘附层，所述粘附层与所述导电特征的第一部分实体接触；以及
用导电材料填充所述开口。
示例8.一种形成半导体结构的方法，包括：
在第一导电特征之上形成电介质层；
在所述电介质层中形成开口，所述开口暴露所述第一导电特征的第一部分；以及
在所述开口中形成第二导电特征，其中，形成所述第二导电特征包括：
对所述第一导电特征的第一部分的顶表面执行表面改性工艺，所述表面改性工艺抑制第一阻挡材料在所述第一导电特征的第一部分的顶表面之上的沉积速率；以及
在所述开口的侧壁上选择性地沉积包括所述第一阻挡材料的第一阻挡层。
示例9.根据示例8所述的方法，其中，执行所述表面改性工艺包括：
对所述第一导电特征的第一部分的顶表面执行氧化还原工艺，所述氧化还原工艺从所述第一导电特征的第一部分去除自然氧化物层；以及
对所述第一导电特征的第一部分的顶表面执行表面活性剂浸泡工艺，所述表面活性剂浸泡工艺在所述第一导电特征的第一部分的顶表面之上形成表面活性剂层。
示例10.根据示例9所述的方法，其中，所述表面活性剂层包括烯烃分子或炔烃分子。
示例11.根据示例9所述的方法，其中，执行所述氧化还原工艺包括对所述第一导电特征的第一部分的顶表面执行等离子体工艺。
示例12.根据示例8所述的方法，还包括：在所述第一阻挡层之上并且在所述开口的底部上沉积粘附层，所述粘附层与所述第一导电特征的第一部分的顶表面实体接触。
示例13.根据示例8所述的方法，还包括：在所述第一阻挡层之上并且在所述开口的底部上沉积包括第二阻挡材料的第二阻挡层，所述第二阻挡层与所述第一导电特征的第一部分的顶表面实体接触。
示例14.一种半导体结构，包括：
第一导电特征，所述第一导电特征的顶表面具有第一区域以及不同于所述第一区域的第二区域；
电介质层，在所述第一导电特征之上，其中，所述电介质层覆盖所述第一导电特征的顶表面的第一区域，并且其中，所述电介质层不覆盖所述第一导电特征的顶表面的第二区域；以及
第二导电特征，在所述电介质层内并且与所述第一导电特征电接触，所述第二导电特征包括：
导电材料；以及
第一阻挡层，插入在所述导电材料的侧壁与所述电介质层的侧壁之间，其中，所述第一阻挡层不覆盖所述第一导电特征的顶表面的第二区域。
示例15.根据示例14所述的半导体结构，还包括：粘附层，插入在所述导电材料的侧壁和所述第一阻挡层之间，其中，所述粘附层覆盖所述第一导电特征的顶表面的第二区域。
示例16.根据示例15所述的半导体结构，其中，所述粘附层与所述电介质层的侧壁实体接触。
示例17.根据示例15所述的半导体结构，其中，所述粘附层通过所述第一阻挡层与所述电介质层的侧壁分开。
示例18.根据示例14所述的半导体结构，还包括：第二阻挡层，插入在所述导电材料的侧壁和所述第一阻挡层之间，其中，所述第二阻挡层覆盖所述第一导电特征的顶表面的第二区域。
示例19.根据示例18所述的半导体结构，其中，所述第一阻挡层和所述第二阻挡层之间的界面与所述电介质层的侧壁实体接触。
示例20.根据示例18所述的半导体结构，其中，所述第一阻挡层和所述第二阻挡层之间的界面与所述第一导电特征的顶表面的第二区域实体接触。

Claims (10)

1.一种形成半导体结构的方法，包括：
在导电特征之上沉积电介质层；
图案化所述电介质层以在其中形成开口，所述开口暴露所述导电特征的第一部分；以及
在所述开口的侧壁上沉积第一阻挡层，其中，所述导电特征的第一部分在沉积所述第一阻挡层结束时保持暴露。
2.根据权利要求1所述的方法，还包括：在所述开口中的所述第一阻挡层之上沉积第二阻挡层，所述第二阻挡层与所述导电特征的第一部分实体接触。
3.根据权利要求2所述的方法，其中，所述第一阻挡层通过所述第二阻挡层与所述导电特征的第一部分分开。
4.根据权利要求1所述的方法，还包括：
在沉积所述第一阻挡层之前，从所述导电特征的第一部分去除自然氧化物层；以及
在沉积所述第一阻挡层之前，对所述导电特征的第一部分执行表面活性剂浸泡工艺，所述表面活性剂浸泡工艺抑制所述第一阻挡层的第一阻挡材料在所述导电特征的第一部分之上的沉积速率。
5.根据权利要求4所述的方法，其中，所述表面活性剂浸泡工艺在所述导电特征的第一部分之上形成表面活性剂层。
6.根据权利要求5所述的方法，其中，所述表面活性剂层包括烯烃分子的单层或炔烃分子的单层。
7.根据权利要求1所述的方法，还包括：
在所述开口中的所述第一阻挡层之上沉积粘附层，所述粘附层与所述导电特征的第一部分实体接触；以及
用导电材料填充所述开口。
8.一种形成半导体结构的方法，包括：
在第一导电特征之上形成电介质层；
在所述电介质层中形成开口，所述开口暴露所述第一导电特征的第一部分；以及
在所述开口中形成第二导电特征，其中，形成所述第二导电特征包括：
对所述第一导电特征的第一部分的顶表面执行表面改性工艺，所述表面改性工艺抑制第一阻挡材料在所述第一导电特征的第一部分的顶表面之上的沉积速率；以及
在所述开口的侧壁上选择性地沉积包括所述第一阻挡材料的第一阻挡层。
9.根据权利要求8所述的方法，其中，执行所述表面改性工艺包括：
对所述第一导电特征的第一部分的顶表面执行氧化还原工艺，所述氧化还原工艺从所述第一导电特征的第一部分去除自然氧化物层；以及
对所述第一导电特征的第一部分的顶表面执行表面活性剂浸泡工艺，所述表面活性剂浸泡工艺在所述第一导电特征的第一部分的顶表面之上形成表面活性剂层。
10.一种半导体结构，包括：
第一导电特征，所述第一导电特征的顶表面具有第一区域以及不同于所述第一区域的第二区域；
电介质层，在所述第一导电特征之上，其中，所述电介质层覆盖所述第一导电特征的顶表面的第一区域，并且其中，所述电介质层不覆盖所述第一导电特征的顶表面的第二区域；以及
第二导电特征，在所述电介质层内并且与所述第一导电特征电接触，所述第二导电特征包括：
导电材料；以及
第一阻挡层，插入在所述导电材料的侧壁与所述电介质层的侧壁之间，其中，所述第一阻挡层不覆盖所述第一导电特征的顶表面的第二区域。
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