CN107424954B - 半导体结构的制造方法 - Google Patents

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Abstract

半导体结构的制造方法包含在导电部件上形成介电层，在介电层上形成具有第一开口的第一掩模。在第一掩模上形成第二掩模，在第二掩模上形成具有第二开口的第三掩模。在第三掩模上形成具有第三开口的第四掩模，第三开口的一部分与第二开口重叠。将第三开口的此部分转移至第二掩模以形成第四开口，第四开口的一部分与第一开口重叠。将第四开口的此部分转移至介电层以形成第五开口。第五开口延伸至介电层中以形成延伸的第五开口，延伸的第五开口暴露出导电部件，将导电材料填入延伸的第五开口。

Description

半导体结构的制造方法
技术领域
本公开实施例涉及半导体结构的制造方法，特别涉及使用自我对准(self-aligned)的工艺以在半导体结构内形成互连(interconnect)的方法。
背景技术
一般而言，有源元件和无源元件形成于半导体基底上和半导体基底内。一旦形成后，这些有源元件和无源元件可使用一系列的导电和绝缘层彼此连接和连接至外部元件，这些层可帮助将各种的有源元件和无源元件互连，以及通过例如接触垫提供电性连接至外部元件。
为了在这些层内形成这些互连结构，可采用一系列的光刻(photolithographic)、蚀刻、沉积和平坦化技术。然而，当有源和无源元件的尺寸缩小，导致互连结构的尺寸也需要缩小，这些技术的使用也变得越来越复杂。因此，期望能改善互连结构和其工艺以缩小整体装置，使得整体装置更便宜、更有效率且更少缺陷或问题。
发明内容
根据一些实施例，提供半导体结构的制造方法。此半导体结构的制造方法包含在导电部件(feature)上形成介电层，在介电层上形成第一掩模，将第一掩模图案化以在第一掩模内形成第一开口。此半导体结构的制造方法还包含在第一掩模上形成第二掩模，在第二掩模上形成第三掩模，将第三掩模图案化以在第三掩模内形成第二开口。此半导体结构的制造方法更包含在第三掩模上形成第四掩模，将第四掩模图案化以在第四掩模内形成第三开口，在俯视图中，第三开口的一部分与第二开口重叠。将第三开口的此部分转移至第二掩模，藉此在第二掩模内形成第四开口，在俯视图中，第四开口的一部分与第一开口重叠。将第四开口的此部分转移至介电层，藉此在介电层内形成第五开口，第五开口的底部在介电层中。此外，半导体结构的制造方法还包含将第五开口延伸至介电层中，藉此形成延伸的第五开口，延伸的第五开口暴露出导电部件的至少一部分，以及将导电材料填入延伸的第五开口。
根据另一些实施例，提供半导体结构的制造方法。此半导体结构的制造方法包含在金属化层上形成介电层，在介电层上形成第一掩模，蚀刻第一掩模以在第一掩模内形成第一开口。此半导体结构的制造方法还包含在第一掩模上形成第二掩模，在第二掩模上形成第三掩模，蚀刻第三掩模以在第三掩模内形成第二开口，在俯视图中，第一开口与第二开口重叠。此半导体结构的制造方法更包含在第三掩模上形成第四掩模，第四掩模具有第三开口在其中，在俯视图中，第三开口的一部分与第二开口重叠，蚀刻第二掩模以将第三开口的此部分转移至第二掩模，藉此在第二掩模内形成第四开口，在俯视图中，第四开口的一部分与第一开口重叠。使用第一掩模和第二掩模作为组合的蚀刻掩模，蚀刻介电层以在介电层内形成第五开口，第五开口的底部在介电层的最底面上方。此外，半导体结构的制造方法还包含使用第一掩模作为蚀刻掩模蚀刻介电层以在介电层内形成第六开口，以及将第五开口延伸且在介电层内形成延伸的第五开口，此延伸的第五开口暴露出金属化层的导电部件，将导电材料填入延伸的第五开口和第六开口。
根据又另一些实施例，提供半导体结构的制造方法。此半导体结构的制造方法包含在导电部件上形成介电层，在介电层上形成第一掩模堆叠，将第一掩模堆叠图案化以在第一掩模堆叠内形成第一开口。此半导体结构的制造方法还包含在第一掩模堆叠上形成第二掩模堆叠，将第二掩模堆叠图案化以在第二掩模堆叠的顶层内形成第二开口，在俯视图中，第一开口与第二开口重叠。此半导体结构的制造方法更包含在第二掩模堆叠上形成第三掩模堆叠，将第三掩模堆叠图案化以在第三掩模堆叠的顶层内形成第三开口，在俯视图中，第三开口与第一开口和第二开口重叠，将与第二开口重叠的第三开口的一部分转移至第二掩模堆叠的底层，藉此在第二掩模堆叠的底层内形成第四开口。此外，半导体结构的制造方法还包含将与第一开口重叠的第四开口的一部分转移至介电层，藉此在介电层内形成第五开口，第五开口部分地延伸至介电层内。此半导体结构的制造方法更包含将第五开口延伸至介电层内，藉此形成延伸的第五开口，延伸的第五开口暴露出导电部件，沉积导电材料至延伸的第五开口内。
附图说明
通过以下的详述配合所附附图，可以更加理解本公开实施例的内容。需强调的是，根据工业上的标准惯例，许多部件并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A-图8C是根据一些实施例，说明半导体结构的制造中各个中间阶段的俯视图和剖面示意图；
图9是根据一些实施例，说明形成半导体结构的方法的流程图；
图10A-图19C是根据一些实施例，说明半导体结构的制造中各个中间阶段的俯视图和剖面示意图；
图20是根据一些实施例，说明形成半导体结构的方法的流程图。
附图标记说明：
100、1000～半导体结构；
101、1001～基底；
103、1003～有源及/或无源装置；
105、1005～互连结构；
109、1090……109M-1、109M、1009、10090……1009M-1、1009M～金属化层；
111、1110、1111……111M-1、111M、1011、10110、10111……1011M-1、1011M～介电层；
1131……113M-1、113M、10131……1013M-1、1013M～导电线路；
1150、10150～导电插塞；
1151……115M-1、115M、10151……1015M-1、1015M～导电穿孔；
115Mb、1015Mb～底面；
115Mt、1015Mt～顶面；
117、1017～蚀刻停止层；
119、1019～第一掩模堆叠；
1191、1231、1251、2031、3031、10191、10231、10251、11031、12031、13031～底层；
1192、1232、1252、2032、3032、10192、10252、11032、12032、13032～中间层；
1193、1233、1253、2033、3033、10193、10234、10253、11033、12033、13033～顶层；
121、127、201、205、301、305、305S、501、701、703、1021、1027、1101、1105、1201、1205、1205s、1301、1305、1401、1501、1601、1801、1803～开口；
121B、703b、1021B、1601B、1803b～底部；
123、1023～第二掩模堆叠；
125、1025～第一参层掩模；
203、1103～第二参层掩模；
303、1203～第三参层掩模；
703t、1803t～顶部；
900、2000～方法；
901、903、905、907、909、911、913、915、917、919、2001、2003、2005、2007、2009、2011、2013、2015、2017、2019、2021～步骤；
10232～第一中间层；
10233～第二中间层；
1303～第四参层掩模；
W1、W2、W3、W4、W5、W6、W7、W8、W9～宽度；
P1、P2、P5、P6～间距。
具体实施方式
以下公开提供了很多不同的实施例或范例，用于实施本公开实施例的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例的说明。当然，这些仅仅是范例，并非用以限定本公开。举例而言，叙述中若提及第一部件形成于第二部件之上，可能包含第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本公开实施例在各种范例中可重复参考数字及/或字母，此重复是为了简化和清楚，并非在讨论的各种实施例及/或组态之间指定其关系。
再者，空间上相关的措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的用语可用于此，使得描述图中所示的一元件或部件与其他元件或部件之间的关系更容易。此空间上相关的措辞意欲包含除附图描绘的方向外，使用或操作中的装置的不同方向。装置可以其他方向定位(旋转90度或其他定位方向)，且在此使用的空间相关描述可同样依此解读。
实施例将根据特定的背景作描述，亦即使用自我对准(self-aligned)的工艺以在半导体结构内形成互连。在此所讨论的各种实施例可形成具有缩小尺寸和间距的互连，且减缓或避免在光刻过程中重叠偏移(overlay shift)所造成的效应，例如穿孔引起的金属架桥(via-induced-metal-bridge，VIMB)和穿孔至穿孔的漏电流(via-to-via leakage)缺陷。再者，在此所讨论的各种实施例可改善时间相依的介电质崩溃(time dependentdielectric breakdown，TDDB)窗(window)。应该注意的是，在此所讨论的各种实施例不限于在半导体结构内形成互连，也可用来形成其他具有缩小的间距且具有重叠位移问题的结构。
图1A-图8C是根据一些实施例，说明半导体结构100的制造中的各个中间阶段。图1A-图8C说明俯视图和剖面示意图，其中「A」图代表俯视图，「B」图代表沿着各自的「A」图中线B-B’的第一剖面示意图，而「C」图代表沿着各自的「A」图中线C-C’(与线B-B’平行且分隔)的第二剖面示意图。
图1A、图1B和图1C显示了半导体结构100的一部分，半导体结构100可为集成电路制造过程中的中间结构。一些实施例中，半导体结构100可包括基底101，基底101可包括，例如块状硅，掺杂或未掺杂，或绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底的有源层。一般而言，SOI基底包括一层半导体材料，例如形成在绝缘层上的硅。绝缘层可例如为埋藏氧化(buried oxide，BOX)层或氧化硅层。绝缘层提供于基底上，例如硅或玻璃基底。或者，基底101可包含另一元素半导体，例如锗(Ge)；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或前述的组合。也可使用其他基底，例如多层(multi-layered)或梯度变化的(gradient)基底。
一些实施例中，在基底101上形成一或多个有源及/或无源元件103(作为图1B和图1C中说明的单一晶体管)。一或多个有源及/或无源元件103可包含各种N型金属氧化物半导体(N-type metal-oxide semiconductor，NMOS)及/或P型金属氧化物半导体(P-typemetal-oxide semiconductor，PMOS)元件，例如晶体管、电容、电阻、二极管、光电二极管、熔断器及相似的元件。本领域技术人员可理解，上述的范例仅为了说明的目的而提供，并非用以限制本公开实施例于任何方式。其他的电路也可对于给定的应用而适当使用。
一些实施例中，在一或多个有源及/或无源元件103和基底101上形成互连结构105。互连结构105电性连接一或多个有源及/或无源元件103，以在半导体结构100内形成功能性电路。互连结构105可包括一或多个金属化层(metallization layer)1090至109M，其中M+1为一或多个金属化层1090至109M的数量。一些实施例中，M的数值可根据半导体结构100的设计规格而变。在下文中，一或多个金属化层1090至109M也可统称为一或多个金属化层109。一或多个金属化层1090至109M包括其各自的一或多个介电层1110至111M。
一些实施例中，介电层1110为层间介电(inter-layer dielectric，ILD)层，且介电层1111至111M为金属间介电(inter-metal dielectric，IMD)层。层间介电(ILD)层和金属间介电(IMD)层可包含设置于导电部件之间，且具有例如小于约4.0或甚至2.0的介电常数(k值)的低介电常数的介电材料。一些实施例中，层间介电层和金属间介电层可由例如为磷硅酸盐玻璃(phosphate silicate glass，PSG)、硼磷硅酸盐玻璃(boron phosphatesilicate glass，BPSG)、氟硅玻璃(fluorinated silica glass，FSG)、碳氧化硅(SiOxCy)、旋涂式玻璃(spin-on-glass)、旋涂式高分子(spin-on-polymers)、碳化硅材料、前述的化合物、前述的组成物、前述的组合或相似的材料制成，可由任何合适的方法来形成，例如旋转涂布法(spin-on coating)、化学气相沉积法(chemical vapor deposition，CVD)、等离子体增强化学气相沉积法(plasma enhanced CVD，PECVD)或相似的方法。
一些实施例中，可在相邻的介电层1110至111M之间形成蚀刻停止层(未绘示)。在说明的实施例中，在介电层111M-1和111M之间形成蚀刻停止层(etch stop layer，ESL)117。蚀刻停止层有助于将介电层1110至111M图案化以在介电层1110至111M内形成开口。蚀刻停止层的材料以蚀刻停止层的蚀刻速率小于对应的介电层1110至111M的蚀刻速率为目的做选择。在一实施例中，蚀刻停止层117的蚀刻速率小于介电层111M的蚀刻速率。一些实施例中，蚀刻停止层117可包括一或多层介电材料。合适的介电材料可包含氧化物(例如氧化硅、氧化铝或相似的氧化物)、氮化物(例如氮化硅(SiN)或相似的氮化物)、氮氧化物(例如氮氧化硅(SiON)或相似的氮氧化物)、碳氧化物(例如碳氧化硅(SiOC)或相似的碳氧化物)、碳氮化物(例如碳氮化硅(SiCN)或相似的碳氮化物)、前述的组合或相似的材料，且可使用旋转涂布法、化学气相沉积法(CVD)、等离子体增强化学气相沉积法(PECVD)、原子层沉积法(atomic layer deposition，ALD)、相似的方法或前述的组合形成。在一实施例中，蚀刻停止层117包括碳氧化硅(SiOC)层和位于碳氧化硅(SiOC)层之上的氧化铝层。
一些实施例中，介电层1110包括导电插塞(plug)1150，且介电层1111至111M-1包括一或多个导电互连，例如导电线路1131至113M-1和其各自的导电穿孔(via)1151至115M-1。导电插塞1150将一或多个有源及/或无源元件103电性耦接至导电线路1131至113M-1和导电穿孔1151至115M-1。如以下详述，在介电层111M内形成导电线路113M和导电穿孔115M(未显示于图1A、图1B和图1C，请参照图8A、图8B和图8C)。
一些实施例中，使用任何合适的方法，例如镶嵌法(damascene)、双重镶嵌法(dualdamascene)或相似的方法，以形成导电插塞1150、导电线路1131至113M-1和导电穿孔1151至115M-1。导电插塞1150、导电线路1131至113M-1和导电穿孔1151至115M-1可包括导电材料，例如铜、铝、钨、前述的组合或相似的材料。导电插塞1150、导电线路1131至113M-1和导电穿孔1151至115M-1可还包括一或多个阻挡/粘着层(未绘示)，以保护各自的介电层1110至111M免于扩散侵入和金属中毒(metallic poisoning)。一或多个阻挡/粘着层可包括钛、氮化钛、钽、氮化钽或相似的材料，且可使用物理气相沉积法(physical vapor deposition，PVD)、化学气相沉积法(CVD)、原子层沉积法(ALD)或相似的方法而形成。在一实施例中，形成导电插塞1150、导电线路1131至113M-1和导电穿孔1151至115M-1的步骤可包含在各自的介电层1110至111M内形成开口，在开口内沉积阻挡/粘着层，在阻挡/粘着层上沉积合适的导电材料的籽晶层(seed layer)，并将合适的导电材料填入开口，举例而言，通过电镀(plating)或其他合适的方法。然后实施化学机械研磨(chemical mechanical polishing，CMP)以移除过量填充开口的多余的材料。
再参照图1A、图1B和图1C，在介电层111M上形成第一掩模堆叠(mask layer)119，一些实施例中，第一掩模堆叠119包括一或多个掩模层。在说明的实施例中，第一掩模堆叠119包括底层1191、底层1191上的中间层1192、和中间层1192上的顶层1193。底层1191可为抗反射涂布(anti-reflective coating，ARC)层，例如无氮抗反射涂布(nitrogen free ARC，NFARC)层或相似的层，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，底层1191的厚度可在约
Figure BDA0001251805220000081
至约
Figure BDA0001251805220000082
之间。中间层1192可包括氮化物，例如氮化硅(SiN)、氮化钛(TiN)、氮化钽(TaN)或相似的氮化物，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，中间层1192的厚度可在约
Figure BDA0001251805220000083
至约
Figure BDA0001251805220000084
之间。顶层1193可包括氧化物，例如氧化硅或相似的氧化物，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，顶层1193的厚度可在约
Figure BDA0001251805220000085
至约
Figure BDA0001251805220000086
之间。在其他实施例中，可省略底层1191和顶层1193，在这样的实施例中，第一掩模堆叠119可包括一层氮化物材料。
将第一掩模堆叠119图案化以在第一掩模堆叠119内形成开口121。第一掩模堆叠119可使用合适的光刻和蚀刻方法来图案化。一些实施例中，开口121延伸穿过顶层1193和中间层1192，且暴露出底层1191。在其他实施例中，开口121可部分或完全延伸穿过底层1191，使得开口121的底部121B在底层1191内或可暴露出介电层111M。一些实施例中，开口121的宽度W1可在约10nm至约22nm之间，且开口121的间距P1可在约20nm至约44nm之间。在说明的实施例中，每一个开口1021在俯视图中具有矩形的形状，使得每一个矩形形状的长边平行于X方向，且每一个矩形形状的短边平行于Y方向，X方向垂直于Y方向。开口121如图1A所示的特定图案仅为了说明而绘示，根据半导体结构100的设计规格，可在第一掩模堆叠119内形成各种不同的图案。如以下详述，将开口121转移(transferred)至介电层111M以形成导电互连例如导电线路的开口。
再参照图1A、图1B和图1C，在第一掩模堆叠119上形成第二掩模堆叠123。一些实施例中，第二掩模堆叠123包括一或多层掩模层。在说明的实施例中，第二掩模堆叠123包括底层1231、底层1231上的中间层1232、和中间层1232上的顶层1233。底层1231可包括有机材料，例如旋涂式碳(spin-on carbon，SOC)材料或相似的材料，且可使用旋转涂布法、化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，底层1231的厚度可在约
Figure BDA0001251805220000091
至约
Figure BDA0001251805220000092
之间，例如约
Figure BDA0001251805220000093
中间层1232可包括氮化物材料，例如氮化硅(SiN)、氮氧化硅(SiON)、氮化钛(TiN)、氮化钽(TaN)或相似的材料，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，中间层1232的厚度可在约
Figure BDA0001251805220000094
至约
Figure BDA0001251805220000095
之间，例如约
Figure BDA0001251805220000096
顶层1233可包括氧化物材料，例如氧化硅或相似的材料，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，顶层1233的厚度可在约
Figure BDA0001251805220000097
至约
Figure BDA0001251805220000098
之间，例如约
Figure BDA0001251805220000099
如以下详述，将第二掩模堆叠123图案化以在第二掩模堆叠123内形成开口。随后，将开口的一部分转移至介电层111M，以在介电层111M内形成穿孔开口，在穿孔开口内填入合适的导电材料以形成导电互连，例如导电穿孔。
再参照图1A、图1B和图1C，在第二掩模堆叠123上形成第一参层(tri-layer)掩模125。一些实施例中，第一参层掩模125包括底层1251、底层1251上的中间层1252、和中间层1252上的顶层1253。一些实施例中，底层1251可包括有机材料，例如旋涂式碳材料或相似的材料，且可使用旋转涂布法、化学气相沉积法、原子层沉积法或相似的方法形成。一些实施例中，底层1251的厚度可在约
Figure BDA00012518052200000910
至约
Figure BDA00012518052200000911
之间，例如约
Figure BDA00012518052200000912
中间层1252可包括无机材料，可为氮化物(例如SiN、TiN、TaN或相似的材料)、氮氧化物(例如SiON)、氧化物(例如氧化硅)或相似的材料，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，中间层1252的厚度可在约
Figure BDA0001251805220000101
至约
Figure BDA0001251805220000102
之间，例如约
Figure BDA0001251805220000103
顶层1253可包括有机材料，例如光致抗蚀剂材料，且可使用旋转涂布法或相似的方法而形成。一些实施例中，顶层1253的厚度可在约
Figure BDA0001251805220000104
至约
Figure BDA0001251805220000105
之间，例如约
Figure BDA0001251805220000106
一些实施例中，中间层1252的蚀刻速率高于顶层1253的蚀刻速率，且顶层1253作为将中间层1252图案化的蚀刻掩模。底层1251的蚀刻速率高于中间层1252的蚀刻速率，且中间层1252作为将底层1251图案化的蚀刻掩模。
一些实施例中，将顶层1253图案化以在顶层1253内形成开口127。使用合适的光刻技术将顶层1253图案化。一些实施例中，顶层1253包括光致抗蚀剂材料，光致抗蚀剂材料受照射(曝光)和显影，以移除部分的光致抗蚀剂材料。一些实施例中，开口127的宽度W2在约10nm至约44nm之间。在说明的实施例中，每一个开口127在俯视图中具有矩形的形状，使得每一个矩形形状的长边平行于Y方向，且每一个矩形形状的短边平行于X方向。再者，在俯视图中，开口127与开口121重叠。开口127如图1A所示的特定图案仅为了说明而绘示，且根据半导体结构100的设计规格，可在顶层1253内形成各种不同的图案。一些实施例中，开口127的宽度W2可大体上等于开口121的宽度W1。在其他实施例中，开口127的宽度W2可不同于开口121的宽度W1。
再参照图2A、图2B和图2C，在第二掩模堆叠123上实施第一图案化工艺，以将第一参层掩模125内的开口127(参照图1A、图1B和图1C)转移至第二掩模堆叠123。第一图案化工艺在第二掩模堆叠123的顶层1233内形成开口201。一些实施例中，第一图案化工艺包括一或多道以第一参层掩模125为蚀刻掩模的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，第二掩模堆叠123的顶层1233内的开口201具有与第一参层掩模125的顶层1233内的各自的开口127(参照图1A、图1B和图1C)约略相同的尺寸和相同的间距。再者，在说明的实施例中，开口201与开口121在俯视图中重叠，且开口201的图案与开口127的图案在俯视图中相同。在第一图案化工艺中，可消耗第一参层掩模125的顶层1253、中间层1252和底层1251。在第一图案化工艺之后，若在第二掩模堆叠123上留下第一参层掩模125的顶层1253、中间层1252和底层1251的任何残余物，则前述的残余物也可被移除。
再参照图2A、图2B和图2C，在第二掩模堆叠123上形成第二参层掩模203。一些实施例中，第二参层掩模203包括底层2031、底层2031上的中间层2032、和中间层2032上的顶层2033。一些实施例中，第二参层掩模203的底层2031、中间层2032和顶层2033的形成可分别使用与第一参层掩模125的底层1251、中间层1252和顶层1253相似的材料和方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层2031的厚度可在约
Figure BDA0001251805220000111
至约
Figure BDA0001251805220000112
之间，例如约
Figure BDA0001251805220000113
中间层2032的厚度可在约
Figure BDA0001251805220000114
至约
Figure BDA0001251805220000115
之间，例如约
Figure BDA0001251805220000116
以及顶层2033的厚度可在约
Figure BDA0001251805220000117
至约
Figure BDA0001251805220000118
之间，例如约
Figure BDA0001251805220000119
将第二参层掩模203的顶层2033图案化以在第二参层掩模203的顶层2033内形成开口205。一些实施例中，第二参层掩模203的顶层2033的图案化可使用与第一参层掩模125的顶层1253相似的方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，开口205的宽度W3是在约10nm至约44nm之间。一些实施例中，开口201的宽度W2可大体等于开口205的宽度W3。在其他实施例中，开口201的宽度W2可不同于开口205的宽度W3。在说明的实施例中，开口205在俯视图中具有矩形的形状，使得矩形形状的长边平行于Y方向，且矩形形状的短边平行于X方向。再者，开口205插入于开口201之间，且开口201和开口205形成具有间距P2的图案。一些实施例中，间距P2在约20nm至约88nm之间。此外，开口205与开口121在俯视图中重叠。一些实施例中，间距P2可大体上等于间距P1。在其他实施例中，间距P2可不同于间距P1。
参照图3A、图3B和图3C，在第二掩模堆叠123上实施第二图案化工艺，以将第二参层掩模203内的开口205(参照图2A、图2B和图2C)转移至第二掩模堆叠123。第二图案化工艺在第二掩模堆叠123的顶层1233内形成开口301。一些实施例中，第二图案化工艺包括一或多道以第二参层掩模203为蚀刻掩模的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，第二掩模堆叠123的顶层1233内的开口301具有与第二参层掩模203的顶层2033内的开口205(参照图2A、图2B和图2C)约略相同的尺寸。在第二图案化工艺中，可消耗第二参层掩模203的顶层2033、中间层2032和底层2031。在第二图案化工艺之后，若在第二掩模堆叠123上留下第二参层掩模203的顶层2033、中间层2032和底层2031的任何残余物，则前述的残余物也可被移除。
在说明的实施例中，开口301在俯视图中具有矩形的形状，使得矩形形状的长边平行于Y方向，且矩形形状的短边平行于X方向。开口301插入于开口201之间，且开口201和开口301形成具有间距P2的图案。开口201和开口301在俯视图中与开口121重叠。如下详述，开口121用以对齐于随后在Y方向上形成的导电穿孔，且开口201和301用以对齐于随后在X方向上形成的导电穿孔。如上详述，使用两道图案化工艺以在第二掩模堆叠123的顶层1233内形成开口201和301。一些实施例中，使用多道图案化工艺可避免在图案化开口201和301时的光学邻近效应(opticalproximity effect)。
再参照图3A、图3B和图3C，在第二掩模堆叠123上形成第三参层掩模303。一些实施例中，第三参层掩模303包括底层3031、底层3031上的中间层3032、和中间层3032上的顶层3033。一些实施例中，第三参层掩模303的底层3031、中间层3032和顶层3033可分别使用与第一参层掩模125的底层1251、中间层1252和顶层1253相似的材料和方法(如上所述，参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层3031的厚度可在约
Figure BDA0001251805220000121
至约
Figure BDA0001251805220000122
之间，例如约
Figure BDA0001251805220000123
中间层3032的厚度可在约
Figure BDA0001251805220000124
至约
Figure BDA0001251805220000125
之间，例如约
Figure BDA0001251805220000126
且顶层3033的厚度可在约
Figure BDA0001251805220000127
至约
Figure BDA0001251805220000128
之间，例如约
Figure BDA0001251805220000129
将第三参层掩模303的顶层3033图案化以在顶层3033内形成开口305。一些实施例中，第三参层掩模303的顶层3033的图案化可使用与第一参层掩模125的顶层1253相似的方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复赘述。一些实施例中，开口305的宽度W4是在约20nm至约88nm之间。在一实施例中，宽度W4大于宽度W1、W2和W3。在其他实施例中，宽度W4可大体等于宽度W1、W2或W3。在说明的实施例中，开口305在俯视图中与开口121、201和301重叠，使得每一个开口305与开口121其中一者以及开口201和301其中一者重叠。为了说明，图3A中开口305与开口121、201和301重叠的部分以斜线表示。在说明的实施例中，开口305在俯视图中具有圆形的形状。在其他实施例中，开口305在俯视图中可具有其他合适的形状，例如椭圆形、正方形、矩形、多边形或相似的形状。
如下详述，将开口305的斜线部分转移至介电层111M，以在介电层111M内形成穿孔开口，在穿孔开口内填入合适的导电材料以形成导电互连，例如导电穿孔。一些实施例中，由于光刻工艺的变化，第三参层掩模303的顶层3033内的开口305可能自预期的位置偏移。偏移的开口305s如图3A所示，此开口305S的中心自预期位置(未偏移的开口305的中心)在X方向上偏移了距离Δx，且在Y方向上偏移了距离Δy。由于偏移的开口305S与开口121和开口301的重叠决定了导电穿孔的开口，若Y方向上的最大重叠位移Δymax小于相邻两开口121之间的距离，且X方向上的最大重叠位移Δxmax小于开口301和其相邻的开口201之间的距离，则可减少偏移的开口305S的未预期的重叠位移。一些实施例中，X方向上的最大重叠位移Δxmax在约5nm至约22nm之间，且Y方向上的最大重叠位移Δymax在约5nm至约11nm之间。
参照图4A、图4B和图4C，将第二掩模堆叠123的中间层1232和底层1231图案化以形成开口401。一些实施例中，图案化工艺可包含以第三参层掩模303(参照图3A、图3B和图3C)和第二掩模堆叠123的顶层1233为组合蚀刻掩模的一或多道的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，开口401在俯视图的X方向上与开口201和301对齐(参照图3A、图3B和图3C)，开口401的形状由开口305与开口201和301的重叠所决定。再者，开口401暴露出第一掩模堆叠119，使得每一个开口401暴露出对应的开口121的底部121B和第一掩模堆叠119的顶层1193的一部分。一些实施例中，每一个开口401暴露出第一掩模堆叠119的底层1191的一部分。在其他实施例中，每一个开口401暴露出介电层111M的一部分。一些实施例中，在形成开口401的图案化工艺中，可部分或完全消耗第二掩模堆叠123的顶层1233和中间层1232。在图案化工艺之后，若在第二掩模堆叠123的底层1231上留下第二掩模堆叠123的顶层1233和中间层1232的任何残余物，则前述的残余物也可被移除，如图5A、图5B和图5C所示。
再参照图5A、图5B和图5C，实施介电层111M的第一图案化工艺以在介电层111M内形成开口501。一些实施例中，第一图案化工艺可包含以第二掩模堆叠123的底层1231和第一掩模堆叠119的顶层1193为组合蚀刻掩模的一或多道蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，开口501在俯视图的Y方向上与开口121对齐，开口501的形状由开口401与开口121的重叠(参照图4A、图4B和图4C)所决定。一些实施例中，开口501部分地延伸穿过介电层111M，使得开口501的底部501B在介电层111M内。
参照图6A、图6B和图6C，一些实施例中，在形成开口501的第一图案化工艺期间，可部分或完全消耗第二掩模堆叠123的底层1231(参照图5A、图5B和图5C)。在第一图案化工艺之后，若在第一掩模堆叠119上留下第二掩模堆叠123的底层1231的任何残余物，则前述的残余物也可被移除，以暴露出开口121。
参照图7A、图7B和图7C，实施介电层111M和蚀刻停止层117的第二图案化工艺，以在介电层111M和蚀刻停止层117内形成开口701和703。一些实施例中，第二图案化工艺可包含以第一掩模堆叠119的顶层1193为蚀刻掩模的一或多道蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。第二图案化工艺将开口121延伸至介电层111M内，以在介电层111M内形成开口701，且将开口501(参照图6A、图6B和图6C)更延伸至介电层111M和蚀刻停止层117内以形成开口703。一些实施例中，开口703暴露出金属化层109M-1的导电线路113M-1。因此，开口703与开口701对齐。开口701和开口703也可分别被称为线路开口701或穿孔开口703。一些实施例中，穿孔开口703的宽度随着穿孔开口703往对应的导电线路113M-1延伸而缩小。再者，穿孔开口703的俯视形状也随着穿孔开口703往对应的导电线路113M-1延伸而改变。在说明的实施例中，穿孔开口703的顶部703t的俯视形状为角落尖锐的正方形，而穿孔开口703的底部703b的俯视形状为角落圆弧的正方形。在其他实施例中，穿孔开口703的顶部703t的俯视形状可为矩形、多边形或相似的形状，具有尖锐或圆弧的角落，且穿孔开口703的底部703b的俯视形状可为圆形、椭圆形或矩形、多边形或相似的形状，具有尖锐或圆弧的角落。
参照图8A、图8B和图8C，以合适的导电材料填入线路开口701和穿孔开口703，以形成导电线路113M和导电穿孔115M。合适的导电材料可包含铜、铝、钨、前述的组合、前述的合金或相似的材料。导电线路113M和导电穿孔115M可还包括一或多层阻挡/粘着层(未绘示)，以保护介电层111M免于被扩散侵入和金属中毒。此一或多层阻挡/粘着层可包括钛、氮化钛、钽、氮化钽或相似的材料，且可使用物理气相沉积法、化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，形成导电线路113M和导电穿孔115M的步骤可包含在线路开口701的侧壁和底部上以及穿孔开口703的侧壁和底部上沉积一或多层的阻挡/粘着层，在一或多层的阻挡/粘着层上沉积合适的导电材料的籽晶层(seed layer)，以及将合适的导电材料填入线路开口701和穿孔开口703，举例而言，通过电镀或其他合适的方法。随后，移除过量填充线路开口701的多余的材料，以暴露出介电层111M的顶面。一些实施例中，可使用化学机械研磨(CMP)工艺、研磨(grinding)工艺、蚀刻工艺、相似的工艺或前述的组合以移除多余的材料。
再参照图8A、图8B和图8C，相似于开口703，导电穿孔115M的宽度随着导电穿孔115M往对应的导电线路113M-1延伸而缩小。再者，导电穿孔115M的俯视形状也随着导电穿孔115M往对应的导电线路113M-1延伸而改变。在说明的实施例中，导电穿孔115M的顶面115Mt的俯视形状为角落尖锐的正方形，而导电穿孔115M的底面115Mb的俯视形状为角落圆弧的正方形。在其他实施例中，导电穿孔115M的顶面115Mt的俯视形状可为矩形、多边形或相似的形状，具有尖锐或圆弧的角落，且导电穿孔115M的底面115Mb的俯视形状可为圆形、椭圆形或矩形、多边形或相似的形状，具有尖锐或圆弧的角落。
一些实施例中，金属化层109M可为互连结构105的最后一层金属化层，且金属化层109M的形成完成了互连结构105的形成。在其他实施例中，金属化层109M可为互连结构105的中间金属化层。在这样的实施例中，在金属化层109M上形成额外的金属化层直至完成互连结构105的形成。一些实施例中，在互连结构105的形成完全之后，可在半导体结构100上实施更多的工艺步骤。这些更多的工艺步骤可包含接触垫和互连结构105上一或多层的钝化层(passivation layer)的形成、接触垫上的凸块下金属层(under-bump metallizations，UBMs)的形成，以及凸块下金属层上的连接器(connector)的形成。随后，可将半导体结构100切割为可进行各种封装工艺的分离的晶粒(die)。
图9是根据一些实施例，说明形成半导体结构的方法900的流程图。方法900自步骤901开始，如上所述并参照图1A、图1B和图1C，在介电层(如图1A、图1B和图1C中所示的介电层111M)上形成第一掩模堆叠(如图1A、图1B和图1C中所示的第一掩模堆叠119)。在步骤903中，如上所述并参照图1A、图1B和图1C，将第一掩模堆叠图案化以形成第一开口(如图1A、图1B和图1C中所示的开口121)。在步骤905中，如上所述并参照图1A、图1B和图1C，在第一掩模堆叠上形成第二掩模堆叠(如图1A、图1B和图1C中所示的第二掩模堆叠123)。在步骤907中，如上所述并参照图1A-图3C，将第二掩模堆叠的顶层(如图3A、图3B和图3C中所示的顶层1233)图案化以形成第二开口(如图3A、图3B和图3C中所示的开口201和301)。在步骤909中，如上所述并参照图3A、图3B和图3C，在第二掩模堆叠上形成第三掩模堆叠(如图3A、图3B和图3C中所示的第三参层掩模303)。在步骤911中，如上所述并参照图3A、图3B和图3C，将第三掩模堆叠图案化以形成第三开口(如图3A、图3B和图3C中所示的开口305)。在步骤913中，如上所述并参照图4A、图4B和图4C，使用第三掩模堆叠和第二掩模堆叠的顶层作为组合掩模，将第二掩模堆叠的底层(如图4A、图4B和图4C中所示的底层1231)图案化。在步骤915中，如上所述并参照图5A、图5B和图5C，使用第二掩模堆叠的底层和第一掩模堆叠作为组合掩模，将介电层(如图5A、图5B和图5C中所示的介电层111M)图案化。在步骤917中，如上所述并参照图7A、图7B和图7C，使用第一掩模堆叠作为掩模，将介电层进一步图案化以形成第四开口(如图7A、图7B和图7C中所示的开口701和703)。在步骤919中，如上所述并参照图8A、图8B和图8C，将导电材料填入第四开口。
图10A-图19C是根据一些实施例，说明半导体结构1000的制造的各个中间阶段。图10A-图19C说明俯视图和剖面示意图，其中「A」图代表俯视图，「B」图代表沿着各自的「A」图中线B-B’的第一剖面示意图，而「C」图代表沿着各自的「A」图中线C-C’(与线B-B’平行且分隔)的第二剖面示意图。在上述参考图1A-图8C的实施例中，使用单一图案化工艺(参照图4A、图4B和图4C)将开口305(参照图3A、图3B和图3C)转移至第二掩模堆叠123。在下述参考图10A-图19C的实施例中，使用多重图案化工艺将与开口305相似的开口转移至与第二掩模堆叠123相似的掩模堆叠。
参照图10A、图10B和图10C，说明一部分的半导体结构1000。半导体结构1000可为集成电路制造过程的中间结构。一些实施例中，半导体结构1000可包括基底1001。基底1001可包括与上述参照图1A、图1B和图1C的基底101相似的材料，为了叙述简便起见，在此便不重复叙述。
一些实施例中，在基底1001上形成一或多个有源及/或无源元件1003(作为图10B和图10C中说明的单一晶体管)。一或多个有源及/或无源元件1003可包含与上述参照图1A、图1B和图1C的一或多个有源及/或无源元件103相似的有源及/或无源元件，为了叙述简便起见，在此便不重复叙述。本领域技术人员可理解，上述的范例仅为了说明的目的而提供，并非用以限制本公开实施例于任何方式。其他的电路也可对于给定的应用而适当使用。
一些实施例中，在一或多个有源及/或无源元件1003和基底1001上形成互连结构1005。互连结构1005电性连接一或多个有源及/或无源元件1003，以在半导体结构1000内形成功能性电路。互连结构1005可包括一或多个金属化层(metallization layer)10090至1009M，其中M+1为一或多个金属化层10090至1009M的数量。一些实施例中，M的数值可根据半导体结构1000的设计规格而变。在下文中，一或多个金属化层10090至1009M也可统称为一或多个金属化层1009。一或多个金属化层10090至1009M包括其各自的一或多个介电层10110至1011M。
一些实施例中，介电层10110为层间介电(ILD)层，且介电层10111至1011M为金属间介电(IMD)层。介电层10110至1011M的形成可使用与上述参照图1A、图1B和图1C的介电层1110至111M相似的方法和材料，为了叙述简便起见，在此便不重复叙述。
一些实施例中，可在相邻的介电层10110至1011M之间形成蚀刻停止层(未绘示)。在说明的实施例中，在介电层1011M-1和1011M之间形成蚀刻停止层(ESL)1017。蚀刻停止层有助于将介电层10110至1011M图案化以在介电层10110至1011M内形成开口。蚀刻停止层的材料以蚀刻停止层的蚀刻速率小于对应的介电层10110至1011M的蚀刻速率为目的做选择。在一实施例中，蚀刻停止层1017的蚀刻速率小于介电层1011M的蚀刻速率。一些实施例中，蚀刻停止层1017的形成可使用与上述参照图1A、图1B和图1C的蚀刻停止层117相似的方法和材料，为了叙述简便起见，在此便不重复叙述。在一实施例中，蚀刻停止层1017包括碳氧化硅(SiOC)层和位于碳氧化硅(SiOC)层之上的氧化铝层。
一些实施例中，介电层10110包括导电插塞(plug)10150，且介电层10111至1011M-1包括一或多个导电互连，例如导电线路10131至1013M-1和其各自的导电穿孔(via)10151至1015M-1。导电插塞10150将一或多个有源及/或无源元件1003电性耦接至导电线路10131至1013M-1和导电穿孔10151至1015M-1。如以下详述，在介电层1011M内形成导电线路1013M和导电穿孔1015M(未显示于图10A、图10B和图10C，请参照图19A、图19B和图19C)。
一些实施例中，导电插塞10150、导电线路10131至1013M-1和导电穿孔10151至1015M-1的形成可使用与上述参照图1A、图1B和图1C的导电插塞1150、导电线路1131至113M-1和导电穿孔1151至115M-1相似的方法和材料，为了叙述简便起见，在此便不重复叙述。导电插塞10150、导电线路10131至1013M-1和导电穿孔10151至1015M-1可还包括一或多个阻挡/粘着层(未绘示)，以保护各自的介电层10110至1011M免于扩散侵入和金属中毒。
再参照图10A、图10B和图10C，在介电层1011M上形成第一掩模堆叠(mask stack)1019，一些实施例中，第一掩模堆叠1019包括一或多个掩模层。在说明的实施例中，第一掩模堆叠1019包括底层10191、底层10191上的中间层10192、和中间层10192上的顶层10193。第一掩模堆叠1019的底层10191、中间层10192和顶层10193的形成可各自使用与上述参照图1A、图1B和图1C的第一掩模堆叠119的底层1191、中间层1192和顶层1193相似的方法和材料，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层10191的厚度可在约
Figure BDA0001251805220000191
至约
Figure BDA0001251805220000192
之间，中间层10192的厚度可在约
Figure BDA0001251805220000193
至约
Figure BDA0001251805220000194
之间，且顶层10193的厚度可在约
Figure BDA0001251805220000195
至约
Figure BDA0001251805220000196
之间。在其他实施例中，可省略底层10191和顶层10193，在这样的实施例中，第一掩模堆叠1019可包括一层氮化物材料。
将第一掩模堆叠1019图案化以在第一掩模堆叠1019内形成开口1021。第一掩模堆叠1019可使用合适的光刻和蚀刻方法来图案化。一些实施例中，开口1021延伸穿过顶层10193和中间层10192，且暴露出底层10191。在其他实施例中，开口1021可部分或完全延伸穿过底层10191，使得开口1021的底部1021B在底层10191内或可暴露出介电层1011M。一些实施例中，开口1021的宽度W5可在约10nm至约22nm之间，且开口1021的间距P5可在约20nm至约44nm之间。在说明的实施例中，每一个开口1021在俯视图中具有矩形的形状，使得每一个矩形形状的长边平行于X方向，且每一个矩形形状的短边平行于Y方向，X方向垂直于Y方向。开口1021如图10A所示的特定图案仅为了说明而绘示，根据半导体结构1000的设计规格，可在第一掩模堆叠1019内形成各种不同的图案。如以下详述，将开口1021转移至介电层1011M以形成导电互连例如导电线路的开口。
再参照图10A、图10B和图10C，在第一掩模堆叠1019上形成第二掩模堆叠1023。一些实施例中，第二掩模堆叠1023包括一或多层掩模层。在说明的实施例中，第二掩模堆叠1023包括底层10231、底层10231上的第一中间层10232、第一中间层10232上的第二中间层10233、和第二中间层10233上的顶层10234。底层10231可包括有机材料，例如旋涂式碳(SOC)材料或相似的材料，且可使用旋转涂布法、化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，底层10231的厚度可在约
Figure BDA0001251805220000197
至约
Figure BDA0001251805220000198
之间，例如约
Figure BDA0001251805220000199
第一中间层10232和顶层10234可包括氧化物材料，例如氧化硅或相似的材料，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，第一中间层10232的厚度可在约
Figure BDA00012518052200001910
至约
Figure BDA00012518052200001911
之间，例如约
Figure BDA00012518052200001912
顶层10234的厚度可在约
Figure BDA00012518052200001913
至约
Figure BDA0001251805220000201
之间，例如约
Figure BDA0001251805220000202
第二中间层10233可包括氮化物材料，例如氮化硅(SiN)、氮氧化钛(SiON)、氮化钛(TiN)、氮化钽(TaN)或相似的材料，且可使用化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，第二中间层10233的厚度可在约
Figure BDA0001251805220000203
至约
Figure BDA0001251805220000204
之间，例如约
Figure BDA0001251805220000205
如以下详述，将第二掩模堆叠1023图案化以在第二掩模堆叠1023内形成开口1021。随后，将开口的一部分转移至介电层1011M，以在介电层1011M内形成穿孔开口，在穿孔开口内填入合适的导电材料以形成导电互连，例如导电穿孔。
再参照图10A、图10B和图10C，在第二掩模堆叠1023上形成第一参层掩模1025。一些实施例中，第一参层掩模1025包括底层10251、底层10251上的中间层10252、和中间层10252上的顶层10253。一些实施例中，第一参层掩模1025的底层10251、中间层10252和顶层10253的形成可各自使用与上述参照图1A、图1B和图1C的第一参层掩模125的底层1251、中间层1252和顶层1253相似的方法和材料，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层10251的厚度可在约
Figure BDA0001251805220000206
至约
Figure BDA0001251805220000207
之间，例如约
Figure BDA0001251805220000208
中间层10252的厚度可在约
Figure BDA0001251805220000209
至约
Figure BDA00012518052200002010
之间，例如约
Figure BDA00012518052200002011
且顶层10253的厚度可在约
Figure BDA00012518052200002012
至约
Figure BDA00012518052200002013
之间，例如约
Figure BDA00012518052200002014
一些实施例中，将顶层10253图案化以在顶层10253内形成开口1027。一些实施例中，顶层10253的图案化可使用与上述参照图1A、图1B和图1C的第一参层掩模125的顶层1253的图案化相似的方法和材料，为了叙述简便起见，在此便不重复叙述。一些实施例中，开口1027的宽度W6在约10nm至约44nm之间。一些实施例中，开口1027的宽度W6可大体上等于开口1021的宽度W5。在其他实施例中，开口1027的宽度W6可不同于开口1021的宽度W5。在说明的实施例中，每一个开口1027在俯视图中具有矩形的形状，使得每一个矩形形状的长边平行于Y方向，且每一个矩形形状的短边平行于X方向。再者，在俯视图中，开口1027与开口1021重叠。开口1027如图10A所示的特定图案仅为了说明而绘示，且根据半导体结构1000的设计规格，可在顶层10253内形成各种不同的图案。
再参照图11A、图11B和图11C，在第二掩模堆叠1023上实施第一图案化工艺，以将第一参层掩模1025内的开口1027(参照图10A、图10B和图10C)转移至第二掩模堆叠1023。第一图案化工艺在第二掩模堆叠1023的顶层10234内形成开口1101。一些实施例中，第一图案化工艺包括一或多道以第一参层掩模1025(参照图10A、图10B和图10C)为蚀刻掩模的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，第二掩模堆叠1023的顶层10234内的开口1101具有与第一参层掩模1025的顶层10253内的各自的开口1027(参照图10A、图10B和图10C)约略相同的尺寸和相同的间距。再者，在说明的实施例中，开口1101与开口1021在俯视图中重叠，且开口1101的图案与开口1027的图案在俯视图中相同。在第一图案化工艺中，可消耗第一参层掩模1025的顶层10253、中间层10252和底层10251。在第一图案化工艺之后，若在第二掩模堆叠1023上留下第一参层掩模1025的顶层10253、中间层10252和底层10251的任何残余物，则前述的残余物也可被移除。
再参照图11A、图11B和图11C，在第二掩模堆叠1023上形成第二参层掩模1103。一些实施例中，第二参层掩模1103包括底层11031、底层11031上的中间层11032、和中间层11032上的顶层11033。一些实施例中，第二参层掩模1103的底层11031、中间层11032和顶层11033的形成可分别使用与第一参层掩模125的底层1251、中间层1252和顶层1253相似的材料和方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层11031的厚度可在约
Figure BDA0001251805220000211
至约
Figure BDA0001251805220000212
之间，例如约
Figure BDA0001251805220000213
中间层11032的厚度可在约
Figure BDA0001251805220000214
至约
Figure BDA0001251805220000215
之间，例如约
Figure BDA0001251805220000216
且顶层11033的厚度可在约
Figure BDA0001251805220000217
至约
Figure BDA0001251805220000218
之间，例如约
Figure BDA0001251805220000219
将第二参层掩模1103的顶层11033图案化以在顶层11033内形成开口1105。一些实施例中，顶层11033的图案化可使用与第一参层掩模125的顶层1253相似的方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，开口1105的宽度W7是在约10nm至约44nm之间。一些实施例中，开口1027的宽度W6可大体等于开口1105的宽度W7。在其他实施例中，开口1027的宽度W6可不同于开口1105的宽度W7。在说明的实施例中，开口1105在俯视图中具有矩形的形状，使得矩形形状的长边平行于Y方向，且矩形形状的短边平行于X方向。再者，开口1105插入于开口1101之间，且开口1101和开口1105形成具有间距P6的图案。一些实施例中，间距P6在约20nm至约88nm之间。一些实施例中，间距P6可大体上等于间距P5。在其他实施例中，间距P6可不同于间距P5。此外，开口1105与开口1021在俯视图中重叠。
参照图12A、图12B和图12C，在第二掩模堆叠1023上实施第二图案化工艺，以将第二参层掩模1103内的开口1105(参照图11A、图11B和图11C)转移至第二掩模堆叠1023。第二图案化工艺在第二掩模堆叠1023的顶层10233内形成开口1201。一些实施例中，第二图案化工艺包括一或多道以第二参层掩模1103(参照图11A、图11B和图11C)为蚀刻掩模的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，顶层10233内的开口1201具有与第二参层掩模1103的顶层11033内的开口1105(参照图11A、图11B和图11C)约略相同的尺寸。在第二图案化工艺中，可消耗第二参层掩模1103的顶层11033、中间层11032和底层11031。在第二图案化工艺之后，若在第二掩模堆叠1023上留下第二参层掩模1103的顶层11033、中间层11032和底层11031的任何残余物，则前述的残余物也可被移除。
在说明的实施例中，开口1201在俯视图中具有矩形的形状，使得矩形形状的长边平行于Y方向，且矩形形状的短边平行于X方向。开口1201插入于开口1101之间，且开口1101和开口1201形成具有间距P6的图案。开口1101和开口1201在俯视图中与开口1021重叠。如下详述，开口1021用以对齐于随后在Y方向上形成的导电穿孔，且开口1101和1201用以对齐于随后在X方向上形成的导电穿孔。如上详述，使用两道图案化工艺以在第二掩模堆叠1023的顶层10234内形成开口1101和1201。一些实施例中，使用多道图案化工艺可避免在图案化开口1101和1201时的光学邻近效应。
再参照图12A、图12B和图12C，在第二掩模堆叠1023上形成第三参层掩模1203。一些实施例中，第三参层掩模1203包括底层12031、底层12031上的中间层12032、和中间层12032上的顶层12033。一些实施例中，第三参层掩模1203的底层12031、中间层12032和顶层12033可分别使用与第一参层掩模125的底层1251、中间层1252和顶层1253相似的材料和方法(如上所述，参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层12031的厚度可在约
Figure BDA0001251805220000231
至约
Figure BDA0001251805220000232
之间，例如约
Figure BDA0001251805220000233
中间层12032的厚度可在约
Figure BDA0001251805220000234
至约
Figure BDA0001251805220000235
之间，例如约
Figure BDA0001251805220000236
且顶层12033的厚度可在约
Figure BDA0001251805220000237
至约
Figure BDA0001251805220000238
之间，例如约
Figure BDA0001251805220000239
将第三参层掩模1203的顶层12033图案化，以在顶层12033内形成开口1205。一些实施例中，第三参层掩模1203的顶层12033的图案化可使用与第一参层掩模125的顶层1253相似的方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，开口1205的宽度W8是在约20nm至约88nm之间。在一实施例中，宽度W8大于宽度W5和W6。在其他实施例中，宽度W8可大体等于宽度W5或W6。在说明的实施例中，开口1205在俯视图中与开口1021和1101重叠，使得每一个开口1205与开口1021其中一者以及开口1101其中一者重叠。为了说明，图12A中开口1205与开口1021和1101重叠的部分以斜线表示。在说明的实施例中，开口1205在俯视图中具有圆形的形状。在其他实施例中，开口1205在俯视图中可具有其他合适的形状，例如椭圆形、正方形、矩形、多边形或相似的形状。
如下详述，将开口1205的斜线的部分转移至介电层1011M，以在介电层1011M内形成穿孔开口，在穿孔开口内填入合适的导电材料以形成导电互连，例如导电穿孔。一些实施例中，由于光刻工艺的变化，第三参层掩模1203的顶层12033内的开口1205可能自预期的位置偏移。偏移的开口1205s如图12A所示，此开口1205S的中心自预期位置(未偏移的开口1205的中心)在X方向上偏移了距离Δx，且在Y方向上偏移了距离Δy。由于偏移的开口1205S与开口1021和开口1101的重叠决定了导电穿孔的开口，若Y方向上的最大重叠位移Δymax小于相邻两开口1021之间的距离，且X方向上的最大重叠位移Δxmax小于开口1101和其相邻的开口1021之间的距离，则可减少偏移的开口1205S的未预期的重叠位移。一些实施例中，X方向上的最大重叠位移Δxmax在约5nm至约22nm之间，且Y方向上的最大重叠位移Δymax在约5nm至约11nm之间。
参照图13A、图13B和图13C，在第二掩模堆叠1023上实施第三图案化工艺，以将开口1205与对应的开口1101的重叠转移至第二掩模堆叠1023(参照图12A、图12B和图12C)。第三图案化工艺在第二掩模堆叠1023的第二中间层10233内形成开口1301。一些实施例中，第三图案化工艺包括一或多道以第三参层掩模1203和第二掩模堆叠1023的顶层10234(参照图12A、图12B和图12C)为组合蚀刻掩模的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。在第三图案化工艺中，可消耗第三参层掩模1203的顶层12033、中间层12032和底层12031。在第三图案化工艺之后，若在第二掩模堆叠1023上留下第三参层掩模1203的顶层12033、中间层12032和底层12031的任何残余物，则前述的残余物也可被移除。
再参照图13A、图13B和图13C，在第二掩模堆叠1023上形成第四参层掩模1303。一些实施例中，第四参层掩模1303包括底层13031、底层13031上的中间层13032、和中间层13032上的顶层13033。一些实施例中，第四参层掩模1303的底层12031、中间层12032和顶层12033可分别使用与第一参层掩模125的底层1251、中间层1252和顶层1253相似的材料和方法(如上所述，参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，底层13031的厚度可在约
Figure BDA0001251805220000241
至约
Figure BDA0001251805220000242
之间，例如约
Figure BDA0001251805220000248
中间层13032的厚度可在约
Figure BDA0001251805220000244
至约
Figure BDA0001251805220000243
之间，例如约
Figure BDA0001251805220000249
且顶层13033的厚度可在约
Figure BDA0001251805220000246
至约
Figure BDA0001251805220000245
之间，例如约
Figure BDA0001251805220000247
将第四参层掩模1303的顶层13033图案化，以在顶层13033内形成开口1305。一些实施例中，第四参层掩模1303的顶层13033的图案化可使用与第一参层掩模125的顶层1253相似的方法(如上所述，可参照图1A、图1B和图1C)，为了叙述简便起见，在此便不重复叙述。一些实施例中，开口1305的宽度W9是在约20nm至约88nm之间。在一实施例中，宽度W9大于宽度W5和W7。在其他实施例中，宽度W9可大体等于宽度W5或W7。在说明的实施例中，开口1305在俯视图中与开口1021的其中一者和开口1201重叠。为了说明，图13A中开口1305与开口1021和1201重叠的部分以斜线表示。在说明的实施例中，开口1305在俯视图中具有圆形的形状。在其他实施例中，开口1205在俯视图中可具有其他合适的形状，例如椭圆形、正方形、矩形、多边形或相似的形状。
如下详述，将开口1305的斜线的部分转移至介电层1011M，以在介电层1011M内形成穿孔开口，在穿孔开口内填入合适的导电材料以形成导电互连，例如导电穿孔。与开口1205相似(参照图12A、图12B和图12C)，由于光刻工艺的变化，第三参层掩模1203的顶层12033内的开口1305可能自预期的位置偏移。由于开口1305与开口1021和开口1201的重叠决定了导电穿孔的开口，若Y方向上的最大重叠位移Δymax小于相邻两开口1021之间的距离，且X方向上的最大重叠位移Δxmax小于开口1201和其相邻的开口1101之间的距离，则可减少开口1305的未预期的重叠位移。
参照图14A、图14B和图14C，在第二掩模堆叠1023上实施第四图案化工艺，以将开口1305与开口1201的重叠(参照图13A、图13B和图13C)转移至第二掩模堆叠1023。第四图案化工艺在第二掩模堆叠1023的第二中间层10233内形成开口1401。一些实施例中，第四图案化工艺包括一或多道以第四参层掩模1303和第二掩模堆叠1023的顶层10234(参照图13A、图13B和图13C)为组合蚀刻掩模的蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。在第四图案化工艺中，可消耗第四参层掩模1303的顶层13033、中间层13032和底层13031。在第四图案化工艺之后，若在第二掩模堆叠1023上留下第四参层掩模1303的顶层13033、中间层13032和底层13031的任何残余物，则前述的残余物也可被移除。
再参照图14A、图14B和图14C，开口1301在X方向上与开口1101对齐，且开口1301的俯视形状由开口1205与开口1101的重叠(参照图12A、图12B和图12C)所决定。开口1401在X方向上与开口1201对齐，且开口1401的俯视形状由开口1305与开口1201的重叠(参照图13A、图13B和图13C)所决定。
参照图15A、图15B和图15C，将第二掩模堆叠1023的第一中间层10232和底层10231图案化，以形成开口1501。一些实施例中，图案化工艺可包含以第二掩模堆叠1023的顶层10234和第二中间层10233为组合蚀刻掩模的一或多道蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，将开口1301和1401(参照图14A、图14B和图14C)转移至第一中间层10232和底层10231，以形成开口1501。再者，开口1501暴露出第一掩模堆叠1019，使得每一个开口1501暴露出对应的开口1021的底部1021B，以及第一掩模堆叠1019的顶层10193的一部分。一些实施例中，每一个开口1501暴露出第一掩模堆叠1019的底层10191的一部分。在其他实施例中，每一个开口1501暴露出介电层1011M的一部分。一些实施例中，在形成开口1501的图案化工艺中，可部分或完全消耗第二掩模堆叠1023的顶层10234、第二中间层10233和第一中间层10232。在图案化工艺之后，若在第二掩模堆叠1023的底层10231上留下第二掩模堆叠1023的顶层10234、第二中间层10233和第一中间层10232的任何残余物，则前述的残余物也可被移除，如图16A、图16B和图16C所示。
再参照图16A、图16B和图16C，实施介电层1011M的第一图案化工艺，以在介电层1011M内形成开口1601。一些实施例中，第一图案化工艺可包含以第二掩模堆叠1023的底层10231和第一掩模堆叠1019的顶层10193为结合蚀刻掩模的一或多道蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。因此，开口1601与开口1021在Y方向上与开口1101对齐，且开口1601的俯视形状由开口1501与对应的开口1021的重叠(参照图15A、图15B和图15C)所决定。一些实施例中，开口1601部分地延伸穿过介电层1011M，使得开口1601的底部1601B在介电层1011M内。
参照图17A、图17B和图17C，一些实施例中，在形成开口1601的第一图案化工艺期间，可部分或完全消耗第二掩模堆叠1023的底层10231。在第一图案化工艺之后，若在第一掩模堆叠1019上留下第二掩模堆叠1023的底层10231的任何残余物，则前述的残余物也可被移除，以暴露出开口1021。
参照图18A、图18B和图18C，实施介电层1011M和蚀刻停止层1017的第二图案化工艺，以在介电层1011M和蚀刻停止层1017内形成开口1801和1803。一些实施例中，第二图案化工艺可包含以第一掩模堆叠1019的顶层10193为蚀刻掩模的一或多道蚀刻工艺。此一或多道蚀刻工艺可包含异向性湿式蚀刻工艺、异向性干式蚀刻工艺或前述的组合。第二图案化工艺将开口1021延伸至介电层1011M内，以在介电层1011M内形成开口1801，且将开口1601更延伸至介电层1011M和蚀刻停止层1017内以形成开口1803。一些实施例中，开口1803暴露出金属化层1009M-1的导电线路1013M-1。因此，开口1803与开口1801对齐。开口1801和开口1803也可分别被称为线路开口1801或穿孔开口1803。一些实施例中，穿孔开口1803的宽度随着穿孔开口1803往对应的导电线路1013M-1延伸而缩小。再者，穿孔开口1803的俯视形状也随着穿孔开口1803往对应的导电线路1013M-1延伸而改变。在说明的实施例中，穿孔开口1803的顶部1803t的俯视形状为角落尖锐的正方形，而穿孔开口1803的底部1803b的俯视形状为圆形。在其他实施例中，穿孔开口1803的顶部1803t的俯视形状可为矩形、多边形或相似的形状，具有尖锐或圆弧的角落，且穿孔开口1803的底部1803b的俯视形状可为椭圆形或正方形、矩形、多边形或相似的形状，具有尖锐或圆弧的角落。
参照图19A、图19B和图19C，以合适的导电材料填入线路开口1801和穿孔开口1803(参照图18A、图18B和图18C)，以形成导电线路1013M和导电穿孔1015M。合适的导电材料可包含铜、铝、钨、前述的组合、前述的合金或相似的材料。导电线路1013M和导电穿孔1015M可还包括一或多层阻挡/粘着层(未绘示)，以保护介电层1011M免于被扩散侵入和金属中毒。此一或多个阻挡/粘着层可包括钛、氮化钛、钽、氮化钽或相似的材料，且可使用物理气相沉积法、化学气相沉积法、原子层沉积法或相似的方法而形成。一些实施例中，形成导电线路1013M和导电穿孔1015M的步骤可包含在线路开口1801的侧壁和底部上以及穿孔开口1803的侧壁和底部上沉积一或多层的阻挡/粘着层，在一或多层的阻挡/粘着层上沉积合适的导电材料的籽晶层(seed layer)，以及将合适的导电材料填入线路开口1801和穿孔开口1803，举例而言，通过电镀或其他合适的方法。随后，移除过量填充线路开口1801的多余的材料，以暴露出介电层1011M的顶面。一些实施例中，可使用化学机械研磨(CMP)工艺、研磨(grinding)工艺、蚀刻工艺、相似的工艺或前述的组合以移除多余的材料。
再参照图19A、图19B和图19C，相似于开口1803，导电穿孔1015M的宽度随着导电穿孔1015M往对应的导电线路1013M-1延伸而缩小。再者，导电穿孔1015M的俯视形状也随着导电穿孔1015M往对应的导电线路1013M-1延伸而改变。在说明的实施例中，导电穿孔1015M的顶面1015Mt的俯视形状为具有尖锐的角落的矩形，且导电穿孔1015M的底面1015Mb的俯视形状为圆形。在其他实施例中，导电穿孔1015M的顶面1015Mt的俯视形状可为矩形、多边形或相似的形状，具有尖锐或圆弧的角落，且导电穿孔1015M的底面1015Mb的俯视形状可为椭圆形或正方形、矩形、多边形或相似的形状，具有尖锐或圆弧的角落。
一些实施例中，金属化层1009M可为互连结构1005的最后一层金属化层，且金属化层1009M的形成完成了互连结构1005的形成。在其他实施例中，金属化层1009M可为互连结构1005的中间金属化层。在这样的实施例中，在金属化层1009M上形成额外的金属化层直至完成互连结构1005的形成。一些实施例中，在互连结构1005的形成完全之后，可在半导体结构1000上实施更多的工艺步骤。这些更多的工艺步骤可包含接触垫和互连结构1005上一或多层的钝化层(passivation layer)的形成、接触垫上的凸块下金属层(UBMs)的形成，以及凸块下金属层上的连接器的形成。随后，可将半导体结构1000切割为可进行各种封装工艺的分离的晶粒。
图20是根据一些实施例，说明形成半导体结构的方法2000的流程图。方法2000自步骤2001开始，如上所述并参照图10A、图10B和图10C，在介电层(如图10A、图10B和图10C中所示的介电层1011M)上形成第一掩模堆叠(如图10A、图10B和图10C中所示的第一掩模堆叠1019)。在步骤2003中，如上所述并参照图10A、图10B和图10C，将第一掩模堆叠图案化以形成第一开口(如图10A、图10B和图10C中所示的开口1021)。在步骤2005中，如上所述并参照图10A、图10B和图10C，在第一掩模堆叠上形成第二掩模堆叠(如图10A、图10B和图10C中所示的第二掩模堆叠1023)。在步骤2007中，如上所述并参照图10A-图12C，将第二掩模堆叠的顶层(如图12A、图12B和图12C中所示的顶层10234)图案化以形成第二开口(如图12A、图12B和图12C中所示的开口1101和1201)。在步骤2009中，如上所述并参照图12A、图12B和图12C，在第二掩模堆叠上形成第三掩模堆叠(如图12A、图12B和图12C中所示的第三参层掩模1203)。在步骤2011中，如上所述并参照图12A、图12B和图12C，将第三掩模堆叠图案化以形成第三开口(如图12A、图12B和图12C中所示的开口1205)。在步骤2013中，如上所述并参照图12A-图13C，使用第三掩模堆叠和第二掩模堆叠的顶层作为组合掩模，将第二掩模堆叠的中间层(如图13A、图13B和图13C中所示的第二中间层10233)图案化。一些实施例中，上述关于步骤2009、2011和2013的图案化步骤可重复一或多次。举例而言，如上所述并参照图13A-图14C的额外的图案化步骤。在步骤2015中，如上所述并参照图15A、图15B和图15C，使用第二掩模堆叠的顶层和中间层作为组合掩模，将第二掩模堆叠的底层(如图15A、图15B和图15C中所示的底层10231)图案化。在步骤2017中，如上所述并参照图16A、图16B和图16C，使用第二掩模堆叠的底层和第一掩模堆叠作为组合掩模，将介电层(如图16A、图16B和图16C中所示的介电层1011M)图案化。在步骤2019中，如上所述并参照图18A、图18B和图18C，使用第一掩模堆叠作为掩模，将介电层图案化以形成第四开口(如图18A、图18B和图18C中所示的开口1801和1803)。在步骤2021中，如上所述并参照图19A、图19B和图19C，将导电材料填入第四开口。
在此讨论了形成自对准互连的各种实施例，使得导电穿孔与对应的导电线路对齐。再者，在此所讨论的各种实施例可形成具有缩小尺寸和间距的互连，且减缓或避免在光刻过程中重叠偏移所造成的效应。一些实施例中，可避免穿孔引起的金属架桥(VIMB)、穿孔至导线和穿孔至穿孔的漏电流缺陷。再者，可改善时间相依的介电质崩溃(TDDB)窗(window)，可改善互连的电阻电容(Rc)均匀度，以及提高电阻电容(Rc)的产率窗(yieldwindow)。
根据一些实施例，提供半导体结构的制造方法。此半导体结构的制造方法包含在导电部件上形成介电层，在介电层上形成第一掩模，将第一掩模图案化以在第一掩模内形成第一开口。此半导体结构的制造方法还包含在第一掩模上形成第二掩模，在第二掩模上形成第三掩模，将第三掩模图案化以在第三掩模内形成第二开口。此半导体结构的制造方法更包含在第三掩模上形成第四掩模，将第四掩模图案化以在第四掩模内形成第三开口，在俯视图中，第三开口的一部分与第二开口重叠。将第三开口的此部分转移至第二掩模，藉此在第二掩模内形成第四开口，在俯视图中，第四开口的一部分与第一开口重叠。将第四开口的此部分转移至介电层，藉此在介电层内形成第五开口，第五开口的底部在介电层中。此外，半导体结构的制造方法还包含将第五开口延伸至介电层内，藉此形成延伸的第五开口，延伸的第五开口暴露出导电部件的至少一部分，以及将导电材料填入延伸的第五开口。
如前述的半导体结构的制造方法，其中第五开口的第一宽度等于第一开口的宽度，且其中第五开口的第二宽度等于第二开口的宽度。
如前述的半导体结构的制造方法，其中第四开口暴露出第一掩模的至少一部分。
如前述的半导体结构的制造方法，其中将第五开口延伸至介电层内的步骤更包含将第一开口转移至介电层内，藉此在介电层内形成第六开口。
如前述的半导体结构的制造方法，其中将导电材料填入延伸的第五开口的步骤更包含将导电材料填入第六开口。
如前述的半导体结构的制造方法，其中第三开口的宽度大于第一开口的宽度。
如前述的半导体结构的制造方法，其中第三开口的宽度大于第二开口的宽度。
根据另一些实施例，提供半导体结构的制造方法。此半导体结构的制造方法包含在金属化层上形成介电层，在介电层上形成第一掩模，蚀刻第一掩模以在第一掩模内形成第一开口。此半导体结构的制造方法还包含在第一掩模上形成第二掩模，在第二掩模上形成第三掩模，蚀刻第三掩模以在第三掩模内形成第二开口，在俯视图中，第一开口与第二开口重叠。此半导体结构的制造方法更包含在第三掩模上形成第四掩模，第四掩模具有第三开口在其中，在俯视图中，第三开口的一部分与第二开口重叠。蚀刻第二掩模以将第三开口的此部分转移至第二掩模，藉此在第二掩模内形成第四开口，在俯视图中，第四开口的一部分与第一开口重叠。使用第一掩模和第二掩模作为组合的蚀刻掩模，蚀刻介电层以在介电层内形成第五开口，第五开口的底部在介电层的最底面上方。此外，半导体结构的制造方法还包含使用第一掩模作为蚀刻掩模蚀刻介电层以在介电层内形成第六开口，且将第五开口延伸和在介电层内形成延伸的第五开口，延伸的第五开口暴露出金属化层的导电部件，以及将导电材料填入延伸的第五开口和第六开口。
如前述的半导体结构的制造方法，其中第五开口的宽度等于第六开口的宽度。
如前述的半导体结构的制造方法，其中延伸的第五开口的宽度随着延伸的第五开口往导电部件延伸而缩小。
如前述的半导体结构的制造方法，其中延伸的第五开口的俯视形状随着延伸的第五开口往导电部件延伸而改变。
如前述半导体结构的制造方法，其中第一开口暴露出介电层的一部分。
如前述的半导体结构的制造方法，其中第一开口和第二开口在俯视图中具有矩形的形状。
如前述的半导体结构的制造方法，其中第三开口在俯视图中具有圆形的形状。
根据又一些实施例，提供半导体结构的制造方法。此半导体结构的制造方法包含在导电部件上形成介电层，在介电层上形成第一掩模堆叠，将第一掩模堆叠图案化以在第一掩模堆叠内形成第一开口。此半导体结构的制造方法还包含在第一掩模堆叠上形成第二掩模堆叠，将第二掩模堆叠图案化以在第二掩模堆叠的顶层内形成第二开口，在俯视图中，第一开口与第二开口重叠。此半导体结构的制造方法更包含在第二掩模堆叠上形成第三掩模堆叠，将第三掩模堆叠图案化以在第三掩模堆叠的顶层内形成第三开口，在俯视图中，第三开口与第一开口和第二开口重叠。将与第二开口重叠的第三开口的一部分转移至第二掩模堆叠的底层，藉此在第二掩模堆叠的底层内形成第四开口。此外，半导体结构的制造方法还包含将与第一开口重叠的第四开口的一部分转移至介电层，藉此在介电层内形成第五开口，第五开口部分地延伸至介电层内。此半导体结构的制造方法更包含将第五开口延伸至介电层内，藉此形成延伸的第五开口，延伸的第五开口暴露出导电部件，以及沉积导电材料至延伸的第五开口内。
如前述的半导体结构的制造方法，其中第一开口暴露出第一掩模堆叠的底层。
如前述的半导体结构的制造方法，其中第一开口的一侧在俯视图中垂直于第二开口的一侧。
如前述的半导体结构的制造方法，其中第三开口在俯视图中与第一开口和第二开口的交集(intersection)重叠。
如前述的半导体结构的制造方法，其中将与第一开口重叠的第四开口的一部分转移至介电层得步骤包含使用第二掩模堆叠的底层和第一掩模堆叠作为组合的蚀刻掩模，蚀刻介电层。
如前述的半导体结构的制造方法，其中将第五开口延伸至介电层内的步骤包含使用第一掩模堆叠作为蚀刻掩模，蚀刻介电层。
以上概述数个实施例的特征，以便本领域技术人员可以更理解本公开的观点。本领域技术人员应该理解他们能以本公开为基础，设计或修改其他工艺和结构以达到与在此介绍的实施例相同的目的及/或优势。本领域技术人员也应该理解到，此类等效的结构并无悖离本公开的精神与范围，且他们能在不违背本公开的精神和范围之下，做各式各样的改变、取代和替换。

Claims (40)

1.一种半导体结构的制造方法，包括：
在一导电部件上形成一介电层；
在该介电层上形成一第一掩模；
将该第一掩模图案化以在该第一掩模内形成一第一开口；
在该第一掩模上形成一第二掩模；
在该第二掩模上形成一第三掩模；
将该第三掩模图案化以在该第三掩模内形成一第二开口；
在该第三掩模上形成一第四掩模堆叠；
将该第四掩模堆叠图案化以在该第四掩模堆叠的一顶层内形成一第三开口，该第三开口与该第二开口以该第四掩模堆叠的一底层及一中间层相隔，在俯视图中，该第三开口的一部分与该第二开口重叠；
将该第三开口的该部分转移至该第二掩模，藉此在该第二掩模内形成一第四开口，在俯视图中，该第四开口的一部分与该第一开口重叠；
将该第四开口的该部分转移至该介电层，藉此在该介电层内形成一第五开口，该第五开口的底部在该介电层中；
将该第五开口延伸至该介电层内，藉此形成一延伸的第五开口，该延伸的第五开口暴露出该导电部件的至少一部分；以及
将一导电材料填入该延伸的第五开口。
2.如权利要求1所述的半导体结构的制造方法，其中该第五开口的一第一宽度等于该第一开口的宽度，且其中该第五开口的一第二宽度等于该第二开口的宽度。
3.如权利要求1所述的半导体结构的制造方法，其中该第四开口暴露出该第一掩模的至少一部分。
4.如权利要求1所述的半导体结构的制造方法，其中将该第五开口延伸至该介电层内的步骤更包括将该第一开口转移至该介电层内，藉此在该介电层内形成一第六开口。
5.如权利要求4所述的半导体结构的制造方法，其中将该导电材料填入该延伸的第五开口的步骤更包括将该导电材料填入该第六开口。
6.如权利要求1所述的半导体结构的制造方法，其中该第三开口的宽度大于该第一开口的宽度。
7.如权利要求1所述的半导体结构的制造方法，其中该第三开口的宽度大于该第二开口的宽度。
8.一种半导体结构的制造方法，包括：
在一金属化层上形成一介电层；
在该介电层上形成一第一掩模；
蚀刻该第一掩模以在该第一掩模内形成一第一开口；
在该第一掩模上形成一第二掩模；
在该第二掩模上形成一第三掩模；
蚀刻该第三掩模以在该第三掩模内形成一第二开口，在俯视图中，该第一开口与该第二开口重叠；
在该第三掩模上形成一第四掩模堆叠，该第四掩模堆叠的一顶层具有一第三开口在其中，该第三开口与该第二开口以该第四掩模堆叠的一底层及一中间层相隔，在俯视图中，该第三开口的一部分与该第二开口重叠；
蚀刻该第二掩模以将该第三开口的该部分转移至该第二掩模，藉此在该第二掩模内形成一第四开口，在俯视图中，该第四开口的一部分与该第一开口重叠；
使用该第一掩模和该第二掩模作为组合的蚀刻掩模，蚀刻该介电层以在该介电层内形成一第五开口，该第五开口的底部在该介电层的最底面上方；
使用该第一掩模作为蚀刻掩模，蚀刻该介电层以在该介电层内形成一第六开口，且将该第五开口延伸并在该介电层内形成一延伸的第五开口，该延伸的第五开口暴露出该金属化层的一导电部件；以及
将一导电材料填入该延伸的第五开口和该第六开口。
9.如权利要求8所述的半导体结构的制造方法，其中该第五开口的宽度等于该第六开口的宽度。
10.如权利要求8所述的半导体结构的制造方法，其中该延伸的第五开口的宽度随着该延伸的第五开口往该导电部件延伸而缩小。
11.如权利要求8所述的半导体结构的制造方法，其中该延伸的第五开口的俯视形状随着该延伸的第五开口往该导电部件延伸而改变。
12.如权利要求8所述的半导体结构的制造方法，其中该第一开口暴露出该介电层的一部分。
13.如权利要求8所述的半导体结构的制造方法，其中该第一开口和该第二开口在俯视图中具有矩形的形状。
14.如权利要求13所述的半导体结构的制造方法，其中该第三开口在俯视图中具有圆形的形状。
15.一种半导体结构的制造方法，包括：
在一导电部件上形成一介电层；
在该介电层上形成一第一掩模堆叠；
将该第一掩模堆叠图案化以在该第一掩模堆叠内形成一第一开口；
在该第一掩模堆叠上形成一第二掩模堆叠；
将该第二掩模堆叠图案化以在该第二掩模堆叠的一顶层内形成一第二开口，在俯视图中，该第一开口与该第二开口重叠；
在该第二掩模堆叠上形成一第三掩模堆叠；
将该第三掩模堆叠图案化以在该第三掩模堆叠的一顶层内形成一第三开口，在俯视图中，该第三开口与该第一开口和该第二开口重叠；
将与该第二开口重叠的该第三开口的一部分转移至该第二掩模堆叠的一底层，藉此在该第二掩模堆叠的该底层内形成一第四开口；
将与该第一开口重叠的该第四开口的一部分转移至该介电层，藉此在该介电层内形成一第五开口，该第五开口部分地延伸至该介电层内；
将该第五开口延伸至该介电层内，藉此形成一延伸的第五开口，该延伸的第五开口暴露出该导电部件；以及
沉积一导电材料至该延伸的第五开口内。
16.如权利要求15所述的半导体结构的制造方法，其中该第一开口暴露出该第一掩模堆叠的一底层。
17.如权利要求15所述的半导体结构的制造方法，其中该第一开口的一侧在俯视图中垂直于该第二开口的一侧。
18.如权利要求15所述的半导体结构的制造方法，其中该第三开口在俯视图中与该第一开口和该第二开口的交集重叠。
19.如权利要求15所述的半导体结构的制造方法，其中将与该第一开口重叠的该第四开口的该部分转移至该介电层的步骤包括使用该第二掩模堆叠的该底层和该第一掩模堆叠作为组合的蚀刻掩模，蚀刻该介电层。
20.如权利要求15所述的半导体结构的制造方法，其中将该第五开口延伸至该介电层内的步骤包括使用该第一掩模堆叠作为蚀刻掩模，蚀刻该介电层。
21.一种半导体结构的制造方法，包括：
在一导电部件上形成一介电层；
在该介电层上形成一第一掩模；
将该第一掩模图案化以在该第一掩模内形成一第一开口；
在该第一掩模上形成一第二掩模；
在该第二掩模上形成一第三掩模；
在该第三掩模上形成一第四掩模；
将该第四掩模图案化以在该第四掩模内形成一第二开口，在俯视图中，该第二开口与该第一开口重叠；
在该第四掩模上形成一第五掩模堆叠；
将该第五掩模堆叠图案化以在该第五掩模堆叠的一顶层内形成一第三开口，该第三开口与该第二开口以该第五掩模堆叠的一底层及一中间层相隔，在俯视图中，该第三开口的一部分与该第二开口重叠；
将该第三开口的该部分转移至该第三掩模，藉此在该第三掩模内形成一第四开口；
将该第四开口转移至该第二掩模，藉此在该第二掩模内形成一第五开口，在俯视图中，该第五开口的一部分与该第一开口重叠；
将该第五开口的该部分转移至该介电层，藉此在该介电层内形成一第六开口，该第六开口的底部在该介电层中；
将该第六开口延伸至该介电层内，藉此形成一延伸的第六开口，该延伸的第六开口暴露出该导电部件的至少一部分；以及
将一导电材料填入该延伸的第六开口。
22.如权利要求21所述的半导体结构的制造方法，其中在该介电层上形成该第一掩模的步骤包括：
在该介电层上形成该第一掩模的一第一子层；
在该第一掩模的该第一子层上形成该第一掩模的一第二子层；以及
在该第一掩模的该第二子层上形成该第一掩模的一第三子层。
23.如权利要求22所述的半导体结构的制造方法，其中将该第一掩模图案化以在该第一掩模内形成该第一开口的步骤包括将该第一掩模的该第二子层和该第三子层图案化。
24.如权利要求23所述的半导体结构的制造方法，其中将该第一掩模图案化以在该第一掩模内形成该第一开口的步骤包括将该第一掩模的该第一子层图案化。
25.如权利要求21所述的半导体结构的制造方法，更包括在该第二掩模上形成该第三掩模之前，在该第二掩模上形成一第六掩模。
26.如权利要求25所述的半导体结构的制造方法，其中将该第四开口转移至该第二掩模的步骤包括将该第六掩模图案化。
27.如权利要求21所述的半导体结构的制造方法，其中该第一开口暴露出该介电层的一部分。
28.一种半导体结构的制造方法，包括：
在一金属化层上形成一介电层；
在该介电层上形成一第一掩模；
蚀刻该第一掩模以在该第一掩模内形成一第一开口；
在该第一掩模上形成一第二掩模；
在该第二掩模上形成一第三掩模；
在该第三掩模上形成一第四掩模；
蚀刻该第四掩模以在该第四掩模内形成一第二开口，在俯视图中，该第二开口与该第一开口重叠；
在该第四掩模上形成一第五掩模堆叠，该第五掩模堆叠的一顶层具有一第三开口在其中，该第三开口与该第二开口以该第五掩模堆叠的一底层及一中间层相隔，在俯视图中，该第三开口与该第一开口和该第二开口重叠；
使用该第四掩模和该第五掩模堆叠作为组合的蚀刻掩模，蚀刻该第三掩模以在该第三掩模内形成一第四开口；
蚀刻该第二掩模以在该第二掩模内形成一第五开口，在俯视图中，该第五开口与该第一开口重叠；
使用该第一掩模和该第二掩模作为组合的蚀刻掩模，蚀刻该介电层以在该介电层内形成一第六开口，该第六开口的底部在该介电层的最底面上方；
使用该第一掩模作为蚀刻掩模，蚀刻该介电层以改变该第六开口的形状，藉此在该介电层内形成一改变形状的第六开口，该改变形状的第六开口暴露出该金属化层的一导电部件；以及
将一导电材料填入该改变形状的第六开口。
29.如权利要求28所述的半导体结构的制造方法，其中该第一开口在俯视图中具有矩形的形状。
30.如权利要求28所述的半导体结构的制造方法，其中该第二开口在俯视图中具有矩形的形状。
31.如权利要求28所述的半导体结构的制造方法，其中该第三开口在俯视图中具有圆形的形状。
32.如权利要求28所述的半导体结构的制造方法，其中在该介电层上形成该第一掩模的步骤包括：
在该介电层上形成该第一掩模的一第一子层；
在该第一掩模的该第一子层上形成该第一掩模的一第二子层；以及
在该第一掩模的该第二子层上形成该第一掩模的一第三子层。
33.如权利要求32所述的半导体结构的制造方法，其中蚀刻该第一掩模以在该第一掩模内形成一第一开口的步骤包括蚀刻该第一掩模的该第二子层和该第三子层。
34.如权利要求33所述的半导体结构的制造方法，其中蚀刻该第一掩模以在该第一掩模内形成一第一开口的步骤更包括蚀刻该第一掩模的该第一子层。
35.一种半导体结构的制造方法，包括：
在一导电部件上形成一介电层；
在该介电层上形成一第一掩模堆叠；
将该第一掩模堆叠图案化以在该第一掩模堆叠内形成一第一开口；
在该第一掩模堆叠上形成一第二掩模堆叠；
将该第二掩模堆叠的一顶层图案化以在该第二掩模堆叠的该顶层内形成一第二开口，在俯视图中，该第二开口与该第一开口重叠；
在该第二掩模堆叠上形成一第三掩模堆叠；
将该第三掩模堆叠的一顶层图案化以在该第三掩模堆叠的该顶层内形成一第三开口，在俯视图中，该第三开口与该第一开口和该第二开口重叠；
将与该第二开口重叠的该第三开口的一部分转移至该第二掩模堆叠的一中间层，藉此在该第二掩模堆叠的该中间层内形成一第四开口；
将该第四开口转移至该第二掩模堆叠的一底层，藉此在该第二掩模堆叠的该底层内形成一第五开口；
将与该第一开口重叠的该第五开口的一部分转移至该介电层，藉此在该介电层内形成一第六开口，该第六开口部分地延伸至该介电层内；
将该第六开口延伸至该介电层内，藉此在该介电层内形成一延伸的第六开口，该延伸的第六开口暴露出该导电部件；以及
沉积一导电材料至该延伸的第六开口内。
36.如权利要求35所述的半导体结构的制造方法，其中该第一开口暴露出该第一掩模堆叠的一底层。
37.如权利要求35所述的半导体结构的制造方法，其中该第一开口的一长轴垂直于该第二开口的一长轴。
38.如权利要求35所述的半导体结构的制造方法，其中将与该第一开口重叠的该第五开口的该部分转移至该介电层的步骤包括使用该第一掩模堆叠和该第二掩模堆叠的该底层作为组合的蚀刻掩模。
39.如权利要求35所述的半导体结构的制造方法，其中将该第六开口延伸至该介电层内的步骤包括使用该第一掩模堆叠作为蚀刻掩模，蚀刻该介电层。
40.如权利要求35所述的半导体结构的制造方法，还包括在将该第六开口延伸至该介电层内之前，移除该第二掩模堆叠的该底层。
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