CN110660660A - 半导体装置的制造方法 - Google Patents

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Abstract

本申请提供一种半导体装置的制造方法，所述方法包含：提供包含导电元件和层间电介质的一结构，其中所述层间电介质包含硅且围绕所述导电元件；形成一蚀刻停止层于所述导电元件和层间电介质之上，其中所述蚀刻停止层包含金属氧化物，其中所述蚀刻停止层包含与导电元件接触的第一部分和与层间电介质接触的第二部分；烘烤所述蚀刻停止层以将位于蚀刻停止层的第二部分中的金属氧化物转换为金属硅氧化物；以及选择性蚀刻所述蚀刻停止层以移除蚀刻停止层的第一部分，但不移除蚀刻停止层的第二部分。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及半导体制造技术，特别涉及半导体装置中可选择性移除的蚀刻停止层的制造方法。
背景技术
半导体集成电路(integrated circuit；IC)产业已历经快速成长。集成电路的材料和设计上的技术进展已经产生了多代的集成电路，每一代皆较前一代具有更小且更复杂的电路。然而，这些进展也增加了加工和制造集成电路的复杂度，而且为了实现这样的进展，集成电路加工和制造上也需要有相同的进步。在集成电路演进的历程中，当几何尺寸(亦即使用生产工艺可以产生的最小元件)缩减时，功能密度(亦即单位芯片面积的内连接装置数量)通常也增加。
几何尺寸的缩减导致了半导体制造的挑战。举例来说，随着金属元件之间的节距下降，叠对(overlay)控制变得更困难，因为等量的叠对位移(overlay shift)现在对于装置效能具有更显著的影响(举例来说，未对准的导孔(via)可能导致此导孔和相邻金属元件之间的电流泄漏)。叠对位移可能降低装置效能及/或引起可靠性问题。因此，虽然现有的半导体装置及其制造通常已经足以达到它们的预期目的，但它们并非在所有面向皆令人满意。
发明内容
根据本发明实施例，提供一种半导体装置的制造方法，包含：提供包含导电元件和层间电介质的一结构，其中所述层间电介质包含硅且围绕所述导电元件；形成一蚀刻停止层于所述导电元件和层间电介质之上，其中所述蚀刻停止层包含金属氧化物，其中所述蚀刻停止层包含与导电元件接触的第一部分和与层间电介质接触的第二部分；烘烤所述蚀刻停止层以将位于蚀刻停止层的第二部分中的金属氧化物转换为金属硅氧化物；以及选择性蚀刻所述蚀刻停止层以移除蚀刻停止层的第一部分，但不移除蚀刻停止层的第二部分。
根据本发明实施例，提供一种半导体装置，包含：基板；第一和第二导电元件，设置于所述基板上；层间电介质，设置于所述基板上和所述第一和第二导电元件之间；蚀刻停止层，包含金属硅氧化物，延伸于所述层间电介质之上并与所述层间电介质接触，其中所述蚀刻停止层未延伸于第一导电元件或第二导电元件之上；以及导电孔，设置于所述第一导电元件之上且与第一导电元件电性接触，其中所述导电孔至少被所述层间电介质和蚀刻停止层的一部分与第二导电元件隔开。
根据本发明实施例，提供一种半导体装置的制造方法，包含：形成第一蚀刻停止层，包含与导电元件接触的第一部分且包含与围绕所述导电元件的第一层间电介质接触的第二部分，其中所述第一蚀刻停止层的第一部分包含金属氧化物，且所述第一蚀刻停止层的第二部分包含金属硅氧化物；蚀刻所述第一蚀刻停止层以移除第一蚀刻停止层的第一部分，但不移除第一蚀刻停止层的第二部分；形成一第二蚀刻停止层于所述第一蚀刻停止层的第二部分之上和导电元件之上；形成一第二层间电介质于所述第二蚀刻停止层之上；蚀刻一开口，垂直地穿过所述第二层间电介质和第二蚀刻停止层以露出所述导电元件的上表面；以及以导电材料填充所述开口以形成导电孔于开口中，其中所述导电孔与所述导电元件的上表面接触但被第一蚀刻停止层的第二部分与第一层间电介质隔开。
附图说明
通过以下的详细描述配合附图，可以更加理解本发明实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。
图1A、1B、1C、1D、1E、1F、1G、1H和1I为根据本发明实施例的各制造阶段的半导体装置的剖面示意图。
图2为根据本发明实施例的半导体装置的制造方法流程图。
符号说明：
100～半导体装置
102～基板
110、194～内连线层
120、122～导电元件
130、170～层间电介质
140、160～蚀刻停止层
142、144～部分
150～蚀刻溶液
172～盖层
174～硬掩模层
180～开口
190～导电材料
192～导电孔
200～方法
210、220、230、240、250、252、254、256、258、260～步骤
具体实施方式
以下内容提供了许多不同的实施例或范例，用于实施所提供的标的的不同部件。组件和配置的具体范例描述如下，以简化本发明实施例。当然，这些仅仅是范例，并非用以限定本发明实施例。举例来说，叙述中若提及第一部件形成于第二部件上方，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。此外，本发明实施例在不同范例中可重复使用参考数字及/或字母，此重复是为了简化和清楚的目的，并非代表所讨论的不同实施例及/或组态之间有特定的关系。
此外，其中可能用到与空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”及类似的用词，这些空间相对用语为了便于描述如图所示的一个(些)元件或部件与另一个(些)元件或部件之间的关系。这些空间相对用语包含使用中或步骤中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。
更进一步，当以“约(about)”、“大约(approximate)”及其类似的用词描述一个数字或一个数字范围时，所述用词是用以涵盖在合理范围内的数字，包含所描述的数字，例如在所描述数字的±10％以内或本领域技术人员可理解的其他数值。举例来说，用词“约5nm”包含从4.5nm至5.5nm的尺寸范围。
本发明整体涉及但不限于减少或防止与叠对控制相关的问题。叠对可以指例如集成电路芯片的半导体装置中不同膜层的各种元件之间的对准。举例来说，集成电路芯片可包含由多个内连线层(也称为不同的金属化层)构成的内连线结构。每个内连线层可包含由层间电介质(interlayer dielectric；ILD)围绕的一个或多个导电元件，例如导孔、接触件(contact)或金属线。在一些情况下，一内连线层(例如上层)中的第一导电元件可能需要电性连接至另一内连线层(例如下层)中的第二导电元件。因此，期望这两个导电元件能垂直地对齐。如果叠对控制不理想，则两个导电元件之间可能存在显著量的未对准(misalignment)，这可能导致例如第二导电元件旁边的层间电介质的过蚀刻(虎齿状图案)的问题。过蚀刻可缩短抵达相邻导电元件的漏电路径，这又可能导致可靠性及/或效能问题，例如时变介电崩溃(time-dependent dielectric breakdown；TDDB)或其他电流泄漏问题。
为了克服上述讨论的问题，本发明实施例形成能够增加漏电路径长度的蚀刻停止层(etch stop layer；ESL)的部分。在一些实施例中，这通过先形成蚀刻停止层(包含金属氧化物)于导电元件上和层间电介质上来实现，所述层间电介质包含硅且围绕导电元件。接着，在升高的温度下烘烤蚀刻停止层以改变其化学组成。举例来说，金属硅氧化物可以形成于与层间电介质接触的蚀刻停止层的一部分中，因为硅渗透至蚀刻停止层中以与包含在其中的金属氧化物反应。然后，使用包含碱性胺(alkali amine)的湿蚀刻剂选择性移除蚀刻停止层。在选择性蚀刻期间，移除了蚀刻停止层包含金属氧化物的部分，但是保留蚀刻停止层包含金属硅氧化物的部分。剩余的蚀刻停止层部分保护层间电介质在通孔(via hole)蚀刻工艺中免于被不期望地蚀刻。
本发明的一个优点是减轻了由叠对位移引起的问题。举例来说，在理想情况下，通孔应该与导电元件对准。然而，由于叠对位移，通孔和导电元件可能未对准。如果没有实现可选择性移除的蚀刻停止层，则这种未对准将导致位于通孔下方的层间电介质的一部分无意中被蚀刻。当以金属填充通孔时，无意中被蚀刻的孔洞也将被填充，如果通孔已对准，则提供了更靠近下一个导电元件的导电路径。这可能导致可靠性及/或效能问题，例如崩溃电压、时变介电崩溃或漏电。
如前所述，在现实世界的半导体制造中，叠对控制可能不是最佳的，特别是当几何尺寸缩小时，将导致通孔和导电元件之间的未对准。但此处公开的蚀刻停止层的蚀刻选择性有助于防止由未对准所引起位于通孔下方且与导电元件相邻的层间电介质被不期望的蚀刻。根据本发明实施例的各个面向，含硅蚀刻停止层保护位于未对准通孔下方的层间电介质部分免于被蚀刻。如此一来，所得到的半导体装置具有更好的可靠性及/或提升的效能。
现在将参照附图更详细地描述本发明的各个面向。在此面向，图1A～1I根据本发明实施例示出各制造阶段的半导体装置的示意剖面侧视图，而图2示出根据本发明实施例进行的方法流程图。
现在参照图1A，其示出半导体装置(或半导体结构)100的一部分。半导体装置100包含基板102，基板102可以由硅或例如锗的其他半导体材料组成。基板102也可以包含化合物半导体，例如碳化硅、砷化镓、砷化铟或磷化铟。在一些实施例中，基板102可以包含合金半导体，例如硅锗、碳化硅锗、磷化镓砷或磷化镓铟。在一些实施例中，基板102可以包含外延层，例如覆盖块状半导体的外延层。可形成各种微电子元件于基板102中或基板102上，例如包含源极/漏极及/或栅极的晶体管元件、包含浅沟槽隔离(shallow trench isolation；STI)的隔离结构或任何其他合适的元件。
半导体装置100也包含内连线层110。内连线层110可以是多层内连线结构(multi-layered interconnect structure；MLI)中的内连线层之一，其形成于基板102之上且可以包含在半导体装置100的各种微电子元件之间提供内连线(例如布线)的多个图案化介电层和导电层。在内连线层110和基板102之间可以存在中间层或元件，但是为了简单起见，并未示出这些膜层或元件。
在一实施例中，内连线层110包含多个导电元件(包含导电元件120和122)以及部分或完全地围绕导电元件120和122的层间介电质130。导电元件120和122可以包含接触件、导孔或金属线。在一些实施例中，导电元件120和122包含导电材料，例如铝、铝合金、钛、氮化钛、钨、铜、铜合金、钽、氮化钽、钨、钌、铑或前述的组合。当导电元件120和122包含金属材料时，它们也称为金属元件。需注意的是，导电元件120和122不包含任何硅(纯硅或硅化物形式)，原因是导电元件120和122不应在烘烤过程中与叠对的膜层(例如，如下所述的蚀刻停止层140)反应而形成硅化物。
与导电元件120和122不同，层间电介质130可以是含硅的二氧化物材料，其中硅以各种合适的形式存在。举例来说，层间电介质130可以包含二氧化硅或低介电常数(low-k)介电材料，其介电常数值小于二氧化硅的介电常数值(约为4)。在一些实施例中，低介电常数介电材料包含多孔有机硅酸盐薄膜，例如硅氧烷(SiOCH)、四乙氧基硅烷(tetraethylorthosilicate；TEOS)氧化物、未掺杂的硅酸盐玻璃、掺硼氧化硅例如硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、熔融石英玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼掺杂二氧化硅、碳掺杂二氧化硅、多孔二氧化硅、多孔碳掺杂二氧化硅、碳氮化硅(silicon carbon nitride；SiCN)、碳氧化硅(silicon oxycarbide；SiOCN)、旋涂硅基聚合物介电质或前述的组合。应理解的是，可以对内连线层110进行例如化学机械研磨(chemical mechanical polishing；CMP)的平坦化工艺，以使导电元件120和122及/或层间电介质130的上表面变平。
参照图1B，沉积第一蚀刻停止层140在内连线层110上。沉积工艺包含化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)、原子层沉积(atomic layer deposition；ALD)、热原子层沉积(thermal ALD)或前述的组合。在一些实施例中，蚀刻停止层140包含金属氧化物，例如氧化铝(AlOx)、氧化铪(HfOx)、氧化钛(TiOx)、氧化锰(MnOx)、氧化钒(VOx)、其他合适的金属氧化物或前述的组合。在一些实施例中，蚀刻停止层140具有介于10至60埃
Figure BDA0001999872720000071
的整体均匀的厚度。这样的厚度范围使得蚀刻停止层140不仅提供足够的保护(就上方导孔结构和下方导电元件之间的漏电路径而言)，而且还使相邻导电元件120和122之间的寄生电容最小化(因为在蚀刻停止层140中的材料的介电常数值高于层间电介质130中的低介电常数材料的介电常数值)。
参照图1C，蚀刻停止层140在升高的温度下经历烘烤工艺。现有技术并未进行这种烘烤工艺。在烘烤期间，蚀刻停止层140与层间电介质130接触的一或多个部分142改变或转换其化学组成，举例来说，层间电介质130中包含的硅(以任何合适的形式)迁移或渗透至蚀刻停止层140中，接着与蚀刻停止层的部分142的金属氧化物反应，形成金属硅氧化物。在一些实施例中，烘烤后的蚀刻停止层的部分142包含金属硅氧化物，例如氧化铝硅(AlSiOx)、氧化铪硅(HfSiOx)、氧化钛硅(TiSiOx)、氧化锰硅(MnSiOx)、氧化钒硅(VSiOx)、其他合适的金属硅氧化物或前述的组合。需注意的是，硅可以以任何合适的化学形式存在于金属硅氧化物中。然而，在烘烤期间，蚀刻停止层140与导电元件120和122接触的一或多个其他部分144可不形成任何金属硅氧化物，因为导电元件120和122不包含任何硅材料。如图1C所示，因为蚀刻停止层的部分142和144与层间电介质130和导电元件120和122的相应边缘对准，所以化学转换是一种自对准(self-aligning)过程。需注意的是，即使在自对准过程中，硅也可能不完全沿着垂直线迁移或渗透至蚀刻停止层中，因此蚀刻停止层的部分142和144的边缘可能不会完全地(strictly)与层间电介质130及导电元件120和122的相应边缘对准。
在一些实施例中，在100℃至400℃的温度下烘烤具有蚀刻停止层140的半导体装置100。需注意的是，在烘烤期间可以例如根据预定的温度曲线(temperature profile)而改变温度。在一些实施例中，持续烘烤30秒至10分钟。在一些实施例中，可在环境气体中进行烘烤，所述环境气体包含氮气(N2)、氮气和氢气(H2)的组合、氮气和惰性气体例如氩气(Ar)的组合或任何其它合适的气体组合物。合适的环境气体(例如N2+H2)透过使硅更容易地渗透至蚀刻停止层的部分142中而有助于增强硅化过程。
现在参照图1D，进行湿蚀刻工艺以从半导体装置100的上表面选择性地移除部分的蚀刻停止层140。在一实施例中，蚀刻溶液150被配置以保留与层间电介质130接触的蚀刻停止层部分142，但是移除与导电元件120和122接触的蚀刻停止层部分144。换句话说，蚀刻后的蚀刻停止层140保留在层间电介质130的上表面上，但不保留在导电元件120和122的上表面上。如图1D所示，沿着导电元件120和122的上表面产生台阶高度轮廓(step heightprofile)或几何形状。
选择性移除蚀刻停止层140的原因是蚀刻停止层的部分142和144间的蚀刻选择性，其在烘烤后包含不同的材料。在一些实施例中，蚀刻停止层的部分142和144间的蚀刻选择性是显著的(例如约1：30或更高)。也就是说，当暴露于蚀刻溶液150时，蚀刻停止层的部分144(其包含金属氧化物)的蚀刻速率比蚀刻停止层的部分142(其包含金属硅氧化物)的蚀刻速率快至少30倍。在一些实施例中，蚀刻停止层的部分144的蚀刻速率为每分钟约或更高。此外，一旦露出导电元件120和122的上表面，就可以停止蚀刻，因为蚀刻溶液150在导电元件120和122上具有低蚀刻速率。在一些实施例中，导电元件120和122的蚀刻速率每分钟不超过
Figure BDA0001999872720000082
在一些实施例中，蚀刻溶液150包含碱性胺，例如氢氧化铵(ammonia hydroxide，NH4OH)、羟胺(hydroxylamine，NH2OH)、其他合适的化合物或前述的组合。蚀刻溶液150的pH值可以设定在8～13之间，以防止或最小化硅与蚀刻溶液150间的反应(因为硅在酸性环境中更具活性)。在一实施例中，蚀刻溶液150中碱性胺的浓度为8％或更低(除非另有说明，百分比是指重量)。碱性胺中的氢氧化物(OH-)使金属氧化物(包含在蚀刻停止层的部分144中)和金属硅氧化物(包含在蚀刻停止层的部分142中)间产生蚀刻速率差异。具体地，以下示例公式表示氢氧化物与金属氧化物反应形成可溶于蚀刻溶液150的金属氢氧化物(例如氢氧化铝)，但氢氧化物不与金属硅氧化物反应：
·蚀刻停止层的部分144中的示例反应：2OH-+3H2O+Al2O3→2Al(OH)4 - (aq)
·蚀刻停止层的部分142中没有反应：OH-+Al(Si)Ox→没有反应。
为了增强蚀刻效能，蚀刻溶液150也可包含溶剂，例如二乙二醇单甲基醚(diethylene glycol monomethyl ether)、乙二醇(ethylene glycol)、丁基二乙二醇(butyl diethylene glycol)和二甲亚砜(dimethyl sulfoxide)、任何其他合适的溶剂或前述的组合。另外，蚀刻溶液150可包含螯合剂，例如乙二胺四乙酸(ethylenediaminetetraacetic acid)、二伸乙基三胺五乙酸(diethylenetriaminepentaacetic acid)、其他合适的螯合剂或前述的组合。此外，蚀刻溶液150可包含金属腐蚀抑制剂以帮助防止金属元件的腐蚀。金属腐蚀抑制剂的合适候选物可包含苯并三唑(benzotriazole；BTA)、十二胺(dodecylamine)或前述的组合。蚀刻溶液150也可以包含例如浓度为20％至80％的水。在一些实施例中，在介于室温至60℃的温度下进行湿蚀刻工艺。需注意的是，在蚀刻期间可以改变温度。在一些实施例中，持续蚀刻1至5分钟。
现在参照图1E，进行沉积工艺以形成第二蚀刻停止层160于半导体装置100之上。在一些实施例中，沉积工艺可包含化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、热原子层沉积或前述的组合。第二蚀刻停止层160可共形地(conformally)形成于蚀刻停止层140的剩余部分之上和导电元件120和122的上表面之上。在一些实施例中，蚀刻停止层160包含介电材料，其可以是与蚀刻停止层140的材料相同或不同的材料。在一些实施例中，蚀刻停止层160包含金属氧化物，例如氧化铝(AlOx)、氧化铪(HfOx)、氧化钛(TiOx)、氧化锰(MnOx)、氧化钒(VOx)、其他合适的金属氧化物或前述的组合。或者，蚀刻停止层160可包含碳氮化硅(SiCN)、碳氧化硅(SiOCN)、碳化硅(SiC)、氮化硅(SiN)或前述的组合。在一些实施例中，蚀刻停止层160具有
Figure BDA0001999872720000091
或更小的厚度。蚀刻停止层160可用于例如黏着、防止金属氧化、防止金属损伤和确保普遍蚀刻效能的目的。
继续参照图1E，进行另一沉积工艺以形成层间电介质170于蚀刻停止层160之上。沉积工艺可包含例如化学气相沉积、物理气相沉积、原子层沉积或前述的组合。在一些实施例中，层间电介质170可包含低介电常数(low-k)介电材料，例如硅氧烷(SiOCH)、四乙氧基硅烷(TEOS)、硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)等。在一些实施例中，层间电介质130和层间电介质170具有相同的材料组成。
在一些实施例中，形成盖层(capping layer)172于层间电介质170上。可以使用物理气相沉积、化学气相沉积、原子层沉积及/或其他合适的方法来沉积盖层172。盖层172可以使用任何合适的材料，例如硅、氧化硅(SiO2)、氮化硅(SiN)、碳氮化硅(SiCN)、碳化硅(SiC)或前述的组合。
在一些实施例中，形成硬掩模(hard mask；HM)层174于半导体装置100的顶表面之上。硬掩模层174可以包含任何合适的材料。在一实施例中，硬掩模层174包含硅、碳氮化硅(SiCN)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)、氮化钛(TiN)、碳化钨(WC)、其他隔离材料或前述的组合。可以通过物理气相沉积、化学气相沉积、原子层沉积、电镀或其他合适的方法来形成硬掩模层174。
现在参照图1F，进行一或多个工艺以蚀刻出开口180，开口180从顶部到底部垂直延伸穿过硬掩模层174、盖层172和层间电介质170以到达蚀刻停止层160。在一些实施例中，先对硬掩模层174进行光刻工艺以定义开口180的位置(举例来说，透过光致抗蚀剂沉积、曝光和光致抗蚀剂移除)。然后，可以使用蚀刻工艺来移除硬掩模层174。所述蚀刻工艺可以包含湿蚀刻或干蚀刻。可以使用相同的蚀刻工艺或另一种蚀刻工艺来移除盖层172和层间电介质170。在一实施例中，使用干蚀刻来移除盖层172和层间电介质170。如图1F所示，开口180并未与金属元件120完美地对齐，当叠对结束时可能发生这样的状况。在图1F中，开口180在蚀刻停止层160处停止，蚀刻停止层160在蚀刻工艺中具有非常低的蚀刻速率。蚀刻停止层160(有时称为衬层)有助于确保穿过不同材料层正确创造开口。
现在参照图1G，使用另一蚀刻工艺来移除位于开口180底部上的一部分蚀刻停止层160。所述蚀刻工艺可以包含湿蚀刻或干蚀刻，且比周围材料更快地蚀刻蚀刻停止层160。其结果，开口180延伸至导电元件120的上表面。在一些实施例中，通过蚀刻工艺部分地蚀刻位于开口180下方的中间蚀刻停止层的部分142。当(沉积的)中间蚀刻停止层的部分142和蚀刻停止层160是相同材料时，控制蚀刻工艺的持续时间(duration)，使得中间蚀刻停止层的部分142不被完全蚀刻。否则，当(沉积的)中间蚀刻停止层的部分142和蚀刻停止层160是不同材料时，蚀刻工艺可以在蚀刻停止层的部分142上具有相对较低的蚀刻速率(但是中间蚀刻停止层的部分142的上方角落仍然可能被切削，如图1G所示)。在任何情况下，蚀刻工艺确保开口180不会到达层间电介质130。
稍后将以导电材料填充开口180以例如形成像是导孔或金属线的导电元件。理想地，开口180应该与导电元件120对准，使得导电元件120和将在开口180中形成的导电元件之间可以建立良好的电性连接。然而，在现实世界的半导体制造中通常是这种情况，由于叠对控制能力的限制，开口180和导电元件120之间的对准是不完美的。随着每个半导体技术节点的几何尺寸缩小，这个问题变得更加严重。因此，如图1F所示，在开口180和导电元件120之间存在未对准，这表现在开口180的“向右”移动，使得现在的开口180位于一部分的层间电介质上方。在传统的半导体装置中，由于过蚀刻，这种未对准可能导致位于开口180下方的层间电介质130部分被不期望地蚀刻。然后，当导电材料填充开口180时，层间电介质130的过蚀刻部分将被导电材料填充。这可能导致例如时变介电崩溃或半导体装置100内电流泄漏的问题。
本发明实施例通过形成蚀刻停止层的部分142克服了上述问题，蚀刻停止层的部分142防止层间电介质130的潜在蚀刻(在创造开口180时)。更详细地，如图1G所示，经蚀刻的开口180在中间蚀刻停止层的部分142处垂直地停止。如前所述，蚀刻停止层142和蚀刻停止层160的材料组成可以配置成在创造开口180的期间使两者之间存在显著的蚀刻选择性。如此一来，可以大致蚀刻所述蚀刻停止层160而不显著影响中间蚀刻停止层的部分142，这使得中间蚀刻停止层的部分142做为保护结构。由于保留了中间蚀刻停止层的部分142，因此也保护了位于中间蚀刻停止层的部分142下方的层间电介质130部分免于被蚀刻。
现在参照图1H，进行沉积工艺以形成导电材料190于半导体装置100之上。在不同实施例中，导电材料包含铜、钨、铝、其他合适的金属、金属合金或前述的组合。沉积工艺可以包含例如化学气相沉积、电镀、物理气相沉积、原子层沉积或前述的组合。在一些实施例中，沉积的导电材料190包含金属或金属合金，例如铜、铝、钨、钛或前述的组合。在一些实施例中，可形成阻挡层(barrier layer)(例如钛、氮化钛、钽、氮化钽或前述的组合)于开口180的侧壁上，并于此后将导电材料填充在开口180中。
沉积的导电材料190的一部分填充开口180以形成导电孔(conductive via)192。在一些实施例中，导电孔192做为导电元件，其电性连接至下方的导电元件120。同样地，由于中间蚀刻停止层的部分142在蚀刻导孔开口(via opening)期间做为保护层，所以位于中间蚀刻停止层的部分142下方的层间电介质130部分未被蚀刻。因此，即使导电元件120和开口180因为叠对位移而未对准，沉积的导电材料190也不会不经意地到达层间电介质130。
现在参照图1I，进行例如化学机械平坦化(chemical mechanicalplanarization；CMP)的平坦化工艺以平坦化导电材料190的上部分，从而留下被层间电介质170围绕的导电孔192。可将导电孔192和层间电介质170视为是多层内连线结构的第二内连线层194的一部分，其位于内连线层110上方。
在一些实施例中，内连线层110是Mn(例如金属-0)内连线层，而内连线层194是Mn+1(金属-1)内连线层。在一些实施例中，Mn内连线层中的节距(相邻导电元件之间的距离)介于16至40nm之间，且导电元件的临界尺寸(critical dimension；CD)约为20nm或更小。在一些实施例中，Mn+1内连线层中导电孔的底表面的临界尺寸约为24nm或更小，在这种情况下，叠对位移容差(tolerance)可约为8nm或更小。需注意的是，叠对位移容差在很大程度上取决于Mn内连线层中的节距(举例来说，如果节距为40nm，则叠对位移容差可约为8nm，但如果节距缩小到20nm，则叠对位移容差可以缩小至4～6nm)。本发明实施例通过使用可选择性移除的蚀刻停止层140来改善叠对位移容差。
需注意的是，在所述制造阶段，大部分中间蚀刻停止层的部分142(如果不是全部)仍然设置在导电孔192和层间电介质130之间。换句话说，中间蚀刻停止层的部分142将导电孔192和层间介电质130隔开，并且防止或最小化在导电孔192和导电元件122之间流动的漏电流。在一些实施例中，取决于蚀刻停止层的厚度，使用此处公开的技术，漏电流可以降低1至2个等级。中间蚀刻停止层的部分142在半导体装置100的最终结构中保持可被检测的。实际上，包含上述金属硅氧化物的中间蚀刻停止层的部分142的存在是本发明的独特物理特性之一，且可代表已经进行了本发明实施例的步骤。
图2是根据本发明的各个面向制造半导体装置(例如半导体装置100)的方法200的流程图。应结合图1A～1I理解方法200。首先，方法200包含步骤210，用于提供包含导电元件(例如导电元件120)和可以完全或部分地围绕导电元件120的层间电介质(例如层间电介质130)的结构。以上参照图1A描述了更多细节。
方法200包含步骤220，在导电元件和层间电介质之上形成蚀刻停止层，例如蚀刻停止层140，其包含金属氧化物。以上参照图1B描述了更多细节。方法200包含烘烤蚀刻停止层以转换其化学组成的步骤230。在一实施例中，在化学组成转换之后，与导电元件接触的蚀刻停止层的第一部分(例如蚀刻停止层的部分144)不包含任何金属硅氧化物，而与层间电介质接触的蚀刻停止层的第二部分(例如蚀刻停止层的部分142)包含金属硅氧化物。因此，烘烤选择性地将蚀刻停止层的部分142转换成金属硅氧化物。在烘烤期间，通过层间电介质中的硅与蚀刻停止层的第二部分中的金属氧化物间的化学反应来形成金属硅氧化物。以上参照图1C描述了更多细节。
方法200包含步骤240，选择性地蚀刻所述蚀刻停止层，以移除蚀刻停止层的第一部分而不移除蚀刻停止层的第二部分。需注意的是，实际上，不移除膜层或结构可能不是绝对的(亦即，即使在蚀刻选择性之间存在显著的差异，仍然可能移除所述膜层或结构的一小部分)。在一实施例中，蚀刻停止层的选择性蚀刻被配置为使得蚀刻停止层的第一部分的蚀刻速率显著地比蚀刻停止层的第二部分的蚀刻速率大(例如至少快30倍)。以上参照图1D描述了更多细节。
方法200包含步骤250，形成第二蚀刻停止层(例如蚀刻停止层160)于第一蚀刻停止层的第二部分之上和第一导电元件之上。在步骤252，可形成第二层间电介质(例如层间电介质170)于第二蚀刻停止层之上。在步骤254，可形成盖层(例如盖层172)于第二层间电介质之上。在步骤256，可形成硬掩模层(例如硬掩模层174)于盖层之上。以上参照图1E描述了关于步骤250～256的更多细节。
方法200包含步骤258，蚀刻出露出第一导电元件上表面的开口(例如开口180)。开口可与导电元件完全对准(当没有叠对位移时)或者与导电元件部分对准(当存在一些叠对位移时)。在任何情况下，第一蚀刻停止层的第二部分保护位于其下方的第一层间电介质的一部分免于被蚀刻。以上参照图1F和图1G描述了更多细节。
方法200包含步骤260，以导电材料(例如导电材料190)填充开口，以形成与导电元件接触的导电孔(例如导电孔192)。以上参照图1H描述了更多细节。在一些实施例中，步骤260可以包含如参照图1I所述的化学机械平坦化工艺。
应理解的是，方法200仅仅是范例，并非用于将本发明实施例限制为超出明确叙述的内容。可以在方法200之前、期间和之后提供额外的步骤，并且可以取代、消除或移动所述的一些步骤以用于方法200的额外实施例。也应理解的是，本发明的各个面向可以应用于平面晶体管以及鳍式场效晶体管(FinFET)装置。举例来说，方法200可以包含在进行步骤210之前形成晶体管的源极/漏极区域和栅极结构，以及在进行步骤260之后形成额外的内连线层、封装和测试。可以进行其他步骤，但是为了简单起见，不在此详细讨论。
基于以上的讨论，可以看出本发明实施例提供优于传统装置及其制造方法的优点。然而，可理解的是，其他实施例可以提供额外的优点，并非所有优点都必须在此公开，且并非所有实施例都需要有特定优点。
本发明的一个优点是减轻了由叠对位移引起的问题。举例来说，在理想情况下，通孔(via hole)应该与导电元件对准。然而，由于叠对位移，通孔和导电元件可能未对准。如果没有实施可选择性移除的蚀刻停止层，则这种未对准将导致位于通孔下方的层间电介质的一部分被不期望地蚀刻。这可能导致可靠性及/或效能问题，例如崩溃电压、时变介电崩溃或漏电。在此，可选择性移除的蚀刻停止层做为导孔和层间电介质之间的隔板(separator)和绝缘体。其结果，蚀刻停止层保护了下方的层间电介质部分在通孔蚀刻工艺中免于被不期望地蚀刻，这反过来改善了半导体装置的可靠性及/或效能。
本发明实施例的一个面向包含一种半导体装置的制造方法，所述方法包含：提供包含导电元件和层间电介质的一结构，其中所述层间电介质包含硅且围绕所述导电元件，以及形成一蚀刻停止层于所述导电元件和层间电介质之上，所述蚀刻停止层包含金属氧化物。所述蚀刻停止层包含与导电元件接触的一第一部分和与层间电介质接触的一第二部分。所述方法还包含烘烤所述蚀刻停止层以将位于蚀刻停止层的第二部分中的金属氧化物转换为金属硅氧化物，以及选择性蚀刻所述蚀刻停止层以移除蚀刻停止层的第一部分，但不移除蚀刻停止层的第二部分。
在一些实施例中，所述蚀刻停止层被形成为具有介于10至
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的厚度。在一些实施例中，烘烤所述蚀刻停止层不会将位于蚀刻停止层的第一部分中的金属氧化物转换为金属硅氧化物。在烘烤期间，通过层间电介质中的硅与蚀刻停止层的第二部分中的金属氧化物间的化学反应形成位于所述蚀刻停止层的第二部分中的金属硅氧化物。在包含氮气和氢气的环境气体中烘烤所述蚀刻停止层。在一些实施例中，在介于100℃至400℃的温度下烘烤所述蚀刻停止层。在一些实施例中，位于所述蚀刻停止层的第二部分中的金属硅氧化物择自于下列所组成的族群：氧化硅铝(AlSiOx)、氧化硅铪(HfSiOx)、氧化硅钛(TiSiOx)、氧化硅锰(MnSiOx)及氧化硅钒(VSiOx)。在一些实施例中，使用蚀刻溶液进行蚀刻停止层的选择性蚀刻，且其中所述蚀刻溶液包含氢氧化铵、羟胺或两者。在一些实施例中，所述蚀刻溶液还包含水、螯合剂、金属腐蚀抑制剂以及择自于下列所组成的族群的溶剂：二乙二醇单甲基醚(diethylene glycol monomethyl ether)、乙二醇(ethylene glycol)、丁基二乙二醇(butyl diethylene glycol)和二甲亚砜(dimethyl sulfoxide)。在一些实施例中，所述蚀刻停止层的选择性蚀刻被配置为使得蚀刻停止层的第一部分的蚀刻速率显著地大于蚀刻停止层的第二部分的蚀刻速率。
在一些实施例中，所述层间电介质为第一层间电介质且蚀刻停止层为第一蚀刻停止层。所述方法还包含：形成一第二蚀刻停止层于所述第一蚀刻停止层的第二部分之上和所述第一导电元件之上；形成一第二层间电介质于所述第二蚀刻停止层之上；以及蚀刻出开口于所述第二层间电介质中和所述第二蚀刻停止层中。所述开口至少部分地与导电元件对齐。所述第一蚀刻停止层的第二部分保护位于其下方的第一层间电介质的一部分免于被蚀刻。所述方法还包含以导电材料填充该开口以形成与该导电元件接触的导电孔。在一些实施例中，所述方法在形成所述第二层间电介质之后和在所述第二层间电介质中蚀刻出开口之前还包含：形成一盖层于所述第二层间电介质之上；以及形成一硬掩模层于所述盖层之上。所述开口至少从顶部至底部穿透所述硬掩模层、所述盖层、所述第二层间电介质和所述第二蚀刻停止层。
本发明实施例的另一个面向包含一种半导体装置，包含：一基板；第一和第二导电元件，设置于所述基板上；一层间电介质，设置于所述基板上和所述第一和第二导电元件之间；以及一蚀刻停止层，包含一金属硅氧化物，延伸于所述层间电介质之上且与所述层间电介质接触。所述蚀刻停止层未延伸于第一导电元件或第二导电元件之上。所述半导体装置还包含导电孔设置于所述第一导电元件之上且与第一导电元件电性接触。所述导电孔至少被所述层间电介质和蚀刻停止层的一部分与第二导电元件隔开。在一些实施例中，所述半导体装置还包含第二蚀刻停止层，设置于所述第一蚀刻停止层之上且邻近所述导电孔；以及第二层间电介质，设置于所述第二蚀刻停止层且围绕所述导电孔。在一些实施例中，导电孔部分地覆盖所述第一导电元件的上表面，且第二蚀刻停止层也部分地覆盖所述第一导电元件的上表面。在一些实施例中，所述蚀刻停止层中的金属硅氧化物择自于下列所组成的族群：氧化硅铝(AlSiOx)、氧化硅铪(HfSiOx)、氧化硅钛(TiSiOx)、氧化硅锰(MnSiOx)及氧化硅钒(VSiOx)。在一些实施例中，所述层间电介质包含硅。在一些实施例中，所述蚀刻停止层具有介于10至
Figure BDA0001999872720000161
的厚度。
本发明实施例的另一个面向包含一种半导体装置的制造方法，包含：形成第一蚀刻停止层，包含与导电元件接触的第一部分且包含与围绕所述导电元件的第一层间电介质接触的第二部分。所述第一蚀刻停止层的第一部分包含金属氧化物，且所述第一蚀刻停止层的第二部分包含金属硅氧化物。所述方法还包含蚀刻所述第一蚀刻停止层以移除第一蚀刻停止层的第一部分，但不移除第一蚀刻停止层的第二部分；形成一第二蚀刻停止层于所述第一蚀刻停止层的第二部分之上和导电元件之上；形成一第二层间电介质于所述第二蚀刻停止层之上；蚀刻出开口，其垂直地穿过所述第二层间电介质和第二蚀刻停止层以露出所述导电元件的上表面；以及以导电材料填充所述开口以形成一导电孔于开口中。所述导电孔与所述导电元件的上表面接触但被第一蚀刻停止层的第二部分与第一层间电介质隔开。
在一些实施例中，形成所述第一蚀刻停止层包含：沉积所述第一蚀刻停止层，所述第一和第二部分中包含金属氧化物但所述第一和第二部分中不包含任何金属硅氧化物；以及在介于100℃至400℃的温度下烘烤所述第一蚀刻停止层，使得所述第一蚀刻停止层的第二部分中的金属硅氧化物通过所述第一层间电介质中的硅与所述第一蚀刻停止层的第二部分中的金属氧化物间的化学反应而形成。在一些实施例中，所述开口部分地与导电元件对齐，且所述第一蚀刻停止层的第二部分保护位于其下方的第一层间电介质在开口的蚀刻期间免于被蚀刻。在一些实施例中，蚀刻所述第一蚀刻停止层包含使用包含碱性胺的湿蚀刻溶液，且蚀刻所述开口包含使用干蚀刻工艺。
以上概述数个实施例的部件，使得在本发明所属技术领域中的本领域技术人员可以更加理解本发明实施例的面向。在本发明所属技术领域中的本领域技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。本发明所属技术领域中的本领域技术人员也应该理解到，此类等效的结构并未悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体装置的制造方法，其特征在于，该方法包括：
提供包括一导电元件和一层间电介质的一结构，其中所述层间电介质包括硅且围绕所述导电元件；
形成一蚀刻停止层于所述导电元件和所述层间电介质之上，其中所述蚀刻停止层包括金属氧化物，其中所述蚀刻停止层包括与所述导电元件接触的一第一部分和与所述层间电介质接触的一第二部分；
烘烤所述蚀刻停止层以将位于所述蚀刻停止层的所述第二部分中的所述金属氧化物转换为金属硅氧化物；以及
选择性蚀刻所述蚀刻停止层以移除所述蚀刻停止层的所述第一部分，但不移除所述蚀刻停止层的所述第二部分。
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