CN102214608A - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种制造半导体器件的方法及半导体器件。其中，该方法包括：提供衬底；在衬底上形成栅堆叠；覆盖所述器件形成内层介电层；对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；在凹槽内沉积形成金属扩散阻挡层；对凹槽进行金属填充以形成源极区和漏极区。半导体器件包括：衬底，在衬底上的栅堆叠，覆盖所述器件的内层介电层，在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽，以及在凹槽中形成的金属扩散阻挡层和金属填充物。通过本发明不仅可以减小MOS器件中源/漏极的寄生电阻并增强源/漏极对沟道的应力，还可以降低工艺温度，提高高k栅介质和金属栅的工艺兼容性。

Description

一种半导体器件及其制造方法
技术领域
本发明通常涉及一种半导体器件的制造方法及其结构，具体来说涉及一种结合嵌入式金属源极/漏极技术和低肖特基势垒源极/漏极技术的半导体器件及其制造方法。
背景技术
目前，针对源极/漏极工程的研究包括，超浅低阻PN结源/漏技术、低肖特基势垒金属源/漏技术及抬升源/漏技术等。
其中，超浅低阻PN结源/漏技术对加工工艺要求很高，不仅需要低能离子注入来实现超浅低阻源/漏极，而且还要承受1000度左右的高温退火实现掺杂离子激活。高温下的退火工艺不仅会对高k栅介质和金属栅的可靠性产生影响，而且还很容易造成由于离子扩散引起的源极和漏极贯通等问题。
另一方面，针对低肖特基势垒金属源/漏极技术，如何在减小源/漏极电阻的情况下降低肖特基势垒高度也是一个很大的挑战。目前，通常的做法是在源/漏极处的半导体衬底上淀积一层金属层，如Ni和NiPt合金，之后通过退火工艺使金属层和半导体衬底反应生成金属硅化物，如NiSi和NiPtSi等。在此基础上，通过离子注入和杂质分凝的方法进行肖特基势垒的调控。该方法需要精细的工艺条件，不仅对淀积金属的厚度、退火时间和温度等参数有很大的要求，而且对金属在沟道方向的扩散控制问题也提出了很高的要求。此外，低肖特基势垒源/漏极技术中的源/漏极寄生电阻的降低问题也是一个急待解决的挑战。
对于抬升源/漏技术，主要的工艺流程是，在半导体衬底上先形成一栅极结构，之后在源/漏极处的半导体衬底上进行轻掺杂离子注入，然后在栅极两侧形成一绝缘层侧墙。在此结构上，在源/漏极上通过外延生长的方法形成抬升源/漏极层，如GeSi和SiC等。另一种抬升源/漏工艺的制备方法是，在后栅 工艺中(gate last process)，在源/漏极区域，通过外延生长的方法嵌入式引入半导体硅化物或碳化物，如GeSi和SiC等。以上抬升源/漏极技术虽然在一定程度上实现了源/漏极电阻降低和应力增强等指标，但由于外延层中固有的掺杂浓度限制和接触电阻等问题，仍需要对器件的结构和制备工艺进行优化，以期进一步减小源/漏极的寄生电阻，并优化由器件结构和工艺引起的迁移率增强。
发明内容
鉴于上述问题，本发明提供一种结合嵌入式金属源/漏极技术和低肖特基势垒技术的MOS晶体管结构及其制造方法。其中，该方法包括：提供衬底；在衬底上形成栅堆叠；覆盖所述器件形成内层介电层；对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；在凹槽内沉积形成金属扩散阻挡层；对凹槽进行进行金属填充以形成源极区和漏极区。此外，本发明还提供了一种半导体器件，包括：衬底；在衬底上的栅堆叠；覆盖所述器件的内层介电层；在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽；以及在凹槽中形成的金属扩散阻挡层和金属填充物。
在本发明中，通过对半导体衬底上的源极和漏极区域进行刻蚀和金属填充，实现嵌入式金属源/漏极代替传统的PN结源/漏极。通过本发明，不仅可以减小MOS器件中源/漏极的寄生电阻并增强源/漏极对沟道的应力，而且还可以降低工艺温度，提高高k栅介质和金属栅的工艺兼容性。
附图说明
图1示出了根据本发明的实施例的半导体器件的制造方法的流程图；
图2-12示出了根据本发明的一个优选实施例的半导体器件的不同阶段的示意性截面图；以及
图13-23示出了根据本发明的另一个优选实施例的半导体器件的不同阶段的示意性截面图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
第一实施例
参考图1，图1示出了根据本发明的半导体器件的制造方法的流程图。在步骤101，首先提供衬底202，所述衬底可以是已经做好前期浅沟槽隔离处理和清晰工艺处理的半导体衬底202，参考图2。在实施例中，衬底202包括晶体结构中的硅衬底。如本领域所知晓的，根据设计要求衬底可包括各种不同的掺杂配置(例如，P型衬底或者N型衬底)。衬底的其它例子包括其它元素半导体，例如锗和金刚石。或者，衬底可包括化合物半导体，例如，碳化硅，砷化镓，砷化铟，或者磷化铟。进一步，为了提高性能，衬底可选择性地包括一个外延层(epi层)，和/或者硅绝缘体(SOI)结构。更进一步，衬底可包括形成在其上的多种特征，包括有源区域，有源区域中的源极和漏极区域，隔离区域(例如，浅沟槽隔离(STI)特征)，和/或者本领域已知的其它特征。
随后，在步骤102中，在衬底202上形成栅堆叠。栅堆叠可以具有不同的层和形成方法。在本实施例中，包括界面层204，高k栅介质层206和金属栅电极层208。在下面的实施例中，栅堆叠可以具有不同的结构，这将在下面进行详细描述。如图2所示。界面层204可直接形成在衬底202 上。在本实施例中，界面层204可以为SiO2、SiON或者HfSiOx。界面层204的厚度为大约0.3-2nm。界面层204可使用原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此。
而后在所述界面层204上形成高k栅介质层206，如图3所示。高k栅介质层206可包括高k材料(例如，和氧化硅相比，具有高介电常数的材料)。高k材料的例子包括例如铪基材料，如HfO2、HfSiOx、HfSiONx、HfAlOx、HfAlONx、Al2O3、ZrO2、ZrSiOx、Ta2O5、La2O3、HfLaOx、LaAlOx、LaSiOx、Y2O3、Gd2O3、Sc2O3、以及以上所述材料的稀土金属氧化物、其他稀土金属氧氮化物、及其组合。高k栅介质层可通过热氧化、化学气相沉积、原子层沉积(ALD)形成。实施例中，高k栅介质层206的厚度为大约1-5nm。这仅是示例，本发明不局限于此。
而后，如图4所示，在形成高k栅介质层206之后可以在其上沉积金属栅电极层208。该金属栅电极层208可以是单层的结构，也可以是多层的结构，大约5nm到大约100nm范围之间的厚度。用于金属栅电极层的材料可以包括TaC、HfC、TiN、TaN、MoNx、TiSiN、TiCN、TaAlC、TiAlN、MoAlN、PtSix、Ni3Si、HfCN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax、HfRux、RuOx、Pt、Ru、Ir、Mo、Re、及其它们的组合。金属栅电极层结构还可以包含金属扩散阻挡层。这仅是示例，本发明不局限于此。
对器件进行栅堆叠结构图形化，以形成如图5所示的结构。可以利用干法刻蚀或者湿法刻蚀技术对所述器件进行图形化。这仅是示例，本发明不局限于此。
可选地，可以在形成栅堆叠后形成侧墙212，如图6所示。其中，侧墙可以是单层结构，也可以是多层结构，侧墙材料可以包括：Si3N4和SiON的氮化物、SiO2和HfO2的氧化物及其组合。其中，最外侧侧墙可以覆盖整个衬底，也可以不覆盖源/漏极区的衬底。
可选地，可以在侧墙形成过程中对源极延伸区218和漏极延伸区220进行离子注入并随后进行离子激活退火等工艺。
在步骤103中，覆盖所述器件形成内层介电层。如图7所示，在上述器件上形成内层介电层(ILD)222。其中内层介电层材料包括：SiO2、Si3N4和SiONx等。之后，利用化学机械研磨技术(CMP)进行平坦化。
在步骤104中，对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽。如图8所示，可以利用干法和湿法刻蚀技术相结合的方法对源/漏极区域及其上面的内层介电层222进行刻蚀，并在内层介电层和衬底中形成属于源极区和漏极区的凹槽224。其中，可以采用各向同性的干法刻蚀技术对内层介电层222和其下面的衬底进行刻蚀以形成基本方形，如图8所示；也可以先采用干法刻蚀技术对内层介电层222进行刻蚀，之后采用各向异性的干法或湿法刻蚀技术对222层下面的衬底进行刻蚀以形成倒Ω形，如图9所示。
在步骤105中，在凹槽内沉积形成金属扩散阻挡层。如图10所示，在凹槽224内沉积金属扩散阻挡层226，用于金属扩散阻挡层的材料包括：TiN、TaN、HfN、HfC、TaC、及其组合，厚度大约为2-20nm。金属扩散阻挡层可以是一层，也可以是多层薄膜结构，这些均不作为对本发明的限制。
在步骤106中，对凹槽进行进行金属填充以形成源极区和漏极区。在所述凹槽224进行金属填充，以形成源极区和漏极区。可以利用物理或化学沉积方法，例如原子层沉积技术、金属有机化学气相沉积技术、溅射技术、电子束蒸发技术等。填充金属包括TiAlx，Ta，Ti，Al，Co，Ru，Mo，W，Pd，Ir，Pt，Cu，CuAgx，及其组合。另外，通过控制填充金属的种类和填充顺序，可以针对NMOS和PMOS器件产生相应的横向张应力和压应力。最后，对经过金属填充的器件结构进行化学机械研磨，形成如图11、12所示的栅结构、源极区和漏极区。
第二实施例
下面将仅就第二实施例区别于第一实施例的方面进行阐述。未描述的部分应当认为与第一实施例采用了相同的步骤、方法或者工艺来进行，因此在此不再赘述。
参考图1，在步骤101，首先提供衬底202，所述衬底可以是已经做好前期浅沟槽隔离处理和清晰工艺处理的半导体衬底202，参考图2。在实施 例中，衬底202包括晶体结构中的硅衬底。如本领域所知晓的，根据设计要求衬底可包括各种不同的掺杂配置(例如，P型衬底或者N型衬底)。衬底的其它例子包括其它元素半导体，例如锗和金刚石。或者，衬底可包括化合物半导体，例如，碳化硅，砷化镓，砷化铟，或者磷化铟。进一步，为了提高性能，衬底可选择性地包括一个外延层(epi层)，和/或者硅绝缘体(SOI)结构。更进一步，衬底可包括形成在其上的多种特征，包括有源区域，有源区域中的源极和漏极区域，隔离区域(例如，浅沟槽隔离(STI)特征)，和/或者本领域已知的其它特征。
随后，在步骤102中，在衬底202上形成栅堆叠。栅堆叠可以具有不同的层和形成方法。在本实施例中，可以包括界面层204，高k栅介质层206和金属栅电极层208。在本实施例中，栅堆叠具有与第一实施例不同的结构。如图2所示。界面层204可直接形成在衬底202上。界面层204可以为SiO2、SiON或者HfSiOx。界面层204的厚度为大约0.3-2nm。界面层204可使用原子层沉积、化学气相沉积(CVD)、高密度等离子体CVD、溅射或其他合适的方法。以上仅仅是作为示例，不局限于此。
而后在所述界面层204上形成高k栅介质层206，如图3所示。高k栅介质层206可包括高k材料(例如，和氧化硅相比，具有高介电常数的材料)。高k材料的例子包括例如铪基材料，如HfO2、HfSiOx、HfSiONx、HfAlOx、HfAlONx、Al2O3、ZrO2、ZrSiOx、Ta2O5、La2O3、HfLaOx、LaAlOx、LaSiOx、Y2O3、Gd2O3、Sc2O3、以及以上所述材料的稀土金属氧化物、其他稀土金属氧氮化物、及其组合。高k栅介质层可通过热氧化、化学气相沉积、原子层沉积(ALD)形成。实施例中，高k栅介质层206的厚度为大约1-5nm。这仅是示例，本发明不局限于此。
而后，如图4所示，在形成高k栅介质层206之后可以在其上沉积金属栅电极层208。该金属栅电极层208可以是单层的结构，也可以是多层的结构，大约5nm到大约100nm范围之间的厚度。用于金属栅电极层的材料可以包括TaC、HfC、TiN、TaN、MoNx、TiSiN、TiCN、TaAlC、TiAlN、MoAlN、PtSix、Ni3Si、HfCN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax、HfRux、RuOx、Pt、Ru、Ir、Mo、Re、及其它们 的组合。金属栅电极层结构还可以包含金属扩散阻挡层。
之后，在金属栅电极层208的上面沉积多晶硅或者非晶硅帽层，形成如图13所示的多晶硅层210或者非晶硅帽层210。其中，所述多晶硅层210可以包括在大约10-100nm的厚度。这仅是示例，本发明不局限于此。
对上述器件进行栅堆叠结构图形化，以形成如图14所示的结构。可以利用干法刻蚀或者湿法刻蚀技术对所述器件进行图形化。这仅是示例，本发明不局限于此。
可选地，可以在形成栅堆叠后形成侧墙212，如图15所示。其中，侧墙可以是单层结构，也可以是多层结构，侧墙材料可以包括：Si3N4和SiON的氮化物、SiO2和HfO2的氧化物及其组合。
可选地，可以在侧墙形成过程中对源极延伸区和漏极延伸区进行离子注入并随后进行离子激活退火等工艺。
而后在所述器件的栅堆叠上及源极区和漏极区上方形成金属硅化物。例如，可以在图15所示的结构上沉积一层金属层214，如图16所示。该金属层可以采用Ni、Pt、W、Co、NiPtx合金等材料，厚度可以为大约5-70nm。之后，对图16所示的结构进行热退火处理，形成自对准的如图17所示的金属化合物层216，例如金属硅化物层、金属锗化物层及其他半导体金属化合物层等。其中，快速热退火的温度范围为250-600℃。
在本步骤中，还可以在热退火处理之后，通过离子注入或者杂质分凝技术进行肖特基势垒的进一步调控。其中，杂质分凝的方法为：在源/漏区金属硅化物上溅射一层金属，例如钇、镱、钆、铱和铂等。然后，通过退火使金属扩散至金属硅化物中，并使其在金属硅化物和半导体衬底间的界面上分离，从而降低nMOS和pMOS的肖特基势垒。另一种离子注入的方法为：利用离子注入技术将一些原子，例如硼、磷、砷、氮和锗等注入到金属硅化物中，并通过低温退火，例如采用小于500℃的低温退火，使掺杂剂激活，并使其在金属硅化物和半导体衬底间的界面上分离，从而达到调控肖特基势垒的目的。
在步骤103中，覆盖所述器件形成内层介电层。如图18所示，在上述器件上形成内层介电层(ILD)222。其中内层介电层材料包括：SiO2、Si3N4 和SiONx等。之后，利用化学机械研磨技术(CMP)进行平坦化。
在步骤104中，对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽。如图19所示，可以利用干法和湿法刻蚀技术相结合的方法对源/漏极区域及其上面的内层介电层222进行刻蚀，并在内层介电层和衬底中形成属于源极区和漏极区的凹槽224。其中，可以采用各向同性的干法刻蚀技术对内层介电层222和其下面的衬底进行刻蚀以形成基本方形，如图19所示；也可以先采用干法刻蚀技术对内层介电层222进行刻蚀，之后采用各向异性的干法或湿法刻蚀技术对222层下面的衬底进行刻蚀以形成倒Ω形，如图20所示。
在步骤105中，在凹槽内沉积形成金属扩散阻挡层。如图21所示，在凹槽224内沉积金属扩散阻挡层226，用于金属扩散阻挡层的材料包括：TiN、TaN、HfN、HfC、TaC、及其组合，厚度大约为2-20nm。金属扩散阻挡层可以是一层，也可以是多层薄膜结构，这些均不作为对本发明的限制。
在步骤106中，对凹槽进行进行金属填充以形成源极区和漏极区。如图22所示，在所述凹槽224进行金属填充，以形成源极区和漏极区。可以利用物理或化学沉积方法，例如原子层沉积技术、金属有机化学气相沉积技术、溅射技术、电子束蒸发技术等。填充金属包括TiAlx，Ta，Ti，Al，Co，Ru，Mo，W，Pd，Ir，Pt，Cu，CuAgx，及其组合。另外，通过控制填充金属的种类和填充顺序，可以针对NMOS和PMOS器件产生相应的横向张应力和压应力。最后，对上述器件结构进行化学机械研磨，形成如图22、23所示的栅结构、源极区和漏极区。
在上述工艺中，侧墙下未进行离子注入的半导体区域可通过低肖特基势垒金属层形成过程中发生的金属扩散来实现金属化，金属扩散量及扩散长度可通过工艺参数优化得到控制。低肖特基势垒金属源/漏延伸区形成后，通过刻蚀工艺和金属填充工艺实现嵌入式金属源/漏极形成。
在本发明中，通过对半导体衬底上的源极和漏极区域进行刻蚀和金属填充，实现嵌入式金属源/漏极代替传统的PN结源/漏极。通过本发明，可实现全金属化的源/漏极和源/漏延伸区，这样不仅减小了源/漏极的寄生电阻，增大了沟道区域应力诱导的载流子迁移率，而且还避免了PN结源/漏极和PN结源 /漏延伸区形成过程中涉及到的高温工艺，从而提高了MOS器件的整体性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (22)

1.一种制造半导体器件的方法，所述方法包括：
101.提供衬底；
102.在衬底上形成栅堆叠；
103.覆盖所述器件形成内层介电层；
104.对栅堆叠两侧的内层介电层及其下方的衬底进行刻蚀，以分别形成属于源极区和漏极区的凹槽；
105.在凹槽内沉积形成金属扩散阻挡层；
106.对凹槽进行进行金属填充以形成源极区和漏极区。
2.根据权利要求1所述的方法，其中在衬底上形成栅堆叠的步骤包括：
在衬底上形成界面层；
在界面层上沉积高k栅介质层；
在所述高k栅介质层上沉积金属栅电极层。
3.根据权利要求2所述的方法，在步骤102之后还包括：
在栅堆叠两侧的衬底中进行源、漏延伸区离子注入以及进行激活退火的步骤。
4.根据权利要求1所述的方法，其中在衬底上形成栅堆叠的步骤包括：
在衬底上形成界面层；
在界面层上沉积高k栅介质层；
在所述高k栅介质层上沉积金属栅电极层；
在所述金属栅电极层上沉积多晶硅层和非晶硅帽层之一。
5.根据权利要求4所述的方法，在步骤102之后还包括：
在栅堆叠和衬底上形成金属硅化物的步骤。
6.根据权利要求5所述的方法，还包括在形成金属硅化物后进行肖特基势垒调控。
7.根据权利要求6所述的方法，所述肖特基势垒调控的步骤包括：
在所述衬底的金属硅化物上溅射一层金属；
通过退火使所述金属扩散至所述金属硅化物中，并使其在所述金属硅化物和半导体衬底间的界面上分离，以降低肖特基势垒。
8.根据权利要求6所述的方法，所述肖特基势垒调控的步骤包括：
对所述衬底的金属硅化物进行离子注入；
进行低温退火，以激活掺杂剂，使其在所述金属硅化物和所述半导体衬底间的界面上分离。
9.根据权利要求1所述的方法，所述凹槽在衬底中的部分为基本倒Ω形。
10.根据权利要求1所述的方法，所述凹槽在衬底中的部分为基本方形。
11.根据权利要求1所述的方法，其中所述金属扩散阻挡层的厚度为2-20nm。
12.根据权利要求1所述的方法，其中所述金属扩散阻挡层从包含下列元素的组中选择元素来形成：TiN、TaN、HfN、HfC、TaC及其组合。
13.根据权利要求1所述的方法，其中所述金属填充步骤中的金属从包含下列元素的组中选择元素来形成：TiAlx、Ta、Ti、Al、Co、Ru、Mo、W、Pd、Ir、Pt、Cu、CuAgx及其组合。
14.一种半导体器件，包括：
衬底；
在衬底上的栅堆叠；
覆盖所述器件的内层介电层；
在栅堆叠两侧的内层介电层及其下方的衬底中形成的属于源极区和漏极区的凹槽；以及
在凹槽中形成的金属扩散阻挡层和金属填充物。
15.根据权利要求14所述的半导体器件，其中所述栅堆叠包括：
形成于所述衬底上的界面层；
形成于所述界面层上的高k栅介质层；以及
形成于所述高k栅介质层上的金属栅电极层。
16.根据权利要求15所述的半导体器件，其中所述栅堆叠还包括形成于所述栅堆叠两侧的衬底中的源、漏延伸区。
17.根据权利要求14所述的半导体器件，其中所述栅堆叠包括：
形成于所述衬底上的界面层；
形成于所述界面层上的高k栅介质层；
形成于所述高k栅介质层上的金属栅电极层；以及
形成于所述金属栅电极层上的多晶硅层和非晶硅帽层之一。
18.根据权利要求17所述的半导体器件，其中所述栅堆叠还包括：
形成于所述栅堆叠和所述衬底上的金属硅化物。
19.根据权利要求14所述的半导体器件，其中所述凹槽在衬底中的部分为基本倒Ω形。
20.根据权利要求14所述的半导体器件，其中所述凹槽在衬底中的部分为基本方形。
21.根据权利要求14所述的半导体器件，其中所述金属扩散阻挡层从包含下列元素的组中选择元素来形成：TiN、TaN、HfN、HfC、TaC及其组合。
22.根据权利要求14所述的半导体器件，其中所述金属填充物从包含下列元素的组中选择元素来形成：TiAlx、Ta、Ti、Al、Co、Ru、Mo、W、Pd、Ir、Pt、Cu、CuAgx及其组合。
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