CN103137495A - 半导体装置的制造方法 - Google Patents

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Abstract

本发明以高成品率提供即使具有微型的结构也具有高电特性的晶体管。本发明在包括该晶体管的半导体装置中也实现高性能化、高可靠性化及高生产化。在具有依次层叠有氧化物半导体层、栅极绝缘层及在侧面设置有侧壁绝缘层的栅电极层的晶体管的半导体装置中，以与氧化物半导体层及侧壁绝缘层接触的方式设置源电极层及漏电极层。在该半导体装置的制造工序中，以覆盖氧化物半导体层、侧壁绝缘层及栅电极层上的方式层叠导电层及层间绝缘层，通过化学机械抛光法去除栅电极层上的层间绝缘层及导电层，来形成源电极层及漏电极层。在形成栅极绝缘层之前，对氧化物半导体层进行洗涤处理。

Description

半导体装置的制造方法
技术领域
所公开的发明涉及一种半导体装置及其制造方法。
注意，在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置，因此电光装置、发光显示装置、半导体电路及电子设备都是半导体装置。
背景技术
通过利用形成在具有绝缘表面的衬底上的半导体薄膜来构成晶体管（也称为薄膜晶体管（TFT））的技术受到关注。该晶体管被广泛地应用于如集成电路（IC）及图像显示装置（显示装置）等的电子设备。作为可以应用于晶体管的半导体薄膜，硅类半导体材料是众所周知的。作为其他材料，氧化物半导体受到关注。
例如，公开了作为晶体管的活性层使用包含铟（In）、镓（Ga）及锌（Zn）的非晶氧化物的晶体管（参照专利文献1）。
[专利文献1]日本专利申请公开2006-165528号公报
为了实现晶体管的工作的高速化、晶体管的低耗电量化、低价格化等，必须要实现晶体管的微型化。
但是，伴随着晶体管的微型化，容易产生所谓的电特性的劣化，诸如晶体管的阈值电压的降低、阈值电压偏差的增大、截止电流的增大等。
另外，伴随着晶体管的微型化，容易受到干蚀刻工序中的损伤或杂质元素扩散到半导体层中导致的影响，由此容易产生成品率的降低或可靠性的降低。
发明内容
本发明的一个方式的目的之一是提供具有如下结构的半导体装置及其制造方法，即，为了实现更高性能的半导体装置，提高实现了微型化的晶体管的导通特性（例如，导通电流或场效应迁移率）来实现半导体装置的高速响应、高速驱动。
本发明的一个方式的目的之一是提供一种偏差少且具有良好的电特性的可靠性高的晶体管。
另外，本发明的一个方式的目的之一是在包括该晶体管的半导体装置中也实现高性能化、高可靠性化及高生产化。
在具有依次层叠有氧化物半导体层、栅极绝缘层及在侧面设置有侧壁绝缘层的栅电极层的晶体管的半导体装置中，以与氧化物半导体层及侧壁绝缘层接触的方式设置源电极层及漏电极层。在该半导体装置的制造工序中，以覆盖氧化物半导体层、侧壁绝缘层及栅电极层上的方式层叠导电层及层间绝缘层，通过对层间绝缘层及导电层进行切削（研磨、抛光）去除栅电极层上的导电层，来形成源电极层及漏电极层。作为切削（研磨、抛光）方法，可以适当地利用化学机械抛光（Chemical Mechanical Polishing：CMP）法。
因为在形成源电极层及漏电极层的工序中的去除栅电极层上的导电层的工序中不利用使用抗蚀剂掩模的蚀刻工序，所以可以准确地进行精密的加工。因此，在半导体装置的制造工序中，可以以高成品率制造形状和特性的偏差少的具有微型的结构的晶体管。
另外，优选在栅电极层上设置绝缘层。在去除设置在绝缘层上的用作源电极层及漏电极层的导电层的工序中，可以去除该绝缘层的一部分或整个部分。
通过将栅电极层用作掩模的自对准工艺，将掺杂剂引入到氧化物半导体层中，在氧化物半导体层中夹着沟道形成区形成其电阻比沟道形成区的电阻低且包含掺杂剂的低电阻区。掺杂剂是改变氧化物半导体层的导电率的杂质。作为掺杂剂的引入方法，可以利用离子注入法、离子掺杂法、等离子体浸没式离子注入法（Plasma-immersion ionimplantation method）等。
通过具有在沟道长度方向上夹着沟道形成区包括低电阻区的氧化物半导体层，该晶体管具有高导通特性（例如，导通电流及场效应迁移率），并能够进行高速工作及高速响应。
另外，在形成氧化物半导体层之后进行用来去除附着在氧化物半导体层的杂质的洗涤处理。优选在形成栅极绝缘层之前进行该洗涤处理。可以使用TMAH（Tetramethylammonium Hydroxide：四甲基氢氧化铵）溶液等碱性的溶液、稀氢氟酸、草酸等酸性的溶液或者水来进行该洗涤处理。
通过进行洗涤处理，可以实现具有稳定的电特性的可靠性高的晶体管。
本发明的一个方式是一种半导体装置，包括：设置在氧化物绝缘层上的包括沟道形成区的氧化物半导体层；氧化物半导体层上的栅极绝缘层；栅极绝缘层上的栅电极层及绝缘层的叠层；覆盖栅电极层的侧面及绝缘层的侧面的侧壁绝缘层；与氧化物半导体层、栅极绝缘层的侧面和侧壁绝缘层的侧面接触的源电极层及漏电极层；以及源电极层及漏电极层上的层间绝缘层，其中，源电极层及漏电极层的顶面的高度低于绝缘层、侧壁绝缘层及层间绝缘层的顶面的高度且高于栅电极层的顶面的高度，并且，在氧化物半导体层中，包括与栅极绝缘层重叠的区域的不与栅电极层重叠的区域包含掺杂剂。
在氧化物半导体层中，不与源电极层或漏电极层重叠的区域也可以具有比与源电极层或漏电极层重叠的区域高的氧浓度。
本发明的一个方式是一种半导体装置的制造方法，包括如下步骤：形成氧化物绝缘层；在氧化物绝缘层上形成氧化物半导体层；对氧化物半导体层的一部分选择性地进行蚀刻来形成岛状氧化物半导体层；对岛状氧化物半导体层的顶面及侧面进行洗涤处理；在岛状氧化物半导体层上形成栅极绝缘层；在栅极绝缘层上层叠与岛状氧化物半导体层重叠的栅电极层及绝缘层；以栅电极层及绝缘层为掩模将掺杂剂引入到岛状氧化物半导体层的一部分中；在栅极绝缘层上形成覆盖栅电极层的侧面及绝缘层的侧面的侧壁绝缘层；在岛状氧化物半导体层、栅极绝缘层、栅电极层、绝缘层及侧壁绝缘层上形成导电层；在导电层上形成层间绝缘层；以及通过化学机械抛光法，直到使栅电极层上的绝缘层露出去除层间绝缘层及导电层而分割导电层，来形成源电极层及漏电极层。
另外，也可以进行从氧化物半导体层释放氢或水分的加热处理（脱水化处理或脱氢化处理）。此外，当作为氧化物半导体层使用结晶氧化物半导体层时，也可以进行用来晶化的加热处理。
另外，也可以将氧供应到氧化物半导体层中。由于脱水化处理或脱氢化处理，有可能构成氧化物半导体的主要成分材料的氧同时脱离而减少。在氧化物半导体层中，氧脱离的部分存在有氧缺损，而起因于该氧缺损会产生导致晶体管的电特性变动的施主能级。
例如，通过以接触于氧化物半导体层的方式设置成为氧的供应源的包含较多（过剩的）氧的绝缘层，可以从该绝缘层对氧化物半导体层供应氧。在上述结构中，也可以通过在进行了脱水化处理或脱氢化处理的氧化物半导体层的至少一部分与包含较多氧的绝缘层接触的状态下进行加热处理来对氧化物半导体层供应氧。
另外，为了对氧化物半导体层供应充分的氧而使氧化物半导体层中过饱和氧，也可以以夹着氧化物半导体层且与此接触的方式设置包含过剩的氧的绝缘层（氧化硅等）。
另外，也可以对进行了脱水化处理或脱氢化处理的氧化物半导体层引入氧（至少包含氧自由基、氧原子和氧离子中的任何一个）而将氧供应到氧化物半导体层。作为氧的引入方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法、在包含氧的气氛下进行的等离子体处理等。
减少水分或氢等杂质而实现高纯度化的氧化物半导体（purifiedOS）可以通过之后对氧化物半导体供应氧减少氧化物半导体中的氧缺损，来成为i型（本征）氧化物半导体或无限趋近于i型（实际上i型化）的氧化物半导体。作为其中形成沟道的半导体层使用i型或实际上i型化的氧化物半导体的晶体管具有截止电流显著低的特性。具体而言，氧化物半导体层的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，通过二次离子质谱分析技术（SIMS：Secondary Ion Mass Spectrometry）来测量上述氧化物半导体层中的氢浓度。
此外，可以利用霍尔效应测量来测量的i型或实际上实现i型化的氧化物半导体的载流子密度低于1×1014/cm3，优选低于1×1012/cm3，更优选低于1×1011/cm3。另外，氧化物半导体的带隙为2eV以上，优选为2.5eV以上，更优选为3eV以上。通过使用将i型或实际上实现i型化的氧化物半导体用于其中形成沟道的半导体层，可以降低晶体管的截止电流。
因此，优选对进行了脱水化处理或脱氢化处理的氧化物半导体层供应氧。通过对氧化物半导体层供应氧，可以填补氧化物半导体层中的氧缺损。
另外，优选的是，以覆盖氧化物半导体层且设置在包含过剩的氧的绝缘层的外侧的方式设置用来抑制从氧化物半导体层释放氧的阻挡层（氧化铝等）。
通过由包含过剩的氧的绝缘层或阻挡层覆盖氧化物半导体层，可以实现如下状态：在氧化物半导体层中氧的量与化学计量组成大致一致的状态或氧比化学计量组成多的过饱和的状态。例如，当氧化物半导体层是In-Ga-Zn类氧化物时，化学计量组成的一个例子为In:Ga:Zn:O＝1:1:1:4[原子数比]，因此氧的原子数比为4或4以上。
根据本发明的一个方式，可以以高成品率提供即使具有微型的结构也偏差少且具有良好的电特性的晶体管。
通过在形成氧化物半导体层之后进行洗涤处理（杂质去除处理），可以实现具有稳定的电特性的可靠性高的晶体管。
另外，在包括该晶体管的半导体装置中也可以实现高性能化、高可靠性化及高生产化。
附图说明
图1A和图1B是说明半导体装置的一个方式的平面图及截面图；
图2A至图2D是说明半导体装置的制造方法的一个方式的截面图；
图3A至图3D是说明半导体装置的制造方法的一个方式的截面图；
图4A至图4C是说明半导体装置的一个方式的截面图；
图5A至图5C是示出半导体装置的一个方式的平面图、截面图及电路图；
图6A和图6B是示出半导体装置的一个方式的电路图及透视图；
图7A和图7B是示出半导体装置的一个方式的平面图及截面图；
图8A和图8B是示出半导体装置的一个方式的电路图；
图9是示出半导体装置的一个方式的方框图；
图10是示出半导体装置的一个方式的方框图；
图11是示出半导体装置的一个方式的方框图；
图12A和图12B是说明半导体装置的一个方式的电路图及截面图；
图13是示出SIMS分析结果的图；
图14是示出SIMS分析结果的图；
图15是示出SIMS分析结果的图；
图16是示出SIMS分析结果的图；
图17是示出SIMS分析结果的图；
图18是示出SIMS分析结果的图；
图19是示出SIMS分析结果的图；
图20是示出SIMS分析结果的图；
图21A和图21B是示出实施例晶体管的电特性的图；
图22是示出实施例晶体管的阈值的偏差的图；
图23A至图23F是示出电子设备的一个例子的图；
图24A和图24B是说明半导体装置的一个方式的平面图及截面图。
具体实施方式
参照附图对实施方式进行详细说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。注意，在以下说明的发明的结构中，在不同的附图之间共同使用同一附图标记来表示同一部分或具有同样的功能的部分，而省略其重复说明。
另外，本说明书等中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附记的，而不是用于在数目方面上进行限制。
另外，为了便于理解，有时附图等中示出的各构成的位置、大小及范围等并不表示其实际的位置、大小及范围等。为此，所公开的发明不局限于在附图等中公开的位置、大小及范围等。
另外，晶体管的“源极”和“漏极”的功能在使用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，有时互相调换。因此，在本说明书中，“源极”和“漏极”可以被互相调换。
另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
实施方式1
在本实施方式中，参照图1A和图1B对半导体装置及半导体装置的制造方法的一个方式进行说明。在本实施方式中，作为半导体装置的一个例子示出具有氧化物半导体层的晶体管。
晶体管既可以采用形成一个沟道形成区的单栅结构，又可以采用形成两个沟道形成区的双栅结构（double-gate structure），还可以采用形成三个沟道形成区的三栅结构。或者，也可以是具有隔着栅极绝缘层配置在沟道形成区上下的两个栅电极层的双栅型（dual-gatetype）。
图1A和图1B所示的晶体管440a是顶栅结构的晶体管的一个例子。图1A是平面图，沿着图1A中的点划线X-Y切割的截面相当于图1B。
如作为沟道长度方向的截面图的图1B所示，包括晶体管440a的半导体装置在设置有氧化物绝缘层436的具有绝缘表面的衬底400上包括：具有沟道形成区409、低电阻区404a、低电阻区404b的氧化物半导体层403；源电极层405a；漏电极层405b；栅极绝缘层402；栅电极层401；设置在栅电极层401的侧面的侧壁绝缘层412a、侧壁绝缘层412b；设置在栅电极层401上的绝缘层413；设置在源电极层405a及漏电极层405b上的层间绝缘层415；覆盖晶体管440a的绝缘层407。另外，为了易于理解，在图1A中省略绝缘层407、氧化物绝缘层436的记载。
层间绝缘层415以使晶体管440a的凹凸平坦化的方式设置，层间绝缘层415的顶面的高度（在此，“层间绝缘层415的顶面的高度”是指从衬底400表面到层间绝缘层415的垂直距离）大致与侧壁绝缘层412a、侧壁绝缘层412b及绝缘层413的高度相同。另外，源电极层405a及漏电极层405b的顶面的高度低于层间绝缘层415、侧壁绝缘层412a、侧壁绝缘层412b及绝缘层413的顶面的高度且高于栅电极层401的顶面的高度。
另外，在图1A和图1B中，绝缘层407以与层间绝缘层415、源电极层405a、漏电极层405b、侧壁绝缘层412a、412b、绝缘层413接触的方式设置。
氧化物半导体层403中的低电阻区404a及低电阻区404b通过自对准工艺形成。具体而言，以栅电极层401为掩模将掺杂剂引入到氧化物半导体层403中，在氧化物半导体层403中形成包含掺杂剂的低电阻区404a及低电阻区404b。在氧化物半导体层403中的与栅电极层401重叠的区域中不被引入掺杂剂，该区域成为沟道形成区409。包含掺杂剂的低电阻区404a及低电阻区404b是其电阻比沟道形成区409低的区域。
另外，掺杂剂是改变氧化物半导体层403的导电率的杂质。作为掺杂剂的引入方法，可以利用离子注入法、离子掺杂法、等离子体浸没式离子注入法等。
通过具有在沟道长度方向上夹着沟道形成区409包括低电阻区404a及低电阻区404b的氧化物半导体层403，晶体管440a具有高导通特性（例如，导通电流及场效应迁移率），并能够进行高速工作及高速响应。
用于氧化物半导体层403的氧化物半导体优选至少包含铟（In）或锌（Zn）。尤其是，优选包含In和Zn。另外，作为降低使用该氧化物半导体的晶体管的电特性的偏差的稳定剂（stabilizer），除了上述元素以外优选还具有镓（Ga）。另外，作为稳定剂优选具有锡（Sn）。另外，作为稳定剂优选具有铪（Hf）。另外，作为稳定剂优选具有铝（Al）。另外，作为稳定剂优选具有锆（Zr）。
另外，作为其他稳定剂，可以具有镧系元素的镧（La）、铈（Ce）、镨（Pr）、钕（Nd）、钐（Sm）、铕（Eu）、钆（Gd）、铽（Tb）、镝（Dy）、钬（Ho）、铒（Er）、铥（Tm）、镱（Yb）、镥（Lu）中的任一种或多种。
例如，作为氧化物半导体，可以使用氧化铟、氧化锡、氧化锌、In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、In-Mg类氧化物、In-Ga类氧化物、In-Ga-Zn类氧化物（也称为IGZO）、In-Al-Zn类氧化物、In-Sn-Zn类氧化物、Sn-Ga-Zn类氧化物、Al-Ga-Zn类氧化物、Sn-Al-Zn类氧化物、In-Hf-Zn类氧化物、In-La-Zn类氧化物、In-Ce-Zn类氧化物、In-Pr-Zn类氧化物、In-Nd-Zn类氧化物、In-Sm-Zn类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、In-Tb-Zn类氧化物、In-Dy-Zn类氧化物、In-Ho-Zn类氧化物、In-Er-Zn类氧化物、In-Tm-Zn类氧化物、In-Yb-Zn类氧化物、In-Lu-Zn类氧化物、In-Sn-Ga-Zn类氧化物、In-Hf-Ga-Zn类氧化物、In-Al-Ga-Zn类氧化物、In-Sn-Al-Zn类氧化物、In-Sn-Hf-Zn类氧化物或In-Hf-Al-Zn类氧化物。
注意，在此，例如In-Ga-Zn类氧化物是指作为主要成分具有In、Ga和Zn的氧化物，对In、Ga、Zn的比率没有限制。另外，也可以包含In、Ga、Zn以外的金属元素。
另外，作为氧化物半导体，也可以使用以InMO3（ZnO）m（m＞0）表示的材料。这里，M表示选自Ga、Fe、Mn和Co中的一种金属元素或多种金属元素。另外，作为氧化物半导体，也可以使用以In2SnO5（ZnO）n（n＞0）表示的材料。
例如，可以使用其原子数比为In:Ga:Zn=1:1:1（=1/3:1/3:1/3）、In:Ga:Zn=2:2:1（=2/5:2/5:1/5）或In:Ga:Zn=3:1:2（=1/2:1/6:1/3）的In-Ga-Zn类氧化物或其组成附近的氧化物。或者，也可以使用其原子数比为In:Sn:Zn=1:1:1（=1/3:1/3:1/3）、In:Sn:Zn=2:1:3（=1/3:1/6:1/2）或In:Sn:Zn=2:1:5（=1/4:1/8:5/8）的In-Sn-Zn类氧化物或其组成附近的氧化物。
但是，不局限于上述材料，根据所需要的半导体特性（迁移率、阈值、偏差等）可以使用适当的组成的材料。另外，为了获得所需要的半导体特性，优选适当地设定载流子浓度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间距离、密度等的条件。
例如，使用In-Sn-Zn类氧化物可以较容易获得较高的迁移率。但是，当使用In-Ga-Zn类氧化物时也可以通过减小块体（bulk）内缺陷密度提高迁移率。
在此，例如In、Ga、Zn的原子数比为In:Ga:Zn=a:b:c（a+b+c＝1）的氧化物的组成在其原子数比为In:Ga:Zn=A:B:C（A+B+C＝1）的氧化物的组成的附近是指a、b、c满足（a-A）2+（b-B）2+（c-C）2≤r2的关系。r例如可以为0.05。其他氧化物也是同样的。
氧化物半导体处于单晶、多晶（polycrystal）或非晶等的状态。
优选氧化物半导体是CAAC-OS（C Axis Aligned Crystalline OxideSemiconductor：c轴取向结晶氧化物半导体）。
CAAC-OS不是完全的单晶，也不是完全的非晶。CAAC-OS是在非晶相中具有结晶部的结晶-非晶混合相结构的氧化物半导体。另外，在很多情况下，该结晶部的尺寸为能够容纳在一边短于100nm的立方体内的尺寸。另外，在使用透射电子显微镜（TEM:Transmission ElectronMicroscope）观察时的图像中，包括在CAAC-OS中的非晶部与结晶部的边界不明确。另外，利用TEM在CAAC-OS中观察不到晶界（grainboundary）。因此，在CAAC-OS中，起因于晶界的电子迁移率的降低得到抑制。
在包括在CAAC-OS中的结晶部中，c轴在垂直于CAAC-OS的被形成面或表面的方向上一致，在从垂直于ab面的方向看时具有三角形或六角形的原子排列，且在从垂直于c轴的方向看时，金属原子排列为层状或者金属原子和氧原子排列为层状。此外，不同结晶部的a轴及b轴的方向也可以彼此不同。在本说明书中，在只记载“垂直”时，也包括85°以上且95°以下的范围。
另外，在CAAC-OS中，结晶部的分布也可以不均匀。例如，在CAAC-OS的形成过程中，在从氧化物半导体层的表面一侧进行结晶生长时，与被形成面附近相比，有时在表面附近结晶部所占的比例高。另外，通过对CAAC-OS添加杂质，有时在该杂质添加区中结晶部产生非晶化。
因为包括在CAAC-OS中的结晶部的c轴在垂直于CAAC-OS的被形成面或表面的方向上一致，所以有时根据CAAC-OS的形状（被形成面的截面形状或表面的截面形状）朝向彼此不同的方向。另外，结晶部的c轴方向是垂直于形成CAAC-OS时的被形成面或表面的方向。通过进行成膜或在成膜之后进行加热处理等的晶化处理来形成结晶部。
在使用CAAC-OS的晶体管中，因照射可见光或紫外光而产生的电特性变动小。因此，该晶体管的可靠性高。
另外，构成氧化物半导体层的氧的一部分也可以用氮取代。
另外，如CAAC-OS那样的具有结晶部的氧化物半导体可以进一步降低块体内缺陷，通过提高表面的平坦性，可以获得处于非晶状态的氧化物半导体的迁移率以上的迁移率。为了提高表面的平坦性，优选在平坦的表面上形成氧化物半导体，具体地，优选在平均面粗糙度（Ra）为1nm以下，优选为0.3nm以下，更优选为0.1nm以下的表面上形成氧化物半导体。
另外，Ra是指将算术平均粗糙度扩大为三维以使其能够应用于面，可以用“将从基准面到指定面的偏差的绝对值平均而得到的值”表示，以如下算式定义。
[算式1]
Ra = 1 S 0 ∫ y 1 y 2 ∫ x 1 x 2 | f ( x , y ) - Z 0 | dxdy
这里，指定面是指成为测量粗糙度对象的面，并且是以坐标（x1，y1，f（x1，y1））、（x1，y2，f（x1，y2））、（x2，y1，f（x2，y1））、（x2，y2，f（x2，y2））的四点表示的四角形的区域，指定面投影在xy平面的长方形的面积为S0，基准面的高度（指定面的平均高度）为Z0。可以利用原子力显微镜（AFM:Atomic Force Microscope）测定Ra。
将氧化物半导体层的厚度设定为1nm以上且30nm以下（优选为5nm以上且10nm以下），可以适当地利用溅射法、MBE（Molecular BeamEpitaxy：分子束外延）法、CVD法、脉冲激光堆积法、ALD（Atomic LayerDeposition：原子层堆积）法等。此外，氧化物半导体层403也可以使用在以大致垂直于溅射靶材表面的方式设置有多个衬底表面的状态下进行成膜的溅射装置形成。
图2A至图2D及图3A至图3D示出具有晶体管440a的半导体装置的制造方法的一个例子。
首先，在衬底400上形成氧化物绝缘层436。
对能够用于衬底400的衬底没有特别的限制，但是衬底400需要至少具有能够承受后面进行的热处理的程度的耐热性。例如，可以使用玻璃衬底如硼硅酸钡玻璃和硼硅酸铝玻璃等、陶瓷衬底、石英衬底、蓝宝石衬底等。另外，作为衬底400，也可以采用：以硅、碳化硅等为材料的单晶半导体衬底或多晶半导体衬底；以硅锗等为材料的化合物半导体衬底；或SOI衬底等，并且也可以在这些衬底上设置有半导体元件。
此外，也可以作为衬底400使用柔性衬底制造半导体装置。在制造具有柔性的半导体装置时，既可以在柔性衬底上直接形成包括氧化物半导体层403的晶体管440a，又可以在其他制造衬底上形成包括氧化物半导体层403的晶体管440a并然后从制造衬底将其剥离并转置到柔性衬底上。另外，为了从制造衬底剥离并转置到柔性衬底上，优选在制造衬底与包括氧化物半导体层403的晶体管440a之间设置剥离层。
氧化物绝缘层436可以通过等离子体CVD法或溅射法等，使用氧化硅、氧氮化硅、氧化铝、氧氮化铝、氧化铪、氧化镓或这些材料的混合材料形成。
作为氧化物绝缘层436，也可以使用热氧化膜。热氧化膜可以通过在氧化气氛中对衬底进行热处理而使衬底表面氧化来形成。例如，通过作为衬底400使用单晶硅衬底，并且在包含氧的气氛或包含水蒸气的气氛中以900℃至1200℃进行几小时的热处理，可以在衬底400的表面形成热氧化膜。
另外，氧化物绝缘层436可以是单层结构或叠层结构。例如，既可以在衬底400上依次层叠氧化硅层、In-Hf-Zn类氧化物层、氧化物半导体层403，又可以在衬底400上依次层叠氧化硅层、其原子数比为In:Zr:Zn＝1:1:1的In-Zr-Zn类氧化物层、氧化物半导体层403，还可以在衬底400上依次层叠氧化硅层、其原子数比为In:Gd:Zn＝1:1:1的In-Gd-Zn类氧化物层、氧化物半导体层403。
另外，也可以在氧化物绝缘层436与衬底400之间设置氮化物绝缘层。氮化物绝缘层可以通过等离子体CVD法或溅射法等并使用氮化硅、氮氧化硅、氮化铝、氮氧化铝或这些材料的混合材料形成。
在本实施方式中，作为衬底400使用单晶硅衬底，通过溅射法作为氧化物绝缘层436在衬底400上形成厚度为300nm的氧化硅膜。
接着，在氧化物绝缘层436上形成氧化物半导体层403（参照图2A）。
由于氧化物绝缘层436与氧化物半导体层403接触，因此优选在层中（块体中）至少有超过化学计量组成的量的氧。例如，当作为氧化物绝缘层436使用氧化硅膜时，使用SiO2+α（注意，α＞0）的膜。通过使用这种氧化物绝缘层436，可以对氧化物半导体层403供应氧，从而可以提高特性。通过对氧化物半导体层403供应氧，可以填补层中的氧缺损。
例如，通过以与氧化物半导体层403接触的方式设置用作氧的供应源的含多量（过剩）的氧的氧化物绝缘层436，可以将氧从该氧化物绝缘层436供应到氧化物半导体层403中。也可以通过在氧化物半导体层403与氧化物绝缘层436的至少一部分接触的状态下进行加热处理，对氧化物半导体层403供应氧。
另外，也可以对氧化物绝缘层436引入氧（至少包含氧自由基、氧原子和氧离子中的任何一个）而使氧化物绝缘层436成为氧过剩的状态。作为氧的引入方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法、在包含氧的气氛下进行的等离子体处理等。例如，当在包含氧的气氛下进行等离子体处理时，可以使用灰化装置。
在形成氧化物半导体层403的工序中，为了在氧化物半导体层403中尽量不包含氢或水，优选作为形成氧化物半导体层403的预处理，在溅射装置的预热室中对形成有氧化物绝缘层436的衬底进行预热，使附着在衬底及氧化物绝缘层436的氢或水分等杂质脱离而排出。另外，作为设置在预热室中的排气单元优选使用低温泵。
也可以对氧化物绝缘层436中的将与氧化物半导体层403接触的区域进行平坦化处理。对平坦化处理没有特别的限制，而可以使用抛光处理（例如，化学机械抛光法）、干蚀刻处理及等离子体处理。
作为等离子体处理，例如可以进行引入氩气来产生等离子体的反溅射。反溅射是指使用RF电源在氩气氛下对衬底一侧施加电压，来在衬底附近形成等离子体以进行表面改性的方法。另外，也可以使用氮、氦、氧等代替氩气氛。通过进行反溅射，可以去除附着在氧化物绝缘层436表面的粉状物质（也称为微粒、尘屑）。
作为平坦化处理，既可以多次进行抛光处理、干蚀刻处理及等离子体处理，又可以组合它们而进行。此外，当组合它们而进行时，对工序顺序也没有特别的限制，可以根据氧化物绝缘层436表面的凹凸状态适当地设定。
作为平坦化处理，例如可以通过化学机械抛光法对用作氧化物绝缘层436的氧化硅膜表面进行抛光处理（抛光条件：聚氨酯抛光布（polyurethane-based polishing cloth），硅基浆料（silica-basedslurry），浆料温度（slurry temperature）为室温，抛光压力为0.001MPa，抛光时旋转数（桌台/主轴）为60rpm/56rpm，抛光时间为0.5分钟），将氧化硅膜表面的平均面粗糙度（Ra）设定为0.15nm左右。
此外，优选在成膜时包含多量氧的条件（例如，在氧为100％的气氛下利用溅射法进行成膜等）下形成膜，使氧化物半导体层403成为包含多量的氧（优选包括与氧化物半导体处于结晶状态时的化学计量组成相比氧含量过剩的区域）的状态。
氧化物半导体层403优选是几乎不包含铜、铝、氯等杂质的实现高纯度化的氧化物半导体层。在晶体管的制造工序中，优选适当地选择没有如下忧虑的工序，即这些杂质混入到氧化物半导体层中或附着在氧化物半导体层表面。具体而言，氧化物半导体层403的铜浓度为1×1018atoms/cm3以下，优选为1×1017atoms/cm3以下。另外，氧化物半导体层403的铝浓度为1×1018atoms/cm3以下。此外，氧化物半导体层403的氯浓度为2×1018atoms/cm3以下。
另外，在刚成膜之后，氧化物半导体层403优选为包含多于化学计量组成的氧的过饱和的状态。例如，当利用溅射法形成氧化物半导体层403时，优选在成膜气体中氧所占的比率多的条件下进行成膜，尤其是，优选在氧气氛（氧气体为100％）下进行成膜。通过在成膜气体中氧所占的比率多的条件下，尤其是在氧气体为100％的气氛下进行成膜，即使例如将成膜温度设定为300℃以上，也可以抑制从膜中释放Zn。
另外，在本实施方式中，作为用来通过溅射法形成氧化物半导体层403的靶材，使用其组成为In:Ga:Zn=3:1:2[原子数比]的氧化物靶材，来形成In-Ga-Zn类氧化物（IGZO）。
此外，金属氧化物靶材的相对密度（填充率）为90％以上且100％以下，优选为95％以上且99.9％以下。通过使用高相对密度的金属氧化物靶材，可以形成致密的氧化物半导体层403。
作为在形成氧化物半导体层403时使用的溅射气体，优选使用去除了氢、水、羟基或氢化物等杂质的高纯度气体。
首先，在保持为减压状态的成膜室中保持衬底。然后，在去除残留在成膜室内的水分的同时引入去除了氢和水分的溅射气体，使用上述靶材在衬底400上形成氧化物半导体层403。为了去除残留在成膜室内的水分，优选使用吸附型的真空泵，例如低温泵、离子泵、钛升华泵。此外，作为排气单元，也可以使用设置有冷阱的涡轮分子泵。因为在使用低温泵进行排气的成膜室中，例如对氢原子、水（H2O）等包含氢原子的化合物（更优选的是，还对包含碳原子的化合物）等进行排气，所以可以降低在该成膜室中形成的氧化物半导体层403所包含的杂质的浓度。
此外，关于氧化物半导体层403中的碱金属诸如钠（Na）、锂（Li）、钾（K）的浓度，Na的浓度为5×1016cm-3以下，优选为1×1016cm-3以下，更优选为1×1015cm-3以下，Li的浓度为5×1015cm-3以下，优选为1×1015cm-3以下，K的浓度为5×1015cm-3以下，优选为1×1015cm-3以下。
另外，优选以不暴露于大气的方式连续形成氧化物绝缘层436和氧化物半导体层403。通过以不暴露于大气的方式连续形成氧化物绝缘层436和氧化物半导体层403，可以防止氢或水分等杂质附着在氧化物绝缘层436表面。
氧化物半导体层403可以通过对膜状氧化物半导体层进行光刻工序而将其加工为岛状氧化物半导体层来形成。
注意，在没有特别的说明的情况下，本说明书所示的光刻工序包括抗蚀剂掩模的形成工序、导电层或绝缘层的蚀刻工序以及抗蚀剂掩模的剥离工序。
也可以通过喷墨法形成用来形成岛状氧化物半导体层403的抗蚀剂掩模。在通过喷墨法形成抗蚀剂掩模时不需要光掩模，由此可以降低制造成本。
另外，氧化物半导体层的蚀刻可以采用干蚀刻法和湿蚀刻法中的一方或双方。例如，作为用于氧化物半导体层的湿蚀刻的蚀刻剂，可以使用混合有磷酸、醋酸及硝酸的溶液等。此外，也可以使用ITO-07N（由日本关东化学株式会社制造）。
另外，为了形成精细的图案，优选使用能够进行各向异性蚀刻的干蚀刻法。作为干蚀刻法的一个例子，可以举出ICP（InductivelyCoupled Plasma：感应耦合等离子体）蚀刻法。例如，可以通过ICP蚀刻法对氧化物半导体层进行蚀刻（蚀刻条件：蚀刻气体（BCl3:Cl2=60sccm:20sccm），电源功率为450W，偏置功率为100W，压力为1.9Pa），而将氧化物半导体层加工为岛状。
另外，当通过干蚀刻法对氧化物半导体层进行蚀刻来形成岛状氧化物半导体层403时，有时蚀刻气体、残留在处理室内的元素作为杂质附着在不被抗蚀剂掩模覆盖的岛状氧化物半导体层403的周边部。
另外，当杂质附着在氧化物半导体层403时，容易导致晶体管的截止电流的增加、阈值电压的变动或偏差的增加等的电特性的劣化。此外，在氧化物半导体层403中容易产生寄生沟道，而有应该被电分离的电极通过氧化物半导体层403容易电连接的忧虑。
另外，根据杂质的种类，有时混入到氧化物半导体层403的表面附近，抽出氧化物半导体层403中的氧，而在氧化物半导体层403中形成氧缺损。例如，包含在上述蚀刻气体中的氯、硼、作为处理室的构成材料的铝可能成为使氧化物半导体层403低电阻化（n型化）的主要原因之一。
于是，在本发明的一个方式中，在用来形成岛状氧化物半导体层403的蚀刻结束之后，进行用来去除附着在氧化物半导体层403的杂质的洗涤处理（杂质去除处理）。
另外，优选的是，在形成氧化物半导体层403之后且在刚下面形成栅极绝缘层442之前进行杂质去除处理。通过在刚形成栅极绝缘层442之前进行杂质去除处理，可以在去除抗蚀剂掩模之后的工序中去除附着在氧化物半导体层403顶面及侧面的杂质元素，由此使氧化物半导体层403与栅极绝缘层442之间的界面状态良好。
通过在形成栅极绝缘层442之前进行洗涤处理（杂质去除处理），可以实现特性偏差少且具有稳定的电特性的可靠性高的晶体管。
可以通过使用溶液的洗涤处理进行杂质去除处理。可以使用TMAH（Tetramethylammonium Hydroxide：四甲基氢氧化铵）溶液等碱性的溶液、稀氢氟酸、草酸等酸性的溶液或者水来进行使用溶液的洗涤处理。例如，当使用稀氢氟酸时，使用水将50wt％氢氟酸稀释为1/102至1/105左右，优选稀释为1/103至1/105左右的稀氢氟酸。就是说，优选将浓度为0.5wt％至5×10-4wt％的稀氢氟酸，优选为5×10-2wt％至5×10-4wt％的稀氢氟酸用于洗涤处理。通过洗涤处理，可以去除附着在氧化物半导体层403的上述杂质。另外，作为包含草酸的溶液，也可以使用ITO-07N（由日本关东化学株式会社制造）。
另外，通过使用稀氢氟酸溶液进行杂质去除处理，可以对氧化物半导体层403的顶面或侧面进行蚀刻。就是说，可以与氧化物半导体层403的一部分一起去除附着在氧化物半导体层403的顶面或侧面的杂质或混入到氧化物半导体层403的顶面附近或侧面附近的杂质。另外，也可以去除产生在氧化物半导体层403的顶面或侧面的缺陷部分。
通过进行杂质去除处理，可以将通过S IMS分析法获得的绝缘层表面及氧化物半导体层表面的氯浓度的峰值（最大值）设定为1×1019/cm3以下（优选为5×1018/cm3以下，更优选为2×1018/cm3以下）。另外，可以将硼浓度的峰值设定为1×1019/cm3以下（优选为5×1018/cm3以下，更优选为2×1018/cm3以下）。此外，可以将铝浓度的峰值设定为1×1019/cm3以下（优选为5×1018/cm3以下，更优选为2×1018/cm3以下）。
另外，也可以对氧化物半导体层403进行用来去除过剩的氢（包括水或羟基）（脱水化或脱氢化）的加热处理。将加热处理的温度设定为300℃以上且700℃以下，或者设定为低于衬底的应变点。可以在减压下或氮气氛下等进行加热处理。例如，将衬底引入到加热处理装置之一的电炉中，在氮气氛下以450℃对氧化物半导体层403进行1小时的加热处理。
另外，加热处理装置不局限于电炉而也可以使用利用电阻发热体等发热体所产生的热传导或热辐射对被处理物进行加热的装置。例如，可以使用GRTA（Gas Rapid Thermal Anneal：气体快速热退火）装置、LRTA（Lamp Rapid Thermal Anneal：灯快速热退火）装置等RTA（RapidThermal Anneal：快速热退火）装置。LRTA装置是通过利用从卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯或者高压汞灯等的灯发射的光（电磁波）的辐射来加热被处理物的装置。GRTA装置是使用高温气体进行加热处理的装置。作为高温的气体，使用氩等稀有气体或氮等不因加热处理而与被处理物产生反应的惰性气体。
例如，作为加热处理，也可以进行如下GRTA，即将衬底放入到加热为650℃至700℃的高温的惰性气体中，在加热几分钟之后，将衬底从惰性气体中取出。
另外，在加热处理中，氮或诸如氦、氖、氩等稀有气体优选不包含水、氢等。或者，优选将引入到热处理装置中的氮或诸如氦、氖、氩等稀有气体的纯度设定为6N（99.9999％）以上，更优选设定为7N（99.99999％）以上（即，将杂质浓度设定为1ppm以下，优选设定为0.1ppm以下）。
此外，也可以在通过加热处理加热氧化物半导体层403之后，对同一炉中引入高纯度的氧气体、高纯度的一氧化二氮气体或超干燥空气（使用CRDS（cavity ring-down laser spectroscopy：光腔衰荡光谱法）方式的露点仪进行测量时的水分量为20ppm（露点换算为-55℃）以下，优选为1ppm以下，更优选为10ppb以下的空气）。氧气体或一氧化二氮气体优选不包含水、氢等。或者，优选将引入到热处理装置中的氧气体或一氧化二氮气体的纯度设定为6N以上，优选为7N以上（即，将氧气体或一氧化二氮气体中的杂质浓度设定为1ppm以下，优选为0.1ppm以下）。通过利用氧气体或一氧化二氮气体的作用供应氧（该氧是在利用脱水化处理或脱氢化处理进行杂质排除工序同时减少的构成氧化物半导体的主要成分材料），可以使氧化物半导体层403高纯度化且i型（本征）化。
只要在形成氧化物半导体层之后，既可以在形成岛状氧化物半导体层403之前进行用于脱水化或脱氢化的加热处理，又可以在形成岛状氧化物半导体层403之后进行用于脱水化或脱氢化的加热处理。另外，既可以多次进行用于脱水化或脱氢化的加热处理，又可以将其兼作其他加热处理。
另外，通过在将氧化物半导体层加工为岛状氧化物半导体层403之前，即在膜状氧化物半导体层覆盖氧化物绝缘层436的状态下进行用于脱水化或脱氢化的加热处理，可以防止因加热处理而释放包含在氧化物绝缘层436中的氧，所以是优选的。
此外，由于脱水化处理或脱氢化处理，有可能导致作为构成氧化物半导体的主要成分材料的氧同时脱离而减少。在氧化物半导体层中，氧脱离的部分存在有氧缺损，而起因于该氧缺损会产生导致晶体管的电特性变动的施主能级。
因此，也可以对进行了脱水化处理或脱氢化处理的氧化物半导体层403引入氧（至少包括氧自由基、氧原子和氧离子中的任何一个）而将氧供应到膜中。
通过对进行了脱水化处理或脱氢化处理的氧化物半导体层403引入氧而将氧供应到膜中，可以使氧化物半导体层403高纯度化且i型（本征）化。具有高纯度化且i型（本征）化的氧化物半导体层403的晶体管的电特性变动被抑制，所以该晶体管在电性上稳定。
作为氧的引入方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法、在包含氧的气氛下进行的等离子体处理等。
当对氧化物半导体层403引入氧时，既可以对氧化物半导体层403直接引入氧，又可以透过其他层对氧化物半导体层403引入氧。当透过其他层引入氧时，使用离子注入法、离子掺杂法、等离子体浸没式离子注入法等即可，但是当对被露出的氧化物半导体层403直接引入氧时，也可以使用在包含氧的气氛下进行的等离子体处理等。
优选在进行脱水化处理或脱氢化处理之后对氧化物半导体层403引入氧，但是没有特别的限制。此外，也可以多次对进行了上述脱水化处理或脱氢化处理的氧化物半导体层403引入氧。
如此，氧化物半导体层403优选是如下氧化物半导体层：通过被充分去除氢等杂质而实现高纯度化，并且充分的氧被供应而成为氧过饱和的状态，i型（本征）化或实际上i型（本征）化。具体而言，氧化物半导体层的氢浓度为5×1019atoms/cm3以下，优选为5×1018atoms/cm3以下，更优选为5×1017atoms/cm3以下。另外，为了供应充分的氧而使氧化物半导体层中过饱和氧，以覆盖氧化物半导体层且与此接触的方式设置包含过剩的氧的绝缘层（氧化硅等）。
另外，因为包含过剩的氧的绝缘层的氢浓度也影响到晶体管的特性，所以是重要的。当包含过剩的氧的绝缘层的氢浓度为7.2×1020atoms/cm3以上时，晶体管的初期特性的偏差增大，L长度依赖性增大，并且在BT压力测试中大幅度地劣化，所以包含过剩的氧的绝缘层的氢浓度低于7.2×1020atoms/cm3。就是说，优选的是，氧化物半导体层的氢浓度为5×1019atoms/cm3以下，并且，包含过剩的氧的绝缘层的氢浓度低于7.2×1020atoms/cm3。
接着，形成覆盖氧化物半导体层403的栅极绝缘层442（参照图2B）。
此外，为了提高栅极绝缘层442的覆盖性，也可以对氧化物半导体层403表面也进行上述平坦化处理。尤其是，当作为栅极绝缘层442使用厚度薄的绝缘层时，氧化物半导体层403表面优选具有良好的平坦性。
将栅极绝缘层442的厚度设定为1nm以上且20nm以下，可以适当地利用溅射法、MBE法、CVD法、脉冲激光堆积法、ALD法等。此外，栅极绝缘层442也可以使用在以大致垂直于溅射靶材表面的方式设置有多个衬底表面的状态下进行成膜的溅射装置形成。
作为栅极绝缘层442的材料，可以使用氧化硅、氧化镓、氧化铝、氮化硅、氧氮化硅、氧氮化铝或氮氧化硅等。栅极绝缘层442中的接触于氧化物半导体层403的部分优选包含氧。尤其是，栅极绝缘层442优选在其层中（块体中）存在至少超过化学计量组成的量的氧，例如，当作为栅极绝缘层442使用氧化硅膜时，使用SiO2+α（注意，α＞0）的膜。在本实施方式中，作为栅极绝缘层442，使用SiO2+α（注意，α＞0）的氧化硅膜。通过将该氧化硅膜用作栅极绝缘层442，可以将氧供应到氧化物半导体层403，而使其特性良好。并且，栅极绝缘层442优选考虑所制造的晶体管的大小及栅极绝缘层442的台阶覆盖性而形成。
另外，优选的是，在形成栅极绝缘层442之前，通过使用氧、一氧化二氮或稀有气体（典型为氩）等的等离子体处理，去除附着在氧化物半导体层403顶面或侧面的水分或有机物等杂质。
此外，通过作为栅极绝缘层442的材料使用氧化铪、氧化钇、硅酸铪（HfSixOy（x＞0，y＞0））、添加有氮的硅酸铪（HfSiOxNy（x＞0、y＞0））、铝酸铪（HfAlxOy（x＞0、y＞0））以及氧化镧等high-k材料，可以降低栅极泄漏电流。而且，栅极绝缘层442既可以是单层结构，又可以是叠层结构。
另外，也可以在形成栅极绝缘层442之后，对栅极绝缘层442引入氧（至少包括氧自由基、氧原子和氧离子中的任何一个）而使栅极绝缘层442成为氧过剩的状态。作为氧的引入方法，可以使用离子注入法、离子掺杂法、等离子体浸没式离子注入法、在包含氧的气氛下进行的等离子体处理等。
接着，在栅极绝缘层442上形成导电层及绝缘层的叠层，对该导电层及该绝缘层的一部分选择性地进行蚀刻，形成栅电极层401及绝缘层413的叠层（参照图2C）。
作为栅电极层401的材料可以使用钼、钛、钽、钨、铝、铜、铬、钕、钪等金属材料或以它们为主要成分的合金材料形成。此外，作为栅电极层401，可以使用以掺杂有磷等杂质元素的多晶硅膜为代表的半导体层、镍硅化物等硅化物膜。栅电极层401既可以是单层结构，又可以是叠层结构。
另外，栅电极层401的材料也可以使用氧化铟氧化锡、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、氧化铟氧化锌、添加有氧化硅的铟锡氧化物等导电材料。此外，也可以采用上述导电材料和上述金属材料的叠层结构。
此外，作为与栅极绝缘层442接触的栅电极层401可以使用包含氮的金属氧化物，具体地说，可以使用包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜以及金属氮化膜（InN、SnN等）。这些膜具有5eV（电子伏特）以上的功函数，当将这些膜用作栅电极层时，可以使晶体管的电特性的阈值电压成为正值，而能够实现所谓的常关闭型（normally off）的开关元件。
作为绝缘层413的材料，典型地可以使用氧化硅、氧氮化硅、氧化铝、氧氮化铝、氮化硅、氮化铝、氮氧化硅、氮氧化铝等无机绝缘材料。绝缘层413可以利用等离子体CVD法或溅射法等形成。
接着，以栅电极层401及绝缘层413为掩模将掺杂剂421引入到氧化物半导体层403中，形成低电阻区404a、低电阻区404b（参照图2D）。
掺杂剂421是改变氧化物半导体层403的导电率的杂质。作为掺杂剂421，可以使用选自15族元素（典型的是氮（N）、磷（P）、砷（As）及锑（Sb））、硼（B）、铝（Al）、氩（Ar）、氦（He）、氖（Ne）、铟（In）、氟（F）、氯（Cl）、钛（Ti）和锌（Zn）中的一种以上的元素。
也可以利用注入法将掺杂剂421透过其他膜（例如栅极绝缘层442）引入到氧化物半导体层403中。作为掺杂剂421的引入方法，可以利用离子注入法、离子掺杂法、等离子体浸没式离子注入法等。此时，优选使用掺杂剂421的单体的离子或者氟化物、氯化物的离子。
掺杂剂421的引入工序可以适当地设定加速电压、剂量等的注入条件或者使掺杂剂421透过的膜的厚度而控制。在本实施方式中，作为掺杂剂421使用磷，利用离子注入法进行磷离子的注入。另外，可以将掺杂剂421的剂量设定为1×1013ions/cm2以上5×1016ions/cm2以下。
低电阻区中的掺杂剂421的浓度优选为5×1018/cm3以上且1×1022/cm3以下。
也可以在引入掺杂剂421的同时加热衬底400。
另外，也可以进行多次将掺杂剂421引入到氧化物半导体层403中的处理，并且，也可以使用多种掺杂剂。
此外，也可以在进行掺杂剂421的引入处理之后进行加热处理。作为加热条件，优选采用如下条件：温度为300℃以上且700℃以下，优选为300℃以上且450℃以下；在氧气氛下；进行1小时。另外，也可以在氮气氛下、减压下、大气（超干燥空气）下进行加热处理。
在本实施方式中，通过离子注入法将磷（P）离子注入到氧化物半导体层403中。另外，作为磷（P）离子的注入条件，采用如下条件：加速电压为30kV；剂量为1.0×1015ions/cm2。
当氧化物半导体层403是CAAC-OS时，有时由掺杂剂421的引入导致CAAC-OS的一部分的非晶化。在此情况下，通过在引入掺杂剂421之后进行加热处理，可以恢复氧化物半导体层403的结晶性。
如此，通过以栅电极层401及绝缘层413为引入掺杂剂421时的掩模的自对准工艺，在氧化物半导体层403中隔着沟道形成区409形成低电阻区404a、低电阻区404b。
接着，在栅电极层401及绝缘层413上形成绝缘层，对该绝缘层进行蚀刻形成侧壁绝缘层412a、侧壁绝缘层412b。再者，以栅电极层401、侧壁绝缘层412a及侧壁绝缘层412b为掩模对栅极绝缘层442进行蚀刻，形成栅极绝缘层402（参照图3A）。
侧壁绝缘层412a、侧壁绝缘层412b可以使用与绝缘层413相同的材料及方法形成。在本实施方式中，使用通过CVD法形成的氧氮化硅膜。
接着，在氧化物半导体层403、栅极绝缘层402、栅电极层401、侧壁绝缘层412a、侧壁绝缘层412b及绝缘层413上形成用作源电极层及漏电极层（包括使用与它们相同的层形成的布线）的导电层444（未图示）。
作为导电层444，使用能够承受后面的加热处理的材料。作为用于导电层444的材料，例如可以使用含有选自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金属或以上述元素为成分的金属氮化物（氮化钛、氮化钼、氮化钨）等。此外，还可以采用在Al、Cu等的下侧和上侧中的一方或双方层叠Ti、Mo、W等高熔点金属或它们的金属氮化物（氮化钛膜、氮化钼膜、氮化钨膜）的结构。另外，也可以使用导电金属氧化物形成导电层444。作为导电金属氧化物，可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟氧化锡（In2O3-SnO2，简称为ITO）、氧化铟氧化锌（In2O3-ZnO）或使它们的金属氧化物包含氧化硅的材料。
接着，通过光刻工序在导电层444上形成抗蚀剂掩模，并且对导电层444选择性地进行蚀刻来形成岛状导电层445，然后去除抗蚀剂掩模。另外，在该蚀刻工序中，不去除栅电极层401上的导电层445。
在作为导电层使用厚度为30nm的钨层的情况下，该导电层的蚀刻例如可以通过干蚀刻法对钨层的一部分选择性地进行蚀刻（蚀刻条件：蚀刻气体（CF4:Cl2:O2=55sccm:45sccm:55sccm），电源功率为3000W，偏置功率为140W，压力为0.67Pa），形成岛状钨层。
接着，在岛状导电层445上层叠用作层间绝缘层415的绝缘层446（参照图3B）。
绝缘层446可以使用与绝缘层413相同的材料及方法形成。绝缘层446以能够使到此为止形成在衬底400上的层所产生的凹凸平坦化的厚度形成。在本实施方式中，通过CVD法形成300nm的氧氮化硅。
接着，通过化学机械抛光法对绝缘层446及导电层445进行抛光处理，以使绝缘层413露出的方式去除绝缘层446及导电层445的一部分。
通过该抛光处理将绝缘层446加工为层间绝缘层415，去除栅电极层401上的导电层445，形成源电极层405a及漏电极层405b。
在本实施方式中，当去除绝缘层446及导电层445时利用化学机械抛光法，但是也可以利用其他切削（研磨、抛光）方法。另外，在去除栅电极层401上的导电层445的工序中，除了化学机械抛光法等切削（研磨、抛光）方法之外，还可以组合蚀刻（干蚀刻、湿蚀刻）法或等离子体处理等。例如，也可以在利用化学机械抛光法的去除工序之后进行干蚀刻法或等离子体处理（反溅射等），实现处理表面的平坦性的提高。当将切削（研磨、抛光）方法组合蚀刻法、等离子体处理等时，对工序顺序没有特别的限制，可以根据绝缘层446及导电层445的材料、厚度及表面的凹凸状态适当地设定。
另外，在本实施方式中，源电极层405a、漏电极层405b以与设置在栅电极层401侧面的侧壁绝缘层412a、侧壁绝缘层412b的侧面接触的方式设置。另外，源电极层405a、漏电极层405b覆盖到侧壁绝缘层412a、侧壁绝缘层412b的侧面中的比其上端部稍微低的位置。源电极层405a、漏电极层405b的形状根据去除导电层445的抛光处理的条件不同，如本实施方式所示，有时成为与侧壁绝缘层412a、侧壁绝缘层412b、绝缘层413的经过抛光处理的表面相比在厚度方向上缩小的形状。但是，根据抛光处理的条件，有时源电极层405a、漏电极层405b的上端部的高度与侧壁绝缘层412a、侧壁绝缘层412b的上端部的高度大致一致。
通过上述工序，制造本实施方式的晶体管440a（参照图3C）。
在晶体管440a中，通过在制造工序中利用化学机械抛光处理去除设置在栅电极层401、绝缘层413及侧壁绝缘层412a、侧壁绝缘层412b上的导电层445而分割导电层445，来形成源电极层405a及漏电极层405b。
另外，源电极层405a及漏电极层405b以与露出的氧化物半导体层403顶面及侧壁绝缘层412a或侧壁绝缘层412b接触的方式设置。因此，源电极层405a或漏电极层405b接触于氧化物半导体层403的区域（接触区域）与栅电极层401之间的距离（最短距离）为侧壁绝缘层412a、侧壁绝缘层412b的沟道长度方向上的宽度，不但可以实现进一步的微型化，而且可以进一步减少制造工序中的偏差。
另外，因为可以缩短源电极层405a或漏电极层405b接触于氧化物半导体层403的区域（接触区域）与栅电极层401之间的距离，所以源电极层405a或漏电极层405b接触于氧化物半导体层403的区域（接触区域）与栅电极层401之间的电阻得到降低，可以提高晶体管440a的导通特性。
另外，因为在形成源电极层405a及漏电极层405b的工序中的去除栅电极层401上的导电层445的工序中不利用使用抗蚀剂掩模的蚀刻工序，所以可以准确地进行精密的加工。因此，在半导体装置的制造工序中，可以以高成品率制造形状和特性的偏差少的具有微型的结构的晶体管440a。
另外，也可以在形成源电极层405a及漏电极层405b的工序中的去除栅电极层401上的导电层445的工序中，去除绝缘层413的一部分或整个绝缘层413。图4C示出去除整个绝缘层413并使栅电极层401露出的晶体管440c的例子。另外，栅电极层401的上方的一部分也可以被去除。如晶体管440c那样的使栅电极层401露出的结构可以应用于晶体管440c上层叠其他布线或半导体元件的集成电路。
也可以在晶体管440a上设置用作保护绝缘层的致密性高的无机绝缘层（典型的是氧化铝层）。
在本实施方式中，以与绝缘层413、源电极层405a、漏电极层405b、侧壁绝缘层412a、412b及层间绝缘层415上接触的方式形成绝缘层407（参照图3D）。
另外，也可以在源电极层405a及漏电极层405b与层间绝缘层415之间设置用作保护绝缘层的致密性高的无机绝缘层（典型的是氧化铝层）。
图4B示出在源电极层405a及漏电极层405b与层间绝缘层415之间设置绝缘层410的晶体管440b的例子。在晶体管440b中，通过在形成源电极层405a及漏电极层405b的工序中使用的切削（研磨、抛光）工序，绝缘层410的顶面也经过平坦化处理。
绝缘层407、绝缘层410可以是单层结构或叠层结构，优选至少包含氧化铝层。
绝缘层407、绝缘层410可以利用等离子体CVD法、溅射法或蒸镀法等形成。
作为除了氧化铝以外的用于绝缘层407、绝缘层410的材料，例如可以使用氧化硅、氧氮化硅、氧氮化铝或氧化镓等无机绝缘材料。另外，也可以使用氧化铪、氧化镁、氧化锆、氧化镧、氧化钡或金属氮化物（例如，氮化铝）。
在本实施方式中，通过溅射法作为绝缘层407、绝缘层410形成氧化铝。通过使氧化铝具有高密度（密度为3.2g/cm3以上，优选为3.6g/cm3以上），可以对晶体管440a、晶体管440b赋予稳定的电特性。通过卢瑟福背散射分析（RBS:Rutherford Backscattering Spectrometry）或X射线反射（XRR:X-Ray Reflectometry）可以测量膜密度。
可以用于设置在氧化物半导体层403上的绝缘层407、绝缘层410的氧化铝具有高遮断效果（阻挡效果），即不使氢、水分等杂质和氧的双方透过膜的效果。
因此，使用氧化铝形成的绝缘层用作保护层，即防止在制造工序中及制造之后成为变动的主要原因的氢、水分等杂质混入到氧化物半导体层403，并防止从氧化物半导体层403释放作为构成氧化物半导体的主要成分材料的氧。
绝缘层407、绝缘层410优选适当地利用不使水、氢等杂质混入到绝缘层407、绝缘层410中的方法（优选的是溅射法等）来形成。
另外，与形成氧化物半导体层时同样，为了去除残留在成膜室内的水分，优选使用吸附型的真空泵（低温泵等）。当在使用低温泵排气的成膜室中形成绝缘层407、绝缘层410时，可以降低绝缘层407、绝缘层410所包含的杂质的浓度。此外，作为用来去除残留在成膜室内的水分的排气单元，也可以使用设置有冷阱的涡轮分子泵。
作为当形成绝缘层407、绝缘层410时使用的溅射气体，优选使用去除了氢、水、羟基或氢化物等杂质的高纯度气体。
另外，为了降低起因于晶体管的表面凹凸，也可以在晶体管上形成平坦化绝缘层。作为平坦化绝缘层，可以使用聚酰亚胺树脂、丙烯酸树脂、苯并环丁烯类树脂等有机材料。此外，除了上述有机材料之外，还可以使用低介电常数材料（low-k材料）等。另外，也可以通过层叠多个由这些材料形成的绝缘层，形成平坦化绝缘层。
另外，图4A示出：在层间绝缘层415及绝缘层407中形成到达源电极层405a及漏电极层405b的开口，在开口中形成布线层435a、布线层435b的例子。可以使用布线层435a、布线层435b使晶体管440a与其他晶体管或元件连接来构成各种电路。
布线层435a、布线层435b可以通过使用与栅电极层401、源电极层405a或漏电极层405b相同的材料及方法形成，例如可以使用含有选自Al、Cr、Cu、Ta、Ti、Mo、W中的元素的金属膜或以上述元素为成分的金属氮化物膜（氮化钛膜、氮化钼膜、氮化钨膜）等。此外，还可以采用在Al、Cu等金属膜的下侧和上侧中的一方或双方层叠Ti、Mo、W等高熔点金属膜或它们的金属氮化物膜（氮化钛膜、氮化钼膜、氮化钨膜）的结构。另外，作为用于布线层435a、布线层435b的导电层，也可以使用导电金属氧化物。作为导电金属氧化物，可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟氧化锡（In2O3-SnO2，简称为ITO）、氧化铟氧化锌（In2O3-ZnO）或使它们的金属氧化物材料包含氧化硅的材料。
例如，作为布线层435a、布线层435b，可以使用钼膜的单层、氮化钽膜和铜膜的叠层或氮化钽膜和钨膜的叠层等。
如上所述，在半导体装置的制造工序中，可以以高成品率提供形状和特性的偏差少的具有微型的结构的导通特性高的晶体管440a、晶体管440b、晶体管440c。
由此，能够提供实现了微型化且赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式2
在本实施方式中，参照附图说明如下半导体装置的一个例子，该半导体装置使用本说明书所示的晶体管，即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。
图5A至图5C是半导体装置的结构的一个例子。图5A示出半导体装置的截面图，图5B示出半导体装置的平面图，图5C示出半导体装置的电路图。在此，图5A相当于沿着图5B中的A-B及C-D的截面。另外，在图5B中，省略图5A所示的半导体装置的构成要素的一部分。
图5A及图5B所示的半导体装置在其下部具有使用第一半导体材料的晶体管160，并在其上部具有使用第二半导体材料的晶体管162。晶体管162是应用实施方式1所示的晶体管440a的结构的例子。
这里，第一半导体材料和第二半导体材料优选为具有不同带隙的材料。例如，可以将氧化物半导体以外的半导体材料（硅等）用于第一半导体材料，并且将氧化物半导体用于第二半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管利用其特性而可以长时间地保持电荷。
另外，虽然对上述晶体管都为n沟道型晶体管的情况进行说明，但是当然可以使用p沟道型晶体管。此外，除了为了保持信息将氧化物半导体用于实施方式1所示那样的晶体管162之外，用于半导体装置的材料或半导体装置的结构等的半导体装置的具体结构不需要局限于在此所示的结构。
图5A中的晶体管160包括：设置在包含半导体材料（例如，硅等）的衬底185中的沟道形成区116；以夹着沟道形成区116的方式设置的杂质区120；接触于杂质区120的金属间化合物区124；设置在沟道形成区116上的栅极绝缘层108；以及设置在栅极绝缘层108上的栅电极110。注意，虽然有时在附图中不明显地具有源电极或漏电极，但是为了方便起见有时将这种状态也称为晶体管。此外，在此情况下，为了说明晶体管的连接关系，有时将源区或漏区也称为源电极或漏电极。也就是说，在本说明书中，源电极可能包括源区。
在衬底185上以围绕晶体管160的方式设置有元件分离绝缘层106，并且以覆盖晶体管160的方式设置有绝缘层128及绝缘层130。另外，在晶体管160中，侧壁绝缘层也可以设置在栅电极110的侧面，杂质区120也可以包括杂质浓度不同的区域。
使用单晶半导体衬底的晶体管160能够进行高速工作。因此，通过将该晶体管用作读出用晶体管，可以高速地进行信息的读出。以覆盖晶体管160的方式形成两层绝缘层，作为形成晶体管162及电容元件164之前的处理，对该两层绝缘层进行CMP处理来形成平坦化的绝缘层128及绝缘层130，同时使栅电极110的顶面露出。
作为绝缘层128、绝缘层130，典型地可以使用氧化硅、氧氮化硅、氧化铝、氧氮化铝、氮化硅、氮化铝、氮氧化硅、氮氧化铝等无机绝缘材料。绝缘层128、绝缘层130可以利用等离子体CVD法或溅射法等形成。
另外，可以使用聚酰亚胺树脂、丙烯酸树脂、苯并环丁烯类树脂等有机材料。此外，除了上述有机材料以外，也可以使用低介电常数材料（low-k材料）等。在使用有机材料时，也可以利用旋涂法、印刷法等湿法形成绝缘层128、绝缘层130。
另外，在本实施方式中，作为绝缘层128使用氮化硅膜，作为绝缘层130使用氧化硅膜。
优选的是，对绝缘层130表面的将形成氧化物半导体层144的区域进行平坦化处理。在本实施方式中，在通过抛光处理（例如CMP处理）充分平坦化的（优选的是，绝缘层130表面的平均面粗糙度为0.15nm以下）绝缘层130上形成氧化物半导体层144。
图5A所示的晶体管162是将氧化物半导体用于沟道形成区的晶体管。在此，包括在晶体管162中的氧化物半导体层144优选为实现高纯度化的氧化物半导体层。通过使用实现高纯度化的氧化物半导体，可以得到具有极为优异的截止特性的晶体管162。
因为晶体管162的截止电流小，所以通过使用这种晶体管能够长期保持存储内容。换言之，因为可以形成不需要刷新工作或刷新工作的频度极低的半导体存储装置，所以可以充分降低耗电量。
在晶体管162的制造工序中，利用通过化学机械抛光处理去除设置在栅电极148、绝缘层137及侧壁绝缘层136a、136b上的导电层的工序，形成用作源电极层及漏电极层的电极层142a、142b。
因此，因为在晶体管162中可以缩短用作源电极层或漏电极层的电极层142a、142b接触于氧化物半导体层144的区域（接触区域）与栅电极148之间的距离，所以电极层142a、142b接触于氧化物半导体层144的区域（接触区域）与栅电极148之间的电阻得到降低，从而可以提高晶体管162的导通特性。
因为在形成电极层142a、电极层142b的工序中的去除栅电极148上的导电层的工序中不利用使用抗蚀剂掩模的蚀刻工序，所以可以准确地进行精密的加工。因此，在半导体装置的制造工序中，可以以高成品率制造形状和特性的偏差少的具有微型的结构的晶体管。
在晶体管162上设置有单层或叠层的层间绝缘层135、绝缘层150。在本实施方式中，作为绝缘层150使用氧化铝。通过使氧化铝具有高密度（密度为3.2g/cm3以上，优选为3.6g/cm3以上），可以对晶体管162赋予稳定的电特性。
另外，在隔着层间绝缘层135及绝缘层150与晶体管162的电极层142a重叠的区域设置有导电层153，并由电极层142a、层间绝缘层135、绝缘层150、导电层153构成电容元件164。换言之，晶体管162的电极层142a用作电容元件164的一方的电极，导电层153用作电容元件164的另一方的电极。另外，当不需要电容器时，也可以采用不设置电容元件164的结构。另外，电容元件164也可以另行设置在晶体管162的上方。
在晶体管162及电容元件164上设置有绝缘层152。而且，在绝缘层152上设置有用来连接晶体管162与其他晶体管的布线156。虽然在图5A中未图示，但是布线156通过形成在设置于绝缘层150、绝缘层152及栅极绝缘层146等中的开口中的电极与电极层142b电连接。在此，优选的是，该电极至少以与晶体管162的氧化物半导体层144的一部分重叠的方式设置。
在图5A及图5B中，优选的是，晶体管160和晶体管162以至少其一部分重叠的方式设置，并且晶体管160的源区或漏区和氧化物半导体层144的一部分重叠的方式设置。另外，以与晶体管160的至少一部分重叠的方式设置有晶体管162及电容元件164。例如，电容元件164的导电层153与晶体管160的栅电极110以至少一部分重叠的方式设置。通过采用这种平面布局，可以降低半导体装置所占的面积，从而可以实现高集成化。
另外，电极层142b与布线156的电连接既可以通过使电极层142b与布线156直接接触而实现，又可以通过在电极层142b与布线156之间的绝缘层中设置电极，通过该电极实现电连接。另外，介于两者之间的电极也可以是多个。
接着，图5C示出对应于图5A及图5B的电路结构的一个例子。
在图5C中，第一布线（1st Line）与晶体管160的源电极电连接，第二布线（2nd Line）与晶体管160的漏电极电连接。另外，第三布线（3rd Line）与晶体管162的源电极和漏电极中的一方电连接，第四布线（4th Line）与晶体管162的栅电极电连接。并且，晶体管160的栅电极以及晶体管162的源电极和漏电极中的另一方与电容元件164的一方的电极电连接，第五布线（5th Line）与电容元件164的另一方的电极电连接。
在图5C所示的半导体装置中，通过有效地利用能够保持晶体管160的栅电极的电位的特征，可以如以下所示那样进行信息的写入、保持以及读出。
对信息的写入及保持进行说明。首先，将第四布线的电位设定为使晶体管162成为导通状态的电位，使晶体管162成为导通状态。由此，对晶体管160的栅电极和电容元件164施加第三布线的电位。也就是说，对晶体管160的栅电极施加规定的电荷（写入）。这里，施加赋予两种不同电位电平的电荷（以下，称为Low电平电荷、Hi gh电平电荷）中的任一种。然后，通过将第四布线的电位设定为使晶体管162成为截止状态的电位，使晶体管162成为截止状态，保持对晶体管160的栅电极施加的电荷（保持）。
因为晶体管162的截止电流极小，所以晶体管160的栅电极的电荷被长时间地保持。
接着，对信息的读出进行说明。当在对第一布线施加规定的电位（恒电位）的状态下，对第五布线施加适当的电位（读出电位）时，第二布线根据保持在晶体管160的栅电极的电荷量具有不同的电位。这是因为如下缘故：一般而言，在晶体管160为n沟道型的情况下，对晶体管160的栅电极施加High电平电荷时的外观上的阈值Vth_H低于对晶体管160的栅电极施加Low电平电荷时的外观上的阈值Vth_L。在此，外观上的阈值电压是指为了使晶体管160成为“导通状态”所需要的第五布线的电位。因此，通过将第五布线的电位设定为Vth_H和Vth_L之间的电位V0，可以辨别施加到晶体管160的栅电极的电荷。例如，在写入中，当被供应High电平电荷时，如果第五布线的电位为V0（＞Vth_H），则晶体管160成为“导通状态”。当被供应Low电平电荷时，即使第五布线的电位为V0（＜Vth_L），晶体管160也维持“截止状态”。因此，根据第二布线的电位可以读出所保持的信息。
注意，当将存储单元配置为阵列状时，需要只读出所希望的存储单元的信息。像这样，当不读出信息时，对第五布线施加不管栅电极的状态如何都使晶体管160成为“截止状态”的电位，也就是小于Vth_H的电位，即可。或者，对第五布线施加不管栅电极的状态如何都使晶体管160成为“导通状态”的电位，也就是大于Vth_L的电位，即可。
另外，图24A和图24B示出半导体装置的结构的其他一个例子。图24A是半导体装置的平面图，图24B是半导体装置的截面图。在此，图24B相当于沿着图24A的D3-D4线的截面。另外，为了明确起见，在图24A中省略图24B所示的半导体装置的构成要素的一部分。
在图24A和图24B中，电容元件164由栅电极110、氧化物半导体层144、绝缘层173及导电层174构成。导电层174利用形成栅电极148的同一工序制造，其顶面被绝缘层176覆盖，其侧面被侧壁绝缘层175a、175b覆盖。
晶体管162的电极层142b在形成于层间绝缘层135、绝缘层150中的到达电极层142b的开口中与布线156电连接。另外，以与氧化物半导体层144的下方接触的方式设置有导电层172，通过该导电层172晶体管160与晶体管162电连接。
如图24A和图24B所示，通过以使晶体管160、晶体管162、电容元件164重叠的方式紧密层叠它们，可以进一步降低半导体装置所占的面积，从而可以实现高集成化。
在本实施方式所示的半导体装置中，通过应用将氧化物半导体用于其沟道形成区的截止电流极小的晶体管，可以极为长期保持存储内容。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使在没有电力供应的情况（注意，优选电位是固定的）下，也可以长期保持存储内容。
另外，在本实施方式所示的半导体装置中，信息的写入不需要高电压，而且也没有元件劣化的问题。例如，不像现有的非易失性存储器的情况那样，不需要对浮动栅极注入电子或从浮动栅极抽出电子，所以根本不会产生栅极绝缘层的劣化等的问题。就是说，在根据所公开的发明的半导体装置中，对作为现有的非易失性存储器所存在的问题的能够重写的次数没有限制，而使可靠性得到显著提高。再者，根据晶体管的导通状态或截止状态进行信息写入，由此也可以容易实现高速工作。
如上所述，能够提供实现了微型化及高集成化且赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式3
在本实施方式中，参照图6A至图7B对与实施方式2所示的结构不同的使用上述实施方式所示的晶体管的半导体装置进行说明。该半导体装置即使在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。
图6A示出半导体装置的电路结构的一个例子，图6B是示出半导体装置的一个例子的示意图。首先对图6A所示的半导体装置进行说明，接着对图6B所示的半导体装置进行说明。
在图6A所示的半导体装置中，位线BL与晶体管162的源电极和漏电极中的一方电连接，字线WL与晶体管162的栅电极电连接，并且晶体管162的源电极和漏电极中的另一方与电容元件254的第一端子电连接。
接着，说明对图6A所示的半导体装置（存储单元250）进行信息的写入及保持的情况。
首先，通过将字线WL的电位设定为使晶体管162成为导通状态的电位，来使晶体管162成为导通状态。由此，将位线BL的电位施加到电容元件254的第一端子（写入）。然后，通过将字线WL的电位设定为使晶体管162成为截止状态的电位，来使晶体管162成为截止状态，由此保持电容元件254的第一端子的电位（保持）。
使用氧化物半导体的晶体管162具有截止电流极小的特征。因此，通过使晶体管162成为截止状态，可以在极长时间保持电容元件254的第一端子的电位（或累积在电容元件254中的电荷）。
接着，对信息的读出进行说明。当晶体管162成为导通状态时，处于浮动状态的位线BL与电容元件254的第一端子导通，于是，在位线BL与电容元件254之间电荷被再次分配。其结果，位线BL的电位发生变化。位线BL的电位的变化量根据电容元件254的第一端子的电位（或累积在电容元件254中的电荷）而取不同的值。
例如，当以V表示电容元件254的第一端子的电位，以C表示电容元件254的电容，以CB表示位线BL所具有的电容成分（以下也称为位线电容），并且以VB0表示电荷被再次分配之前的位线BL的电位时，电荷被再次分配之后的位线BL的电位成为（CB×VB0+C×V）/（CB+C）。因此，作为存储单元250的状态，当电容元件254的第一端子的电位为V1和V0（V1＞V0）的两个状态时，保持电位V1时的位线BL的电位（=（CB×VB0+C×V1）/（CB+C））高于保持电位V0时的位线BL的电位（=（CB×VB0+C×V0）/（CB+C））。
并且，通过比较位线BL的电位与指定的电位，可以读出信息。
如此，图6A所示的半导体装置可以利用晶体管162的截止电流极小的特征长时间保持累积在电容元件254中的电荷。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使在没有电力供应的情况下也可以长期保持存储内容。
接着，对图6B所示的半导体装置进行说明。
图6B所示的半导体装置在其上部作为存储电路具有存储单元阵列251a及251b，该存储单元阵列251a及251b具有多个图6A所示的存储单元250。此外，图6B所示的半导体装置在其下部具有用来使存储单元阵列251（存储单元阵列251a及251b）工作的外围电路253。另外，外围电路253与存储单元阵列251电连接。
通过采用图6B所示的结构，可以将外围电路253设置在存储单元阵列251的正下方，从而可以实现半导体装置的小型化。
作为设置在外围电路253中的晶体管的材料，更优选使用与晶体管162不同的半导体材料。例如，可以使用硅、锗、硅锗、碳化硅或砷化镓等，优选使用单晶半导体。另外，还可以使用有机半导体材料等。使用这种半导体材料的晶体管能够进行充分的高速工作。从而，通过利用该晶体管，能够顺利实现被要求高速工作的各种电路（逻辑电路、驱动电路等）。
另外，图6B所示的半导体装置例示层叠有两个存储单元阵列251（存储单元阵列251a、存储单元阵列251b）的结构，但是所层叠的存储单元阵列的个数不局限于此。也可以采用层叠有三个以上的存储单元阵列的结构。
接着，参照图7A和图7B对图6A所示的存储单元250的具体结构进行说明。
图7A和图7B示出存储单元250的结构的一个例子。图7A示出存储单元250的截面图，图7B示出存储单元250的平面图。在此，图7A相当于沿着图7B中的E-F及G-H的截面。
图7A及图7B所示的晶体管162可以采用与上述实施方式所示的结构相同的结构。
在设置在绝缘膜180上的晶体管162上设置有单层或叠层的绝缘层256。另外，在隔着绝缘层256与晶体管162的电极层142a重叠的区域设置有导电层262，并由电极层142a、层间绝缘层135、绝缘层256、导电层262构成电容元件254。换言之，晶体管162的电极层142a用作电容元件254的一方的电极，导电层262用作电容元件254的另一方的电极。
在晶体管162及电容元件254上设置有绝缘层258。而且，在绝缘层258上设置有用来连接存储单元250与所相邻的存储单元250的布线260。虽然未图示，但是布线260通过形成在绝缘层256及绝缘层258等中的开口，与晶体管162的电极层142b电连接。但是，也可以在开口中设置其他导电层，并通过该其他导电层使布线260与电极层142b电连接。另外，布线260相当于图6A的电路图中的位线BL。
在图7A及图7B中，晶体管162的电极层142b也可以用作包括在所相邻的存储单元中的晶体管的源电极。
通过采用图7A所示的平面布局，可以降低半导体装置的所占的面积，从而可以实现高集成化。
如上所述，在上部层叠形成的多个存储单元由使用氧化物半导体的晶体管形成。由于使用氧化物半导体的晶体管的截止电流小，因此通过使用这种晶体管，能够长期保持存储内容。换言之，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。
如上所述，通过将利用使用氧化物半导体以外的材料的晶体管（换言之，能够进行充分高速的工作的晶体管）的外围电路以及利用使用氧化物半导体的晶体管（作更广义解释，其截止电流充分小的晶体管）的存储电路设置为一体，能够实现具有新颖特征的半导体装置。另外，通过采用外围电路和存储电路的叠层结构，可以实现半导体装置的集成化。
如上所述，能够提供实现了微型化及高集成化且赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式4
在本实施方式中，参照图8A至图11对将上述实施方式所示的半导体装置应用于移动电话、智能手机、电子书阅读器等移动设备的例子进行说明。
在移动电话、智能手机、电子书阅读器等移动设备中，为了暂时储存图像数据而使用SRAM或DRAM。使用SRAM或DRAM是因为快闪存储器应答速度慢而不适于处理图像。另一方面，当将SRAM或DRAM用于图像数据的暂时储存时，有如下特征。
如图8A所示，在一般的SRAM中，一个存储单元由晶体管801至晶体管806的六个晶体管构成，并且该晶体管801至晶体管806被X译码器807和Y译码器808驱动。晶体管803和晶体管805以及晶体管804和晶体管806构成反相器，该反相器能够实现高速驱动。然而，由于一个存储单元由六个晶体管构成，所以有存储单元面积大的缺点。在将设计规则的最小尺寸设定为F的情况下，SRAM的存储单元面积一般为100F2至150F2。因此，SRAM的每个比特位的单价是各种存储器中最高的。
另一方面，在DRAM中，如图8B所示，存储单元由晶体管811和存储电容器812构成，并且该晶体管811和存储电容器812被X译码器813和Y译码器814驱动。由于一个单元由一个晶体管和一个电容器构成，所以其面积小。DRAM的存储面积一般为10F2以下。注意，DRAM需要一直进行刷新工作，因此即使在不进行改写的情况下也消耗电力。
相对于此，上述实施方式所说明的半导体装置的存储单元面积为10F2左右，并且不需要频繁的刷新工作。从而，能够缩小存储单元面积，还能够降低耗电量。
图9示出移动设备的方框图。图9所示的移动设备具有：RF电路901；模拟基带电路902；数字基带电路903；电池904；电源电路905；应用处理机906；快闪存储器910；显示器控制器911；存储电路912；显示器913；触控感应器919；声频电路917；以及键盘918等。显示器913具有：显示部914；源极驱动器915；以及栅极驱动器916。应用处理机906具有：CPU（Central Processing Unit:中央处理器）907；DSP（Digital Signal Processor：数位信号处理器）908；以及接口909（IF909）。存储电路912一般由SRAM或DRAM构成，通过将上述实施方式所说明的半导体装置用于该部分，能够以高速进行信息的写入和读出，能够长期间保持存储内容，还能够充分降低耗电量。
图10示出将上述实施方式所说明的半导体装置用于显示器的存储电路950的例子。图10所示的存储电路950具有：存储器952；存储器953；开关954；开关955；以及存储器控制器951。另外，存储电路950连接于：用来读出并控制从信号线输入的图像数据（输入图像数据）和储存在存储器952及存储器953中的数据（存储图像数据）的显示器控制器956；以及根据来自显示器控制器956的信号来进行显示的显示器957。
首先，通过应用处理机（未图示）形成一个图像数据（输入图像数据A）。该输入图像数据A通过开关954被储存在存储器952中。然后，将储存在存储器952中的图像数据（存储图像数据A）通过开关955及显示器控制器956发送到显示器957而进行显示。
在输入图像数据A没有变化时，存储图像数据A一般以30至60Hz左右的周期从存储器952通过开关955由显示器控制器956读出。
接着，例如在使用者进行了改写画面的操作时（即在输入图像数据A有变化时），应用处理机形成新的图像数据（输入图像数据B）。该输入图像数据B通过开关954被储存在存储器953中。在该期间存储图像数据A也继续定期性地通过开关955从存储器952被读出。当在存储器953中储存完新的图像（存储图像数据B）时，由显示器957的下一个帧开始读出存储图像数据B，并且将该存储图像数据B通过开关955及显示器控制器956发送到显示器957而进行显示。该读出一直持续直到下一个新的图像数据储存到存储器952中。
如上所述，通过由存储器952及存储器953交替进行图像数据的写入和图像数据的读出，来进行显示器957的显示。另外，存储器952、存储器953不局限于两个不同的存储器，也可以将一个存储器分割而使用。通过将上述实施方式所说明的半导体装置用于存储器952及存储器953，能够以高速进行信息的写入和读出，能够长期间保持存储内容，还能够充分降低耗电量。
图11示出电子书阅读器的方框图。图11所示的电子书阅读器具有：电池1001；电源电路1002；微处理器1003；快闪存储器1004；声频电路1005；键盘1006；存储电路1007；触摸屏1008；显示器1009；以及显示器控制器1010。
在此，可以将上述实施方式所说明的半导体装置用于图11的存储电路1007。存储电路1007具有暂时保持书籍内容的功能。例如，在使用者使用高亮功能的情况下，存储电路1007将使用者所指定的部分的信息储存而保持。另外，高亮功能是指如下功能：在使用者看电子书籍时，通过对某个部分做标记，例如通过改变显示颜色；划下划线；将文字改为粗体字；改变文字的字体等，来使该部分与周围不一样而突出表示。将存储电路1007用于短期的信息存储，并且当进行长期的信息存储时，也可以将存储电路1007所保持的数据拷贝到快闪存储器1004中。即使在此情况下，通过采用上述实施方式所说明的半导体装置，能够以高速进行信息的写入和读出，能够长期间保持存储内容，还能够充分降低耗电量。
如上所述，本实施方式所示的移动设备安装有根据上述实施方式的半导体装置。因此，能够实现以高速进行信息的读出、长期间保持存储内容且降低耗电量的移动设备。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式5
通过使用上述实施方式所示的晶体管，可以制造具有读取对象物的信息的图像传感器功能的半导体装置。
图12A示出具有图像传感器功能的半导体装置的一个例子。图12A是光电传感器的等效电路，而图12B是示出光电传感器的一部分的截面图。
光电二极管602的一个电极电连接到光电二极管复位信号线658，而光电二极管602的另一个电极电连接到晶体管640的栅极。晶体管640的源极和漏极中的一个电连接到光电传感器参考信号线672，而晶体管640的源极和漏极中的另一个电连接到晶体管656的源极和漏极中的一个。晶体管656的栅极电连接到栅极信号线659，晶体管656的源极和漏极中的另一个电连接到光电传感器输出信号线671。
注意，在本说明书的电路图中，为了使作为其中形成沟道的半导体层使用氧化物半导体的晶体管一目了然，将作为其中形成沟道的半导体层使用氧化物半导体的晶体管的符号表示为“OS”。在图12A中，晶体管640和晶体管656可以应用上述实施方式所示的晶体管，是作为其中形成沟道的半导体层使用氧化物半导体的晶体管。在本实施方式中示出应用具有与实施方式1所示的晶体管440a同样的结构的晶体管的例子。
图12B是示出光电传感器中的光电二极管602和晶体管640的截面图，其中在具有绝缘表面的衬底601（TFT衬底）上设置有用作传感器的光电二极管602和晶体管640。通过使用粘合层608，在光电二极管602和晶体管640上设置有衬底613。
在设置在绝缘层631上的晶体管640上设置有层间绝缘层632、绝缘层633以及层间绝缘层634。光电二极管602设置在绝缘层633上，并且光电二极管602具有如下结构：在形成于绝缘层633上的电极层641a、641b和设置在层间绝缘层634上的电极层642之间从绝缘层633一侧按顺序层叠有第一半导体层606a、第二半导体层606b及第三半导体层606c。
另外，在与晶体管640重叠的区域设置有遮光层650。
电极层641b与形成在层间绝缘层634中的导电层643电连接，并且通过与导电层643同一的工序制造的电极层642通过电极层641a与导电层645电连接。导电层645与晶体管640的栅电极层电连接，并且光电二极管602与晶体管640电连接。
在此，例示一种pin型光电二极管，其中层叠用作第一半导体层606a的具有p型导电型的半导体、用作第二半导体层606b的高电阻的半导体（i型半导体）、用作第三半导体层606c的具有n型导电型的半导体。
第一半导体层606a是p型半导体，而可以由包含赋予p型的杂质元素的非晶硅形成。使用包含属于周期表中的第13族的杂质元素（例如，硼（B））的半导体材料气体通过等离子体CVD法来形成第一半导体层606a。作为半导体材料气体，可以使用硅烷（SiH4）。或者，可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等。另外，也可以使用如下方法：在形成不包含杂质元素的非晶硅之后，使用扩散法或离子注入法将杂质元素引入到该非晶硅。优选在使用离子注入法等引入杂质元素之后进行加热等来使杂质元素扩散。在此情况下，作为形成非晶硅的方法，可以使用LPCVD法、气相生长法或溅射法等。优选将第一半导体层606a的厚度设定为10nm以上且50nm以下。
第二半导体层606b是i型半导体（本征半导体），而可以由非晶硅形成。为了形成第二半导体层606b，通过等离子体CVD法使用半导体材料气体来形成非晶硅。作为半导体材料气体，可以使用硅烷（SiH4）。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。也可以通过LPCVD法、气相生长法、溅射法等形成第二半导体层606b。优选将第二半导体层606b的厚度设定为200nm以上且1000nm以下。
第三半导体层606c是n型半导体，而可以由包含赋予n型的杂质元素的非晶硅形成。使用包含属于周期表中的第15族的杂质元素（例如，磷（P））的半导体材料气体通过等离子体CVD法形成第三半导体层606c。作为半导体材料气体，可以使用硅烷（SiH4）。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。另外，也可以使用如下方法：在形成不包含杂质元素的非晶硅之后，使用扩散法或离子注入法将杂质元素引入到该非晶硅。优选在使用离子注入法等引入杂质元素之后进行加热等来使杂质元素扩散。在此情况下，作为形成非晶硅的方法，可以使用LPCVD法、气相生长法或溅射法等。优选将第三半导体层606c的厚度设定为20nm以上且200nm以下。
此外，第一半导体层606a、第二半导体层606b以及第三半导体层606c也可以不使用非晶半导体形成，而使用多晶半导体或微晶半导体（Semi Amorphous Semiconductor：SAS）形成。
在考虑吉布斯自由能时，微晶半导体属于介于非晶和单晶之间的中间亚稳态。即，微晶半导体处于自由能稳定的第三态，且具有短程有序和晶格畸变。此外，柱状或针状晶体在相对于衬底表面的法线方向上生长。作为微晶半导体的典型例子的微晶硅，其拉曼光谱向表示单晶硅的520cm-1的低波数一侧偏移。亦即，微晶硅的拉曼光谱的峰值位于表示单晶硅的520cm-1和表示非晶硅的480cm-1之间。另外，包含至少1at.％或其以上的氢或卤素，以终结悬空键。还有，通过包含氦、氩、氪、氖等稀有气体元素来进一步促进晶格畸变，提高稳定性而得到优良的微晶半导体。
该微晶半导体可以通过频率为几十MHz至几百MHz的高频等离子体CVD法或频率为1GHz以上的微波等离子体CVD装置形成。典型地，可以使用氢稀释SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4、SiF4等的含硅的化合物来形成该微晶半导体。此外，除了含硅的化合物（例如氢化硅）和氢之外，也可以使用选自氦、氩、氪、氖中的一种或多种稀有气体元素进行稀释来形成微晶半导体。在上述情况下，将氢的流量比设定为含硅的化合物（例如氢化硅）的5倍以上且200倍以下，优选设定为50倍以上且150倍以下，更优选设定为100倍。再者，也可以在含硅的气体中混入CH4、C2H6等的碳化物气体、GeH4、GeF4等的锗化气体、F2等。
此外，由于光电效应生成的空穴的迁移率低于电子的迁移率，因此当p型半导体侧的表面用作光接收面时，pin型光电二极管具有较好的特性。这里示出将光电二极管602从形成有pin型光电二极管的衬底601的面接收的光转换为电信号的例子。此外，来自其导电型与用作光接收面的半导体层一侧相反的半导体层一侧的光是干扰光，因此，电极层优选使用具有遮光性的导电层。另外，也可以将n型半导体侧的表面用作光接收面。
通过使用绝缘材料且根据材料通过溅射法、等离子体CVD法、SOG法、旋涂法、浸渍法、喷涂法、液滴喷射法（喷墨法等）、印刷法（丝网印刷、胶版印刷等）等，并且使用刮刀、辊涂机、幕式涂布机、刮刀式涂布机等的装置，来可以形成绝缘层631、层间绝缘层632、绝缘层633。
在本实施方式中，作为绝缘层633使用氧化铝。绝缘层633可以通过溅射法或等离子体CVD法形成。
在氧化物半导体层上作为绝缘层633设置的氧化铝具有高遮断效果（阻挡效果），即不使氢、水分等杂质及氧的双方透过的效果。
因此，氧化铝用作保护层，而防止在制造工序中及制造之后成为变动原因的氢、水分等杂质混入到氧化物半导体，并防止从氧化物半导体释放作为构成氧化物半导体的主要成分材料的氧。
在本实施方式中，晶体管640在制造工序中通过对设置在栅电极层、绝缘层及侧壁绝缘层上的导电层进行化学机械抛光处理而去除，分割导电层，形成源电极层及漏电极层。
因此，因为可以缩短源电极层或漏电极层接触于氧化物半导体层的区域（接触区域）与栅电极层之间的距离，所以源电极层或漏电极层接触于氧化物半导体层的区域（接触区域）与栅电极层之间的电阻得到降低，可以提高晶体管640的导通特性。
因为在形成源电极层及漏电极层的工序中的去除栅电极层上的导电层的工序中不利用使用抗蚀剂掩模的蚀刻工序，所以可以准确地进行精密的加工。因此，在半导体装置的制造工序中，可以以高成品率制造形状和特性的偏差少的具有微型的结构的晶体管640。
作为绝缘层631、层间绝缘层632、绝缘层633的材料，可以使用无机绝缘材料。例如，可以使用诸如氧化硅、氧氮化硅、氧化铝或氧氮化铝等氧化物绝缘材料或者诸如氮化硅、氮氧化硅、氮化铝或氮氧化铝等氮化物绝缘材料的单层或叠层。
另外，作为层间绝缘层634，优选采用用作减少表面凹凸的平坦化绝缘层的绝缘层。作为层间绝缘层634的材料，例如可以使用聚酰亚胺树脂、丙烯酸树脂、苯并环丁烯树脂、聚酰胺树脂或环氧树脂等具有耐热性的有机绝缘材料。除了上述有机绝缘材料之外，也可以使用低介电常数材料（low-k材料）、硅氧烷类树脂、PSG（磷硅玻璃）、BPSG（硼磷硅玻璃）等的单层或叠层。
通过检测入射到光电二极管602的光，可以读取检测对象的信息。另外，在读取检测对象的信息时，可以使用背光灯等的光源。
如上所述，能够提供实现了微型化及高集成化且赋予高电特性的半导体装置以及该半导体装置的制造方法。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施方式6
在本实施方式中，使用图23A至图23F对将上述实施方式所说明的半导体装置应用于电子设备的情况进行说明。在本实施方式中，对将上述半导体装置应用于计算机、移动电话机（也称为移动电话、移动电话装置）、便携式信息终端（包括便携式游戏机、声音再现装置等）、数码相机、数码摄像机、电子纸、电视装置（也称为电视或电视接收机）等的电子设备的情况进行说明。
图23A示出笔记本型个人计算机，包括框体1701、框体1702、显示部1703以及键盘1704等。在框体1701和框体1702中设置有上述实施方式所示的半导体装置。因此，可以实现一种笔记本型个人计算机，其中写入和读出信息的速度很快，可靠性高，并且耗电量被充分地降低。
图23B示出便携式信息终端（PDA），其本体1711包括显示部1713、外部接口1715以及操作按钮1714等。另外，还包括用于操作便携式信息终端的触屏笔1712等。在本体1711中设置有上述实施方式所示的半导体装置。因此，可以实现一种便携式信息终端，其中写入和读出信息的速度很快，可靠性高，并且耗电量被降低。
图23C示出安装有电子纸的电子书阅读器1720，包括框体1721和框体1723的两个框体。框体1721和框体1723分别设置有显示部1725和显示部1727。框体1721和框体1723由轴部1737相连接，且可以以该轴部1737为轴进行开闭动作。另外，框体1721包括电源开关1731、操作键1733以及扬声器1735等。在框体1721和框体1723中的至少一个中设置有上述实施方式所示的半导体装置。因此，可以实现一种电子书阅读器，其中写入和读出信息的速度很快，可靠性高，并且耗电量被降低。
图23D示出移动电话机，包括框体1740和框体1741的两个框体。再者，框体1740和框体1741滑动而可以从如图23D所示那样的展开状态变成重叠状态，所以可以实现适于携带的小型化。另外，框体1741包括显示面板1742、扬声器1743、麦克风1744、触摸屏1745、定位装置1746、照相用透镜1747以及外部连接端子1748等。此外，框体1740包括进行移动电话机的充电的太阳电池单元1749和外部存储器插槽1750等。另外，天线内置在框体1741中。在框体1740和框体1741中的至少一个中设置有上述实施方式所示的半导体装置。因此，可以实现一种移动电话机，其中写入和读出信息的速度很快，可靠性高，并且耗电量被降低。
图23E示出数码相机，包括本体1761、显示部1767、取景器1763、操作开关1764、显示部1765以及电池1766等。在本体1761中设置有上述实施方式所示的半导体装置。因此，可以实现一种数码相机，其中写入和读出信息的速度很快，可靠性高，并且耗电量被降低。
图23F示出电视装置1770，包括框体1771、显示部1773以及支架1775等。可以通过框体1771具有的开关和遥控操作机1780来进行电视装置1770的操作。在框体1771和遥控操作机1780中安装有上述实施方式所示的半导体装置。因此，可以实现一种电视装置，其中写入和读出信息的速度很快，可靠性高，并且耗电量被降低。
如上所述，本实施方式所示的电子设备安装有根据上述实施方式的半导体装置。所以，可以实现可靠性高且耗电量被降低的电子设备。
本实施方式可以与其他实施方式所记载的结构适当地组合而实施。
实施例1
在本实施例中，示出对用来去除附着在氧化物半导体层的杂质的使用氢氟酸的洗涤处理的效果进行检测的结果。作为实施例样品，在硅片上形成氧化硅层，在氧化硅层上形成氧化物半导体层，作为参考样品（reference sample），制造实施例样品1、实施例样品2、实施例样品3、实施例样品4。实施例样品1是对该氧化物半导体层没有进行任何处理（未处理）的样品，实施例样品2是对该氧化物半导体层只进行干蚀刻处理的样品，实施例样品3是在进行干蚀刻处理之后使用稀释为0.0025％的氢氟酸进行30秒钟的湿蚀刻处理的样品，实施例样品4是在进行干蚀刻处理之后使用稀释为0.5％的氢氟酸进行3秒钟的湿蚀刻处理的样品。
通过SIMS分析法进行上述实施例样品1至实施例样品4中的氧化物半导体层中的杂质浓度分析，对使用氢氟酸的洗涤处理的效果进行检测。
接着，对实施例样品1至实施例样品4的制造方法进行详细说明。首先，对实施例样品1至实施例样品4中的共同的工序进行说明。
首先，通过溅射法在硅衬底上形成厚度为300nm的氧化硅层。使用氧化硅的靶材，在作为溅射气体使用氩及氧（Ar:O2=25sccm:25sccm）的混合气体，压力为0.4Pa，电源功率为5kW，衬底温度为100℃的条件下进行溅射。
接着，通过使用In:Ga:Zn=3:1:2（原子数比）的氧化物靶材的溅射法形成厚度为100nm的第一IGZO层。在作为溅射气体使用氩及氧（Ar:O2=30sccm:15sccm）的混合气体，压力为0.4Pa，电源功率为0.5kW，衬底温度为200℃的条件下进行溅射。
接着，通过ICP（Inductively Coupled Plasma：感应耦合等离子体）蚀刻法，在作为蚀刻气体使用三氯化硼及氯（BCl3:Cl2=60sccm:20sccm），电源功率为450W，偏压电力为100W，压力为1.9Pa的条件下，对实施例样品2至实施例样品4的第一IGZO层进行干蚀刻处理。
接着，使用氢氟酸对实施例样品3及实施例样品4的第一IGZO层进行湿蚀刻处理。使用稀释为0.0025％的氢氟酸对实施例样品3进行30秒钟的湿蚀刻处理。使用稀释为0.5％的氢氟酸对实施例样品4进行3秒钟的湿蚀刻处理。
接着，为了防止样品表面的污染，在与第一IGZO层相同的形成条件下，作为保护层在实施例样品1至实施例样品4的表面形成厚度为100nm的第二IGZO层。
对通过上述步骤制造的实施例样品1至实施例样品4进行SIMS分析，对IGZO层中的硼（B）、氯（Cl）、铝（Al）、氟（F）的浓度进行检测。另外，B、Cl是蚀刻气体的构成元素，Al是干蚀刻处理室的构成元素，F是氢氟酸的构成元素。
图13至图16示出SIMS分析结果。在图13至图16中，横轴示出离样品表面的深度，0nm的位置相当于样品最表面（第二IGZO层的最表面）。另外，为了容易理解分析结果，在图13至图16中，横轴为60nm至140nm。此外，纵轴以对数轴示出特定深度中的样品中的分析对象的元素浓度。
在图13至图16中，在深度为100nm附近存在有第一IGZO层与第二IGZO层之间的界面。在本实施例中，将该界面表示为第一IGZO层的表面。另外，区域701表示第一IGZO层中的元素浓度分布，区域702表示第二IGZO层中的元素浓度分布。此外，使用由IGZO层制造的标准样品对各元素浓度分布进行定量。
在图13至图16中，元素浓度分布711、721、731、741表示实施例样品1的元素浓度分布。另外，元素浓度分布712、722、732、742表示实施例样品2的元素浓度分布。元素浓度分布713、723、733、743表示实施例样品3的元素浓度分布。元素浓度分布714、724、734、744表示实施例样品4的元素浓度分布。另外，在SIMS分析中，虽然有时不能作为绝对值评价界面中的浓度，但是可以进行相对评价。
图13是示出第一及第二IGZO层中的氯浓度分析结果的图。可知：在实施例样品1至实施例样品4的每一个中，在第一IGZO层的表面附近氯浓度急剧上升。另外，实施例样品1（元素浓度分布711）的第一IGZO层的表面附近的最大浓度（峰值）大约为1.4×1018atoms/cm3，实施例样品2（元素浓度分布712）的第一IGZO层的表面附近的最大浓度大约为1.1×1019atoms/cm3，实施例样品3（元素浓度分布713）的第一IGZO层的表面附近的最大浓度大约为3.4×1017atoms/cm3，实施例样品4（元素浓度分布714）的第一IGZO层的表面附近的最大浓度大约为3.3×1017atoms/cm3。另外，界面附近之外的区域701及区域702中的氯浓度为不用顾及的程度。
图14是示出第一及第二IGZO层中的硼浓度分析结果的图。可知：在实施例样品1至实施例样品4的每一个中，在第一IGZO层的表面附近硼浓度急剧上升。另外，实施例样品1（元素浓度分布721）的第一IGZO层的表面附近的最大浓度大约为1.5×1018atoms/cm3，实施例样品2（元素浓度分布722）的第一IGZO层的表面附近的最大浓度大约为4.8×1020atoms/cm3，实施例样品3（元素浓度分布723）的第一IGZO层的表面附近的最大浓度大约为4.5×1018atoms/cm3，实施例样品4（元素浓度分布724）的第一IGZO层的表面附近的最大浓度大约为1.2×1018atoms/cm3。另外，界面附近之外的区域701及区域702中的硼浓度为不用顾及的程度。
图15是示出第一及第二IGZO层中的铝浓度分析结果的图。可知：在实施例样品1至实施例样品3的每一个中，在第一IGZO层的表面附近铝浓度急剧上升。另外，实施例样品1（元素浓度分布731）的第一IGZO层的表面附近的最大浓度大约为4.9×1017atoms/cm3，实施例样品2（元素浓度分布732）的第一IGZO层的表面附近的最大浓度大约为3.0×1019atoms/cm3，实施例样品3（元素浓度分布733）的第一IGZO层的表面附近的最大浓度大约为7.5×1017atoms/cm3。此外，实施例样品4（元素浓度分布734）的第一IGZO层的表面附近的最大浓度为不用顾及的程度。另外，界面附近之外的区域701及区域702中的铝浓度为不用顾及的程度。
图16是示出第一及第二IGZO层中的氟浓度分析结果的图。可知：在实施例样品1至实施例样品4的每一个中，在第一IGZO层的表面附近氟浓度急剧上升。另外，实施例样品1（元素浓度分布741）的第一IGZO层的表面附近的最大浓度大约为5.2×1019atoms/cm3，实施例样品2（元素浓度分布742）的第一IGZO层的表面附近的最大浓度大约为1.1×1020atoms/cm3，实施例样品3（元素浓度分布743）的第一IGZO层的表面附近的最大浓度大约为8.9×1018atoms/cm3，实施例样品4（元素浓度分布744）的第一IGZO层的表面附近的最大浓度大约为7.2×1018atoms/cm3。另外，界面附近之外的区域701及区域702中的氟浓度为不用顾及的程度。
根据以上SIMS分析结果，可知：通过干蚀刻处理第一IGZO层表面的氯、硼、铝、氟增加，并且通过后面的氢氟酸处理它们得到降低或被去除。另外，进行了氢氟酸处理的样品（实施例样品3及4）的氟浓度低于未处理样品（实施例样品1）的氟浓度，由此可以认为：在氢氟酸处理中，与附着氟的效果相比，去除氟的效果高。
可以确认到：通过使用氢氟酸的洗涤处理，附着在氧化物半导体层表面的杂质元素被去除。
实施例2
在本实施例中，示出对用来去除附着在氧化物半导体层的杂质的使用ITO-07N（由日本关东化学株式会社制造）的洗涤处理的效果进行检测的结果。ITO-07N是包含5wt％的草酸的水溶液。作为实施例样品，在硅片上形成氧化硅层，在氧化硅层上形成氧化物半导体层，作为参考样品，制造实施例样品1、实施例样品2、实施例样品3。实施例样品1是对该氧化物半导体层没有进行任何处理（未处理）的样品，实施例样品2是对该氧化物半导体层只进行干蚀刻处理的样品，实施例样品3是在进行干蚀刻处理之后使用利用纯水稀释为1/100的ITO-07N进行30秒钟的湿蚀刻处理的样品。
通过SIMS分析法进行上述实施例样品1至实施例样品3中的氧化物半导体层中的杂质浓度分析，对使用ITO-07N的洗涤处理的效果进行检测。
接着，对实施例样品1至实施例样品3的制造方法进行详细说明。首先，对实施例样品1至实施例样品3中的共同的工序进行说明。
首先，通过溅射法在硅衬底上形成厚度为300nm的氧化硅层。使用氧化硅的靶材，在作为溅射气体使用氩及氧（Ar:O2=25sccm:25sccm）的混合气体，压力为0.4Pa，电源功率为5kW，衬底温度为100℃的条件下进行溅射。
接着，通过使用In:Ga:Zn=3:1:2（原子数比）的氧化物靶材的溅射法形成厚度为100nm的第一IGZO层。在作为溅射气体使用氩及氧（Ar:O2=30sccm:15sccm）的混合气体，压力为0.4Pa，电源功率为0.5kW，衬底温度为200℃的条件下进行溅射。
接着，通过ICP（Inductively Coupled Plasma：感应耦合等离子体）蚀刻法，在作为蚀刻气体使用三氯化硼及氯（BCl3:Cl2=60sccm:20sccm），电源功率为450W，偏压电力为100W，压力为1.9Pa的条件下，对实施例样品2及实施例样品3的第一IGZO层进行干蚀刻处理。
接着，使用利用纯水稀释为1/100的ITO-07N对实施例样品3的第一IGZO层进行30秒钟的湿蚀刻处理。
接着，为了防止样品表面的污染，在与第一IGZO层相同的形成条件下，作为保护层在实施例样品1至实施例样品3的表面形成厚度为100nm的第二IGZO层。
对通过上述步骤制造的实施例样品1至实施例样品3进行SIMS分析，对IGZO层中的硼（B）、氯（Cl）、铝（Al）、碳（C）的浓度进行检测。另外，B、Cl是蚀刻气体的构成元素，Al是干蚀刻处理室的构成元素，C是ITO-07N（草酸）的构成元素。
图17至图20示出SIMS分析结果。在图17至图20中，横轴示出离样品表面的深度，0nm的位置相当于样品最表面（第二IGZO层的最表面）。另外，为了容易理解分析结果，在图17至图20中，横轴为60nm至140nm。此外，纵轴以对数轴示出特定深度中的样品中的分析对象的元素浓度。
在图17至图20中，在深度为100nm附近存在有第一IGZO层与第二IGZO层之间的界面。在本实施例中，将该界面表示为第一IGZO层的表面。另外，区域701表示第一IGZO层中的元素浓度分布，区域702表示第二IGZO层中的元素浓度分布。此外，使用由IGZO层制造的标准样品对各元素浓度分布进行定量。
在图17至图20中，元素浓度分布751、761、771、781表示实施例样品1的元素浓度分布。另外，元素浓度分布752、762、772、782表示实施例样品2的元素浓度分布。元素浓度分布753、763、773、783表示实施例样品3的元素浓度分布。另外，在SIMS分析中，虽然有时不能作为绝对值评价界面中的浓度，但是可以进行相对评价。
图17是示出第一及第二IGZO层中的氯浓度分析结果的图。可知：在实施例样品1至实施例样品3的每一个中，在第一IGZO层的表面附近氯浓度急剧上升。另外，实施例样品1（元素浓度分布751）的第一IGZO层的表面附近的最大浓度大约为1.0×1018atoms/cm3，实施例样品2（元素浓度分布752）的第一IGZO层的表面附近的最大浓度大约为3.2×1019atoms/cm3，实施例样品3（元素浓度分布753）的第一IGZO层的表面附近的最大浓度大约为1.8×1018atoms/cm3。另外，界面附近之外的区域701及区域702中的氯浓度为不用顾及的程度。
图18是示出第一及第二IGZO层中的硼浓度分析结果的图。可知：在实施例样品1至实施例样品3的每一个中，在第一IGZO层的表面附近硼浓度急剧上升。另外，实施例样品1（元素浓度分布761）的第一IGZO层的表面附近的最大浓度大约为3.7×1018atoms/cm3，实施例样品2（元素浓度分布762）的第一IGZO层的表面附近的最大浓度大约为8.1×1019atoms/cm3，实施例样品3（元素浓度分布763）的第一IGZO层的表面附近的最大浓度大约为1.6×1019atoms/cm3。另外，界面附近之外的区域701及区域702中的硼浓度为不用顾及的程度。
图19是示出第一及第二IGZO层中的铝浓度分析结果的图。可知：在实施例样品1至实施例样品3的每一个中，在第一IGZO层的表面附近铝浓度急剧上升。另外，实施例样品1（元素浓度分布771）的第一IGZO层的表面附近的最大浓度大约为1.3×1018atoms/cm3，实施例样品2（元素浓度分布772）的第一IGZO层的表面附近的最大浓度大约为9.1×1019atoms/cm3，实施例样品3（元素浓度分布773）的第一IGZO层的表面附近的最大浓度大约为8.8×1017atoms/cm3。另外，界面附近之外的区域701及区域702中的铝浓度为不用顾及的程度。
图20是示出第一及第二IGZO层中的碳浓度分析结果的图。可知：在实施例样品1至实施例样品3的每一个中，在第一IGZO层的表面附近碳浓度急剧上升。另外，实施例样品1（元素浓度分布781）的第一IGZO层的表面附近的最大浓度大约为4.4×1019atoms/cm3，实施例样品2（元素浓度分布782）的第一IGZO层的表面附近的最大浓度大约为2.2×1020atoms/cm3，实施例样品3（元素浓度分布783）的第一IGZO层的表面附近的最大浓度大约为2.3×1020atoms/cm3。另外，界面附近之外的区域701及区域702中的碳浓度为不用顾及的程度。
根据以上SIMS分析结果，可知：通过干蚀刻处理第一IGZO层表面的氯、硼、铝、碳增加，并且通过后面的使用利用纯水稀释为1/100的ITO-07N的洗涤处理氯、硼、铝得到降低或被去除。通过干蚀刻处理增加的碳在进行上述洗涤处理之后也几乎没有变化。因此，可以确认到：通过使用ITO-07N的洗涤处理，附着在氧化物半导体层表面的杂质元素被去除而不增加碳。
实施例3
在本实施例中，制造实施方式1所示的晶体管，在形成岛状氧化物半导体层之后，对实施例晶体管501及实施例晶体管502的电特性进行评价。实施例晶体管501是在形成栅极绝缘层之前不进行使用稀氢氟酸的洗涤处理的晶体管，实施例晶体管502是在形成栅极绝缘层之前进行使用稀氢氟酸的洗涤处理的晶体管。
作为实施例晶体管501及实施例晶体管502，利用实施方式1所示的制造方法制造与晶体管440a相同的结构的晶体管。以下示出实施例晶体管501及实施例晶体管502的制造方法。
首先，作为衬底400使用单晶硅衬底，通过溅射法作为氧化物绝缘层436在衬底400上形成厚度为300nm的氧化硅层。
接着，在通过化学机械抛光法对氧化物绝缘层436表面进行抛光处理之后，通过离子注入法将剂量为1×1016ions/cm2的氧引入到氧化物绝缘层436中。
接着，通过使用In:Ga:Zn=3:1:2[原子数比]的氧化物靶材的溅射法，作为氧化物半导体层在氧化物绝缘层436上形成厚度为20nm的IGZO层。
接着，通过光刻工序对氧化物半导体层选择性地进行蚀刻，形成岛状氧化物半导体层403。通过实施方式1所公开的干蚀刻法对氧化物半导体层进行蚀刻。
接着，作为使用稀氢氟酸的洗涤处理，使用稀释为0.0025％的氢氟酸只对成为实施例晶体管502的样品进行30秒钟的湿蚀刻处理。
接着，通过CVD法作为栅极绝缘层442形成厚度为20nm的氧氮化硅层，通过溅射法作为栅电极层401在栅极绝缘层442上形成厚度为30nm的氮化钽和厚度为135nm的钨的叠层，作为绝缘层413在栅电极层401上形成厚度为200nm的氧氮化硅层。
接着，以栅电极层401及绝缘层413为掩模，通过离子注入法将剂量为1×1015ions/cm2的磷元素引入到氧化物半导体层403中，形成低电阻区404a及低电阻区404b。
接着，使用氧氮化硅形成侧壁绝缘层412a及侧壁绝缘层412b，以侧壁绝缘层412a及侧壁绝缘层412b为掩模对栅极绝缘层442进行蚀刻，形成栅极绝缘层402。
接着，作为导电层445形成厚度为30nm的钨层，作为绝缘层446在该钨层上层叠厚度为70nm的氧化铝层和厚度为460nm的氧氮化硅层。
接着，通过化学机械抛光法对绝缘层446和导电层445进行抛光处理，形成源电极层405a、漏电极层405b、层间绝缘层415。然后，通过CVD法作为绝缘层407在源电极层405a、漏电极层405b、层间绝缘层415上形成厚度为400nm的氧氮化硅层。
接着，在包含氧的气氛下，以400℃进行1小时的热处理。
接着，在层间绝缘层415及绝缘层407中形成到达源电极层405a及漏电极层405b的开口，使用厚度为300nm的钨层形成布线层435a及布线层435b。
通过以上工序，制造7个实施例晶体管501和7个实施例晶体管502，并且对每一个的电特性进行评价。
图21A和图21B示出实施例晶体管501和实施例晶体管502的电特性的测量结果。图21A和图21B是表示改变晶体管的栅极电压（Vg）时的漏电流（Id）的变化的图表，也被称为Vg-Id特性。
图21A重叠地表示7个实施例晶体管501的Vg-Id特性。另外，图21B重叠地表示7个实施例晶体管502的Vg-Id特性。在图21A及图21B中，横轴表示栅极电压（Vg），而纵轴以对数刻度表示对于栅极电压的漏电流（Id）的值。
通过将实施例晶体管501及实施例晶体管502的源电位设定为0V，将漏电位设定为1V，将栅极电压从-4V转变成4V，来测量图21A及图21B所示的Vg-Id特性。
表1示出根据图21A及图21B算出的7个实施例晶体管501和7个实施例晶体管502的阈值电压。在表1中，将7个晶体管的每个阈值电压表示为样品号码1至7。
[表1]
阈值电压(V)
  样品号码   501   502
  1   -0.18   -0.22
2 -0.07 -0.23
  3   -0.11   -0.05
  4   -0.19   -0.10
  5   -0.38   -0.15
  6   -0.09   -0.05
  7   -0.34   -0.16
  平均值   -0.19   -0.14
  标准偏差   0.11   0.07
另外，图22是表1所示的阈值电压的图表，示出7个实施例晶体管501和7个实施例晶体管502的阈值电压的偏差。在图22中，白色圆点表示实施例晶体管501的阈值电压的分布，黑色三角形表示实施例晶体管502的阈值电压的分布。
根据图21A、图21B、表1及图22可知：与实施例晶体管501相比，实施例晶体管502的阈值电压的偏差小。通过在形成栅极绝缘层之前进行洗涤处理，可以使晶体管的电特性良好。
符号说明
1实施例样品
2实施例样品
3实施例样品
4实施例样品
100衬底
106元件分离绝缘层
108栅极绝缘层
110栅电极
116沟道形成区
120杂质区
124金属间化合物区
128绝缘层
130绝缘层
135层间绝缘层
137绝缘层
144氧化物半导体层
146栅极绝缘层
148栅电极
150绝缘层
152绝缘层
153导电层
156布线
160晶体管
162晶体管
164电容元件
172导电层
173绝缘层
174导电层
176绝缘层
180绝缘层
250存储单元
251存储单元阵列
253外围电路
254电容元件
256绝缘层
258绝缘层
260布线
262导电层
400衬底
401栅电极层
402栅极绝缘层
403氧化物半导体层
407绝缘层
409沟道形成区
410绝缘层
413绝缘层
415层间绝缘层
421掺杂剂
436氧化物绝缘层
442栅极绝缘层
444导电层
445导电层
446绝缘层
501实施例晶体管
502实施例晶体管
601衬底
602光电二极管
608粘合层
613衬底
631绝缘层
632层间绝缘层
633绝缘层
634层间绝缘层
640晶体管
642电极层
643导电层
645导电层
650遮光层
656晶体管
658光电二极管复位信号线
659栅极信号线
671光电传感器输出信号线
672光电传感器参考信号线
701区域
702区域
711元素浓度分布
712元素浓度分布
713元素浓度分布
714元素浓度分布
721元素浓度分布
722元素浓度分布
723元素浓度分布
724元素浓度分布
731元素浓度分布
732元素浓度分布
733元素浓度分布
734元素浓度分布
741元素浓度分布
742元素浓度分布
743元素浓度分布
744元素浓度分布
751元素浓度分布
752元素浓度分布
753元素浓度分布
761元素浓度分布
762元素浓度分布
763元素浓度分布
771元素浓度分布
772元素浓度分布
773元素浓度分布
781元素浓度分布
782元素浓度分布
783元素浓度分布
801晶体管
803晶体管
804晶体管
805晶体管
806晶体管
807X译码器
808Y译码器
811晶体管
812存储电容器
813X译码器
814Y译码器
901RF电路
902模拟基带电路
903数字基带电路
904电池
905电源电路
906应用处理机
907CPU
908DSP
909IF
910快闪存储器
911显示器控制器
912存储电路
913显示器
914显示部
915源极驱动器
916栅极驱动器
917声频电路
918键盘
919触控感应器
950存储电路
951存储器控制器
952存储器
953存储器
954开关
955开关
956显示器控制器
957显示器
1001电池
1002电源电路
1003微处理器
1004快闪存储器
1005声频电路
1006键盘
1007存储电路
1008触摸屏
1009显示器
1010显示器控制器
1701框体
1702框体
1703显示部
1704键盘
1711本体
1712触屏笔
1713显示部
1714操作按钮
1715外部接口
1720电子书阅读器
1721框体
1723框体
1725显示部
1727显示部
1731电源开关
1733操作键
1735扬声器
1737轴部
1740框体
1741框体
1742显示面板
1743扬声器
1744麦克风
1745触摸屏
1746定位装置
1747照相用透镜
1748外部连接端子
1749太阳电池单元
1750外部存储器插槽
1761本体
1763取景器
1764操作开关
1765显示部
1766电池
1767显示部
1770电视装置
1771框体
1773显示部
1775支架
1780遥控操作机
136a侧壁绝缘层
136b侧壁绝缘层
142a 电极层
142b 电极层
175a侧壁绝缘层
175b侧壁绝缘层
251a存储单元阵列
251b存储单元阵列
404a低电阻区
404b低电阻区
405a源电极层
405b漏电极层
412a侧壁绝缘层
412b侧壁绝缘层
435a布线层
435b布线层
440a 晶体管
440b 晶体管
440c 晶体管
606a 半导体层
606b 半导体层
606c 半导体层
641a 电极层
641b 电极层

Claims (21)

1.一种半导体装置的制造方法，包括如下步骤：
在绝缘表面上形成氧化物半导体层；
对所述氧化物半导体层的一部分进行蚀刻来形成岛状氧化物半导体层；
对所述岛状氧化物半导体层的顶面及侧面进行洗涤；以及
在所述洗涤工序之后，在所述岛状氧化物半导体层上形成源电极层及漏电极层。
2.根据权利要求1所述的方法，还包括如下步骤：
形成具有所述绝缘表面的氧化物绝缘层；
在所述洗涤工序之后，在所述岛状氧化物半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极层；
在所述栅电极层上形成与该栅电极层重叠的绝缘层；
以所述栅电极层及所述绝缘层为掩模将掺杂剂引入到所述岛状氧化物半导体层的一部分中；
在所述栅极绝缘层上形成覆盖所述栅电极层的侧面及所述绝缘层的侧面的侧壁绝缘层；
在所述岛状氧化物半导体层、所述栅极绝缘层、所述栅电极层、所述绝缘层及所述侧壁绝缘层上形成导电层；
在所述导电层上形成层间绝缘层；以及
通过化学机械抛光法，直到使所述栅电极层上的所述绝缘层露出去除所述层间绝缘层的一部分及所述导电层的一部分，来形成所述源电极层及所述漏电极层。
3.根据权利要求1所述的方法，其中通过使用酸性的溶液进行所述洗涤工序。
4.根据权利要求2所述的方法，还包括将氧引入到所述氧化物绝缘层中的工序。
5.根据权利要求1所述的方法，还包括将氧引入到所述氧化物半导体层中的工序。
6.根据权利要求2所述的方法，还包括在所述绝缘层、所述源电极层、所述漏电极层、所述侧壁绝缘层及所述层间绝缘层上形成包含氧化铝的层的工序。
7.根据权利要求1所述的方法，其中所述蚀刻是干蚀刻。
8.一种半导体装置的制造方法，包括如下步骤：
在绝缘表面上形成氧化物半导体层；
对所述氧化物半导体层的一部分进行蚀刻来形成岛状氧化物半导体层；
通过使用包含稀氢氟酸的溶液对所述岛状氧化物半导体层的顶面及侧面进行洗涤；以及
在所述洗涤工序之后，在所述岛状氧化物半导体层上形成源电极层及漏电极层。
9.根据权利要求8所述的方法，还包括如下步骤：
形成具有所述绝缘表面的氧化物绝缘层；
在所述洗涤工序之后，在所述岛状氧化物半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极层；
在所述栅电极层上形成与该栅电极层重叠的绝缘层；
以所述栅电极层及所述绝缘层为掩模将掺杂剂引入到所述岛状氧化物半导体层的一部分中；
在所述栅极绝缘层上形成覆盖所述栅电极层的侧面及所述绝缘层的侧面的侧壁绝缘层；
在所述岛状氧化物半导体层、所述栅极绝缘层、所述栅电极层、所述绝缘层及所述侧壁绝缘层上形成导电层；
在所述导电层上形成层间绝缘层；以及
通过化学机械抛光法，直到使所述栅电极层上的所述绝缘层露出去除所述层间绝缘层的一部分及所述导电层的一部分，来形成所述源电极层及所述漏电极层。
10.根据权利要求9所述的方法，还包括将氧引入到所述氧化物绝缘层中的工序。
11.根据权利要求8所述的方法，还包括将氧引入到所述氧化物半导体层中的工序。
12.根据权利要求9所述的方法，还包括在所述绝缘层、所述源电极层、所述漏电极层、所述侧壁绝缘层及所述层间绝缘层上形成包含氧化铝的层的工序。
13.根据权利要求8所述的方法，其中所述蚀刻是干蚀刻。
14.根据权利要求13所述的方法，其中所述稀氢氟酸的浓度为0.5wt％至5×10-4wt％。
15.根据权利要求13所述的方法，其中所述氧化物半导体层包含铟、镓及锌，并且所述稀氢氟酸的浓度为5×10-2wt％至5×10-4wt％。
16.一种半导体装置的制造方法，包括如下步骤：
在绝缘表面上形成氧化物半导体层；
对所述氧化物半导体层的一部分进行蚀刻来形成岛状氧化物半导体层；
通过使用包含草酸的溶液对所述岛状氧化物半导体层的顶面及侧面进行洗涤；以及
在所述洗涤工序之后，在所述岛状氧化物半导体层上形成源电极层及漏电极层。
17.根据权利要求16所述的方法，还包括如下步骤：
形成具有所述绝缘表面的氧化物绝缘层；
在所述洗涤工序之后，在所述岛状氧化物半导体层上形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极层；
在所述栅电极层上形成与该栅电极层重叠的绝缘层；
以所述栅电极层及所述绝缘层为掩模将掺杂剂引入到所述岛状氧化物半导体层的一部分中；
在所述栅极绝缘层上形成覆盖所述栅电极层的侧面及所述绝缘层的侧面的侧壁绝缘层；
在所述岛状氧化物半导体层、所述栅极绝缘层、所述栅电极层、所述绝缘层及所述侧壁绝缘层上形成导电层；
在所述导电层上形成层间绝缘层；以及
通过化学机械抛光法，直到使所述栅电极层上的所述绝缘层露出去除所述层间绝缘层的一部分及所述导电层的一部分，来形成所述源电极层及所述漏电极层。
18.根据权利要求17所述的方法，还包括将氧引入到所述氧化物绝缘层中的工序。
19.根据权利要求16所述的方法，还包括将氧引入到所述氧化物半导体层中的工序。
20.根据权利要求17所述的方法，还包括在所述绝缘层、所述源电极层、所述漏电极层、所述侧壁绝缘层及所述层间绝缘层上形成包含氧化铝的层的工序。
21.根据权利要求16所述的方法，其中所述蚀刻是干蚀刻。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157610A (zh) * 2014-08-20 2014-11-19 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
JP2016167591A (ja) * 2015-03-03 2016-09-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、ならびに電子機器
CN106601621A (zh) * 2017-01-12 2017-04-26 上海大学 薄膜晶体管的制备方法及具有导电孤岛的薄膜晶体管
CN108206137A (zh) * 2016-12-16 2018-06-26 中华映管股份有限公司 薄膜晶体管及其制造方法
WO2019109310A1 (zh) * 2017-12-07 2019-06-13 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN111952302A (zh) * 2019-05-17 2020-11-17 华邦电子股份有限公司 半导体结构及其制造方法
CN112514080A (zh) * 2018-08-08 2021-03-16 株式会社日本显示器 薄膜晶体管、显示装置和薄膜晶体管的制造方法
CN112805838A (zh) * 2018-10-10 2021-05-14 株式会社半导体能源研究所 半导体装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8956912B2 (en) 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR102061306B1 (ko) * 2013-06-14 2019-12-31 한국전자통신연구원 트랜지스터 및 그 제조방법
WO2015115330A1 (ja) * 2014-01-31 2015-08-06 独立行政法人物質・材料研究機構 薄膜トランジスタ、酸化物半導体、およびその製造方法
JP6261125B2 (ja) * 2014-01-31 2018-01-17 国立研究開発法人物質・材料研究機構 酸化物薄膜トランジスタおよびその製造方法
KR102400212B1 (ko) 2014-03-28 2022-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 반도체 장치
TWI790911B (zh) * 2014-07-03 2023-01-21 晶元光電股份有限公司 光電元件
US9722091B2 (en) 2014-09-12 2017-08-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2016067527A1 (ja) * 2014-10-29 2016-05-06 株式会社Ｊｏｌｅｄ 薄膜トランジスタの製造方法
JP6358596B2 (ja) * 2014-11-27 2018-07-18 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板の製造方法
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
US9691592B2 (en) * 2015-04-11 2017-06-27 Ximan Jiang Plasma source enhanced with booster chamber and low cost plasma strength sensor
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
US10192995B2 (en) 2015-04-28 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN107636840B (zh) * 2015-06-04 2021-02-19 夏普株式会社 有源矩阵基板
US9947895B2 (en) 2015-06-17 2018-04-17 Universal Display Corporation Flexible AMOLED display
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
TWI605587B (zh) * 2015-11-02 2017-11-11 聯華電子股份有限公司 半導體元件及其製造方法
US10468434B2 (en) * 2016-04-08 2019-11-05 Innolux Corporation Hybrid thin film transistor structure, display device, and method of making the same
JP6795543B2 (ja) * 2018-04-27 2020-12-02 株式会社Ｊｏｌｅｄ 半導体装置の製造方法
JP2020053638A (ja) * 2018-09-28 2020-04-02 株式会社ジャパンディスプレイ 薄膜トランジスタ、表示装置及び薄膜トランジスタの製造方法
US11138360B2 (en) 2018-10-31 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with filler cell region, method of generating layout diagram and system for same
TWI685087B (zh) * 2019-05-02 2020-02-11 華邦電子股份有限公司 半導體結構及其製造方法
US11101179B2 (en) 2019-07-11 2021-08-24 Winbond Electronics Corp. Semiconductor structure with protection portions and method for forming the same
KR20220101830A (ko) * 2021-01-12 2022-07-19 에스케이스페셜티 주식회사 금속산화물 반도체 물질의 증착 챔버의 세정 방법
CN114507714B (zh) * 2022-04-20 2022-07-05 华中科技大学 一种基于miRNA检测的二维材料半导体传感器制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352899B1 (en) * 2000-02-03 2002-03-05 Sharp Laboratories Of America, Inc. Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method
US20030211667A1 (en) * 2000-05-25 2003-11-13 Makoto Takatoku Method of fabricating thin film transistor
CN101252134A (zh) * 2007-02-22 2008-08-27 株式会社半导体能源研究所 半导体装置
CN101582453A (zh) * 2008-05-15 2009-11-18 三星电子株式会社 晶体管、半导体器件和制造晶体管、半导体器件的方法
US20110147738A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (144)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4478679A (en) * 1983-11-30 1984-10-23 Storage Technology Partners Self-aligning process for placing a barrier metal over the source and drain regions of MOS semiconductors
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
US5650655A (en) * 1994-04-28 1997-07-22 Micron Technology, Inc. Integrated circuitry having electrical interconnects
TW297142B (zh) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US6281562B1 (en) * 1995-07-27 2001-08-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device which reduces the minimum distance requirements between active areas
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH10209075A (ja) * 1997-01-24 1998-08-07 Seiko Epson Corp 半導体装置及びその製造方法
JPH10261793A (ja) 1997-03-18 1998-09-29 Oki Electric Ind Co Ltd Ｍｏｓ型トランジスタの配線の製造方法
US5827768A (en) * 1997-07-07 1998-10-27 National Science Council Method for manufacturing an MOS transistor having a self-aligned and planarized raised source/drain structure
KR100245271B1 (ko) * 1997-10-01 2000-02-15 윤종용 반도체 장치 및 그의 제조 방법
US6001697A (en) * 1998-03-24 1999-12-14 Mosel Vitelic Inc. Process for manufacturing semiconductor devices having raised doped regions
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP3705724B2 (ja) * 1999-11-19 2005-10-12 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6794229B2 (en) 2000-04-28 2004-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US20060234508A1 (en) * 2002-05-17 2006-10-19 Mitsuhiko Shirakashi Substrate processing apparatus and substrate processing method
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4342826B2 (ja) * 2003-04-23 2009-10-14 株式会社半導体エネルギー研究所 半導体素子の作製方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP2005116977A (ja) * 2003-10-10 2005-04-28 Sharp Corp 薄膜トランジスタおよびその製造方法
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4407384B2 (ja) * 2004-05-28 2010-02-03 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7378286B2 (en) * 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585063C (en) 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7575959B2 (en) * 2004-11-26 2009-08-18 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344804A (ja) * 2005-06-09 2006-12-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7541216B2 (en) * 2005-06-09 2009-06-02 Nantero, Inc. Method of aligning deposited nanotubes onto an etched feature using a spacer
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
WO2007045269A1 (en) * 2005-10-21 2007-04-26 Freescale Semiconductor, Inc. Method for cleaning a semiconductor structure and chemistry thereof
CN101577281B (zh) * 2005-11-15 2012-01-11 株式会社半导体能源研究所 有源矩阵显示器及包含该显示器的电视机
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7563661B2 (en) 2006-02-02 2009-07-21 Semiconductor Energy Laboratory Co., Ltd. Crystallization method for semiconductor film, manufacturing method for semiconductor device, and laser irradiation apparatus
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US7851277B2 (en) 2006-12-05 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
WO2009072406A1 (ja) * 2007-12-07 2009-06-11 Sumco Corporation シリコンウェーハ洗浄方法およびその装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
EP2249197A4 (en) * 2008-02-15 2011-10-26 Sharp Kk BACKLIGHT UNIT AND LIQUID CRYSTAL DISPLAY DEVICE
JP2009252887A (ja) 2008-04-03 2009-10-29 Canon Inc 薄膜トランジスタ及びその製造方法
JP5083112B2 (ja) * 2008-08-07 2012-11-28 ローム株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010047288A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
JP5442234B2 (ja) * 2008-10-24 2014-03-12 株式会社半導体エネルギー研究所 半導体装置及び表示装置
KR20100075026A (ko) * 2008-12-24 2010-07-02 삼성전자주식회사 박막 트랜지스터 기판 및 이의 제조 방법
EP2256814B1 (en) * 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR102618171B1 (ko) * 2009-09-16 2023-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
WO2011068028A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
KR101768433B1 (ko) 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR101436120B1 (ko) * 2009-12-28 2014-09-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011093150A1 (en) 2010-01-29 2011-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN105810752B (zh) 2010-04-02 2019-11-19 株式会社半导体能源研究所 半导体装置
WO2012018473A2 (en) * 2010-08-04 2012-02-09 Applied Materials, Inc. Method of removing contaminants and native oxides from a substrate surface
TWI657580B (zh) * 2011-01-26 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9431545B2 (en) * 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013061895A1 (en) 2011-10-28 2013-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9082861B2 (en) 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
US9076871B2 (en) * 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6352899B1 (en) * 2000-02-03 2002-03-05 Sharp Laboratories Of America, Inc. Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method
US20030211667A1 (en) * 2000-05-25 2003-11-13 Makoto Takatoku Method of fabricating thin film transistor
CN101252134A (zh) * 2007-02-22 2008-08-27 株式会社半导体能源研究所 半导体装置
CN101582453A (zh) * 2008-05-15 2009-11-18 三星电子株式会社 晶体管、半导体器件和制造晶体管、半导体器件的方法
US20110147738A1 (en) * 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104157610A (zh) * 2014-08-20 2014-11-19 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
WO2016026178A1 (zh) * 2014-08-20 2016-02-25 深圳市华星光电技术有限公司 氧化物半导体tft基板的制作方法及其结构
JP2016167591A (ja) * 2015-03-03 2016-09-15 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、ならびに電子機器
CN108206137A (zh) * 2016-12-16 2018-06-26 中华映管股份有限公司 薄膜晶体管及其制造方法
CN106601621A (zh) * 2017-01-12 2017-04-26 上海大学 薄膜晶体管的制备方法及具有导电孤岛的薄膜晶体管
CN106601621B (zh) * 2017-01-12 2019-04-12 上海大学 薄膜晶体管的制备方法及具有导电孤岛的薄膜晶体管
WO2019109310A1 (zh) * 2017-12-07 2019-06-13 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN111201590A (zh) * 2017-12-07 2020-05-26 深圳市柔宇科技有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN112514080A (zh) * 2018-08-08 2021-03-16 株式会社日本显示器 薄膜晶体管、显示装置和薄膜晶体管的制造方法
CN112805838A (zh) * 2018-10-10 2021-05-14 株式会社半导体能源研究所 半导体装置
US11894466B2 (en) 2018-10-10 2024-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN111952302A (zh) * 2019-05-17 2020-11-17 华邦电子股份有限公司 半导体结构及其制造方法
CN111952302B (zh) * 2019-05-17 2024-03-22 华邦电子股份有限公司 半导体结构及其制造方法

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