CN108206137A - 薄膜晶体管及其制造方法 - Google Patents

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Abstract

本发明涉及一种薄膜晶体管及其制造方法。薄膜晶体管的制造方法包括下列步骤：在基板上形成栅极；形成绝缘层，以覆盖栅极；在绝缘层上形成具有相对的第一区与第二区的半导体图案；形成多个岛状图案，至少部分的多个岛状图案配置于半导体图案上，多个岛状图案彼此分离且彼此之间存在间隙；形成源极与漏极，覆盖部分的多个岛状图案且填入间隙，以分别与半导体图案的第一区及第二区电性连接。本发明的薄膜晶体管的制造方法能制造出尺寸小且电性佳的薄膜晶体管，且本发明的薄膜晶体管尺寸小且电性佳。

Description

薄膜晶体管及其制造方法
技术领域
本发明涉及一种半导体组件及其制造方法，尤其涉及一种薄膜晶体管及其制造方法。
背景技术
具有蚀刻阻挡层的薄膜晶体管包括第一种薄膜晶体管与第二种薄膜晶体管。第一种薄膜晶体管的制造方法包括下列步骤：在基板上形成栅极；形成绝缘层，以覆盖栅极；在绝缘层上形成半导体图案；形成蚀刻阻挡层，以覆盖半导体图案及绝缘层；于蚀刻阻挡层形成多个接触孔，以分别暴露半导体图案的两端；形成源极与漏极，填入多个接触孔，以分别与半导体图案的两端电性连接。为了使源极与漏极能与半导体图案的两端电性连接，势必要在蚀刻阻挡层中形成暴露源极与漏极多个接触孔。受限于接触孔的制程精度的限制，多个接触孔之间必须相隔一段距离，以免多个接触孔因制程误差而相连通。然而，此段距离使得薄膜晶体管的通道长度无法进一步缩短，而不利于薄膜晶体管的尺寸缩小。第二种薄膜晶体管的制造方法包括下列步骤：在基板上形成栅极；形成绝缘层，以覆盖栅极；在绝缘层上形成半导体图案；形成蚀刻阻挡层，以暴露半导体图案的两端；形成源极与漏极，分别覆盖半导体图案的两端且分别与半导体图案的两端电性连接。然而，在形成暴露半导体图案两端的蚀刻阻挡层的过程中，半导体图案的两端易被损伤，而影响薄膜晶体管的电性。
发明内容
本发明提供一种薄膜晶体管的制造方法，能制造出尺寸小且电性佳的薄膜晶体管。
本发明提供一种薄膜晶体管，尺寸小且电性佳。
本发明的薄膜晶体管的制造方法，包括下列步骤：在基板上形成栅极；形成绝缘层，以覆盖栅极；在绝缘层上形成具有相对的第一区与第二区的半导体图案；形成多个岛状图案，至少部分的多个岛状图案配置于半导体图案上，多个岛状图案彼此分离且彼此之间存在间隙；形成源极与漏极，覆盖部分的多个岛状图案且填入间隙，以分别与半导体图案的第一区及第二区电性连接。
本发明的薄膜晶体管配置在基板上。薄膜晶体管包括栅极、绝缘层、半导体图案、多个第一岛状图案、多个第二岛状图案、源极与漏极。栅极配置在基板上。绝缘层覆盖栅极。半导体图案配置于绝缘层上。半导体图案具有相对的第一区与第二区。多个第一岛状图案与多个第二岛状图案分别配置于半导体图案的第一区及第二区上。多个第一岛状图案彼此分离且彼此之间存在第一间隙。多个第二岛状图案彼此分离且彼此之间存在第二间隙。源极覆盖多个第一岛状图案且填入第一间隙，以和半导体图案的第一区电性连接。漏极覆盖多个第二岛状图案且填入第二间隙，以和半导体图案的第二区电性连接。
在本发明的一实施例中，上述形成多个岛状图案的方法包括半沉积法。
在本发明的一实施例中，上述形成每一个岛状图案的高度的速率大于0埃/秒且小于或等于10埃/秒。
在本发明的一实施例中，上述形成多个岛状图案的方法包括等离子体辅助化学气相沉积法，等离子体辅助化学气相沉积法所使用的气体包括硅烷以及氮氧化物，等离子体辅助化学气相沉积法的制程参数包括硅烷的流量介于80sccm至1600sccm、氮氧化物的流量介于5000sccm至65000sccm、射频功率介于80瓦特至2300瓦特、压力介于0.4毫巴至0.6毫巴或介于750毫托至1450毫托以及温度介于摄氏220度至350度。
在本发明的一实施例中，上述的多个岛状图案随机地分布在半导体图案的第一区及第二区上。
在本发明的一实施例中，上述的多个岛状图案的尺寸不一致。
在本发明的一实施例中，上述的形成多个岛状图案的方法包括化学气相沉积法，而所述化学气相沉积法包括：于半导体图案与气体源之间配置遮蔽板，遮蔽板具有多个孔洞，气体源输出的气体通过遮蔽板的多个孔洞而于半导体图案上形成与多个孔洞对应的多个岛状图案。
在本发明的一实施例中，上述的半导体图案还具有连接于第一区与第二区之间的第三区，多个岛状图案还形成在半导体图案的第三区以及被半导体图案暴露的部分绝缘层上。
在本发明的一实施例中，上述的形成源极与漏极的方法包括：形成导电层，以覆盖多个岛状图案、半导体图案的第一区、第二区及第三区与被半导体图案暴露的部分的绝缘层；以及利用湿式蚀刻工序图案化导电层，以形成分别覆盖半导体图案的第一区及第二区且暴露第三区的源极与漏极，其中在形成源极与漏极的同时，位于半导体图案的第三区及部分绝缘层上的另一部分的多个岛状图案被保留。
在本发明的一实施例中，上述形成源极与漏极的方法包括：形成导电层，以覆盖多个岛状图案、半导体图案的第一区、第二区及第三区与被半导体图案暴露的部分的绝缘层；以及利用干式蚀刻工序图案化导电层，以形成分别覆盖半导体图案的第一区及第二区且暴露第三区的源极与漏极，其中在形成源极与漏极的同时，位于半导体图案的第三区及被半导体图案、源极与漏极暴露的部分绝缘层上的另一部分的多个岛状图案被移除。
在本发明的一实施例中，上述的另一部分的多个岛状图案配置于半导体图案的两旁且位于绝缘层上，而源极与漏极还覆盖另一部分的多个岛状图案。
在本发明的一实施例中，上述的半导体图案的材料包括金属氧化物半导体。
在本发明的一实施例中，上述的半导体图案还具有连接于第一区与第二区之间的第三区，源极及漏极分别覆盖第一区及第二区，源极及漏极暴露第三区。薄膜晶体管还包括多个第三岛状图案。多个第三岛状图案配置于半导体图案的第三区上。多个第三岛状图案彼此分离且彼此之间存在第三间隙，而第三间隙暴露部分的第三区。
在本发明的一实施例中，上述的薄膜晶体管还包括多个第四岛状图案及多个第五岛状图案。多个第四岛状图案及多个第五岛状图案分别配置于半导体图案的两旁且位于绝缘层上。源极与漏极还分别覆盖多个第四岛状图案及多个第五岛状图案。
在本发明的一实施例中，上述的薄膜晶体管还包括多个第六岛状图案。多个第六岛状图案配置于被半导体图案、源极及漏极暴露的部分的绝缘层上。
在本发明的一实施例中，上述的半导体图案还具有连接于第一区与第二区之间的第三区，源极及漏极暴露半导体图案的第三区，多个第一岛状图案及多个第二岛状图案暴露半导体图案的第三区以及被半导体图案、源极及漏极暴露的部分的绝缘层。
在本发明的一实施例中，上述的薄膜晶体管还包括多个第四岛状图案及多个第五岛状图案。多个第四岛状图案及多个第五岛状图案分别配置于半导体图案的两旁且位于绝缘层上。源极与漏极还分别覆盖多个第四岛状图案及多个第五岛状图案。
基于上述，在本发明一实施例的薄膜晶体管及其制造方法中，至少部分的岛状图案配置于半导体图案上，且岛状图案彼此分离且彼此之间存在间隙。源极与漏极填入岛状图案之间的间隙而分别半导体图案的第一区及第二区电性连接。相较背景技术所述的第一种薄膜晶体管的制程，在本发明一实施例的薄膜晶体管的制程中，不需先形成蚀刻停止层，然后又在蚀刻停止层中形成暴露源极与漏极的多个接触孔，因此，薄膜晶体管的通道(即第三区)的长度不受接触孔的制程精度的限制，而能制作出尺寸小的薄膜晶体管。此外，在薄膜晶体管的制程中，配置在半导体图案的第三区上的多个岛状图案会在形成源极与漏极的过程中扮演保护薄膜晶体管的通道的角色，而使薄膜晶体管除了具有尺寸小的优点外还兼具良好的电性。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1G为本发明一实施例的薄膜晶体管的制造流程的剖面示意图。
图2A至图2E示出薄膜沉积的过程。
图3A至图3G为本发明另一实施例的薄膜晶体管的制造流程的剖面示意图。
图4A至图4G为本发明又一实施例的薄膜晶体管的制造流程的剖面示意图。
附图标记说明：
10：基板；
20：光阻图案；
30：气体源；
32：气体；
40：遮蔽板；
42：孔洞；
100、100A、100B：薄膜晶体管；
110：栅极；
120：绝缘层；
130：半导体图案；
132：第一区；
134：第二区；
136；第三区；
141～146：岛状图案；
141a～146a：间隙
150：导电层；
152：源极；
154：漏极；
H：高度。
具体实施方式
图1A至图1G为本发明一实施例的薄膜晶体管的制造流程的剖面示意图。请参照图1A，首先，提供基板10。在本实施例中，基板10的材质可为玻璃、石英、有机聚合物、不透光/反射材料(例如：导电材料、晶圆、陶瓷等)或是其它可适用的材料。接着，在基板10上形成栅极110。详言之，可先形成导电层(未示出)，以覆盖基板10。接着，于所述导电层上形成光阻图案(未示出)。然后，以所述光阻图案为掩模，图案化所述导电层上，以形成栅极110。基于导电性的考虑，栅极110一般是使用金属材料。但本发明不限于此，根据其它实施例，栅极110也可以使用其它导电材料。例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
请参照图1B，接着，形成绝缘层120，以覆盖栅极110。在本实施例中，绝缘层120可全面性地覆盖栅极110与基板10，但本发明不以此为限。绝缘层120的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。
请参照图1C，接着，在绝缘层120上形成半导体图案130。半导体图案130与栅极G重叠。半导体图案130具有相对的第一区132与第二区134。半导体图案130还具有连接于第一区132与第二区132之间的第三区136。在本实施例中，第一区132与第二区134可位于半导体图案130的两端，而第三区136位于第一区132与第二区134之间，但本发明不以此为限。在本实施例中，半导体图案130的材料可为金属氧化物半导体，例如：氧化铟镓锌(Indium-Gallium-Zinc Oxide,IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide,IZO)、氧化镓锌(Gallium-Zinc Oxide,GZO)、氧化锌锡(Zinc-Tin Oxide,ZTO)或氧化铟锡(Indium-Tin Oxide,ITO)。然而，本发明不限于此，在其它实施例中，半导体图案130的材料也可为非晶硅、多晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料或其它适当的材料。
请参照图1D，接着，形成多个岛状图案141、142、143、144、145、146。至少部分的岛状图案141、142、143配置于半导体图案130上。岛状图案141、142、143、144、145、146彼此分离且彼此之间存在间隙141a、142a、143a、144a、145a、146a。岛状图案141、142、143、144、145、146的材质为绝缘材料，例如氧化硅(SiOx)，其中x>0。但本发明不限于此，在其它实施例中，岛状图案141、142、143、144、145、146的材质也可为其它适当材料。
在本实施例中，可用半沉积(half-deposition)法形成岛状图案141、142、143、144、145、146。以下利用图2A至图2E定义本说明书中所述的半沉积法。图2A至图2E示出薄膜沉积的过程。请参照图2A至图2E，薄膜沉积的过程包括图2A所示的长晶的阶段、图2B所示的晶粒成长的阶段、图2C所示的晶粒聚集的阶段、图2D所示的缝隙修补的阶段及图2E所示的沉积膜的生长的阶段。在本说明书中，半沉积法是指，将薄膜沉积的过程中止在图2C所示的晶粒聚集的阶段，以形成彼此分离的多个岛状图案141、142、143、144、145、146，而不继续进行图2D所示的缝隙修补的阶段及图2E所示的沉积膜的生长的阶段。
在本实施例中，可利用制程参数的调整，使薄膜沉积的过程中止在图2C所示的晶粒聚集的阶段，以形成彼此分离的多个岛状图案141、142、143、144、145、146。概括而言，可将成膜的速率调低，例如：形成每一个岛状图案141、142、143、144、145、146的高度H(标示于图2C)的速率大于0埃/秒且小于或等于10埃/秒，以形成彼此分离的多个岛状图案141、142、143、144、145、146。更进一步地说，若选择采用等离子体辅助化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)，则可降低气体的流量、调整射频功率、调整压力和/或调整温度，以形成彼此分离的多个岛状图案141、142、143、144、145、146。具体而言，所述等离子体辅助化学气相沉积法所使用的气体可包括硅烷(SiH4)及氮氧化物(N2O)，所述等离子体辅助化学气相沉积法的制程参数包括硅烷的流量介于80sccm至1600sccm、氮氧化物的流量介于5000sccm至65000sccm、射频功率介于80瓦特(W)至2300瓦特、压力介于0.4毫巴(mbar)至0.6毫巴或介于750毫托(mmtorr)至1450毫托以及温度介于摄氏220度至350度。
除了可调整上述的气体流量、射频功率、压力和/或温度等制程参数外，也可利用薄膜沉积时间的调整，以形成彼此分离的多个岛状图案141、142、143、144、145、146。详言之，可在进行薄膜沉积一段时间(例如：2至5秒)后，终止薄膜沉积；之后，再进行薄膜沉积一段时间(例如：2至5秒)，然后，再终止薄膜沉积。适当地重复进行上述薄膜沉积及终止薄膜沉积的动作，也可以形成彼此分离的多个岛状图案141、142、143、144、145、146。需说明的是，上述的制程参数(例如：时间、气体流量、射频功率、压力和/或温度等)是用以举例说明本发明而非用以限制本发明，形成岛状图案141、142、143、144、145、146的制程参数可视实际的情况做其它适当的设定。
请参照图1E，接着，形成导电层150，以覆盖岛状图案141、142、143、144、145、146、半导体图案130的第一区132、第二区134及第三区136与被半导体图案130暴露的部分绝缘层120。导电层150的可选用的材料与栅极110的可选用的材料类似，于此便不再重述。请参照图1E，接着，在导电层150上形成光阻图案20。请参照图1E及图1F，接着，在本实施例中，可以光阻图案20为掩模并利用湿式蚀刻工序图案化导电层150，以形成源极152与漏极154。源极152与漏极154覆盖岛状图案141、142且填入间隙141a、142a，以分别与半导体图案130的第一区132及第二区134电性连接。在形成源极152及漏极154的同时，所述湿式蚀刻工序所使用的蚀刻液并不易损伤未与光阻图案20重叠的岛状图案143、146，而位于半导体图案130的第三区136及部分绝缘层120上的岛状图案143、146可被保留。请参照图1F及图1G，接着，可移除光阻图案20。于此，便完成了本实施例的薄膜晶体管100。
值得注意的是，在薄膜晶体管100的制程中，至少部分的岛状图案141、142、143配置于半导体图案130上，且岛状图案141、142、143彼此分离且彼此之间存在间隙141a、142a、143a。源极152与漏极154可填入岛状图案141、142之间的间隙141a、142a而分别半导体图案130的第一区132及第二区134电性连接。相较背景技术所述的第一种薄膜晶体管的制程，在薄膜晶体管100的制程中，不需形成蚀刻停止层，然后又在蚀刻停止层中形成暴露源极与漏极的多个接触孔，因此，薄膜晶体管100的通道(即第三区136)的长度不受接触孔的制程精度的限制，而能制作出尺寸小的薄膜晶体管100。此外，在薄膜晶体管100的制程中，形成在半导体图案130上的岛状图案143会在源极152与漏极154的形成过程中扮演保护薄膜晶体管100的通道(即第三区136)的角色，而使薄膜晶体管100除了具有尺寸小的优点外还兼具良好的电性。
请参照图1G，薄膜晶体管100包括栅极110、绝缘层120、半导体图案130、岛状图案141、142、源极152与漏极154。栅极110配置在基板10上。绝缘层120覆盖栅极110。半导体图案130配置于绝缘层120上。半导体图案130具有相对的第一区132与第二区134。多个岛状图案141、142分别配置于半导体图案130的第一区132及第二区134上。多个岛状图案141彼此分离且彼此之间存在间隙141a。多个岛状图案142彼此分离且彼此之间存在间隙142a。源极152覆盖多个岛状图案141且填入间隙141a，以和半导体图案130的第一区132电性连接。漏极154覆盖多个岛状图案142且填入间隙142a，以和半导体图案130的的第二区134电性连接。
半导体图案130还具有连接于第一区132与第二区134之间的第三区136。源极152及漏极154分别覆盖第一区132及第二区134。源极152及漏极154暴露第三区136。在本实施例中，薄膜晶体管100还包括多个岛状图案143。岛状图案143配置于半导体图案130的第三区136上。岛状图案143彼此分离且彼此之间存在间隙143a。间隙143a暴露部分的第三区136。薄膜晶体管100还包括多个岛状图案144及多个岛状图案145。岛状图案144及岛状图案145分别配置于半导体图案130的两旁且位于绝缘层120上。源极152与极还154分别覆盖多个岛状图案144及多个岛状图案145。更进一步地说，多个岛状图案144之间存在间隙144a，源极152可填入间隙144a而与绝缘层120接触。多个岛状图案145之间存在间隙145a，极极154可填入间隙154a而与绝缘层120接触。薄膜晶体管还包括多个岛状图案146。岛状图案146配置于被半导体图案130、源极152及漏极154暴露的部分绝缘层120上。多个岛状图案146之间存在间隙146a，而间隙146a暴露的部分的绝缘层120。
特别是，在本实施例中，由于岛状图案141、142、143、144、145、146是用半沉积(half-deposition)法形成的，因此，岛状图案141、142会随机地分布在半导体图案130的第一区132及第二区134，岛状图案143会随机地分布在半导体图案130的第三区，岛状图案144、145、146会随机分布在绝缘层120上。更进一步地说，由于岛状图案141、142、143、144、145、146是用半沉积法形成的，岛状图案141、142、143、144、145、146还具有尺寸大小不一致的特征。详言之，岛状图案141、142、143、144、145、146在基板10上的多个正投影的面积可不一致，岛状图案141、142、143、144、145、146的高度H(标示于图2C)也可不一致。
图3A至图3G为本发明另一实施例的薄膜晶体管的制造流程的剖面示意图。图3A至图3G的薄膜晶体管的制造流程与图1A至图1G的薄膜晶体管的制造流程类似，因此相同或相对应的构件，以相同或相对应的标号表示。图3A至图3G的薄膜晶体管的制造流程与图1A至图1G的薄膜晶体管的制造流程的主要差异在于，两者形成源极152与漏极154的方式不同。以下主要说明此差异，两者相同或相对应处，还请参照上述说明。
请参照图3A，首先，提供基板10。接着，在基板10上形成栅极110。请参照图3B，接着，形成绝缘层120，以覆盖栅极110。请参照图3C，接着，在绝缘层120上形成半导体图案130。请参照图3D，接着，形成多个岛状图案141、142、143、144、145、146。在本实施例中，也可用半沉积(half-deposition)法形成岛状图案141、142、143、144、145、146。请参照图3E，接着，形成导电层150，以覆盖岛状图案141、142、143、144、145、146、半导体图案130的第一区132、第二区134及第三区136与被半导体图案130暴露的部分绝缘层120。接着，在导电层150上形成光阻图案20。
请参照图3E与图3F，与图1A至图1G的实施例不同的是，在本实施例中，是以光阻图案20为掩模且利用干式蚀刻工序图案化导电层150，以形成分别覆盖半导体图案130的第一区132及第二区134且暴露第三区136的源极152与漏极154。特别是，在形成源极152与漏极154的同时，位于半导体图案130的第三区136的岛状图案143以及被半导体图案130、源极152与漏极154暴露的部分绝缘层120上的岛状图案146会被移除。换言之，位于第三区136上的岛状图案143可做为牺牲图案使用，而保护半导体图案130的第三区136在形成源极152与漏极154的过程中不易受损。接着，可移除光阻图案20。于此，便完成了本实施例的薄膜晶体管100A。
请参照图3G，薄膜晶体管100A包括栅极110、绝缘层120、半导体图案130、岛状图案141、142、源极152与漏极154。栅极110配置在基板10上。绝缘层120覆盖栅极110。半导体图案130配置于绝缘层120上。半导体图案130具有相对的第一区132与第二区134。多个岛状图案141、142分别配置于半导体图案130的第一区132及第二区134上。多个岛状图案141彼此分离且彼此之间存在间隙141a。多个岛状图案142彼此分离且彼此之间存在间隙142a。源极152覆盖多个岛状图案141且填入间隙141a，以和半导体图案130的第一区132电性连接。漏极154覆盖多个岛状图案142且填入间隙142a，以和半导体图案130的的第二区134电性连接。
半导体图案130还具有连接于第一区132与第二区134之间的第三区136。源极152及漏极154分别覆盖第一区132及第二区134。源极152及漏极154暴露第三区136。在本实施例中，薄膜晶体管100A还包括多个岛状图案144及多个岛状图案145。岛状图案144及岛状图案145分别配置于半导体图案130的两旁且位于绝缘层120上。源极152与极还154分别覆盖多个岛状图案144及多个岛状图案145。更进一步地说，多个岛状图案144之间存在间隙144a，源极152可填入间隙144a而与绝缘层120接触。多个岛状图案145之间存在间隙145a，极极154可填入间隙154a而与绝缘层120接触。多个岛状图案141、142、144、145暴露半导体图案130的第三区136以及被半导体图案130、源极152与漏极154暴露的部分的绝缘层120。简言之，相较于薄膜晶体管100，薄膜晶体管100A少了岛状图案143、146。薄膜晶体管100A及其制造方法具有与薄膜晶体管100及其制造方法类似的功效与优点，于此便不再重述。
图4A至图4G为本发明又一实施例的薄膜晶体管的制造流程的剖面示意图。图4A至图4G的薄膜晶体管的制造流程与图1A至图1G的薄膜晶体管的制造流程类似，因此相同或相对应的构件，以相同或相对应的标号表示。图4A至图4G的薄膜晶体管的制造流程与图1A至图1G的薄膜晶体管的制造流程的主要差异在于，形成岛状图案141、142、143、144、145、146的方式不同。以下主要说明此差异，两者相同或相对应处，还请参照上述说明。
请参照图3A，首先，提供基板10。接着，在基板10上形成栅极110。请参照图3B，接着，形成绝缘层120，以覆盖栅极110。请参照图3C，接着，在绝缘层120上形成半导体图案130。请参照图3D，接着，形成多个岛状图案141、142、143、144、145、146。在本实施例中，可用化学气相沉积法形成多个岛状图案141、142、143、144、145、146，与图1A至图1G的实施例不同的是，在利用化学气相沉积法形成多个岛状图案141、142、143、144、145、146的过程中，半导体图案130与气体源30之间配置有遮蔽板40，遮蔽板40具有多个孔洞42，气体源30输出的气体32通过遮蔽板40的多个孔洞42而于半导体图案130及绝缘层120上形成与多个孔洞42对应的多个岛状图案141、142、143、144、145、146。通过遮蔽板40的作用，制造者可不用特别调整化学气相沉积法的制程参数(或者说，可以容易找出适当的化学气相沉积法的制程参数)，便可形成彼此分离且彼此之间存在间隙141a、142a、143a、144a、145a、146a的多个岛状图案141、142、143、144、145、146。
请参照图4E，接着，形成导电层150，以覆盖岛状图案141、142、143、144、145、146、半导体图案130的第一区132、第二区134及第三区136与被半导体图案130暴露的部分绝缘层120。接着，在导电层150上形成光阻图案20。请参照图4E与图4F，接着，在本实施例中，可以光阻图案20为掩模图案化导电层150，以形成源极152与漏极154。源极152与漏极154覆盖岛状图案141、142且填入间隙141a、142a，以分别与半导体图案130的第一区132及第二区134电性连接。请参照图4F及图4G，接着，可移除光阻图案20。于此，便完成了本实施例的薄膜晶体管100B。薄膜晶体管100B与薄膜晶体管100的结构类似，薄膜晶体管100B及其制造方法具有与薄膜晶体管100及其制造方法类似的功效与优点，于此便不再重述。
综上所述，在本发明一实施例的薄膜晶体管及其制造方法中，至少部分的岛状图案配置于半导体图案上，且岛状图案彼此分离且彼此之间存在间隙。源极与漏极填入岛状图案之间的间隙而分别半导体图案的第一区及第二区电性连接。相较背景技术所述的第一种薄膜晶体管的制程，在本发明一实施例的薄膜晶体管的制程中，不需先形成蚀刻停止层，然后又在蚀刻停止层中形成暴露源极与漏极的多个接触孔，因此，薄膜晶体管的通道(即第三区)的长度不受接触孔的制程精度的限制，而能制作出尺寸小的薄膜晶体管。此外，在薄膜晶体管的制程中，配置在半导体图案的第三区上的多个岛状图案会在形成源极与漏极的过程中扮演保护薄膜晶体管的通道的角色，而使薄膜晶体管除了具有尺寸小的优点外还兼具良好的电性。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (20)

1.一种薄膜晶体管的制造方法，其特征在于，包括：
在基板上形成栅极；
形成绝缘层，以覆盖所述栅极；
在所述绝缘层上形成半导体图案，所述半导体图案具有相对的第一区与第二区；
形成多个岛状图案，至少部分的所述多个岛状图案配置于所述半导体图案上，所述多个岛状图案彼此分离且彼此之间存在间隙；以及
形成源极与漏极，覆盖部分的所述多个岛状图案且填入所述间隙，以分别与所述半导体图案的所述第一区及所述第二区电性连接。
2.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，形成所述多个岛状图案的方法包括半沉积法。
3.根据权利要求2所述的薄膜晶体管的制造方法，其特征在于，形成每一个岛状图案的高度的速率大于0埃/秒且小于或等于10埃/秒。
4.根据权利要求2所述的薄膜晶体管的制造方法，其特征在于，形成所述多个岛状图案的方法包括等离子体辅助化学气相沉积法，所述等离子体辅助化学气相沉积法所使用的气体包括硅烷以及氮氧化物，所述等离子体辅助化学气相沉积法的制程参数包括所述硅烷的流量介于80sccm至1600sccm、所述氮氧化物的流量介于5000sccm至65000sccm、射频功率介于80瓦特至2300瓦特、压力介于0.4毫巴至0.6毫巴或介于750毫托至1450毫托以及温度介于摄氏220度至350度。
5.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，所述多个岛状图案随机地分布在所述半导体图案的所述第一区及所述第二区上。
6.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，所述多个岛状图案的尺寸不一致。
7.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，形成所述多个岛状图案的方法包括化学气相沉积法，而所述化学气相沉积法包括：
于所述半导体图案与气体源之间配置遮蔽板，所述遮蔽板具有多个孔洞，所述气体源输出的气体通过所述遮蔽板的所述多个孔洞而于所述半导体图案上形成与所述多个孔洞对应的所述多个岛状图案。
8.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，所述半导体图案还具有连接于所述第一区与所述第二区之间的第三区，所述多个岛状图案还形成在所述半导体图案的所述第三区以及被所述半导体图案暴露的部分所述绝缘层上。
9.根据权利要求8所述的薄膜晶体管的制造方法，其特征在于，形成所述源极与所述漏极的方法包括：
形成导电层，以覆盖所述多个岛状图案、所述半导体图案的所述第一区、所述第二区及所述第三区与被所述半导体图案暴露的所述部分的绝缘层；以及
利用湿式蚀刻工序图案化所述导电层，以形成分别覆盖所述半导体图案的所述第一区及所述第二区且暴露所述第三区的所述源极与所述漏极，其中在形成所述源极与所述漏极的同时，位于所述半导体图案的所述第三区及所述部分绝缘层上的另一部分的所述多个岛状图案被保留。
10.根据权利要求8所述的薄膜晶体管的制造方法，其特征在于，形成所述源极与所述漏极的方法包括：
形成导电层，以覆盖所述多个岛状图案、所述半导体图案的所述第一区、所述第二区及所述第三区与被所述半导体图案暴露的所述部分的绝缘层；以及
利用干式蚀刻工序图案化所述导电层，以形成分别覆盖所述半导体图案的所述第一区及所述第二区且暴露所述第三区的所述源极与所述漏极，其中在形成所述源极与所述漏极的同时，位于所述半导体图案的所述第三区及被所述半导体图案、所述源极与所述漏极暴露的所述部分绝缘层上的另一部分的所述多个岛状图案被移除。
11.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，另一部分的所述多个岛状图案配置于所述半导体图案的两旁且位于所述绝缘层上，而所述源极与所述漏极还覆盖所述另一部分的所述多个岛状图案。
12.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，所述半导体图案的材料包括金属氧化物半导体。
13.一种薄膜晶体管，配置在基板上，其特征在于，所述薄膜晶体管包括：
栅极，配置在所述基板上；
绝缘层，覆盖所述栅极；
半导体图案，配置于所述绝缘层上，所述半导体图案具有相对的第一区与第二区；
多个第一岛状图案与多个第二岛状图案，分别配置于所述半导体图案的所述第一区及所述第二区上，所述多个第一岛状图案彼此分离且彼此之间存在第一间隙，所述多个第二岛状图案彼此分离且彼此之间存在第二间隙；
源极与漏极，其中所述源极覆盖所述多个第一岛状图案且填入所述第一间隙，以和所述半导体图案的所述第一区电性连接，所述漏极覆盖所述多个第二岛状图案且填入所述第二间隙，以和所述半导体图案的所述第二区电性连接。
14.根据权利要求13所述的薄膜晶体管，其特征在于，所述半导体图案还具有连接于所述第一区与所述第二区之间的第三区，所述源极及所述漏极分别覆盖所述第一区及所述第二区，所述源极及所述漏极暴露所述第三区，而所述薄膜晶体管还包括：
多个第三岛状图案，配置于所述半导体图案的所述第三区上，其中所述多个第三岛状图案彼此分离且彼此之间存在第三间隙，而所述第三间隙暴露部分的所述第三区。
15.根据权利要求14所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
多个第四岛状图案及多个第五岛状图案，分别配置于所述半导体图案的两旁且位于所述绝缘层上，其中所述源极与所述漏极还分别覆盖所述多个第四岛状图案及所述多个第五岛状图案。
16.根据权利要求15所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
多个第六岛状图案，配置于被所述半导体图案、所述源极及所述漏极暴露的部分的所述绝缘层上。
17.根据权利要求13所述的薄膜晶体管，其特征在于，所述半导体图案还具有连接于所述第一区与所述第二区之间的第三区，所述源极及所述漏极暴露所述半导体图案的所述第三区，所述多个第一岛状图案及所述多个第二岛状图案暴露所述半导体图案的所述第三区以及被所述半导体图案、所述源极及所述漏极暴露的部分的所述绝缘层。
18.根据权利要求17所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
多个第四岛状图案及多个第五岛状图案，分别配置于所述半导体图案的两旁且位于所述绝缘层上，其中所述源极与所述漏极还分别覆盖所述多个第四岛状图案及所述多个第五岛状图案。
19.根据权利要求13所述的薄膜晶体管，其特征在于，所述多个第一岛状图案以及所述多个第二岛状图案随机地分布在所述半导体图案的所述第一区及所述第二区上。
20.根据权利要求13所述的薄膜晶体管，其特征在于，所述多个第一岛状图案的尺寸不一致，且所述多个第二岛状图案的尺寸不一致。
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