KR20140097569A - 3차원 구조의 mosfet 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 해결하고자 하는 과제 중 하나는, 사이즈가 보다 작아져도 그 사이즈 설계에 기초하는 본질적 소자 성능을 갖는 기본 전자 소자 및 그 기본 전자 소자를 집적해서 구성한 집적화 반도체 장치를 제공하는 것이다. 본 발명의 해결 수단은, 3차원 구조의 MOS-FET에 있어서, 다른 복수의 결정면을 갖는 채널 영역과, 그 채널 영역의 복수의 결정면에 대면해서 설치되어 있는 게이트 전극과, 그 게이트 전극과 상기 채널 영역 사이에 설치되어 있는 게이트 절연막과, 상기 채널 영역의 전류를 흐르게 하는 방향으로 대면하고 그 채널 영역을 사이에 두도록 설치된 제1, 제2 실리사이드 영역을 구비한 것에 있다.

Description

3차원 구조의 MOSFET 및 그 제조 방법{MOSFET HAVING 3D-STRUCTURE AND MANUFACTURING METHOD FOR SAME}
본 발명은, 3차원 구조의 MOSFET 및 그 제조 방법에 관한 것이다.
IC(집적 회로)나 LSI(대규모 집적 회로)와 같은 반도체 장치의 개발 역사의 대부분은, 미세화와 고집적화에 의해 진전되었다.
반도체 장치의 구성 요소의 하나인, 예를 들어 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)와 같은 기본 전자 소자의 치수(특히 게이트 길이)는 축소의 일로를 걷는, 소위, 스케일링 법칙을 따르는 형태로 기본 전자 소자의 미세화가 진행되어 왔다. 게다가, 스케일링에 의한 고성능화의 유지도 도모되어 오고 있다.
그러나, 기본 전자 소자의 미세화의 세대가 진행될 때마다 다양한 과제가 생겨, 그때마다, 해결책이 실시되고 있지만, 기본 전자 소자의 본래의 특성을 확보하면서 미세화를 도모하여 집적도를 높이는 데 기본 전자 소자의 2차원 구조(플래너 구조)ㆍ2차원 배열로는, 그 한계가 보이기 시작했다.
최근, 다층 배선 기술에 의한 다층화에 의한 3차원 배열 구조의 채용으로 집적도를 더 높이고, 혹은, FinFET에 대표되는 입체 구조의 기본 전자 소자의 채용으로, 미세화에 의한 소자의 내특성 저하를 도모하여 보다 한층의 미세화ㆍ고집적화가 도모되고 있다.
한편, 트랜지스터와 같은 기본 전자 소자, 예를 들어 MOS 트랜지스터의 경우라고 하면, 소스ㆍ드레인 영역과 대응의 각 전극 사이의 전기적 접촉이 오믹 콘택트인 것이 이상이 된다. 그를 위해, 일반적으로는 실리사이드화의 기술이 채용되어 있다.
보다 미세화를 진척시키면서 미세화에 의한 소자 특성의 저하를 피해 고기능을 달성할 수 있는, 예를 들어 FinFET와 같은 3차원 구조의 기본 전자 소자의 경우, 소스ㆍ드레인 영역의 구조는 다결정면 구성이고, 복수의 다른 결정면으로 구성되어 있다. 이 다른 결정면의 각각에 전극이 부설되지만, 이 전극과 소스ㆍ드레인 영역 사이에 실리사이드 영역이 설치된다.
다른 결정면의 각각에 있어서 설치되는 실리사이드 영역은, 전극ㆍ실리사이드 영역ㆍ소스 영역 및 전극ㆍ실리사이드 영역ㆍ드레인 영역을 흐르는 전류의 패스 전기 저항을 가능한 한 작게 하고, 형성되는 트랜지스터의 특성을 높이는 역할을 한다.
기본 전자 소자의 사이즈가 지금까지와 같이 어느 정도의 크기를 갖고 있는 경우는, 상기한 전류 패스의 전기 저항은 그다지 문제시될 필요는 없었지만, 미세화에 의한 집적도의 향상이 향상되고 기본 전자 소자의 사이즈가 작아짐에 따라 상기의 전류 패스의 전기 저항 문제가 현재화되어 왔다.
전류 패스의 전기 저항은 전극과 실리사이드 영역 사이, 실리사이드 영역과 소스 영역ㆍ드레인 영역 사이의 접촉 저항과, 실리사이드 영역 및 소스 영역ㆍ드레인 영역의 내부 저항으로 크게 구별된다.
반도체 기판에 실리콘 웨이퍼 혹은 SOI 기판을 이용하는 경우, 소스ㆍ드레인 영역은, 예를 들어 붕소(B) 혹은 인(P) 등의 불순물을 Si층에 고농도로 도프하여 형성된 고농도 영역이고, 실리사이드 영역은, 이 고농도 영역과 적당한 금속을 실리사이드화 반응시켜 형성한 영역이다. 소스 영역ㆍ드레인 영역의 내부 저항의 저감은, 도프하는 불순물의 재료 선택을 적절하게 하여 그 도프량을 최적화함으로써 이루어진다. 접촉 저항의 저감은 금속의 적절한 선택과 적절한 실리사이드화 처리에 의해 실현된다.
이 소자 설계 프로토콜은, FinFET와 같은 복수의 다른 결정면으로 구성되어 있는 소스 영역ㆍ드레인 영역을 갖는 기본 전자 소자군으로 구성되어 있는 반도체 장치의 경우에도 적용되고 있다.
게다가, 지금까지는, FinFET와 같은 복수의 다른 결정면으로 구성되어 있는 소스 영역ㆍ드레인 영역을 갖는 기본 전자 소자의 경우라도, 소스 영역ㆍ드레인 영역이 하나의 결정면으로 형성되어 있는 2차원 구조의 기본 전자 소자의 경우와 마찬가지로, 결정면에 의하지 않고 균일하게 실리사이드 영역을 형성하고 있었다.
그러나, 본 발명자들이 예의 연구한 결과, 기본 전자 소자의 사이즈가 어느 정도 이하가 되면 실리사이드 영역에는 결정면 의존성이 현재화되고, 기본 전자 소자의 미세화가 높아짐에 따라 그 결정면 의존성도 높아져, 미세화를 보다 높이기 위해서는 상기와 같은 종래법 혹은 그 연장에 어느 방법으로는, 기본 전자 소자의 성능 향상, 더 나아가서는 다수의 기본 전자 소자를 집적해서 구성하는 고집적화 반도체 장치의 고성능화를 도모하는 것이 어렵다고 하는 지식을 얻었다.
본 발명의 해결하고자 하는 과제 중 하나는, 사이즈가 보다 작아져도 그 사이즈 설계에 기초하는 본질적 소자 성능을 갖는 기본 전자 소자 및 그 기본 전자 소자를 집적해서 구성한 집적화 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는, 사이즈가 보다 작아져도 그 사이즈 설계에 기초하는 본질적 소자 성능을 갖는 기본 전자 소자 및 그 기본 전자 소자를 집적해서 구성하는 집적화 반도체 장치의 제조법을 제공하는 것이다.
본 발명의 게다가 또 하나의 과제는, 복수의 다른 결정면으로 구성되어 있는 소스 영역ㆍ드레인 영역을 갖는 구조의 기본 전자 소자 및 그 기본 전자 소자를 집적해서 구성한 집적화 반도체 장치를 제공하는 것이다.
이들 과제는, 결정면마다 최적의 실리사이드 영역을 형성함으로써 달성된다.
본 발명의 반도체 장치의 하나의 측면은, 기본 전자 소자가 3차원 구조의 MOS-FET로서, 각각 전극과 실리사이드 영역을 갖고, 복수의 다른 결정면으로 구성되어 있는 소스 영역ㆍ드레인 영역을 갖는 구조를 구비하고, 그 소스 영역ㆍ드레인 영역의 실리사이드 영역의 층 두께가 다른 결정면에서 다른 것을 특징으로 한다(본 발명의 「제1 반도체 장치」).
본 발명의 반도체 장치의 또 하나의 측면은, 기본 전자 소자가 3차원 구조의 MOS-FET로서, 다른 복수의 결정면을 갖는 채널 영역과, 그 채널 영역의 복수의 결정면에 대면해서 설치되어 있는 게이트 전극과, 그 게이트 전극과 상기 채널 영역 사이에 설치되어 있는 게이트 절연막과, 상기 채널 영역의 전류를 흐르게 하는 방향으로 대면하고 그 채널 영역을 사이에 두도록 설치된 제1, 제2 반도체 불순물의 고농도 영역을 구비하고, 각 고농도 영역은, 다른 복수의 결정면을 가짐과 함께 각 결정면 상에 직접 설치된 실리사이드 영역을 갖고, 그 실리사이드 영역의 층 두께가 다른 결정면에서 다른 것을 특징으로 한다(본 발명의 「제2 반도체 장치」).
이후, 본 발명에 있어서는, 특별히 언급하는 것이 아니면, 「반도체 장치」의 단어는, 상기의 기본 전자 소자 및 그 기본 전자 소자를 집적해서 구성한 집적화 반도체 장치의 양자 혹은 어느 하나를 의미하는 것으로 한다.
본 발명에 따르면, 사이즈가 보다 작아져도 그 사이즈 설계에 기초하는 본질적 소자 성능을 갖는 기본 전자 소자 및 그 기본 전자 소자를 집적해서 구성한 집적화 반도체 장치를 얻을 수 있다.
본 발명의 그 밖의 특징 및 이점은, 첨부 도면을 참조로 한 이하의 설명에 의해 명백하게 될 것이다. 또한, 첨부 도면에 있어서는, 동일하거나 혹은 마찬가지인 구성에는, 동일한 참조 번호를 첨부한다.
첨부 도면은 명세서에 포함되고, 그 일부를 구성하고, 본 발명의 실시 형태를 나타내고, 그 기술과 함께 본 발명의 원리를 설명하기 위해 사용된다.
도 1은 본 발명의 3차원 구조의 MOSFET의 전형예의 하나를 나타내는 모식적인 사시도이다.
도 2는 도 1에 도시하는 선 AA에서의 모식적 절단면도이다.
도 3은 도 2에 도시하는 선 BB에서의 모식적 절단면도이다.
도 4는 본 발명의 3차원 구조의 MOS-FET의 하나의 예의 구체적 제법의 공정예의 전공정(前工程)을 나타내는 제1 모식적 공정 개략 설명도이다.
도 5는 본 발명의 3차원 구조의 MOS-FET의 하나의 예의 구체적 제법의 공정예의 중공정(中工程)을 나타내는 제2 모식적 공정 개략 설명도이다.
도 6은 본 발명의 3차원 구조의 MOS-FET의 하나의 예의 구체적 제법의 공정예의 후공정(後工程)을 나타내는 제3 모식적 공정 개략 설명도이다.
도 7은 본 발명에 따른 실리사이드 영역의 형성의 전형예의 하나를 모식적으로 설명하기 위한 공정도이다.
도 8은 본 발명에 따른 실리사이드 영역의 형성의 또 하나의 전형예를 모식적으로 설명하기 위한 공정도이다.
도 9는 본 발명의 3차원 구조의 MOSFET의 또 하나의 전형예를 설명하기 위한 모식적 절단면이다.
이하, 본 발명을 구체적으로 설명하지만, 본 발명은 그들의 예에 한정되는 것은 아니다.
도 1, 도 2, 도 3에 본 발명의 3차원 구조의 MOSFET(100)의 전형예의 하나가 도시된다. 도 1은, 그 모식적인 사시도, 도 2는, 도 1에 도시하는 선 AA에서의 모식적 절단면도, 도 3은, 도 2에 도시하는 선 BB에서의 모식적 절단면도이다.
MOSFET(100)는 채널 영역(도시되어 있지 않음)이 형성되는 SOI층 영역(201), 그 SOI층 영역(201)의 외측 사이드에는, 소스 영역(n+ 영역)(202), 드레인 영역(n+ 영역)(203)이 각각 설치되어 있다.
상기 SOI층 영역(201)의 상면에는 게이트 절연막 영역(207), 게이트 전극층 영역(208)이 각각 설치되어 있다.
상기 소스 영역(202), 상기 드레인 영역(203)의 외측의 각각에는, 실리사이드 영역(204a, 204b)이 각각 설치되어 있다.
상기 실리사이드 영역(204a)에는 소스 전극(205)이, 상기 실리사이드 영역(204b)에는 드레인 전극(206)이, 각각 전기적으로 직접 접촉하는 상태로 설치되어 있다.
상기 게이트 절연막 영역(207), 상기 게이트 전극층 영역(208)의 각각은, 상기 SOI층 영역(201)의 상면뿐만 아니라 상기 SOI층 영역(201)에 형성되는 채널 영역 내를 흐르는 전류의 흐름 방향을 따르는 상기 SOI층 영역(201)의 측면에도 연장되어 설치되어 있다. 즉, 상기 게이트 절연막 영역(207), 상기 게이트 전극층 영역(208)의 각각은, 상기 SOI층 영역(201) 내를 흐르는 전류의 흐름 방향을 따르는 상기 SOI층 영역(201)의 외면 중 3면에 상기 SOI층 영역(201)을 둘러싸도록 설치되어 있다.
상기 실리사이드 영역(204a, 204b)은, 각각, 상기 SOI층 영역(201)의 측면으로서, 상기 SOI층 영역(201) 내를 흐르는 전류의 흐름 방향에 대해 수직 내지는 대략 수직인 2개의 측면 중의 대응하는 측면의 전역 혹은 실질상의 전역에, 전기적으로 직접 접촉하는 상태로 설치되어 있다.
이와 같이 상기 실리사이드 영역(204a, 204b)을 설치함으로써, 상기 SOI층 영역(201)에 형성되는 채널 영역을 상기 SOI층 영역(201)의 생략 혹은 실질상의 전역에 형성할 수 있다.
<제1 실시예>
도 4는, 본 발명의 3차원 구조의 MOS-FET의 하나의 예의 구체적 제법의 공정예의 전공정을 나타내는 제1 모식적 공정 개략 설명도, 도 5는, 그 중공정을 나타내는 제2 모식적 공정 개략 설명도, 도 6은, 그 후공정을 나타내는 제3 모식적 공정 개략 설명도이다. 도 4, 도 5, 도 6은 실리사이드 영역(204)을 형성하기 전까지의 공정을 설명하는 것이다. 또한, 각 소정의 결정면에 실리사이드 영역(204)을 형성하는 적합한 예는, 도 7, 도 8에 도시된다.
우선, 본 발명의 3차원 구조의 MOS-FET를 형성하기 위한 기체(基體)(400)를 준비하고, 그 위에 SOI층(401)을 형성한다[도 4의 「공정(4a)」]. 기체(400)는 실리콘 기판(101)과 그 위에 설치한 BOX층(102)으로 구성되어 있다.
계속해서, 드라이 에칭 등으로 SOI층(401)의 제거 부분을 에칭하고 SOI층 영역 a(402)를 형성한다[도 4의 「공정(4b)」].
그 후, 스팩터법에 의한 성막과 통상의 패터닝에 의해 상기 SOI층 영역 a(402) 상에 SiO2 등의 절연 재료로 게이트 절연막(도시하지 않음)과 게이트 전극층층(404)을 형성한다. 게이트 전극층(404)은, 예를 들어 Poly-Si 등으로 구성된다[도 5의 「공정(5c)」].
그 후, 레지스트 도포, 패턴 노광, 에칭, 세정 등을 실시함으로써 패터닝하여, 게이트 절연막 영역 a(403), 게이트 전극층 영역(208)을 형성한다[도 5의 「공정(5d)」].
SOI층 영역 a(402)의 소스ㆍ드레인의 형성 영역에, 붕소(B) 등의 불순물을 고농도로 이온 주입함으로써, 고농도의 n+ 영역인 소스 영역층(405), 드레인 영역층(406)을 형성한다[도 6의 「공정(6e)」].
다음에, SiO2 등의 절연 재료를 스팩터법 등으로 퇴적시킨 후, 드라이 에칭법으로 이방성 에칭하고, 사이드 월(209a, 209b)을 각각 도시한 바와 같이 형성한다[도 6의 「공정(6f)」].
이상 설명한 공정(도 4 내지 도 5)의 요점을 이하에 통합해서 기재한다.
공정(4a) SOI 웨이퍼의 준비
ㆍSOI층의 막 두께를 소정대로 조정한다.
공정(4b) SOI층 소자 분리
ㆍ드라이 에칭으로 소자 분리부의 패턴 형성
공정(5c) 게이트 절연막의 형성, 게이트 전극의 성막
ㆍSiO2 등의 절연 재료로 게이트 절연막을 형성한다.
ㆍ게이트 전극용 Poly-Si의 디포지션
공정(5d) 게이트 전극의 에칭, 게이트 절연막의 에칭
ㆍ게이트 전극용 Poly-Si[게이트 전극층(404)]를 드라이 에칭 처리하여, 게이트 전극층 영역(208)을 형성한다.
ㆍ게이트 절연막을 에칭(드라이 에칭 또는 웨트 웨칭) 처리하여, 게이트 절연막 영역 a(403)를 형성한다.
공정(6e) 소스ㆍ드레인 영역층에 이온 주입한다
ㆍ소스ㆍ드레인 영역층에 붕소(B) 또는 인(P) 등의 반도체 불순물을 이온 주입해서 불순물의 고농도 영역층[소스 영역층(405), 드레인 영역층(406)]을 형성한다.
공정(6f) 사이드 월(209)의 형성
ㆍ사이드 월 형성용 박막의 디포지션
ㆍ사이드 월 형성용 박막을 드라이 에칭(이방성 에칭) 처리
[실리사이드 영역의 형성예 1]
다음에, 실리사이드 영역을 형성하는 예를 도 7에 따라서 설명한다. 도 7의 공정(7c 내지 7e)에서, 실리사이드 형성용의 금속(메탈)층 b(705)를 둘로 나눠서 증착법에 의해 도시한 바와 같이 설치한다. 이때, 각 결정면에 최적의 실리사이드 영역의 층 두께가 되도록 증착 조건을 선택해서 증착한다.
도면의 예의 경우, (551)면(701) 상의 메탈층 b(705)의 층 두께에 비해 (100)면(702) 상의 메탈층 b(705)의 층 두께의 쪽이 두껍게 되어 있다. 따라서, 이후에 적용되는 실리사이드화 처리에 의해 형성되는 실리사이드 영역의 층 두께도 (100)면(702) 상의 쪽이 두껍다.
본 발명에 있어서는, (551)면(701)에 형성하는 실리사이드 영역 a(708)의 층 두께는, 실리사이드화에 사용되는 금속에도 따르지만, 예를 들어, 유로븀(Er)의 경우이면, 바람직하게는 4㎚ 이하인 것이 바람직하다.
계속해서, 열처리하여, 메탈층 b(705)와 소스 영역층(405) 및 드레인 영역층(406)의 각 계면 영역에 실리사이드 영역 a(708), 실리사이드 영역(709a, 709b)을 각각 형성한다[도 7의 「공정(7f), (7g)」]. 동시에, 소스 영역(202), 드레인 영역(203)이 각각 형성된다(도 2 참조).
계속해서, 상기의 실리사이드화 처리로, 실리사이드되어 있지 않은 불필요 메탈층(707a, 707b)(미반응 메탈층)을 제거한다[도 7의 「공정(7g)」].
그 후, 전기적 콘택트 형성용의 금속을 증착해서 콘택트 형성용의 금속층을 형성하고, 계속해서, 패터닝에 의해 그 금속층이 불필요한 부분을 제거하여, 소스 전극(205), 드레인 전극(206)을 형성한다(도 2 참조).
이상 설명한 공정 중, 실리사이드 영역을 형성하는 요점의 형성 조건의 일례를 이하에 통합해서 기재한다.
(a) 3차원 구조의 소스ㆍ드레인 영역을 형성한다[도 7의 공정(7a)].
(b) 스핀 코터로 레지스트를 도포한다[도 7의 공정(7b)].
(c) 메탈 성막을 행하여 메탈층 a(704)를 형성한다[도 7의 공정(7c)].
ㆍ스팩터법으로, Er(유로븀)을 성막한다.
ㆍ스퍼터링 조건:Ar 가스 유량…20sccm,
압력…133㎩(1Torr),
막 두께…8㎚
(d) 레지스트 및 레지스트상의 메탈의 제거[도 7의 공정(7d)].
예를 들어, 유기 용제로 레지스트를 박리하면서, 메탈막을 리프트 오프한다.
(e) 메탈 성막을 행하여, 메탈층 b(705)를 형성한다[도 7의 공정(7e)].
ㆍ스팩터법으로, Er(유로븀)을 성막한다.
ㆍ스퍼터링 조건:Ar 가스 유량…20sccm,
압력…133㎩(1Torr),
막 두께…2㎚
(f) 실리사이드화 처리한다[도 7의 공정(7f)].
600℃에서 2min간, 램프 어닐한다.
(g) 미반응 메탈을 제거한다[도 7의 공정(7g)].
SPM(H2SO4:H2O2=4:1)을 30sec간 적용한다.
[실리사이드 영역의 형성예 2]
다음에, 실리사이드 영역을 형성하는 또 하나의 예를 도 8에 따라서 설명한다. 번잡함을 피하기 위해, 이하에 통합해서 기재해 두는 것으로 한다.
(a) 3차원 구조 소스ㆍ드레인 영역을 형성한다[도 8의 공정(8a)].
(b) 이하의 조건으로, 기체를 기울이고, 또한 이방적인 성막을 행함으로써 메탈 성막을 행하여 도 7의 경우와 마찬가지로 메탈층을 형성한다[도 8의 공정(8b)].
ㆍ스팩터법으로 Er막을 형성한다.
ㆍ스퍼터링 조건:Ar 가스의 유량…20sccm,
압력…0.67㎩(5mTorr),
ㆍ(100)면 상에 5㎚, (551)면 상에 1㎚, Er막을 형성한다.
(c) 이하의 조건으로, 기체를 기울이고, 또한 이방적인 성막을 행함으로써 메탈 성막을 행하여 도 7의 경우와 마찬가지로 메탈층을 형성한다[도 8의 공정(8c)].
ㆍ스퍼터링 조건:Ar 가스의 유량…20sccm,
압력…0.67㎩(5mTorr),
ㆍ(100)면 상에 5㎚, (551)면 상에 1㎚, Er막을 형성한다.
이 2회의 성막으로, (100)면 상에 10㎚, (551)면 상에 2㎚, Er막이 형성된다.
(d) 실리사이드화 처리
600℃에서 2min간, 램프 어닐한다.
(e) 미반응 메탈 제거
SPM(H2SO4:H2O2=4:1)을 30sec간 적용한다.
이하에, 소스 전극(205), 드레인 전극(206)을 형성하는 경우의 일례를 기재한다.
(1) 콘택트 형성용의 금속(텅스텐:W)층을 형성한다.
ㆍ스팩터법에 따라, 텅스텐(W)막을 형성한다.
ㆍ스퍼터링 조건:Ar 가스의 유량…20sccm,
압력…1.33㎩(10mTorr),
막 두께…100㎚
(2) 콘택트 형성용의 금속(텅스텐:W)층의 불필요 부분을 드라이 에칭으로 제거한다.
ㆍW의 드라이 에칭 조건:Ar 가스의 유량…100sccm,
SF6 가스의 유량…20sccm,
압력…1.33㎩(10mTorr),
RF 파워…30W
도 9에는 실리사이드 영역을, 입체 구조의 소스ㆍ드레인 영역에 4개의 면에 설치한 예가 도시된다. 도 9의 예는, 도 2의 예의 변형예이다. 즉, 도 2의 예의 경우는, 3개의 면에 실리사이드 영역이 설치되어 있지만, 도 9의 예의 경우는, 덧붙여, 실리사이드 영역(901a, 901b)이 각각 설치되어 있다. 이와 같은 구조로 함으로써, 전류로(電流路)의 확보가 보다 확실해진다.
본 발명은 상기 실시 형태에 제한되는 것이 아니라, 본 발명의 정신 및 범위로부터 이탈하지 않고, 다양한 변경 및 변형이 가능하다. 따라서, 본 발명의 범위를 공표하기 위해, 이하의 청구항을 첨부한다.
100 : FET
101 : 실리콘 기판
102 : BOX층
201 : SOI층 영역
202 : 소스 영역
203 : 드레인 영역
204 : 실리사이드 영역
205 : 소스 전극
206 : 드레인 전극
207 : 게이트 절연막 영역
208 : 게이트 전극층 영역
209 : 사이드 월
400 : 기체
401 : SOI층
402 : SOI층 영역 a
403 : 게이트 절연막 영역 a
404 : 게이트 전극층
405 : 소스 영역층
406 : 드레인 영역층
407 : 상면 월
701 : (551)면
702 : (100)면
703 : 레지스트막
704 : 메탈층 a(실리사이드 형성용의 금속층)
705 : 메탈층 b(실리사이드 형성용의 금속층)
706 : 실리사이드화 영역
707 : 불필요(미반응) 메탈층
708 : 실리사이드 영역 a
709 : 실리사이드 영역
801 : (551)면
802 : (100)면
803 : 실리사이드화 영역
804 : 실리사이드 영역 a
805 : 실리사이드 영역
806 : 불필요(미반응) 메탈층
901 : 실리사이드 영역

Claims (2)

  1. 기본 전자 소자가 3차원 구조인 MOS-FET로서, 각각 전극과 실리사이드 영역을 갖고, 복수의 다른 결정면으로 구성되어 있는 소스 영역ㆍ드레인 영역을 갖는 구조를 구비하고, 그 소스 영역ㆍ드레인 영역의 실리사이드 영역의 층 두께가 다른 결정면에서 다른 것을 특징으로 하는 반도체 장치.
  2. 기본 전자 소자가 3차원 구조인 MOS-FET로서, 다른 복수의 결정면을 갖는 채널 영역과, 그 채널 영역의 복수의 결정면에 대면해서 설치되어 있는 게이트 전극과, 그 게이트 전극과 상기 채널 영역 사이에 설치되어 있는 게이트 절연막과, 상기 채널 영역의 전류를 흐르게 하는 방향으로 대면하고 그 채널 영역을 사이에 두도록 설치된 제1, 제2 반도체 불순물의 고농도 영역을 구비하고, 각 고농도 영역은, 다른 복수의 결정면을 가짐과 함께 각 결정면 상에 직접 설치된 실리사이드 영역을 갖고, 그 실리사이드 영역의 층 두께가 다른 결정면에서 다른 것을 특징으로 하는 반도체 장치.
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