WO2016067527A1 - 薄膜トランジスタの製造方法 - Google Patents

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WO2016067527A1
WO2016067527A1 PCT/JP2015/005066 JP2015005066W WO2016067527A1 WO 2016067527 A1 WO2016067527 A1 WO 2016067527A1 JP 2015005066 W JP2015005066 W JP 2015005066W WO 2016067527 A1 WO2016067527 A1 WO 2016067527A1
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oxide semiconductor
film
semiconductor layer
layer
thin film
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PCT/JP2015/005066
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徹 齊藤
Original Assignee
株式会社Ｊｏｌｅｄ
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present disclosure relates to a method for manufacturing a thin film transistor (TFT: Thin Film Transistor), and more particularly, to a method for manufacturing a thin film transistor in which a channel layer is an oxide semiconductor layer.
  • TFT Thin Film Transistor
  • Patent Document 1 discloses an active matrix organic EL display device using a TFT substrate.
  • the channel layer of the TFT has a channel region in which carrier movement is controlled by a voltage applied to the gate electrode.
  • various semiconductor materials such as silicon have been studied.
  • an oxide semiconductor TFT using an oxide semiconductor such as a transparent amorphous oxide semiconductor TAOS: Transparent Amorphous Oxide Semiconductor
  • TAOS transparent amorphous oxide semiconductor
  • a TFT having a channel layer made of an oxide semiconductor made of IGZO has a problem that it is difficult to obtain desired performance.
  • the technique of the present disclosure aims to provide a method for manufacturing a TFT having desired performance.
  • one aspect of a method for manufacturing a thin film transistor is a method for manufacturing a thin film transistor in which a channel layer is an oxide semiconductor layer, the oxide semiconductor layer including a metal oxide of indium, gallium, and zinc. And a control step of controlling the threshold voltage of the thin film transistor based on the contact angle of the surface of the oxide semiconductor layer.
  • a TFT having a desired performance can be realized.
  • FIG. 1 is a cross-sectional view of a thin film transistor according to an embodiment.
  • FIG. 2 is a diagram for explaining a method for forming an oxide semiconductor layer in a TFT.
  • FIG. 3A is a diagram illustrating a relationship between a standby time from formation of an oxide semiconductor film to covering with an insulating layer and a threshold voltage of the TFT.
  • FIG. 3B is a diagram illustrating a relationship between a standby time from etching of an oxide semiconductor film to covering with an insulating layer and a threshold voltage of the TFT.
  • FIG. 3A is a diagram illustrating a relationship between a standby time from formation of an oxide semiconductor film to covering with an insulating layer and a threshold voltage of the TFT.
  • FIG. 3B is a diagram illustrating a relationship between a standby time from etching of an oxide semiconductor film to covering with an insulating layer and a threshold voltage of the TFT.
  • FIG. 3C is a diagram illustrating a relationship between a standby time from when the resist is removed and the oxide semiconductor layer is exposed until the oxide semiconductor layer is covered with the insulating layer, and a threshold voltage of the TFT.
  • FIG. 4 is a diagram illustrating a relationship between the surface exposure time of the oxide semiconductor film and the contact angle of the surface of the oxide semiconductor film.
  • FIG. 5 is a diagram illustrating the relationship between the contact angle of the surface of the oxide semiconductor film and the threshold voltage of the TFT.
  • FIG. 6A is a cross-sectional view of the gate electrode formation step in the TFT manufacturing method according to the embodiment.
  • FIG. 6B is a cross-sectional view of the step of forming a gate insulating layer in the TFT manufacturing method according to the embodiment.
  • FIG. 6C is a cross-sectional view of the oxide semiconductor film formation step in the TFT manufacturing method according to the exemplary embodiment.
  • FIG. 6D is a cross-sectional view of a resist formation step in the TFT manufacturing method according to the exemplary embodiment.
  • FIG. 6E is a cross-sectional view of the oxide semiconductor film processing step in the manufacturing method of the TFT according to the exemplary embodiment.
  • FIG. 6F is a cross-sectional view of a resist removal step in the TFT manufacturing method according to the embodiment.
  • FIG. 6G is a cross-sectional view of the contact angle measurement step in the TFT manufacturing method according to the embodiment.
  • FIG. 6H is a cross-sectional view of the oxide semiconductor layer cleaning step in the manufacturing method of the TFT according to the embodiment.
  • FIG. 6I is a cross-sectional view of the insulating layer forming step in the TFT manufacturing method according to the embodiment.
  • FIG. 6J is a cross-sectional view of the contact hole forming step in the TFT manufacturing method according to the embodiment.
  • FIG. 6K is a cross-sectional view of the source electrode and drain electrode forming step in the TFT manufacturing method according to the embodiment.
  • FIG. 6L is a cross-sectional view of the insulating layer forming step in the TFT manufacturing method according to the embodiment.
  • FIG. 7 is a diagram for explaining the change in the surface state of the oxide semiconductor layer when left in the atmosphere and the surface cleaning of the oxide semiconductor layer.
  • FIG. 8 is a partially cutaway perspective view of the organic EL display device according to the embodiment.
  • FIG. 9 is a perspective view illustrating an example of a pixel bank of the organic EL display device according to the embodiment.
  • FIG. 10 is an electric circuit diagram illustrating a configuration of a pixel circuit in the organic EL display
  • FIG. 1 is a cross-sectional view of a thin film transistor according to an embodiment.
  • the thin film transistor 10 is an oxide semiconductor TFT having an oxide semiconductor as a channel layer, and includes a substrate 1, a gate electrode 2, a gate insulating layer 3, an oxide semiconductor layer 4, and an insulating layer. A layer 5, a source electrode 6 ⁇ / b> S and a drain electrode 6 ⁇ / b> D, and an insulating layer 7 are provided.
  • the thin film transistor 10 in this embodiment is a channel protection type bottom gate type TFT and adopts a top contact structure.
  • the substrate 1 is an insulating substrate made of an insulating material, for example, a glass substrate made of a glass material such as quartz glass, non-alkali glass, or high heat resistant glass.
  • the substrate 1 is, for example, a G8 glass substrate.
  • the substrate 1 is not limited to a glass substrate but may be a resin substrate or the like.
  • the substrate 1 may be a flexible substrate instead of a rigid substrate. Further, an undercoat layer may be formed on the surface of the substrate 1.
  • the gate electrode 2 is an electrode having a single layer structure or a multilayer structure of a conductive film made of a conductive material such as metal or an alloy thereof, and is formed in a predetermined shape above the substrate 1.
  • the film thickness of the gate electrode 2 is, for example, about 20 nm to 500 nm.
  • Examples of the material of the gate electrode 2 include molybdenum, aluminum, copper, tungsten, titanium, manganese, chromium, tantalum, niobium, silver, gold, platinum, palladium, indium, nickel, neodymium, or the like.
  • An alloy of a metal selected from (for example, molybdenum tungsten) is used.
  • the material of the gate electrode 2 is not limited to these, and conductive metal oxides such as indium tin oxide (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), polythiophene, A conductive polymer material such as polyacetylene can also be used.
  • conductive metal oxides such as indium tin oxide (ITO), aluminum-doped zinc oxide (AZO), and gallium-doped zinc oxide (GZO), polythiophene, A conductive polymer material such as polyacetylene can also be used.
  • titanium, aluminum, gold, or the like can be used as the gate electrode 2 as a metal having good adhesion to the oxide, and a sandwich between these metals is used. .
  • the gate insulating layer (gate insulating film) 3 is disposed between the gate electrode 2 and the oxide semiconductor layer 4.
  • the gate insulating layer 3 is disposed so as to be located above the gate electrode 2.
  • the gate insulating layer 3 is formed so as to cover the gate electrode 2 over the entire surface of the substrate 1 on which the gate electrode 2 is formed.
  • the film thickness of the gate insulating layer 3 is, for example, about 50 nm to 300 nm.
  • the gate insulating layer 3 is made of a material having electrical insulation, and as an example, a single layer film such as a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an aluminum oxide film, a tantalum oxide film, or a hafnium oxide film, or A laminated film in which a plurality of these films are laminated.
  • the oxide semiconductor layer 4 is formed in a predetermined shape on the gate insulating layer 3 above the gate electrode 2.
  • the oxide semiconductor layer 4 is formed in an island shape over the gate insulating layer 3.
  • the oxide semiconductor layer 4 is a channel layer of the thin film transistor 10. That is, the oxide semiconductor layer 4 is a semiconductor layer including a channel region facing the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the film thickness of the oxide semiconductor layer 4 is, for example, 10 nm to 200 nm.
  • the oxide semiconductor layer 4 is made of an oxide semiconductor (indium gallium zinc oxide) made of a metal oxide containing indium (In), gallium (Ga), and zinc (Zn).
  • the oxide semiconductor layer 4 is a transparent amorphous oxide semiconductor (TAOS), and is an IGZO film made of InGaZnO x .
  • the oxide semiconductor of InGaZnO X can be formed, for example, by a vapor deposition method such as a sputtering method or a laser deposition method using a polycrystalline sintered body having an InGaO 3 (ZnO) 4 composition as a target.
  • a vapor deposition method such as a sputtering method or a laser deposition method using a polycrystalline sintered body having an InGaO 3 (ZnO) 4 composition as a target.
  • the insulating layer 5 (first insulating layer) is disposed on the oxide semiconductor layer 4. Specifically, the insulating layer 5 is formed over the gate insulating layer 3 so as to cover the oxide semiconductor layer 4. In this embodiment, the insulating layer 5 functions as a protective film (channel protective layer) that protects the channel region of the oxide semiconductor layer 4. In the present embodiment, the insulating layer 5 is an interlayer insulating film formed on the entire upper surface of the substrate 1. The film thickness of the insulating layer 5 is, for example, about 50 nm to 500 nm.
  • the insulating layer 5 is made of a material having electrical insulation properties, and is, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a single layer film of an aluminum oxide film, or a laminated film of these oxide films. .
  • an opening is formed in the insulating layer 5 so as to penetrate a part of the insulating layer 5.
  • the oxide semiconductor layer 4 is connected to the source electrode 6S and the drain electrode 6D through the opening of the insulating layer 5.
  • the source electrode 6 ⁇ / b> S and the drain electrode 6 ⁇ / b> D are formed in a predetermined shape so that at least a part thereof is located above the insulating layer 5 and is connected to the oxide semiconductor layer 4.
  • the source electrode 6S and the drain electrode 6D are disposed on the insulating layer 5 so as to be spaced apart from each other in the horizontal direction (substrate horizontal direction) with respect to the substrate 1 and opposed to each other. It is connected to the oxide semiconductor layer 4 through the formed opening.
  • the film thickness of the source electrode 6S and the drain electrode 6D is, for example, about 100 nm to 500 nm.
  • the source electrode 6S and the drain electrode 6D are electrodes having a single layer structure or a multilayer structure of a conductive film made of a conductive material or an alloy thereof.
  • the material of the source electrode 6S and the drain electrode 6D for example, aluminum, tantalum, molybdenum, tungsten, silver, copper, titanium, or chromium is used.
  • the source electrode 6S and the drain electrode 6D are electrodes having a three-layer structure in which a molybdenum film (Mo film), a copper film (Cu film), and a copper manganese alloy film (CuMn film) are formed in order from the bottom.
  • Mo film molybdenum film
  • Cu film copper film
  • CuMn film copper manganese alloy film
  • the resistance of the source electrode 6S and the drain electrode 6D can be reduced, and the source electrode 6S and the drain electrode 6D The resistance of the wiring in the same layer can be reduced.
  • the insulating layer 7 (second insulating layer) is a passivation film, and is formed on the insulating layer 5 so as to cover the source electrode 6S and the drain electrode 6D.
  • the insulating layer 7 has a three-layer structure, and includes a first insulating film 71, a second insulating film 72, and a third insulating film 73.
  • the first insulating film 71 is formed on the insulating layer 5 so as to cover the source electrode 6S and the drain electrode 6D.
  • the first insulating film 71 is preferably a film having good adhesion to the source electrode 6S and the drain electrode 6D and having a low hydrogen content in the film.
  • the insulating layer 7 is used as an interlayer insulating film, contact holes are formed in the insulating layer 7 and wirings, electrodes, and the like are connected to the source electrode 6S and the drain electrode 6D.
  • the film can ensure workability by etching. Therefore, for example, a silicon oxide film is preferably used as the first insulating film 71.
  • the film thickness of the first insulating film 71 is, for example, about 50 nm to 500 nm.
  • the second insulating film 72 is formed on the first insulating film 71.
  • the second insulating film 72 has a hydrogen barrier property that suppresses permeation of hydrogen in order to suppress entry of hydrogen into the oxide semiconductor layer 4 and suppress resistance reduction of the oxide semiconductor layer 4 due to hydrogen. It may be a film, and, similarly to the first insulating film 71, it may be a film that can ensure workability by etching. Therefore, for example, an aluminum oxide film (alumina film) is preferably used as the second insulating film 72.
  • the film density may is 2.80 g / cm 3 or more 3.25 g / cm 3 or less.
  • the film density of the aluminum oxide film may be 2.80 g / cm 3 or more.
  • a sufficient hydrogen barrier property can be secured for the oxide semiconductor layer 4 that is an IGZO film.
  • the film density of the aluminum oxide film is 3.25 g / cm 3 or less, workability by etching can be ensured.
  • film density of the aluminum oxide film may further When it is 2.85 g / cm 3 or more 2.95 g / cm 3 or less.
  • the film density is deposited in 2.80 g / cm 3 or more 3.25 g / cm 3 or less in the range aluminum oxide film may if the film thickness of the aluminum oxide film is 3nm or 30nm or less,
  • the refractive index of the aluminum oxide film is preferably from 1.58 to 1.66.
  • the aluminum oxide film is expressed by a composition formula of AlO x, and the number of oxygen atoms x is preferably 1.5 ⁇ x ⁇ 2.0.
  • the aluminum oxide film having a stoichiometric composition is Al 2 O 3 and the number of oxygen atoms x is 1.5. In this case, the Al 2 O 3 aluminum oxide film has a crystal structure.
  • AlO x aluminum oxide film in which the number of oxygen atoms x is 1.5 ⁇ x ⁇ 2.0
  • the aluminum oxide constituting the aluminum oxide film has an amorphous structure.
  • the etchant used for wet etching for example, phosphoric acid (HPO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water is used. It becomes easy to react with (mixed chemical). For this reason, an aluminum oxide film in which aluminum oxide has an amorphous structure is improved in etching processability than an aluminum oxide film having a crystalline structure. Therefore, in the aluminum oxide film represented by AlO x , the number of oxygen atoms x is preferably 1.5 ⁇ x ⁇ 2.0, and more preferably 1.79 ⁇ x ⁇ 1.85.
  • the third insulating film 73 is formed on the second insulating film 72.
  • the third insulating film 73 is preferably a film having a barrier property against moisture and the like in order to suppress the ingress of moisture and oxygen into the lower layer, and is etched similarly to the first insulating film 71. It is preferable that the film can ensure the workability of the film. Therefore, as the third insulating film 73, for example, a silicon nitride film, a silicon oxide film, a single layer film of a silicon oxynitride film, or a stacked film in which a plurality of these films are stacked may be used.
  • the film thickness of the third insulating film 73 is, for example, about 50 nm to 700 nm.
  • a silicon oxide film is used as the first insulating film 71
  • an aluminum oxide film is used as the second insulating film 72
  • a silicon nitride film is used as the third insulating film 73.
  • the oxide semiconductor layer 4 in the TFT is patterned into a predetermined shape by, for example, the method shown in FIG.
  • FIG. 2 is a diagram for explaining a method for forming an oxide semiconductor layer in a TFT.
  • a gate insulating layer 3 is formed so as to cover the gate electrode 2 formed on the substrate 1.
  • the gate insulating layer 3 is a silicon oxide film, for example, and can be formed by a plasma CVD (Chemical Vapor Deposition) method.
  • an oxide semiconductor film 4 a is formed on the gate insulating layer 3.
  • an IGZO film is formed as the oxide semiconductor film 4a over the entire surface of the gate insulating layer 3 by a sputtering method.
  • a resist R having a predetermined shape is formed on the oxide semiconductor film 4a.
  • the resist R is, for example, a photosensitive resin material, and the resist R having a predetermined shape can be formed by exposing and developing the resist film formed on the entire surface of the oxide semiconductor film 4a.
  • the oxide semiconductor film 4a is processed into a predetermined shape by etching the oxide semiconductor film 4a using the resist R as a mask.
  • the island-shaped oxide semiconductor layer 4 can be formed at a position facing the gate electrode 2. Etching is, for example, wet etching.
  • the resist R is removed. At this time, the surface of the oxide semiconductor layer 4 is exposed by removing the resist R.
  • an insulating layer 5 such as a silicon oxide film is formed on the gate insulating layer 3 so as to cover the oxide semiconductor layer 4. After that, contact holes are formed in the insulating layer 5 to form source and drain electrodes.
  • a TFT can be manufactured in this way.
  • some processes are performed between the formation of the oxide semiconductor film 4a and the covering of the insulating layer.
  • the inventor of the present application considers that these standby times (surface exposure time of the oxide semiconductor layer 4) may affect the threshold voltage (Vth) of the TFT, and how many times after the oxide semiconductor film 4a is formed.
  • Vth threshold voltage
  • FIG. 3A to 3C are data relating to the TFT manufactured by the method shown in FIG. 2, and FIG. 3A shows the waiting time from the formation of the oxide semiconductor film 4a to the covering with the insulating layer 5 and the TFT threshold value. The relationship with voltage is shown.
  • FIG. 3B shows the relationship between the standby time from the etching of the oxide semiconductor film 4a to the covering with the insulating layer 5 and the threshold voltage of the TFT.
  • FIG. 3C shows the relationship between the standby time from when the resist R is removed and the oxide semiconductor layer 4 is exposed until it is covered with the insulating layer 5 and the threshold voltage of the TFT.
  • an IGZO film is used as the oxide semiconductor film 4a.
  • the oxide semiconductor film 4a is etched and then the resist R is removed to expose the oxide semiconductor layer 4 (FIG. 2E), and then the oxide semiconductor layer 4 It was found that there is a correlation between the waiting time until the insulating layer 5 is coated with the threshold voltage of the TFT using the oxide semiconductor layer 4.
  • the threshold voltage (Vth) of the TFT increases as the standby time from when the oxide semiconductor layer 4 is exposed to when the oxide semiconductor layer 4 is covered with the insulating layer 5 increases. It was. An increase in the threshold voltage of the TFT causes a decrease in display uniformity and reliability of the display panel, and also causes an increase in power consumption.
  • the threshold voltage of the TFT is in the standby time after the oxide semiconductor film 4a is formed (after sputtering) and after the oxide semiconductor film 4a is etched. Since the threshold voltage of the TFT depends on the standby time after the resist R is removed (peeled), the surface state of the oxide semiconductor layer 4 is reset by the removal of the resist R. Conceivable.
  • the inventors of the present application consider that the fluctuation of the threshold voltage of the TFT is caused by the surface state of the oxide semiconductor film, and pay attention to the contact angle as an index of the surface state of the oxide semiconductor film which is an IGZO film.
  • An experiment was conducted on the relationship between the surface exposure time of the oxide and the contact angle of the surface of the oxide semiconductor film. As a result, it was found that there is a correlation as shown in FIG. 4 between the surface exposure time of the oxide semiconductor film and the contact angle of the surface of the oxide semiconductor film.
  • FIG. 4 shows the relationship between the surface exposure time of the oxide semiconductor film and the contact angle of the surface of the oxide semiconductor film. Note that in FIG. 4, an IGZO film is used as the oxide semiconductor film. In addition, the surface exposure time of the oxide semiconductor film is an air standing time after the oxide semiconductor film is formed.
  • the contact angle increases as the surface exposure time of the oxide semiconductor film increases.
  • the contact angle is a contact angle with respect to water and was measured using a contact angle meter.
  • FIG. 5 shows the relationship between the contact angle of the surface of the oxide semiconductor film and the threshold voltage of the TFT.
  • the surface exposure of the oxide semiconductor layer is similarly performed on the oxide semiconductor layer after the oxide semiconductor film is etched.
  • the contact angle increases.
  • the threshold voltage of the TFT also increases.
  • the present disclosure is based on a new finding that has not existed before that there is a correlation between the contact angle of the surface of the oxide semiconductor film (oxide semiconductor layer) made of IGZO and the threshold voltage of the TFT.
  • the inventor of the present application has found that the threshold voltage of the TFT can be controlled by monitoring the contact angle of the surface of the oxide semiconductor film (oxide semiconductor layer) made of IGZO.
  • the contact angle of an oxide semiconductor film (oxide semiconductor layer) made of IGZO is measured, and the surface of the oxide semiconductor film (oxide semiconductor layer) that has been measured and calculated in advance as reference data is measured.
  • the contact angle of the oxide semiconductor film (oxide semiconductor layer) actually measured in the TFT manufacturing process is within a predetermined range or a predetermined value.
  • the threshold voltage of the TFT is controlled by determining whether or not the threshold value is exceeded.
  • the threshold voltage of the TFT can be controlled as desired by measuring the contact angle of the oxide semiconductor film (oxide semiconductor layer) in-line and feeding it back to the process.
  • FIGS. 6A to 6L are cross-sectional views of each step in the method of manufacturing the thin film transistor according to the embodiment.
  • the manufacturing method of the thin film transistor 10 in this embodiment is a manufacturing method of a thin film transistor including the thin film transistor 10 in which the channel layer is the oxide semiconductor layer 4, the step of forming the oxide semiconductor layer 4, and the oxide semiconductor layer 4. And a control step of controlling the threshold voltage of the thin film transistor 10 based on the contact angle of the surface.
  • a substrate 1 is prepared, and a gate electrode 2 having a predetermined shape is formed above the substrate 1.
  • a glass substrate is prepared as the substrate 1
  • a gate metal film is formed on the glass substrate by a sputtering method, and the gate metal film is processed using a photolithography method and a wet etching method, whereby a predetermined shape is obtained.
  • the gate electrode 2 is formed.
  • an undercoat layer is formed on the surface of the substrate 1, the gate electrode 2 is formed on the undercoat layer.
  • a gate insulating layer 3 is formed on the gate electrode 2.
  • a film is formed on the entire upper surface of the substrate 1 so as to cover the gate electrode 2.
  • the gate insulating layer 3 is, for example, a silicon oxide film.
  • a silicon oxide film can be formed by a plasma CVD method using silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as an introduction gas.
  • the gate insulating layer 3 may be a single layer film or a laminated film.
  • a stacked film in which a silicon nitride film and a silicon oxide film are sequentially formed can be used as the gate insulating layer 3.
  • the silicon nitride film can be formed by a plasma CVD method using, for example, silane gas (SiH 4 ), ammonia gas (NH 3 ), and nitrogen gas (N 2 ) as introduction gases.
  • the oxide semiconductor film 4 a is formed over the substrate 1. Specifically, the oxide semiconductor film 4 a is formed over the gate insulating layer 3.
  • the oxide semiconductor film 4a is an IGZO film made of, for example, InGaZnO X and can be formed by a sputtering method.
  • argon (Ar) gas as an inert gas flows into the vacuum chamber and a gas containing oxygen (O 2 ) as a reactive gas flows, and a voltage with a predetermined power density is applied to the target material.
  • the oxide semiconductor film 4a made of an amorphous IGZO film can be formed on the gate insulating layer 3.
  • the oxide semiconductor layer 4 having a predetermined shape is formed by patterning the oxide semiconductor film 4a.
  • the patterning of the oxide semiconductor film 4a can be performed using a photolithography method and an etching method.
  • a resist R having a predetermined shape is formed on the oxide semiconductor film 4a.
  • the resist R is, for example, a photosensitive resin material, and the resist R having a predetermined shape can be formed by exposing and developing the resist film formed on the entire surface of the oxide semiconductor film 4a. Specifically, the resist film is exposed and developed so as to leave the resist R at least at a position facing the gate electrode 2.
  • the oxide semiconductor film 4a is etched using the resist R as a mask. Accordingly, the oxide semiconductor film 4a in a region where the resist R is not formed is removed by etching, and the oxide semiconductor film 4a is processed, so that the oxide semiconductor layer 4 having a predetermined shape can be formed. Specifically, the island-shaped oxide semiconductor layer 4 is formed so as to include a position facing the gate electrode 2.
  • Etching is, for example, wet etching.
  • a chemical solution in which phosphoric acid (H 3 PO 4 ), nitric acid (HNO 3 ), acetic acid (CH 3 COOH), and water are mixed is used. Use it.
  • the resist R is removed (peeled).
  • the resist R can be removed with a stripping solution.
  • the surface of the oxide semiconductor layer 4 is exposed by removing the resist R. Thereby, the oxide semiconductor layer 4 having a predetermined shape can be formed.
  • the threshold voltage of the TFT is controlled based on the contact angle of the surface of the oxide semiconductor layer 4 (control process).
  • the threshold voltage of the TFT is controlled based on the correlation (for example, FIG. 5) between the contact angle of the surface of the oxide semiconductor layer and the threshold voltage of the TFT calculated in advance.
  • control step includes a contact angle measurement step of measuring the contact angle of the surface of the oxide semiconductor layer 4 and whether or not the measured contact angle is within a predetermined range or less than a predetermined value (specified value).
  • the contact angle meter 20 is used to measure the contact angle of the surface of the oxide semiconductor layer 4 exposed by removing the resist R (contact angle measurement). Step), and then, it is determined whether or not the measured contact angle is within a predetermined range or less than a predetermined value (determination step).
  • the threshold voltage (Vth) of a TFT to be manufactured is set to about 2 V
  • the contact angle of the surface of the oxide semiconductor layer 4 is about 38 as illustrated in FIG. Judgment is made based on whether the temperature is below °.
  • the surface of the oxide semiconductor layer 4 is cleaned with the cleaning liquid 30 as shown in FIG. 6H (cleaning step).
  • the surface of the oxide semiconductor layer 4 can be cleaned (alkali cleaning) using an alkaline solution as the cleaning liquid 30.
  • an insulating layer 5 is formed on the oxide semiconductor layer 4.
  • the insulating layer 5 is formed over the entire surface of the gate insulating layer 3 so as to cover the oxide semiconductor layer 4.
  • the insulating layer 5 is, for example, a silicon oxide film.
  • a silicon oxide film can be formed by a plasma CVD method using silane gas (SiH 4 ) and nitrous oxide gas (N 2 O) as an introduction gas.
  • a contact hole CH (opening) is formed in the insulating layer 5.
  • the contact hole CH is formed by removing a part of the insulating layer 5 using a photolithography method and an etching method so that a part of the oxide semiconductor layer 4 is exposed.
  • the contact hole CH can be formed in the silicon oxide film by a dry etching method using a reactive ion etching (RIE) method.
  • RIE reactive ion etching
  • carbon tetrafluoride (CF 4 ) and oxygen gas (O 2 ) can be used as the etching gas.
  • the contact hole CH is formed over a region to be a source contact region and a drain contact region of the oxide semiconductor layer 4.
  • a source electrode 6S and a drain electrode 6D having a predetermined shape are formed so as to be connected to the oxide semiconductor layer 4.
  • a source / drain metal film is formed on the insulating layer 5 by a sputtering method so as to fill the contact hole CH of the insulating layer 5, and then the source / drain metal film is formed using a photolithography method and an etching method.
  • a source electrode 6S and a drain electrode 6D having a predetermined shape can be formed.
  • a metal film having a three-layer structure of a Mo film, a Cu film, and a CuMn film can be used.
  • wet etching of a source / drain metal film made of a Mo film, a Cu film, and a CuMn film can be performed using, for example, a chemical solution in which a hydrogen peroxide solution (H 2 O 2 ) and an organic acid are mixed.
  • an insulating layer 7 is formed on the substrate 1 on which the source electrode 6S and the drain electrode 6D are formed.
  • an insulating layer 7 having a three-layer structure including a first insulating film 71, a second insulating film 72, and a third insulating film 73 is formed.
  • the first insulating film 71 is a silicon oxide film
  • the second insulating film 72 is an aluminum oxide film
  • the third insulating film 73 is a silicon nitride film, and these are sequentially deposited. Yes.
  • the first insulating film 71 which is a silicon oxide film, can be formed by, for example, plasma CVD.
  • the second insulating film 72 which is an aluminum oxide film, is formed by sputtering, for example.
  • an aluminum oxide film can be formed by performing sputtering using aluminum as a target and argon gas and oxygen gas as process gases. Note that aluminum oxide may be used as a target. In this case, argon gas is used as the process gas.
  • the third insulating film 73 which is a silicon nitride film, can be formed by plasma CVD or the like, for example.
  • the thin film transistor 10 can be manufactured. After that, if necessary, a contact hole may be formed in the insulating layer 7 to form an electrode or a wiring, or a passivation film may be formed on the insulating layer 7. Further, heat treatment (annealing) may be performed at a temperature exceeding 290 ° C. in order to repair oxygen vacancies in the oxide semiconductor layer 4 and stabilize the characteristics of the oxide semiconductor layer 4.
  • the method for manufacturing the thin film transistor 10 includes the control step of controlling the threshold voltage of the thin film transistor 10 based on the contact angle of the surface of the oxide semiconductor layer 4 made of IGZO. Yes.
  • the threshold voltage of the thin film transistor 10 is controlled by performing inline process management using the contact angle of the surface of the oxide semiconductor layer 4 made of IGZO. Thereby, the thin film transistor 10 having desired performance can be easily manufactured.
  • the contact angle of the surface of the oxide semiconductor layer 4 made of IGSO is measured, and when the measured contact angle exceeds a predetermined range or a predetermined value, the oxide semiconductor layer 4 The surface is cleaned. Thereby, the thin film transistor 10 having desired performance as designed can be manufactured.
  • FIG. 7 is a diagram for explaining the change in the surface state of the oxide semiconductor layer when left in the atmosphere and the surface cleaning of the oxide semiconductor layer.
  • oxide semiconductor layer 4 (IGZO film) immediately after the etching process shown in FIG. 6F, In, Ga, and Zn are bonded to oxygen at an equal ratio and oxygen vacancies are generated at an equal ratio. That is, the oxide semiconductor layer 4 immediately after the etching process has a uniform film quality.
  • Ga—O bond is stronger than the In—O bond and the Zn—O bond, so that the oxygen deficiency of Ga fills preferentially over In and Zn on the surface of the oxide semiconductor layer 4, and In and Zn This is probably because Ga—O bonds are increased on the surface of the oxide semiconductor layer 4 as a result of Ga depriving of oxygen.
  • the bond energy of the Ga—O bond is 374 (kJmol ⁇ 1 ) and the bond energy of the In—O bond is 346 (kJmol ⁇ 1 ), but the bond energy of the Zn—O bond is 250 (kJmol ⁇ 1). ).
  • the Ga excess layer 41 is locally generated on the surface of the oxide semiconductor layer 4.
  • the composition of the oxide semiconductor layer 4 is changed, and the threshold voltage (Vth) of the TFT is positively shifted.
  • Vth threshold voltage
  • the measured contact angle exceeds a predetermined range or a predetermined value due to an excess of the standby time or an environmental change at the time of standby, as shown in FIG.
  • the surface of the oxide semiconductor layer 4 is cleaned (alkali cleaning) using the solution. Thereby, the Ga excess layer 41 which is the surface layer of the oxide semiconductor layer 4 can be selectively removed, and the surface state of the oxide semiconductor layer 4 can be reset.
  • IGZO and In—O are insoluble in an alkaline solution, but Ga—O and Zn—O are dissolved in an alkaline solution. Therefore, as shown in FIG.
  • the non-uniform composition region such as the Ga excess layer 41 containing a large amount of Ga—O bonds formed on the surface layer of the semiconductor layer 4 is etched away by an alkali solution, and the surface of the uniform composition IGZO film is exposed, and the IGZO by the alkali solution is exposed. Film etching stops. Thereby, it is considered that the threshold voltage (Vth) characteristics of the TFT are restored.
  • the thin film transistor 10 having desired TFT characteristics as designed can be obtained.
  • FIG. 8 is a partially cutaway perspective view of the organic EL display device according to the embodiment.
  • FIG. 9 is a perspective view illustrating an example of a pixel bank of the organic EL display device according to the embodiment.
  • the above-described thin film transistor 10 can be used as a switching element or a driving element of an active matrix substrate in an organic EL display device.
  • the organic EL display device 100 includes a TFT substrate (TFT array substrate) 110 on which a plurality of thin film transistors (not shown) are arranged, an anode 131 as a lower electrode, and an organic material. It is composed of a laminated structure of an EL layer 132 that is a light emitting layer and an organic EL element (light emitting portion) 130 that includes a cathode 133 that is a transparent upper electrode.
  • the organic EL display device 100 in this embodiment is a top emission type, and the anode 131 is a reflective electrode.
  • the organic EL display device 100 is not limited to the top emission type, and may be a bottom emission type.
  • the TFT substrate 110 has a plurality of pixels 120 arranged in a matrix, and each pixel 120 is provided with a pixel circuit.
  • the organic EL element 130 is formed corresponding to each of the plurality of pixels 120, and the light emission of each organic EL element 130 is controlled by a pixel circuit provided in each pixel 120.
  • the organic EL element 130 is formed on an interlayer insulating film (planarization layer) formed so as to cover a plurality of thin film transistors.
  • the organic EL element 130 has a configuration in which an EL layer 132 is disposed between the anode 131 and the cathode 133.
  • a hole transport layer is further stacked between the anode 131 and the EL layer 132, and an electron transport layer is further stacked between the EL layer 132 and the cathode 133.
  • another functional layer such as a hole injection layer or an electron injection layer may be provided between the anode 131 and the cathode 133.
  • each pixel 120 is driven and controlled by each pixel circuit.
  • the TFT substrate 110 includes a plurality of gate wirings (scanning lines) 140 arranged along the row direction of the pixels 120 and the column direction of the pixels 120 so as to intersect the gate wirings 140.
  • a plurality of source wirings (signal wirings) 150 arranged along the lines and a plurality of power source wirings (not shown in FIG. 8) arranged in parallel with the source wirings 150 are formed.
  • Each pixel 120 is partitioned by, for example, an orthogonal gate wiring 140 and a source wiring 150.
  • the gate wiring 140 is connected to the gate electrode of the thin film transistor operating as a switching element included in each pixel circuit for each row.
  • the source wiring 150 is connected to the source electrode of the thin film transistor operating as a switching element included in each pixel circuit for each column.
  • the power supply wiring is connected to the drain electrode of the thin film transistor operating as a driving element included in each pixel circuit for each column.
  • each pixel 120 of the organic EL display device 100 is composed of sub-pixels 120R, 120G, and 120B of three colors (red, green, and blue), and these sub-pixels 120R, 120G, and 120B. Are arranged in a matrix.
  • the sub-pixels 120R, 120G, and 120B are separated from each other by the bank 121.
  • the banks 121 are formed in a lattice shape so that the ridges extending in parallel to the gate wiring 140 and the ridges extending in parallel to the source wiring 150 intersect each other.
  • Each of the portions surrounded by the protrusions (that is, the opening of the bank 121) and each of the sub-pixels 120R, 120G, and 120B have a one-to-one correspondence.
  • the bank 121 is a pixel bank, but may be a line bank.
  • the anode 131 is formed for each of the sub-pixels 120R, 120G, and 120B on the interlayer insulating film (flattening layer) on the TFT substrate 110 and in the opening of the bank 121.
  • the EL layer 132 is formed for each of the sub-pixels 120R, 120G, and 120B on the anode 131 and in the opening of the bank 121.
  • the transparent cathode 133 is continuously formed on the plurality of banks 121 so as to cover all the EL layers 132 (all the sub-pixels 120R, 120G, and 120B).
  • the pixel circuit is provided for each of the sub-pixels 120R, 120G, and 120B, and each of the sub-pixels 120R, 120G, and 120B and the corresponding pixel circuit are electrically connected by a contact hole and a relay electrode. Yes.
  • the sub-pixels 120R, 120G, and 120B have the same configuration except that the emission color of the EL layer 132 is different.
  • FIG. 10 is an electric circuit diagram illustrating a configuration of a pixel circuit in the organic EL display device according to the embodiment. Note that the pixel circuit is not limited to the configuration shown in FIG.
  • the pixel circuit in each pixel 120 includes a thin film transistor SwTr that operates as a switching element, a thin film transistor DrTr that operates as a drive element, and a capacitor C that stores data to be displayed on the corresponding pixel 120. Composed.
  • the thin film transistor SwTr is a switching transistor for selecting the pixel 120
  • the thin film transistor DrTr is a drive transistor for driving the organic EL element 130.
  • the thin film transistor SwTr includes a gate electrode G1 connected to the gate wiring 140, a source electrode S1 connected to the source wiring 150, a drain electrode D1 connected to the capacitor C and the gate electrode G2 of the thin film transistor DrTr, and a channel layer (FIG. Not shown).
  • a predetermined voltage is applied to the connected gate wiring 140 and source wiring 150
  • the voltage applied to the source wiring 150 is stored in the capacitor C as a data voltage.
  • the thin film transistor DrTr includes a gate electrode G2 connected to the drain electrode D1 of the thin film transistor SwTr and the capacitor C, a drain electrode D2 connected to the power supply wiring 160 and the capacitor C, and a source electrode connected to the anode 131 of the organic EL element 130. It is comprised by S2 and a semiconductor film (not shown).
  • the thin film transistor DrTr supplies a current corresponding to the data voltage held by the capacitor C from the power supply wiring 160 to the anode 131 of the organic EL element 130 through the source electrode S2. Thereby, in the organic EL element 130, a drive current flows from the anode 131 to the cathode 133, and the EL layer 132 emits light.
  • the organic EL display device 100 having the above configuration employs an active matrix system in which display control is performed for each pixel 120 located at the intersection of the gate wiring 140 and the source wiring 150. Thereby, the corresponding organic EL element 130 selectively emits light by the thin film transistors SwTr and DrTr of each pixel 120 (each sub-pixel 120R, 120G, 120B), and a desired image is displayed.
  • the thin film transistor 10 in the above embodiment is used in the organic EL display device 100 in the present embodiment, a display device having excellent display performance can be realized.
  • the thin film transistor 10 is a bottom gate type, but the technology of the present disclosure can also be applied to a top gate type thin film transistor.
  • the thin film transistor 10 is a channel etching stopper type (channel protection type), but the technique of the present disclosure can also be applied to a channel etching type thin film transistor.
  • the thin film transistor in the above embodiment can also be applied to another display device such as a liquid crystal display device.
  • the display device can be used as a flat panel display.
  • a display device such as an organic EL display device can be used as a display panel of any electronic device such as a television set, a personal computer, or a mobile phone.
  • it is suitable for a large-screen and high-definition display device.
  • the technique disclosed herein can be widely used in a thin film transistor using an oxide semiconductor, a manufacturing method thereof, a display device such as an organic EL display device using the thin film transistor, and the like.

Abstract

　チャネル層が酸化物半導体層（４）である薄膜トランジスタ（１０）を備える薄膜トランジスタ（１０）の製造方法であって、酸化物半導体層（４）を形成する工程と、酸化物半導体層（４）の表面の接触角に基づいて薄膜トランジスタ（１０）の閾値電圧を制御する制御工程とを含む。

Description

薄膜トランジスタの製造方法
　本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関し、より詳しくは、チャネル層が酸化物半導体層である薄膜トランジスタの製造方法に関する。
　液晶表示装置や有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等のアクティブマトリクス方式の表示装置では、スイッチング素子又は駆動素子としてＴＦＴが形成されたＴＦＴ基板が用いられる。例えば、特許文献１には、ＴＦＴ基板を用いたアクティブマトリクス方式の有機ＥＬ表示装置が開示されている。
　ＴＦＴのチャネル層は、ゲート電極に印加される電圧によってキャリアの移動が制御されるチャネル領域を有する。チャネル層の材料としては、シリコン等の種々の半導体材料が検討されている。
　近年、透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ　Ａｍｏｒｐｈｏｕｓ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等の酸化物半導体をチャネル層に用いた酸化物半導体ＴＦＴの開発が進められている。例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）の金属酸化物（ＩＧＺＯ）からなるＴＡＯＳをチャネル層に用いた酸化物半導体ＴＦＴが実用化されている。
特開２０１０－２７５８４号公報
　しかしながら、チャネル層がＩＧＺＯからなる酸化物半導体によって構成されたＴＦＴでは、所望の性能を得ることが難しいという課題がある。
　本開示の技術は、所望の性能を有するＴＦＴの製造方法を提供することを目的とする。
　上記目的を達成するために、薄膜トランジスタの製造方法の一態様は、チャネル層が酸化物半導体層である薄膜トランジスタの製造方法であって、インジウム、ガリウム及び亜鉛の金属酸化物からなる前記酸化物半導体層を形成する工程と、前記酸化物半導体層の表面の接触角に基づいて前記薄膜トランジスタの閾値電圧を制御する制御工程とを含むことを特徴とする。
　所望の性能を有するＴＦＴを実現できる。
図１は、実施の形態に係る薄膜トランジスタの断面図である。 図２は、ＴＦＴにおける酸化物半導体層の形成方法を説明するための図である。 図３Ａは、酸化物半導体膜を成膜してから絶縁層で被覆するまでの待機時間とＴＦＴの閾値電圧との関係を示す図である。 図３Ｂは、酸化物半導体膜をエッチング加工してから絶縁層で被覆するまでの待機時間とＴＦＴの閾値電圧との関係を示す図である。 図３Ｃは、レジストを除去して酸化物半導体層が露出してから絶縁層で被覆するまでの待機時間とＴＦＴの閾値電圧との関係を示す図である。 図４は、酸化物半導体膜の表面露出時間と酸化物半導体膜の表面の接触角との間の関係を示す図である。 図５は、酸化物半導体膜の表面の接触角とＴＦＴの閾値電圧との関係を示す図である。 図６Ａは、実施の形態に係るＴＦＴの製造方法におけるゲート電極形成工程の断面図である。 図６Ｂは、実施の形態に係るＴＦＴの製造方法におけるゲート絶縁層形成工程の断面図である。 図６Ｃは、実施の形態に係るＴＦＴの製造方法における酸化物半導体膜成膜工程の断面図である。 図６Ｄは、実施の形態に係るＴＦＴの製造方法におけるレジスト形成工程の断面図である。 図６Ｅは、実施の形態に係るＴＦＴの製造方法における酸化物半導体膜加工工程の断面図である。 図６Ｆは、実施の形態に係るＴＦＴの製造方法におけるレジスト除去工程の断面図である。 図６Ｇは、実施の形態に係るＴＦＴの製造方法における接触角測定工程の断面図である。 図６Ｈは、実施の形態に係るＴＦＴの製造方法における酸化物半導体層洗浄工程の断面図である。 図６Ｉは、実施の形態に係るＴＦＴの製造方法における絶縁層形成工程の断面図である。 図６Ｊは、実施の形態に係るＴＦＴの製造方法におけるコンタクトホール形成工程の断面図である。 図６Ｋは、実施の形態に係るＴＦＴの製造方法におけるソース電極及びドレイン電極形成工程の断面図である。 図６Ｌは、実施の形態に係るＴＦＴの製造方法における絶縁層形成工程の断面図である。 図７は、大気放置したときの酸化物半導体層の表面状態の変化と当該酸化物半導体層の表面洗浄とを説明するための図である。 図８は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。 図９は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。 図１０は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。
　以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程（ステップ）、工程の順序等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
　（実施の形態）
　［薄膜トランジスタの構成］
　まず、実施の形態に係る薄膜トランジスタ１０の構成について、図１を用いて説明する。図１は、実施の形態に係る薄膜トランジスタの断面図である。
　図１に示すように、薄膜トランジスタ１０は、酸化物半導体をチャネル層とする酸化物半導体ＴＦＴであって、基板１と、ゲート電極２と、ゲート絶縁層３と、酸化物半導体層４と、絶縁層５と、ソース電極６Ｓ及びドレイン電極６Ｄと、絶縁層７とを備える。本実施の形態における薄膜トランジスタ１０は、チャネル保護型でボトムゲート型のＴＦＴであり、また、トップコンタクト構造が採用されている。
　以下、本実施の形態に係る薄膜トランジスタ１０の各構成要素について詳述する。
　基板１は、絶縁材料からなる絶縁基板であり、例えば、石英ガラス、無アルカリガラス又は高耐熱性ガラス等のガラス材料で構成されるガラス基板である。基板１は、例えば、Ｇ８ガラス基板である。
　なお、基板１は、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１は、リジッド基板ではなく、フレキシブル基板であってもよい。また、基板１の表面にアンダーコート層を形成してもよい。
　ゲート電極２は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極であり、基板１の上方に所定形状で形成される。ゲート電極２の膜厚は、例えば、２０ｎｍ～５００ｎｍ程度である。
　ゲート電極２の材料としては、例えば、モリブデン、アルミニウム、銅、タングステン、チタン、マンガン、クロム、タンタル、ニオブ、銀、金、プラチナ、パラジウム、インジウム、ニッケル、ネオジム等の金属、又は、これらの中から選ばれる金属の合金（例えばモリブデンタングステン）が用いられる。
　なお、ゲート電極２の材料は、これらに限るものではなく、酸化インジウムスズ（ＩＴＯ）、アルミニウムドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）等の導電性金属酸化物、又は、ポリチオフェンやポリアセチレン等の導電性高分子材料等を用いることもできる。また、膜の密着性を高めるために、酸化物との密着性が良い金属として、例えばチタン、アルミニウム、金等を用いて、これらの金属を挟んだ積層体をゲート電極２として用いることもできる。
　ゲート絶縁層（ゲート絶縁膜）３は、ゲート電極２と酸化物半導体層４との間に配置される。本実施の形態において、ゲート絶縁層３は、ゲート電極２の上方に位置するように配置される。例えば、ゲート絶縁層３は、ゲート電極２が形成された基板１上の全面にゲート電極２を覆うように成膜される。ゲート絶縁層３の膜厚は、例えば５０ｎｍ～３００ｎｍ程度である。
　ゲート絶縁層３は、電気絶縁性を有する材料から構成され、一例として、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜である。
　酸化物半導体層４は、ゲート電極２の上方において、ゲート絶縁層３上に所定形状で形成される。例えば、酸化物半導体層４は、ゲート絶縁層３上に島状に形成される。本実施の形態において、酸化物半導体層４は、薄膜トランジスタ１０のチャネル層である。つまり、酸化物半導体層４は、ゲート絶縁層３を挟んでゲート電極２と対向するチャネル領域を含む半導体層である。酸化物半導体層４の膜厚は、例えば、１０ｎｍ～２００ｎｍである。
　酸化物半導体層４は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を含む金属酸化物からなる酸化物半導体（酸化インジウムガリウム亜鉛）によって構成されている。本実施の形態において、酸化物半導体層４は、透明アモルファス酸化物半導体（ＴＡＯＳ）であり、ＩｎＧａＺｎＯｘからなるＩＧＺＯ膜である。
　ＩｎＧａＺｎＯＸの酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）４組成を有する多結晶焼結体をターゲットとして、スパッタリング法やレーザー蒸着法等の気相成膜法により成膜することができる。
　絶縁層５（第１絶縁層）は、酸化物半導体層４上に配置される。具体的には、絶縁層５は、酸化物半導体層４を覆うようにゲート絶縁層３上に成膜される。本実施の形態において、絶縁層５は、酸化物半導体層４のチャネル領域を保護する保護膜（チャネル保護層）として機能する。また、本実施の形態において、絶縁層５は、基板１の上方全面に形成された層間絶縁膜である。絶縁層５の膜厚は、例えば、５０ｎｍ～５００ｎｍ程度である。
　絶縁層５は、電気絶縁性を有する材料から構成され、一例として、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化アルミニウム膜の単層膜、あるいは、これらの酸化膜の積層膜である。
　また、絶縁層５には、当該絶縁層５の一部を貫通するように開口部（コンタクトホール）が形成されている。この絶縁層５の開口部を介して、酸化物半導体層４とソース電極６Ｓ及びドレイン電極６Ｄとが接続されている。
　ソース電極６Ｓ及びドレイン電極６Ｄは、絶縁層５の上方に少なくとも一部が位置し、かつ、酸化物半導体層４と接続されるように所定形状で形成される。具体的には、ソース電極６Ｓ及びドレイン電極６Ｄは、絶縁層５上においては基板１に水平な方向（基板水平方向）に離間して互いに対向して配置されており、かつ、絶縁層５に形成された開口部を介して酸化物半導体層４に接続されている。ソース電極６Ｓ及びドレイン電極６Ｄの膜厚は、例えば１００ｎｍ～５００ｎｍ程度である。
　ソース電極６Ｓ及びドレイン電極６Ｄは、導電性材料又はその合金等からなる導電膜の単層構造又は多層構造の電極である。ソース電極６Ｓ及びドレイン電極６Ｄの材料には、例えば、アルミニウム、タンタル、モリブデン、タングステン、銀、銅、チタン又はクロム等が用いられる。一例として、ソース電極６Ｓ及びドレイン電極６Ｄは、下から順に、モリブデン膜（Ｍｏ膜）、銅膜（Ｃｕ膜）及び銅マンガン合金膜（ＣｕＭｎ膜）が形成された３層構造の電極である。このように、ソース電極６Ｓ及びドレイン電極６Ｄとして低抵抗材料であるＣｕ膜を用いることによって、ソース電極６Ｓ及びドレイン電極６Ｄの低抵抗化を図ることができるとともに、ソース電極６Ｓ及びドレイン電極６Ｄと同層の配線の低抵抗化を図ることができる。
　絶縁層７（第２絶縁層）は、パッシベーション膜であり、ソース電極６Ｓ及びドレイン電極６Ｄを覆うように絶縁層５上に成膜される。本実施の形態において、絶縁層７は、三層構造であり、第１の絶縁膜７１、第２の絶縁膜７２及び第３の絶縁膜７３によって構成されている。
　第１の絶縁膜７１は、ソース電極６Ｓ及びドレイン電極６Ｄを覆うように絶縁層５上に形成される。第１の絶縁膜７１は、ソース電極６Ｓ及びドレイン電極６Ｄとの密着性がよく、膜中に水素の含有量が少ない膜であるとよい。また、絶縁層７を層間絶縁膜として用いて当該絶縁層７にコンタクトホールを形成してソース電極６Ｓ及びドレイン電極６Ｄに配線や電極等を接続する場合もあるので、第１の絶縁膜７１は、さらに、エッチングによる加工性を確保できる膜であるとよい。そのため、第１の絶縁膜７１としては、例えば、酸化シリコン膜を用いるとよい。第１の絶縁膜７１の膜厚は、例えば５０ｎｍ～５００ｎｍ程度である。
　第２の絶縁膜７２は、第１の絶縁膜７１の上に成膜される。第２の絶縁膜７２は、酸化物半導体層４への水素の進入を抑制して水素による酸化物半導体層４の低抵抗化を抑制するために、水素の透過を抑制する水素バリア性を有する膜であるとよく、さらに、第１の絶縁膜７１と同様に、エッチングによる加工性を確保できる膜であるとよい。そのため、第２の絶縁膜７２としては、例えば、酸化アルミニウム膜（アルミナ膜）を用いるとよい。
　第２の絶縁膜７２として酸化アルミニウム膜を用いる場合、膜密度は２．８０ｇ／ｃｍ３以上３．２５ｇ／ｃｍ３以下であるとよい。酸化アルミニウム膜の膜密度を２．８０ｇ／ｃｍ３以上にすることで、ＩＧＺＯ膜である酸化物半導体層４に対して十分な水素バリア性を確保することができる。一方、酸化アルミニウム膜の膜密度を３．２５ｇ／ｃｍ３以下にすることで、エッチングによる加工性を確保することができる。水素バリア性及び加工性の観点から、酸化アルミニウム膜の膜密度は、さらに、２．８５ｇ／ｃｍ３以上２．９５ｇ／ｃｍ３以下であるとよい。
　なお、膜密度が２．８０ｇ／ｃｍ３以上３．２５ｇ／ｃｍ３以下の範囲の酸化アルミニウム膜の成膜するには、酸化アルミニウム膜の膜厚については３ｎｍ以上３０ｎｍ以下であるとよく、また、酸化アルミニウム膜の屈折率については１．５８以上１．６６以下であるとよい。
　また、酸化アルミニウム膜はＡｌＯｘの組成式で表されるが、酸素原子数ｘは、１．５＜ｘ＜２．０であるとよい。化学量論的組成の酸化アルミニウム膜はＡｌ２Ｏ３であり、酸素原子数ｘは１．５である。この場合、Ａｌ２Ｏ３の酸化アルミニウム膜は結晶構造である。一方、酸素原子数ｘが１．５＜ｘ＜２．０である酸化アルミニウム膜（ＡｌＯｘ）では、当該酸化アルミニウム膜を構成する酸化アルミニウムがアモルファス構造である。酸化アルミニウム膜は、膜内に含まれる酸素原子が多いほど、ウェットエッチングする際に用いられるエッチング液（例えば、リン酸（ＨＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液）と反応しやすくなる。そのため、酸化アルミニウムがアモルファス構造となっておる酸化アルミニウム膜の方が、結晶構造の酸化アルミニウム膜よりもエッチングに対する加工性が向上する。したがって、ＡｌＯｘで表される酸化アルミニウム膜において、酸素原子数ｘは、１．５＜ｘ＜２．０であるとよく、１．７９≦ｘ≦１．８５がより好ましい。
　第３の絶縁膜７３は、第２の絶縁膜７２の上に成膜される。第３の絶縁膜７３は、下層への水分や酸素の進入を抑制するために、水分等に対してバリア性を有する膜であるとよく、さらに、第１の絶縁膜７１と同様に、エッチングによる加工性を確保できる膜であるとよい。そのため、第３の絶縁膜７３としては、例えば、窒化シリコン膜、酸化シリコン膜、又は、酸窒化シリコン膜の単層膜、あるいは、これらの膜を複数積層した積層膜を用いるとよい。第３の絶縁膜７３の膜厚は、例えば５０ｎｍ～７００ｎｍ程度である。
　本実施の形態における絶縁層７では、第１の絶縁膜７１として酸化シリコン膜を用い、第２の絶縁膜７２として酸化アルミニウム膜を用い、第３の絶縁膜７３として窒化シリコン膜を用いている。
　［酸化物半導体層の表面状態の分析］
　次に、酸化物半導体層の表面状態の分析結果について、本開示の知見を得るに至った経緯も含めて詳細に説明する。
　ＴＦＴにおける酸化物半導体層４は、例えば図２に示される方法で所定の形状にパターニングされる。図２は、ＴＦＴにおける酸化物半導体層の形成方法を説明するための図である。
　図２の（ａ）に示すように、基板１上に形成されたゲート電極２を覆うようにゲート絶縁層３を成膜する。ゲート絶縁層３は、例えば酸化シリコン膜であり、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜することができる。
　次に、図２の（ｂ）に示すように、ゲート絶縁層３の上に酸化物半導体膜４ａを成膜する。例えば、酸化物半導体膜４ａとしてＩＧＺＯ膜をスパッタリング法によってゲート絶縁層３の全面に成膜する。
　次に、図２の（ｃ）に示すように、酸化物半導体膜４ａ上に所定形状のレジストＲを形成する。レジストＲは例えば感光性樹脂材料であり、酸化物半導体膜４ａの全面に形成したレジスト膜を露光及び現像することによって所定形状のレジストＲを形成することができる。
　次に、図２の（ｄ）に示すように、レジストＲをマスクとして酸化物半導体膜４ａをエッチングすることで酸化物半導体膜４ａを所定の形状に加工する。これにより、ゲート電極２と対向する位置に島状の酸化物半導体層４を形成することができる。エッチングは、例えばウェットエッチングである。
　次に、図２の（ｅ）に示すように、レジストＲを除去する。このとき、レジストＲを除去することによって酸化物半導体層４の表面が露出する。
　次に、図２の（ｆ）に示すように、酸化物半導体層４を覆うようにゲート絶縁層３の上に酸化シリコン膜等の絶縁層５を成膜する。なお、その後、絶縁層５にコンタクトホールを形成してソース電極及びドレイン電極を形成する。
　このようにしてＴＦＴを製造することができるが、図２における酸化物半導体膜４ａの加工プロセスにおいては、酸化物半導体膜４ａを成膜してから絶縁層を被覆するまでの間にいくつかの待機時間が存在する。待機中は、大気中に放置され、製造途中の膜表面が大気に曝される。
　本願発明者は、これらの待機時間（酸化物半導体層４の表面露出時間）がＴＦＴの閾値電圧（Ｖｔｈ）に影響を及ぼすのではないかと考え、酸化物半導体膜４ａを成膜した後のいくつかの待機時間とＴＦＴの閾値電圧との依存性について実験を行った。その結果を図３Ａ、図３Ｂ及び図３Ｃに示す。
　図３Ａ～図３Ｃは、図２に示す方法で製造したＴＦＴに関するデータであり、図３Ａは、酸化物半導体膜４ａを成膜してから絶縁層５で被覆するまでの待機時間とＴＦＴの閾値電圧との関係を示している。また、図３Ｂは、酸化物半導体膜４ａをエッチング加工してから絶縁層５で被覆するまでの待機時間とＴＦＴの閾値電圧との関係を示している。また、図３Ｃは、レジストＲを除去して酸化物半導体層４が露出してから絶縁層５で被覆するまでの待機時間とＴＦＴの閾値電圧との関係を示している。なお、図３Ａ～図３Ｂでは、酸化物半導体膜４ａとしてＩＧＺＯ膜を用いている。
　図３Ａに示すように、酸化物半導体膜４ａを成膜（図２（ｂ））してから酸化物半導体層４を絶縁層５で被覆するまでの待機時間と、当該酸化物半導体層４を用いたＴＦＴの閾値電圧とをプロットしてみたところ、両者の間には相関が無いことが分かった。
　また、図３Ｂに示すように、酸化物半導体膜４ａをエッチング加工（図２（ｄ））してから酸化物半導体層４を絶縁層５で被覆するまでの待機時間と、当該酸化物半導体層４を用いたＴＦＴの閾値電圧との間にも相関が無いことが分かった。
　一方、図３Ｃに示すように、成膜した酸化物半導体膜４ａをエッチング加工した後にレジストＲを除去して酸化物半導体層４を露出（図２（ｅ））させてから酸化物半導体層４を絶縁層５で被覆するまでの待機時間と、当該酸化物半導体層４を用いたＴＦＴの閾値電圧との間には相関があることが分かった。
　具体的には、酸化物半導体層４が露出してから当該酸化物半導体層４を絶縁層５で被覆するまでの待機時間が増加するに従って、ＴＦＴの閾値電圧（Ｖｔｈ）が増加することが分かった。ＴＦＴの閾値電圧の増加は、表示パネルの表示均一性や信頼性の低下が低下を引き起こし、また、消費電力の増大を引き起こす。
　このように、図３Ａ～図３Ｃに示される結果によれば、酸化物半導体膜４ａの成膜後（スパッタ後）及び酸化物半導体膜４ａのエッチング後からの待機時間にはＴＦＴの閾値電圧が依存しておらず、レジストＲを除去（剥離）した後からの待機時間にはＴＦＴの閾値電圧が依存していることから、レジストＲの除去によって酸化物半導体層４の表面状態がリセットされたと考えられる。
　しかしながら、これまでは、インラインプロセスとしてＴＦＴの閾値電圧の変化を観測する手法がなく、ＴＦＴの閾値電圧を制御することができなかった。このため、所望の性能を有するＴＦＴを実現することが難しかった。
　そこで、本願発明者は、ＴＦＴの閾値電圧の変動が酸化物半導体膜の表面状態に起因すると考え、ＩＧＺＯ膜である酸化物半導体膜の表面状態の指標として接触角に着目し、酸化物半導体膜の表面露出時間と酸化物半導体膜の表面の接触角との関係について実験を行った。その結果、酸化物半導体膜の表面露出時間と酸化物半導体膜の表面の接触角との間には、図４に示すような相関関係があることが分かった。
　図４は、酸化物半導体膜の表面露出時間と酸化物半導体膜の表面の接触角との間の関係を示している。なお、図４では、酸化物半導体膜としてＩＧＺＯ膜を用いている。また、酸化物半導体膜の表面露出時間は、酸化物半導体膜を成膜した後の大気放置時間である。
　図４に示すように、酸化物半導体膜の表面露出時間が増加するに従って、接触角が大きくなることが分かる。なお、接触角は、水に対する接触角であり、接触角計を用いて測定した。
　これらの実験結果により鋭意検討した結果、本願発明者は、酸化物半導体膜の表面の接触角とＴＦＴの閾値電圧との間には相関関係があることを見出し、図３Ｃ及び図４に基づいて、図５に示すような相関関係があることをつき止めた。図５は、酸化物半導体膜の表面の接触角とＴＦＴの閾値電圧との関係を示している。
　図５に示すように、酸化物半導体膜の表面の接触角とＴＦＴの閾値電圧との間には相関関係があり、酸化物半導体膜の表面の接触角が大きくなるに従ってＴＦＴの閾値電圧が大きくなることが分かった。また、図５に示すように、酸化物半導体膜の表面の接触角とＴＦＴの閾値電圧との関係は、直線近似できることも分かった。
　また、図４及び図５は、エッチング加工前の酸化物半導体膜についてのデータであるが、酸化物半導体膜をエッチング加工した後の酸化物半導体層についても同様に、酸化物半導体層の表面露出時間が増加するに従って接触角が大きくなる。また、エッチング加工後の酸化物半導体層の表面の接触角が大きくなるに従って、ＴＦＴの閾値電圧も大きくなる。
　このように、本開示は、ＩＧＺＯからなる酸化物半導体膜（酸化物半導体層）の表面の接触角とＴＦＴの閾値電圧との間には相関関係があるという従来にはない新たな知見に基づいてなされたものであり、本願発明者は、ＩＧＺＯからなる酸化物半導体膜（酸化物半導体層）の表面の接触角をモニタすることによってＴＦＴの閾値電圧を制御できることを見出した。
　具体的には、ＩＧＺＯからなる酸化物半導体膜（酸化物半導体層）の接触角を測定し、予め参照データとして測定及び算出しておいた、酸化物半導体膜（酸化物半導体層）の表面の接触角とＴＦＴの閾値電圧との相関関係（例えば図５）に基づいて、ＴＦＴの製造工程において実際に測定した酸化物半導体膜（酸化物半導体層）の接触角が所定の範囲又は所定の値を超えているか否かを判定することによって、ＴＦＴの閾値電圧を制御する。例えば、酸化物半導体膜（酸化物半導体層）の接触角をインラインで測定し、プロセスにフィードバックすることによって、ＴＦＴの閾値電圧を所望に制御することができる。
　［薄膜トランジスタ基板の製造方法］
　次に、上記のＴＦＴの閾値電圧の制御を用いた実施の形態に係る薄膜トランジスタ１０の製造方法について、図６Ａ～図６Ｌを用いて説明する。図６Ａ～図６Ｌは、実施の形態に係る薄膜トランジスタの製造方法における各工程の断面図である。
　本実施の形態における薄膜トランジスタ１０の製造方法は、チャネル層が酸化物半導体層４である薄膜トランジスタ１０を備える薄膜トランジスタの製造方法であって、酸化物半導体層４を形成する工程と、酸化物半導体層４の表面の接触角に基づいて薄膜トランジスタ１０の閾値電圧を制御する制御工程とを含む。
　具体的には、まず、図６Ａに示すように、基板１を準備して、当該基板１の上方に所定形状のゲート電極２を形成する。例えば、基板１としてガラス基板を準備して、ガラス基板の上にゲート金属膜をスパッタリング法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてゲート金属膜を加工することにより、所定形状のゲート電極２を形成する。なお、基板１の表面にアンダーコート層が形成されている場合には、アンダーコート層上にゲート電極２を形成する。
　次に、図６Ｂに示すように、ゲート電極２上にゲート絶縁層３を形成する。例えば、ゲート電極２を覆うようにして基板１の上方全面に成膜する。ゲート絶縁層３は、例えば、酸化シリコン膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によって酸化シリコン膜を成膜することができる。
　なお、ゲート絶縁層３は、単層膜でもよいが、積層膜としてもよい。例えば、ゲート絶縁層３として、窒化シリコン膜と酸化シリコン膜とを順に成膜した積層膜を用いることができる。窒化シリコン膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。
　次に、図６Ｃに示すように、基板１の上方に酸化物半導体膜４ａを成膜する。具体的には、ゲート絶縁層３の上に酸化物半導体膜４ａを成膜する。酸化物半導体膜４ａは、例えば、ＩｎＧａＺｎＯＸからなるＩＧＺＯ膜であり、スパッタリング法によって成膜することができる。
　具体的には、スパッタリングターゲットとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成比である、Ｉｎ、Ｇａ及びＺｎからなる酸化物半導体（Ｉｎ－Ｇａ－Ｚｎ－Ｏ）を用いて、酸素雰囲気でスパッタリングする。この場合、真空チャンバー内に不活性ガスとしてアルゴン（Ａｒ）ガスを流入するとともに反応性ガスとして酸素（Ｏ２）を含むガスを流入し、所定のパワー密度の電圧をターゲット材に印加する。これにより、ゲート絶縁層３の上に、アモルファスのＩＧＺＯ膜からなる酸化物半導体膜４ａを成膜することができる。
　次に、図６Ｄ～図６Ｆに示すように、酸化物半導体膜４ａをパターニングすることによって所定形状の酸化物半導体層４を形成する。酸化物半導体膜４ａのパターニングは、フォトリソグラフィ法及びエッチング法を用いて行うことができる。
　具体的には、まず、酸化物半導体膜４ａ上に図６Ｄに示すように、酸化物半導体膜４ａ上に所定形状のレジストＲを形成する。レジストＲは例えば感光性樹脂材料であり、酸化物半導体膜４ａの全面に形成したレジスト膜を露光及び現像することによって所定形状のレジストＲを形成することができる。具体的には、少なくともゲート電極２に対向する位置にレジストＲを残すようにしてレジスト膜を露光及び現像して加工する。
　次に、図６Ｅに示すように、レジストＲをマスクとして酸化物半導体膜４ａをエッチングする。これにより、レジストＲが形成されていない領域の酸化物半導体膜４ａがエッチングによって除去されて酸化物半導体膜４ａが加工され、所定形状の酸化物半導体層４を形成することができる。具体的には、ゲート電極２に対向する位置を含むように、島状の酸化物半導体層４が形成される。
　エッチングは、例えばウェットエッチングである。この場合、酸化物半導体膜４ａがＩＧＺｏ膜である場合、エッチング液としては、例えば、リン酸（Ｈ３ＰＯ４）、硝酸（ＨＮＯ３）、酢酸（ＣＨ３ＣＯＯＨ）及び水を混合した薬液を用いればよい。
　次に、図６Ｆに示すように、レジストＲを除去（剥離）する。レジストＲは、剥離液によって除去することができる。このとき、レジストＲを除去することによって酸化物半導体層４の表面が露出する。これにより、所定形状の酸化物半導体層４を形成することができる。
　次に、酸化物半導体層４の表面の接触角に基づいてＴＦＴの閾値電圧を制御する（制御工程）。この制御工程では、予め算出した、酸化物半導体層の表面の接触角とＴＦＴの閾値電圧との相関関係（例えば図５）に基づいて、ＴＦＴの閾値電圧の制御を行う。
　例えば、制御工程は、酸化物半導体層４の表面の接触角を測定する接触角測定工程と、測定した当該接触角が所定の範囲以内又は所定の値（規定値）以下であるか否かを判定する判定工程とを含む。本実施の形態では、図６Ｇに示すように、まず、接触角計２０を用いて、レジストＲを除去することで露出させた酸化物半導体層４の表面の接触角を測定し（接触角測定工程）、その後、測定した接触角が所定の範囲以内又は所定の値以下であるか否かを判定する（判定工程）。
　なお、本実施の形態では、作製するＴＦＴの閾値電圧（Ｖｔｈ）が２Ｖ程度となるように設定しているので、図５に示すように、酸化物半導体層４の表面の接触角が約３８°以下となっているか否かで判定している。
　そして、測定した接触角が所定の範囲又は所定の値を超えていると判定された場合、図６Ｈに示すように、酸化物半導体層４の表面の表面を洗浄液３０によって洗浄する（洗浄工程）。この洗浄工程では、例えば、洗浄液３０としてアルカリ溶液を用いて酸化物半導体層４の表面の洗浄（アルカリ洗浄）を行うことができる。
　次に、図６Ｉに示すように、酸化物半導体層４の上に絶縁層５を成膜する。本実施の形態では、酸化物半導体層４を覆うようにしてゲート絶縁層３上に全面に絶縁層５を成膜する。
　絶縁層５は、例えば、酸化シリコン膜である。この場合、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ法によって酸化シリコン膜を成膜することができる。
　次に、図６Ｊに示すように、絶縁層５にコンタクトホールＣＨ（開口部）を形成する。例えば、酸化物半導体層４の一部が露出するように、フォトリソグラフィ法及びエッチング法を用いて絶縁層５の一部を除去してコンタクトホールＣＨを形成する。
　例えば、絶縁層５が酸化シリコン膜である場合、反応性イオンエッチング（ＲＩＥ）法によるドライエッチング法によって酸化シリコン膜にコンタクトホールＣＨを形成することができる。この場合、エッチングガスとしては、例えば、四フッ化炭素（ＣＦ４）及び酸素ガス（Ｏ２）を用いることができる。なお、コンタクトホールＣＨは、酸化物半導体層４のソースコンタクト領域及びドレインコンタクト領域となる領域上に形成する。
　次に、図６Ｋに示すように、酸化物半導体層４に接続するように所定形状のソース電極６Ｓ及びドレイン電極６Ｄを形成する。具体的には、絶縁層５のコンタクトホールＣＨを埋めるようにして絶縁層５上にソースドレイン金属膜をスパッタリング法で成膜し、その後、フォトリソグラフィ法及びエッチング法を用いてソースドレイン金属膜を加工することで、所定形状のソース電極６Ｓ及びドレイン電極６Ｄを形成することができる。
　なお、ソースドレイン金属膜としては、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜の３層構造の金属膜を用いることができる。また、Ｍｏ膜、Ｃｕ膜及びＣｕＭｎ膜からなるソースドレイン金属膜のウェットエッチングは、例えば、過酸化水素水（Ｈ２Ｏ２）及び有機酸を混合した薬液を用いて行うことができる。
　次に、図６Ｌに示すように、ソース電極６Ｓ及びドレイン電極６Ｄが形成された基板１上に絶縁層７を形成する。本実施の形態では、第１の絶縁膜７１、第２の絶縁膜７２及び第３の絶縁膜７３の３層構造の絶縁層７を形成する。一例として、第１の絶縁膜７１は、酸化シリコン膜であり、第２の絶縁膜７２は酸化アルミニウム膜であり、第３の絶縁膜７３は、窒化シリコン膜であり、これらが順に堆積されている。
　具体的には、酸化シリコン膜である第１の絶縁膜７１は、例えばプラズマＣＶＤ等によって成膜することができる。
　酸化アルミニウム膜である第２の絶縁膜７２は、例えばスパッタリング法により成膜する。例えば、ターゲットとしてアルミニウムを用いて、プロセスガスとしてアルゴンガスと酸素ガス等を用いてスパッタリングを行うことで、酸化アルミニウム膜を成膜することができる。なお、酸化アルミニウムをターゲットとして用いてもよい。この場合、プロセスガスにはアルゴンガスが用いられる。
　窒化シリコン膜である第３の絶縁膜７３は、例えばプラズマＣＶＤ等によって成膜することができる。
　以上により、薄膜トランジスタ１０を作製することができる。なお、その後、必要に応じて、絶縁層７にコンタクトホールを形成して電極や配線を形成したり、さらに、絶縁層７の上にパッシベーション膜を形成したりしてもよい。また、酸化物半導体層４の酸素欠損を修復して酸化物半導体層４の特性を安定化させるために２９０℃を越える温度で熱処理（アニール処理）を行ってもよい。
　［まとめ］
　以上説明したように、本実施の形態に係る薄膜トランジスタ１０の製造方法によれば、ＩＧＺＯからなる酸化物半導体層４の表面の接触角に基づいて薄膜トランジスタ１０の閾値電圧を制御する制御工程を含んでいる。
　つまり、ＩＧＺＯからなる酸化物半導体層４の表面の接触角を用いてインライン工程管理を行って、薄膜トランジスタ１０の閾値電圧を制御している。これにより、所望の性能を有する薄膜トランジスタ１０を容易に製造することができる。
　また、本実施の形態では、ＩＧＳＯからなる酸化物半導体層４の表面の接触角を測定し、測定した接触角が所定の範囲又は所定の値を超えている場合に、酸化物半導体層４の表面を洗浄している。これにより、設計値どおりの所望の性能を有する薄膜トランジスタ１０を製造することができる。
　この点について、図７を用いて詳細に説明する。図７は、大気放置したときの酸化物半導体層の表面状態の変化と当該酸化物半導体層の表面洗浄とを説明するための図である。
　上記の図６Ｆに示されるエッチング加工直後の酸化物半導体層４（ＩＧＺＯ膜）では、Ｉｎ、Ｇａ及びＺｎはそれぞれ均等な割合で酸素と結合するとともに均等な割合で酸素欠損が生成される。つまり、エッチング加工直後の酸化物半導体層４は均一組成の膜質となっている。
　その後、酸化物半導体層４上のレジストが除去されて酸化物半導体層４が大気に放置されると、酸化物半導体層４の表面が大気に曝される。これにより、図７の（ａ）に示すように、酸化物半導体層４の表面層として、Ｇａが過剰に含まれるＧａ過剰層（Ｇａリッチ層）４１が生成される。
　これは、Ｇａ－Ｏ結合がＩｎ－Ｏ結合及びＺｎ－Ｏ結合よりも強いために、酸化物半導体層４の表面においてＧａの酸素欠損がＩｎ及びＺｎより優先的に埋まり、また、Ｉｎ及びＺｎからＧａが酸素を奪った結果、酸化物半導体層４の表面にＧａ－Ｏ結合が増加したからであると考えられる。
　なお、Ｇａ－Ｏ結合の結合エネルギーは３７４（ｋＪｍｏｌ－１）であり、Ｉｎ－Ｏ結合の結合エネルギーは３４６（ｋＪｍｏｌ－１）であるが、Ｚｎ－Ｏ結合の結合エネルギーは２５０（ｋＪｍｏｌ－１）未満である。また、Ｇａ過剰層４１は、酸化物半導体層４の表面に局所的に発生しているとも考えられる。
　このように、酸化物半導体層４の表面層としてＧａ過剰層４１が生成すると、酸化物半導体層４の組成が変化して、ＴＦＴの閾値電圧（Ｖｔｈ）が正シフトする。この結果、上記の図３Ｃに示すような結果になったと考えられる。つまり、酸化物半導体層４の表面露出時間（待機時間）の増大がＴＦＴの閾値電圧の変動につながっていると考えられる。
　そこで、待機時間の超過や待機時の環境変動等によって、測定した接触角が所定の範囲又は所定の値を超えている場合には、図７の（ｂ）に示すように、洗浄液３０としてアルカリ溶液を用いて酸化物半導体層４の表面の洗浄（アルカリ洗浄）を行っている。これにより、酸化物半導体層４の表面層であるＧａ過剰層４１を選択的に除去して、酸化物半導体層４の表面状態をリセットすることができる。
　つまり、ＩＧＺＯ及びＩｎ－Ｏはアルカリ溶液に対しては不溶であるが、Ｇａ－Ｏ及びＺｎ－Ｏはアルカリ溶液によって溶解するので、図７の（ｃ）に示すように、大気放置により酸化物半導体層４の表面層に生成したＧａ－Ｏ結合を多く含むＧａ過剰層４１等の不均一組成領域がアルカリ溶液によってエッチング除去され、均一組成のＩＧＺＯ膜の表面が露出した段階でアルカリ溶液によるＩＧＺＯ膜のエッチングが停止する。これにより、ＴＦＴの閾値電圧（Ｖｔｈ）の特性が元に戻ると考えられる。
　このように、酸化物半導体層４の表面の接触角を測定し、測定した接触角が所定の範囲又は所定の値を超えている場合に、酸化物半導体層４の表面を洗浄することによって、酸化物半導体層４の表面を改質することができる。これにより、設計値どおりの所望のＴＦＴ特性を有する薄膜トランジスタ１０を得ることができる。
　［有機ＥＬ表示装置］
　次に、上記の実施の形態に係る薄膜トランジスタ１０を表示装置に適用した例について、図８及び図９を用いて説明する。なお、本実施の形態では、有機ＥＬ表示装置への適用例について説明する。
　図８は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。図９は、実施の形態に係る有機ＥＬ表示装置のピクセルバンクの例を示す斜視図である。上述の薄膜トランジスタ１０は、有機ＥＬ表示装置におけるアクティブマトリクス基板のスイッチング素子又は駆動素子として用いることができる。
　図８及び図９に示すように、有機ＥＬ表示装置１００は、複数個の薄膜トランジスタ（不図示）が配置されたＴＦＴ基板（ＴＦＴアレイ基板）１１０と、下部電極である陽極１３１、有機材料からなる発光層であるＥＬ層１３２及び透明な上部電極である陰極１３３からなる有機ＥＬ素子（発光部）１３０との積層構造により構成される。
　本実施の形態における有機ＥＬ表示装置１００は、トップエミッション型であり、陽極１３１は反射電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、ボトムエミッション型としてもよい。
　ＴＦＴ基板１１０には複数の画素１２０がマトリクス状に配置されており、各画素１２０には画素回路が設けられている。
　有機ＥＬ素子１３０は、複数の画素１２０のそれぞれに対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、複数の薄膜トランジスタを覆うように形成された層間絶縁膜（平坦化層）の上に形成される。
　また、有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間にＥＬ層１３２が配置された構成となっている。陽極１３１とＥＬ層１３２との間にはさらに正孔輸送層が積層され、ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が積層されている。なお、陽極１３１と陰極１３３との間には、正孔注入層や電子注入層等のその他の機能層が設けられていてもよい。
　各画素１２０は、それぞれの画素回路によって駆動制御される。また、図８に示すように、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置される複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置される複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置される複数の電源配線（図８では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
　ゲート配線１４０は、各画素回路に含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極と行毎に接続されている。ソース配線１５０は、各画素回路に含まれるスイッチング素子として動作する薄膜トランジスタのソース電極と列毎に接続されている。電源配線は、各画素回路に含まれる駆動素子として動作する薄膜トランジスタのドレイン電極と列毎に接続されている。
　図９に示すように、有機ＥＬ表示装置１００の各画素１２０は、３色（赤色、緑色、青色）のサブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂによって構成されており、これらのサブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂは、複数個マトリクス状に配列されている。各サブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂは、バンク１２１によって互いに分離されている。バンク１２１は、ゲート配線１４０に平行に延びる突条と、ソース配線１５０に平行に延びる突条とが互いに交差するように、格子状に形成されている。そして、この突条で囲まれる部分（すなわち、バンク１２１の開口部）の各々とサブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂの各々とが一対一で対応している。なお、本実施の形態において、バンク１２１はピクセルバンクとしたが、ラインバンクとしても構わない。
　陽極１３１は、ＴＦＴ基板１１０上の層間絶縁膜（平坦化層）上でかつバンク１２１の開口部内に、サブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂ毎に形成されている。同様に、ＥＬ層１３２は、陽極１３１上でかつバンク１２１の開口部内に、サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ毎に形成されている。透明な陰極１３３は、複数のバンク１２１上で、かつ全てのＥＬ層１３２（全てのサブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ）を覆うように、連続的に形成されている。
　さらに、画素回路は、各サブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂ毎に設けられており、各サブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂと、対応する画素回路とは、コンタクトホール及び中継電極によって電気的に接続されている。なお、サブ画素１２０Ｒ、１２０Ｇ及び１２０Ｂは、ＥＬ層１３２の発光色が異なることを除いて同一の構成である。
　ここで、画素１２０における画素回路の回路構成の一例について、図１０を用いて説明する。図１０は、実施の形態に係る有機ＥＬ表示装置における画素回路の構成を示す電気回路図である。なお、画素回路は、図１０に示す構成に限定されるものではない。
　図１０に示すように、各画素１２０における画素回路は、スイッチング素子として動作する薄膜トランジスタＳｗＴｒと、駆動素子として動作する薄膜トランジスタＤｒＴｒと、対応する画素１２０に表示するためのデータを記憶するキャパシタＣとで構成される。本実施の形態において、薄膜トランジスタＳｗＴｒは、画素１２０を選択するためのスイッチングトランジスタであり、薄膜トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するための駆動トランジスタである。
　薄膜トランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ１と、ソース配線１５０に接続されるソース電極Ｓ１と、キャパシタＣ及び薄膜トランジスタＤｒＴｒのゲート電極Ｇ２に接続されるドレイン電極Ｄ１と、チャネル層（図示せず）とで構成される。この薄膜トランジスタＳｗＴｒは、接続されたゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧としてキャパシタＣに保存される。
　薄膜トランジスタＤｒＴｒは、薄膜トランジスタＳｗＴｒのドレイン電極Ｄ１及びキャパシタＣに接続されるゲート電極Ｇ２と、電源配線１６０及びキャパシタＣに接続されるドレイン電極Ｄ２と、有機ＥＬ素子１３０の陽極１３１に接続されるソース電極Ｓ２と、半導体膜（図示せず）とで構成される。この薄膜トランジスタＤｒＴｒは、キャパシタＣが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ２を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れてＥＬ層１３２が発光する。
　なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０（各サブ画素１２０Ｒ、１２０Ｇ、１２０Ｂ）の薄膜トランジスタＳｗＴｒ及びＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
　以上、本実施の形態における有機ＥＬ表示装置１００には、上記実施の形態における薄膜トランジスタ１０が用いられているので、表示性能に優れた表示装置を実現できる。
　（変形例）
　以上、薄膜トランジスタ及びその製造方法等について、実施の形態に基づいて説明したが、本開示の技術は、上記実施の形態に限定されるものではない。
　例えば、上記実施の形態において、薄膜トランジスタ１０は、ボトムゲート型としたが、本開示の技術は、トップゲート型の薄膜トランジスタにも適用することができる。
　また、上記実施の形態において、薄膜トランジスタ１０は、チャネルエッチングストッパー型（チャネル保護型）としたが、本開示の技術は、チャネルエッチング型の薄膜トランジスタにも適用することができる。
　また、上記実施の形態において、薄膜トランジスタは有機ＥＬ表示装置に適用する例について説明したが、上記実施の形態における薄膜トランジスタは、液晶表示装置等の他の表示装置にも適用することができる。
　この場合、表示装置（表示パネル）は、フラットパネルディスプレイとして利用することができる。例えば、有機ＥＬ表示装置等の表示装置は、テレビジョンセット、パーソナルコンピュータ又は携帯電話等、あらゆる電子機器の表示パネルとして利用することができる。特に、大画面及び高精細の表示装置に適している。
　その他、各実施の形態及び変形例に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で各実施の形態及び変形例における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
　ここに開示された技術は、酸化物半導体を用いた薄膜トランジスタ及びその製造方法、並びに、薄膜トランジスタを用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
　１　基板
　２、Ｇ１、Ｇ２　ゲート電極
　３　ゲート絶縁層
　４　酸化物半導体層
　４ａ　酸化物半導体膜
　５、７　絶縁層
　６Ｓ、Ｓ１、Ｓ２　ソース電極
　６Ｄ、Ｄ１、Ｄ２　ドレイン電極
　１０　薄膜トランジスタ
　２０　接触角計
　３０　洗浄液
　４１　Ｇａ過剰層
　７１　第１の絶縁膜
　７２　第２の絶縁膜
　７３　第３の絶縁膜
　１００　有機ＥＬ表示装置
　１１０　ＴＦＴ基板
　１２０　画素
　１２０Ｒ、１２０Ｇ、１２０Ｂ　サブ画素
　１２１　バンク
　１３０　有機ＥＬ素子
　１３１　陽極
　１３２　ＥＬ層
　１３３　陰極
　１４０　ゲート配線
　１５０　ソース配線
　１６０　電源配線
　ＳｗＴｒ、ＤｒＴｒ　薄膜トランジスタ
　Ｃ　キャパシタ
　ＣＨ　コンタクトホール

Claims (9)

  1. 　チャネル層が酸化物半導体層である薄膜トランジスタの製造方法であって、
    　インジウム、ガリウム及び亜鉛の金属酸化物からなる前記酸化物半導体層を形成する工程と、
    　前記酸化物半導体層の表面の接触角に基づいて前記薄膜トランジスタの閾値電圧を制御する制御工程とを含む
    　薄膜トランジスタの製造方法。
  2. 　前記制御工程では、予め算出した、酸化物半導体層の表面の接触角と薄膜トランジスタの閾値電圧との相関関係に基づいて、前記薄膜トランジスタの前記閾値電圧を制御する
    　請求項１に記載の薄膜トランジスタの製造方法。
  3. 　前記制御工程は、
    　前記酸化物半導体層の表面の接触角を測定する接触角測定工程と、
    　測定した前記接触角が所定の範囲以内又は所定の値以下であるか否かを判定する判定工程とを含む
    　請求項１又は２に記載の薄膜トランジスタの製造方法。
  4. 　前記制御工程は、さらに、前記判定工程において、測定した前記接触角が前記所定の範囲又は前記所定の値を超えていると判定された場合に前記酸化物半導体層の表面を洗浄する洗浄工程を含む
    　請求項３に記載の薄膜トランジスタの製造方法。
  5. 　前記洗浄工程では、アルカリ溶液を用いて前記酸化物半導体層の表面を洗浄する
    　請求項４に記載の薄膜トランジスタの製造方法。
  6. 　前記酸化物半導体層の表面層に、ガリウムが過剰に含まれるガリウム過剰層が生成されており、
    　前記洗浄工程では、前記アルカリ溶液によって前記ガリウム過剰層が選択的に除去される
    　請求項５に記載の薄膜トランジスタの製造方法。
  7. 　前記酸化物半導体層を形成する工程は、
    　酸化物半導体膜を成膜する工程と、
    　前記酸化物半導体膜を所定の形状に加工する工程とを含む
    　請求項１～６のいずれか１項に記載の薄膜トランジスタの製造方法。
  8. 　前記酸化物半導体膜を所定の形状に加工する工程は、
    　前記酸化物半導体膜の上に所定の形状のレジストを形成する工程と、
    　前記レジストをマスクとして前記酸化物半導体膜をエッチングする工程とを含む
    　請求項７に記載の薄膜トランジスタの製造方法。
  9. 　前記エッチングは、ウェットエッチングである
    　請求項８に記載の薄膜トランジスタの製造方法。
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