WO2016195001A1 - アクティブマトリクス基板 - Google Patents

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WO2016195001A1
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conductive film
film
substrate
gate
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宮本　忠芳
中野　文樹
Original Assignee
シャープ株式会社
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    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance

Definitions

  • the present invention relates to an active matrix substrate.
  • a plurality of scanning lines (gate lines) extending in a first direction and a plurality of data lines (source lines) extending in a second direction different from the first direction are disposed on the substrate, and the scanning lines and An active matrix substrate in which transistors are arranged corresponding to the intersections of data lines is known (see Patent Document 1).
  • the resistivity of the wiring is small.
  • An object of the present invention is to provide a technique for reducing the resistance of wiring of an active matrix substrate.
  • An active matrix substrate includes a substrate, a plurality of first wirings disposed on the substrate and extending in a first direction, and a second direction disposed on the substrate and different from the first direction.
  • the resistance of the wiring is reduced. Can be small.
  • FIG. 1 is a plan view illustrating a configuration example of a photosensor substrate in the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the sensor unit viewed from a direction perpendicular to the photosensor substrate.
  • 3 is a cross-sectional view taken along line III-III in FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • FIG. 7 is a diagram illustrating an example of the manufacturing process of the photosensor substrate in the first embodiment.
  • FIG. 8 is a diagram illustrating an example of the manufacturing process of the photosensor substrate in the first embodiment following the manufacturing process illustrated in FIG. 7.
  • FIG. 7 is a diagram illustrating an example of the manufacturing process of the photosensor substrate in the first embodiment following the manufacturing process illustrated in FIG. 7.
  • FIG. 7 is a diagram illustrating an example of the manufacturing process of the photo
  • FIG. 9 is a diagram illustrating a configuration example of the sensor unit when viewed from a direction perpendicular to the photosensor substrate in the configuration of the first modification.
  • 10 is a cross-sectional view taken along line XX of FIG.
  • FIG. 11 is a diagram illustrating a configuration example of the sensor unit when viewed from a direction perpendicular to the photosensor substrate in the configuration of the second modification.
  • 12 is a cross-sectional view taken along line XII-XII in FIG.
  • FIG. 13 is a cross-sectional view showing the configuration of the TFT in the configuration of the third modification.
  • FIG. 14 is a cross-sectional view of a portion where the gate line and the source line intersect in the configuration of the third modification.
  • FIG. 15 is a diagram illustrating a configuration example of a sensor unit when viewed from a direction perpendicular to the photosensor substrate in the configuration of the fourth modification.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG. 18 is a cross-sectional view taken along line XVIII-XVIII in FIG. 19 is a cross-sectional view taken along line XIX-XIX in FIG.
  • FIG. 20 is a diagram illustrating a configuration example when the photosensor substrate illustrated in FIG. 1 is applied to an X-ray image detection apparatus.
  • An active matrix substrate includes a substrate, a plurality of first wirings disposed on the substrate and extending in a first direction, and a second direction disposed on the substrate and different from the first direction.
  • the resistance of the wiring is reduced. Can do.
  • the wiring area viewed from the normal direction of the substrate is greatly increased. The resistance of the wiring can be reduced without increasing it.
  • the wiring resistance can be reduced by providing a laminated structure in which the extended conductive film is provided and connected to another layer. .
  • the extension conductive film includes a first wiring extension conductive film and a second wiring extension conductive film, and the first wiring is connected to the first wiring extension conductive film.
  • the second wiring may be configured to be connected to the second conductive film for second wiring (second configuration).
  • the resistance of both the first wiring and the second wiring can be reduced.
  • the first wiring extension conductive film is different from the first wiring extension first conductive film connected to the first wiring and the first wiring extension conductive film for the first wiring.
  • a second extended conductive film for the first wiring disposed in the layer and connected to the first extended conductive film for the first wiring may be included (third configuration).
  • the resistance of the first wiring can be further reduced by making the first wiring have a three-layer structure.
  • the first extended conductive film for the first wiring is provided in the same layer as the extended conductive film for the second wiring, and the second extended conductive film for the first wiring is connected to the second wiring. It can be set as the structure provided in the same layer (4th structure).
  • the layer provided with the first wiring the layer provided with the first extended conductive film for the first wiring and the second conductive film for the second wiring, and the second for the first wiring.
  • the resistance of the first wiring and the second wiring can be reduced by three layers including the extended conductive film and the second wiring.
  • the first extended conductive film for the first wiring may be arranged in a layer different from the first wiring and in parallel with the first wiring (first 5 configuration).
  • the first extended conductive film for the first wiring is arranged in parallel with the first wiring, so that the first extended conductive film for the first wiring is arranged between two adjacent second wirings. Compared with the structure to perform, the resistance of the first wiring can be further reduced.
  • the second conductive film for wiring may be configured to be disposed in a layer different from the second wiring and in parallel with the second wiring ( Sixth configuration).
  • the second conductive film for extended wiring is arranged in parallel with the second wire, thereby comparing the second conductive film for extended wiring between the two adjacent first wires.
  • the resistance of the second wiring can be further reduced.
  • the first wiring extended conductive film is disposed between two adjacent second wirings, and the second wiring extended conductive film is adjacent to each other. It can be set as the structure arrange
  • the first wiring extended conductive film can be easily formed by arranging the first wiring extended conductive film between two adjacent second wirings.
  • the second wiring extended conductive film can be easily formed by arranging the second wiring extended conductive film between two adjacent first wirings.
  • the insulating layer includes a passivation film that covers the transistor, and a planarization film that is provided on the opposite side of the transistor with the passivation film interposed therebetween, from a direction perpendicular to the substrate.
  • the passivation film and the planarizing film can be arranged between the first wiring and the second wiring at a portion where the first wiring and the second wiring intersect.
  • the distance between the first wiring and the second wiring can be secured by the passivation film and the planarization film at the portion where the first wiring and the second wiring intersect. Thereby, the capacitance between the first wiring and the second wiring can be suppressed.
  • the transistor includes a gate electrode, a gate insulating film, a semiconductor layer provided at a position facing the gate electrode and the gate insulating film, A drain electrode and a source electrode connected to the semiconductor layer and facing each other in a direction parallel to the substrate; and the gate electrode of the transistor is provided between the gate insulating film and the substrate (9th structure).
  • a gate electrode is disposed below a semiconductor layer, the material and film thickness of the gate electrode are restricted by the manufacturing process of the semiconductor layer of the transistor. For this reason, when the wiring connected to the gate electrode is integrally formed on the same layer as the gate electrode, the configuration of the wiring, material, film thickness, etc., connected to the gate electrode depends on the manufacturing of the semiconductor film of the transistor. Limited by process. However, according to the ninth configuration, the wiring is connected to the extended conductive film provided in a layer different from the layer in which the wiring is provided. Resistance can be reduced.
  • Any one of the first to ninth configurations may further include a photoelectric conversion element disposed corresponding to each intersection of the first wiring and the second wiring and connected to the transistor. Yes (tenth configuration).
  • the resistance of the wiring can be reduced even in the photo sensor substrate including the photoelectric conversion element.
  • the photo sensor substrate can be used for a photo sensor, an X-ray image detection device, and the like.
  • FIG. 1 is a plan view showing a configuration example of a photosensor substrate in the present embodiment.
  • a photosensor substrate 10 shown in FIG. 1 includes a plurality of gate lines G1, G2,... Gm (hereinafter collectively referred to as gate lines G when not distinguished) and gate lines G extending in a first direction (lateral direction).
  • a plurality of source lines S 1, S 2,... Sn (hereinafter collectively referred to as source lines S when not distinguished) extending in a second direction (vertical direction) intersecting with.
  • a TFT (thin film transistor) 2 which is an example of a transistor is provided at a position corresponding to each intersection of the gate line G and the source line S. Each TFT 2 is connected to the gate line G, the source line S, and the lower electrode 41.
  • the lower electrode 41 is the lower electrode 41 of the photodiode 4 which is an example of a photoelectric conversion element.
  • the lower electrode 41 is disposed in a region surrounded by two adjacent gate lines G and two adjacent source lines S.
  • a semiconductor film 42 and an upper electrode 43 are provided at a position overlapping the lower electrode 41.
  • the stacked lower electrode 41, semiconductor film 42, and upper electrode 43 form a photodiode 4.
  • the lower electrode 41, the semiconductor film 42, and the upper electrode 43 are arranged so as to overlap in order in a direction perpendicular to the surface of the photosensor substrate 10.
  • a set of TFTs 2 and photodiodes 4 constitutes one sensor unit 1.
  • the sensor units 1 are arranged in a matrix on the surface of the photosensor substrate 10.
  • the sensor unit 1 is provided for each region surrounded by two adjacent gate lines G and two adjacent source lines S.
  • One sensor unit 1 corresponds to one pixel.
  • the photodiode 4 of each sensor unit 1 converts light applied to the semiconductor film 42 into electric charges (electrons or holes). Specifically, when a voltage is applied to the semiconductor film 42 and the semiconductor film 42 is in a reverse bias state, the light irradiated to the semiconductor film 42 is converted into charges excited in the depletion layer. The converted electric charge is extracted to the outside through the source line S when the TFT 2 is turned on by a signal supplied from the gate line G. As a result, an electrical signal corresponding to the amount of received light is output. In this manner, the photosensor substrate 10 converts the amount of light irradiated to each sensor unit 1 into a current amount and outputs it as an electrical signal or an image. As a result, an image having pixels corresponding to each sensor unit 1 is obtained.
  • the gate line G and the source line S are drawn outside the sensor area SA.
  • the sensor area SA is an area in the photosensor substrate 10 where the sensor unit 1 is arranged when viewed from a direction perpendicular to the substrate (a normal direction of the substrate), that is, an area where light is detected.
  • the gate lines G1 to Gm are respectively connected to terminal portions TG1 to TGm (hereinafter, collectively referred to as the terminal portion TG when not distinguished), and the source lines S1 to Sn are connected to the terminal portions TS1 to TSm. Each is connected to TSn (hereinafter collectively referred to as terminal portion TS when not distinguished).
  • a circuit that outputs a drive signal supplied to the gate line G can be connected to the terminal portion TG of the gate line G.
  • the terminal portion TS of the source line S includes, for example, a circuit that processes a signal output from the source line S (for example, an amplifier that amplifies the signal, or A / D (analog / digital) conversion of the signal). D converter etc.) can be connected.
  • FIG. 2 is a diagram illustrating a configuration example of the sensor unit 1 when viewed from a direction perpendicular to the photosensor substrate 10.
  • FIG. 2 shows the configuration of the sensor unit 1 corresponding to the intersection of the i-th source line Si and the j-th gate line Gj.
  • 3 is a cross-sectional view taken along line III-III in FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view taken along line VV in FIG. 6 is a cross-sectional view taken along line VI-VI in FIG.
  • the TFT2 is provided at a position corresponding to the intersection of the source line Si and the gate line Gj.
  • the TFT 2 includes a gate electrode 20, a source electrode 21, a semiconductor layer 22, and a drain electrode 23.
  • the drain electrode 23 is connected to the lower electrode 41 of the photodiode 4.
  • the source electrode 21, the semiconductor layer 22, and the drain electrode 23 are provided in the same layer.
  • the source electrode 21 and the drain electrode 23 face each other in a direction parallel to the substrate.
  • the semiconductor layer 22 includes a region disposed between the source electrode 21 and the drain electrode 23.
  • the gate electrode 20 is provided at a position overlapping the semiconductor layer 22 when viewed from the normal direction of the substrate.
  • the lower electrode 41 of the photodiode 4 is formed in a region surrounded by the source line Si and the adjacent source line Si + 1 (not shown), and the gate line Gj and the adjacent gate line Gj + 1 (not shown). In this region, the semiconductor film 42 and the upper electrode 43 of the photodiode 4 are provided so as to overlap the lower electrode 41.
  • a bias line 8 is provided at a position overlapping the upper electrode 43 of the photodiode 4.
  • the bias line 8 is electrically connected to the upper electrode 43.
  • the bias line 8 extends to the outside of the sensor region SA in the same direction as the source line Si extends, and is electrically connected to the upper electrode 43 of another sensor unit 1 arranged in this direction.
  • the bias line 8 is a wiring for applying a reverse bias voltage to the semiconductor film 42.
  • the gate electrode 20 is disposed on the substrate 31.
  • the gate line Gj is disposed on the substrate 31.
  • a gate insulating film 32 that is an insulating layer is formed so as to cover the substrate 31, the gate electrode 20, and the gate line Gj.
  • the source electrode 21 and the drain electrode 23 of the TFT 2 are disposed on the gate insulating film 32 so as to face each other.
  • the semiconductor layer 22 is formed on the gate insulating film 32 so as to extend from at least the end portion of the source electrode 21 to the end portion of the drain electrode 23 facing the same.
  • the end of the source electrode 21 rides on one end of the semiconductor layer 22, and the end of the drain electrode 23 rides on the other end of the semiconductor layer 22.
  • the semiconductor layer 22 is provided at a position overlapping the gate electrode 20 when viewed from the normal line of the substrate 31.
  • the semiconductor layer 22 can be formed of an oxide semiconductor or a silicon-based semiconductor.
  • the oxide semiconductor may include, for example, an In—Ga—Zn—O-based semiconductor containing indium, gallium, zinc, and oxygen as main components.
  • the In—Ga—Zn—O-based semiconductor may include a crystalline portion. Specific examples of the oxide semiconductor will be described later.
  • a first passivation film 33 that is an insulating layer is formed so as to cover the source electrode 21, the semiconductor layer 22, and the drain electrode 23.
  • the source line Si is formed in a different layer from the source electrode 21. That is, the source electrode 21 is formed on the gate insulating film 32 as described above, but the source line Si is formed on the first passivation film 33 as shown in FIG.
  • the lower electrode 41, the semiconductor film 42, and the upper electrode 43 of the photodiode 4 are sequentially stacked.
  • the lower electrode 41 is formed in a layer different from the source electrode 21, the semiconductor layer 22, and the drain electrode 23 with the first passivation film 33 interposed therebetween. A part of the lower electrode 41 is opposed to the drain electrode 23 via the first passivation film 33.
  • a contact hole CH1 for electrically connecting the lower electrode 41 and the drain electrode 23 is formed in the first passivation film 33. That is, the lower electrode 41 is electrically connected to the drain electrode 23 through the contact hole CH1.
  • the area of the contact hole CH1 viewed from the normal direction of the substrate 31 is smaller than the area of the lower electrode 41.
  • the area of the contact hole CH1 viewed from the normal direction of the substrate 31 can be approximately the same as or larger than the area of the lower electrode 41.
  • the lower electrode 41 can be formed in the same layer as the source electrode 21, the semiconductor layer 22, and the drain electrode 23. In this case, the lower electrode 41 can be formed as a conductor integrally formed with the drain electrode 23.
  • a semiconductor film 42 in contact with the lower electrode 41 is formed on the lower electrode 41.
  • An upper electrode 43 is formed on the semiconductor film 42. In other words, the upper electrode 43 faces the lower electrode 41 with the semiconductor film 42 interposed therebetween.
  • a bias line 8 is formed on the upper electrode 43.
  • the semiconductor film 42 may have a configuration in which an n-type (n +) semiconductor layer, an i-type semiconductor layer, and a p-type (p +) semiconductor layer are sequentially stacked.
  • these semiconductor layers for example, amorphous silicon can be used.
  • the upper electrode 43 can be, for example, a transparent electrode such as ITO, IZO, ZnO, or SnO.
  • a second passivation film 34 that is an insulating layer is formed so as to cover the first passivation film 33 and a part of the photodiode 4.
  • a planarizing film 35 which is an insulating layer, is formed.
  • the gate line Gj has a three-layer structure as shown in FIG. Specifically, the gate insulating film 32 is formed so as to cover the gate line Gj, and the first extended conductive film 51 is formed on the gate insulating film 32. A first passivation film 33 is formed so as to cover the first extension conductive film 51, and a second extension conductive film 52 is formed on the first passivation film 33.
  • a contact hole CH2 is formed in the gate insulating film 32.
  • the first extended conductive film 51 is connected to the gate line Gj through the contact hole CH2. Note that the area of the contact hole CH2 viewed from the normal direction of the substrate 31 is smaller than the area of the first extended conductive film 51, but may be the same as or larger than the area of the first extended conductive film 51.
  • a contact hole CH3 is formed in the first passivation film 33.
  • the second extended conductive film 52 is connected to the first extended conductive film 51 through the contact hole CH3. Note that the area of the contact hole CH3 viewed from the normal direction of the substrate 31 is smaller than the area of the second extended conductive film 52, but may be the same as or larger than the area of the second extended conductive film 52.
  • the first extended conductive film 51 and the second extended conductive film 52 are provided between two adjacent source lines S as shown in FIG.
  • the widths of the first extended conductive film 51 and the second extended conductive film 52 in the second direction (vertical direction) can be the same width as the gate line Gj.
  • the width of the first extended conductive film 51 and the second extended conductive film 52 in the second direction (vertical direction) may be narrower or wider than the width of the gate line Gj.
  • the first extended conductive film 51 and the second extended conductive film 52 are not electrically connected to an electrical member other than the gate line Gj.
  • the first extended conductive film 51 and the second extended conductive film 52 are stacked on the gate line Gj, and the gate line Gj has a stacked structure.
  • the resistance of the gate line Gj can be reduced without increasing the wiring area as viewed from the above.
  • the arrangement position and the stacking order of the gate line Gj, the first extended conductive film 51, and the second extended conductive film 52 are not limited to the configuration shown in FIG. Accordingly, the first extension conductive film 51 and the second extension conductive film 52 may be arranged under the gate line Gj, or the first extension conductive film 51 and the second extension conductive film 52 may be arranged across the gate line Gj. It is good also as composition to do.
  • the source line Si has a two-layer structure between two adjacent data lines G as shown in FIG. Specifically, an extended conductive film 61 is formed on the gate insulating film 32. A first passivation film 33 is formed so as to cover the extended conductive film 61, and a source line Si is formed on the first passivation film 33.
  • a contact hole CH4 is formed in the first passivation film 33.
  • the source line Si is connected to the extended conductive film 61 through the contact hole CH4. Note that the area of the contact hole CH4 viewed from the normal direction of the substrate 31 is smaller than the area of the source line Si, but can be the same as or larger than the area of the source line Si.
  • the extended conductive film 61 is provided between two adjacent gate lines G as shown in FIG.
  • the width of the extended conductive film 61 in the first direction (lateral direction) can be the same as that of the source line Si.
  • the width of the extended conductive film 61 in the first direction (lateral direction) may be narrower or wider than the width of the source line Si.
  • the extended conductive film 61 is not electrically connected to an electrical member other than the source line Si.
  • the extended conductive film 61 is formed under the source line Si in at least a part of the source line Si, and the source line Si has a laminated structure, so that the wiring area viewed from the normal direction of the substrate 31 is not increased. The resistance of the source line Si can be reduced.
  • the arrangement position and the stacking order of the source line Si and the extended conductive film 61 are not limited to the configuration shown in FIG. Accordingly, the extended conductive film 61 may be disposed on the source line Si.
  • FIG. 6 is a cross-sectional view of a portion where the gate line Gj and the source line Si intersect.
  • the gate line Gj is formed on the substrate 31
  • the extended conductive film 61 is formed on the gate insulating film 32
  • the source line Si is formed on the first passivation film 33.
  • the extended conductive film 61 is formed in a layer above the gate line Gj, but is formed on the gate line Gj at a portion where the gate line Gj and the source line Si intersect as shown in FIG. Absent.
  • the distance between the gate line Gj and the source line Si can be secured by the gate insulating film 32 and the first passivation film 33 at the portion where the gate line Gj and the source line Si intersect.
  • the capacity between the source lines Si can be suppressed.
  • the width of the gate line Gj is narrower in the portion where the gate line Gj and the source line Si intersect than in the other portions.
  • the width of the source line Si is narrower at the portion where the gate line Gj and the source line Si intersect than at the other portions.
  • FIGS. 7 and 8 are diagrams showing an example of the manufacturing process of the photosensor substrate in the present embodiment. 7 and 8, in order from the left, a cross-sectional view of a portion where the gate line G is formed, a cross-sectional view of a portion where the gate line G and the source line S intersect, a cross-sectional view of a portion where the source line S is formed, A cross-sectional view of a portion where the TFT 2 and the photodiode 4 are formed is shown.
  • the substrate 31 is, for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like.
  • a plastic substrate or the resin substrate for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used.
  • a gate line G and a gate electrode 20 are formed on the substrate 31 (see FIG. 7A).
  • the gate line G and the gate electrode 20 are formed by depositing a conductive film having a thickness of, for example, 100 to 500 nm on the substrate 31.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof Nitride can be used as appropriate. Further, a plurality of these layers may be stacked.
  • the gate line G and the gate electrode 20 are formed by processing into a desired pattern using a photolithography method and a dry etching method. To do.
  • a gate insulating film 32 is formed so as to cover the substrate 31, the gate line G, and the gate electrode 20 (see FIG. 7B).
  • the gate insulating film 32 is formed in a two-layer structure.
  • the gate insulating film 32 for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like can be used as appropriate. .
  • the lower gate insulating film 32 is formed using silicon nitride (SiNx), silicon nitride oxide (SiNxOy) (x> y) or the like, and the upper gate
  • the insulating film 32 is preferably formed using silicon oxide (SiOx), silicon oxynitride (SiOxNy) (x> y), or the like.
  • a rare gas element such as argon may be included in the reaction gas and mixed into the insulating film.
  • the gate insulating film 32 is formed by successively depositing 325 nm of SiN and 10 nm of SiO 2 using a CVD apparatus.
  • the semiconductor layer 22 includes, for example, an In—Ga—Zn—O based semiconductor (hereinafter abbreviated as “In—Ga—Zn—O based semiconductor”).
  • the semiconductor layer 22 may include, for example, InGaO 3 (ZnO) 5.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an amorphous silicon (a-Si) TFT) and low leakage current (less than 100 times that of an a-Si TFT). Since it has, it is used suitably as a drive TFT and a pixel TFT. Since a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility, downsizing of the TFT can be realized. If a TFT having an In—Ga—Zn—O-based semiconductor layer is used, for example, the power consumption of the device can be significantly reduced and / or the resolution of the device can be improved.
  • the In—Ga—Zn—O based semiconductor may be amorphous (amorphous) or may contain a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the semiconductor layer 22 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • the Zn—O based semiconductor includes, for example, a semiconductor in which no impurity element is added to ZnO, or a semiconductor in which an impurity is added to ZnO.
  • the Zn—O-based semiconductor includes, for example, a semiconductor to which one or a plurality of impurity elements are added among Group 1, Group 13, Group 14, Group 14, Group 15, and Group 17 elements.
  • the Zn—O-based semiconductor includes, for example, magnesium zinc oxide (Mg x Zn 1-x O) or cadmium zinc oxide (Cd x Zn 1-x O).
  • the Zn—O-based semiconductor may be amorphous (amorphous), polycrystalline, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • the semiconductor layer 22 may contain another semiconductor instead of the oxide semiconductor.
  • amorphous silicon, polycrystalline silicon, low-temperature polysilicon, or the like may be included.
  • the thickness of the semiconductor layer 22 is, for example, 30 nm to 100 nm.
  • the semiconductor layer 22 is formed by processing into a predetermined shape (pattern) by a photolithography process including etching using a resist mask.
  • a contact hole CH2 for connecting the gate line G and the first extended conductive film 51 formed in a process described later is formed in the gate insulating film 32 by a photolithography process including etching using a resist mask. (See FIG. 7C).
  • a conductive film is formed over the gate insulating film 32 and the semiconductor layer 22, and processed into a predetermined shape (pattern) by a photolithography process including etching using a resist mask, and the source electrode 21, the drain electrode 23, A first extended conductive film 51 and an extended conductive film 61 are formed (see FIG. 7D).
  • the first extended conductive film 51 is formed so as to be connected to the gate line G through the contact hole CH2.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, or a metal thereof Nitride can be used as appropriate. Further, a plurality of these layers may be stacked.
  • the film after forming a 100 nm thick Ti film, a 300 nm thick Al film, and a 30 nm thick Ti film in this order by sputtering, the film can be processed into a desired pattern by a photolithography method and a dry etching method. Thereby, TFT2 is formed.
  • a first passivation film 33 is formed so as to cover the source electrode 21, the semiconductor layer 22, the drain electrode 23, the first extended conductive film 51, and the extended conductive film 61 (see FIG. 7E).
  • the thickness of the first passivation film 33 is, for example, 200 to 600 nm.
  • the first passivation film 33 can be formed using an insulating material such as silicon nitride, silicon oxide, silicon nitride oxide, or silicon oxynitride using a thin film formation method such as a plasma CVD method or a sputtering method. Note that the first passivation film 33 is not limited to a single layer, and may be two or more layers. Further, heat treatment may be performed on the entire surface of the substrate.
  • contact holes CH1, contact holes CH3, and contact holes CH4 are formed in the first passivation film 33 by a photolithography process including etching using a resist mask (see FIG. 7E).
  • the contact hole CH1 is for connecting the drain electrode 23 and the lower electrode 41 formed in a process described later.
  • the contact hole CH3 is for connecting the first extended conductive film 51 and the second extended conductive film 52 formed in a process described later.
  • the contact hole CH4 is for connecting the extended conductive film 61 and the source line S formed in a process described later.
  • a conductive film is formed on the first passivation film 33, processed into a predetermined shape (pattern) by a photolithography process including etching using a resist mask, the lower electrode 41, the second extended conductive film 52, and A source line S is formed (see FIG. 7F).
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, or a metal thereof Nitride can be used as appropriate. Further, a plurality of these layers may be stacked.
  • the lower electrode 41 is formed so as to be connected to the drain electrode 23 through the contact hole CH1.
  • the second extended conductive film 52 is formed so as to be connected to the first extended conductive film 51 through the contact hole CH3.
  • the source line S is formed so as to be connected to the extended conductive film 61 through the contact hole CH4.
  • an n-type semiconductor layer, an i-type semiconductor layer, and a p-type semiconductor layer are formed in this order on the entire surface of the substrate 31 so as to cover the first passivation film 33 and the lower electrode 41, for example, by a CVD method. These semiconductor layers are for forming the semiconductor film 42. Thereafter, a transparent conductive material such as IZO or ITO is formed in a region including a region where the semiconductor film 42 is formed by a sputtering method. The transparent conductive material is a conductor for the upper electrode 43.
  • the semiconductor film 42 and the upper electrode 43 are formed by processing into a predetermined shape (pattern) by a photolithography process and dry etching (see FIG. 8A). Thereby, the photodiode 4 in which the lower electrode 41, the semiconductor film 42, and the upper electrode 43 are laminated is formed.
  • the n-type semiconductor layer of the semiconductor film 42 is made of, for example, amorphous silicon (amorphous silicon: a-Si), and forms an n + region.
  • the thickness of this n-type semiconductor layer is, for example, about 40 nm to 50 nm.
  • the i-type semiconductor layer is a semiconductor layer having lower conductivity than the n-type semiconductor layer and the p-type semiconductor layer, for example, an undoped intrinsic semiconductor layer, and is made of, for example, amorphous silicon (a-Si).
  • the thickness of the i-type semiconductor layer is, for example, about 500 nm to 1500 nm. The greater the thickness, the higher the photosensitivity.
  • the p-type semiconductor layer is made of, for example, amorphous silicon (a-Si) and forms a p + region.
  • the thickness of this p-type semiconductor layer is, for example, about 10 nm to 50 nm.
  • the p-type semiconductor layer may be formed by implanting boron (B) into the upper layer portion of the i-type semiconductor layer by an ion shower doping method or an ion implantation method.
  • a second passivation film 34 is formed so as to cover the TFT 2 and the end portions of the side surface and the upper surface of the photodiode 4 (see FIG. 8B).
  • the material and the formation method of the second passivation film 34 can be the same as the material and the formation method of the first passivation film 33.
  • the thickness of the second passivation film 34 is, for example, 100 to 200 nm.
  • planarization film formation Thereafter, a planarizing film is formed on the entire surface of the second passivation film 34.
  • a photosensitive resin is used as a material for forming the planarization film.
  • the planarization film 35 having openings corresponding to the formation regions of the photodiodes 4 can be formed by processing into a desired pattern without using a photoresist (FIG. 8C). )reference).
  • the thickness of the planarizing film 35 is, for example, 2 to 3 ⁇ m.
  • a conductive film is formed in the opening of the planarizing film 35 and processed into a predetermined shape (pattern) by a photolithography process including etching using a resist mask to form the bias line 8 (FIG. 8D). )reference).
  • a metal such as aluminum (Al), molybdenum (Mo), or titanium (Ti) can be used.
  • the bias line 8 can be formed of Ti with a thickness of 50 nm, Al with a thickness of 300 nm, and Ti with a thickness of 33 nm.
  • a protective film (not shown) for protecting the photosensor substrate 10 is preferably formed on the entire surface of the substrate.
  • FIG. 9 is a diagram illustrating a configuration example of the sensor unit 1 when viewed from a direction perpendicular to the photosensor substrate 10 in the configuration of the first modification. 10 is a cross-sectional view taken along line XX of FIG.
  • the configuration of the modified example 1 is different from that of the first embodiment in the shape of the first extended conductive film 51A.
  • the first extended conductive film 51 is provided only between the adjacent source lines S.
  • the first extended conductive film 51A in the configuration of the modification 1 is the same as the gate line G. It extends in the first direction (lateral direction).
  • the width of the first extension conductive film 51A is narrower at the portion where the gate line Gj and the source line Si intersect than at the other portions.
  • the first extended conductive film 51A is formed in a layer different from the gate line G and in parallel with the gate line G. That is, since not only a part of the gate line G but also all have a laminated structure, the resistance of the gate line G can be further reduced.
  • FIG. 11 is a diagram illustrating a configuration example of the sensor unit 1 when viewed from a direction perpendicular to the photosensor substrate 10 in the configuration of the second modification.
  • 12 is a cross-sectional view taken along line XII-XII in FIG.
  • the configuration of the modified example 2 is different from the configuration of the first embodiment in the shape of the extended conductive film 61A.
  • the extended conductive film 61 is provided only between the adjacent data lines G.
  • the extended conductive film 61A in the configuration of the modified example 2 is similar to the source line S in the second direction ( (Longitudinal direction).
  • the width of the extended conductive film 61A is narrower at the portion where the gate line Gj and the source line Si intersect than at the other portions.
  • the capacitance between the source line Si and the gate line Gj connected to the extended conductive film 61A at the portion where the gate line Gj and the source line Si intersect is compared with the configuration in which the width of the extended conductive film 61A is not narrowed. Can be suppressed.
  • the extended conductive film 61A is formed in parallel with the source line S in a layer different from the source line S. That is, since not only a part of the source line S but also the whole has a laminated structure, the resistance of the source line S can be further reduced.
  • FIG. 13 is a cross-sectional view showing the configuration of the TFT 2 in the configuration of the third modification. However, in FIG. 13, the second passivation film 34 and the planarization film 35 are omitted.
  • FIG. 14 is a cross-sectional view of a portion where the gate line Gj and the source line Si intersect in the configuration of the third modification.
  • an etch stopper film 131 is provided on the semiconductor layer 22.
  • Etch stopper film 131 may be formed by, for example, SiO 2.
  • the semiconductor layer 22 can be prevented from being etched when the source electrode 21 and the drain electrode 23 are formed by etching.
  • the TFT 2 is a bottom gate type. In the configuration of the modification example 4, the TFT 2 is a top gate type.
  • FIG. 15 is a diagram illustrating a configuration example of the sensor unit 1 when viewed from a direction perpendicular to the photosensor substrate 10 in the configuration of the modification example 4.
  • 16 is a cross-sectional view taken along line XVI-XVI in FIG. 17 is a cross-sectional view taken along line XVII-XVII in FIG. 18 is a cross-sectional view taken along line XVIII-XVIII in FIG. 19 is a cross-sectional view taken along line XIX-XIX in FIG.
  • the components different from those of the first embodiment will be mainly described.
  • the source electrode 21, the semiconductor layer 22, and the drain electrode 23 are disposed on the substrate 31.
  • a gate insulating film 32A which is an insulating layer, is provided so as to cover the source electrode 21, the semiconductor layer 22, and the drain electrode 23.
  • the gate electrode 20A is disposed on the gate insulating film 32A.
  • a lower electrode 41, a semiconductor film 42, and an upper electrode 43 are sequentially stacked on the gate insulating film 32A. That is, the gate electrode 20A and the lower electrode 41 are provided in the same layer.
  • a passivation film 34A which is an insulating layer, is formed so as to cover the end portions of the side surface and the upper surface of the gate electrode 20A and the photodiode 4.
  • a planarizing film 35 is formed on the passivation film 34A.
  • the gate line Gj is formed on the substrate 31.
  • a gate insulating film 32A is formed so as to cover the gate line Gj, and an extended conductive film 151 is formed on the gate insulating film 32A.
  • a contact hole CH170 is formed in the gate insulating film 32A. The extended conductive film 151 is connected to the gate line Gj through the contact hole CH170.
  • the extended conductive film 151 is formed between two adjacent source lines S. That is, between two adjacent source lines S, the gate line Gj has a two-layer structure.
  • the source line Si has a two-layer structure between two adjacent data lines G as shown in FIG. Specifically, an extended conductive film 61 is formed on the substrate 31. The extended conductive film 61 is formed between two adjacent gate lines G. A gate insulating film 32A is formed so as to cover the extended conductive film 61, and a source line Si is formed on the gate insulating film 32A.
  • the arrangement position and the stacking order of the gate line Gj and the extended conductive film 151 are not limited to the configuration shown in FIG. Further, the arrangement position and the stacking order of the source line Si and the extended conductive film 61 are not limited to the configuration shown in FIG.
  • FIG. 20 is a diagram illustrating a configuration example when the photosensor substrate 10 illustrated in FIG. 1 is applied to an X-ray image detection apparatus.
  • FIG. 20 shows a layer structure in a plane perpendicular to the substrate of the photosensor substrate 10.
  • a scintillator layer 13 is provided at a position overlapping the sensor region of the photosensor substrate 10.
  • the scintillator layer 13 can be formed of, for example, a phosphor that converts X-rays into visible light. Examples of the phosphor include cesium iodide (CsI).
  • CsI cesium iodide
  • the scintillator layer 13 can be formed by sticking on the surface of the photosensor substrate 10 or by direct film formation such as vapor deposition.
  • a protective layer 14 that covers the scintillator layer 13 can be provided on the scintillator layer 13. With this configuration, an X-ray image flat panel detector (FDP) can be realized.
  • FDP X-ray image flat panel detector
  • the electronic component 11 is connected to the terminal portion T of the photosensor substrate 10 through the wiring 12.
  • the electronic component 11 is, for example, a semiconductor chip, and can include a circuit that processes a signal to the sensor unit 1 or a signal from the sensor unit 1.
  • the circuit connected to the terminal part T is not restricted to the form mounted with such a semiconductor chip.
  • the circuit may be mounted on the photosensor substrate 10 by COG (Chip on glass) or the like, or may be formed in FPC (Flexible printed circuit) connected to the terminal portion T, for example.
  • an X-ray image detection apparatus including a photosensor substrate and a wavelength conversion layer disposed on the photosensor substrate is also included in the embodiment of the present invention.
  • the photo sensor substrate in which the photodiodes 4 are arranged on the active matrix substrate has been described as an example.
  • an active matrix substrate that does not include the photodiodes 4 may be used.
  • Such an active matrix substrate can be used for a display device such as a liquid crystal display or an organic EL display.
  • the gate line G has a three-layer structure, but may have a two-layer structure or a structure with four or more layers.
  • the source line S has a two-layer structure, but may have a structure of three or more layers. Furthermore, a laminated structure in which only one of the gate line G and the source line S may be connected to the extended conductive film through a contact hole in the insulating layer.
  • the photodiode 4 may be connected to a plurality of (two or three or more) TFTs.
  • a TFT in which an oxide semiconductor is used as a material for a semiconductor layer has high mobility and thus can be used as a TFT in an amplifier circuit (for example, a source follower circuit (drain grounded circuit)).
  • An amplifier circuit can be formed by arranging a plurality of TFTs in one pixel.
  • Each sensor unit 1 may further have a storage capacity (CS) (not shown).
  • the photodiode 4 may be connected to a TFT and a storage capacitor. At least one TFT, a photodiode, and a storage capacitor can be arranged for each pixel.
  • the photodiode 4 is formed of a semiconductor layer having a PIN structure, but the photodiode 4 may be, for example, a PN type or a Schottky type. Further, the semiconductor used for the photodiode 4 is not limited to amorphous silicon.
  • the photoelectric conversion element may be a MIS type sensor.

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Abstract

アクティブマトリクス基板の配線の抵抗を小さくする。基板３１と、基板３１に配置され、第１方向に延びる複数のゲート線Ｇｊと、基板３１に配置され、第１方向とは異なる第２方向に延びる複数のソース線Ｓｉと、ゲート線とソース線Ｓｉとの各交点に対応して配置され、ゲート線Ｇｊ及びソース線Ｓｉと接続されているトランジスタ２と、絶縁層と、拡張導電膜５１，５２，６１と、を備える。ゲート線Ｇｊ及びソース線Ｓｉの少なくとも一方は、絶縁層に設けられたコンタクトホールを介して拡張導電膜と接続されて積層構造となっている。

Description

アクティブマトリクス基板
　本発明は、アクティブマトリクス基板に関する。
　基板上に、第１の方向に延びる複数の走査線（ゲート線）、及び第１の方向とは異なる第２の方向に延びる複数のデータ線（ソース線）が配置されるとともに、走査線及びデータ線の交点に対応してトランジスタが配置されたアクティブマトリクス基板が知られている（特許文献１参照）。
特開２０１１－０１７７５５号公報
　走査線やデータ線等の配線の抵抗が大きいと、配線の終端への信号伝達に遅れが生じる。従って、配線の抵抗率は小さい方が好ましい。
　本発明は、アクティブマトリクス基板の配線の抵抗を小さくする技術を提供することを目的とする。
　本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板に配置され、第１方向に延びる複数の第１配線と、前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、絶縁層と、拡張導電膜と、を備え、前記第１配線及び前記第２配線の少なくとも一方の配線は、前記絶縁層に設けられたコンタクトホールを介して前記拡張導電膜と接続されて積層構造となっている。
　本発明によれば、第１配線及び第２配線の少なくとも一方の配線は、絶縁層に設けられたコンタクトホールを介して拡張導電膜と接続されて積層構造となっているので、配線の抵抗を小さくすることができる。
図１は、第１の実施形態におけるフォトセンサ基板の構成例を示す平面図である。 図２は、フォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図３は、図２のＩＩＩ－ＩＩＩ線における断面図である。 図４は、図２のＩＶ－ＩＶ線における断面図である。 図５は、図２のＶ－Ｖ線における断面図である。 図６は、図２のＶＩ－ＶＩ線における断面図である。 図７は、第１の実施形態におけるフォトセンサ基板の製造工程の例を示す図である。 図８は、図７に示す製造工程に続いて、第１の実施形態におけるフォトセンサ基板の製造工程の例を示す図である。 図９は、変形例１の構成において、フォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図１０は、図９のＸ－Ｘ線における断面図である。 図１１は、変形例２の構成において、フォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図１２は、図１１のＸＩＩ－ＸＩＩ線における断面図である。 図１３は、変形例３の構成において、ＴＦＴの構成を示す断面図である。 図１４は、変形例３の構成において、ゲート線とソース線が交差する部分の断面図である。 図１５は、変形例４の構成において、フォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図１６は、図１５のＸＶＩ－ＸＶＩ線における断面図である。 図１７は、図１５のＸＶＩＩ－ＸＶＩＩ線における断面図である。 図１８は、図１５のＸＶＩＩＩ－ＸＶＩＩＩ線における断面図である。 図１９は、図１５のＸＩＸ－ＸＩＸ線における断面図である。 図２０は、図１に示すフォトセンサ基板をＸ線画像検出装置へ適用した場合の構成例を示す図である。
　本発明の一実施形態におけるアクティブマトリクス基板は、基板と、前記基板に配置され、第１方向に延びる複数の第１配線と、前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、絶縁層と、拡張導電膜と、を備え、前記第１配線及び前記第２配線の少なくとも一方の配線は、前記絶縁層に設けられたコンタクトホールを介して前記拡張導電膜と接続されて積層構造となっている（第１の構成）。
　第１の構成によれば、第１配線及び第２配線の少なくとも一方の配線は、絶縁層に設けられたコンタクトホールを介して拡張導電膜と接続されているので、配線の抵抗を小さくすることができる。また、第１配線及び第２配線の少なくとも一方の配線を、絶縁層のコンタクトホールを介して拡張導電膜と接続する積層構造とすることにより、基板の法線方向から見た配線面積を大幅に増やすことなく、配線の抵抗を小さくすることができる。また、何らかの理由により、配線の膜厚を厚くすることができない構造であっても、拡張導電膜を別の層に設けて接続する積層構造とすることにより、配線の抵抗を小さくすることができる。
　第１の構成において、前記拡張導電膜には、第１配線用拡張導電膜、及び第２配線用拡張導電膜が含まれ、前記第１配線は、前記第１配線用拡張導電膜と接続されており、前記第２配線は、前記第２配線用拡張導電膜と接続されている構成とすることができる（第２の構成）。
　第２の構成によれば、第１配線及び第２配線の両方の配線の抵抗を小さくすることができる。
　第２の構成において、前記第１配線用拡張導電膜には、前記第１配線と接続されている第１配線用第１拡張導電膜と、前記第１配線用第１拡張導電膜とは異なる層に配置され、前記第１配線用第１拡張導電膜と接続されている第１配線用第２拡張導電膜が含まれる構成することができる（第３の構成）。
　第３の構成によれば、第１配線を三層構造とすることにより、第１配線の抵抗をより小さくすることができる。
　第３の構成において、前記第１配線用第１拡張導電膜は、前記第２配線用拡張導電膜と同じ層に設けられ、前記第１配線用第２拡張導電膜は、前記第２配線と同じ層に設けられている構成とすることができる（第４の構成）。
　第４の構成によれば、第１配線が設けられている層と、第１配線用第１拡張導電膜及び第２配線用拡張導電膜が設けられている層と、第１配線用第２拡張導電膜及び第２配線が設けられている層の三層で、第１配線及び第２配線の抵抗を小さくすることができる。
　第３または第４の構成において、前記第１配線用第１拡張導電膜は、前記第１配線とは異なる層に、前記第１配線と平行に配置されている構成とすることができる（第５の構成）。
　第５の構成によれば、第１配線用第１拡張導電膜を第１配線と平行に配置することにより、第１配線用第１拡張導電膜を隣接する２つの第２配線の間に配置する構成と比べて、第１配線の抵抗をより小さくすることができる。
　第２から第４のいずれかの構成において、前記第２配線用拡張導電膜は、前記第２配線とは異なる層に、前記第２配線と平行に配置されている構成とすることができる（第６の構成）。
　第６の構成によれば、第２配線用拡張導電膜を第２配線と平行に配置することにより、第２配線用拡張導電膜を隣接する２つの第１配線の間に配置する構成と比べて、第２配線の抵抗をより小さくすることができる。
　第２から第４のいずれかの構成において、前記第１配線用拡張導電膜は、隣接する２つの前記第２配線の間に配置されており、前記第２配線用拡張導電膜は、隣接する２つの前記第１配線の間に配置されている構成とすることができる（第７の構成）。
　第７の構成によれば、第１配線用拡張導電膜を、隣接する２つの第２配線の間に配置する構成とすることにより、容易に第１配線用拡張導電膜を形成することができる。また、第２配線用拡張導電膜を、隣接する２つの第１配線の間に配置する構成とすることにより、容易に第２配線用拡張導電膜を形成することができる。
　第７の構成において、前記絶縁層には、前記トランジスタを覆うパッシベーション膜、及び前記パッシベーション膜を挟んで前記トランジスタと反対側に設けられている平坦化膜が含まれ、前記基板に垂直な方向から見て、前記第１配線と前記第２配線が交差する部分において、前記第１配線と前記第２配線の間に、前記パッシベーション膜及び前記平坦化膜が配置されている構成とすることができる（第８の構成）。
　第８の構成によれば、第１配線と第２配線が交差する部分において、第１配線と第２配線の間の距離をパッシベーション膜と平坦化膜により確保することができる。これにより、第１配線と第２配線の間の容量を抑えることができる。
　第１から第８のいずれかの構成において、前記トランジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜をはさんで対向する位置に設けられている半導体層と、前記半導体層と接続され、前記基板に平行な方向に互いに対向して設けられているドレイン電極及びソース電極とを有し、前記トランジスタのゲート電極は、前記ゲート絶縁膜と前記基板との間に設けられている構成とすることができる（第９の構成）。
　ボトムゲート型のトランジスタでは、半導体層の下層にゲート電極が配置されているため、ゲート電極の材料や膜厚は、トランジスタの半導体層の製造工程によって制約を受ける。このため、ゲート電極と接続される配線がゲート電極と同じ層上で一体的に形成される場合には、ゲート電極と接続される配線の材料や膜厚等の構成がトランジスタの半導体膜の製造工程によって制約を受ける。しかしながら、第９の構成によれば、配線を、配線が設けられている層とは異なる層に設けられた拡張導電膜と接続する構成とすることにより、ボトムゲート型のトランジスタにおいても、配線の抵抗を小さくすることができる。
　第１から第９のいずれかの構成において、前記第１配線と前記第２配線との各交点に対応して配置され、前記トランジスタと接続されている光電変換素子をさらに備える構成とすることができる（第１０の構成）。
　第１０の構成によれば、光電変換素子を備えたフォトセンサ基板においても、配線の抵抗を小さくすることができる。
　［実施の形態］
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　　［第１の実施形態］
　以下では、アクティブマトリクス基板上に光電変換素子を配置したフォトセンサ基板を例に挙げて説明する。フォトセンサ基板は、フォトセンサやＸ線画像検出装置等に使用され得る。
　図１は、本実施形態におけるフォトセンサ基板の構成例を示す平面図である。図１に示すフォトセンサ基板１０には、第１方向（横方向）に延びる複数のゲート線Ｇ１、Ｇ２、…Ｇｍ（以下、区別しないときは、ゲート線Ｇと総称する）と、ゲート線Ｇと交差する第２方向（縦方向）に延びる複数のソース線Ｓ１、Ｓ２、…Ｓｎ（以下、区別しないときは、ソース線Ｓと総称する）が設けられている。
　ゲート線Ｇとソース線Ｓの各交点に対応する位置には、トランジスタの一例であるＴＦＴ（薄膜トランジスタ）２が設けられている。各ＴＦＴ２は、ゲート線Ｇ、ソース線Ｓ及び下部電極４１に接続されている。下部電極４１は、光電変換素子の一例であるフォトダイオード４の下部電極４１である。
　下部電極４１は、隣り合う２本のゲート線Ｇ及び隣り合う２本のソース線Ｓによって囲まれた領域に配置されている。下部電極４１に重なる位置に、半導体膜４２及び上部電極４３が設けられる。これらの積層された下部電極４１、半導体膜４２及び上部電極４３によってフォトダイオード４が形成されている。下部電極４１、半導体膜４２及び上部電極４３は、フォトセンサ基板１０の面に垂直な方向に順に重なって配置されている。
　１組のＴＦＴ２及びフォトダイオード４により、１つのセンサ部１が構成されている。センサ部１は、フォトセンサ基板１０の面においてマトリクス状に配置されている。センサ部１は、隣り合う２本のゲート線Ｇ及び隣り合う２本のソース線Ｓによって囲まれた領域ごとに設けられている。１つのセンサ部１は、１つの画素に対応している。
　各センサ部１のフォトダイオード４は、半導体膜４２に照射された光を電荷（電子又は正孔）に変換する。具体的には、半導体膜４２に電圧が印加され逆バイアスの状態になっている時に、半導体膜４２に照射された光は、空乏層内で励起された電荷に変換される。変換された電荷は、ゲート線Ｇから供給される信号によりＴＦＴ２がオン状態になると、ソース線Ｓを介して外部へ取り出される。これにより、受光量に応じた電気信号が出力される。このようにして、フォトセンサ基板１０は、各センサ部１に照射された光の照射量を電流量に変換し、電気信号または画像として出力する。その結果、各センサ部１に対応する画素を有する画像が得られる。
　ゲート線Ｇ及びソース線Ｓは、センサ領域ＳＡの外側に引き出される。センサ領域ＳＡは、フォトセンサ基板１０において、基板に垂直な方向（基板の法線方向）から見た場合のセンサ部１が配置される領域、すなわち、光が検出される領域である。センサ領域ＳＡの外側において、ゲート線Ｇ１～Ｇｍは、端子部ＴＧ１～ＴＧｍ（以下、区別しないときは、端子部ＴＧと総称する）にそれぞれ接続され、ソース線Ｓ１～Ｓｎは、端子部ＴＳ１～ＴＳｎ（以下、区別しないときは、端子部ＴＳと総称する）にそれぞれ接続されている。
　ゲート線Ｇの端子部ＴＧには、例えば、ゲート線Ｇに供給する駆動信号を出力する回路を接続することができる。ソース線Ｓの端子部ＴＳには、例えば、ソース線Ｓから出力される信号を処理する回路（一例として、信号を増幅するアンプや、信号のＡ／Ｄ（アナログ／デジタル）変換をするＡ／Ｄ変換器等）を接続することができる。
　図２は、フォトセンサ基板１０に垂直な方向から見た場合のセンサ部１の構成例を示す図である。図２では、ｉ番目のソース線Ｓｉとｊ番目のゲート線Ｇｊとの交点に対応するセンサ部１の構成を示している。図３は、図２のＩＩＩ－ＩＩＩ線における断面図である。図４は、図２のＩＶ－ＩＶ線における断面図である。図５は、図２のＶ－Ｖ線における断面図である。図６は、図２のＶＩ－ＶＩ線における断面図である。
　ＴＦＴ２は、ソース線Ｓｉとゲート線Ｇｊの交点に対応する位置に設けられている。ＴＦＴ２は、ゲート電極２０、ソース電極２１、半導体層２２、及びドレイン電極２３を備えている。ドレイン電極２３は、フォトダイオード４の下部電極４１に接続されている。
　ソース電極２１、半導体層２２及びドレイン電極２３は、同じ層に設けられている。ソース電極２１及びドレイン電極２３は、基板に平行な方向において互いに対向している。半導体層２２は、ソース電極２１及びドレイン電極２３の間に配置される領域を含む。ゲート電極２０は、基板の法線方向から見て半導体層２２と重なる位置に設けられている。
　フォトダイオード４の下部電極４１は、ソース線Ｓｉとそれに隣接するソース線Ｓｉ＋１（不図示）、及びゲート線Ｇｊとそれに隣接するゲート線Ｇｊ＋１（不図示）に囲まれる領域に形成されている。この領域において、下部電極４１に重なるように、フォトダイオード４の半導体膜４２及び上部電極４３が設けられている。
　フォトダイオード４の上部電極４３と重なる位置に、バイアス線８が設けられている。バイアス線８は、上部電極４３と電気的に接続されている。バイアス線８は、ソース線Ｓｉが延びる方向と同じ方向にセンサ領域ＳＡの外側まで延び、この方向に並ぶ他のセンサ部１の上部電極４３にも電気的に接続されている。バイアス線８は、半導体膜４２に逆バイアスの電圧をかけるための配線である。
　図３に示すように、基板３１上にゲート電極２０が配置されている。また、図４に示すように、基板３１上にゲート線Ｇｊが配置されている。基板３１、ゲート電極２０、及びゲート線Ｇｊを覆うように、絶縁層であるゲート絶縁膜３２が形成されている。
　図３に示すように、ゲート絶縁膜３２の上には、ＴＦＴ２のソース電極２１とドレイン電極２３が互いに対向して配置されている。半導体層２２は、ゲート絶縁膜３２上において、少なくともソース電極２１の端部から、これに対向するドレイン電極２３の端部まで延びて形成されている。図３に示す例では、半導体層２２の一方の端部にソース電極２１の端部が乗り上げており、半導体層２２の他方の端部にドレイン電極２３の端部が乗り上げている。半導体層２２は、基板３１の法線から見てゲート電極２０と重なる位置に設けられている。
　半導体層２２は、酸化物半導体またはシリコン系の半導体で形成することができる。酸化物半導体は、例えば、インジウム、ガリウム、亜鉛、および酸素を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含んでもよい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含んでもよい。酸化物半導体の具体例については後述する。
　ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、絶縁層である第１パッシベーション膜３３が形成されている。
　本実施形態では、ソース線Ｓｉは、ソース電極２１とは異なる層に形成されている。すなわち、ソース電極２１は、上述したようにゲート絶縁膜３２上に形成されているが、ソース線Ｓｉは、図５に示すように、第１パッシベーション膜３３の上に形成されている。
　第１パッシベーション膜３３上には、フォトダイオード４の下部電極４１、半導体膜４２及び上部電極４３が順に積層されている。下部電極４１は、第１パッシベーション膜３３を挟んで、ソース電極２１、半導体層２２及びドレイン電極２３とは異なる層に形成されている。下部電極４１の一部は、ドレイン電極２３と、第１パッシベーション膜３３を介して対向している。
　第１パッシベーション膜３３には、下部電極４１とドレイン電極２３とを電気的に接続するためのコンタクトホールＣＨ１が形成されている。すなわち、下部電極４１は、コンタクトホールＣＨ１を介してドレイン電極２３と電気的に接続されている。
　基板３１の法線方向から見たコンタクトホールＣＨ１の面積は、下部電極４１の面積より小さい。これに対して、基板３１の法線方向から見たコンタクトホールＣＨ１の面積を下部電極４１の面積と同程度又は大きくすることもできる。この場合、下部電極４１を、ソース電極２１、半導体層２２及びドレイン電極２３と同じ層に形成することができる。この場合、下部電極４１は、ドレイン電極２３と一体形成された導電体として形成することができる。
　下部電極４１上に、下部電極４１に接する半導体膜４２が形成されている。半導体膜４２の上に、上部電極４３が形成されている。すなわち、上部電極４３は、半導体膜４２を介して下部電極４１と対向している。上部電極４３上には、バイアス線８が形成されている。
　半導体膜４２は、ｎ型（ｎ＋）半導体層、ｉ型半導体層、及びｐ型（ｐ＋）半導体層が順に積層された構成とすることができる。これらの半導体層としては、例えば、アモルファスシリコンを用いることができる。上部電極４３は、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ、ＳｎＯ等の透明電極とすることができる。
　第１パッシベーション膜３３及びフォトダイオード４の一部を覆うように、絶縁層である第２パッシベーション膜３４が形成されている。第２パッシベーション膜３４の上には、絶縁層である平坦化膜３５が形成されている。
　本実施形態では、隣接する２つのソース線Ｓの間において、ゲート線Ｇｊは、図４に示すように、三層構造となっている。具体的には、ゲート線Ｇｊを覆うようにゲート絶縁膜３２が形成されており、ゲート絶縁膜３２の上に第１拡張導電膜５１が形成されている。また、第１拡張導電膜５１を覆うように第１パッシベーション膜３３が形成されており、第１パッシベーション膜３３の上に第２拡張導電膜５２が形成されている。
　ゲート絶縁膜３２には、コンタクトホールＣＨ２が形成されている。第１拡張導電膜５１は、コンタクトホールＣＨ２を介して、ゲート線Ｇｊと接続されている。なお、基板３１の法線方向から見たコンタクトホールＣＨ２の面積は、第１拡張導電膜５１の面積より小さいが、第１拡張導電膜５１の面積と同程度又は大きくすることもできる。
　第１パッシベーション膜３３には、コンタクトホールＣＨ３が形成されている。第２拡張導電膜５２は、コンタクトホールＣＨ３を介して、第１拡張導電膜５１と接続されている。なお、基板３１の法線方向から見たコンタクトホールＣＨ３の面積は、第２拡張導電膜５２の面積より小さいが、第２拡張導電膜５２の面積と同程度又は大きくすることもできる。
　第１拡張導電膜５１及び第２拡張導電膜５２は、図２に示すように、隣接する２つのソース線Ｓの間に設けられている。第１拡張導電膜５１及び第２拡張導電膜５２の第２方向（縦方向）における幅は、ゲート線Ｇｊと同じ幅とすることができる。ただし、第１拡張導電膜５１及び第２拡張導電膜５２の第２方向（縦方向）における幅は、ゲート線Ｇｊの幅より狭くても良いし、広くても良い。第１拡張導電膜５１及び第２拡張導電膜５２は、図２に示すように、ゲート線Ｇｊ以外の電気部材とは電気的に接続されていない。
　ゲート線Ｇｊの少なくとも一部において、ゲート線Ｇｊの上に第１拡張導電膜５１及び第２拡張導電膜５２を積層して、ゲート線Ｇｊを積層構造とすることにより、基板３１の法線方向から見た配線面積を増やすことなく、ゲート線Ｇｊの抵抗を小さくすることができる。
　なお、ゲート線Ｇｊ、第１拡張導電膜５１及び第２拡張導電膜５２の配置位置及び積層順序は、図４に示す構成に限定されることはない。従って、ゲート線Ｇｊの下に第１拡張導電膜５１及び第２拡張導電膜５２を配置する構成でも良いし、ゲート線Ｇｊを挟んで第１拡張導電膜５１及び第２拡張導電膜５２を配置する構成としても良い。
　また、本実施形態では、隣接する２つのデータ線Ｇの間において、ソース線Ｓｉは、図５に示すように、二層構造となっている。具体的には、ゲート絶縁膜３２の上に拡張導電膜６１が形成されている。また、拡張導電膜６１を覆うように第１パッシベーション膜３３が形成されており、第１パッシベーション膜３３の上にソース線Ｓｉが形成されている。
　第１パッシベーション膜３３には、コンタクトホールＣＨ４が形成されている。ソース線Ｓｉは、コンタクトホールＣＨ４を介して、拡張導電膜６１と接続されている。なお、基板３１の法線方向から見たコンタクトホールＣＨ４の面積は、ソース線Ｓｉの面積より小さいが、ソース線Ｓｉの面積と同程度又は大きくすることもできる。
　拡張導電膜６１は、図２に示すように、隣接する２つのゲート線Ｇの間に設けられている。拡張導電膜６１の第１方向（横方向）における幅は、ソース線Ｓｉと同じ幅とすることができる。ただし、拡張導電膜６１の第１方向（横方向）における幅は、ソース線Ｓｉの幅より狭くても良いし、広くても良い。拡張導電膜６１は、図２に示すように、ソース線Ｓｉ以外の電気部材とは電気的に接続されていない。
　ソース線Ｓｉの少なくとも一部において、ソース線Ｓｉの下に拡張導電膜６１を形成して、ソース線Ｓｉを積層構造とすることにより、基板３１の法線方向から見た配線面積を増やすことなく、ソース線Ｓｉの抵抗を小さくすることができる。
　なお、ソース線Ｓｉ及び拡張導電膜６１の配置位置及び積層順序は、図５に示す構成に限定されることはない。従って、ソース線Ｓｉの上に拡張導電膜６１を配置する構成としても良い。
　図６は、ゲート線Ｇｊとソース線Ｓｉが交差する部分の断面図である。上述したように、ゲート線Ｇｊは基板３１の上に形成され、拡張導電膜６１はゲート絶縁膜３２の上に形成され、ソース線Ｓｉは、第１パッシベーション膜３３の上に形成されている。拡張導電膜６１は、ゲート線Ｇｊより上の層に形成されているが、ゲート線Ｇｊとソース線Ｓｉが交差する部分では、図６に示すように、ゲート線Ｇｊの上には形成されていない。これにより、ゲート線Ｇｊとソース線Ｓｉが交差する部分において、ゲート線Ｇｊとソース線Ｓｉの間の距離をゲート絶縁膜３２と第１パッシベーション膜３３により確保することができるので、ゲート線Ｇｊとソース線Ｓｉの間の容量を抑えることができる。
　また、図２に示すように、ゲート線Ｇｊとソース線Ｓｉが交差する部分では、それ以外の部分と比べて、ゲート線Ｇｊの幅は狭い。同様に、ゲート線Ｇｊとソース線Ｓｉが交差する部分では、それ以外の部分と比べて、ソース線Ｓｉの幅は狭い。これにより、ゲート線Ｇｊ及びソース線Ｓｉの幅を狭くしない構成と比べて、ゲート線Ｇｊとソース線Ｓｉが交差する部分におけるゲート線Ｇｊとソース線Ｓｉの間の容量を抑えることができる。
　図７及び図８は、本実施形態におけるフォトセンサ基板の製造工程の例を示す図である。図７及び図８では、左から順に、ゲート線Ｇが形成される部分の断面図、ゲート線Ｇとソース線Ｓが交差する部分の断面図、ソース線Ｓが形成される部分の断面図、ＴＦＴ２とフォトダイオード４が形成される部分の断面図を示している。
　　＜基板＞
　基板３１は、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等である。プラスチック基板又は樹脂基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。
　　＜ゲート線、ゲート電極形成＞
　基板３１上にゲート線Ｇ及びゲート電極２０を形成する（図７（ａ）参照）。ゲート線Ｇ及びゲート電極２０は、基板３１上に、例えば１００～５００ｎｍの膜厚の導電膜を成膜することによって形成する。導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、等の金属、又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
　一例として、膜厚３７０ｎｍのＷ、膜厚５０ｎｍのＴａＮをスパッタ装置で堆積した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することにより、ゲート線Ｇ及びゲート電極２０を形成する。
　　＜ゲート絶縁膜形成＞
　続いて、基板３１、ゲート線Ｇ及びゲート電極２０を覆うように、ゲート絶縁膜３２を形成する（図７（ｂ）参照）。ここでは、２層の積層構造でゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることができる。基板３１からの不純物等の拡散防止のため、下層側のゲート絶縁膜３２としては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いて形成し、上層側のゲート絶縁膜３２としては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）等を用いて形成することが望ましい。アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させてもよい。これにより、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成することができる。
　一例として、ＳｉＮを３２５ｎｍ、ＳｉＯ２を１０ｎｍ、ＣＶＤ装置で連続して堆積することにより、ゲート絶縁膜３２を形成する。
　　＜半導体層形成＞
　次に、ゲート絶縁膜３２上に、半導体層２２を形成する（図７（ｂ）参照）。半導体層２２は、例えば、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。半導体層２２は、例えば、ＩｎＧａＯ３（ＺｎＯ）５を含んでもよい
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコン（ａ－Ｓｉ）ＴＦＴに比べ２０倍超）及び低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ及び画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度を有するので、ＴＦＴの小型化を実現し得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、例えば、装置の消費電力を大幅に削減すること及び／又は装置の解像度を向上させることが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファス（非晶質）でもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用（incorporated by reference）する。
　半導体層２２は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　Ｚｎ－Ｏ系半導体は、例えば、ＺｎＯに不純物元素が何も添加されていないもの、または、ＺｎＯに不純物が添加された半導体を含む。Ｚｎ－Ｏ系半導体は、例えば、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加された半導体を含む。Ｚｎ－Ｏ系半導体は、例えば、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）または酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）を含む。Ｚｎ－Ｏ系半導体は、アモルファス（非晶質）でもよいし、多結晶でもよいし、非晶質状態および多結晶状態が混在する微結晶状態のものでもよい。
　半導体層２２は、酸化物半導体の代わりに、他の半導体を含んでいてもよい。例えば、アモルファスシリコン、多結晶シリコン、低温ポリシリコンなどを含んでいてもよい。
　半導体層２２の厚さは、例えば、３０ｎｍ～１００ｎｍである。ここでは、一例として、半導体をスパッタリング法により成膜した後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、半導体層２２を形成する。
　　＜コンタクトホールＣＨ２形成＞
　続いて、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、ゲート絶縁膜３２に、ゲート線Ｇと、後述する工程で形成する第１拡張導電膜５１とを接続するためのコンタクトホールＣＨ２を形成する（図７（ｃ）参照）。
　　＜ソース電極／ドレイン電極、拡張導電膜形成＞
　続いて、ゲート絶縁膜３２及び半導体層２２の上に導電膜を形成し、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、ソース電極２１、ドレイン電極２３、第１拡張導電膜５１、及び拡張導電膜６１を形成する（図７（ｄ）参照）。第１拡張導電膜５１は、コンタクトホールＣＨ２を介して、ゲート線Ｇと接続されるように形成する。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
　一例として、膜厚１００ｎｍのＴｉ、膜厚３００ｎｍのＡｌ、及び膜厚３０ｎｍのＴｉを順にスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法により所望のパターンに加工することができる。これにより、ＴＦＴ２が形成される。
　　＜第１パッシベーション膜形成＞
　ソース電極２１、半導体層２２、ドレイン電極２３、第１拡張導電膜５１、及び拡張導電膜６１を覆うように、第１パッシベーション膜３３を成膜する（図７（ｅ）参照）。第１パッシベーション膜３３の厚さは、例えば２００～６００ｎｍである。第１パッシベーション膜３３は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素等の絶縁性材料を用いて形成することができる。なお、第１パッシベーション膜３３は、単層に限らず、２層以上とすることができる。また、基板全面に対して熱処理を行ってもよい。
　その後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、第１パッシベーション膜３３に、コンタクトホールＣＨ１、コンタクトホールＣＨ３、及びコンタクトホールＣＨ４を形成する（図７（ｅ）参照）。コンタクトホールＣＨ１は、ドレイン電極２３と、後述する工程で形成する下部電極４１とを接続するためのものである。コンタクトホールＣＨ３は、第１拡張導電膜５１と、後述する工程で形成する第２拡張導電膜５２とを接続するためのものである。コンタクトホールＣＨ４は、拡張導電膜６１と、後述する工程で形成するソース線Ｓとを接続するためのものである。
　　＜下部電極、拡張導電膜形成＞
　続いて、第１パッシベーション膜３３上に導電膜を形成し、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、下部電極４１、第２拡張導電膜５２、及びソース線Ｓを形成する（図７（ｆ）参照）。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
　下部電極４１は、コンタクトホールＣＨ１を介してドレイン電極２３と接続されるように形成する。第２拡張導電膜５２は、コンタクトホールＣＨ３を介して第１拡張導電膜５１と接続されるように形成する。ソース線Ｓは、コンタクトホールＣＨ４を介して拡張導電膜６１と接続されるように形成する。
　一例として、膜厚１００ｎｍのＴｉ、膜厚３００ｎｍのＡｌ、及び膜厚３０ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。
　　＜フォトダイオードの半導体膜及び上部電極形成＞
　続いて、第１パッシベーション膜３３及び下部電極４１を覆うように、基板３１の全面に、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層をこの順に、例えばＣＶＤ法により成膜する。これらの半導体層は、半導体膜４２を形成するためのものである。その後、ＩＺＯやＩＴＯ等の透明導電材料を、スパッタリング法によって半導体膜４２が形成される領域を含む領域に成膜する。透明導電材料は、上部電極４３のための導電体である。その後、フォトリソグラフィプロセス及びドライエッチングによって所定の形状（パターン）に加工することにより、半導体膜４２および上部電極４３を形成する（図８（ａ）参照）。これにより、下部電極４１、半導体膜４２及び上部電極４３が積層されてなるフォトダイオード４が形成される。
　ここで、半導体膜４２のｎ型半導体層は、例えば非晶質シリコン（アモルファスシリコン：ａ－Ｓｉ）により構成され、ｎ＋領域を形成する。このｎ型半導体層の厚みは、例えば、４０ｎｍ～５０ｎｍ程度である。ｉ型半導体層は、ｎ型半導体層及びｐ型半導体層よりも導電性の低い半導体層、例えばノンドープの真性半導体層であり、例えば非晶質シリコン（ａ－Ｓｉ）により構成されている。このｉ型半導体層の厚みは、例えば５００ｎｍ～１５００ｎｍ程度であるが、厚みが大きい程、光感度を高めることができる。ｐ型半導体層は、例えば非晶質シリコン（ａ－Ｓｉ）により構成され、ｐ＋領域を形成する。このｐ型半導体層の厚みは、例えば、１０ｎｍ～５０ｎｍ程度である。なお、ｐ型半導体層は、イオンシャワードーピング方法またはイオン注入方法により、ｉ型半導体層の上層部にホウ素（Ｂ）を注入して形成しても良い。
　　＜第２パッシベーション膜形成＞
　続いて、ＴＦＴ２上、及びフォトダイオード４の側面及び上面の端部を覆うように、第２パッシベーション膜３４を形成する（図８（ｂ）参照）。第２パッシベーション膜３４の材料及び形成方法は、第１パッシベーション膜３３の材料及び形成方法と同じとすることができる。第２パッシベーション膜３４の厚さは、例えば１００～２００ｎｍである。
　　＜平坦化膜形成＞
　その後、第２パッシベーション膜３４上の全面に平坦化膜を形成する。例えば、平坦化膜を形成する材料として、感光性樹脂を用いる。これにより、フォトレジストを用いることなく、所望のパターンに加工することによって、フォトダイオード４の形成領域に対応して開口部が形成された平坦化膜３５を形成することができる（図８（ｃ）参照）。平坦化膜３５の厚さは、例えば２～３μｍである。
　　＜バイアス線形成＞
　続いて、平坦化膜３５の開口部内に導電膜を形成し、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、バイアス線８を形成する（図８（ｄ）参照）。導電膜として、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の金属を用いることができる。一例として、膜厚５０ｎｍのＴｉ、膜厚３００ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉにより、バイアス線８を形成することができる。
　この後、フォトセンサ基板１０を保護するための保護膜（不図示）を、基板全面に形成することが好ましい。
　＜変形例１＞
　図９は、変形例１の構成において、フォトセンサ基板１０に垂直な方向から見た場合のセンサ部１の構成例を示す図である。図１０は、図９のＸ－Ｘ線における断面図である。
　変形例１の構成が第１の実施形態の構成と異なるのは、第１拡張導電膜５１Ａの形状である。第１の実施形態では、第１拡張導電膜５１は、隣接するソース線Ｓの間にのみ設けられていたが、変形例１の構成における第１拡張導電膜５１Ａは、ゲート線Ｇと同じく、第１方向（横方向）に延びている。
　図９に示す構成例では、ゲート線Ｇｊとソース線Ｓｉが交差する部分では、それ以外の部分と比べて、第１拡張導電膜５１Ａの幅は狭い。これにより、第１拡張導電膜５１Ａの幅を狭くしない構成と比べて、ゲート線Ｇｊとソース線Ｓｉが交差する部分において、第１拡張導電膜５１Ａと接続されているゲート線Ｇｊとソース線Ｓｉの間の容量を抑えることができる。
　変形例１の構成によれば、第１拡張導電膜５１Ａは、ゲート線Ｇと異なる層において、ゲート線Ｇと平行に形成されている。すなわち、ゲート線Ｇの一部だけでなく、全てにおいて積層構造としているので、ゲート線Ｇの抵抗をより低減することができる。
　＜変形例２＞
　図１１は、変形例２の構成において、フォトセンサ基板１０に垂直な方向から見た場合のセンサ部１の構成例を示す図である。図１２は、図１１のＸＩＩ－ＸＩＩ線における断面図である。
　変形例２の構成が第１の実施形態の構成と異なるのは、拡張導電膜６１Ａの形状である。第１の実施形態では、拡張導電膜６１は、隣接するデータ線Ｇの間にのみ設けられていたが、変形例２の構成における拡張導電膜６１Ａは、ソース線Ｓと同じく、第２方向（縦方向）に延びている。
　図１１に示す構成例では、ゲート線Ｇｊとソース線Ｓｉが交差する部分では、それ以外の部分と比べて、拡張導電膜６１Ａの幅は狭い。これにより、拡張導電膜６１Ａの幅を狭くしない構成と比べて、ゲート線Ｇｊとソース線Ｓｉが交差する部分において、拡張導電膜６１Ａと接続されているソース線Ｓｉとゲート線Ｇｊの間の容量を抑えることができる。
　変形例２の構成によれば、拡張導電膜６１Ａは、ソース線Ｓと異なる層において、ソース線Ｓと平行に形成されている。すなわち、ソース線Ｓの一部だけでなく、全てにおいて積層構造としているので、ソース線Ｓの抵抗をより低減することができる。
　＜変形例３＞
　図１３は、変形例３の構成において、ＴＦＴ２の構成を示す断面図である。ただし、図１３では、第２パッシベーション膜３４及び平坦化膜３５は省略している。図１４は、変形例３の構成において、ゲート線Ｇｊとソース線Ｓｉが交差する部分の断面図である。
　変形例３の構成では、半導体層２２上にエッチストッパ膜１３１が設けられている。エッチストッパ膜１３１は、例えばＳｉＯ２により形成することができる。エッチストッパ膜１３１が設けられていることにより、ソース電極２１及びドレイン電極２３をエッチングによって形成するときに、半導体層２２がエッチングされることを防止することができる。
　＜変形例４＞
　第１の実施形態では、ＴＦＴ２はボトムゲート型であった。変形例４の構成において、ＴＦＴ２はトップゲート型である。
　図１５は、変形例４の構成において、フォトセンサ基板１０に垂直な方向から見た場合のセンサ部１の構成例を示す図である。図１６は、図１５のＸＶＩ－ＸＶＩ線における断面図である。図１７は、図１５のＸＶＩＩ－ＸＶＩＩ線における断面図である。図１８は、図１５のＸＶＩＩＩ－ＸＶＩＩＩ線における断面図である。図１９は、図１５のＸＩＸ－ＸＩＸ線における断面図である。以下では、第１の実施形態と異なる構成部分について主に説明する。
　図１６に示すように、基板３１の上に、ソース電極２１、半導体層２２、及びドレイン電極２３が配置されている。ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、絶縁層であるゲート絶縁膜３２Ａが設けられている。
　ゲート電極２０Ａは、ゲート絶縁膜３２Ａの上に配置されている。ゲート絶縁膜３２Ａ上にはまた、下部電極４１、半導体膜４２、及び上部電極４３が順に積層されている。すなわち、ゲート電極２０Ａと下部電極４１は、同じ層に設けられている。
　ゲート電極２０Ａとフォトダイオード４の側面及び上面の端部を覆うように、絶縁層であるパッシベーション膜３４Ａが形成されている。パッシベーション膜３４Ａの上には平坦化膜３５が形成されている。
　図１７に示すように、ゲート線Ｇｊは、基板３１の上に形成されている。ゲート線Ｇｊを覆うようにゲート絶縁膜３２Ａが形成されており、ゲート絶縁膜３２Ａの上に拡張導電膜１５１が形成されている。ゲート絶縁膜３２Ａには、コンタクトホールＣＨ１７０が形成されている。拡張導電膜１５１は、コンタクトホールＣＨ１７０を介してゲート線Ｇｊと接続されている。
　拡張導電膜１５１は、隣接する２つのソース線Ｓの間に形成されている。すなわち、隣接する２つのソース線Ｓの間において、ゲート線Ｇｊは、二層構造となっている。
　変形例４の構成でも、隣接する２つのデータ線Ｇの間において、ソース線Ｓｉは、図１８に示すように、二層構造となっている。具体的には、基板３１の上に拡張導電膜６１が形成されている。拡張導電膜６１は、隣接する２つのゲート線Ｇの間に形成されている。また、拡張導電膜６１を覆うようにゲート絶縁膜３２Ａが形成されており、ゲート絶縁膜３２Ａの上にソース線Ｓｉが形成されている。
　なお、図１６～図１９は、トップゲート型のＴＦＴを有するフォトセンサ基板の一構成例を示すものである。従って、ゲート線Ｇｊ及び拡張導電膜１５１の配置位置及び積層順序が図１７に示す構成に限定されることはない。また、ソース線Ｓｉ及び拡張導電膜６１の配置位置及び積層順序が図１８に示す構成に限定されることはない。
　（Ｘ線画像検出装置への適用例）
　図２０は、図１に示すフォトセンサ基板１０をＸ線画像検出装置へ適用した場合の構成例を示す図である。図２０は、フォトセンサ基板１０の基板に垂直な面における層構成を示している。フォトセンサ基板１０のセンサ領域に重なる位置に、シンチレータ層１３が設けられる。シンチレータ層１３は、例えば、Ｘ線を可視光に変換する蛍光体により形成することができる。蛍光体の例として、ヨウ化セシウム（ＣｓＩ）等が挙げられる。シンチレータ層１３は、フォトセンサ基板１０の表面に貼り付け又は蒸着等の直接成膜によって形成することができる。シンチレータ層１３の上には、シンチレータ層１３を覆う保護層１４を設けることができる。この構成により、Ｘ線画像の平面検出器（ＦＤＰ：flat panel detector）が実現できる。
　フォトセンサ基板１０の端子部Ｔには、配線１２を介して電子部品１１が接続される。電子部品１１は、例えば、半導体チップであり、センサ部１への信号又はセンサ部１からの信号を処理する回路を含むことができる。なお、端子部Ｔに接続される回路は、このような半導体チップで実装される形態に限られない。回路は、例えば、フォトセンサ基板１０上にＣＯＧ(Chip on glass)等により実装されてもよいし、端子部Ｔに接続されるＦＰＣ（Flexible printed circuits）に形成されてもよい。
　このように、フォトセンサ基板と、フォトセンサ基板に重ねて配置される波長変換層とを備えるＸ線画像検出装置も、本発明の実施形態に含まれる。
　以上、上述した実施の形態及び変形例は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態及び変形例に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態及び変形例を適宜変形して実施することが可能である。
　例えば、上述した実施形態では、アクティブマトリクス基板上にフォトダイオード４を配置したフォトセンサ基板を例に挙げて説明したが、フォトダイオード４を備えていないアクティブマトリクス基板でもよい。そのようなアクティブマトリクス基板は、例えば液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いることができる。
　第１の実施形態では、ゲート線Ｇが三層構造であったが、二層構造でも良いし、四層以上の構造でも良い。また、ソース線Ｓは二層構造であったが、三層以上の構造でも良い。
さらに、ゲート線Ｇ及びソース線Ｓのうちのいずれか一方のみを、絶縁層のコンタクトホールを介して拡張導電膜と接続する積層構造としても良い。
　フォトダイオード４は、複数（２または３以上）のＴＦＴと接続されていてもよい。例えば、半導体層の材料として酸化物半導体が用いられているＴＦＴは、高い移動度を有するので、増幅回路（例えばソースフォロワ回路（ドレイン接地回路））のＴＦＴとして用いることもできる。１つの画素に複数のＴＦＴを配置して増幅回路を形成することがきる。
　また、各センサ部１は、蓄積容量（ＣＳ）（不図示）をさらに有していてもよい。例えば、フォトダイオード４は、ＴＦＴ及び蓄積容量と接続されていてもよい。画素ごとに、ＴＦＴとフォトダイオードと蓄積容量とを少なくとも１つずつ配置される構成とすることができる。
　上記実施形態では、フォトダイオード４がＰＩＮ構造の半導体層で形成されるが、フォトダイオード４は、例えば、ＰＮ型又はショットキー型でもよい。また、フォトダイオード４に用いられる半導体は、アモルファスシリコンに限られない。また、光電変換素子は、ＭＩＳ型センサであってもよい。
１　センサ部
１０　フォトセンサ基板
２　ＴＦＴ（トランジスタの一例）
２０、２０Ａ　ゲート電極
２１　ソース電極
２２　半導体層
２３　ドレイン電極
３１　基板
３４　第２パッシベーション膜
３４Ａ　パッシベーション膜
３５　平坦化膜
４１　下部電極
４２　半導体膜
４３　上部電極
４　フォトダイオード（光電変換素子の一例）
５１、５１Ａ、５２、６１、６１Ａ、１５１　拡張導電膜
Ｓ　ソース線
Ｇ　ゲート線

Claims (10)

  1. 　基板と、
    　前記基板に配置され、第１方向に延びる複数の第１配線と、
    　前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、
    　前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、
    　絶縁層と、
    　拡張導電膜と、
    を備え、
    　前記第１配線及び前記第２配線の少なくとも一方の配線は、前記絶縁層に設けられたコンタクトホールを介して前記拡張導電膜と接続されて積層構造となっている、アクティブマトリクス基板。
  2. 　前記拡張導電膜には、第１配線用拡張導電膜、及び第２配線用拡張導電膜が含まれ、
    　前記第１配線は、前記第１配線用拡張導電膜と接続されており、
    　前記第２配線は、前記第２配線用拡張導電膜と接続されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記第１配線用拡張導電膜には、前記第１配線と接続されている第１配線用第１拡張導電膜と、前記第１配線用第１拡張導電膜とは異なる層に配置され、前記第１配線用第１拡張導電膜と接続されている第１配線用第２拡張導電膜が含まれる、請求項２に記載のアクティブマトリクス基板。
  4. 　前記第１配線用第１拡張導電膜は、前記第２配線用拡張導電膜と同じ層に設けられ、
    　前記第１配線用第２拡張導電膜は、前記第２配線と同じ層に設けられている、請求項３に記載のアクティブマトリクス基板。
  5. 　前記第１配線用第１拡張導電膜は、前記第１配線とは異なる層に、前記第１配線と平行に配置されている、請求項３または４に記載のアクティブマトリクス基板。
  6. 　前記第２配線用拡張導電膜は、前記第２配線とは異なる層に、前記第２配線と平行に配置されている、請求項２から４のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記第１配線用拡張導電膜は、隣接する２つの前記第２配線の間に配置されており、
    　前記第２配線用拡張導電膜は、隣接する２つの前記第１配線の間に配置されている、請求項２から４のいずれか一項に記載のアクティブマトリクス基板。
  8. 　前記絶縁層には、前記トランジスタを覆うパッシベーション膜、及び前記パッシベーション膜を挟んで前記トランジスタと反対側に設けられている平坦化膜が含まれ、
    　前記基板に垂直な方向から見て、前記第１配線と前記第２配線が交差する部分において、前記第１配線と前記第２配線の間に、前記パッシベーション膜及び前記平坦化膜が配置されている、請求項７に記載のアクティブマトリクス基板。
  9. 　前記トランジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜をはさんで対向する位置に設けられている半導体層と、前記半導体層と接続され、前記基板に平行な方向に互いに対向して設けられているドレイン電極及びソース電極とを有し、
    　前記トランジスタのゲート電極は、前記ゲート絶縁膜と前記基板との間に設けられている、請求項１から８のいずれか一項に記載のアクティブマトリクス基板。
  10. 　前記第１配線と前記第２配線との各交点に対応して配置され、前記トランジスタと接続されている光電変換素子をさらに備える、請求項１から９のいずれか一項に記載のアクティブマトリクス基板。
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