JP2007241237A

JP2007241237A - 二層金属ラインを有する薄膜トランジスタディスプレイアレイを製造するための方法

Info

Publication number: JP2007241237A
Application number: JP2006294422A
Authority: JP
Inventors: Yu-Cheng Chen; チェン・ユ−チェン; Hung-Tse Chen; チェン・フン−ツェ
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2006-03-07
Filing date: 2006-10-30
Publication date: 2007-09-20
Anticipated expiration: 2026-10-30
Also published as: TWI356458B; CN101034685A; TW200735229A; CN100477171C; US20070212824A1; US7638371B2; JP4495712B2

Abstract

【課題】ＴＦＴアレイを製造するための方法に提供する。
【解決手段】ＴＦＴアレイを製造するための方法は、基板と、複数の第１の導電性ラインと複数の第２の導電性ラインとを有し基板上にパターニングされた第１の金属層と、パターニングされた第１の金属層の上の絶縁層と、パターニングされたシリコン層と、パターニングされたシリコン層の上のパターニングされた保護層と、パターニングされた保護層の上のパターニングされたドープシリコン層及びパターニングされた第２の金属層とを準備し、パターニングされたシリコン層の露出した部分と第１の導電性ラインと第２の導電性ラインの露出した部分を埋め、パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインを備え、そのそれぞれが、複数の第１の導電性ラインと複数の第２の導電性ラインの１つにそれぞれに対応する。
【選択図】図１Ｈ

Description

本発明は、概括的に言えば、複数の薄膜トランジスタ（「ＴＦＴ」）に関し、より詳しく言えば、ＴＦＴアレイ（TFT array）を製造するための方法に関する。

半導体製造技術における進歩とともに、液晶ディスプレイ（「ＬＣＤ」）装置などのフラットパネルディスプレイ装置のパネルサイズが急速に増大している。その結果、フラットパネルディスプレイ装置内の導電性ライン（conductive line）は、長さにおいてかなりの増加を引き起こし、好ましくない抵抗−容量（「ＲＣ」）遅延を逆に招いている。かかるＲＣ遅延は、フラットパネル装置の性能に深刻な影響を及ぼし得る。３７インチ又はそれ以上のパネルサイズを有する液晶ディスプレイテレビにおいて、走査線の内部のＲＣ遅延は、表示品質に悪影響を及ぼすことが見出されている。ＲＣ遅延問題に取り組む従来の方法の１つは、両側駆動方式を提案しており、ＲＣ遅延をオフセットする、あるいは軽減するために、パネルの両側にドライバが備えられている。

しかし、この方法は、更なる複数の駆動集積回路（「ＩＣ」）と、次にこれらの集積回路をパッケージングするための更なるコストを必要とする。従って、駆動方式に妥協することなく、ＴＦＴアレイ内の導電性ラインにおいてＲＣ遅延を低減することができるＴＦＴアレイを製造するための方法が望まれている。

本発明は、先行技術についての制限及び欠点から生じる１つ若しくはそれ以上の問題を取り除く、二層導電性ラインを有する薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法に指向される。

本発明の一実施形態によれば基板を用意するステップと、前記基板上にパターニングされた第１の金属層を形成し、該パターニングされた第１の金属層が、複数の第１の導電性ラインと該第１の導電性ラインに直交して配置される複数の第２の導電性ラインとを有し、前記第１の導電性ラインのそれぞれが、複数のゲート電極を有し、該ゲート電極のそれぞれが、１つの前記第１の導電性ラインと１つの前記第２の導電性ラインの交点の近くに配置されるステップと、前記パターニングされた第１の金属層の上に絶縁層を形成するステップと、パターニングされたシリコン層を形成するステップと、前記パターニングされたシリコン層と前記パターニングされた第１の金属層の上にパターニングされた保護層を形成し、前記パターニングされたシリコン層の一部とそれぞれ１つの前記第１の導電性ライン及びそれぞれ１つの前記第２の導電性ラインの一部とを露出させるステップと、前記パターニングされた保護層の上にパターニングされたドープシリコン層とパターニングされた第２の金属層とを形成し、前記パターニングされたシリコン層の露出した部分と前記第１の導電性ライン及び前記第２の導電性ラインの露出した部分とを埋め、前記パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインとを有し、前記第３の導電性ラインと前記第４の導電性ラインのそれぞれが、前記複数の第１の導電性ラインの１つと前記複数の第２の導電性ラインの１つにそれぞれに対応するステップとを備えている薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法が提供される。

また、本発明によれば、基板を用意するステップと、前記基板上にパターニングされた第１の金属層を形成し、該パターニングされた第１の金属層が、複数の第１の導電性ラインと該第１の導電性ラインに直交して配置される複数の第２の導電性ラインとを有し、前記第１の導電性ラインのそれぞれが、複数のゲート電極を有し、該ゲート電極のそれぞれが、１つの前記第１の導電性ラインと１つの前記第２の導電性ラインの交点の近くに配置されるステップと、前記パターニングされた第１の金属層の上に絶縁層を形成するステップと、パターニングされたシリコン層を形成するステップと、前記パターニングされたシリコン層と前記パターニングされた第１の金属層の上にパターニングされた保護層を形成し、前記パターニングされたシリコン層の一部と前記第１の導電性ライン及び前記第２の導電性ラインのそれぞれの一部とを露出させるステップと、前記パターニングされたシリコン層の露出した部分の中へ不純物をドープするステップと、前記パターニングされた保護層の上にパターニングされた第２の金属層を形成し、前記パターニングされたシリコン層の露出した部分と前記第１の導電性ライン又は第２の導電性ラインの露出した部分とを埋め、前記パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインとを有し、前記第３の導電性ラインと前記第４の導電性ラインのそれぞれが、前記パターニングされた第１の金属層の前記複数の第１の導電性ラインの１つと前記複数の第２の導電性ラインの１つにそれぞれに対応するステップとを備えている薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法が提供される。

更に、本発明によれば、基板を用意するステップと、前記基板上にパターニングされた第１の金属層を形成し、該パターニングされた第１の金属層が、複数の第１の導電性ラインと該第１の導電性ラインに直交して配置される複数の第２の導電性ラインとを有し、前記第２の導電性ラインのそれぞれが、互いに離れている複数の分岐ラインを有するステップと、前記パターニングされた第１の金属層の上に絶縁層を形成するステップと、前記絶縁層の上にパターニングされたシリコン層を形成するステップと、それぞれの前記第１の導電性ラインの一部と前記パターニングされた第１の金属層のそれぞれの前記第２の導電性ラインの分岐ラインを露出させるステップと、前記パターニングされたシリコン層の上にパターニングされた第２の金属層を形成し、それぞれの前記第１の導電性ラインの露出した部分とそれぞれの前記第２の導電性ラインの露出した部分を埋め、前記パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインとを有し、前記第３の導電性ラインと前記第４の導電性ラインのそれぞれが、前記パターニングされた第１の金属層の前記複数の第１の導電性ラインの１つと前記複数の第２の導電性ラインの１つにそれぞれに対応するステップとを備えている薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法が提供される。

本発明の更なる特徴及び利点は、以下の説明に部分的に記述されており、その説明からある程度明らかとなる、すなわち、本発明の実施によって確認されるであろう。本発明の特徴及び利点は、添付した特許請求の範囲において、特に示された要素及びその組合せによって実現され達せられるであろう。

前述した概要及び以下の詳細な説明はともに、例示的なものであって説明のためのみのものであり、特許請求の範囲のように、本発明を限定するものではないことを理解すべきである。

前述した概要は、以下の発明の詳細な説明と同様に、添付図面とともに読む場合により理解されるであろう。本発明を説明するために、現在好ましい実施形態が図面に示されている。しかし、本発明は、示される正確な配置や手段に限定されるものではないことを理解すべきである。

本発明の本実施形態に対して詳細に言及され、その実施例が添付図に表されている。可能な限り、図面を通じて、同一参照番号を同一又は類似部分を指して使用する。

図１Ａ〜図１Ｊは、本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。図１Ａは、図１Ｂに示される平面図のＡＡ方向に沿った断面図である。図１Ａによると、例えば、ガラス又は樹脂から作られる基板１０が用意される。好ましくは、基板１０の厚さは、約０．３〜０．７ｍｍ（ミリメートル）の範囲であるが、これより薄くても厚くてもよい。次に、パターニングされた（patterned）第１の金属層１１が、例えば、従来の物理的気相成長法（「ＰＶＤ」）、スパッタリング又は他の好適なプロセスによって基板１０上に第１の金属の層を形成し、その次に第１のマスクを使用し従来のパターニング及びエッチングプロセスによって、基板１０上に形成される。図１Ｂによると、パターニングされた第１の金属層１１は、互いに実質的に平行な複数の第１の導電性ライン１１−１と、第１の導電性ライン１１−１に実質的に直交する複数の第２の導電性ライン１１−２とを備えている。第１の導電性ライン１１−１のそれぞれは、ゲート電極１１−３を備えている。それぞれのゲート電極１１−３は、１つの第１の導電性ライン１１−１と１つの第２の導電性ライン１１−２の交点の近くに配置される。第１の金属層のための好適な材料は、ＴｉＡｌＴｉ、ＭｏＡｌＭｏ、ＣｒＡｌＣｒ、ＭｏＷ、Ｃｒ及びＣｕであるが、これに限定されるものではない。好ましくは、ゲート電極１１−３の厚さは、約１０００から２０００Å（オングストローム）の範囲であるが、他の厚さであってもよい。それぞれの第１の導電性ライン１１−１は、最終的に二層配線（dual-layer wire）の主ライン（main line）となり、それぞれの第２の導電性ライン１１−２は、最終的に二層配線の分岐ライン（branch line）となる。二層若しくは多層配線構造は、２００３年１０月２０に出願された米国特許出願第１０／６８７７５９号及び２００５年５月１７日に出願された米国特許出願第１１／１３１０８４号に開示され、それらは参照することによりここに組み込まれる。

図１Ｃ及び図１Ｄによると、絶縁層１３が、例えば従来の化学的気相成長法（「ＣＶＤ」）プロセス又は他の好適なプロセスによってパターニングされた第１の金属層１１上に形成される。絶縁層１３のための好適な材料は、窒化ケイ素、酸化ケイ素及び酸窒化ケイ素である。好ましくは、絶縁層１３の厚さは、約２５００から４０００Åの範囲である。次に、パターニングされたシリコン層１４が、例えば従来のＣＶＤ又は他の好適なプロセスによってシリコンの層を形成し、その次に第２のマスクを使用し従来のパターニング及びエッチングプロセスによって、絶縁層１３上に形成される。パターニングされたシリコン層１４は、それぞれのゲート電極１１−３の上に配置される活性領域を画定する。パターニングされたシリコン層１４は、アモルファスシリコン層又は多結晶シリコン層を有している。好ましくは、パターニングされたシリコン層１４の厚さは、約５００から３０００Åの範囲であるが、他の厚さであってもよい。

図１Ｅ及び図１Ｆによると、パターニングされた保護層１５が、例えば従来のＣＶＤプロセス又は他の好適なプロセスによって酸化物又は窒化物などの絶縁材料の層を形成し、その次に第３のマスクを使用し従来のパターニング及びエッチングプロセスによって、絶縁層１３とパターニングされたシリコン層１４の上に形成される。パターニングされた保護層１５は、トレンチ（trench）１６−１、１６−２及び１６−３を通じて第１の導電性ライン１１−１、第２の導電性ライン１１−２及びパターニングされたシリコン層１４をそれぞれに露出させる。前記活性領域のそれぞれは、１対のトレンチ１６−３を用いて形成され、対応するＴＦＴトランジスタのためのソース領域とドレイン領域を規定する。好ましくは、パターニングされた保護層１５の厚さは、約３０００から５０００Åの範囲である。

１つの第１の導電性ライン１１−１の上に配置されるそれぞれのトレンチ１６−１は、同じ１つの導電性ラインの上に配置される隣接するトレンチ１６−１から、“ａ”として表示される距離だけ離れている。第１の実施形態では、距離“ａ”に対するトレンチの長さ“ｂ”の比が、約２から２０の範囲である。また、１つの第２の導電性ライン１１−２の上に配置されるそれぞれのトレンチ１６−２は、同じ１つの第２の導電性ライン１６−２の上に配置される隣接するトレンチ１６−２から、“ｐ”として表示される距離だけ離れている。第１の実施形態では、距離“ｐ”に対するトレンチ１６−２の長さ“ｑ”の比が、約２から２０の範囲である。

図１Ｇ及び図１Ｈによると、パターニングされたドープシリコン層（doped silicon layer）１７とパターニングされた第２の金属層１８とが、パターニングされた保護層１５の上に形成され、トレンチ１６−１、１６−２及び１６−３を埋める。パターニングされたシリコン層１７とパターニングされた第２の金属層１８とは、例えば従来のＣＶＤプロセスによって高濃度にドープされたｎ型（ｎ^＋）シリコンの層を形成し、その後に、例えば従来のＰＶＤプロセスによって前記ｎ型シリコン層上に第２の金属の層を形成し、その次に第４のマスクを使用し従来のパターニング及びエッチングプロセスによって、形成される。第２の金属層のための好適な材料は、ＴｉＡｌＴｉ、ＭｏＡｌＭｏ、ＣｒＡｌＣｒ、ＭｏＷ、Ｃｒ及びＣｕであるが、これに限定されるものではない。好ましくは、パターニングされたドープシリコン層１７の厚さは、約５００Åであるが、それより厚いものでも薄いものでもよい。好ましくは、パターニングされた第２の金属層１８の厚さは、約１０００から３０００Åの範囲である。

パターニングされた第２の金属層１８は、複数の第３の導電性ライン１８−１と、第３の導電性ライン１８−１に直交する複数の第４の導電性ライン１８−２とを備えている。それぞれの第３の導電性ライン１８−１は、最終的に二層配線の分岐ラインとなり、それぞれの第４の導電性ライン１８−２は、最終的に二層配線の主ラインとなる。パターニングされた第２の金属層１８の第３の導電性ライン１８−１は、ＴＦＴアレイのための二層配線、すなわち二層走査線を形成するために、トレンチ１６−１を通じてパターニングされた第１の金属層１１の第１の導電性ライン１１−１に電気的に接続される。パターニングされた第２の金属層１８の第４の導電性ライン１８−２は、ＴＦＴアレイのための二層配線、すなわち二層データ線を形成するために、トレンチ１６−２を通じてパターニングされた第１の金属層１１の第２の導電性ライン１１−２に電気的に接続される。主ラインに対応する分岐ラインと、同じ前記主ラインに対応する直接隣接する分岐ラインとの間の距離に対する前記主ラインに対応する分岐ラインの長さの比は、約２から２０の範囲である。

図１Ｉ及び図１Ｊによると、パターニングされた画素電極層１９が、従来のＰＶＤプロセスによって、パターニングされた第２の金属層１８とパターニングされた保護層１５の上に導電性材料、例えばインジウムスズ酸化物（ＩＴＯ）の層を形成し、その次に第５のマスクを使用し従来のパターニング及びエッチングプロセスによって、形成される。パターニングされた画素電極層１９は、ＴＦＴアレイのための画素電極としての機能を果たす。好ましくは、前記パターニングされた導電層の厚さは、約５００から１０００Åの範囲である。

図２は、本発明の第２の実施形態に係るＴＦＴアレイを製造するための方法を示す断面図である。図２によると、また図１Ａ〜図１Ｅを参照すると、第１のマスクが、パターニングされた第１の金属層１１を規定するために使用される。次に、絶縁材料の層１３が、パターニングされた第１の金属層１１の上に形成される。第２のマスクが、パターニングされたシリコン層１４を規定するために使用される。保護層１５が、パターニングされたシリコン層１４と絶縁層１３の上に形成される。パターニングされた、例えばＩＴＯ層などの画素電極層２９が、従来のＰＶＤプロセスによって、その次に第３のマスクを使用し従来のパターニング及びエッチングプロセスによって、前記保護層上に形成される。その後に、保護層１５は、第４のマスクを使用し従来のパターニング及びエッチングプロセスを行うことによってパターニングされ、パターニングされたシリコン層１４の一部とパターニングされた第１の金属層１１−１と１１−２の一部を露出させる。その次に、パターニングされたｎ型シリコン層１７とパターニングされた第２の金属層１８とが、第５のマスクを使用しパターニングされた画素電極層２９とパターニングされた保護層１５の上に形成される。

また、図２及び図１Ａ〜図１Ｅを参照して、第１、第２及び第３のマスクが、パターニングされた第１の金属層１１、パターニングされたシリコン層１４及びパターニングされた保護層２５を規定するためにそれぞれに使用されてもよい。パターニングされた画素電極層２９は、従来のＰＶＤプロセスによってＩＴＯなどの導電性材料の層を形成し、その次に第４のマスクを使用し従来のパターニング及びエッチングプロセスによって、パターニングされた保護層２５の上に形成される。その次に、パターニングされたｎ型シリコン層１７とパターニングされた第２の金属層１８とが、第５のマスクを使用しパターニングされた画素電極層２９とパターニングされた保護層２５の上に形成される。

図３は、本発明の第３の実施形態に係るＴＦＴアレイを製造するための方法を示す概略図である。図３によると、パターニングされた第１の金属層３１は、複数の第１の導電性ライン３１−１と複数の第２の導電性ライン３１−２とを備えている。図１Ｆに示されるトレンチ１６−２などのただ１つの連続的なトレンチの代わりに、複数のコンタクトホール３６−２が、２つの隣接する第１の導電性ライン３１−１の間のそれぞれの第２の導電性ライン３１−２に形成されている。また、複数のコンタクトホール３６−１が、２つの隣接する第２の導電性ライン３１−２の間のそれぞれの第１の導電性ライン３１−１に形成されてもよい。

図４Ａ〜図４Ｊは、本発明の第４の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。図４Ａは、図４Ｂに示される平面図のＢＢ方向に沿った断面図である。図４Ａによると、例えばガラス又は樹脂から作られる基板４０が準備される。パターニングされた第１の金属層４１が、従来のＰＶＤプロセスによって基板４０上に金属の層を形成し、その次に第１のマスクを使用し従来のパターニング及びエッチングプロセスによって、基板４０上に形成される。パターニングされた第１の金属層４１は、互いに実質的に平行な複数の第１の導電性ライン４１−１と、第１の導電性ライン４１−１に実質的に直交する複数の第２の導電性ライン４１−２とを備えている。第１の導電性ライン４１−１のそれぞれは、ゲート電極４１−３を備えている。それぞれのゲート電極４１−３は、１つの第１の導電性ライン４１−１と１つの第２の導電性ライン４１−２の交点の近くに配置される。それぞれの第１の導電性ライン４１−１は、最終的に二層配線の主ラインとなり、それぞれの第２の導電性ライン４１−２は、最終的に二層配線の分岐ラインとなる。

図４Ｃ及び図４Ｄによると、絶縁層４３が、従来のＣＶＤプロセス又は他の好適なプロセスによってパターニングされた第１の金属層４１上に形成されている。次に、パターニングされたシリコン層４４が、例えば従来のＣＶＤ、レーザアニーリング又は他の好適なプロセスによってシリコンの層を形成し、その次に第２のマスクを使用し従来のパターニング及びエッチングプロセスによって絶縁層４３上に形成され、それぞれのゲート電極４１−１の上に配置される活性領域を規定する。パターニングされたシリコン層４４は、アモルファスシリコン層又は多結晶シリコン層の１つを有している。

図４Ｅ及び図４Ｆによると、パターニングされた保護層４５が、従来のＣＶＤプロセスによって絶縁材料の層を形成し、その次に第３のマスクとフォトレジスト層を使用し従来のパターニング及びエッチングプロセスによって、絶縁層４３とパターニングされたシリコン層４４の上に形成されている。パターニングされた保護層４５は、トレンチ４６−１、４６−２及び４６−３を通じて第１の導電性ライン４１−１、第２の導電性ライン４１−２及びパターニングされたシリコン層４４をそれぞれに露出させる。残りのフォトレジスト層４２は、例えば従来の注入プロセス又は他の好適なプロセスによってパターニングされたシリコン層４４の中へｎ型又はｐ型不純物をドープするためのマスクとして使用される。前記フォトレジスト層は、各ＴＦＴトランジスタのための第１の拡散領域４４−１と第２の拡散領域４４−２、すなわちソースとドレイン、又はその逆を規定する。残りのフォトレジスト層４２は、その後に取り除かれる。

１つの第１の導電性ライン４１−１の上に配置されるそれぞれのトレンチ４６−１は、同じ１つの導電性ラインの上に配置される隣接するトレンチから距離“ａ”だけ離れている。第４の実施形態では、距離“ａ”に対するトレンチの長さ“ｂ”の比が、約２から２０の範囲である。また、１つの第２の導電性ライン４１−２の上に配置されるそれぞれのトレンチ４６−２は、同じ１つの導電性ラインの上に配置される隣接するトレンチから距離“ｐ”だけ離れている。第４の実施形態では、距離“ｐ”に対するトレンチの長さ“ｑ”の比が、約２から２０の範囲である。

図４Ｇ及び図４Ｈによると、パターニングされた第２の金属層４８が、パターニングされた保護層４５の上に形成され、トレンチ４６−１、４６−２及び４６−３を埋める。第２の金属層４８は、従来のＰＶＤプロセスによって金属の層を形成し、その次に第４のマスクを使用し従来のパターニング及びエッチングプロセスによって、形成される。

パターニングされた第２の金属層４８は、複数の第３の導電性ライン４８−１と、第３の導電性ライン４８−１に直交する複数の第４の導電性ライン４８−２とを備えている。それぞれの第３の導電性ライン４８−１は、最終的に二層配線の分岐ラインとなり、それぞれの第４の導電性ライン４８−２は、最終的に二層配線の主ラインとなる。パターニングされた第２の金属層４８の第３の導電性ライン４８−１は、ＴＦＴアレイのための二層配線、すなわち二層走査線を形成するために、トレンチ４６−１を通じてパターニングされた第１の金属層１１の第１の導電性ライン４１−１に電気的に接続される。パターニングされた第２の金属層４８の第４の導電性ライン４８−２は、ＴＦＴアレイのための二層配線、すなわち二層データ線を形成するために、トレンチ４６−２を通じてパターニングされた第１の金属層４１の第２の導電性ライン４１−２に電気的に接続される。主ラインに対応する分岐ラインと、同じ前記主ラインに対応する直接隣接する分岐ラインとの間の距離に対する前記主ラインに対応する分岐ラインの長さの比は、約２から２０の範囲である。

図４Ｉ及び図４Ｊによると、パターニングされた画素電極層４９が、従来のＰＶＤプロセスによって、パターニングされた第２の金属層４８とパターニングされた保護層４５の上にＩＴＯなどの導電性材料の層を形成し、その次に第５のマスクを使用し従来のパターニング及びエッチングプロセスによって形成されている。パターニングされた画素電極層４９は、ＴＦＴアレイのための画素電極としての機能を果たす。

図５は、本発明の第５の実施形態に係るＴＦＴアレイを製造するための方法を示す断面図である。図５によると、また図４Ａ〜図４Ｅを参照すると、第１のマスクが、パターニングされた第１の金属層４１を規定するために使用される。次に、絶縁材料の層４３が、パターニングされたシリコン層４４の上に形成される。第２のマスクが、パターニングされたシリコン層４４を規定するために使用される。保護層５５が、パターニングされたシリコン層４４と絶縁層４３の上に形成される。パターニングされたＩＴＯ膜などの画素電極層５９が、従来のＰＶＤプロセスによって、その次に第３のマスクを使用し従来のパターニング及びエッチングプロセスによって保護層５５上に形成され、ＴＦＴアレイのための画素電極としての機能を果たす。その後に、保護層５５は、第４のマスクを使用し従来のパターニング及びエッチングプロセスを行うことによってパターニングされ、パターニングされたシリコン層４４の一部とパターニングされた第１の金属層４１−１と４１−２の一部を露出させる。次に、パターニングされたシリコン層４４が、同じ第４のマスクを使用し従来の注入プロセスによってｎ型又はｐ型不純物を用いてドープされる。その次に、パターニングされた第２の金属層４８が、第５のマスクを使用しパターニングされた導電層５９とパターニングされた保護層５５の上に形成される。

また、図５及び図４Ａ〜図４Ｅを参照して、第１、第２及び第３のマスクは、パターニングされた第１の金属層４１、パターニングされたシリコン層４４及びパターニングされた保護層５５を規定するためにそれぞれに使用される。次に、パターニングされたシリコン層４４は、同じ第３のマスクを使用し従来の注入プロセスによって、ｎ型又はｐ型不純物を用いてドープされる。パターニングされた画素電極層５９は、従来のＰＶＤプロセスによってＩＴＯなどの導電性材料の層を形成し、その次に第４のマスクを使用し従来のパターニング及びエッチングプロセスによって、パターニングされた保護層５５の上に形成される。その次に、パターニングされた第２の金属層４８が、第５のマスクを使用しパターニングされた画素電極層５９とパターニングされた保護層５５の上に形成される。

その広範な発明概念から逸脱することなく上記実施形態に対する変更が行われ得ることが当業者により認識されるであろう。従って、本発明は開示される特定の実施形態に限定されるものではないが、添付される特許請求の範囲によって規定されるように、本発明の精神及び範囲内での変更に及んでいることを意図するものであることを理解すべきである。

更に、本発明の代表的な実施形態を記述することで、本明細書は、ステップの特定の順序として本発明の方法及び／又はプロセスを提供している。しかし、その方法又はプロセスが、ここに記述しているステップの特定の順番に依存するものでない限り、その方法又はプロセスは、記述されるステップの特定の順序に限定されるべきものではない。当業者が理解するように、ステップの他の順序が可能であり得る。従って、この明細書に記述されるステップの特定の順番は、特許請求の範囲において限定するものと解釈すべきものではない。加えて、本発明の方法及び／又はプロセスに指向された特許請求の範囲は、記載された順番でステップを行うものに限定されるべきものではなく、当業者は、その順序を変えることができ、また、本発明の精神及び範囲内にあることを容易に理解できる。

本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第１の実施形態に係る薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法を示す図である。本発明の第２の実施形態に係るＴＦＴアレイを製造するための方法を示す断面図である。本発明の第３の実施形態に係るＴＦＴアレイを製造するための方法を示す概略図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第４の実施形態に係るＴＦＴアレイを製造するための方法を示す図である。本発明の第５の実施形態に係るＴＦＴアレイを製造するための方法を示す断面図である。

符号の説明

１０、４０基板
１１、３１、４１第１の金属層
１１−１、３１−１、４１−１、４８−１第１の導電性ライン
１１−２、３１−２、４１−２、４８−２第２の導電性ライン
１１−３、４１−３ゲート電極
１３、４３絶縁層
１４、４４シリコン層
１５、４５、５５保護層
１７ドープシリコン層
１８、４８第２の金属層
１８−１、４８−１第３の導電性ライン
１８−２、４８−２第４の導電性ライン
１９、２９、４９、５９画素電極層
１６−１、１６−２、１６−３、４６−１、４６−２、４６−３トレンチ
３６−１、３６−２コンタクトホール

Claims

薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法であって、
基板を用意するステップと、
前記基板上にパターニングされた第１の金属層を形成し、該パターニングされた第１の金属層が、複数の第１の導電性ラインと該第１の導電性ラインに直交して配置される複数の第２の導電性ラインとを有し、前記第１の導電性ラインのそれぞれが、複数のゲート電極を有し、該ゲート電極のそれぞれが、１つの前記第１の導電性ラインと１つの前記第２の導電性ラインの交点の近くに配置されるステップと、
前記パターニングされた第１の金属層の上に絶縁層を形成するステップと、
パターニングされたシリコン層を形成するステップと、
前記パターニングされたシリコン層と前記パターニングされた第１の金属層の上にパターニングされた保護層を形成し、前記パターニングされたシリコン層の一部とそれぞれ１つの前記第１の導電性ライン及びそれぞれ１つの前記第２の導電性ラインの一部とを露出させるステップと、
前記パターニングされた保護層の上にパターニングされたドープシリコン層とパターニングされた第２の金属層とを形成し、前記パターニングされたシリコン層の露出した部分と前記第１の導電性ライン及び前記第２の導電性ラインの露出した部分とを埋め、前記パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインとを有し、前記第３の導電性ラインと前記第４の導電性ラインのそれぞれが、前記複数の第１の導電性ラインの１つと前記複数の第２の導電性ラインの１つにそれぞれに対応するステップと、
を備えていることを特徴とする方法。
前記パターニングされた第２の金属層と前記パターニングされた保護層の上にパターニングされた画素電極層を形成するステップをさらに備えていることを特徴とする請求項１に記載の方法。
前記パターニングされたシリコン層の上に保護層を形成するステップと、
前記保護層の上にパターニングされた画素電極層を形成するステップと、
前記保護層をパターニングし、前記パターニングされたシリコン層の一部と前記第１の導電性ライン又は第２の導電性ラインの一部とを露出させるステップと、
をさらに備えていることを特徴とする請求項１に記載の方法。
前記パターニングされた保護層の上にパターニングされた画素電極層を形成するステップと、
前記パターニングされた保護層と前記パターニングされた画素電極層の上に、パターニングされたドープシリコン層とパターニングされた第２の金属層とを形成し、前記パターニングされたドープシリコン層の露出した部分と前記第１の導電性ライン又は第２の導電性ラインの露出した部分とを埋めるステップと、
をさらに備えていることを特徴とする請求項１に記載の方法。
前記パターニングされた第１の金属層の前記第１の導電性ラインと第２の導電性ラインの少なくとも１つの上の前記保護層と前記絶縁層にトレンチを形成するステップをさらに備えていることを特徴とする請求項１に記載の方法。
前記トレンチを通じて前記パターニングされた第１の金属層と前記パターニングされた第２の金属層とを電気的に接続させるステップをさらに備えていることを特徴とする請求項５に記載の方法。
前記パターニングされた第１の金属層の前記第１の導電性ラインと前記第２の導電性ラインの少なくとも１つの上の前記保護層と前記絶縁層に複数のコンタクトホールを形成するステップをさらに備えていることを特徴とする請求項１に記載の方法。
前記複数のコンタクトホールを通じて前記パターニングされた第１の金属層と前記パターニングされた第２の金属層とを電気的に接続させるステップをさらに備えていることを特徴とする請求項７に記載の方法。
前記パターニングされた第１の金属層のそれぞれの前記第２の導電性ラインが、互いに離れている複数の分岐ラインを備えていることを特徴とする請求項１に記載の方法。
前記それぞれの分岐ラインと、同じ前記第２の導電性ライン上に配置され直接隣接する分岐ラインとの間の距離に対する前記分岐ラインのそれぞれの長さの比が、約２から２０の範囲であることを特徴とする請求項９に記載の方法。
前記パターニングされた第２の金属層のそれぞれの前記第３の導電性ラインが、互いに離れている複数の分岐ラインを備えていることを特徴とする請求項１に記載の方法。
前記それぞれの分岐ラインと、同じ前記第３の導電性ライン上に配置され直接隣接する分岐ラインとの間の距離に対する前記分岐ラインのそれぞれの長さの比が、約２から２０の範囲であることを特徴とする請求項１１に記載の方法。
アモルファスシリコン層又は多結晶シリコン層の１つを有するパターニングされたシリコン層を形成するステップをさらに備えていることを特徴とする請求項１に記載の方法。
薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法であって、
基板を用意するステップと、
前記基板上にパターニングされた第１の金属層を形成し、該パターニングされた第１の金属層が、複数の第１の導電性ラインと該第１の導電性ラインに直交して配置される複数の第２の導電性ラインとを有し、前記第１の導電性ラインのそれぞれが、複数のゲート電極を有し、該ゲート電極のそれぞれが、１つの前記第１の導電性ラインと１つの前記第２の導電性ラインの交点の近くに配置されるステップと、
前記パターニングされた第１の金属層の上に絶縁層を形成するステップと、
パターニングされたシリコン層を形成するステップと、
前記パターニングされたシリコン層と前記パターニングされた第１の金属層の上にパターニングされた保護層を形成し、前記パターニングされたシリコン層の一部と前記第１の導電性ライン及び前記第２の導電性ラインのそれぞれの一部とを露出させるステップと、
前記パターニングされたシリコン層の露出した部分の中へ不純物をドープするステップと、
前記パターニングされた保護層の上にパターニングされた第２の金属層を形成し、前記パターニングされたシリコン層の露出した部分と前記第１の導電性ライン又は第２の導電性ラインの露出した部分とを埋め、前記パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインとを有し、前記第３の導電性ラインと前記第４の導電性ラインのそれぞれが、前記パターニングされた第１の金属層の前記複数の第１の導電性ラインの１つと前記複数の第２の導電性ラインの１つにそれぞれに対応するステップと、
を備えていることを特徴とする方法。
前記パターニングされた第２の金属層と前記パターニングされた保護層の上にパターニングされた画素電極層を形成するステップをさらに備えていることを特徴とする請求項１４に記載の方法。
前記パターニングされたシリコン層の上に保護層を形成するステップと、
前記保護層の上にパターニングされた画素電極層を形成するステップと、
前記保護層をパターニングし、前記パターニングされたシリコン層の一部と前記第１の導電性ライン又は第２の導電性ラインの一部とを露出させるステップと、
をさらに備えていることを特徴とする請求項１４に記載の方法。
前記パターニングされたシリコン層の露出した部分の中へ不純物をドープするステップと、
前記パターニングされた保護層の上にパターニングされた画素電極層を形成するステップと、
前記パターニングされた保護層と前記パターニングされた画素電極層の上にパターニングされた第２の金属層を形成し、前記パターニングされたシリコン層の露出した部分と前記第１の導電性ライン又は第２の導電性ラインの露出した部分とを埋めるステップと、
をさらに備えていることを特徴とする請求項１４に記載の方法。
前記パターニングされた第１の金属層の前記第１の導電性ライン又は第２の導電性ラインの少なくとも１つの上の前記保護層と前記絶縁層にトレンチを形成するステップをさらに備えていることを特徴とする請求項１４に記載の方法。
前記トレンチを通じて前記パターニングされた第１の金属層と前記パターニングされた第２の金属層とを電気的に接続させるステップをさらに備えていることを特徴とする請求項１８に記載の方法。
前記パターニングされた第１の金属層の前記第１の導電性ラインと前記第２の導電性ラインの少なくとも１つの上の前記保護層と前記絶縁層に複数のコンタクトホールを形成するステップをさらに備えていることを特徴とする請求項１４に記載の方法。
前記複数のコンタクトホールを通じて前記パターニングされた第１の金属層と前記パターニングされた第２の金属層とを電気的に接続させるステップをさらに備えていることを特徴とする請求項２０に記載の方法。
前記パターニングされた第１の金属層のそれぞれの前記第２の導電性ラインが、互いに離れている複数の分岐ラインを備えていることを特徴とする請求項１４に記載の方法。
前記それぞれの分岐ラインと、同じ前記第２の導電性ライン上に配置され直接隣接する分岐ラインとの間の距離に対する前記分岐ラインのそれぞれの長さの比が、約２から２０の範囲であることを特徴とする請求項２２に記載の方法。
前記パターニングされた第２の金属層のそれぞれの前記第３の導電性ラインが、互いに離れている複数の分岐ラインを備えていることを特徴とする請求項１４に記載の方法。
前記それぞれの分岐ラインと、同じ前記第１の導電性ライン上に配置され直接隣接する分岐ラインとの間の距離に対する前記分岐ラインのそれぞれの長さの比が、約２から２０の範囲であることを特徴とする請求項２４に記載の方法。
アモルファスシリコン層又は多結晶シリコン層の１つを有するパターニングされたシリコン層を形成するステップをさらに備えていることを特徴とする請求項１４に記載の方法。
薄膜トランジスタ（「ＴＦＴ」）アレイを製造するための方法であって、
基板を用意するステップと、
前記基板上にパターニングされた第１の金属層を形成し、該パターニングされた第１の金属層が、複数の第１の導電性ラインと該第１の導電性ラインに直交して配置される複数の第２の導電性ラインとを有し、前記第２の導電性ラインのそれぞれが、互いに離れている複数の分岐ラインを有するステップと、
前記パターニングされた第１の金属層の上に絶縁層を形成するステップと、
前記絶縁層の上にパターニングされたシリコン層を形成するステップと、
それぞれの前記第１の導電性ラインの一部と前記パターニングされた第１の金属層のそれぞれの前記第２の導電性ラインの分岐ラインを露出させるステップと、
前記パターニングされたシリコン層の上にパターニングされた第２の金属層を形成し、それぞれの前記第１の導電性ラインの露出した部分とそれぞれの前記第２の導電性ラインの露出した部分を埋め、前記パターニングされた第２の金属層が、複数の第３の導電性ラインと複数の第４の導電性ラインとを有し、前記第３の導電性ラインと前記第４の導電性ラインのそれぞれが、前記パターニングされた第１の金属層の前記複数の第１の導電性ラインの１つと前記複数の第２の導電性ラインの１つにそれぞれに対応するステップと、
を備えていることを特徴とする方法。
前記パターニングされた第２の金属層のそれぞれの前記第３の導電性ラインが、互いに離れている複数の分岐ラインを備えていることを特徴とする請求項２７に記載の方法。
前記それぞれの分岐ラインと、前記パターニングされた第１の金属層の同じ前記第３の導電性ライン上に配置され直接隣接する分岐ラインとの間の距離に対する前記それぞれの分岐ラインの長さの比が、約２から２０の範囲であることを特徴とする請求項２８に記載の方法。
前記それぞれの分岐ラインと、前記パターニングされた第２の金属層の同じ前記第４の導電性ライン上に配置され直接隣接する分岐ラインとの間の距離に対する前記それぞれの分岐ラインの長さの比が、約２から２０の範囲であることを特徴とする請求項２７に記載の方法。