CN101034685A - 制造双层导线结构的薄膜晶体管显示器阵列的方法 - Google Patents
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Abstract
本发明揭示一种用于制造薄膜晶体管(TFT)阵列的方法，其包括：提供基板；在该基板上形成图案化的第一金属层，该图案化的第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线与第二导线互相垂直；在该图案化第一金属层上方形成绝缘层；形成图案化硅层；形成图案化钝化层在该图案化硅层及该图案化第一金属层上方，使该图案化硅层部分及上述这些第一导线中的每一导线与上述这些第二导线中的每一导线部分暴露出来；及在该图案化钝化层上方形成图案化掺杂硅层与图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及上述这些第一导线与上述这些第二导线的上述这些已曝露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些第三及第四导线中的每一条分别对应于该多条第一导线中的一条与该多条第二导线中的一条。
Description
技术领域
本发明一般涉及薄膜晶体管(Thin Film Transistor；“TFT”：)，更具体的说，涉及一种用于制造TFT阵列的方法。
背景技术
随着半导体工艺技术的进步，平板显示器装置(例如，液晶显示器(Liquid Crystal Display；“LCD”装置)的面板尺寸一直在迅速增大。因此，平板装置中导线的长度会有相当大的增加，其缺点在于导致不当的电阻电容(Resistor-Capacitor；“RC”)延迟。该RC延迟可能会负面影响平板装置的性能。对于面板尺寸为37英寸以上的LCD TV而言，已发现扫描线内的RC延迟会负面影响显示器质量。解决RC延迟问题的传统方法之一提出一种两侧驱动结构，其中面板的两侧具有驱动器以便抵销或减缓RC延迟。然而，此方法需要额外驱动集成电路(Integrated Chip；“IC”)、进而需要包装上述这些IC的额外成本。因此，希望能有一种可降低TFT阵列中的导线中的RC延迟又不影响驱动结构的制造TFT阵列的方法。
发明内容
本发明涉及一种用于制造薄膜晶体管(TFT)阵列的方法，上述这些阵列包括双层导线，其可消除由现有技术的限制与缺点引起的一个或多个问题。
依据本发明的具体实施例，提供一种用于制造薄膜晶体管“”阵列的方法，其包含：提供基板；在该基板上形成图案化第一金属层，该图案化第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线与第二导线互相垂直，上述这些第一导线中的每一条包括多个栅极电极，上述这些栅极电极中的每一个位于上述这些第一导线中的一条与上述这些第二导线中的一条的交叉点附近；在该图案化第一金属层上方形成绝缘层；形成图案化硅层；形成图案化钝化层在该图案化硅层及该图案化第一金属层上方，使该图案化硅层部分及上述这些第一导线中的每一导线与上述这些第二导线中的每一导线的部分暴露出来；及在该图案化钝化层上方形成图案化掺杂硅层与图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及上述这些第一导线与上述这些第二导线的上述这些已曝露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些导线中的每一条分别对应于该多条第一导线中的一条及该多条第二导线中的一条。
此外，依据本发明提供一种用于制造薄膜晶体管(“TFT”)阵列的方法，其包含：提供基板；在该基板上形成图案化第一金属层，该图案化第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线与上述这些第二导线互相垂直，上述这些第一导线中的每一条包括多个栅极电极，上述这些栅极电极中的每一个是位于上述这些第一导线的其中一条与上述这些第二导线的其中一条的交叉点附近；在该图案化第一金属层上方形成绝缘层；形成图案化硅层；形成图案化钝化层在该图案化硅层及该图案化第一金属层上方，使该图案化硅层部分及上述这些第一导线中的每一导线与上述这些第二导线中的每一导线的部分暴露出来；将掺杂物掺杂到该图案化硅层的上述这些已曝露部分中；及在该图案化钝化层上方形成图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及上述这些第一导线与上述这些第二导线的上述这些已曝露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些第三及第四导线中的每一条分别对应于该图案化第一金属层的该多条第一导线中的一条及该多条第二导线中的一条。
依据本发明，进一步提供一种用于制造薄膜晶体管(“TFT”)阵列的方法，其包含：提供基板；在该基板上形成图案化第一金属层，该图案化第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线及上述这些第二导线互相垂直，上述这些第二导线中的每一条包括多条彼此分离的支线；在该图案化第一金属层上方形成绝缘层；在该绝缘层上方形成图案化硅层；形成图案化钝化层在该图案化硅层及该图案化第一金属层上方；使该图案化第一金属层的上述这些第一导线中的每一条的部分及上述这些第二导线中的每一条支线的部分曝露出来；及在该图案化钝化层上方形成图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及上述这些第一导线与上述这些第二导线的上述这些支线已曝露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些导线中的每一条分别对应于该图案化第一金属层的该多条第一导线中的一条及该多条第二导线中的每一条支线。
以下说明中将部分提出本发明的特征与优点，且其中一部分可自该说明中明显得知，或可通过本发明的实施加以了解。通过权利要求中中特别指出的元件及组合，将可实现并获得本发明的特征与优点。
应明白，以上一般说明及以下详细说明仅为范例性的说明，并非如权利要求中一样限制本发明。
附图说明
结合附图阅读以上综述以及以上本发明的详细说明，可获得更好的了解。基于说明本发明的目的，附图中显示目前较佳的具体实施例。然而应明白本发明不限于所示具体设置与手段。
在附图中：
图1A至1J是说明依据本发明的第一具体实施例用于制造薄膜晶体管(“TFT”)阵列的方法之附图；
图2是说明依据本发明的第二具体实施例用于制造TFT阵列的方法的剖面图；
图3是说明依据本发明的第三具体实施例用于制造TFT阵列的方法的示意图；
图4A至4J是说明依据本发明的第四具体实施例用于制造TFT阵列的方法的附图；及
图5是说明依据本发明的第五具体实施例用于制造TFT阵列的方法的剖面图。
主要元件标记说明
10 基板
11 图案化第一金属层
11-1 第一导线
11-2 第二导线
11-3 栅极电极
13 绝缘层
14 图案化硅层
15 图案化钝化层
16-1、16-2、16-3 沟槽
17 图案化掺杂硅层
18 图案化第二金属层
18-1 第三导线
18-2 第四导线
19、29 图案化像素电极层
25 图案化钝化层
31 图案化第一金属层
31-1 第一导线
31-2 第二导线
36-1、36-2 接触孔
40 基板
41 图案化第一金属层
41-1 第一导线
41-2 第二导线
41-3 栅极电极
42 剩余光刻胶层
43 绝缘层
44 图案化硅层
44-1 第一扩散区
44-2 第二扩散区
45 图案化钝化层
46-1、46-2、46-3 沟槽
48 图案化第二金属层
48-1 第三导线
48-2 第四导线
49 图案化像素电极层
55 钝化层
59 图案化像素电极层
具体实施方式
现在将详细参照本发明的具体实施例，其中在附图中说明具体实施例的范例。在所有附图中，尽可能使用相同参考数字来表示相同或类似部分。
图1A至1J说明依据本发明的第一具体实施例的一种用于制造薄膜晶体管(“TFT”)阵列方法。图1A是沿着图1B所示俯视图方向AA所取的剖面图。参照图1A，提供基板10，它是由(例如)玻璃或树脂制成。较佳地，基板10的厚度范围为大约0.3至0.7mm(毫米)，但也可更薄或更厚。接着，通过采用(例如)传统物理汽相沉积(Physical Vapor Deposition；“PVD”)、喷溅法或某种其它恰当处理在基板10上形成第一金属层、随后使用第一光刻掩膜进行传统图案化与蚀刻处理而在基板10上形成图案化第一金属层11。参照图1B，图案化第一金属层11包括多条第一导线11-1(其大致上彼此平行)及多条第二导线11-2(其与上述这些第一导线11-1大致上正交)。上述这些第一导线11-1中的每一个包括栅极电极11-3。上述这些栅极电极11-3中的每一个位于上述这些第一导线11-1中的一个与上述这些第二导线11-2中的一个交叉点附近。适合用于该第一金属层的材料包括但不限于TiAlTi、MoAlMo、CrAlCr、MoW、Cr及Cu。较佳地，栅极电极11-3的厚度范围为大约1000至2000(埃)，但亦可为某一其它厚度。上述这些第一导线11-1中的每一条最后变为双层导线的主线，而上述这些第二导线11-2中的每一条最后变为双层布线的支线。于2003年10月20日所申请的美国专利申请案第10/687,759号及于2005年5月17日所申请的美国专利申请案第11/131,084号中已披露一种双层或多层导线结构，其内容并入本文中供参考。
参照图1C与1D，通过(例如)传统化学汽相沉积(ChemicalVapor Deposition；“CVD”)处理或某一其它恰当处理而在图案化第一金属层11上形成绝缘层13。适合用于该绝缘层13的材料包括氮化硅、氧化硅及氮氧化硅。较佳地，绝缘层13的厚度范围为大约2500至4000。接着，通过采用(例如)传统CVD或某一其它恰当处理形成硅层、随后使用第二光刻掩膜进行传统图案化与蚀刻处理而在绝缘层13上形成图案化硅层14。图案化硅层14界定主动区域，它位于栅极电极11-3中的每一个上方。图案化硅层14包含非晶硅层或多晶硅层。较佳地，图案化硅层14的厚度范围为大约500至3000，但也可为其它厚度。
参照图1E与1F，通过采用(例如)传统CVD处理或其它恰当处理形成绝缘材料(例如，氧化物或氮化物)层、随后使用第三光刻掩膜进行传统图案化与蚀刻处理而在绝缘层13与图案化硅层14上方形成图案化钝化层15。图案化钝化层15通过沟槽16-1、16-2及16-3而分别使部分第一导线11-1、部分第二导线11-2及部分图案化硅层14曝露出来。每一个主动区域都备制有一对沟槽16-3，其界定出TFT晶体管主动区域中的源极区域与漏极区域。较佳地，图案化钝化层15的厚度范围为大约3000至5000。
将上述这些第一导线11-1上方的每一沟槽16-1与同一导线上方的邻接沟槽16-1的距离表示为“a”。在该第一具体实施例中，沟槽长度为“b”，“b”与距离“a”之比的范围为大约2至20。同样地，将上述这些第二导线11-2上方的每一沟槽16-2与同一第二导线11-2上方的邻接沟槽16-2的距离表示为“p”。在该第一具体实施例中，沟槽16-2的长度“q”，“q”与距离“p”之比的范围为大约2至20。
参照图1G与1H，在图案化钝化层15上方形成图案化掺杂硅层17与图案化第二金属层18，从而填入沟槽16-1、16-2及16-3内，与曝露部分第一导线11-1、曝露部分第二导线11-2及曝露部分图案化硅层14中。从而采用(例如)传统CVD处理形成重掺杂n型(n+)硅层且接着采用(例如)传统PVD处理在该n+硅层上形成第二金属层，随后使用第四光刻掩膜进行传统图案化与蚀刻处理而形成图案化硅层17及图案化第二金属层18。适合用于该第二金属层的材料包括但不限于TiAlTi、MoAlMo、CrAlCr、MoW、Cr及Cu。较佳地，图案化掺杂硅层17的厚度为大约500，但也可更厚或更薄。较佳地，图案化第二金属层18的厚度范围为大约1000至3000。
图案化第二金属层18包括多条第三导线18-1及多条第四导线18-2(其与上述这些第三导线18-1正交)。上述这些第三导线18-1中的每一条最后变为双层导线的支线，而上述这些第四导线18-2中的每一条最后变为双层导线的主线。图案化第二金属层18的上述这些第三导线18-1通过沟槽16-1而电连接至图案化第一金属层11的上述这些第一导线11-1以形成双层导线，即，TFT数组之双层扫描线。图案化第二金属层18的上述这些第四导线18-2系通过沟槽16-2而电性连接至图案化第一金属层11之上述这些第二导线11-2以形成双层导线，即，TFT阵列的双层数据线。某条对应于主线的支线长度对该支线与另一条对应于相同主线的直接邻接支线之间的距离之比的范围大约为2至20。
参照图1I与1J，通过采用传统PVD处理在图案化第二金属层18及图案化钝化层15上方形成导电材料(例如，氧化铟锡(ITO))层、随后使用第五光刻掩膜进行传统图案化与蚀刻处理而形成图案化像素电极层19。图案化像素电极层19作为TFT阵列的像素电极。较佳地，图案化导电层的厚度范围为大约500至1000。
图2是说明依据本发明的第二具体实施例用于制造TFT阵列的方法剖面图。参照图2，也参照图1A至1E，使用第一光刻掩膜来界定图案化第一金属层11。接着，在图案化第一金属层11上方形成绝缘材料层13。使用第二光刻掩膜来界定出图案化硅层14。在图案化硅层14及绝缘材料13上方形成钝化层15。通过传统PVD处理、随后使用第三光刻掩膜进行传统图案化与蚀刻处理而在钝化层上形成图案化像素电极层29，例如，ITO层。接着，通过使用第四光刻掩膜执行传统图案化与蚀刻处理来图案化钝化层15，从而使图案化硅层14的部分及图案化第一金属层11-1与11-2的部分曝光。随后，使用第五光刻掩膜而在图案化像素电极层29与图案化钝化层15上方形成图案化n+硅层17与图案化第二金属层18。
或者，参照图2和图1A至1E，可使用第一、第二及第三光刻掩膜来分别界定图案化第一金属层11、图案化硅层14及图案化钝化层25。从而采用传统PVD处理形成导电材料(例如，ITO)层、随后使用第四光刻掩膜进行传统图案化与蚀刻处理而在图案化钝化层25上方形成图案化像素电极层29。随后，使用第五光刻掩膜而在图案化像素电极层29与图案化钝化层25上方形成图案化n+硅层17与图案化第二金属层18。
图3说明依据本发明的第三具体实施例用于制造TFT阵列方法的示意图。参照图3，图案化第一金属层31包括多条第一导线31-1与多条第二导线31-2。有别于单一、连续沟槽(例如，图1F所示沟槽16-2)，在两相邻的第一导线31-1间的每一条上述这些第二导线31-2中形成多个接触孔36-2。相同地，可在相邻的两第二导线31-2之间的每一条上述这些第一导线中形成多个接触孔36-1。
图4A至4J说明依据本发明的第四具体实施例用于制造薄膜晶体管(“TFT”)阵列方法的附图。图4A沿着图4B所示俯视图的方向BB所取的剖面图。参照图4A，提供基板40，它是由(例如)玻璃或树脂制成。从而采用传统PVD处理在该基板40上形成金属层、随后使用第一光刻掩膜进行传统图案化与蚀刻处理而在基板40上形成图案化第一金属层41。图案化第一金属层41包括多条第一导线41-1(其大致上彼此平行)及多条第二导线41-2(其与上述这些第一导线41-1大致上正交)。上述这些第一导线41-1中的每一个包括栅极电极41-3。上述这些栅极电极41-3中的每一个位于上述这些第一导线41-1的其中一条与上述这些第二导线41-2的其中一条的交叉点附近。上述这些第一导线41-1中的每一个最后变为双层布线的主线，而上述这些第二导线41-2中的每一条最后变为双层导线的支线。
参照图4C与4D，通过传统CVD处理或某一种其它恰当处理而在图案化第一金属层41上形成绝缘层43。接着，通过采用(例如)传统CVD、激光退火或某一种其它恰当处理形成硅层、随后使用第二光刻掩膜进行传统图案化与蚀刻处理而在绝缘层43上形成图案化硅层44。图案化硅层44界定为主动区域，它位于每一个栅极电极41-3的上方。图案化硅层44包含非晶硅层或多晶硅层。
参照图4E与4F，通过采用传统CVD处理形成绝缘材料、随后使用第三光刻掩膜及光刻胶层进行传统图案化与蚀刻处理而在绝缘层43与图案化硅层44上方形成图案化钝化层45。图案化钝化层45通过沟槽46-1、46-2及46-3而分别使第一导线41-1、第二导线41-2及图案化硅层44曝露出来。将剩余光刻胶层42用作光刻掩膜以通过(例如)传统植入处理或其它恰当处理将n型或p型掺杂物掺杂到图案化硅层44中。光刻胶层为每一TFT晶体管界定第一扩散区44-1与第二扩散区44-2，即源极与漏极，反之亦然。接着将剩余光刻胶层42剥离。
上述这些第一导线41-1中的一个上方的每一沟槽46-1与同一导线上方的邻接沟槽的距离表示为“a”。在该第四具体实施例中，沟槽长度为“b”，“b”与距离“a”之比的范围大约为2至20。同样地，将上述这些第二导线41-2中的一个上方的每一沟槽46-2与同一第二导线41--2上方的邻接沟槽的分离距离为“p”。在该第四具体实施例中，沟槽46-2的长度为“q”，“q”与距离“p”之比的范围大约为2至20。
参照图4G与4H，通过填充沟槽46-1、46-2及46-3而在图案化钝化层45上方形成图案化第二金属层48。通过采用传统PVD处理形成金属层、随后使用第四光刻掩膜进行传统图案化与蚀刻处理而形成该图案化第二金属层48。
图案化第二金属层48包括多条第三导线48-1及多条第四导线48-2(其与上述这些第三导线48-1正交)。上述这些第三导线48-1中的每一条最后成为双层导线的支线，而上述这些第四导线48-2中的每一条最后成为双层导线的主线。图案化第二金属层48的上述这些第三导线48-1通过沟槽46-1而电连接至图案化第一金属层41的上述这些第一导线41-1以形成双层导线，即，TFT阵列的双层扫描线。图案化第二金属层48的上述这些第四导线48-2通过沟槽46-2而电连接至图案化第一金属层41的上述这些第二导线41-2以形成双层导线，即，TFT阵列的双层数据线。某条对应于主线的支线长度对该支线与另一条对应于相同主线的直接邻接支线之间的距离之比的范围大约为2至20。
参照图4I与4J，通过采用传统PVD处理在图案化第二金属层48及图案化钝化层45上方形成导电材料(例如，ITO)层、随后使用第五光刻掩膜进行传统图案化与蚀刻处理而形成图案化像素电极层49。图案化像素电极层49称为TFT阵列的像素电极。
图5说明依据本发明的第五具体实施例用于制造TFT阵列方法的剖面图。参照图5，并参照图4A至4E，使用第一光刻掩膜来界定图案化第一金属层41。接着，在图案化硅层44上方形成绝缘材料层43。使用第二光刻掩膜来界定图案化硅层44。在图案化硅层44及绝缘材料43上方形成钝化层55。通过传统PVD处理、随后使用第三光刻掩膜进行传统图案化与蚀刻处理而在钝化层55上形成图案化像素电极层59(例如，ITO薄膜)，它作为TFT阵列的像素电极。接着，通过使用第四光刻掩膜执行传统图案化与蚀刻处理来图案化钝化层55，从而使图案化硅层44的部分及图案化第一金属层41-1与41-2的部分曝露出来。接着，进行传统植入处理而采用n型或p型掺杂物对图案化硅层44进行掺杂。随后，使用第五光刻掩膜，在图案化导电层59与图案化钝化层55上方形成图案化第二金属层48。
或者，参照图5并参照图4A至4E，使用第一、第二及第三光刻掩膜来分别界定图案化第一金属层41、图案化硅层44及图案化钝化层55。接着，进行传统植入处理而采用n型或p型杂质对图案化硅层44进行掺杂。通过采用传统PVD处理形成导电材料(例如，ITO)层、随后使用第四光刻掩膜进行传统图案化与蚀刻处理而在图案化钝化层55上方形成图案化像素电极层59。随后，使用第五光刻掩膜，在图案化像素电极层59与图案化钝化层55上方形成图案化第二金属层48。
所属技术领域的技术人员应明白，在不背离上述具体实施例的广义发明概念前提下，可对上述这些具体实施例加以更改。因此，应明白，本发明不限于所揭示的特定具体实施例，而意欲涵盖权利要求所定义的本发明的精神与范畴内修改。
此外，在说明本发明的代表性具体实施例时，该说明书已将本发明方法及/或程序以特定步骤序列的方式加以呈现。然而，就该方法或程序不依赖本文所述特定步骤顺序而言，该方法或步骤不应限于所述特定步骤序列。所属技术领域的技术人员应明白，可采用其它步骤序列。因此，不应将该说明书中所述特定步骤顺序理解为限制权利要求。此外，与本发明方法及/或程序有关的权利要求中不应限于以所述顺序执行其步骤，且所属技术领域的技术人员可很容易明白，上述这些序列可变化且其仍属于本发明之精神与范畴范围内。
Claims (30)
1.一种用于制造薄膜晶体管阵列的方法，其特征是包含：
提供基板；
在该基板上形成图案化第一金属层，该图案化第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线及上述这些第二导线系互相垂直，上述这些第一导线中的每一条包括多个栅极电极，上述这些栅极电极中的每一个位于上述这些第一导线中的一条与上述这些第二导线中的一条的交叉点附近；
在该图案化第一金属层上方形成绝缘层；
形成图案化硅层；
形成图案化钝化层在该图案化硅层及该图案化第一金属层上方，使该图案化硅层的部分及上述这些第一导线中的每一导线与上述这些第二导线中的每一导线部分暴露出来；及
在该图案化钝化层上方形成图案化掺杂硅层与图案化第二金属层，从而填充接触该图案化硅层上述这些已暴露部分及上述这些第一导线与上述这些第二导线的上述这些已暴露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些第三及第四导线中的每一条分别对应于该多条第一导线中的一条及该多条第二导线中的一条。
2.根据权利要求1所述的方法，其特征是进一步包含在该图案化第二金属层与该图案化钝化层上方形成图案化像素电极层。
3.根据权利要求1所述的方法，其特征是进一步包含：
在该图案化硅层上方形成钝化层；
在该钝化层上方形成图案化像素电极层；及
图案化该钝化层，使该图案化硅层部分及上述这些第一导线或第二导线部分曝露出来。
4.根据权利要求1所述的方法，其特征是进一步包含：
在该图案化钝化层上方形成图案化像素电极层；及
在该图案化钝化层与该图案化像素电极层上方形成图案化掺杂硅层与图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及该等第一导线与第二导线的上述这些已曝露部分。
5.根据权利要求1所述的方法，其特征是进一步包含在该图案化第一金属层的上述这些第一导线与第二导线中的至少一个上方的该钝化层与该绝缘层中形成沟槽。
6.根据权利要求5所述的方法，其特征是进一步包含通过上述这些沟槽电连接该图案化第一金属层与该图案化第二金属层。
7.根据权利要求1所述的方法，其特征是进一步包含在该图案化第一金属层的上述这些第一导线与第二导线中的至少一条上方的该钝化层与该绝缘层中形成多个接触孔。
8.根据权利要求7所述的方法，其进一步的特征是通过该多个接触孔电连接该图案化第一金属层与该图案化第二金属层。
9.根据权利要求1所述的方法，其特征是该图案化第一金属层的上述这些第二导线中的每一条包括多条彼此分离的支线。
10.根据权利要求9所述的方法，其特征是上述这些支线中的每一支线的长度对该每一支线与位于该相同第二导线上的直接邻接支线之间的距离之比范围为大约2至20。
11.根据权利要求1所述的方法，其特征是该图案化第二金属层的上述这些第三导线中的每一条包括多条彼此分离的支线。
12.根据权利要求11所述的方法，其特征是上述这些支线中的每一支线的长度对该每一支线与位于该相同第三导线上的直接邻接支线之间的距离之比范围为大约2至20。
13.根据权利要求1所述的方法，其特征是进一步包含形成图案化硅层，该图案化硅层包括非晶硅层或多晶硅层中的一个。
14.一种用于制造薄膜晶体管阵列的方法，其特征是包含：
提供基板；
在该基板上形成图案化第一金属层，该图案化第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线及上述这些第二导线互相垂直，上述这些第一导线中的每一条包括多个栅极电极，上述这些栅极电极中的每一个是位于上述这些第一导线中的一条与上述这些第二导线中的一条的交叉点附近；
在该图案化第一金属层上方形成绝缘层；
形成图案化硅层；
形成图案化钝化层在该图案化硅层及该图案化第一金属层上方，使该图案化硅层部分及上述这些第一导线中的每一导线与上述这些第二导线中的每一导线部分曝露出来；
将掺杂物掺杂到该图案化硅层的上述这些已曝露部分中；及
在该图案化钝化层上方形成图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及上述这些第一导线与上述这些第二导线的上述这些已曝露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些第三及第四导线中的每一条分别对应于该图案化第一金属层的该多条第一导线中的一条及该多条第二导线中的一条。
15.根据权利要求14所述的方法，其特征是进一步包含在该图案化第二金属层与该图案化钝化层上方形成图案化像素电极层。
16.根据权利要求14所述的方法，其特征是进一步包含：
在该图案化硅层上方形成钝化层；
在该钝化层上方形成图案化像素电极层；及
图案化钝化层，使该图案化硅层部分及上述这些第一导线或第二导线部分曝露出来。
17.根据权利要求14所述的方法，其特征是进一步包含：
将杂质掺杂到该图案化硅层的上述这些已曝露部分；
在该图案化钝化层上方形成图案化像素电极层；及
在该图案化钝化层与该图案化像素电极层上方形成图案化第二金属层，从而填充接触该图案化硅层的上述这些已曝露部分及上述这些第一导线或第二导线的上述这些已曝露部分。
18.根据权利要求14所述的方法，其特征是进一步包含在该图案化第一金属层的上述这些第一导线或第二导线中的至少一条上方的该钝化层与该绝缘层中形成沟槽。
19.根据权利要求18所述的方法，其特征是进一步包含通过上述这些沟槽电连接该图案化第一金属层与该图案化第二金属层。
20.根据权利要求14所述的方法，其特征是进一步包含在该图案化第一金属层的上述这些第一导线与上述这些第二导线中的至少一条上方的该钝化层与该绝缘层中形成多个接触孔。
21.根据权利要求20所述的方法，其特征是进一步包含通过该多个接触孔电连接该图案化第一金属层与该图案化第二金属层。
22.根据权利要求14所述的方法，其特征是该图案化第一金属层的上述这些第二导线中的每一条包括多个彼此分离的支线。
23.根据权利要求22所述的方法，其中上述这些支线中的每一支线长度对该每一支线与位于该相同第二导线上的直接邻接支线之间的距离之比的范围为大约2至20。
24.根据权利要求14所述的方法，其中该图案化第二金属层的上述这些第三导线中的每一条包括多条彼此分离的支线。
25.根据权利要求24所述的方法，其特征是上述这些支线中的每一支线的长度对该每一支线与位于该相同第一导线上的直接邻接支线之间的距离之比的范围为大约2至20。
26.根据权利要求14所述的方法，其特征是进一步包含形成图案化硅层，该图案化硅层包括非晶硅层或多晶硅层中的一个。
27.一种用于制造薄膜晶体管阵列的方法，其特征是包含：
提供基板；
在该基板上形成图案化第一金属层，该图案化第一金属层包括多条第一导线及多条第二导线，其中上述这些第一导线及上述这些第二导线互相垂直，上述这些第二导线中的每一条包括多条彼此分离的支线；
在该图案化第一金属层上方形成绝缘层；
在该绝缘层上方形成图案化硅层；
形成图案化钝化层在该图案化硅层及该图案化第一金属层上方；
使该图案化第一金属层的上述这些第一导线中的每一条的部分及上述这些第二导线中的每一条支线的部分暴露出来；及
在该图案化钝化层上方形成图案化第二金属层，从而填充接触该图案化硅层的上述这些已暴露部分及上述这些第一导线与上述这些第二导线的上述这些支线已暴露部分，其中，该图案化第二金属层包括多条第三导线及多条第四导线，上述这些导线中的每一条分别对应于该图案化第一金属层的该多条第一导线中的一条及该多条第二导线中的一条。
28.根据权利要求27所述的方法，其特征是该图案化第二金属层的上述这些第三导线中的每一条包括多个彼此分离的支线。
29.根据权利要求28所述的方法，其特征是上述这些支线中的每一支线的长度对该每一支线与位于该图案化第一金属层的该相同第三导线上的直接邻接支线之间的距离之比的范围为大约2至20。
30.根据权利要求27所述的方法，其特征是上述这些支线中的每一支线的长度对该每一支线与位于该图案化第二金属层的该相同第四导线上的直接邻接支线之间的距离之比的范围为大约2至20。
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