JP2005183774A - 半導体装置及びその作製方法 - Google Patents

Abstract

【課題】 半導体層下の下地絶縁膜にザグリが入ることを防止できる半導体装置及びその作製方法を提供する。
【解決手段】 本発明に係る半導体装置の作製方法は、下地絶縁膜２上に半導体層３ａ，３ｂを形成し、前記半導体層３ａ，３ｂの上に第１の絶縁膜４を形成し、低電圧駆動側の半導体層３ａのチャネル形成領域上に位置する前記第１の絶縁膜４を、半導体層３ａをエッチングストッパーとしてエッチング除去することにより、半導体層３ａのソース領域及びドレイン領域上、半導体層３ｂ上に前記第１の絶縁膜４を残し、半導体層３ａのチャネル形成領域及び前記第１の絶縁膜４の上に第２の絶縁膜６を形成することを特徴とする。
【選択図】 図１

Description

本発明は、同一基板上に異なる膜厚のゲート絶縁膜を有するトランジスタを形成する半導体装置及びその作製方法に関する。特には、半導体層下の下地絶縁膜にザグリが入ることを防止できる半導体装置及びその作製方法に関する。

図６は、従来の半導体装置の作製方法を説明するための断面図である。この半導体装置は、同一基板上に異なった膜厚のゲート絶縁膜を持つＴＦＴ(thin film transistor)を作製したもの、即ち低電圧駆動側に作製したＴＦＴと異なる膜厚のゲート絶縁膜を持つＴＦＴを高電圧駆動側に作製したものである。

まず、図示せぬガラス基板上に下地絶縁膜１０１を形成し、この下地絶縁膜１０１上に島状の半導体層（活性層）１０２，１０３を形成する。次いで、半導体層１０２，１０３及び下地絶縁膜１０１の上に第１のゲート絶縁膜１０４を形成し、第１のゲート絶縁膜をエッチングする。これにより、低電圧駆動側の半導体層１０２上の第１のゲート絶縁膜１０４が除去され、高電圧駆動側の半導体層１０３上には第１のゲート絶縁膜１０４が残される。

次いで、半導体層１０２及び第１のゲート絶縁膜１０４の上に第２のゲート絶縁膜１０５を形成する。次いで、低電圧駆動側の半導体層１０２上に第２のゲート絶縁膜１０５を介してゲート電極１０８を形成すると共に、高電圧駆動側の半導体層１０３上に第１及び第２のゲート絶縁膜１０４，１０５を介してゲート電極１０９を形成する。ゲート電極１０８，１０９は、第１の導電膜１０６と第２の導電膜１０７を積層した構造となっている。

次に、低電圧駆動側の半導体層１０２に不純物をドーピングすることにより、半導体層１０２にはＬＤＤ(lightly doped drain)領域１１０，１１１、ソース及びドレイン領域１１２，１１３が形成される。

次いで、高電圧駆動側の半導体層１０３に不純物をドーピングすることにより、半導体層１０３にはＬＤＤ領域１１４，１１５、ソース及びドレイン領域１１６，１１７が形成される。

上記従来の半導体装置の作製方法では、上述したように異なった膜厚のゲート絶縁膜を作製する場合、一層目のゲート絶縁膜をエッチングして第１のゲート絶縁膜１０４を高電圧駆動側の半導体層１０３上に残す際、低電圧駆動側の半導体層１０２上にエッチングストッパーとなる層が無いため、ゲート絶縁膜と一緒に半導体層１０２下の下地絶縁膜１０１がエッチングされ、半導体層１０２の下にザグリが入ることがある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体層下の下地絶縁膜にザグリが入ることを防止できる半導体装置及びその作製方法を提供することにある。

上記課題を解決するため、本発明に係る半導体装置の作製方法は、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に絶縁膜を形成し、
前記第１の半導体層のチャネル形成領域上に位置する前記絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することを特徴とする。

上記半導体装置の作製方法によれば、絶縁膜をエッチングする際、第１の半導体層をエッチングストッパーとしているため、絶縁膜と一緒に第１の半導体層下の下地絶縁膜がエッチングされるのを防止でき、第１の半導体層下の下地絶縁膜にザグリが入ることを防止できる。

本発明に係る半導体装置の作製方法は、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に第２の絶縁膜を形成することを特徴とする。

上記半導体装置の作製方法によれば、第１の絶縁膜をエッチングする際、第１の半導体層をエッチングストッパーとしているため、第１の絶縁膜と一緒に第１の半導体層下の下地絶縁膜がエッチングされるのを防止でき、第１の半導体層下の下地絶縁膜にザグリが入ることを防止できる。

本発明に係る半導体装置の作製方法は、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に導電膜を形成し、
前記導電膜を加工することにより、前記導電膜からなる第１のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成すると共に、前記導電膜からなる第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
前記第１のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

上記半導体装置の作製方法によれば、第１の半導体層のソース領域及びドレイン領域上に第１の絶縁膜を残している。このため、第１の半導体層のソース領域及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚を、第２の半導体層のソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚とほぼ等しくすることができる。

本発明に係る半導体装置の作製方法は、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

上記半導体装置の作製方法によれば、第１の半導体層のソース領域及びドレイン領域上に第１の絶縁膜を残している。このため、第１の半導体層のソース領域及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚を、第２の半導体層のソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚とほぼ等しくすることができる。

また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成した後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることも可能である。

上記半導体装置の作製方法では、第１の半導体層のソース領域及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚を、第２の半導体層のソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚とほぼ等しくなっているため、第１及び第２の絶縁膜を介してスルードープを行って第１及び第２の半導体層に形成されるソース及びドレイン領域をほぼ等しい不純物濃度とすることができる。

また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成した後に、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることも可能である。

本発明に係る半導体装置の作製方法は、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜を加工することにより、前記第１の導電膜からなる第１のゲート電極を前記第２の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
前記第１の半導体層の少なくともチャネル形成領域の一部、前記第１の絶縁膜及び前記第１のゲート電極の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第２の導電膜を形成し、
前記第２の導電膜を加工することにより、前記第２の導電膜からなる第２のゲート電極を前記第１の半導体層上に前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
前記第２のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

本発明に係る半導体装置の作製方法は、下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜を介して形成し、
前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
前記第１の半導体層の少なくともチャネル形成領域の一部、前記第１の絶縁膜及び前記第１のゲート電極の上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の導電膜を形成し、
前記第３の導電膜上に第４の導電膜を形成し、
前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
前記第２のゲート電極における前記第４の導電膜から露出した前記第３の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

上記半導体装置の作製方法によれば、第１の絶縁膜をエッチングする際、第１の半導体層をエッチングストッパーとしているため、第１の絶縁膜と一緒に第１の半導体層下の下地絶縁膜がエッチングされるのを防止でき、第１の半導体層下の下地絶縁膜にザグリが入ることを防止できる。また、第１の半導体層のソース領域及びドレイン領域上に第１の絶縁膜を残している。このため、第１の半導体層のソース領域及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚を、第２の半導体層のソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚とほぼ等しくすることができる。

また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成した後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることも可能である。

上記半導体装置の作製方法では、第１の半導体層のソース領域及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚を、第２の半導体層のソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜）の膜厚とほぼ等しくなっているため、第１及び第２の絶縁膜を介してスルードープを行って第１及び第２の半導体層に形成されるソース及びドレイン領域をほぼ等しい不純物濃度とすることができる。

また、本発明に係る半導体装置の作製方法においては、前記第２のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成した後に、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることも可能である。

本発明に係る半導体装置は、下地絶縁膜上に形成された第１の半導体層と、
前記下地絶縁膜上に形成された第２の半導体層と、
前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された絶縁膜と、
を具備することを特徴とする。

本発明に係る半導体装置は、下地絶縁膜上に形成された第１の半導体層と、
前記下地絶縁膜上に形成された第２の半導体層と、
前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
を具備することを特徴とする。

本発明に係る半導体装置は、下地絶縁膜上に形成された第１の半導体層と、
前記下地絶縁膜上に形成された第２の半導体層と、
前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第１の半導体層上に前記第２の絶縁膜を介して形成された導電膜からなる第１のゲート電極と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成された導電膜からなる第２のゲート電極と、
を具備し、
前記第１のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

本発明に係る半導体装置は、下地絶縁膜上に形成された第１の半導体層と、
前記下地絶縁膜上に形成された第２の半導体層と、
前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第１の半導体層上に前記第２の絶縁膜を介して形成され、第１の導電膜と該第１の導電膜上に配置された第２の導電膜とからなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、第１の導電膜と該第１の導電膜上に配置された第２の導電膜とからなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

また、本発明に係る半導体装置においては、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物を一括でドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域を具備することも可能である。

また、本発明に係る半導体装置においては、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域を具備することも可能である。

本発明に係る半導体装置は、下地絶縁膜上に形成された第１の半導体層と、
前記下地絶縁膜上に形成された第２の半導体層と、
前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第１の導電膜からなる第１のゲート電極と、
前記第１のゲート電極、前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第１の半導体層上に前記第２の絶縁膜を介して形成された第２の導電膜からなる第２のゲート電極と、
を具備し、
前記第２のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

本発明に係る半導体装置は、下地絶縁膜上に形成された第１の半導体層と、
前記下地絶縁膜上に形成された第２の半導体層と、
前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜と該第１の導電膜上に形成された第２の導電膜とからなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第１のゲート電極、前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第１の半導体層上に前記第２の絶縁膜を介して形成され、第３の導電膜と該第３の導電膜上に形成された第４の導電膜とからなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第２のゲート電極における前記第４の導電膜から露出した前記第３の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする。

また、本発明に係る半導体装置においては、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物を一括でドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域を具備することも可能である。

また、本発明に係る半導体装置においては、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域を具備することも可能である。

また、本発明に係る半導体装置においては、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域、ソース領域及びドレイン領域を具備することも可能である。

以上説明したように本発明によれば、半導体層下の下地絶縁膜にザグリが入ることを防止できる半導体装置及びその作製方法を提供することができる。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１乃至図３は、本発明の実施の形態１による半導体装置の作製方法を示す断面図、平面図である。

まず、図１（Ａ）に示すように、基板（図示せず）上に下地絶縁膜２を形成する。基板１としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。

また、下地絶縁膜２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜からなる下地膜を用いる。ここでは、下地絶縁膜２として１層の単層構造を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。尚、下地絶縁膜を形成しなくてもよい。

次いで、下地絶縁膜２上に島状の半導体層（活性層）３ａ，３ｂを形成する。半導体層３ａ，３ｂは、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層３ａ，３ｂは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。

次いで、半導体層３ａ，３ｂおよび下地絶縁膜２の上に第１の絶縁膜４を形成する。第１の絶縁膜４はプラズマＣＶＤ法またはスパッタ法を用い、シリコンを含む絶縁膜（例えばＳｉＯＮ、ＳｉＯ_２）の単層または積層構造で形成する。本実施の形態では、第１の絶縁膜４にＳｉＯ_２膜を用い、その膜厚を６０ｎｍとする。

次に、第１の絶縁膜４上に第２のフォトマスクを用いてレジストマスク５を形成する。次いで、レジストマスク５をマスクとし半導体層３ａをエッチングストッパーとして第１の絶縁膜４をウエットエッチングする。これにより、低電圧駆動側の半導体層３ａの少なくともチャネル形成領域の一部上に位置する第１の絶縁膜４が除去され、半導体層３ａの少なくともチャネル形成領域の一部以外の領域（半導体層３ａのソース及びドレイン領域を含む）上に位置する第１の絶縁膜４が残される。この際、第１の絶縁膜４を半導体層３ａの少なくともチャネル形成領域の一部以外の部分に残しているため、半導体層３ａがエッチングストッパーとして作用し、半導体層３ａ下の下地絶縁膜２がエッチングされることを防止できる。これにより、半導体層３ａ下の下地絶縁膜２にザグリが入ることを防止できる。また、高電圧駆動側の半導体層３ｂ上には第１の絶縁膜４が残される。

この後、図１（Ｂ）に示すように、レジストマスク５を除去し、第１の絶縁膜４及び低電圧駆動側の半導体層３ａの少なくともチャネル形成領域の一部上に膜厚が５０ｎｍ程度の第２の絶縁膜６を形成する。第２の絶縁膜５はプラズマＣＶＤ法またはスパッタ法を用い、単層のＳｉＮ膜を用いる。第１及び第２の絶縁膜４，６は高電圧駆動側のゲート絶縁膜となり、第２の絶縁膜６は低電圧駆動側のゲート絶縁膜となる。

次いで、第２の絶縁膜６の上に膜厚２０〜１００ｎｍの第１の導電膜７と、膜厚１００〜４００ｎｍの第２の導電膜８とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜７と、Ｗ膜からなる第２の導電膜８を積層形成し、第１の導電膜７の膜厚を３０ｎｍとし、第２の導電膜８の膜厚を３７０ｎｍとした。尚、ここでは、第１の導電膜７をＴａＮ膜、第２の導電膜８をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。

次に、図１（Ｃ）に示すように、第３のフォトマスクを用いてレジストマスク９を第２の導電膜８上に形成し、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置を使用して第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜８をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を備えた第２の導電膜８ａを得る。

次いで、レジストマスク９をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第１の導電膜７をエッチングして図１（Ｃ）に示すような第１の導電膜７ａを形成する。即ち、第１の導電膜７ａ及び第２の導電膜８ａは、半導体層３ａ上に第２の絶縁膜６を介して形成されると共に半導体層３ｂ上に第１及び第２の絶縁膜４，６を介して形成される。尚、この第２のエッチング工程の際、レジストマスク、第２の導電膜、及び第１の絶縁膜もわずかにエッチングされる。

また、ここでは、第２の絶縁膜６の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図１（Ｃ）に示すような電極構造（第２の導電膜８ａと第１の導電膜７ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行っても良い。

次いで、レジストマスク９を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電膜８ａをエッチングして図１（Ｄ）に示すような第２の導電膜８ｂを形成する。これにより、低電圧駆動側の半導体層３ａ上には第２の絶縁膜６を介して第１及び第２の導電膜７ａ，８ｂからなる第１のゲート電極１０が形成され、高電圧駆動側の半導体層３ｂ上には第１及び第２の絶縁膜４，６を介して第１及び第２の導電膜８ｂ，７ａからなる第２のゲート電極１１が形成される。第１の導電膜７ａの一部は第２の導電膜８ｂから露出している。尚、この第３のエッチング工程の際、レジストマスク、第１の導電膜、及び第１の絶縁膜もわずかにエッチングされる。

この後、レジストマスク９を除去することにより、図２（Ｃ）に示す状態の半導体装置が得られる。図２（Ｃ）に示す低電圧駆動側の半導体装置の平面図は図２（Ａ）に示されている。即ち、図２（Ｃ）の低電圧駆動側の部分は、図２（Ａ）に示すＢ−Ｂ’線に沿った断面図である。また、図２（Ｂ）は、図２（Ａ）に示すＡ−Ａ’線に沿った断面図である。

図２（Ａ）に示すように、第１の絶縁膜の端１２は低電圧駆動側の半導体層３ａ上に位置している。つまり、第１の絶縁膜４は半導体層３ａのチャネル形成領域上を開口している。

図２（Ｂ）に示すように、下地絶縁膜２上には半導体層３ａが形成され、半導体層３ａ及び下地絶縁膜２の上には第１の絶縁膜４が形成されている。第１の絶縁膜４は半導体層３ａのチャネル形成領域上が開口されている。この開口部内及び第１の絶縁膜４上に第２の絶縁膜６が形成され、第２の絶縁膜上には第１のゲート電極１０が形成されている。第１のゲート電極１０は第１の導電膜７ａ及び第２の導電膜８ｂにより構成されている。

次に、第１のドーピング工程を行う。この第１のドーピング工程によって、第１及び第２のゲート電極１０，１１をマスクとして第１及び第２の絶縁膜４，６を介してスルードープを行う。これにより、図３に示すように、半導体層３ａ，３ｂには自己整合的に高濃度不純物が導入されて高濃度不純物領域（ソース及びドレイン領域）１３〜１６が形成される。この際、低電圧駆動側の半導体層３ａのソース及びドレイン領域１３，１４上に第１の絶縁膜４を残しているため、半導体層３ａのソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚は、高電圧駆動側の半導体層３ｂのソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚とほぼ同じになっている。従って、上記ドーピング工程によって低電圧駆動側及び高電圧駆動側それぞれのソース及びドレイン領域に不純物を一括ドープすることにより、低電圧駆動側のソース及びドレイン領域１３，１４の不純物濃度を高電圧駆動側のソース及びドレイン領域１５，１６の不純物濃度とほぼ同じにすることができる。

次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、第２の導電膜８ｂをマスクとして第１の導電膜７ａ、第１及び第２の絶縁膜４，６を介してスルードープを行う。これにより、図３に示すように、半導体層３ａ，３ｂには自己整合的に低濃度不純物が導入されて低濃度不純物領域（ＬＤＤ領域）１７〜２０が形成される。尚、第２の導電膜８ｂから露出した第１の導電膜７ａ下のゲート絶縁膜に膜厚差がある場合は、低濃度不純物領域１７，１８の濃度が２段階になる。

また、第１のドーピング工程と第２のドーピング工程は順序を逆にしても良い。
また、本実施の形態では、第１のドーピング工程と第２のドーピング工程を行っているが、適切なドーピング条件を選択すれば１回のドーピング工程によって半導体層３ａ，３ｂに自己整合的に高濃度不純物領域と低濃度不純物領域の両方を形成することも可能である。

上記実施の形態１によれば、第１の絶縁膜４をエッチングして高電圧駆動側の半導体層３ｂ上に第１の絶縁膜４を残す際、第１の絶縁膜４を半導体層３ａの少なくともチャネル形成領域の一部以外の部分に残しているため、低電圧駆動側の半導体層３ａがエッチングストッパーとして作用する。従って、第１の絶縁膜４と一緒に半導体層３ａ下の下地絶縁膜２がエッチングされるのを防止でき、半導体層３ａの下にザグリが入ることを防止できる。

また、本実施の形態では、低電圧駆動側の第１のゲート電極１０における第１の導電膜７ａの下まで第１の絶縁膜４を半導体層３ａ上にオーバーラップさせている。即ち、低電圧駆動側の半導体層３ａのソース及びドレイン領域１３，１４上に第１の絶縁膜４を残している。このため、半導体層３ａのソース及びドレイン領域１３，１４上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚を、高電圧駆動側の半導体層３ｂのソース及びドレイン領域１５，１６上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚とほぼ等しくすることができる。従って、第１のドーピング工程による一括ドープによって、第１及び第２の絶縁膜４，６を介してスルードープを行って半導体層３ａ，３ｂに形成されるソース及びドレイン領域１３〜１６を低電圧駆動側と高電圧駆動側でほぼ等しい不純物濃度とすることができる。言い換えると、ソース及びドレイン領域１３〜１６を形成するためのドーピングを一括で行うことが可能となる。これにより、工程を簡略化することができる。

（実施の形態２）
図４（Ａ）〜（Ｄ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図であり、図１乃至図３と同一部分には同一符号を付し、同一部分の説明は省略する。

図４（Ａ）に示すように、第１の絶縁膜４の上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜と、Ｗ膜からなる第２の導電膜を積層形成し、第１の導電膜の膜厚を３０ｎｍとし、第２の導電膜の膜厚を３７０ｎｍとした。尚、ここでは、第１の導電膜をＴａＮ膜、第２の導電膜をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。

次に、第２のフォトマスクを用いてレジストマスク５を第２の導電膜上に形成し、ＩＣＰエッチング装置を使用して第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を備えた第２の導電膜２２ａを得る。

次いで、レジストマスク５をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第１の導電膜をエッチングして図４（Ａ）に示すような第１の導電膜２１ａを形成する。即ち、第１の導電膜２１ａ及び第２の導電膜２２ａは、半導体層３ａ上に第１の絶縁膜４を介して形成される。尚、この第２のエッチング工程の際、レジストマスク、第２の導電膜、及び第１の絶縁膜もわずかにエッチングされる。

また、ここでは、第１の絶縁膜４の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図４（Ａ）に示すような電極構造（第２の導電膜２２ａと第１の導電膜２１ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行っても良い。

次いで、レジストマスク５を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電２２ａをエッチングして図４（Ｂ）に示すような第２の導電膜２２ｂを形成する。これにより、低電圧駆動側の半導体層３ａ上には第１の絶縁膜４を介して第１及び第２の導電膜２１ａ，２２ｂからなる第１のゲート電極１０が形成される。第１の導電膜２１ａの一部は第２の導電膜２２ｂから露出している。尚、この第３のエッチング工程の際、レジストマスク、第１の導電膜、及び第１の絶縁膜もわずかにエッチングされる。また、第１の絶縁膜４は低電圧駆動側のゲート絶縁膜となる。

この後、図４（Ｂ）に示すように、第１の絶縁膜４及び第１のゲート電極１０の上に第３のフォトマスクを用いてレジストマスク９を形成する。次いで、レジストマスク９をマスクとし半導体層３ｂをエッチングストッパーとして第１の絶縁膜４をウエットエッチングする。これにより、高電圧駆動側の半導体層３ｂの少なくともチャネル形成領域の一部上に位置する第１の絶縁膜４が除去され、半導体層３ｂの少なくともチャネル形成領域の一部以外の領域（半導体層３ａのソース及びドレイン領域を含む）上に位置する第１の絶縁膜４が残される。この際、第１の絶縁膜４を半導体層３ｂの少なくともチャネル形成領域の一部以外の部分に残しているため、半導体層３ｂがエッチングストッパーとして作用し、半導体層３ｂ下の下地絶縁膜２がエッチングされることを防止できる。これにより、半導体層３ｂ下の下地絶縁膜２にザグリが入ることを防止できる。また、低電圧駆動側の半導体層３ａ上には第１の絶縁膜４が残される。

次に、図４（Ｃ）に示すように、前記レジストマスク９を除去し、第１のゲート電極１０、第１の絶縁膜４及び高電圧駆動側の半導体層３ｂの少なくともチャネル形成領域の一部上に膜厚が５０ｎｍ程度の第２の絶縁膜６を形成する。第２の絶縁膜６はプラズマＣＶＤ法またはスパッタ法を用い、単層のＳｉＮ膜を用いる。第２の絶縁膜６は高電圧駆動側のゲート絶縁膜となる。

次いで、第２の絶縁膜６の上に膜厚２０〜１００ｎｍの第３の導電膜と、膜厚１００〜４００ｎｍの第４の導電膜とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第３の導電膜と、Ｗ膜からなる第４の導電膜を積層形成し、第３の導電膜の膜厚を３０ｎｍとし、第４の導電膜の膜厚を３７０ｎｍとした。尚、ここでは、第３の導電膜をＴａＮ膜、第４の導電膜をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。

次に、第４のフォトマスクを用いてレジストマスク２３を第４の導電膜上に形成し、ＩＣＰエッチング装置を使用して第１のエッチング工程を行う。この第１のエッチング工程によって、第４の導電膜をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を備えた第４の導電膜２５ａを得る。

次いで、レジストマスク２３をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第３の導電膜をエッチングして図４（Ｃ）に示すような第３の導電膜２４ａを形成する。即ち、第３の導電膜２４ａ及び第４の導電膜２５ａは、半導体層３ｂ上に第２の絶縁膜６を介して形成される。尚、この第２のエッチング工程の際、レジストマスク、第２の導電膜、及び第２の絶縁膜もわずかにエッチングされる。

また、ここでは、第２の絶縁膜６の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図４（Ｃ）に示すような電極構造（第２の導電膜２５ａと第１の導電膜２４ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行っても良い。

次いで、レジストマスク２３を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電膜２５ａをエッチングして図４（Ｄ）に示すような第４の導電膜２５ｂを形成する。これにより、高電圧駆動側の半導体層３ｂ上には第２の絶縁膜６を介して第３及び第４の導電膜２４ａ，２５ｂからなる第２のゲート電極１１が形成される。第３の導電膜２４ａの一部は第４の導電膜２５ｂから露出している。尚、この第３のエッチング工程の際、レジストマスク、第３の導電膜、及び第２の絶縁膜もわずかにエッチングされる。

次に、第１のドーピング工程を行う。この第１のドーピング工程によって、第１及び第２のゲート電極１０，１１をマスクとして第１及び第２の絶縁膜４，６を介してスルードープを行う。これにより、図４（Ｄ）に示すように、半導体層３ａ，３ｂには自己整合的に高濃度不純物が導入されて高濃度不純物領域（ソース及びドレイン領域）１３〜１６が形成される。この際、高電圧駆動側の半導体層３ｂのソース及びドレイン領域１５，１６上に第１の絶縁膜４を残しているため、半導体層３ｂのソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚は、低電圧駆動側の半導体層３ａのソース及びドレイン領域上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚とほぼ同じになっている。従って、上記ドーピング工程によって低電圧駆動側及び高電圧駆動側それぞれのソース及びドレイン領域に不純物を一括ドープすることにより、低電圧駆動側のソース及びドレイン領域１３，１４の不純物濃度を高電圧駆動側のソース及びドレイン領域１５，１６の不純物濃度とほぼ同じにすることができる。

次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、第２及び第４の導電膜２２ｂ，２５ｂをマスクとして第１及び第３の導電膜２１ａ，２４ａ、第１及び第２の絶縁膜４，６を介してスルードープを行う。これにより、図４（Ｄ）に示すように、半導体層３ａ，３ｂには自己整合的に低濃度不純物が導入されて低濃度不純物領域（ＬＤＤ領域）１７〜２０が形成される。尚、第４の導電膜２５ｂから露出した第３の導電膜２４ａ下のゲート絶縁膜に膜厚差がある場合は、低濃度不純物領域１９，２０の濃度が２段階になる。

また、第１のドーピング工程と第２のドーピング工程は順序を逆にしても良い。
また、本実施の形態では、第１のドーピング工程と第２のドーピング工程を行っているが、適切なドーピング条件を選択すれば１回のドーピング工程によって半導体層３ａ，３ｂに自己整合的に高濃度不純物領域と低濃度不純物領域の両方を形成することも可能である。

上記実施の形態２においても実施の形態１と同様の効果を得ることができる。

すなわち、第１の絶縁膜４をエッチングして低電圧駆動側の半導体層３ａ上に第１の絶縁膜４を残す際、第１の絶縁膜４を半導体層３ｂの少なくともチャネル形成領域の一部以外の部分に残しているため、高電圧駆動側の半導体層３ｂがエッチングストッパーとして作用する。従って、第１の絶縁膜４と一緒に半導体層３ｂ下の下地絶縁膜２がエッチングされるのを防止でき、半導体層３ａの下にザグリが入ることを防止できる。

また、本実施の形態では、高電圧駆動側の第２のゲート電極１１における第３の導電膜２４ａの下まで第１の絶縁膜４を半導体層３ｂ上にオーバーラップさせている。即ち、高電圧駆動側の半導体層３ｂのソース及びドレイン領域１５，１６上に第１の絶縁膜４を残している。このため、半導体層３ｂのソース及びドレイン領域１５，１６上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚を、低電圧駆動側の半導体層３ａのソース及びドレイン領域１３，１４上の絶縁膜（第１及び第２の絶縁膜４，６）の膜厚とほぼ等しくすることができる。従って、第１のドーピング工程による一括ドープによって、第１及び第２の絶縁膜４，６を介してスルードープを行って半導体層３ａ，３ｂに形成されるソース及びドレイン領域１３〜１６を低電圧駆動側と高電圧駆動側でほぼ等しい不純物濃度とすることができる。言い換えると、ソース及びドレイン領域１３〜１６を形成するためのドーピングを一括で行うことが可能となる。これにより、工程を簡略化することができる。

（実施の形態３）
図５は、本発明の実施の形態３による半導体装置の作製方法を説明する断面図であり、図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。

半導体層３ａをエッチングストッパーとして第１の絶縁膜４をウエットエッチングする。これにより、低電圧駆動側の半導体層３ａのチャネル形成領域上に位置する第１の絶縁膜４が除去され、半導体層３ａのチャネル形成領域以外の領域（半導体層３ａのソース及びドレイン領域を含む）上に位置する第１の絶縁膜４が残される。この際、半導体層３ａ下の下地絶縁膜２がエッチングされることを防止でき、それにより、半導体層３ａ下の下地絶縁膜２にザグリが入ることを防止できる。また、高電圧駆動側の半導体層３ｂ上には第１の絶縁膜４が残される。第１の絶縁膜４は高電圧駆動側のゲート絶縁膜となる。

この後、第１の絶縁膜４及び低電圧駆動側の半導体層３ａのチャネル形成領域の上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。

次に、実施の形態２の第１のゲート電極を形成する場合と同様の方法により、高電圧駆動側の半導体層３ｂ上に第１の絶縁膜４を介して第１及び第２の導電膜２１ａ，２２ｂからなる第１のゲート電極１０を形成する。

この後、第１のゲート電極１０、第１の絶縁膜４及び低電圧駆動側の半導体層３ａのチャネル形成領域の上に膜厚が５０ｎｍ程度の第２の絶縁膜６を形成する。第２の絶縁膜６は低電圧駆動側のゲート絶縁膜となる。

次いで、実施の形態２の第２のゲート電極を形成する場合と同様の方法により、低電圧駆動側の半導体層３ａ上に第２の絶縁膜６を介して第３及び第４の導電膜２４ａ，２５ｂからなる第２のゲート電極１１を形成する。

次に、実施の形態２と同様の方法により、半導体層３ａ，３ｂに自己整合的に高濃度不純物が導入されて高濃度不純物領域（ソース及びドレイン領域）１３〜１６を形成する。

次いで、実施の形態２と同様の方法により、半導体層３ａ，３ｂに自己整合的に低濃度不純物が導入されて低濃度不純物領域（ＬＤＤ領域）１７〜２０を形成する。

上記実施の形態３においても実施の形態２と同様の効果を得ることができる。

尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、上記実施の形態では、低電圧駆動側に形成する薄膜トランジスタ及び高電圧駆動側に形成する薄膜トランジスタに本発明を適用しているが、これに限定されるものではなく、低電圧駆動及び高電圧駆動以外のものに形成する薄膜トランジスタに本発明を適用することも可能である。

また、上記実施の形態では、第１及び第２の導電膜からなる２層構造のゲート電極を用いているが、これに限定されるものではなく、１層構造のゲート電極を用いることも可能である。

（Ａ）〜（Ｄ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。 本発明の実施の形態１による半導体装置の作製方法を示すもので図１（Ｄ）の次の工程を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）に示すＢ−Ｂ’線に沿った断面図、（Ｃ）は、（Ａ）に示すＡ−Ａ’線に沿った部分を含む断面図である。 本発明の実施の形態１による半導体装置の作製方法を示すものであり、図２（Ｃ）の次の工程を示す断面図である。 （Ａ）〜（Ｄ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図である。 本発明の実施の形態３による半導体装置の作製方法を説明する断面図である。 従来の半導体装置の作製方法を説明するための断面図である。

符号の説明

２，１０１…下地絶縁膜
３ａ，３ｂ，１０２，１０３…半導体層（活性層）
４，１０４…第１の絶縁膜
５…レジストマスク
６，１０５…第２の絶縁膜
７，７ａ，１０６…第１の導電膜
８，８ａ，８ｂ，１０７…第２の導電膜
９…レジストマスク
１０，１０８…第１のゲート電極
１１，１０９…第２のゲート電極
１２…第１の絶縁膜の端
１３〜１６…高濃度不純物領域（ソース及びドレイン領域）
１７〜２０…低濃度不純物領域（ＬＤＤ領域）
２１ａ…第１の導電膜
２２ａ，２２ｂ…第２の導電膜
２３…レジストマスク
２４ａ…第３の導電膜
２５ａ，２５ｂ…第４の導電膜

Claims (21)

1. 下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
   前記第１の半導体層及び前記第２の半導体層の上に絶縁膜を形成し、
   前記第１の半導体層のチャネル形成領域上に位置する前記絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することを特徴とする半導体装置の作製方法。
2. 下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
   前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
   前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
   前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に第２の絶縁膜を形成することを特徴とする半導体装置の作製方法。
3. 下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
   前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
   前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
   前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に導電膜を形成し、
   前記導電膜を加工することにより、前記導電膜からなる第１のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成すると共に、前記導電膜からなる第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
   前記第１のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置の作製方法。
4. 下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
   前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
   前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
   前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜上に第２の導電膜を形成し、
   前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
   前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置の作製方法。
5. 請求項４において、前記第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成した後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることを特徴とする半導体装置の作製方法。
6. 請求項４又は５において、前記第２のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成した後に、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることを特徴とする半導体装置の作製方法。
7. 下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
   前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜を加工することにより、前記第１の導電膜からなる第１のゲート電極を前記第２の半導体層上に前記第１の絶縁膜を介して形成し、
   前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
   前記第１の半導体層の少なくともチャネル形成領域の一部、前記第１の絶縁膜及び前記第１のゲート電極の上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に第２の導電膜を形成し、
   前記第２の導電膜を加工することにより、前記第２の導電膜からなる第２のゲート電極を前記第１の半導体層上に前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
   前記第２のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置の作製方法。
8. 下地絶縁膜上に第１の半導体層及び第２の半導体層を形成し、
   前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
   前記第１の絶縁膜上に第１の導電膜を形成し、
   前記第１の導電膜上に第２の導電膜を形成し、
   前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第２の半導体層上に前記第１の絶縁膜を介して形成し、
   前記第１の半導体層の少なくともチャネル形成領域の一部上に位置する前記第１の絶縁膜を、前記第１の半導体層をエッチングストッパーとしてエッチング除去することにより、前記第１の半導体層のソース領域及びドレイン領域上、前記第２の半導体層上に前記第１の絶縁膜を残し、
   前記第１の半導体層の少なくともチャネル形成領域の一部、前記第１の絶縁膜及び前記第１のゲート電極の上に第２の絶縁膜を形成し、
   前記第２の絶縁膜上に第３の導電膜を形成し、
   前記第３の導電膜上に第４の導電膜を形成し、
   前記第４の導電膜及び前記第３の導電膜を加工することにより、前記第４の導電膜及び前記第３の導電膜からなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成する半導体装置の作製方法であって、
   前記第２のゲート電極における前記第４の導電膜から露出した前記第３の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置の作製方法。
9. 請求項８において、前記第２のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成した後に、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることを特徴とする半導体装置の作製方法。
10. 請求項８又は９において、前記第２のゲート電極を、前記第１の半導体層上に前記第２の絶縁膜を介して形成した後に、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることを特徴とする半導体装置の作製方法。
11. 下地絶縁膜上に形成された第１の半導体層と、
    前記下地絶縁膜上に形成された第２の半導体層と、
    前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された絶縁膜と、
    を具備することを特徴とする半導体装置。
12. 下地絶縁膜上に形成された第１の半導体層と、
    前記下地絶縁膜上に形成された第２の半導体層と、
    前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
    前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    を具備することを特徴とする半導体装置。
13. 下地絶縁膜上に形成された第１の半導体層と、
    前記下地絶縁膜上に形成された第２の半導体層と、
    前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
    前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    前記第１の半導体層上に前記第２の絶縁膜を介して形成された導電膜からなる第１のゲート電極と、
    前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成された導電膜からなる第２のゲート電極と、
    を具備し、
    前記第１のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置。
14. 下地絶縁膜上に形成された第１の半導体層と、
    前記下地絶縁膜上に形成された第２の半導体層と、
    前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
    前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    前記第１の半導体層上に前記第２の絶縁膜を介して形成され、第１の導電膜と該第１の導電膜上に配置された第２の導電膜とからなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
    前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜を介して形成され、第１の導電膜と該第１の導電膜上に配置された第２の導電膜とからなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
    を具備し、
    前記第１のゲート電極における前記第２の導電膜から露出した前記第１の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置。
15. 請求項１４において、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物を一括でドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域を具備することを特徴とする半導体装置。
16. 請求項１４又は１５において、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域を具備することを特徴とする半導体装置。
17. 下地絶縁膜上に形成された第１の半導体層と、
    前記下地絶縁膜上に形成された第２の半導体層と、
    前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
    前記第２の半導体層上に前記第１の絶縁膜を介して形成された第１の導電膜からなる第１のゲート電極と、
    前記第１のゲート電極、前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    前記第１の半導体層上に前記第２の絶縁膜を介して形成された第２の導電膜からなる第２のゲート電極と、
    を具備し、
    前記第２のゲート電極の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置。
18. 下地絶縁膜上に形成された第１の半導体層と、
    前記下地絶縁膜上に形成された第２の半導体層と、
    前記第１の半導体層のソース領域、ドレイン領域及び前記第２の半導体層の上に形成された第１の絶縁膜と、
    前記第２の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜と該第１の導電膜上に形成された第２の導電膜とからなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
    前記第１のゲート電極、前記第１の半導体層の少なくともチャネル形成領域の一部及び前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    前記第１の半導体層上に前記第２の絶縁膜を介して形成され、第３の導電膜と該第３の導電膜上に形成された第４の導電膜とからなる第２のゲート電極であって前記第３の導電膜の一部が前記第４の導電膜から露出した形状を有する第２のゲート電極と、
    を具備し、
    前記第２のゲート電極における前記第４の導電膜から露出した前記第３の導電膜の一部と前記第１の半導体層との間に前記第１の絶縁膜及び前記第２の絶縁膜が配置されていることを特徴とする半導体装置。
19. 請求項１８において、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物を一括でドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成されたソース領域及びドレイン領域を具備することを特徴とする半導体装置。
20. 請求項１８又は１９において、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域を具備することを特徴とする半導体装置。
21. 請求項１８又は１９において、前記第４の導電膜から露出した前記第３の導電膜、前記第２の導電膜から露出した前記第１の導電膜、前記第１の絶縁膜及び前記第２の絶縁膜を介して前記第１の半導体層及び前記第２の半導体層に不純物をドーピングすることにより、前記第１の半導体層及び前記第２の半導体層それぞれに形成された低濃度不純物領域、ソース領域及びドレイン領域を具備することを特徴とする半導体装置。

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