JPH10242471A

JPH10242471A - 薄膜トランジスタおよびその製造方法

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Publication number: JPH10242471A
Application number: JP4787497A
Authority: JP
Inventors: Hiroshi Tanabe; 浩田邉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-03-03
Filing date: 1997-03-03
Publication date: 1998-09-11
Anticipated expiration: 2017-03-03
Also published as: JP2927268B2

Abstract

(57)【要約】【課題】低温形成薄膜トランジスタにおけるアイラン
ド端部の段差によって発生するゲートリーク、配線の断
線を防止する。【解決手段】基板上にソースドレイン（３，４）、チ
ャネル（２）から成るアイランド化されたシリコン層の
上部に配置された第１の絶縁膜（５）をシリコン層より
も小さくすることで、アイランドエッジ端部の急峻さを
緩和し第２のゲート絶縁膜（６）による被覆性を向上さ
せる。本発明によりゲートリークの発生確率を大きく低
減することができる。さらに周辺部の膜厚が、チャネル
中心部上部の膜厚よりも小さいために、上部ゲート配線
の断線が発生する確率の低減も可能である。さらに、第
２の絶縁膜の誘電率を大きくすることで、より膜厚を大
きくしても従来と同等の電界効果が得られ、プロセス歩
留まりが向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】アクティブマトリックス液晶
ディスプレイパネル、密着型イメージセンサ等の入出力
装置、携帯機機器等に用いる薄膜トランジスタおよびそ
の製造方法に関する。

【０００２】

【従来の技術】ガラス基板上に薄膜トランジスタ（ＴＦ
Ｔ）を形成する代表的な技術として、水素化アモルファ
ス半導体ＴＦＴ技術及び、多結晶シリコンＴＦＴ技術が
挙げられる。前者は作製プロセス最高温度３００℃程度
であり、移動度１cm²/Vsec程度のキャリア移動度を実現
している。後者は、例えば石英基板を用いた１０００度
程度のＬＳＩと類似した高温プロセスを用いることで、
キャリア移動度３０〜１００cm²/Vsecの性能を容易に得
ることができる。

【０００３】ところが、多結晶シリコンＴＦＴ技術にお
いて、上述のような高温プロセスを用いる場合、前者の
プロセスで用いることができる安価な低軟化点ガラスを
用いることができない。そこで多結晶シリコンＴＦＴプ
ロセスの温度低減には、レーザ結晶化技術、ゲート絶縁
膜の低温形成技術、及び低温での良好な絶縁膜−シリコ
ン界面形成技術が必要となる。それらを解決する手段の
一つとして、アイイーイーイーエレクトロンデバイスレ
ターズ第１５巻第２号第６９項（IEEE ELECTRON DEVICE
LETTERS, Vol.15, No.2, page 69 ），記載の“High p
erformance poly-crystalline silicon thin film tran
sistors fabricated using remote plasma CVD of Si
O₂”, (M. Sekiya, et al.）では、低温での良好な絶縁
膜−シリコン界面を形成することができるシリコン膜の
レーザ結晶化法と二酸化シリコン膜のリモートプラズマ
ＣＶＤ法を複合化した装置および製造方法を提案してい
る。エキシマレーザ結晶化によって形成された高品質ポ
リシリコン薄膜を大気にさらすことなく、そのポリシリ
コン薄膜上にゲート絶縁膜を形成し、界面の清浄度を保
ち、低温での良好な絶縁膜−シリコン界面を維持しよう
というものである。この中で多結晶シリコンＴＦＴの作
製方法として、以下のようなプロセスフローを報告して
いる。ソースドレイン層（膜厚２０nm）を島状に形成し
た後、シリコン（２０nm）層を形成する。次にレーザ結
晶化、レーザ結晶化直後の水素処理、さらに第１の絶縁
膜（ＳｉＯ₂ １００nm）の成膜を連続して行なう。こう
することにより低温での良好な絶縁膜−シリコン界面が
得られるというものである。この後シリコン層を島状に
パターニングする。ここで第２の絶縁膜（１００nm）を
さらに形成してシリコン−電極間分離を図るという方法
を提案している。

【０００４】ところが、液晶ディスプレイや、イメージ
センサなどの低消費電力化・低電圧駆動化に伴い、界面
の清浄化による駆動能力の向上ばかりでなくＴＦＴの動
作しきい電圧の低減が必要となっている。動作しきい電
圧の低電圧化にはゲート絶縁膜の薄膜化が有効であり、
これらの手法をプレーナ型薄膜トランジスタに応用した
場合を、図９を用いて説明する。図９（ａ）はその上面
図、（ｂ）はそのＡ−Ａ’断面図、（ｃ）はそのＢ−
Ｂ’断面図である。ソースドレイン領域（３，４）及び
チャネル領域（２）を形成する半導体層上に、前記半導
体層と連続的に形成、島状にパターニングされた第１の
絶縁膜（２）が配置され、さらにその半導体層及び第１
の絶縁膜層からなる島を覆うように形成された第２の絶
縁膜（６）及びゲート電極（７）が配置される。ここ
で、前述のごとくしきい電圧の低減を図るためには、２
層からなるゲート絶縁膜（５，６）の膜厚の和をより薄
くする必要が生じる。容量が増大し、低電圧でも十分な
電界効果が得られるためである。一方、半導体層はイオ
ン注入等による不純物の導入や、レーザ結晶化時のプロ
セスマージンの確保のためには、ゲート絶縁膜ほどの薄
膜化は困難である。したがって、上述のようにしきい電
圧の低減を図るためにゲート酸化膜厚を薄くすると、半
導体層と第１のゲート絶縁膜との段差に比べて第２のゲ
ート絶縁膜が薄くなり被覆性が悪くなる。このため、ゲ
ート−ソース・ドレイン間の短絡（ゲートリーク）が発
生しやすいという問題があった。

【０００５】

【発明が解決しようとする課題】このような問題を解決
する手段として、特開平６−８５２５８号公報において
以下のような方法が開示されている。すなわち、図１０
に示すように絶縁基板１１上に島状に形成した半導体膜
１２とこの島状の半導体膜上に形成した第１の絶縁膜１
３とからなる島状部分の周囲の段差を覆って第２の絶縁
膜２１を形成し、この第２の絶縁膜で囲まれた前記第１
の絶縁膜１３上にゲート電極１４を形成したことによ
り、半導体膜１２とゲート電極１４とが完全に絶縁さ
れ、半導体膜とゲート電極間すなわち、ゲート−ソース
・ドレイン間の短絡（ゲートリーク）の発生を防止する
というものである。このような構造を実現するために
は、第２の絶縁膜２１を全面に被覆した後に、島状部分
の上部のみ選択的にエッチングする必要がある。すなわ
ち、第２の絶縁膜２１は第１の絶縁膜１３に対し選択的
にエッチング可能な材料、もしくは選択的にエッチング
可能なエッチング方法が要求される。特にスループット
や性能の向上を狙って第１の絶縁膜１３をより薄膜化す
る場合、非常に高いエッチング選択比が要求され、ゲー
ト絶縁膜または絶縁膜半導体界面へのプラズマダメージ
のないドライエッチング法などが要求される。

【０００６】また特開平６−６１４９０号公報には、２
層絶縁膜を用い電極間の絶縁性を確保する方法として各
層の厚さやその断面形状の最適化、及び薄膜トランジス
タの性能確保のために必要な高誘電体薄膜を用いること
の２層化に関する従来技術が開示されている。すなわ
ち、図１１に示すように、段差となるゲート電極（１０
１３ａ、ｂ）を被覆する第１の絶縁膜（１０１４ａ）の
形状によらず、第２の絶縁膜形状（１０１４ｂ）を最適
化することにより、絶縁性・信頼性の高い絶縁構造を提
供するものである。また、下部電極となるゲート金属を
酸化タングステンで被覆した後、水素化アモルファスシ
リコンと良好なＭＩＳ界面を形成できるチッ化シリコン
膜を形成した後、水素化アモルファスシリコン膜及び、
ソースドレイン層を形成するというものである。本公報
に示すような２層絶縁膜による段差被覆法は、配線や半
導体層のみからなる段差を被覆するには有効である。し
かし、前述の半導体層及び第１のゲート絶縁膜からなる
段差を被覆するための第２の絶縁膜についての知見は何
ら与えてくれない。

【０００７】本発明の目的は、構造設計、作製プロセス
における薄膜材料の選択の自由度を増し、かつ高い均一
性、再現性を要求されるドライエッチング工程を必要と
しない薄膜トランジスタ構造、およびその製造方法を提
供し、低温プロセスにおいてもＭＯＳ界面特性の良好な
薄膜トランジスタを提供することにある。また、過度の
プロセス数の増加をすることなく、絶縁性の高いＭＯＳ
構造を提供し、低しきい電圧駆動が可能なＴＦＴを実用
的なプロセスによって提供することにある。

【０００８】

【課題を解決するための手段】絶縁体上に島状に形成さ
れた半導体層、ゲート絶縁膜、ゲート電極とからなり、
前記半導体層がチャネル領域、ソース領域、ドレイン領
域とから構成される薄膜トランジスタにおいて、図１、
図２に示すように、少なくともゲート電極が横切るＢ−
Ｂ’方向のゲート絶縁膜の幅が、シリコンチャネル領域
より小さいゲート絶縁膜を形成した後、その上から再度
ゲート絶縁膜を被覆する。これにより少なくとも前記ゲ
ート電極下の前記ゲート絶縁膜の膜厚が前記半導体層の
端部よりも中央部の方が厚いことを特徴とする薄膜トラ
ンジスタを得ることができる。

【０００９】したがって、本発明の薄膜トランジスタは
IEEE ELECTRON DEVICE LETTERS, Vol.15, No.2, page 6
9, High performance poly-crystalline silicon thin
filmtransistors fabricated using remote plasma CVD
of SiO₂, (M. Sekiya, etal.)に記載のような、良好な
絶縁膜−シリコン界面が形成できるとともに、特開平６
−８５２５８号公報において開示されている段差被覆法
を採ることなく、簡単にゲートリーク電流の抑制を図る
ことができるものである。すなわち、島状の半導体層端
部の急峻さを緩和することができるため、この部分での
ゲートリークを防止することができる。

【００１０】さらに、絶縁体上に島状に形成された半導
体層、ゲート絶縁膜、ゲート電極とからなる薄膜トラン
ジスタにおいて、前記ゲート絶縁膜が前記半導体層と同
様な島状に形成された第１の絶縁膜と、前記島状に形成
された半導体層及び第１の絶縁膜層とからなる段差形状
を被覆するように形成された第２の絶縁膜とからなり、
第１の絶縁膜厚ｄ₁ と第２の絶縁膜厚ｄ₂ とがｄ₁ ＜ｄ₂ の関係にあることを特徴とすることにより、薄膜トラン
ジスタのゲートリーク電流をより再現性よく抑制するこ
とが可能である。

【００１１】さらに、前記半導体層厚ｄ_si、前記第１の
絶縁膜厚ｄ₁ と前記第２の絶縁膜厚ｄ₂ とがｄ_si＋ｄ₁ ＜ｄ₂ の関係にあることを特徴とすることによっても、薄膜ト
ランジスタのゲートリーク電流をより再現性よく抑制す
ることが可能である。

【００１２】また、ゲート絶縁膜を２種以上の材料の積
層構造とし、半導体との界面を形成する第１の絶縁膜層
の誘電率に比べ、第２の絶縁膜を構成する材料の誘電率
を大きくすることによって、第２の絶縁膜厚を大きくし
た場合においても、ゲートへの印加電圧を上げること無
く、従来と同様のドレイン電流を得ることが可能にな
る。特に、第１の絶縁膜材料が二酸化シリコン膜、第２
の絶縁膜を構成する材料の一つが窒化シリコン膜である
ことを特徴とする薄膜トランジスタは、第２の絶縁膜を
二酸化シリコンとした場合に比べ、性能を低下させるこ
となく第２の絶縁膜厚を大きくとることができるため、
ゲートリークを抑制可能となる。

【００１３】また、本発明の薄膜トランジスタの製造方
法は、少なくともその一平面が絶縁体である基板の絶縁
体上に、半導体薄膜を形成する工程と、前記半導体薄膜
上に第１のゲート絶縁膜を形成する工程と、前記第１の
ゲート絶縁膜を少なくともゲート電極の横切る方向で薄
膜トランジスタのチャネル、ソースドレイン領域となる
領域の幅よりも狭く残してエッチングする工程と、前記
半導体薄膜を薄膜トランジスタのチャネル、ソースドレ
イン領域となる領域を残してエッチングする工程と、前
記第１のゲート絶縁膜および前記半導体薄膜を覆う第２
のゲート絶縁膜を形成する工程と、この第２の絶縁膜上
にゲート電極を形成する工程とを有することを特徴とす
る。これにより請求項１記載の薄膜トランジスタを得る
ことができる。

【００１４】また、請求項１に係る発明の薄膜トランジ
スタの他の製造方法は、少なくともその一平面が絶縁体
である基板の絶縁体上に、半導体薄膜を形成する工程
と、前記半導体薄膜上に第１のゲート絶縁膜を形成する
工程と、前記第１のゲート絶縁膜および前記半導体薄膜
を薄膜トランジスタのチャネル、ソースドレイン領域と
なる領域を残してエッチングする工程と、前記第１のゲ
ート絶縁膜および前記半導体薄膜を覆う第２のゲート絶
縁膜を形成する工程と、この第２の絶縁膜上にゲート電
極を形成する工程とを有し、前記第１のゲート絶縁膜
と、前記半導体薄膜のエッチング速度が、第１のゲート絶縁膜のエッチング速度＞半導体薄膜のエ
ッチング速度であることを特徴とする。

【００１５】ここで、前記半導体薄膜上に前記ゲート絶
縁膜の少なくとも一層を形成した後に、レーザ照射する
ことで、半導体薄膜と半導体薄膜上に形成されたゲート
絶縁膜の一部とが、同時にレーザ照射されることによ
り、ゲート絶縁膜形成前にレーザ照射をする方法に比
べ、半導体−絶縁膜界面へのレーザの吸収により発生す
る熱により、界面の熱処理が可能となるため、良好な界
面を形成することができる。

【００１６】

【発明の実施の形態】

（実施形態１）図１は請求項１にかかる発明の実施の形
態を表す（ａ）上面図、（ｂ）Ａ−Ａ’断面図、（ｃ）
Ｂ−Ｂ’断面図である。図１に示す薄膜トランジスタ
は、絶縁体であるガラス基板１上に、ソース領域４、ド
レイン領域３、チャネル領域２からなるシリコン層が島
状に形成されている。その上に形成されている第１のゲ
ート絶縁膜５はこのシリコン層のソース、ドレイン方向
すなわちＡ−Ａ’方向の幅がシリコン層と同じで、ゲー
ト電極の横切っている方向すなわちＢ−Ｂ’方向の幅が
シリコン層よりも狭くなっている。第２のゲート絶縁膜
６は、これらシリコン層と第１のゲート絶縁膜５を覆う
ように形成され、この第２のゲート絶縁膜６の上にゲー
ト電極７が形成される。このように形成することで図１
（ｃ）に示すように、シリコン層端部の膜厚ｄ_e よりも
中央部の膜厚ｄ_c の方が厚くなり、島状のシリコン層端
部の急峻さを緩和することができる。このため第２のゲ
ート絶縁膜６の段差被覆性が良くなり、ゲート電極とシ
リコン層とのリークがなくなる。

【００１７】このとき第１、第２のゲート絶縁膜には二
酸化シリコン、窒化シリコン、酸化アルミニウム、酸化
タンタル等を用いることができる。特に、第１のゲート
絶縁膜に二酸化シリコンを用い、第２のゲート絶縁膜に
窒化シリコンを用いるとよい。というのは、シリコン層
とゲート絶縁膜の界面は二酸化シリコンが他の材料に比
べ優れていることが知られており、窒化シリコンは二酸
化シリコンよりも誘電率が高いためゲート絶縁膜の極度
の薄膜化を実施することなく所望のＭＯＳ容量を得るこ
とが可能になり、その結果、薄膜トランジスタ動作時の
しきい値の低減が可能になるからである。

【００１８】なお、本発明の薄膜トランジスタは、シリ
コンチャネル領域または第１のゲート絶縁膜の断面形状
における側面が基板材料面にたいし９０度よりも小さい
角度で交わる、いわゆるテーパ形状を有する事も可能で
ある。

【００１９】次に、この薄膜トランジスタの製造方法を
図５を用いて説明する。

【００２０】図５（ａ）〜（ｇ）は図１（ａ）のＡ−
Ａ’断面から見た工程図であり、図５（ｈ）〜（ｊ）は
図１（ａ）のＢ−Ｂ’断面から見た工程図を示す。絶縁
体であるガラス基板１（これはＣＶＤまたはスパッタで
形成された酸化シリコン膜または窒化シリコン膜がオー
バーコートされていることが望ましい）上に、アモルフ
ァスシリコン膜５０２をＬＰＣＶＤ法により５０nm堆積
したのち二酸化シリコン膜５０３を２０nm堆積する。そ
こで、二酸化シリコン膜５０３を通して、ＫｒＦエキシ
マレーザを照射し多結晶シリコン膜を形成する。多結晶
シリコン膜の形成方法は、ＸｅＣｌ、ＸｅＦエキシマレ
ーザまたはＹＡＧレーザ照射による方法が可能である。
次に、２回のフォトリソグラフィとエッチング工程によ
り図５（ｄ）及び（ｈ）に示すような構造を形成する。
まず、所望の二酸化シリコン膜形状を得るためのレジス
トパターンを形成し、二酸化シリコン膜をパターニング
する。このとき、エッチングガスとしてＣＦ₄ を１０sc
cm、ＣＨＦ₃ を４０sccm流し、平行平板型のＲＦプラズ
マエッチング装置により、投入電力４００Ｗ、ガス圧６
Ｐａの条件でエッチングを行った。この条件では多結晶
シリコン膜に比べ二酸化シリコン膜のエッチング速度が
２０倍以上になるため、二酸化シリコン膜のみ選択的に
エッチングすることができる。次に多結晶シリコン膜の
形状を得るためのレジストパターンを形成し、再度ドラ
イエッチングを行うことで、図５（ｄ）及び（ｈ）に示
すような構造を得ることができる。多結晶シリコン膜の
エッチング時には、ＣＦ₄ １４２sccm酸素７sccm、２０
Ｐａ、３００Ｗの条件でエッチングした。この条件は、
上部二酸化シリコン膜および下部ガラス基板に対する選
択比１０以上を実現できる。

【００２１】再度二酸化シリコン膜５０４を８０nm、ゲ
ート電極としてＡｌ／ｎ⁺ Ｓｉ（５０５）を形成する。
ここまでで図１に示す構造が形成できる。次に、ゲート
電極のパターニングに併せてゲート絶縁膜を除去し、露
出したシリコン層に所望の不純物、例えばリンもしくは
ボロンを自己整合的にイオン注入する。不純物の注入手
段としては、質量分離を行うことなく水素を同時に注入
するイオンドーピング法を用いることも可能である。不
純物の活性化は再度レーザを照射、もしくは６００℃程
度の熱処理で行うことができる。さらに、層間絶縁膜５
０６、コンタクトホールを形成しＡｌで電極配線５０７
を形成する。

【００２２】パルスレーザ照射時には、シリコン薄膜の
溶融再結晶化プロセスを経るため、不純物に対しては通
常の半導体プロセスと同様の注意が必要である。シリコ
ン−絶縁膜界面を形成した後にレーザ結晶化を行うこと
により、清浄な界面を保ったまま結晶化が可能になると
いう利点を有する。また、シリコン層上部に二酸化シリ
コン層を形成した後レーザ結晶化を行うことで、基板界
面及び上部二酸化シリコン界面双方が結晶化時の核形成
サイトとして働き、粒径のそろった均一性の高い多結晶
薄膜を得られる。この効果は、レーザ照射強度変化に対
し粒径変化の小さい多結晶シリコン薄膜を得るために有
効である。

【００２３】（実施形態２）図２は請求項１の第２の形
態を表す（ａ）上面図、（ｂ）Ａ−Ａ’断面図、（ｃ）
Ｂ−Ｂ’である。図２に示す薄膜トランジスタは、絶縁
体であるガラス基板１上に、島状に形成されたソース領
域４、ドレイン領域３、チャネル領域２からなるシリコ
ン層、第１のゲート絶縁膜５、第２のゲート絶縁膜６、
ゲート電極７とから構成される。前記チャネル領域、ゲ
ート絶縁膜、ゲート電極は、いわゆる金属−絶縁体−半
導体構造を形成しているため、ゲート電極への印加電圧
を制御することによりドレイン電流を制御することが可
能になる。このとき第１、第２のゲート絶縁膜には二酸
化シリコン、窒化シリコン、酸化アルミニウム、酸化タ
ンタル等を用いることができる。図２（ｂ）及び（ｃ）
に示すように、シリコンチャネル領域に比べ第１のゲー
ト絶縁膜の幅、長さを小さくし、その上から第２のゲー
ト絶縁膜を形成することにより、前記島状に形成された
シリコン層端部の内側近傍上面におけるゲート絶縁膜厚
ｄｅと、前記島状に形成されたシリコン層の一部である
薄膜トランジスタのチャネル中心部、その上面における
絶縁膜厚ｄｃとがｄ_e ＜ｄ_c の関係にある薄膜トランジスタを形成できる。

【００２４】図２（ｂ）及び（ｃ）に示すような、シリ
コンチャネル領域に比べ第１のゲート絶縁膜の幅、長さ
が小さい構造をとるために以下のような方法をとること
もできる。絶縁体であるガラス基板１上に、ソース領域
４、ドレイン領域３、チャネル領域２を有するシリコン
層、第１のゲート絶縁膜５を堆積し、シリコン層を所望
のサイズに形成すべくレジストパターンをフォトリソグ
ラフィにより形成する。次に、エッチングによりレジス
トパターンを反映した島状のシリコン／絶縁膜積層構造
を得る。このときエッチング条件として（シリコン膜のエッチングレート）＜（ゲート絶縁膜の
エッチングレート）となるような条件を選ぶことにより、シリコンチャネル
領域に比べ第１のゲート絶縁膜の幅、長さが小さい構造
が実現される。

【００２５】以下に、この薄膜トランジスタの製造方法
を図６を用いて説明する。図６（ａ）〜（ｇ）は図２
（ａ）のＡ−Ａ’断面から見た工程図であり、図６
（ｈ）〜（ｊ）は図２（ａ）のＢ−Ｂ’断面から見た工
程図を示す。絶縁体であるガラス基板１（これはＣＶＤ
またはスパッタで形成された酸化シリコン膜、窒化シリ
コン膜がオーバーコートされていることが望ましい）上
に、アモルファスシリコン膜をＬＰＣＶＤ法により７５
nm堆積したのち、ＫｒＦエキシマレーザを照射し多結晶
シリコン膜５０２を形成する。多結晶シリコン膜の形成
方法は、ＸｅＣｌ、ＸｅＦエキシマレーザ照射による方
法や、固相成長法によることも可能である。また、前記
のごとくレーザ結晶化工程を経て形成される多結晶シリ
コン薄膜は、レーザ結晶化時の照射強度条件によりその
表面凹凸が大きくなることが知られている。本発明の効
果を確認するに当たり、前記表面凹凸が小さくなり、表
面からのゲートリーク電流が発生しない条件：すなわち
低照射強度条件下での比較を併せてすべく、レーザ照射
強度は１５０〜３５０mJ/cm²の範囲で行った。次に、二
酸化シリコン膜５０３を１０nm堆積する。フォトリソグ
ラフィとエッチング工程により図６（ｄ）に示すような
構造を形成した。このとき、エッチングガスとしてＣＦ
₄ を２５sccm、ＣＨＦ₃ を２５sccm流し、平行平板型の
ＲＦプラズマエッチング装置により、投入電力４００
Ｗ、ガス圧６Ｐａの条件でエッチングを行った。この条
件下では、ＣＦ４分圧によって、シリコン層のエッチン
グレートにたいする２酸化シリコン膜のエッチングレー
トが変化する。本実施例ではエッチングレート比がＳｉ
Ｏ₂ ／Ｓｉ＝５／１の条件を用いている。再度二酸化シ
リコン膜５０４を３０nm、ゲート電極としてＡｌ／ｎ⁺
Ｓｉ（５０５）を形成する。この段階で図２に示す構造
が得られる。次に、ゲート電極のパターニングに併せて
ゲート絶縁膜を除去し、露出したシリコン層に所望の不
純物、例えばリンもしくはボロンを自己整合的にイオン
注入する。不純物の注入手段としては、水素を同時に注
入するイオンドーピング法を用いることも可能である。
不純物の活性化は再度レーザを照射、もしくは６００℃
程度の熱処理で行うことができる。さらに、層間絶縁膜
５０６、コンタクトホールを形成しＡｌで電極配線５０
７を形成する。

【００２６】このような方法でチャネル長／幅＝１０／
１０ミクロンの薄膜トランジスタを作製した。それぞれ
の寸法はシリコン層の厚さ：７５nm、チャネル幅１０μ
m 、第１の絶縁膜として２酸化シリコン膜の膜厚１０n
m、幅８μm 、第２の絶縁膜として２酸化シリコン膜厚
さ３０nmである。従って、ソース領域からドレイン領域
への方向に位置するチャネル領域を含む端部の内側近傍
上面におけるゲート絶縁膜厚は３０nm（＝ｄ_s ）、前記
島状に形成されたシリコン層の一部である薄膜トランジ
スタのチャネル中心部、その上面における絶縁膜厚は４
０nm（＝ｄ_c ）である薄膜トランジスタとなる。このと
きのゲート電圧−ドレイン電流特性を図７に示す。一
方、従来の方法で作成した薄膜トランジスタ（チャネル
長／幅＝１０／１０ミクロン、シリコン層の厚さ：７５
nm、チャネル幅１０μm 、第１の絶縁膜として２酸化シ
リコン膜の膜厚１０nm、幅１０μm 、第２の絶縁膜とし
て２酸化シリコン膜厚さ３０nm）においては図８に示す
ようなゲート電圧−ドレイン電流特性が得られた。とも
に、実線がｎ−ｃｈＴＦＴ、ｐ−ｃｈＴＦＴのゲート電
圧−ドレイン電流特性、点線がｎ−ｃｈＴＦＴのゲート
リーク電流、破線がｐ−ｃｈＴＦＴのゲートリーク電流
を示している。図７，図８から明らかなように、本発明
の構造ではゲートリーク電流が抑制され、良好なトラン
ジスタ特性を示すことが示されている。さらにすでに述
べたとおり、本発明の効果を確認するに当たり、前記表
面凹凸が小さく、表面からのゲートリーク電流が発生し
ない条件：すなわち低照射強度条件下での比較をするた
めに、レーザ照射強度は１５０〜３５０mJ/cm²の範囲で
行った。図に示されたＴＦＴ特性のばらつきはこのレー
ザ照射強度の相違によるものである。レーザ照射強度に
よらず、リーク電流の差が図７、図８において顕著であ
ることから本発明の効果が確認できた。

【００２７】なお、上記実施形態２では、平行平板型の
ＲＦプラズマエッチング装置により、エッチングレート
比がＳｉＯ₂ ／Ｓｉ＝５／１の条件でエッチングしてい
るが、第１のゲート絶縁膜のエッチング速度＞半導体薄膜のエ
ッチング速度であれば、どのようなエッチング方法を用いてもよいこ
とは言うまでもない。

【００２８】（実施形態３）次に、請求項２の実施の形
態を図３を用いて以下に述べる。図３は請求項２の実施
の形態を表す（ａ）上面図、（ｂ）Ａ−Ａ’断面図、
（ｃ）Ｂ−Ｂ’である。図３に示す薄膜トランジスタ
は、絶縁体であるガラス基板１上に、島状に形成された
ソース領域４、ドレイン領域３、チャネル領域２からな
るシリコン層、第１のゲート絶縁膜５、第２のゲート絶
縁膜６、ゲート電極７とから構成される。前記チャネル
領域、ゲート絶縁膜、ゲート電極は、いわゆる金属−絶
縁体−半導体構造を形成しているため、ゲート電極への
印加電圧を制御することによりドレイン電流を制御する
ことが可能になる。このとき第１、第２のゲート絶縁膜
には二酸化シリコン、窒化シリコン、酸化アルミニウ
ム、酸化タンタル等を用いることができる。図３（ｃ）
に示すように、第１のゲート絶縁膜厚ｄ₁ よりも第２の
ゲート絶縁膜厚ｄ₂ を厚く形成した。このような構造を
とることにより、チャネル領域を形成するシリコン層と
第１のゲート絶縁膜から形成された段差を信頼性良く被
覆することができる。本実施例においては、図３（ｂ）
に示すような断面図を用いて述べたが、薄膜トランジス
タの製造工程において、ゲート電極に被覆されない領域
に存在する絶縁膜層が除去されても、本発明の本質とは
変わることはない。

【００２９】（実施形態４）請求項２の発明をより発展
させたものが請求項３にかかる発明である。図４に請求
項３に係る発明の実施形態の断面図を示す。ガラス基板
１上に島状に形成されたソース領域、ドレイン領域、チ
ャネル領域２からなるシリコン層、第１のゲート絶縁膜
５、第２のゲート絶縁膜６、ゲート電極７とから構成さ
れる。このときシリコン層厚ｄ_si、第１の絶縁膜厚ｄ₁
と第２の絶縁膜厚ｄ₂ とがｄ_si＋ｄ₁ ＜ｄ₂ を満たすことにより、段差に起因したリーク電流の発生
をより防止可能になる。またこの構造は、請求項４，請
求項５に記述したような誘電率の異なる材料を積層した
場合に効果が生じる。すなわち誘電率の高い材料を用い
て同様のＭＯＳ容量を得るためには、膜厚を厚くする必
要があるためである。言い換えれば、誘電率の高い材料
を用いることで、ゲート絶縁膜の極度の薄膜化を実施す
ることなく所望のＭＯＳ容量を得ることが可能になり、
その結果、薄膜トランジスタ動作時のしきい値の低減が
可能になる。

【００３０】

【発明の効果】本発明により、良好なシリコン−絶縁膜
界面を３００℃程度の低温で形成すると共に、ゲートリ
ークの発生、ゲート電極層の断線が防止される。その結
果、信頼性の高い高性能薄膜トランジスタを提供するこ
とが可能になった。

【００３１】また、本発明の薄膜トランジスタの製造方
法により、材料選択、作製プロセスの自由度が増し、簡
単に高性能薄膜トランジスタを得ることが可能になっ
た。

【図面の簡単な説明】

【図１】本発明の実施の形態１を示す図。

【図２】本発明の実施の形態２を示す図。

【図３】本発明の実施の形態３を示す図。

【図４】本発明の実施の形態４を示す図。

【図５】本発明の薄膜トランジスタの製造方法を示す行
程図。

【図６】本発明の薄膜トランジスタの製造方法を示す行
程図。

【図７】本発明の薄膜トランジスタのゲート電圧対ドレ
イン電流特性図。

【図８】従来例の薄膜トランジスタのゲート電圧対ドレ
イン電流特性図。

【図９】従来例を示す図。

【図１０】従来例を示す図。

【図１１】従来例を示す図。

【符号の説明】

１ガラス基板２チャネル領域３ドレイン領域４ソース領域５第１の絶縁膜６第２の絶縁膜７ゲート電極５０２シリコン膜５０３第１のゲート絶縁膜５０４第２のゲート絶縁膜５０５ゲート電極５０６層間絶縁膜５０７配線金属

Claims

【特許請求の範囲】

【請求項１】絶縁体上に島状に形成された半導体層、そ
の半導体層を覆うゲート絶縁膜、そのゲート絶縁膜上の
ゲート電極とからな薄膜トランジスタにおいて、少なく
とも前記ゲート電極下の前記ゲート絶縁膜の膜厚が前記
半導体層の端部よりも中央部の方が厚いことを特徴とす
る薄膜トランジスタ。
【請求項２】絶縁体上に島状に形成された半導体層、そ
の半導体層を覆うゲート絶縁膜、そのゲート絶縁膜上の
ゲート電極とからなる薄膜トランジスタにおいて、前記ゲート絶縁膜が前記半導体層と同様な島状に形成さ
れた第１の絶縁膜と、前記島状に形成された半導体層及
び第１の絶縁膜層とからなる段差形状を被覆するように
形成された第２の絶縁膜とからなり、第１の絶縁膜厚ｄ
₁ と第２の絶縁膜厚ｄ₂ とがｄ₁ ＜ｄ₂ の関係にあることを特徴とする薄膜トランジスタ。
【請求項３】前記半導体層厚ｄ_si、前記第１の絶縁膜厚
ｄ₁ と前記第２の絶縁膜厚ｄ₂ とがｄ_si＋ｄ₁ ＜ｄ₂ の関係にあることを特徴とする請求項２記載の薄膜トラ
ンジスタ。
【請求項４】ゲート絶縁膜が２種以上の材料の積層構造
となっており、半導体との界面を形成する絶縁膜層の誘
電率が、その層を除く他の絶縁膜を構成する他の材料の
誘電率よりも小さいことを特徴とする請求項１ないし３
のいずれかに記載の薄膜トランジスタ。
【請求項５】第１の絶縁膜材料が二酸化シリコン膜、他
の絶縁膜を構成する材料の少なくとも一つが窒化シリコ
ン膜であることを特徴とする請求項４記載の薄膜トラン
ジスタ。
【請求項６】少なくともその一平面が絶縁体である基板
の絶縁体上に、半導体薄膜を形成する工程と、前記半導
体薄膜上に第１のゲート絶縁膜を形成する工程と、前記
第１のゲート絶縁膜を少なくともゲート電極の横切る方
向で薄膜トランジスタのチャネル、ソースドレイン領域
となる領域の幅よりも狭く残してエッチングする工程
と、前記半導体薄膜を薄膜トランジスタのチャネル、ソ
ースドレイン領域となる領域を残してエッチングする工
程と、前記第１のゲート絶縁膜および前記半導体薄膜を
覆う第２のゲート絶縁膜を形成する工程と、この第２の
絶縁膜上にゲート電極を形成する工程とを有することを
特徴とする薄膜トランジスタの製造方法。
【請求項７】少なくともその一平面が絶縁体である基板
の絶縁体上に、半導体薄膜を形成する工程と、前記半導
体薄膜上に第１のゲート絶縁膜を形成する工程と、前記
第１のゲート絶縁膜および前記半導体薄膜を薄膜トラン
ジスタのチャネル、ソースドレイン領域となる領域を残
してエッチングする工程と、前記第１のゲート絶縁膜お
よび前記半導体薄膜を覆う第２のゲート絶縁膜を形成す
る工程と、この第２の絶縁膜上にゲート電極を形成する
工程とを有し、前記第１のゲート絶縁膜と、前記半導体
薄膜のエッチング速度が、第１のゲート絶縁膜のエッチング速度＞半導体薄膜のエ
ッチング速度であることを特徴とする薄膜トランジスタの製造方法。
【請求項８】前記半導体薄膜上に前記ゲート絶縁膜の少
なくとも一層を形成した後に、レーザ照射することを特
徴とする請求項６または７記載の薄膜トランジスタの製
造方法。