WO2016195000A1 - フォトセンサ基板 - Google Patents

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WO2016195000A1
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substrate
film
line
electrode
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中野　文樹
宮本　忠芳
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シャープ株式会社
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    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

Definitions

  • the present invention relates to a photosensor substrate.
  • a plurality of scanning lines (gate lines) extending in a first direction and a plurality of data lines (source lines) extending in a second direction different from the first direction are disposed on the substrate, and the scanning lines and A photosensor substrate in which transistors and photoelectric conversion elements are arranged corresponding to the intersections of data lines is known (see Patent Document 1).
  • the resistance of the wiring such as the scanning line or the data line is large, a signal transmission to the terminal of the wiring is delayed. Therefore, it is preferable that the resistance of the wiring is small.
  • a photosensor substrate includes a substrate, a plurality of first wirings disposed on the substrate and extending in a first direction, and a second direction disposed on the substrate and different from the first direction.
  • a photoelectric conversion element disposed corresponding to each intersection of the first layer and the second wiring and connected to the transistor through the first contact hole of the insulating layer; and the second direction A plurality of bias lines connected to the photoelectric conversion element, wherein the second wiring is connected to the transistor through a second contact hole of the insulating layer, and the second wiring Line width Wider than the line width of the bias line.
  • the resistance of the second wiring can be reduced by making the line width of the second wiring wider than the line width of the bias line.
  • FIG. 1 is a plan view illustrating a configuration example of a photosensor substrate in the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the sensor unit viewed from a direction perpendicular to the photosensor substrate.
  • 3 is a cross-sectional view taken along line III-III in FIG. 4 is a cross-sectional view taken along line IV-IV in FIG.
  • FIG. 5 is a cross-sectional view at a portion where the connection line and the source line intersect.
  • FIG. 6A is a diagram for explaining a photosensor substrate manufacturing process according to the first embodiment.
  • FIG. 6B is a diagram for explaining the manufacturing process subsequent to FIG. 6A.
  • FIG. 6C is a diagram for explaining a manufacturing process subsequent to FIG. 6B.
  • FIG. 6D is a diagram for explaining a manufacturing process subsequent to FIG. 6C.
  • FIG. 6E is a diagram for explaining a manufacturing process subsequent to FIG. 6D.
  • FIG. 6F is a diagram for explaining a manufacturing process subsequent to FIG. 6E.
  • FIG. 6G is a diagram for explaining a manufacturing process subsequent to FIG. 6F.
  • FIG. 6H is a diagram for explaining a manufacturing process subsequent to FIG. 6G.
  • FIG. 7 is a diagram illustrating a configuration example of the sensor unit when viewed from a direction perpendicular to the photosensor substrate in the second embodiment. 8 is a cross-sectional view taken along line VIII-VIII in FIG. 9 is a cross-sectional view taken along line IX-IX in FIG. FIG.
  • a photosensor substrate includes a substrate, a plurality of first wirings disposed on the substrate and extending in a first direction, and a second direction disposed on the substrate and different from the first direction.
  • a photoelectric conversion element disposed corresponding to each intersection of the first layer and the second wiring and connected to the transistor through the first contact hole of the insulating layer; and the second direction A plurality of bias lines connected to the photoelectric conversion element, wherein the second wiring is connected to the transistor through a second contact hole of the insulating layer, and the second wiring Line width Wider than the line width of the bias line (first configuration).
  • the resistance of the second wiring can be reduced by making the line width of the second wiring wider than that of the bias line.
  • the configuration of the second wiring such as the material and film thickness, is not easily restricted by the electrode configuration of the transistor. . For this reason, it is easy to reduce the resistance of the second wiring.
  • the insulating layer includes a passivation film that covers the transistor, and a planarization film that is provided on the opposite side of the transistor across the passivation film, and the second wiring includes the passivation film
  • the transistor may be connected to the transistor through a contact hole that penetrates the planarization film (second configuration).
  • the second wiring and the bias line can be easily formed on the same layer and in the same process.
  • the passivation film and the flat surface are formed between the first wiring and the second wiring at a portion where the first wiring and the second wiring intersect. It is possible to adopt a configuration in which a chemical film is disposed (third configuration).
  • both the first wiring and the second wiring are arranged in a layer different from the electrode of the connected transistor, the material and film thickness of the first wiring and the second wiring, etc. Is less likely to be restricted by the electrode configuration of the transistor.
  • the first wiring is arranged in the same layer as the drain electrode and the source electrode, an increase in the number of conductor film forming steps can be suppressed.
  • the gate electrode of the transistor may be provided between the gate insulating film and the substrate (fifth configuration).
  • the material and film thickness of the gate electrode are restricted by the manufacturing process of the semiconductor layer of the transistor. Therefore, when the wiring connected to the gate electrode is integrally formed on the same layer as the gate electrode, the configuration of the material and film thickness of the wiring connected to the gate electrode depends on the manufacturing process of the semiconductor film of the transistor. Limited by.
  • the first wiring and the second wiring can be formed after the semiconductor layer of the transistor is formed. It becomes difficult to be restricted by the manufacturing process of the semiconductor layer of the transistor. Therefore, the design freedom of the first wiring and the second wiring is further improved.
  • the gate electrode of the transistor may be provided on the side opposite to the substrate with respect to the gate insulating film (sixth configuration).
  • connection line that connects the plurality of bias lines to each other outside the region where the photoelectric conversion element is provided, and the connection line includes the plurality of first lines.
  • a configuration in which two wirings intersect with each other when viewed from a direction perpendicular to the substrate, and an insulating layer is disposed between the second wiring and the connection line at a portion where the second wiring and the connection line intersect (Seventh configuration).
  • a plurality of bias lines can be connected to each other without being electrically connected to the second wiring.
  • the capacitance between the second wiring and the connection line can be reduced.
  • FIG. 1 is a plan view illustrating a configuration example of a photosensor substrate in the present embodiment.
  • This photo sensor substrate can be used for, for example, a photo sensor, an X-ray image detection apparatus, and the like.
  • a TFT (thin film transistor) 2 which is an example of a transistor is provided at a position corresponding to each intersection of the gate line G and the source line S. Each TFT 2 is connected to the gate line G, the source line S, and the lower electrode 41.
  • the lower electrode 41 is the lower electrode 41 of the photodiode 4 which is an example of a photoelectric conversion element.
  • the lower electrode 41 is disposed in a region surrounded by two adjacent gate lines G and two adjacent source lines S.
  • a semiconductor film 42 and an upper electrode 43 are provided at a position overlapping the lower electrode 41.
  • the stacked lower electrode 41, semiconductor film 42, and upper electrode 43 form a photodiode 4.
  • the lower electrode 41, the semiconductor film 42, and the upper electrode 43 are arranged so as to overlap in order in a direction perpendicular to the surface of the photosensor substrate 10.
  • a circuit that outputs a drive signal supplied to the gate line G can be connected to the terminal portion TG of the gate line G.
  • the terminal portion TS of the source line S includes, for example, a circuit that processes a signal output from the source line S (for example, an amplifier that amplifies the signal, or A / D (analog / digital) conversion of the signal). D converter etc.) can be connected.
  • the TFT2 is provided at a position corresponding to the intersection of the source line Si and the gate line Gj.
  • the TFT 2 includes a gate electrode 20, a source electrode 21, a semiconductor layer 22, and a drain electrode 23.
  • the drain electrode 23 is connected to the lower electrode 41 of the photodiode 4.
  • the source electrode 21, the semiconductor layer 22, and the drain electrode 23 are provided in the same layer, and the source electrode 21 and the drain electrode 23 face each other in a direction parallel to the substrate.
  • the semiconductor layer 22 includes a region disposed between the source electrode 21 and the drain electrode 23.
  • the gate electrode 20 is provided at a position at least partially overlapping the semiconductor layer 22 when viewed from the normal direction of the substrate.
  • the semiconductor layer 22 can be formed of an oxide semiconductor or a silicon-based semiconductor.
  • the oxide semiconductor may include, for example, an In—Ga—Zn—O-based semiconductor containing indium, gallium, zinc, and oxygen as main components.
  • the In—Ga—Zn—O-based semiconductor may include a crystalline portion. Specific examples of the oxide semiconductor will be described later.
  • a first passivation film 33 that is an insulating layer is formed so as to cover the source electrode 21, the semiconductor layer 22, and the drain electrode 23.
  • a semiconductor film 42 in contact with the lower electrode 41 is formed on the lower electrode 41.
  • An upper electrode 43 is formed on the semiconductor film 42. In other words, the upper electrode 43 faces the lower electrode 41 with the semiconductor film 42 interposed therebetween.
  • a bias line 8 is formed on the upper electrode 43.
  • the area of the contact hole CH2 viewed from the normal direction of the substrate 31 is smaller than the area of the source line Si, but can be the same as or larger than the area of the source line Si.
  • each bias line 8 is connected to the connection line 80 extending in the direction parallel to the gate line G outside the sensor region SA.
  • the connection line 80 intersects the source line S when viewed from the direction perpendicular to the substrate.
  • the source line S, the bias line 8 and the connection line 80 are provided in the same layer, but the connection line 80 is formed so as not to be electrically connected to the source line S. That is, at the portion where the connection line 80 and the source line S intersect, the connection line 80 is formed so as to sink into the lower layer of the source line S.
  • FIG. 5 is a cross-sectional view when the photosensor substrate 10 is cut along a plane parallel to the gate line G at a portion where the connection line 80 and the source line S intersect.
  • a conductive film 81 is formed below the source line S, which is the same layer as the source electrode 21, the semiconductor layer 22, and the drain electrode 23.
  • a contact hole CH82 is formed in the first passivation film 33, the second passivation film 34, and the planarization film 35.
  • the connection line 80 is connected to the conductive film 81 through the contact hole CH82.
  • the conductive film 81 may be provided in the same layer as the gate electrode 20. Further, in the portion where the connection line 80 and the source line S cross each other, the source line S may sink into the lower layer instead of the connection line 80 sinking into the lower layer of the source line S.
  • 6A to 6H are diagrams showing an example of the manufacturing process of the photosensor substrate in the present embodiment. 6A to 6H show cross sections of portions where the sensor unit 1 is formed.
  • the substrate 31 is, for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like.
  • a plastic substrate or the resin substrate for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, or the like can be used.
  • a gate electrode 20 is formed on the substrate 31.
  • the gate electrode 20 is formed by forming a conductive film on the substrate 31.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof Nitride can be used as appropriate. Further, a plurality of these layers may be stacked.
  • the lower gate insulating film 32 is formed using silicon nitride (SiNx), silicon nitride oxide (SiNxOy) (x> y) or the like, and the upper gate
  • the insulating film 32 is preferably formed using silicon oxide (SiOx), silicon oxynitride (SiOxNy) (x> y), or the like.
  • a rare gas element such as argon may be included in the reaction gas and mixed into the insulating film.
  • the semiconductor layer 22 includes, for example, an In—Ga—Zn—O based semiconductor (hereinafter abbreviated as “In—Ga—Zn—O based semiconductor”).
  • the semiconductor layer 22 may include, for example, InGaO 3 (ZnO) 5.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an amorphous silicon (a-Si) TFT) and low leakage current (less than 100 times that of an a-Si TFT). Since it has, it is used suitably as a drive TFT and a pixel TFT. Since a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility, downsizing of the TFT can be realized. If a TFT having an In—Ga—Zn—O-based semiconductor layer is used, for example, the power consumption of the device can be significantly reduced and / or the resolution of the device can be improved.
  • the In—Ga—Zn—O based semiconductor may be amorphous (amorphous) or may contain a crystalline part.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • Such a crystal structure of an In—Ga—Zn—O-based semiconductor is disclosed in, for example, Japanese Patent Laid-Open No. 2012-134475. For reference, the entire disclosure of Japanese Patent Application Laid-Open No. 2012-134475 is incorporated herein by reference.
  • the semiconductor layer 22 may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • Zn—O based semiconductor ZnO
  • In—Zn—O based semiconductor IZO (registered trademark)
  • Zn—Ti—O based semiconductor ZTO
  • Cd—Ge—O based semiconductor Cd—Pb—O based
  • CdO cadmium oxide
  • Mg—Zn—O based semiconductors In—Sn—Zn—O based semiconductors (eg, In 2 O 3 —SnO 2 —ZnO), In—Ga—Sn—O based semiconductors, etc. You may go out.
  • the Zn—O based semiconductor includes, for example, a semiconductor in which no impurity element is added to ZnO, or a semiconductor in which an impurity is added to ZnO.
  • the Zn—O-based semiconductor includes, for example, a semiconductor to which one or a plurality of impurity elements are added among Group 1, Group 13, Group 14, Group 14, Group 15, and Group 17 elements.
  • the Zn—O-based semiconductor includes, for example, magnesium zinc oxide (Mg x Zn 1-x O) or cadmium zinc oxide (Cd x Zn 1-x O).
  • the Zn—O-based semiconductor may be amorphous (amorphous), polycrystalline, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • the semiconductor layer 22 may contain another semiconductor instead of the oxide semiconductor.
  • amorphous silicon, polycrystalline silicon, low-temperature polysilicon, or the like may be included.
  • a conductive film is formed over part of the gate insulating film 32 and the semiconductor layer 22 and processed into a predetermined shape (pattern) by a photolithography process including etching using a resist mask.
  • the electrode 23 is formed (see FIG. 6C).
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, or a metal thereof Nitride can be used as appropriate. Further, a plurality of these layers may be stacked.
  • Ti having a film thickness of 50 nm, Al having a film thickness of 300 nm, and Ti having a film thickness of 33 nm may be sequentially formed by sputtering, and then processed into a desired pattern by a photolithography method and a dry etching method. Thereby, TFT2 is formed.
  • a conductive film 81 (see FIG. 5) for connecting to the connection line 80 is formed outside the sensor region SA and in the same layer as the source electrode 21 and the drain electrode 23.
  • a first passivation film 33 is formed so as to cover the source electrode 21, the semiconductor layer 22, and the drain electrode 23 (see FIG. 6D).
  • the thickness of the first passivation film 33 is, for example, 200 to 600 nm.
  • the first passivation film 33 can be formed using an insulating material such as silicon nitride, silicon oxide, silicon nitride oxide, or silicon oxynitride using a thin film formation method such as a plasma CVD method or a sputtering method. Note that the first passivation film 33 is not limited to a single layer, and may be two or more layers. Further, heat treatment may be performed on the entire surface of the substrate.
  • a conductive film for forming the lower electrode 41 is formed on the first passivation film 33 (see FIG. 6D).
  • the conductive film is formed so as to be connected to the drain electrode 23 through the contact hole CH3.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr), titanium (Ti), or an alloy thereof, or a metal thereof Nitride can be used as appropriate. Further, a plurality of these layers may be stacked.
  • n-type semiconductor layer, an i-type semiconductor layer, and a p-type semiconductor layer are formed in this order on the entire surface of the substrate 31 so as to cover the first passivation film 33 and the lower electrode 41, for example, by a CVD method. These semiconductor layers are for forming the semiconductor film 42. Thereafter, a transparent conductive material such as IZO or ITO is formed in a region including a region where the semiconductor film 42 is formed by a sputtering method. The transparent conductive material is a conductor for the upper electrode 43.
  • the semiconductor film 42 and the upper electrode 43 are formed by processing into a predetermined shape (pattern) by a photolithography process and dry etching (see FIG. 6E). Thereby, the photodiode 4 in which the lower electrode 41, the semiconductor film 42, and the upper electrode 43 are laminated is formed.
  • the n-type semiconductor layer of the semiconductor film 42 is made of, for example, amorphous silicon (amorphous silicon: a-Si), and forms an n + region.
  • the thickness of this n-type semiconductor layer is, for example, about 40 nm to 50 nm.
  • the i-type semiconductor layer is a semiconductor layer having lower conductivity than the n-type semiconductor layer and the p-type semiconductor layer, for example, an undoped intrinsic semiconductor layer, and is made of, for example, amorphous silicon (a-Si).
  • the thickness of the i-type semiconductor layer is, for example, about 500 nm to 1500 nm. The greater the thickness, the higher the photosensitivity.
  • the p-type semiconductor layer is made of, for example, amorphous silicon (a-Si) and forms a p + region.
  • the thickness of this p-type semiconductor layer is, for example, about 10 nm to 50 nm.
  • the p-type semiconductor layer may be formed by implanting boron (B) into the upper layer portion of the i-type semiconductor layer by an ion shower doping method or an ion implantation method.
  • a second passivation film 34 is formed so as to cover the TFT 2 and the end portions of the side surface and the upper surface of the photodiode 4 (see FIG. 6F).
  • the material and the formation method of the second passivation film 34 can be the same as the material and the formation method of the first passivation film 33.
  • the thickness of the second passivation film 34 is, for example, 50 to 200 nm.
  • a planarizing film is formed on the entire surface of the second passivation film 34.
  • a photosensitive resin is used as a material for forming the planarization film.
  • the planarization film 35 having an opening corresponding to the formation region of the photodiode 4 can be formed by processing into a desired pattern without using a photoresist (see FIG. 6G).
  • the thickness of the planarizing film 35 is, for example, 1 to 3 ⁇ m.
  • contact holes CH82 as shown in FIG. 5 are formed in the first passivation film 33, the second passivation film 34, and the planarizing film 35 by a photolithography process including etching using a resist mask. Form.
  • a contact hole CH2 is formed in the first passivation film 33, the second passivation film 34, and the planarization film 35 by a photolithography process including etching using a resist mask. Then, a conductive film is formed on the planarizing film 35 to form the source line S, and a conductive film is formed on the upper electrode 43 of the photodiode 4 to form the bias line 8 (see FIG. 6H). ). Further, the connection line 80 (see FIG. 1) is formed by the same conductive film outside the sensor region SA. The conductive film constituting the source line S is formed so as to be connected to the source electrode 21 through the contact hole CH2.
  • a metal such as aluminum (Al), molybdenum (Mo), or titanium (Ti) can be used.
  • the source line S and the bias line 8 are formed in parallel in the same layer.
  • the source line S and the bias line 8 are formed so that the line width of the source line S is wider than the line width of the bias line 8.
  • the line width of the source line Si is 1.5 times the line width of the bias line 8. Note that as the material of the conductive film for forming the source line Si, a material different from that of the conductive film for forming the source electrode 21 can be used.
  • connection line 80 is formed so as to go under the source line S at a portion where the connection line 80 and the source line S intersect. That is, as shown in FIG. 5, the connection line 80 is formed so as to be connected to the conductive film 81 provided below the source line S through the contact hole CH82.
  • the TFT 2 is a bottom gate type. In the second embodiment, the TFT 2 is a top gate type.
  • FIG. 7 is a diagram illustrating a configuration example of the sensor unit 1 when viewed from a direction perpendicular to the photosensor substrate 10A according to the second embodiment.
  • 8 is a cross-sectional view taken along line VIII-VIII in FIG. 9 is a cross-sectional view taken along line IX-IX in FIG.
  • components different from the configuration of the first embodiment will be mainly described.
  • the source electrode 21, the semiconductor layer 22, and the drain electrode 23 are disposed on the substrate 31.
  • a gate insulating film 32A which is an insulating layer, is provided so as to cover the source electrode 21, the semiconductor layer 22, and the drain electrode 23.
  • a passivation film 34A which is an insulating layer, is formed so as to cover the end portions of the side surface and the upper surface of the gate electrode 20A and the photodiode 4.
  • a planarizing film 35 is formed on the passivation film 34A.
  • the source line Si is provided in a layer different from the source electrode 21. That is, a gate insulating film 32A, a passivation film 34A, and a planarizing film 35 are formed in order on the source electrode 21, and a source line Si is formed on the planarizing film 35.
  • a contact hole CH5 is formed in the gate insulating film 32A, the passivation film 34A, and the planarizing film 35.
  • the source electrode 21 is connected to the source line Si through the contact hole CH5.
  • the line width of the source line Si is wider than the line width of the bias line 8. Thereby, the resistance of the source line Si can be reduced.
  • the source line Si is provided in a layer different from that of the source electrode 21, the material or film thickness of the source line Si can be different from that of the source electrode 21.
  • the resistance of the source line Si can be reduced by making the film thickness of the source line Si larger than the film thickness of the source electrode 21. Further, by using a material having a lower resistivity than the material of the source electrode 21 as the material of the source line Si, the resistance of the source line Si can be reduced.
  • the gate line Gj is provided in a different layer from the gate electrode 20.
  • the material or film thickness of the gate line Gj can be different from that of the gate electrode 20.
  • the resistance of the gate line Gj can be reduced by making the thickness of the gate line Gj larger than the thickness of the gate electrode 20. Further, by using a material having a lower resistivity than the material of the gate electrode 20 as the material of the gate line Gj, the resistance of the gate line Gj can be reduced.
  • the source electrode 21 and the drain electrode 23 are formed on the substrate 31 (see FIG. 10A).
  • the source electrode 21 and the drain electrode 23 are formed by forming a conductive film on the substrate 31.
  • the gate line G is formed using the same conductive film as the conductive film functioning as the source electrode 21 and the drain electrode 23.
  • the gate line G may be formed using a conductive film different from the conductive film for forming the source electrode 21 and the drain electrode 23.
  • the semiconductor layer 22 is formed on the substrate 31 so as to cover a part of the source electrode 21 and the drain electrode 23 (see FIG. 10B).
  • a gate insulating film 32A is formed so as to cover the source electrode 21, the semiconductor layer 22, and the drain electrode 23 (see FIG. 10C).
  • a contact hole CH4 and a contact hole CH6 are formed in the gate insulating film 32 by a photolithography process including etching using a resist mask.
  • the gate electrode 20A and the lower electrode 41 are formed (FIG. 10C). As shown in FIG. 8, the gate electrode 20A is connected to the gate line G through the contact hole CH4. The lower electrode 41 is connected to the drain electrode 23 via the contact hole CH6.
  • a passivation film 34A is formed so as to cover the gate insulating film 32A, the gate electrode 20A, and the photodiode 4 (see FIG. 10E).
  • a planarizing film is formed on the entire surface of the passivation film 34A.
  • a photosensitive resin is used as a material for forming the planarization film.
  • the planarization film 35 having openings corresponding to the formation regions of the photodiodes 4 is formed by processing into a desired pattern without using a photoresist (see FIG. 10F).
  • a contact hole CH5 is formed in the planarization film 35 and the passivation film 34A by a photolithography process including etching using a resist mask on the source electrode 21. Then, a conductive film is formed on the planarizing film 35 to form the source line S, and a conductive film is formed on the upper electrode 43 of the photodiode 4 to form the bias line 8 (see FIG. 10G). ). Further, the connection line 80 (see FIG. 1) is formed by the same conductive film outside the sensor region SA. The conductive film constituting the source line S is formed so as to be connected to the source electrode 21 through the contact hole CH5.
  • the source line S and the bias line 8 are formed so that the line width of the source line S is wider than the line width of the bias line 8.
  • the material of the conductive film for forming the source line Si a material different from that of the conductive film for forming the source electrode 21 can be used.
  • the source line S can be formed in the process of forming the bias line 8 connected to the photodiode 4, the resistance of the source line S can be reduced without significantly increasing the manufacturing process. .
  • connection line 80 is formed so as to go under the source line S at a portion where the connection line 80 and the source line S intersect. That is, as shown in FIG. 5, the connection line 80 is formed so as to be connected to the conductive film 81 provided below the source line S through the contact hole CH82.
  • FIG. 11 is a diagram illustrating a configuration example when the photosensor substrate 10 illustrated in FIG. 1 is applied to an X-ray image detection apparatus.
  • FIG. 11 shows a layer structure in a plane perpendicular to the substrate of the photosensor substrate 10.
  • a scintillator layer 13 is provided at a position overlapping the sensor region of the photosensor substrate 10.
  • the scintillator layer 13 can be formed of, for example, a phosphor that converts X-rays into visible light. Examples of the phosphor include cesium iodide (CsI).
  • CsI cesium iodide
  • the scintillator layer 13 can be formed by sticking on the surface of the photosensor substrate 10 or by direct film formation such as vapor deposition.
  • a protective layer 14 that covers the scintillator layer 13 can be provided on the scintillator layer 13. With this configuration, an X-ray image flat panel detector (FDP) can be realized.
  • FDP X-ray image flat panel detector
  • the electronic component 11 is connected to the terminal portion T of the photosensor substrate 10 through the wiring 12.
  • the electronic component 11 is, for example, a semiconductor chip, and can include a circuit that processes a signal to the sensor unit 1 or a signal from the sensor unit 1.
  • the circuit connected to the terminal part T is not restricted to the form mounted with such a semiconductor chip.
  • the circuit may be mounted on the photosensor substrate 10 by COG (Chip on glass) or the like, or may be formed in FPC (Flexible printed circuit) connected to the terminal portion T, for example.
  • an X-ray image detection apparatus including a photosensor substrate and a wavelength conversion layer disposed on the photosensor substrate is also included in the embodiment of the present invention.
  • the photodiode 4 may be connected to a plurality of (two or three or more) TFTs.
  • a TFT in which an oxide semiconductor is used as a material for a semiconductor layer has high mobility can be used as a TFT in an amplifier circuit (for example, a source follower circuit (drain grounded circuit)).
  • An amplifier circuit can be formed by arranging a plurality of TFTs in one pixel.
  • Each sensor unit 1 may further have a storage capacity (CS) (not shown).
  • the photodiode 4 may be connected to a TFT and a storage capacitor. At least one TFT, a photodiode, and a storage capacitor can be arranged for each pixel.
  • the photodiode 4 is formed of a semiconductor layer having a PIN structure, but the photodiode 4 may be, for example, a PN type or a Schottky type. Further, the semiconductor used for the photodiode 4 is not limited to amorphous silicon.
  • the photoelectric conversion element may be a MIS type sensor.
  • the gate line Gj is provided in a different layer from the gate electrode 20A, but may be provided in the same layer.
  • FIG. 12 is a diagram illustrating a configuration example of the sensor unit 1 when viewed from a direction perpendicular to the photosensor substrate 10A according to the modification of the second embodiment. As shown in FIG. 12, the gate line Gj is integrally provided in the same layer as the gate electrode 20A. According to this configuration, since the gate line G and the source line S can be formed after the semiconductor layer 22 of the TFT 2 is formed, the configuration of the material and film thickness of the gate line G and the source line S is the semiconductor of the transistor. It is less likely to be constrained by the layer manufacturing process. Therefore, the design freedom of the gate line G and the source line S is further improved.

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Abstract

　フォトセンサ基板の配線の抵抗を小さくする。フォトセンサ基板は、基板３１と、基板３１に配置され、第１方向に延びる複数のゲート線と、基板３１に配置され、第１方向とは異なる第２方向に延びる複数のソース線Ｓｉと、ソース線Ｓｉとゲート線との各交点に対応して配置され、ソース線Ｓｉ及びゲート線と接続されているトランジスタと、トランジスタを覆う絶縁層と、ソース線Ｓｉとゲート線との各交点に対応して配置され、絶縁層の第１コンタクトホールＣＨ３を介してトランジスタと接続されている光電変換素子４と、第２方向に延び、光電変換素子４と接続されている複数のバイアス線８とを備える。ソース線Ｓｉは、絶縁層の第２コンタクトホールＣＨ２を介してトランジスタと接続され、かつ、ソース線Ｓｉの線幅は、バイアス線８の線幅より広い。

Description

フォトセンサ基板
　本発明は、フォトセンサ基板に関する。
　基板上に、第１の方向に延びる複数の走査線（ゲート線）、及び第１の方向とは異なる第２の方向に延びる複数のデータ線（ソース線）が配置されるとともに、走査線及びデータ線の交点に対応してトランジスタ及び光電変換素子が配置されたフォトセンサ基板が知られている（特許文献１参照）。
特開２０１２－２５６８１９号公報
　しかしながら、走査線やデータ線等の配線の抵抗が大きいと、配線の終端への信号伝達に遅れが生じる。従って、配線の抵抗は小さい方が好ましい。
　本発明は、フォトセンサ基板の配線の抵抗を小さくする技術を提供することを目的とする。
　本発明の一実施形態におけるフォトセンサ基板は、基板と、前記基板に配置され、第１方向に延びる複数の第１配線と、前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、前記トランジスタを覆う絶縁層と、前記第１配線と前記第２配線との各交点に対応して配置され、前記絶縁層の第１コンタクトホールを介して前記トランジスタと接続されている光電変換素子と、前記第２方向に延び、前記光電変換素子と接続されている複数のバイアス線と、を備え、前記第２配線は、前記絶縁層の第２コンタクトホールを介して前記トランジスタと接続され、かつ、前記第２配線の線幅は、前記バイアス線の線幅より広い。
　本発明の開示によれば、第２配線の線幅をバイアス線の線幅より広くすることにより、第２配線の抵抗を小さくすることができる。
図１は、第１の実施形態におけるフォトセンサ基板の構成例を示す平面図である。 図２は、フォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図３は、図２のＩＩＩ－ＩＩＩ線における断面図である。 図４は、図２のＩＶ－ＩＶ線における断面図である。 図５は、接続線とソース線とが交差する部分における断面図である。 図６Ａは、第１の実施形態におけるフォトセンサ基板の製造工程を説明するための図である。 図６Ｂは、図６Ａに続く製造工程を説明するための図である。 図６Ｃは、図６Ｂに続く製造工程を説明するための図である。 図６Ｄは、図６Ｃに続く製造工程を説明するための図である。 図６Ｅは、図６Ｄに続く製造工程を説明するための図である。 図６Ｆは、図６Ｅに続く製造工程を説明するための図である。 図６Ｇは、図６Ｆに続く製造工程を説明するための図である。 図６Ｈは、図６Ｇに続く製造工程を説明するための図である。 図７は、第２の実施形態におけるフォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。 図８は、図７のＶＩＩＩ－ＶＩＩＩ線における断面図である。 図９は、図７のＩＸ－ＩＸ線における断面図である。 図１０Ａは、第２の実施形態におけるフォトセンサ基板の製造工程を説明するための図である。 図１０Ｂは、図１０Ａに続く製造工程を説明するための図である。 図１０Ｃは、図１０Ｂに続く製造工程を説明するための図である。 図１０Ｄは、図１０Ｃに続く製造工程を説明するための図である。 図１０Ｅは、図１０Ｄに続く製造工程を説明するための図である。 図１０Ｆは、図１０Ｅに続く製造工程を説明するための図である。 図１０Ｇは、図１０Ｆに続く製造工程を説明するための図である。 図１１は、図１に示すフォトセンサ基板をＸ線画像検出装置へ適用した場合の構成例を示す図である。 図１２は、第２の実施形態の変形例におけるフォトセンサ基板に垂直な方向から見た場合のセンサ部の構成例を示す図である。
　本発明の一実施形態におけるフォトセンサ基板は、基板と、前記基板に配置され、第１方向に延びる複数の第１配線と、前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、前記トランジスタを覆う絶縁層と、前記第１配線と前記第２配線との各交点に対応して配置され、前記絶縁層の第１コンタクトホールを介して前記トランジスタと接続されている光電変換素子と、前記第２方向に延び、前記光電変換素子と接続されている複数のバイアス線と、を備え、前記第２配線は、前記絶縁層の第２コンタクトホールを介して前記トランジスタと接続され、かつ、前記第２配線の線幅は、前記バイアス線の線幅より広い（第１の構成）。
　第１の構成によれば、第２配線の線幅をバイアス線の線幅より広くすることにより、第２配線の抵抗を小さくすることができる。また、トランジスタに対して絶縁層を挟んで反対側に第２配線と光電変換素子が配置されているので、第２配線の材料や膜厚等の構成がトランジスタの電極構成によって制約を受けにくくなる。このため、第２配線の低抵抗化が容易となる。
　第１の構成において、前記絶縁層は、前記トランジスタを覆うパッシベーション膜、及び前記パッシベーション膜を挟んで前記トランジスタと反対側に設けられている平坦化膜を含み、前記第２配線は、前記パッシベーション膜及び前記平坦化膜を貫くコンタクトホールを介して前記トランジスタと接続されている構成とすることができる（第２の構成）。
　第２の構成によれば、パッシベーション膜及び平坦化膜の厚さを調整することにより、第２配線とバイアス線とを同じ層上で、同じ工程により形成しやすくなる。
　第２の構成において、前記基板に垂直な方向から見て、前記第１配線と前記第２配線が交差する部分において、前記第１配線と前記第２配線の間に、前記パッシベーション膜及び前記平坦化膜が配置されている構成とすることができる（第３の構成）。
　第３の構成によれば、第１配線と第２配線が交差する部分において、第１配線と第２配線の間の距離をパッシベーション膜と平坦化膜により確保することができる。これにより、第１配線と第２配線の間の容量を抑えることができる。
　第１から第３のいずれかの構成において、前記トランジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜をはさんで対向する位置に設けられている半導体層と、前記半導体層と接続され、前記基板に平行な方向に互いに対向して設けられているドレイン電極及びソース電極とを有し、前記第１配線は、前記ドレイン電極及び前記ソース電極と同じ層に形成され、前記ゲート絶縁膜のコンタクトホールを介して前記ゲート電極と接続されている構成とすることができる（第４の構成）。
　第４の構成によれば、第１配線及び第２配線の両方の配線を、接続されているトランジスタの電極とは異なる層に配置するので、第１配線及び第２配線の材料や膜厚等の構成がトランジスタの電極構成によって制約を受けにくくなる。また、第１配線は、ドレイン電極及びソース電極と同じ層に配置されるので、導電体の成膜工程の増加が抑えられる。
　第４の構成において、前記トランジスタのゲート電極は、前記ゲート絶縁膜と前記基板との間に設けられている構成とすることができる（第５の構成）。
　ボトムゲート型のトランジスタでは、半導体層の下層にゲート電極が配置されているため、ゲート電極の材料及び膜厚は、トランジスタの半導体層の製造工程によって制約を受ける。従って、ゲート電極と接続される配線がゲート電極と同じ層上で一体的に形成される場合には、ゲート電極と接続される配線の材料及び膜厚等の構成がトランジスタの半導体膜の製造工程によって制約を受ける。しかしながら、第５の構成によれば、トランジスタの半導体層を形成した後に、第１配線及び第２配線を形成することができるので、第１配線及び第２配線の材料及び膜厚等の構成がトランジスタの半導体層の製造工程によって制約を受けにくくなる。そのため、第１配線及び第２配線の設計自由度がより向上する。
　第４の構成において、前記トランジスタのゲート電極は、前記ゲート絶縁膜に対して前記基板とは反対側に設けられている構成とすることもできる（第６の構成）。
　第６の構成によれば、トップゲート型のトランジスタを備えるフォトセンサ基板においても、第２配線の抵抗を小さくすることができる。
　第１から第６のいずれかの構成において、前記光電変換素子が設けられている領域の外側において、前記複数のバイアス線を互いに接続する接続線をさらに備え、前記接続線は、前記複数の第２配線と前記基板に垂直な方向から見て交差しており、前記第２配線と前記接続線が交差する部分では、前記第２配線と前記接続線の間に絶縁層が配置されている構成とすることができる（第７の構成）。
　第６の構成によれば、複数のバイアス線を、第２配線と電気的に接続させずに、互いに接続することができる。また、第２配線と接続線との間の容量を低減することができる。
　［実施の形態］
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　［第１の実施形態］
　図１は、本実施形態におけるフォトセンサ基板の構成例を示す平面図である。このフォトセンサ基板は、例えばフォトセンサやＸ線画像検出装置等に使用され得る。
　図１に示すフォトセンサ基板１０には、第１方向（横方向）に延びる複数のゲート線Ｇ１、Ｇ２、…Ｇｍ（以下、区別しないときは、ゲート線Ｇと総称する）と、ゲート線Ｇと交差する第２方向（縦方向）に延びる複数のソース線Ｓ１、Ｓ２、…Ｓｎ（以下、区別しないときは、ソース線Ｓと総称する）が設けられている。
　ゲート線Ｇとソース線Ｓの各交点に対応する位置には、トランジスタの一例であるＴＦＴ（薄膜トランジスタ）２が設けられている。各ＴＦＴ２は、ゲート線Ｇ、ソース線Ｓ及び下部電極４１に接続されている。下部電極４１は、光電変換素子の一例であるフォトダイオード４の下部電極４１である。
　下部電極４１は、隣り合う２本のゲート線Ｇ及び隣り合う２本のソース線Ｓによって囲まれた領域に配置されている。下部電極４１に重なる位置に、半導体膜４２及び上部電極４３が設けられる。これらの積層された下部電極４１、半導体膜４２及び上部電極４３によってフォトダイオード４が形成されている。下部電極４１、半導体膜４２及び上部電極４３は、フォトセンサ基板１０の面に垂直な方向に順に重なって配置されている。
　１組のＴＦＴ２及びフォトダイオード４により、１つのセンサ部１が構成されている。センサ部１は、フォトセンサ基板１０の面においてマトリクス状に配置されている。センサ部１は、隣り合う２本のゲート線Ｇ及び隣り合う２本のソース線Ｓによって囲まれた領域ごとに設けられている。１つのセンサ部１は、１つの画素に対応している。
　各センサ部１のフォトダイオード４は、半導体膜４２に照射された光を電荷（電子又は正孔）に変換する。具体的には、半導体膜４２に電圧が印加され逆バイアスの状態になっている時に、半導体膜４２に照射された光は、空乏層内で励起された電荷に変換される。変換された電荷は、ゲート線Ｇから供給される信号によりＴＦＴ２がオン状態になると、ソース線Ｓを介して外部へ取り出される。これにより、受光量に応じた電気信号が出力される。このようにして、フォトセンサ基板１０は、各センサ部１に照射された光の照射量を電流量に変換し、電気信号として出力する。その結果、各センサ部１の状態に対応する画像が得られる。
　ゲート線Ｇ及びソース線Ｓは、センサ領域ＳＡの外側に引き出される。センサ領域ＳＡは、フォトセンサ基板１０において、基板に垂直な方向（基板の法線方向）から見た場合のセンサ部１が配置される領域、すなわち、光が検出される領域である。センサ領域ＳＡの外側において、ゲート線Ｇ１～Ｇｍは、端子部ＴＧ１～ＴＧｍ（以下、区別しないときは、端子部ＴＧと総称する）にそれぞれ接続され、ソース線Ｓ１～Ｓｎは、端子部ＴＳ１～ＴＳｎ（以下、区別しないときは、端子部ＴＳと総称する）にそれぞれ接続されている。
　ゲート線Ｇの端子部ＴＧには、例えば、ゲート線Ｇに供給する駆動信号を出力する回路を接続することができる。ソース線Ｓの端子部ＴＳには、例えば、ソース線Ｓから出力される信号を処理する回路（一例として、信号を増幅するアンプや、信号のＡ／Ｄ（アナログ／デジタル）変換をするＡ／Ｄ変換器等）を接続することができる。
　図２は、フォトセンサ基板１０に垂直な方向から見た場合のセンサ部１の構成例を示す図である。図２では、ｉ番目のソース線Ｓｉとｊ番目のゲート線Ｇｊとの交点に対応するセンサ部１の構成を示している。図３は、図２のＩＩＩ－ＩＩＩ線における断面図である。図４は、図２のＩＶ－ＩＶ線における断面図である。
　ＴＦＴ２は、ソース線Ｓｉとゲート線Ｇｊの交点に対応する位置に設けられている。ＴＦＴ２は、ゲート電極２０、ソース電極２１、半導体層２２、及びドレイン電極２３を備えている。ドレイン電極２３は、フォトダイオード４の下部電極４１に接続されている。
　ソース電極２１、半導体層２２及びドレイン電極２３は、同じ層に設けられており、ソース電極２１及びドレイン電極２３は、基板に平行な方向において互いに対向している。半導体層２２は、ソース電極２１及びドレイン電極２３の間に配置される領域を含む。ゲート電極２０は、基板の法線方向から見て半導体層２２と少なくとも一部は重なる位置に設けられている。
　フォトダイオード４の下部電極４１は、ソース線Ｓｉとそれに隣接するソース線Ｓｉ＋１（不図示）、及びゲート線Ｇｊとそれに隣接するゲート線Ｇｊ＋１（不図示）に囲まれる領域に形成されている。この領域において、下部電極４１に重なるように、フォトダイオード４の半導体膜４２及び上部電極４３が設けられている。
　フォトダイオード４の上部電極４３と重なる位置に、バイアス線８が設けられている。バイアス線８は、上部電極４３と電気的に接続されている。バイアス線８は、ソース線Ｓｉが延びる方向と同じ方向にセンサ領域ＳＡの外側まで延び、この方向に並ぶ他のセンサ部１の上部電極４３にも電気的に接続されている。バイアス線８は、半導体膜４２に逆バイアスの電圧をかけるための配線である。
　図１に示すように、各バイアス線８は、センサ領域ＳＡの外側において、ゲート線Ｇと平行な方向に延びる接続線８０と接続されている。
　図４に示すように、基板３１上にゲート電極２０が配置されており、基板３１及びゲート電極２０を覆うように、絶縁層であるゲート絶縁膜３２が形成されている。
　本実施形態では、図３に示すように、ゲート線Ｇｊは、ゲート電極２０と異なる層に設けられている。すなわち、ゲート電極２０を覆うようにゲート絶縁膜３２が形成されており、ゲート絶縁膜３２の上にゲート線Ｇｊが形成されている。ゲート絶縁膜３２には、コンタクトホールＣＨ１が形成されている。ゲート電極２０は、コンタクトホールＣＨ１を介してゲート線Ｇｊと接続されている。
　基板３１の法線方向から見たコンタクトホールＣＨ１の面積は、ゲート電極２０の面積より小さい。これに対して、基板３１の法線方向から見たコンタクトホールＣＨ１の面積をゲート電極２０の面積と同程度又は大きくすることもできる。
　図４に示すように、ゲート絶縁膜３２の上には、ＴＦＴ２のソース電極２１とドレイン電極２３が互いに対向して配置されている。半導体層２２は、ゲート絶縁膜３２上において、少なくともソース電極２１の端部から、これに対向するドレイン電極２３の端部まで延びて形成されている。図４に示す例では、半導体層２２の一方の端部にソース電極２１の端部が乗り上げており、半導体層２２の他方の端部にドレイン電極２３の端部が乗り上げている。半導体層２２は、基板３１の法線から見てゲート電極２０と重なる位置に設けられている。なお、ゲート線Ｇｊは、ソース電極２１、半導体層２２、及びドレイン電極２３が設けられている層と同じ層に設けられている。
　半導体層２２は、酸化物半導体またはシリコン系の半導体で形成することができる。酸化物半導体は、例えば、インジウム、ガリウム、亜鉛、および酸素を主成分とするＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含んでもよい。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含んでもよい。酸化物半導体の具体例については後述する。
　ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、絶縁層である第１パッシベーション膜３３が形成されている。
　第１パッシベーション膜３３上には、フォトダイオード４の下部電極４１、半導体膜４２及び上部電極４３が順に積層されている。下部電極４１は、第１パッシベーション膜３３を挟んで、ソース電極２１、半導体層２２及びドレイン電極２３とは異なる層に形成されている。下部電極４１の一部は、ドレイン電極２３と、第１パッシベーション膜３３を介して対向している。
　第１パッシベーション膜３３には、下部電極４１とドレイン電極２３とを電気的に接続するためのコンタクトホールＣＨ３が形成されている。すなわち、下部電極４１は、コンタクトホールＣＨ３を介してドレイン電極２３と電気的に接続されている。
　基板３１の法線方向から見たコンタクトホールＣＨ３の面積は、下部電極４１の面積より小さい。これに対して、基板３１の法線方向から見たコンタクトホールＣＨ３の面積を下部電極４１の面積と同程度又は大きくすることもできる。この場合、下部電極４１を、ソース電極２１、半導体層２２及びドレイン電極２３と同じ層に形成することができる。この場合、下部電極４１は、ドレイン電極２３と一体形成された導電体として形成することができる。
　下部電極４１上に、下部電極４１に接する半導体膜４２が形成されている。半導体膜４２の上に、上部電極４３が形成されている。すなわち、上部電極４３は、半導体膜４２を介して下部電極４１と対向している。上部電極４３上には、バイアス線８が形成されている。
　半導体膜４２は、ｎ型（ｎ＋）半導体層、ｉ型半導体層、及びｐ型（ｐ＋）半導体層が順に積層された構成とすることができる。これらの半導体層としては、例えば、アモルファスシリコンを用いることができる。上部電極４３は、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯ、ＳｎＯ等の透明電極とすることができる。
　第１パッシベーション膜３３及びフォトダイオード４の一部を覆うように、絶縁層である第２パッシベーション膜３４が形成されている。第２パッシベーション膜３４の上には、絶縁層である平坦化膜３５が形成されている。
　本実施形態では、図４に示すように、ソース線Ｓｉは、ソース電極２１と異なる層に設けられている。すなわち、ソース電極２１の上には、順に第１パッシベーション膜３３、第２パッシベーション膜３４、及び平坦化膜３５が形成されており、平坦化膜３５の上にソース線Ｓｉが形成されている。第１パッシベーション膜３３、第２パッシベーション膜３４及び平坦化膜３５には、ソース線Ｓｉからソース電極２１まで貫通するコンタクトホールＣＨ２が形成されている。ソース電極２１は、図４に示すように、コンタクトホールＣＨ２を介してソース線Ｓｉと接続されている。
　なお、基板３１の法線方向から見たコンタクトホールＣＨ２の面積は、ソース線Ｓｉの面積より小さいが、ソース線Ｓｉの面積と同程度又は大きくすることもできる。
　後述するように、ソース線Ｓｉは、バイアス線８と同じ層上において、バイアス線８と同じ導電膜を用いて形成することができる。本実施形態では、ソース線Ｓｉの線幅は、バイアス線８の線幅よりも広い。ソース線Ｓｉの線幅を広くすることにより、ソース線Ｓｉの抵抗を小さくすることができる。
　また、ソース線Ｓｉは、ソース電極２１と異なる層に設けられているので、ソース線Ｓｉの材料または膜厚を、ソース電極２１とは異なる材料または膜厚とすることができる。すなわち、ソース線Ｓｉは、ソース電極２１と一体的に形成されていないので、ソース線Ｓｉの形成時に、ソース電極２１とは異なる材料を用いて、ソース電極２１とは異なる膜厚で形成することが容易となる。例えば、ソース線Ｓｉの膜厚をソース電極２１の膜厚よりも厚くすることにより、ソース線Ｓｉの抵抗を小さくすることができる。また、ソース線Ｓｉの材料として、ソース電極２１の材料よりも抵抗率が低い材料を用いることにより、ソース線Ｓｉの抵抗を小さくすることができる。
　また、上述したように、本実施形態では、ゲート線Ｇｊは、ゲート電極２０と異なる層に設けられている。このため、ゲート線Ｇｊの材料または膜厚を、ゲート電極２０とは異なる材料または膜厚とすることができる。すなわち、ゲート線Ｇｊは、ゲート電極２０と一体的に形成されていないので、ゲート線Ｇｊの形成時に、ゲート電極２０とは異なる材料を用いて、ゲート電極２０とは異なる膜厚で形成することが容易となる。例えば、ゲート線Ｇｊの膜厚をゲート電極２０の膜厚よりも厚くすることにより、ゲート線Ｇｊの抵抗を小さくすることができる。また、ゲート線Ｇｊの材料として、ゲート電極２０の材料よりも抵抗率が低い材料を用いることにより、ゲート線Ｇｊの抵抗を小さくすることができる。
　上述したように、各バイアス線８は、センサ領域ＳＡの外側において、ゲート線Ｇと平行な方向に延びる接続線８０と接続されている。図１に示すように、接続線８０は、基板に垂直な方向から見て、ソース線Ｓと交差している。ソース線Ｓ、バイアス線８、及び接続線８０は、同じ層に設けられているが、接続線８０は、ソース線Ｓと電気的に接続されないように形成されている。すなわち、接続線８０とソース線Ｓとが交差する部分において、接続線８０は、ソース線Ｓの下層に潜り込むように形成されている。
　図５は、接続線８０とソース線Ｓが交差する部分において、フォトセンサ基板１０をゲート線Ｇと平行な面で切断した場合の断面図である。図５に示すように、ソース電極２１、半導体層２２、ドレイン電極２３と同じ層であって、ソース線Ｓの下には、導電膜８１が形成されている。また、第１パッシベーション膜３３、第２パッシベーション膜３４、及び平坦化膜３５には、コンタクトホールＣＨ８２が形成されている。接続線８０は、コンタクトホールＣＨ８２を介して導電膜８１と接続されている。
　なお、導電膜８１は、ゲート電極２０と同じ層に設けられていても良い。また、接続線８０とソース線Ｓとが交差する部分において、接続線８０がソース線Ｓの下層に潜り込む代わりに、ソース線Ｓが下層に潜り込む構成としても良い。
　（製造工程）
　図６Ａ～図６Ｈは、本実施形態におけるフォトセンサ基板の製造工程の例を示す図である。図６Ａ～図６Ｈは、センサ部１が形成される部分の断面を示している。
　　＜基板＞
　基板３１は、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板又は樹脂基板等である。プラスチック基板又は樹脂基板としては、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等を用いることができる。
　　＜ゲート電極形成＞
　基板３１上にゲート電極２０を形成する。ゲート電極２０は、基板３１上に導電膜を成膜することによって形成する。導電膜として、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、等の金属、又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
　一例として、膜厚３００ｎｍのＷ、膜厚１８ｎｍのＴａＮをスパッタ装置で堆積した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することにより、ゲート電極２０を形成する（図６Ａ参照）。
　　＜ゲート絶縁膜形成＞
　続いて、基板３１及びゲート電極２０を覆うように、ゲート絶縁膜３２を形成する（図６Ｂ参照）。ここでは、２層の積層構造でゲート絶縁膜３２を形成する。ゲート絶縁膜３２は、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を適宜用いることができる。基板３１からの不純物等の拡散防止のため、下層側のゲート絶縁膜３２としては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いて形成し、上層側のゲート絶縁膜３２としては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）等を用いて形成することが望ましい。アルゴンなどの希ガス元素を反応ガスに含ませて絶縁膜中に混入させてもよい。これにより、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成することができる。
　一例として、ＳｉＮを３２５ｎｍ、ＳｉＯ２を１０ｎｍ、ＣＶＤ装置で連続して堆積することにより、ゲート絶縁膜３２を形成する。
　　＜半導体層形成＞
　次に、ゲート絶縁膜３２上に、半導体層２２を形成する（図６Ｂ参照）。半導体層２２は、例えば、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。半導体層２２は、例えば、ＩｎＧａＯ３（ＺｎＯ）５を含んでもよい
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（アモルファスシリコン（ａ－Ｓｉ）ＴＦＴに比べ２０倍超）及び低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ及び画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度を有するので、ＴＦＴの小型化を実現し得る。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、例えば、装置の消費電力を大幅に削減すること及び／又は装置の解像度を向上させることが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファス（非晶質）でもよいし、結晶質部分を含んでもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用（incorporated by reference）する。
　半導体層２２は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。
　Ｚｎ－Ｏ系半導体は、例えば、ＺｎＯに不純物元素が何も添加されていないもの、または、ＺｎＯに不純物が添加された半導体を含む。Ｚｎ－Ｏ系半導体は、例えば、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加された半導体を含む。Ｚｎ－Ｏ系半導体は、例えば、酸化マグネシウム亜鉛（ＭｇｘＺｎ１－ｘＯ）または酸化カドミウム亜鉛（ＣｄｘＺｎ１－ｘＯ）を含む。Ｚｎ－Ｏ系半導体は、アモルファス（非晶質）でもよいし、多結晶でもよいし、非晶質状態および多結晶状態が混在する微結晶状態のものでもよい。
　半導体層２２は、酸化物半導体の代わりに、他の半導体を含んでいてもよい。例えば、アモルファスシリコン、多結晶シリコン、低温ポリシリコンなどを含んでいてもよい。
　半導体層２２の厚さは、例えば、３０ｎｍ～１００ｎｍである。ここでは、一例として、半導体をスパッタリング法により成膜した後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、半導体層２２を形成する。
　　＜ソース電極／ドレイン電極形成＞
　続いて、ゲート絶縁膜３２及び半導体層２２の一部の上に導電膜を形成し、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって所定の形状（パターン）に加工し、ソース電極２１及びドレイン電極２３を形成する（図６Ｃ参照）。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
　一例として、膜厚５０ｎｍのＴｉ、膜厚３００ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉを順にスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法により所望のパターンに加工することができる。これにより、ＴＦＴ２が形成される。
　なお、ゲート絶縁膜３２には、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、コンタクトホールＣＨ１を形成する。また、ゲート絶縁膜３２上には、例えば、ソース電極２１及びドレイン電極２３として機能する導電膜と同じ導電膜によってゲート線Ｇを形成する。ただし、ゲート線Ｇを、ソース電極２１及びドレイン電極２３を形成するための導電膜と異なる導電膜を用いて形成してもよい。ゲート線Ｇを構成する導電膜は、コンタクトホールＣＨ１を介してゲート電極２０と接続されるように（図３参照）形成する。
　また、センサ領域ＳＡの外側であって、ソース電極２１及びドレイン電極２３と同じ層において、接続線８０と接続するための導電膜８１（図５参照）を形成する。
　　＜第１パッシベーション膜形成＞
　ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、第１パッシベーション膜３３を成膜する（図６Ｄ参照）。第１パッシベーション膜３３の厚さは、例えば２００～６００ｎｍである。第１パッシベーション膜３３は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素等の絶縁性材料を用いて形成することができる。なお、第１パッシベーション膜３３は、単層に限らず、２層以上とすることができる。また、基板全面に対して熱処理を行ってもよい。
　その後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、第１パッシベーション膜３３にコンタクトホールＣＨ３を形成する。
　　＜下部電極形成＞
　続いて、第１パッシベーション膜３３上に、下部電極４１を形成するための導電膜を成膜する（図６Ｄ参照）。導電膜は、コンタクトホールＣＨ３を介してドレイン電極２３と接続されるように形成する。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。
　一例として、膜厚５０ｎｍのＴｉ、膜厚１５０ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。
　　＜フォトダイオードの半導体膜及び上部電極形成＞
　第１パッシベーション膜３３及び下部電極４１を覆うように、基板３１の全面に、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層をこの順に、例えばＣＶＤ法により成膜する。これらの半導体層は、半導体膜４２を形成するためのものである。その後、ＩＺＯやＩＴＯ等の透明導電材料を、スパッタリング法によって半導体膜４２が形成される領域を含む領域に成膜する。透明導電材料は、上部電極４３のための導電体である。その後、フォトリソグラフィプロセス及びドライエッチングによって所定の形状（パターン）に加工することにより、半導体膜４２および上部電極４３を形成する（図６Ｅ参照）。これにより、下部電極４１、半導体膜４２及び上部電極４３が積層されてなるフォトダイオード４が形成される。
　ここで、半導体膜４２のｎ型半導体層は、例えば非晶質シリコン（アモルファスシリコン：ａ－Ｓｉ）により構成され、ｎ＋領域を形成する。このｎ型半導体層の厚みは、例えば、４０ｎｍ～５０ｎｍ程度である。ｉ型半導体層は、ｎ型半導体層及びｐ型半導体層よりも導電性の低い半導体層、例えばノンドープの真性半導体層であり、例えば非晶質シリコン（ａ－Ｓｉ）により構成されている。このｉ型半導体層の厚みは、例えば５００ｎｍ～１５００ｎｍ程度であるが、厚みが大きい程、光感度を高めることができる。ｐ型半導体層は、例えば非晶質シリコン（ａ－Ｓｉ）により構成され、ｐ＋領域を形成する。このｐ型半導体層の厚みは、例えば、１０ｎｍ～５０ｎｍ程度である。なお、ｐ型半導体層は、イオンシャワードーピング方法またはイオン注入方法により、ｉ型半導体層の上層部にホウ素（Ｂ）を注入して形成しても良い。
　　＜第２パッシベーション膜及び平坦化膜形成＞
　続いて、ＴＦＴ２上、及びフォトダイオード４の側面及び上面の端部を覆うように、第２パッシベーション膜３４を形成する（図６Ｆ参照）。第２パッシベーション膜３４の材料及び形成方法は、第１パッシベーション膜３３の材料及び形成方法と同じとすることができる。第２パッシベーション膜３４の厚さは、例えば５０～２００ｎｍである。
　その後、第２パッシベーション膜３４上の全面に平坦化膜を形成する。例えば、平坦化膜を形成する材料として、感光性樹脂を用いる。これにより、フォトレジストを用いることなく、所望のパターンに加工することによって、フォトダイオード４の形成領域に対応して開口部が形成された平坦化膜３５を形成することができる（図６Ｇ参照）。平坦化膜３５の厚さは、例えば１～３μｍである。
　また、センサ領域ＳＡの外側において、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、第１パッシベーション膜３３、第２パッシベーション膜３４、及び平坦化膜３５に、図５に示すようなコンタクトホールＣＨ８２を形成する。
　　＜ソース線とバイアス線形成＞
　ソース電極２１の上部において、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、第１パッシベーション膜３３、第２パッシベーション膜３４、及び平坦化膜３５にコンタクトホールＣＨ２を形成する。そして、平坦化膜３５の上に導電膜を成膜してソース線Ｓを形成し、フォトダイオード４の上部電極４３の上に導電膜を成膜してバイアス線８を形成する（図６Ｈ参照）。また、センサ領域ＳＡの外側において、同じ導電膜により、接続線８０（図１参照）を形成する。ソース線Ｓを構成する導電膜は、コンタクトホールＣＨ２を介してソース電極２１と接続されるように形成する。導電膜として、例えばアルミニウム（Ａｌ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の金属を用いることができる。
　一例として、膜厚５０ｎｍのＴｉ、膜厚６００ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。すなわち、ソース線Ｓとバイアス線８は、同じ層で並行して形成される。このとき、ソース線Ｓの線幅は、バイアス線８の線幅よりも広くなるように、ソース線Ｓ及びバイアス線８を形成する。例えば、ソース線Ｓｉの線幅は、バイアス線８の線幅の１．５倍とする。なお、ソース線Ｓｉを形成するための導電膜の材料は、ソース電極２１を形成するための導電膜と異なる材料を用いることもできる。
　上述したように、接続線８０とソース線Ｓとが交差する部分において、接続線８０は、ソース線Ｓの下層に潜り込むように形成する。すなわち、図５に示すように、コンタクトホールＣＨ８２を介して、ソース線Ｓの下層に設けられている導電膜８１と接続されるように、接続線８０を形成する。
　［第２の実施形態］
　上述した第１の実施形態では、ＴＦＴ２はボトムゲート型であった。第２の実施形態では、ＴＦＴ２はトップゲート型である。
　図７は、第２の実施形態におけるフォトセンサ基板１０Ａに垂直な方向から見た場合のセンサ部１の構成例を示す図である。図８は、図７のＶＩＩＩ－ＶＩＩＩ線における断面図である。図９は、図７のＩＸ－ＩＸ線における断面図である。以下では、第１の実施形態の構成と異なる構成部分について主に説明する。
　図９に示すように、基板３１の上に、ソース電極２１、半導体層２２、及びドレイン電極２３が配置されている。ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、絶縁層であるゲート絶縁膜３２Ａが設けられている。
　ゲート電極２０Ａは、ゲート絶縁膜３２Ａの上に配置されている。ゲート絶縁膜３２Ａ上にはまた、下部電極４１、半導体膜４２、及び上部電極４３が順に積層されている。すなわち、ゲート電極２０Ａと下部電極４１は、同じ層に設けられている。
　ゲート絶縁膜３２Ａには、下部電極４１とドレイン電極２３とを電気的に接続するためのコンタクトホールＣＨ６が形成されている。すなわち、下部電極４１は、コンタクトホールＣＨ６を介してドレイン電極２３と電気的に接続されている。
　ゲート電極２０Ａとフォトダイオード４の側面及び上面の端部を覆うように、絶縁層であるパッシベーション膜３４Ａが形成されている。パッシベーション膜３４Ａの上には平坦化膜３５が形成されている。
　ゲート線Ｇｊは、ソース電極２１及びドレイン電極２３が設けられている層と同じ層、すなわち基板３１上に設けられている。図８に示すように、ゲート線Ｇｊは、ゲート電極２０Ａと異なる層に設けられている。すなわち、ゲート線Ｇｊの上にゲート絶縁膜３２Ａが形成されており、ゲート絶縁膜３２Ａの上にゲート電極２０Ａが配置されている。ゲート絶縁膜３２Ａには、コンタクトホールＣＨ４が形成されている。ゲート電極２０Ａは、コンタクトホールＣＨ４を介してゲート線Ｇｊと接続されている。
　図９に示すように、ソース線Ｓｉは、ソース電極２１と異なる層に設けられている。すなわち、ソース電極２１の上には、順にゲート絶縁膜３２Ａ、パッシベーション膜３４Ａ、及び平坦化膜３５が形成されており、平坦化膜３５の上にソース線Ｓｉが形成されている。ゲート絶縁膜３２Ａ、パッシベーション膜３４Ａ、及び平坦化膜３５には、コンタクトホールＣＨ５が形成されている。ソース電極２１は、図９に示すように、コンタクトホールＣＨ５を介してソース線Ｓｉと接続されている。
　本実施形態でも、ソース線Ｓｉの線幅は、バイアス線８の線幅よりも広い。これにより、ソース線Ｓｉの抵抗を小さくすることができる。
　また、ソース線Ｓｉは、ソース電極２１と異なる層に設けられているので、ソース線Ｓｉの材料または膜厚を、ソース電極２１とは異なる材料または膜厚とすることができる。例えば、ソース線Ｓｉの膜厚をソース電極２１の膜厚よりも厚くすることにより、ソース線Ｓｉの抵抗を小さくすることができる。また、ソース線Ｓｉの材料として、ソース電極２１の材料よりも抵抗率が低い材料を用いることにより、ソース線Ｓｉの抵抗を小さくすることができる。
　また、本実施形態でも、ゲート線Ｇｊは、ゲート電極２０と異なる層に設けられている。このため、ゲート線Ｇｊの材料または膜厚を、ゲート電極２０とは異なる材料または膜厚とすることができる。例えば、ゲート線Ｇｊの膜厚をゲート電極２０の膜厚よりも厚くすることにより、ゲート線Ｇｊの抵抗を小さくすることができる。また、ゲート線Ｇｊの材料として、ゲート電極２０の材料よりも抵抗率が低い材料を用いることにより、ゲート線Ｇｊの抵抗を小さくすることができる。
　（製造工程）
　図１０Ａ～図１０Ｇは、本実施形態におけるフォトセンサ基板の製造工程の例を示す図である。図１０Ａ～図１０Ｇは、センサ部１が形成される部分の断面を示している。なお、以下の説明において、第１の実施形態と構成材料や膜厚が同じ構成要素については、その説明を省略し、材料や膜厚が異なる部分についてのみ詳しく説明する。
　始めに、基板３１上にソース電極２１及びドレイン電極２３を形成する（図１０Ａ参照）。ソース電極２１及びドレイン電極２３は、基板３１上に導電膜を成膜することによって形成する。また、基板３１上には、例えば、ソース電極２１及びドレイン電極２３として機能する導電膜と同じ導電膜によってゲート線Ｇを形成する。ただし、ゲート線Ｇを、ソース電極２１及びドレイン電極２３を形成するための導電膜と異なる導電膜を用いて形成してもよい。
　続いて、基板３１上に、ソース電極２１及びドレイン電極２３の一部を覆うように、半導体層２２を形成する（図１０Ｂ参照）。
　次に、ソース電極２１、半導体層２２、及びドレイン電極２３を覆うように、ゲート絶縁膜３２Ａを形成する（図１０Ｃ参照）。
　その後、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、ゲート絶縁膜３２にコンタクトホールＣＨ４及びコンタクトホールＣＨ６を形成する。
　続いて、ゲート絶縁膜３２Ａ上に、ゲート電極２０Ａ及び下部電極４１を形成するための導電膜を成膜する。導電膜として、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成してもよい。導電膜は、コンタクトホールＣＨ４を介してゲート線Ｇと接続し、コンタクトホールＣＨ６を介してドレイン電極２３と接続されるように形成する。
　一例として、膜厚５０ｎｍのＴｉ、膜厚１５０ｎｍのＡｌ、及び膜厚３３ｎｍのＴｉをスパッタ成膜した後、フォトリソグラフィ法とドライエッチ法を用いて所望のパターンに加工することができる。これにより、ゲート電極２０Ａ及び下部電極４１が形成される（図１０Ｃ）。ゲート電極２０Ａは、図８に示すように、コンタクトホールＣＨ４を介してゲート線Ｇと接続される。また、下部電極４１は、コンタクトホールＣＨ６を介してドレイン電極２３と接続される。
　続いて、ゲート絶縁膜３２Ａ、ゲート電極２０Ａ、及び下部電極４１を覆うように、基板３１の全面に、ｎ型半導体層、ｉ型半導体層及びｐ型半導体層をこの順に、例えばＣＶＤ法により成膜する。これらの半導体層は、半導体膜４２を形成するためのものである。その後、ＩＺＯやＩＴＯ等の透明導電材料を、スパッタリング法によって半導体膜４２が形成される領域を含む領域に成膜する。透明導電材料は、上部電極４３のための導電体である。その後、フォトリソグラフィプロセス及びドライエッチングによって所定の形状（パターン）に加工することにより、半導体膜４２および上部電極４３を形成する（図１０Ｄ参照）。これにより、下部電極４１、半導体膜４２及び上部電極４３が積層されてなるフォトダイオード４が形成される。
　続いて、ゲート絶縁膜３２Ａ、ゲート電極２０Ａ、及びフォトダイオード４を覆うように、パッシベーション膜３４Ａを形成する（図１０Ｅ参照）。
　その後、パッシベーション膜３４Ａ上の全面に平坦化膜を形成する。例えば、平坦化膜を形成する材料として、感光性樹脂を用いる。これにより、フォトレジストを用いることなく、所望のパターンに加工することによって、フォトダイオード４の形成領域に対応して開口部が形成された平坦化膜３５を形成する（図１０Ｆ参照）。
　その後、ソース電極２１の上部において、レジストマスクを用いたエッチングを含むフォトリソグラフィプロセスによって、平坦化膜３５及びパッシベーション膜３４ＡにコンタクトホールＣＨ５を形成する。そして、平坦化膜３５の上に導電膜を成膜してソース線Ｓを形成し、フォトダイオード４の上部電極４３の上に導電膜を成膜してバイアス線８を形成する（図１０Ｇ参照）。また、センサ領域ＳＡの外側において、同じ導電膜により、接続線８０（図１参照）を形成する。ソース線Ｓを構成する導電膜は、コンタクトホールＣＨ５を介してソース電極２１と接続されるように形成する。このとき、ソース線Ｓの線幅は、バイアス線８の線幅よりも広くなるように、ソース線Ｓ及びバイアス線８を形成する。なお、ソース線Ｓｉを形成するための導電膜の材料は、ソース電極２１を形成するための導電膜と異なる材料を用いることもできる。
　これにより、フォトダイオード４に接続されているバイアス線８の形成工程においてソース線Ｓを形成することが可能なので、製造工程を大幅に増加させることなく、ソース線Ｓの抵抗を小さくすることができる。
　本実施形態でも、接続線８０とソース線Ｓとが交差する部分において、接続線８０は、ソース線Ｓの下層に潜り込むように形成する。すなわち、図５に示すように、コンタクトホールＣＨ８２を介して、ソース線Ｓの下層に設けられている導電膜８１と接続されるように、接続線８０を形成する。
　（Ｘ線画像検出装置への適用例）
　図１１は、図１に示すフォトセンサ基板１０をＸ線画像検出装置へ適用した場合の構成例を示す図である。図１１は、フォトセンサ基板１０の基板に垂直な面における層構成を示している。フォトセンサ基板１０のセンサ領域に重なる位置に、シンチレータ層１３が設けられる。シンチレータ層１３は、例えば、Ｘ線を可視光に変換する蛍光体により形成することができる。蛍光体の例として、ヨウ化セシウム（ＣｓＩ）等が挙げられる。シンチレータ層１３は、フォトセンサ基板１０の表面に貼り付け又は蒸着等の直接成膜によって形成することができる。シンチレータ層１３の上には、シンチレータ層１３を覆う保護層１４を設けることができる。この構成により、Ｘ線画像の平面検出器（ＦＤＰ：flat panel detector）が実現できる。
　フォトセンサ基板１０の端子部Ｔには、配線１２を介して電子部品１１が接続される。電子部品１１は、例えば、半導体チップであり、センサ部１への信号又はセンサ部１からの信号を処理する回路を含むことができる。なお、端子部Ｔに接続される回路は、このような半導体チップで実装される形態に限られない。回路は、例えば、フォトセンサ基板１０上にＣＯＧ(Chip on glass)等により実装されてもよいし、端子部Ｔに接続されるＦＰＣ（Flexible printed circuits）に形成されてもよい。
　このように、フォトセンサ基板と、フォトセンサ基板に重ねて配置される波長変換層とを備えるＸ線画像検出装置も、本発明の実施形態に含まれる。
　以上、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
　例えば、フォトダイオード４は、複数（２または３以上）のＴＦＴと接続されていてもよい。例えば、半導体層の材料として酸化物半導体が用いられているＴＦＴは、高い移動度を有するので、増幅回路（例えばソースフォロワ回路（ドレイン接地回路））のＴＦＴとして用いることもできる。１つの画素に複数のＴＦＴを配置して増幅回路を形成することがきる。
　また、各センサ部１は、蓄積容量（ＣＳ）（不図示）をさらに有していてもよい。例えば、フォトダイオード４は、ＴＦＴ及び蓄積容量と接続されていてもよい。画素ごとに、ＴＦＴとフォトダイオードと蓄積容量とを少なくとも１つずつ配置される構成とすることができる。
　上記実施形態では、フォトダイオード４がＰＩＮ構造の半導体層で形成されるが、フォトダイオード４は、例えば、ＰＮ型又はショットキー型でもよい。また、フォトダイオード４に用いられる半導体は、アモルファスシリコンに限られない。また、光電変換素子は、ＭＩＳ型センサであってもよい。
　第２の実施形態において、ゲート線Ｇｊは、ゲート電極２０Ａと異なる層に設けられていたが、同じ層に設けられていても良い。図１２は、第２の実施形態の変形例におけるフォトセンサ基板１０Ａに垂直な方向から見た場合のセンサ部１の構成例を示す図である。図１２に示すように、ゲート線Ｇｊは、ゲート電極２０Ａと同じ層に一体的に設けられている。この構成によれば、ＴＦＴ２の半導体層２２を形成した後に、ゲート線Ｇ及びソース線Ｓを形成することができるので、ゲート線Ｇ及びソース線Ｓの材料及び膜厚等の構成がトランジスタの半導体層の製造工程によって制約を受けにくくなる。そのため、ゲート線Ｇ及びソース線Ｓの設計自由度がより向上する。
１　センサ部
１０　フォトセンサ基板
２　ＴＦＴ（トランジスタの一例）
２０、２０Ａ　ゲート電極
２１　ソース電極
２２　半導体層
２３　ドレイン電極
３１　基板
３４　第２パッシベーション膜
３４Ａ　パッシベーション膜
３５　平坦化膜
４１　下部電極
４２　半導体膜
４３　上部電極
４　フォトダイオード（光電変換素子の一例）
８　バイアス線
８０　接続線
Ｓ　ソース線
Ｇ　ゲート線

Claims (7)

  1. 　基板と、
    　前記基板に配置され、第１方向に延びる複数の第１配線と、
    　前記基板に配置され、前記第１方向とは異なる第２方向に延びる複数の第２配線と、
    　前記第１配線と前記第２配線との各交点に対応して配置され、前記第１配線及び前記第２配線と接続されているトランジスタと、
    　前記トランジスタを覆う絶縁層と、
    　前記第１配線と前記第２配線との各交点に対応して配置され、前記絶縁層の第１コンタクトホールを介して前記トランジスタと接続されている光電変換素子と、
    　前記第２方向に延び、前記光電変換素子と接続されている複数のバイアス線と、
    を備え、
    　前記第２配線は、前記絶縁層の第２コンタクトホールを介して前記トランジスタと接続され、かつ、前記第２配線の線幅は、前記バイアス線の線幅より広い、フォトセンサ基板。
  2. 　前記絶縁層は、前記トランジスタを覆うパッシベーション膜、及び前記パッシベーション膜を挟んで前記トランジスタと反対側に設けられている平坦化膜を含み、
    　前記第２配線は、前記パッシベーション膜及び前記平坦化膜を貫くコンタクトホールを介して前記トランジスタと接続されている、請求項１に記載のフォトセンサ基板。
  3. 　前記基板に垂直な方向から見て、前記第１配線と前記第２配線が交差する部分において、前記第１配線と前記第２配線の間に、前記パッシベーション膜及び前記平坦化膜が配置されている、請求項２に記載のフォトセンサ基板。
  4. 　前記トランジスタは、ゲート電極と、ゲート絶縁膜と、前記ゲート電極と前記ゲート絶縁膜をはさんで対向する位置に設けられている半導体層と、前記半導体層と接続され、前記基板に平行な方向に互いに対向して設けられているドレイン電極及びソース電極とを有し、
    　前記第１配線は、前記ドレイン電極及び前記ソース電極と同じ層に形成され、前記ゲート絶縁膜のコンタクトホールを介して前記ゲート電極と接続されている、請求項１から３のいずれか１項に記載のフォトセンサ基板。
  5. 　前記トランジスタのゲート電極は、前記ゲート絶縁膜と前記基板との間に設けられている、請求項４に記載のフォトセンサ基板。
  6. 　前記トランジスタのゲート電極は、前記ゲート絶縁膜に対して前記基板とは反対側に設けられている、請求項４に記載のフォトセンサ基板。
  7. 　前記光電変換素子が設けられている領域の外側において、前記複数のバイアス線を互いに接続する接続線をさらに備え、
    　前記接続線は、前記複数の第２配線と前記基板に垂直な方向から見て交差しており、
    　前記第２配線と前記接続線が交差する部分では、前記第２配線と前記接続線の間に絶縁層が配置されている、請求項１から６のいずれか１項に記載のフォトセンサ基板。
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