JP2022186615A - 光電変換装置およびｘ線撮像装置 - Google Patents

Abstract

【課題】大型化を抑制しつつ、マイクロローディング効果を低減できる光電変換装置およびＸ線撮像装置を提供する。【解決手段】一態様に係る光電変換装置は、第１領域上に設けられた第１トランジスタ及び第１光電変換素子と、第２領域上に設けられた第２トランジスタと、第１トランジスタ、第１光電変換素子、及び第２トランジスタを被覆する絶縁層と、絶縁層上に設けられ、第１トランジスタと第１光電変換素子のいずれかに電気的に接続され、外部と接続可能な第１端子とを備える。第２トランジスタは、第１トランジスタのダミートランジスタである。【選択図】図２Ａ

Description

本開示は、光電変換装置およびＸ線撮像装置に関する。

例えば、特許文献１には、内部領域に設けられたＳｉＧｅ装置と、内部領域と外部領域との間の中間環状領域に設けられたダミーパターンを含む半導体装置が開示されている。本構成により、特許文献１によれば、ＳｉＧｅのエピタキシャル成長時におけるマイクロローディング効果を軽減しようとする。

特開２００９－１６４５４８号公報

しかしながら、複数の画素がマトリクス状に配置された光電変換装置において、平面視における画素領域の外側にダミーパターンを設けた場合、特に画素領域を取り囲む額縁領域の面積が増大するため、光電変換装置の平面視におけるサイズが大きくなり得る。また外形サイズに制限がある場合があり、狭額縁化が求められることもある。

そこで、本開示の一実施形態では、大型化を抑制しつつ、マイクロローディング効果を低減できる光電変換装置およびＸ線撮像装置を提供することを目的とする。

（１）本開示の一態様に係る光電変換装置は、基板の第１領域上に設けられた第１トランジスタと、前記基板の前記第１領域上に設けられ、前記第１トランジスタに電気的に接続された第１光電変換素子と、前記基板の第２領域上に設けられた第２トランジスタと、前記基板上に設けられ、前記第１トランジスタ、前記第１光電変換素子、及び前記第２トランジスタ、を被覆する絶縁層と、前記絶縁層上に設けられ、前記第１トランジスタと前記第１光電変換素子のいずれかに電気的に接続され、外部と接続可能な第１端子とを備え、前記第２トランジスタは、前記第１トランジスタのダミートランジスタである。

（２）上記（１）の光電変換装置において、前記第１端子は、前記第２領域内における前記絶縁層上に設けられる。

（３）上記（１）または（２）の光電変換装置において、前記第１端子は、平面視において前記第２トランジスタとオーバーラップする。

（４）上記（１）乃至（３）いずれかの光電変換装置において、前記第１端子は前記第１トランジスタのゲートに電気的に接続され、前記第２トランジスタのゲートは電気的にフローティングとされる。

（５）上記（１）乃至（３）いずれかの光電変換装置において、前記第１端子は前記第１トランジスタのソースまたはドレインに電気的に接続される。

（６）上記（１）乃至（５）いずいれかの光電変換装置において、前記第２領域は、前記第１領域の周囲を取り囲む。

（７）上記（１）乃至（６）いずれかの光電変換装置において、前記基板の第３領域上に設けられた第３トランジスタと、前記第３トランジスタに電気的に接続された第２光電変換素子と更に備え、前記第３トランジスタは、前記第１トランジスタのダミートランジスタであり、前記第２光電変換素子は、前記第１光電変換素子のダミー素子であり、前記第３トランジスタのゲートは、前記第１端子に電気的に接続され、前記第３領域は、前記第１領域と第２領域との間において、前記第１領域を取り囲む。

（８）上記（７）の光電変換装置において、前記第１領域は、入射した光に応じて電荷を発生させ、該電荷に応じた電圧を外部へ出力するアクティブ領域であり、前記第２領域及び前記第３領域は、前記アクティブ領域のダミー領域である。

（９）上記（１）乃至（８）いずれかの光電変換装置において、前記絶縁層は、前記基板上に設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、前記第１端子は、前記第２絶縁層上に設けられる。

（１０）上記（１）乃至（９）いずれかの光電変換装置において、前記基板の第３領域上に設けられたＥＳＤ（Electro-Static Discharge）素子を更に備え、前記第３領域は前記第２領域に隣接する。

（１１）上記（１）乃至（１０）いずれかの光電変換装置において、前記第１光電変換素子は、ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層と前記ｐ型半導体層との間に設けられたｉ型半導体層と、を含む。なお、第１光電変換素子における半導体層の積層の順番は、ｎ^＋型層／ｉ型層／ｐ^＋型層の順番であってもよいし、ｐ^＋型層／ｉ型層／ｎ^＋型層の順番であってもよく、限定されない。

（１２）上記（１）乃至（１１）いずれかの光電変換装置において、前記第１トランジスタは、酸化物半導体層と、前記酸化物半導体層上にゲート絶縁膜を介して設けられたゲート電極とを備えた酸化物半導体ＴＦＴ（Thin Film Transistor）である。

（１３）上記（１）乃至（１２）いずれかの光電変換装置において、前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む。

（１４）本開示の一態様に係るＸ線撮像装置は、上記（１）記載の光電変換装置と、前記光電変換装置上に設けられ、入射したＸ線をシンチレーション光に変換するシンチレータとを備える。

（１５）上記（１４）のＸ線撮像装置において、前記シンチレーション光は、前記第１領域において電荷に変換される。ただし、前記第１領域において前記第３トランジスタのゲートが前記第１端子に電気的に接続されていないダミートランジスタを具備している場合は、前記第２光電変換素子から発生した信号については外部へ出力されない。

（１６）上記（１４）または（１５）のＸ線撮像装置において、前記シンチレータで得られた前記シンチレーション光は、前記第２領域に入射するが、光電変換素子を備えていないため電荷へ変換されない。

第１実施形態に係るＸ線撮像装置の概略構成を示す模式図である。 第１実施形態に係る光電変換装置の概略構成を表す平面図である。 第１実施形態に係る光電変換装置におけるアクティブエリア、第１ダミー領域、及び第２ダミー領域の概略構成を表す平面図である。 第１実施形態に係る光電変換装置における画素の回路図である。 第１実施形態に係る光電変換装置におけるダミー画素の回路図である。 第１実施形態に係る光電変換装置における画素の平面図である。 図４Ａにおける４Ｂ－４Ｂ線に沿った断面図である。 第１実施形態に係る光電変換装置におけるダミー画素の平面図である。 図４Ｃにおける４Ｄ－４Ｄ線に沿った方向の断面図である。 第１実施形態に係る光電変換装置の第１製造工程を示す断面図である。 第１実施形態に係る光電変換装置の第２製造工程を示す断面図である。 第１実施形態に係る光電変換装置の第３製造工程を示す断面図である。 第１実施形態に係る光電変換装置の第４製造工程を示す断面図である。 第１実施形態に係る光電変換装置の第５製造工程を示す断面図である。 第１実施形態に係る光電変換装置の第６製造工程を示す断面図である。 第１実施形態に係る光電変換装置の第７製造工程を示す断面図である。 第２実施形態に係る光電変換装置における画素の平面図である。 図６Ａにおける６Ｂ－６Ｂ線に沿った断面図である。 図６Ａにおける第２ダミー領域の断面図である。 第３実施形態に係る光電変換装置におけるアクティブエリア、第１ダミー領域、第２ダミー領域、及び保護領域の概略構成を表す平面図である。 第３実施形態に係る光電変換装置における第２ダミー領域及び保護領域の断面図である。 第１乃至第３実施形態の第１変形例に係る光電変換装置における外部接続端子のレイアウト図である。 第１乃至第３実施形態の第２変形例に係る光電変換装置における外部接続端子のレイアウト図である。 第１乃至第３実施形態の第３変形例に係る光電変換装置における外部接続端子のレイアウト図である。 第１乃至第３実施形態の第４変形例に係る光電変換装置における外部接続端子のレイアウト図である。

以下、本発明の例示的な実施形態について図面を参照しつつ説明する。なお、各図面の一部にはＸ軸、Ｙ軸、及びＺ軸を示しており、各軸の方向が各図面で示した方向となるように描かれている。また、上下方向については、図４Ｂを基準とし、図４Ｂの上側を上方とし、図４Ｂの下側を下方とする。ただし、これらの方向の定義は、あくまでも説明の便宜上のものであり、本発明に係る光電変換装置やＸ線撮像装置の製造時や使用時の向きを限定する意図はない。また、各図面において、同様の構成については同一の符号を付してその説明を省略する。

＜第１実施形態＞
まず、第１実施形態に係る光電変換装置及びＸ線撮像装置について説明する。図１は、本実施形態に係る光電変換装置１０を備えるＸ線撮像装置１の概略構成を示す模式図である。Ｘ線撮像装置１は、Ｘ線によって被写体Ｓを撮像する。Ｘ線撮像装置１は、例えば、Ｘ線透視検査装置やＸ線ＣＴ装置等に用いられる。本実施形態のＸ線撮像装置１は、Ｘ線源２、シンチレータ３および光電変換装置１０を有する。

Ｘ線源２は、被写体ＳにＸ線を照射する。被写体Ｓに入射したＸ線は、被写体Ｓを透過し、光電変換装置１０上に設けられたシンチレータ３に入射する。シンチレータ３に入射したＸ線は、蛍光（以下、シンチレーション光と記載する。）に変換され光電変換装置１０に入射する。光電変換装置１０に入射したシンチレーション光は、光電変換装置１０に設けられた後述する光電変換素子４０によって、光量に応じた電荷に変換され、電気信号として読み出される。そして、光電変換装置１０は、電気信号に基づいてＸ線画像を生成する。

図２Ａは、実施形態に係る光電変換装置１０の概略構成を示す平面図である。図示するように、光電変換装置１０は大まかには、基板２０に設けられた画素領域ＰＸＲ（第１領域に対応する）と、第２ダミー領域ＤＲ２（第２領域に対応する）とを備えている。更に光電変換装置１０は、第２ダミー領域ＤＲ２内設けられ、基板２０外部との間で信号の送受信を行うための外部接続端子ＰＡＤ１、ＰＡＤ２、及びＰＡＤ３（それぞれ第１端子に対応する）を備えている。なお、外部接続端子ＰＡＤ１、ＰＡＤ２、及びＰＡＤ３を区別しない場合には、単に外部接続端子ＰＡＤと呼ぶ。

本明細書では、実際に光電変換を行うための素子が形成された領域をアクティブエリアと呼び、光電変換を行わない領域であって、かつ、アクティブエリアに形成された素子と類似した構造が形成された領域をダミー領域と呼ぶ。すなわち、アクティブエリアは、上記説明したシンチレーション光を光電変換素子により電荷に変換してＸ線画像を得るための領域であり、ダミー領域は、アクティブエリアと類似の構成を有してはいるが、それらはＸ線画像を得るための動作に寄与しない領域である。以下では、本明細書では、ダミー領域として第１ダミー領域と第２ダミー領域が登場するが、いずれも定義は同様である。

画素領域ＰＸＲは、アクティブエリアＡＡと第１ダミー領域（第３領域に対応する）ＤＲ１を備えている。アクティブエリアＡＡは、ＴＦＴ（Thin Film Transistor）と光電変換素子を含む複数の画素を備える。そして、入射されたシンチレーション光を、この画素により電気信号に変換し、外部接続端子ＰＡＤを介して外部へ出力する。アクティブエリアＡＡは、基板２０の例えば中央部付近に設けられる。

第１ダミー領域ＤＲ１は、ＴＦＴと光電変換素子を含む複数のダミー画素を備える。このダミー画素は、アクティブエリアＡＡ内の画素と異なり、光電変換素子を備えているが、実際にＸ線を検出するためには使用されない。第１ダミー領域ＤＲ１は、図２ＡのＸＹ平面において、アクティブエリアＡＡの周囲を取り囲むように設けられる。すなわち、第１ダミー領域ＤＲ１内のダミー画素が、アクティブエリアＡＡ内の画素の集合の周囲を取り囲む。

第２ダミー領域ＤＲ２は、ＴＦＴは含むが光電変換素子を含まない複数のダミー画素を備える。このダミー画素も、アクティブエリアＡＡ内の画素と異なり、実際にＸ線を検出するためには使用されない。第２ダミー領域ＤＲ２は、図２ＡのＸＹ平面において、第１ダミー領域ＤＲ１の周囲を取り囲むように設けられる。すなわち、第２ダミー領域ＤＲ２内のダミー画素が、第１ダミー領域ＤＲ１内の画素の集合の周囲を取り囲む。

本明細書では、アクティブエリアに形成され、実際に光電変換を行う画素を単に画素と呼び、光電変換を行わない画素であって、ダミー領域に形成されており、かつ、アクティブ領域に形成された画素の構造と類似した構造をダミー画素と呼ぶ。すなわち、画素は、上記説明したシンチレーション光を光電変換素子により電荷に変換してＸ線画像を得るための素子の集合であり、ダミー画素は、画素と類似の構成を有してはいるが、それらはＸ線画像を得るための動作に寄与しない素子、または素子の集合である。

そして、第２ダミー領域ＤＲ２において、基板２０のＺ軸に沿った上方に、外部接続端子ＰＡＤが設けられる。外部接続端子ＰＡＤは、光電変換装置１０を制御するための制御装置と、例えばワイヤボンディングのような方法で電気的に接続するためのものである。図２Ａにおいて、例えばＹ方向に沿って配列された複数の外部接続端子ＰＡＤ１は、アクティブエリアＡＡ内におけるいずれかの行の画素を選択するための信号を制御回路から受信する。また、Ｘ方向に沿って配列された複数の外部接続端子ＰＡＤ２は、アクティブエリアＡＡ内における各列の画素から転送される画像信号を、制御回路に出力する。そして外部接続端子ＰＡＤ３は、画素に対して与えられるバイアス電圧を制御回路から受信する。

次に図２Ｂを用いて、上記アクティブエリアＡＡ、第１ダミー領域ＤＲ１、及び第２ダミー領域ＤＲ２における画素及びダミー画素の配置例について説明する。図２Ｂは、アクティブエリアＡＡ、第１ダミー領域ＤＲ１、及び第２ダミー領域ＤＲ２の、より詳細な構成を示す模式図であり、図２Ａと同様にＸＹ平面を示している。

図示するように図２Ｂの例であると、本実施形態に係る光電変換装置１０は、例えばマトリクス状に配置された（１１×１１）個の画素及びダミー画素の集合を備えている。このうち、中央部においてマトリクス状に配置された（７×７）個の画素ＰＸ及びダミー画素ＤＰＸ１の集合が画素領域ＰＸＲである。更に、この画素領域ＰＸＲの中央部においてマトリクス状に配置された（５×５）個の画素ＰＸの集合がアクティブエリアＡＡであり、画素領域ＰＸＲ内においてアクティブエリアＡＡの周囲に配置されたダミー画素ＤＰＸ１の集合が第１ダミー領域ＤＲ１である。更に、画素領域ＰＸＲの周囲に配置されたダミー画素ＤＰＸ２の集合が第２ダミー領域ＤＲ２である。なお、アクティブエリアＡＡ、第１ダミー領域ＤＲ１、及び第２ダミー領域ＤＲ２内に含まれる画素ＰＸ並びにダミー画素ＤＰＸ１及びＤＰＸ２の数は一例に過ぎず、図２Ｂの場合に限定されるものではない。なお、本実施形態では、画素ＰＸは、Ｘ線により撮像されることにより得られる画像に寄与する構成を指し、ダミー画素ＤＰＸ１及びＤＰＸ２は、その回路構成にかかわらず、得られる画像に寄与しない構成を指す。

更に、基板２０上には、Ｘ方向に沿った複数のゲート配線２１と、Ｙ方向に沿った複数のデータ配線２２及びバイアス配線２３とが設けられている。図２Ｂに示すように、ゲート配線２１は、アクティブエリアＡＡ、第１ダミー領域ＤＲ１、及び第２ダミー領域ＤＲ２の３つの領域を通過する配線２１と、第１ダミー領域ＤＲ１及び第２ダミー領域ＤＲ２を通過し、アクティブエリアＡＡを通過しない配線２１と、第２ダミー領域ＤＲ２を通過し、アクティブエリアＡＡ及び第１ダミー領域ＤＲ１を通過しない配線２１とが含まれる。このうち、３つの領域ＡＡ、ＤＲ１、及びＤＲ２を通過する配線２１は、同一行に位置する画素ＰＸに接続され、ダミー画素ＤＰＸ１及びダミー画素ＤＰＸ２には接続されない。また、２つの領域ＤＲ１及びＤＲ２を通過し、領域ＡＡを通過しない配線２１は、同一行に位置するダミー画素ＤＰＸ１及びダミー画素ＤＰＸ２には接続されない。そして、領域ＤＲ２を通過し、領域ＡＡ及びＤＲ２を通過しない配線２１は、いずれの画素ＰＸにもダミー画素ＤＰＸ１及びＤＰＸ２にも接続されない。すなわち、画素ＰＸに接続されるゲート配線２１は、実質的にいずれかの行の画素ＰＸを選択するための配線として機能するが、画素ＰＸに接続されないその他の配線は、ダミーの配線である。なお、図２Ｂの構成において、ゲート配線２１がダミー画素ＤＰＸ２には接続されておらず、ダミー画素ＤＰＸ１に接続されている場合であってもよいし、ゲート配線２１がダミー画素ＤＰＸ１とダミー画素ＤＰＸ２の両方に接続されている場合であってもよい。

データ配線２２は、画素領域ＰＸＲ内において設けられている。データ配線２２は、アクティブエリアＡＡ及び第１ダミー領域ＤＲ１の２つの領域を通過する配線２２と、第１ダミー領域ＤＲ１を通過し、アクティブエリアＡＡを通過しない配線２２とを含む。このうち、２つの領域ＡＡ及びＤＲ１を通過する配線２２は、同一列に位置する画素ＰＸ及びダミー画素ＤＰＸ１に接続される。また、領域ＤＲ１を通過し、領域ＡＡを通過しない配線２２は、同一列に位置するダミー画素ＤＰＸ１に接続される。そして、画素ＰＸに接続されるデータ配線２２は、画素ＰＸから得られる電圧を転送するための実質的な配線として機能するが、画素ＰＸに接続されないその他の配線２２は、ダミーの配線である。また、これらの画素ＰＸに接続されないデータ配線２２は、いずれかの領域において共通に接続されてもよい。

バイアス配線２３は、画素領域ＰＸＲ内において設けられている。バイアス配線２３は、アクティブエリアＡＡ及び第１ダミー領域ＤＲ１の２つの領域を通過する配線２３と、第１ダミー領域ＤＲ１を通過し、アクティブエリアＡＡを通過しない配線２３とを含む。このうち、２つの領域ＡＡ及びＤＲ１を通過する配線２３は、同一列に位置する画素ＰＸ及びダミー画素ＤＰＸ１に接続される。また、領域ＤＲ１を通過し、領域ＡＡを通過しない配線２３は、同一列に位置するダミー画素ＤＰＸ１に接続される。そして、画素ＰＸに接続されるバイアス配線２３は、画素ＰＸを動作させるために必要な電圧を転送するための実質的な配線として機能するが、画素ＰＸに接続されないその他の配線２３は、ダミーの配線である。また、これらのバイアス配線２３は、いずれかの領域において共通に接続されてもよい。

上記のように、本明細書では、アクティブエリアに形成され、実際にデータ配線２２への電流経路となる画素を単に画素と呼び、データ配線２２への電流経路とならない構成であって、ダミー領域に形成され、且つ画素と類似した構成をダミー画素と呼ぶ。ゲート配線２１、データ配線２２、及びバイアス配線２３についても同様である。いずれかの画素に接続された配線２１は、いずれかの画素を選択するためのゲート配線として機能する。しかし、画素に接続されない配線２１は、実際に画素を選択するためには用いられない、ゲート配線のダミー配線である。しかし、ゲート配線のダミー配線もまた、ゲート配線と同様に、略同一ピッチで同一方向に形成される。また、いずれかの画素に接続された配線２２は、いずれかの画素からの信号を転送するためのデータ配線として機能する。しかし、画素に接続されない配線２２は、実際に画素からの信号を、後述する制御回路に転送するためには用いられない、データ配線のダミー配線である。しかし、データ配線のダミー配線もまた、データ配線と同様に、略同一ピッチで同一方向に形成される。更に、いずれかの画素に接続された配線２３は、いずれかの画素からに電圧を印加するためのバイアス配線として機能する。しかし、画素に接続されない配線２３は、実際に画素にバイアスを印加するためには用いられない、バイアス配線のダミー配線である。しかし、バイアス配線のダミー配線もまた、バイアス配線と同様に、略同一ピッチで同一方向に形成される。

上記構成において、外部接続端子ＰＡＤ３を介して例えばワイヤボンディングされた制御回路は、測定する際にバイアス配線２３に所定の電圧（バイアス電圧）を印加する。前述のとおり、Ｘ線源２から照射されたＸ線は、被写体Ｓを透過し、シンチレータ３に入射する。シンチレータ３に入射したＸ線はシンチレーション光に変換され、光電変換装置１０に入射する。光電変換装置１０に入射したシンチレーション光は、アクティブエリアＡＡ内の画素ＰＸの光電変換素子によって、光量に応じた電荷に変換される。なお、シンチレーション光は、第２ダミー領域ＤＲ２（ダミー画素ＤＰＸ２）には入射されるが信号としては出力されない。画素ＰＸの光電変換素子で変換された電荷に応じた信号（画像信号）は、外部接続端子ＰＡＤ１を介してワイヤボンディングされた制御回路からゲート配線２１に印加されたゲート電圧に応じてオン状態となっているＴＦＴを介して、データ配線２２に出力される。そして、データ配線２２に出力された信号は、外部接続端子ＰＡＤ２を介してワイヤボンディングされた制御回路に対して転送され、制御回路においてＸ線画像が生成される。

次に、上記画素ＰＸ、ダミー画素ＤＰＸ１、及びダミー画素ＤＰＸ２の構成について、図３Ａ及び図３Ｂを用いて説明する。図３Ａは画素ＰＸ及びダミー画素ＤＰＸ１の等価回路図であり、図３Ｂはダミー画素ＤＰＸ２の等価回路図である。

まず、画素ＰＸについて説明する。図３Ａに示すように画素ＰＸは、ＴＦＴ３０（第１トランジスタに対応する）、光電変換素子４０（第１光電変換素子に対応する）、抵抗素子４１、及びキャパシタ素子４２を備えている。ＴＦＴ３０は、ゲートがゲート配線２１に接続され、ソースがデータ配線２２に接続されている。光電変換素子４０、抵抗素子４１、及びキャパシタ素子４２は並列接続されている。すなわち、光電変換素子４０のカソードと、抵抗素子４１の一端と、キャパシタ素子４２の一方電極とが共通に接続され、更にＴＦＴ３０のドレインに接続されている。また、光電変換素子４０のアノードと、抵抗素子４１の他端と、キャパシタ素子４２の他方電極とが共通に接続され、更にバイアス配線２３に接続されている。本構成において、ＴＦＴ３０はスイッチング素子として機能する。そして、入射されたＸ線が光電変換素子４０により電圧に変換され、この電圧が、ＴＦＴ３０を介してデータ配線２２に転送される。

次にダミー画素ＤＰＸ１について説明する。ダミー画素ＤＰＸ１は、図３Ａで説明した画素ＰＸとほぼ同様の構成を備えている。すなわちダミー画素ＤＰＸ１は、ＴＦＴ３０Ｄ（第３トランジスタに対応する）、光電変換素子４０（第２光電変換素子に対応する）、抵抗素子４１、及びキャパシタ素子４２を備えている。ＴＦＴ３０Ｄは、ソースがデータ配線２２に接続されているが、ゲートはゲート配線２１に接続されずに、例えば電気的にフローティングの状態とされている。ダミー画素ＤＰＸ１のＴＦＴ３０Ｄは、画素ＰＸのＴＦＴ３０のダミートランジスタである。すなわち、ダミー画素ＤＰＸ１のＴＦＴ３０は、画素ＰＸのＴＦＴ３０と略同一の構成を有しているが、画素ＰＸのＴＦＴ３０のように信号をデータ配線２２に転送するために用いられるものではない。光電変換素子４０、抵抗素子４１、及びキャパシタ素子４２は並列接続されている。すなわち、光電変換素子４０のカソードと、抵抗素子４１の一端と、キャパシタ素子４２の一方電極とが共通に接続され、更にＴＦＴ３０Ｄのドレインに接続されている。また、光電変換素子４０のアノードと、抵抗素子４１の他端と、キャパシタ素子４２の他方電極とが共通に接続され、更にバイアス配線２３に接続されている。これらの光電変換素子４０、抵抗素子４１、及びキャパシタ素子４２も、画素ＰＸの光電変換素子４０、抵抗素子４１、及びキャパシタ素子４２のダミー素子である。特にダミー画素ＤＰＸ１の光電変換素子３０は、画素ＰＸの光電変換素子３０と略同一の構成を有しているが、Ｘ線画像を得るための光電変換に用いられるものではない。本構成において、ＴＦＴ３０Ｄに接続されるデータ配線２２のうちで、ＴＦＴ３０に接続されないデータ配線２２がダミー配線である。

次に、ダミー画素ＤＰＸ２について説明する。図３Ｂに示すようにダミー画素ＤＰＸ２は、ＴＦＴ３０Ｄ（第２トランジスタに対応する）を備えているが、画素ＰＸ及びダミー画素ＤＰＸ１と異なり、光電変換素子、抵抗素子、及びキャパシタ素子は備えていない。そして、ＴＦＴ３０Ｄのソースはデータ配線２２に接続されずに、フローティングの状態であり、ゲートもゲート配線２１に接続されずにフローティングの状態であり、ドレインもまたフローティングの状態である。なお、ＴＦＴ３０Ｄのゲートは、例えばＧＮＤに固定されていてもよい。ダミー画素ＤＰＸ２のＴＦＴ３０Ｄは、画素ＰＸのＴＦＴ３０のダミートランジスタである。すなわち、ダミー画素ＤＰＸ２のＴＦＴ３０Ｄは、画素ＰＸのＴＦＴ３０と略同一の構成を有しているが、画素ＰＸのＴＦＴ３０のように信号をデータ配線２２に転送するために用いられるものではない。

次に、上記画素ＰＸ並びにダミー画素ＤＰＸ１及びＤＰＸ２の構成の詳細について説明する。まず、画素ＰＸの構成につき、図４Ａを用いて説明する。図４Ａは、１つの画素ＰＸの光電変換素子４０付近の構成を示す部分上面図である。

図４Ａに示すように、本実施形態のＴＦＴ３０および光電変換素子４０は、上面視（ＸＹ平面）でゲート配線２１およびデータ配線２２に囲まれた領域に設けられている。また、基板２０上には、さらにバイアス配線２３が設けられている。ゲート配線２１、データ配線２２、及びバイアス配線２３は、第２ダミー領域ＤＲ２の上方に設けられた外部接続端子ＰＡＤ１、ＰＡＤ２、及びＰＡＤ３にそれぞれ接続される。

本実施形態のＴＦＴ３０は、例えばゲート配線２１とデータ配線２２とが交差する領域の近傍に設けられる。そして、ＴＦＴ３０の上方に、ＴＦＴ３０とＺ方向でオーバーラップするように、矩形の形状を有する光電変換素子４０が設けられる。ＴＦＴ３０のゲート電極は、対応するゲート配線２１直下まで引き出され、コンタクトホールＣＨ１を介してゲート配線２１と接続される。またＴＦＴ３０のソース電極は、対応するデータ配線２２直下まで引き出され、コンタクトホールＣＨ２を介してデータ配線２２に接続される。そしてＴＦＴ３０のドレイン電極は、コンタクトホールＣＨ３を介して光電変換素子４０に接続される。更に、バイアス配線２３が、光電変換素子４０の上方に設けられ、コンタクトホールＣＨ４を介して光電変換素子４０と接続される。なお、図４Ａでは説明の簡単化のため、抵抗素子４１及びキャパシタ素子４２の図示は省略している。

図４Ｂは、図４Ａにおける４Ｂ－４Ｂ線に沿った断面図である。図示するように、本実施形態のＴＦＴ３０は、ゲート電極３１、半導体層３２、ソース電極３３、及びドレイン電極３４を含む。ゲート電極３１、ソース電極３３、及びドレイン電極３４は、それぞれＴＦＴ３０の形成に用いられる金属膜である。

ゲート電極３１は、基板２０上に設けられている。基板２０は、例えばガラス等の材料によって構成される。ゲート電極３１は、図示せぬゲート配線２１と電気的に接続されている。例えば、ゲート電極３１及びゲート配線２１は、同一材料を用いて同一工程にて同層に形成される。

ゲート電極３１及びゲート配線２１は、例えば下層に窒化タンタル（ＴａＮ）を含む金属膜、上層にタングステン（Ｗ）を含む金属膜が積層された構成を有する。なお、ゲート電極３１及びゲート配線２１は、例えば下層にチタン（Ｔｉ）を含む金属膜、上層に銅（Ｃｕ）を含む金属膜が積層された構成であってもよい。または、ゲート電極３１及びゲート配線２１は、例えば下層にアルミニウム（Ａｌ）を含む金属膜、上層に窒化モリブデン（ＭｏＮ）を含む金属膜が積層された構成であってもよい。ただし、本実施形態において、ゲート電極３１及びゲート配線２１の材料は、これに限定されない。

更に、基板２０上には、ゲート電極３１を被覆するようにして、ゲート絶縁膜３５が設けられている。ゲート絶縁膜３５は、例えば、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等を含む無機絶縁膜によって構成されている。本実施形態のゲート絶縁膜３５は、下層に窒化ケイ素（ＳｉＮ_ｘ）を含む無機絶縁膜と、上層に酸化ケイ素（ＳｉＯ_ｘ）を含む無機絶縁膜とが積層された構成である。ただし、本実施形態において、ゲート絶縁膜３５の材料は、これに限定されない。

半導体層３２は、ゲート絶縁膜３５を介してゲート電極３１と重なるように、ゲート絶縁膜３５上に設けられている。例えば、半導体層３２は、酸化物半導体によって形成されている。この酸化物半導体としては、例えば、ＩｎＧａＯ_３（ＺｎＯ）_５、酸化マグネシウム亜鉛（Ｍｇ_ｘＺｎ_{（１－ｘ）}Ｏ）、酸化カドミウム亜鉛（Ｃｄ_ｘＺｎ_{（１－ｘ）}Ｏ）、酸化カドミウム（ＣｄＯ）、ＩｎＳｎＺｎＯ（インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）を含むもの）、Ｉｎ（インジウム）－Ａｌ（アルミニウム）－Ｚｎ（亜鉛）－Ｏ（酸素）系、またはインジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体等を用いてもよい。また、酸化物半導体としては、「非晶質」、「結晶質（多結晶、微結晶、及びｃ軸配向を含む）」、の材料も適用可能である。また、半導体層３２は積層構造を有していてもよく、その場合には上記の材料のいずれの組み合わせも可能である。本実施形態の半導体層３２は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、及び亜鉛（Ｚｎ）を所定の比率で含有した構成である。このような構成によれば、アモルファスシリコン（ａ－Ｓｉ）を用いた場合に比べて、ＴＦＴ３０のオフリーク電流を低減できるため、Ｓ／Ｎ比を高くとることができ、高感度なセンサーが実現できる。

ソース電極３３およびドレイン電極３４は、例えば同一材料を用いて同一工程にて同一層に形成される。具体的には、ソース電極３３及びドレイン電極３４は、半導体層３２の一部と接触するようにゲート絶縁膜３５上に設けられている。本実施形態のソース電極３３及びドレイン電極３４は、例えば、基板２０側（下層側）から順に、チタン（Ｔｉ）を含む金属膜と、アルミニウム（Ａｌ）を含む金属膜と、チタン（Ｔｉ）を含む金属膜とが積層された３層構造を有する構成である。ただし、本実施形態において、ソース電極３３及びドレイン電極３４の材料は、これに限定されない。

半導体層３２、ソース電極３３、及びドレイン電極３４上には、これらを被覆するようにして第１絶縁膜３６が設けられている。第１絶縁膜３６は、例えば、酸化ケイ素（ＳｉＯ_２）を含む無機絶縁膜によって形成されている。ただし、本実施形態の第１絶縁膜３６の材料は、これに限定されない。第１絶縁膜３６は、上面視でソース電極３３と重なる領域、及びドレイン電極３４と重なる領域に開口を有する。第１絶縁膜３６は、ＴＦＴ３０を保護するパッシベーション膜として機能する。

第１絶縁膜３６上には、第２絶縁膜３７が設けられている。第２絶縁膜３７は、例えば、アクリル系樹脂、シロキサン系樹脂またはポリイミド系樹脂などの透明樹脂によって形成されている。ただし、第２絶縁膜３７の材料は、これに限定されない。なお、本実施形態の第２絶縁膜３７は、基板２０上の凹凸を覆うことで平坦化する、平坦化膜としても機能する。

第２絶縁膜３７は、上面視でソース電極３３と重なる領域、及びドレイン電極３４と重なる領域に開口を有する。そして、第１絶縁膜３６に設けられた開口、及び第２絶縁膜３７に設けられた開口によって、コンタクトホールＣＨ５及びＣＨ３がそれぞれ形成されている。

このように、本実施形態のＴＦＴ３０は、半導体層３２に対して基板２０側（下層側）の層に設けられたゲート電極３１を有するボトムゲート型である。ただし、ＴＦＴ３０は、半導体層３２に対して基板２０側とは逆側（上層側）の層に設けられたゲート電極３１を有するトップゲート型、または、半導体層３２に対して基板２０側（下層側）の層および基板２０とは逆側（上層側）の層のいずれの層にもゲート電極３１を有するダブルゲート型であってもよい。

なお、半導体層３２、ソース電極３３、及びドレイン電極３４は、同一の半導体材料によって一体として形成されてもよい。具体的には、半導体層３２、ソース電極３３、及びドレイン電極３４は、例えば、同一の酸化物半導体によって、一体として形成されてもよい。この場合、ソース電極３３及びドレイン電極３４は、少なくとも一部が低抵抗化処理されることで、形成される。このように、ソース電極３３及びドレイン電極３４は、半導体層３２よりも導電性が高い低抵抗半導体として形成されてもよい。

コンタクトホールＣＨ３内部及び第２絶縁膜３７上には、第１カソード電極３８が設けられ、コンタクトホールＣＨ５内部及び第２絶縁膜３７上には、第１ソース電極（コンタクトプラグ）３９が設けられる。第１カソード電極３８は、コンタクトホールＣＨ３内部を埋め込み、ＴＦＴ３０のドレイン電極３４と接続される。更に第１カソード電極３８は、第２絶縁膜３７上において、ＸＹ平面における矩形形状に形成され、更にＺ方向においてＴＦＴ３０とオーバーラップしている。第１ソース電極３９は、コンタクトホールＣＨ５内部を埋め込み、ＴＦＴ３０のソース電極３３と接続される。

上記の第１カソード電極３８及び第１ソース電極３９は、例えば同一材料を用いて同一工程にて同一層に形成されてもよい。第１カソード電極３８及び第１ソース電極３９は、例えば、基板２０側（下層側）から順に、チタン（Ｔｉ）を含む金属膜と、アルミニウム（Ａｌ）を含む金属膜と、チタン（Ｔｉ）を含む金属膜とが積層された３層構造を有する。ただし、本実施形態において、これらの材料に限定されるものではない。

また、上記第１カソード電極３８及び第１ソース電極３９を被覆するようにして、第２絶縁膜３７上には第３絶縁膜５０が設けられている。第３絶縁膜５０は、第１カソード電極３８及び第１ソース電極３９の端部を覆い、第１カソード電極３８及び第１ソース電極３９の中央部分に開口部を有する。

第３絶縁膜５０は、例えば、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の無機絶縁材料を含む無機絶縁膜である。ただし、本実施形態の第３絶縁膜５０の材料は、これに限定されない。第３絶縁膜５０は、平面視（ＸＹ平面）において、第１カソード電極３８及び第１ソース電極３９と重なる領域に開口を有する。第３絶縁膜５０は、第１カソード電極３８及び第１ソース電極３９を保護するパッシベーション膜として機能する。

光電変換素子４０は、基板２０上方に設けられている。具体的には、図２Ｂ及び図４Ａに示したように、本実施形態の光電変換素子４０は、基板２０上方に複数設けられ、それぞれマトリクス状に配列されている。図４Ｂに示すように、本実施形態の光電変換素子４０は、上述した第１カソード電極３８、第２カソード電極４３、アノード電極４４、及び第２カソード電極４３とアノード電極４４との間に設けられた光電変換層４５を含む。

図４Ｂに示すように、本実施形態に係る光電変換装置１０では、第２絶縁膜３７上の第１カソード電極３８の端部は、第３絶縁膜５０で覆われている。そして、第１カソード電極３８の中央部分上に形成された第３絶縁膜５０の開口部を介して光電変換層４５は第１カソード電極３８と電気的に接触している。すなわち、光電変換層４５の端部は第３絶縁膜５０を介して第１カソード電極３８上に設けられている。

これにより、第１カソード電極３８を形成し、第３絶縁膜５０を形成し、次に、第２カソード電極４３及び光電変換層４５を例えばドライエッチングなどのエッチングを用いてパターニングした際、下層の第１カソード電極３８までエッチングされることを抑制することができる。これにより、光電変換層４５のパターニングの際に、付着物が付着して光電変換層４５にリークパスが形成されることを抑制することができる。この結果、光電変換装置１０によると、リーク電流を減らすことができる。

第２カソード電極４３は、第１カソード電極３８の端部を覆う第３絶縁膜５０上、及び第３絶縁膜５０に設けられた開口部を介して、第１カソード電極３８上に設けられている。第２カソード電極４３は、例えばチタン（Ｔｉ）を含む、金属層によって形成される。もちろん、材料は一例に過ぎない。

光電変換層４５は、基板２０側から順に積層された、それぞれ半導体材料を含む、ｎ型半導体層４５Ａ１と、ｉ型半導体層４５Ａ２と、ｐ型半導体層４５Ａ３と、を含む。ｎ型半導体層４５Ａ１は、第２カソード電極４３上に設けられている。ｎ型半導体層４５Ａ１は、例えば、リン（Ｐ）等のｎ型不純物がドーピングされたアモルファスシリコンを含む。ただし、本実施形態のｎ型半導体層４５Ａ１の材料は、これに限定されない。

ｉ型半導体層４５Ａ２は、ｎ型半導体層４５Ａ１上に設けられ、ｎ型半導体層４５Ａ１と接触している。ｉ型半導体層４５Ａ２は、ｉ型のアモルファスシリコンを含む。すなわち、ｉ型半導体層４５Ａ２は、真性のアモルファスシリコンを含む。ただし、本実施形態のｉ型半導体層４５Ａ２の材料は、これに限定されない。

ｐ型半導体層４５Ａ３は、ｉ型半導体層４５Ａ２上に設けられ、ｉ型半導体層４５Ａ２と接触している。ｐ型半導体層４５Ａ３は、例えば、ボロン（Ｂ）等のｐ型不純物がドーピングされたアモルファスシリコンを含む。ただし、本実施形態のｐ型半導体層４５Ａ３の材料は、これに限定されない。

また本実施形態では、光電変換素子４０の光電変換層４５は、基板２０側から順に積層された、ｎ型半導体層４５Ａ１と、ｉ型半導体層４５Ａ２と、ｐ型半導体層４５Ａ３と、を含む場合を例に示している。しかしながら、光電変換層４５は、基板２０側から順に積層された、ｐ型半導体層４５Ａ３と、ｉ型半導体層４５Ａ２と、ｎ型半導体層４５Ａ１と、を含む場合であってもよい。すなわち、ｎ型半導体層４５Ａ１とｐ型半導体層４５Ａ３との間にｉ型半導体層４５Ａ２が位置する構成であればよい。

アノード電極４４は、ｐ型半導体層４５Ａ３上に設けられている。アノード電極４４は、例えば、ＩＴＯ（Indium Tin Oxide）等の透明導電材料によって形成される。ただし、アノード電極４４の材料は、これに限定されない。

そして、光電変換素子４０及び第３絶縁膜５０上に、第４絶縁膜５１が設けられている。第４絶縁膜５１は、例えば、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の無機絶縁材料を含む無機絶縁膜である。ただし、本実施形態の第４絶縁膜５１の材料は、これに限定されない。

第４絶縁膜５１上には、第５絶縁膜５２が設けられている。第５絶縁膜５２は、例えば、アクリル系樹脂、シロキサン系樹脂またはポリイミド系樹脂などの透明樹脂を用いて形成される。ただし、本実施形態の第５絶縁膜５２の材料は、これに限定されない。

なお、本実施形態の第５絶縁膜５２は、樹脂材料を用いて形成される樹脂層であるため、無機絶縁材料を用いて形成された無機絶縁膜と比べて厚膜化することができる。このため、第５絶縁膜５２によると、基板２０上のＴＦＴ３０および光電変換素子４０によって形成された凹凸を覆うことで平坦化する、平坦化層としても機能する。このように、ＴＦＴ３０および光電変換素子４０によって形成された凹凸を平坦化することにより、シンチレータ３を平坦に構成することができる。

第５絶縁膜５２及び第４絶縁膜５１内には、図４Ａで説明した、アノード電極４４に達するコンタクトホールＣＨ４が設けられる。また、第５絶縁膜５２、第４絶縁膜５１、及び第３絶縁膜５０内には、第１ソース電極３９に達するコンタクトホールＣＨ６が設けられる。そして、コンタクトホールＣＨ５及びＣＨ６の組み合わせが、図４Ａで説明したコンタクトホールＣＨ２に相当する。

コンタクトホールＣＨ４内部及び第５絶縁膜５２上には、例えば、基板２０側（下層側）から順に、チタン（Ｔｉ）を含む金属膜と、アルミニウム（Ａｌ）を含む金属膜と、チタン（Ｔｉ）を含む金属膜とを含む多層金属膜５３と、多層金属膜５３上において、ＩＴＯなどの透明導電導材料を含む透明導電膜５４とが設けられている。そして、第５絶縁膜５２上の多層金属膜５３と透明導電膜５４とが、図４Ｂの記載された紙面の奥行き方向（Ｙ方向）に沿って設けられ、図４Ａで説明したバイアス配線２３として機能する。

同様に、コンタクトホールＣＨ６内部及び第５絶縁膜５２上には、例えば、基板２０側（下層側）から順に、チタン（Ｔｉ）を含む金属膜と、アルミニウム（Ａｌ）を含む金属膜と、チタン（Ｔｉ）を含む金属膜とを含む多層金属膜５５と、多層金属膜５５上において、ＩＴＯなどの透明導電導材料を含む透明導電膜５６とが設けられている。そして、第５絶縁膜５２上の多層金属膜５５と透明導電膜５６とが、図４Ｂの記載された紙面の奥行き方向（Ｙ方向）に沿って設けられ、図４Ａで説明したデータ配線２２として機能する。なお、バイアス配線２３とデータ配線２２とは、同一の工程で同一の材料を用いて形成されてもよい。ただし、データ配線２２及びバイアス配線２３の材料は、これに限定されない。

第５絶縁膜５２上には、データ配線２２及びバイアス配線２３を被覆するようにして、第６絶縁膜５７が設けられている。第６絶縁膜５７は、例えば、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の無機絶縁材料を含む無機絶縁膜である。ただし、本実施形態の第６絶縁膜５７の材料は、これに限定されない。

第６絶縁膜５７上に、第７絶縁膜５８が設けられている。第７絶縁膜５８は、例えば、アクリル系樹脂、シロキサン系樹脂またはポリイミド系樹脂などの透明樹脂を用いて形成される。ただし、本実施形態の第７絶縁膜５８の材料は、これに限定されない。

なお、本実施形態の第７絶縁膜５８は、樹脂材料を用いて形成される樹脂層であるため、無機絶縁材料を用いて形成された無機絶縁膜と比べて厚膜化することができる。このため、第７絶縁膜５８によると、ＴＦＴ３０、光電変換素子４０、データ配線２２、及びバイアス配線２３などによって形成された凹凸を覆うことで平坦化する、平坦化層としても機能する。このように、ＴＦＴ３０、光電変換素子４０、データ配線２２、及びバイアス配線２３などによって形成された凹凸を平坦化することにより、シンチレータ３を平坦に構成することができる。

すなわち、本実施形態に係る光電変換装置１０によると、無機絶縁膜よりも厚膜化することが可能な樹脂層を複数層（本実施形態では第２絶縁膜３７、第５絶縁膜５２、及び第７絶縁膜５８の３層）を設けているため、樹脂層を複数層設けていない構成と比べて、光電変換領域の表面を、より平坦化することができる。これにより、シンチレータ３を平坦に構成することができるため、シンチレーション光が真直ぐに光電変換素子４０へ入射することができる。よって、高性能なＸ線撮像装置１を得ることができる。

ダミー画素ＤＰＸ１の構成は、上記図４Ａ及び図４Ｂを用いて説明した画素ＰＸとほぼ同様であるが、ダミー画素ＤＰＸ１のＴＦＴ３０Ｄのゲート電極が電気的にフローティングとされる点が異なる。ゲート電極はゲート配線２１等、いずれの配線にも接続されず、周囲を絶縁膜によって取り囲まれた構成となる。次にダミー画素ＤＰＸ２の構成について説明する。図４Ｃは、１つのダミー画素ＤＰＸ２の光電変換素子４０付近の構成を示す部分上面図であり、画素ＰＸについて説明した図４Ａに対応する。

図４Ｃに示すように、本実施形態のＴＦＴ３０Ｄは、画素ＰＸのＴＦＴ３０と同様に、上面視（ＸＹ平面）でゲート配線２１に囲まれた領域に設けられる。そしてＴＦＴ３０Ｄの平面パターンは、ＴＦＴ３０の平面パターンと略同一である。ダミー画素ＤＰＸ２が画素ＰＸと異なる点は、ゲート配線２１及びデータ配線２２に接続されない点と、光電変換素子４０が設けられない点である。したがって、ＴＦＴ３０Ｄのゲート電極、ソース電極、及びドレイン電極は電気的にフローティングの状態とされる。

図４Ｄは、図４Ｃにおける４Ｄ－４Ｄ線に沿った方向の断面図である。なお、図４Ｄは図４Ｃに完全に対応した断面図ではなく、４Ｄ－４Ｄ線に沿った方向において、特に外部接続端子ＰＡＤと接続される領域に対応する。図４Ｄの例であると、Ｘ方向に例えば３つのＴＦＴ３０Ｄが設けられている。

図示するように、ダミー画素ＤＰＸ２のＴＦＴ３０Ｄは、ゲート電極３１Ｄ、半導体層３２Ｄ、ソース電極３３Ｄ、及びドレイン電極３４Ｄを含む。ゲート電極３１Ｄ、ソース電極３３Ｄ、及びドレイン電極３４Ｄは、それぞれＴＦＴ３０Ｄの形成に用いられる金属層である。これらは例えば、図４Ｂを用いて説明したＴＦＴ３０におけるゲート電極３１、半導体層３２、ソース電極３３、及びドレイン電極３４と同様の構成を有し、また同一の工程で同一の材料により同一の膜厚で形成される。また図４Ｄの例であると、Ｘ方向で隣り合うＴＦＴ３０Ｄは、例えばソース電極３３Ｄ同士またはドレイン電極３４Ｄ同士が共通に接続される。

更に、基板２０上には、ゲート電極３１Ｄを被覆するようにして、ゲート絶縁膜３５Ｄが設けられている。そして、ゲート絶縁膜３５Ｄ上に半導体層３２Ｄが設けられている。ゲート絶縁膜３５Ｄもまた、例えばゲート絶縁膜３５と同一の工程で同一の材料により同一の膜厚で形成されてもよい。

半導体層３２Ｄ、ソース電極３３Ｄ、及びドレイン電極３４Ｄ上には、これらを被覆するようにして、画素領域ＰＸＲと同様に第１絶縁膜３６及び第２絶縁膜３７が設けられている。そして、第１絶縁膜３６及び第２絶縁膜３７中には、ＴＦＴ３０Ｄのソース電極３３Ｄに達するコンタクトホールＣＰ２０が設けられている。コンタクトホールＣＰ２０は、例えばコンタクトホールＣＨ５やＣＨ３と同一の工程で形成されてもよい。

コンタクトホールＣＨ２０内及び第２絶縁膜３７上には、第１電極６０が設けられる。第１電極６０は、第１カソード電極３８及び第１ソース電極３９と、例えば同一材料を用いて同一工程にて同一層に形成されてもよい。また、上記第１電極６０を被覆するようにして、画素領域ＰＸＲと同様に、第２絶縁膜３７上には第３絶縁膜５０、第４絶縁膜５１、及び第５絶縁膜５２が設けられている。

第３絶縁膜５０、第４絶縁膜５１、及び第５絶縁膜５２内には、第１電極６０に達するコンタクトホールＣＨ２１が設けられる。コンタクトホールＣＨ２１は、例えばコンタクトホールＣＨ４及びＣＨ６と同一の工程で形成されてもよい。また、コンタクトホールＣＨ２１及び第５絶縁膜５２上には、多層金属膜６１と、多層金属膜６１上の透明導電膜６２とが設けられている。これらもまた、画素領域ＰＸＲにおける多層金属膜５３及び透明導電膜５４と同一の材料を用いて同一工程にて同一層に形成されてもよい。そして、第５絶縁膜５２上の多層金属膜６１と透明導電膜６２とが、図２Ａに図示した外部接続端子ＰＡＤとして機能する。

図４Ｄに示す例では、ＴＦＴ３０Ｄのソース電極３３Ｄに接続されているので、多層金属膜６１と透明導電膜６２は、データ配線２２に接続される外部接続端子ＰＡＤ２として機能する。また図２Ｂで説明したように、１つの外部接続端子ＰＡＤ２は、同一列に位置するＴＦＴ３０及び３０Ｄのソース電極３３及び３３Ｄに共通に接続される。したがって、例えば第１電極６０に接するソース電極３３Ｄは、当該ソース電極３３Ｄを有するＴＦＴ３０Ｄと同一列にあるＴＦＴ３０及び３０Ｄと、図示せぬ配線により電気的に接続されていてもよい。これにより、同一列にある画素ＰＸのいずれかから読み出された画像信号が、第２ダミー画素ＤＰＸ２のＴＦＴ３０Ｄのソース電極３３Ｄを介して外部接続端子ＰＡＤ２に転送される。

その他の外部接続端子ＰＡＤ１及びＰＡＤ３も同様である。外部接続端子ＰＡＤ１は、図２Ｂで説明したように、第２ダミー領域ＤＲ２において、Ｘ方向で画素領域ＰＸＲと隣接する領域上に設けられる。そして、外部接続端子ＰＡＤ１もまた、図４Ｄに示すようにＺ方向においてダミー画素ＤＰＸ２とオーバーラップするようにして設けられ、ゲート配線２１上に設けられたコンタクトホールＣＰ２０及びＣＰ２１を介して外部接続端子ＰＡＤ１とゲート配線２１とが電気的に接続される。

外部接続端子ＰＡＤ３は、図２Ａの例であると、第２ダミー領域ＤＲ２上において、外部接続端子ＰＡＤ２とＸ方向で隣り合うように設けられる。外部接続端子ＰＡＤ３もまた、図４Ｄに示すようにＺ方向においてダミー画素ＤＰＸ２とオーバーラップするようにして設けられる。そして、例えば画素領域ＰＸＲ内、第２ダミー領域ＤＲ２内、またはそれらの境界領域内において、複数のバイアス配線２３が図示せぬ配線により共通に接続される。そして、この配線に、図４Ｄで説明したコンタクトプラグＣＰ２０及び／またはＣＰ２１を介して外部接続端子ＰＡＤ３が電気的に接続される。

なお、外部接続端子ＰＡＤ１～ＰＡＤ３の設けられる位置は、図２Ａの場合に限らず、第２ダミー領域ＤＲ２上であればよい。あるいは、その少なくとも一部が第１ダミー領域ＤＲ１上に位置していてもよい。また、図２ＡにおけるＸＹ平面において、アクティブエリアＡＡの周囲を取り囲むようにして設けられてもよい。更に、コンタクトプラグＣＰ２０及びＣＰ２１は、第２ダミー領域ＤＲ２内に設けられてもよいし、または画素領域ＰＸＲと第２ダミー領域ＤＲ２との境界領域内に設けられてもよい。

上記のように、本実施形態に係る構成であると、外部接続端子ＰＡＤが画素領域ＰＸＲ周囲の第２ダミー領域ＤＲ２上方に設けられる。言い換えれば、第２ダミー領域ＤＲ２内のダミー画素ＤＰＸ２とオーバーラップするようにして外部接続端子ＰＡＤが設けられる。その結果、基板２０上において、画素領域ＰＸＲと第２ダミー領域ＤＲ２とを隣接して配置できる。そのため、画素領域ＰＸＲ内のＴＦＴ３０と、ダミー領域ＤＲ２内のＴＦＴ３０Ｄは、基板２０上において略同一パターンで配置される。よって、マイクロローディング効果を抑制し、画素領域ＰＸＲ内のＴＦＴ３０の形状ばらつきの発生を抑制できる。このため、ＴＦＴ３０の特性ばらつきも抑制でき、ＴＦＴ３０の性能をアクティブエリアＡＡ内において略均一にでき、電気的特性を向上できる。

更に、外部接続端子ＰＡＤは、ＴＦＴ３０や光電変換素子４０と同一層ではなく、これらの上層に設けられる。そのため、例えば画素領域ＰＸＲと第２ダミー領域ＤＲ２との間に外部接続端子ＰＡＤを設けるための領域を設ける必要がない。その結果、光電変換装置１０のパネルサイズ（例えば基板２０）の大型化を招くことなく、ダミー画素ＤＰＸ２を設けることができる。

次に、本実施形態の光電変換装置１０の製造方法につき説明する。図５Ａ乃至図５Ｇは、光電変換装置１０の製造工程を順次示す断面図である。図５Ａ乃至図５Ｇでは、画素領域ＰＸＲと第２ダミー領域ＤＲ２について示しており、特に画素領域ＰＸＲに関してはアクティブエリアＡＡを図示している。第１ダミー領域ＤＲ１は、例えばアクティブエリアＡＡと同様の方法で形成可能であるので、図示及び説明は省略する。

まず、図５Ａに示すように、基板２０上に、既知の方法によりＴＦＴ３０及び３０Ｄ、並びにゲート絶縁膜３５及び３５Ｄが形成される。

次に図５Ｂに示すように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化ケイ素（ＳｉＯ_２）を含む第１絶縁膜３６を形成する。そして、例えば、フォトリソグラフィ法及びドライエッチング法によって、第１絶縁膜３６をパターニングする。これにより、ソース電極３３及び３３Ｄ並びにドレイン電極３４の上に開口を有する第１絶縁膜３６が形成される。引き続き、例えばスリットコート法により、アクリル系樹脂、シロキサン系樹脂またはポリイミド系樹脂を含む第２絶縁膜３７を形成する。そして、例えば、フォトリソグラフィ法及びドライエッチング法を用いて、第２絶縁膜３７をパターニングする。これにより、上面視（ＸＹ平面）で第１絶縁膜３６の開口と重なる第２絶縁膜３７の開口が形成され、これらの開口からなるコンタクトホールＣＨ３、ＣＨ５、及びＣＨ２０が形成される。

次に図５Ｃに示すように、例えばスパッタリング法を用いて、チタン（Ｔｉ）、アルミニウム（Ａｌ）、及びチタン（Ｔｉ）を順に積層した金属層を成膜し、フォトリソグラフィ法及び例えばウェットエッチング法によって、金属膜をパターニングする。これにより、第２絶縁膜３７上に、それぞれコンタクトホールＣＨ３、ＣＨ５、及びＣＨ２０を埋め込む電極３８、３９、及び６０が形成される。引き続き、第２絶縁膜３７上に、電極３８、３９、及び６０を被覆するようにして、例えば、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の無機絶縁材料を含む無機絶縁膜により、第３絶縁膜５０が形成される。そして、例えば、フォトリソグラフィ法及びドライエッチング法を用いて、第３絶縁膜５０をパターニングする。これにより、上面視で第１カソード電極３８を露出させる開口が形成される。

次に図５Ｄに示すように、第３絶縁膜５０及び第１カソード電極３８上に、例えばスパッタリング法を用いて、例えばチタン（Ｔｉ）を含む第２カソード電極４３が形成される。次に、第２カソード電極４３上に、例えばプラズマＣＶＤ法を用いて、ｎ型半導体層４５Ａ１、ｉ型半導体層４５Ａ２、及びｐ型半導体層４５Ａ３が順次形成される。引き続き、ｐ型半導体層４５Ａ３上に、例えばスパッタリング法を用いてＩＴＯを含むアノード電極４４が形成される。

次に図５Ｅに示すように、例えばフォトリソグラフィ法およびドライエッチング法を用いて、アノード電極４４をパターニングする。引き続き、例えばフォトリソグラフィ法及びドライエッチング法を用いて、第２カソード電極４３、ｎ型半導体層４５Ａ１、ｉ型半導体層４５Ａ２、及びｐ型半導体層４５Ａ３をパターニングする。これにより、上面視で第１カソード電極３８と重なる領域に、光電変換層４５が形成される。またこの結果、第２ダミー領域ＤＲ２においては、第２カソード電極４３、ｎ型半導体層４５Ａ１、ｉ型半導体層４５Ａ２、ｐ型半導体層４５Ａ３、及びアノード電極４４が除去される。

次に図５Ｆに示すように、光電変換層４５、アノード電極４４、及び第３絶縁膜５０上に、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）等の無機絶縁材料を含む第４絶縁膜５１が形成される。そして、例えばフォトリソグラフィ法及びドライエッチング法を用いて、第４絶縁膜５１及び第３絶縁膜５０をパターニングする。これにより、上面視で電極４４、３９、及び６０を露出させる開口が形成される。引き続き、例えばスリットコート法を用いて、アクリル系樹脂、シロキサン系樹脂、またはポリイミド系樹脂を含む第５絶縁膜５２が形成される。そして、例えばフォトリソグラフィ法とドライエッチング法を用いて、第５絶縁膜５２をパターニングする。これにより、上面視で第４絶縁膜５１の開口と重なる第５絶縁膜５２の開口が形成され、これらの開口によりコンタクトホールＣＨ４、ＣＨ６、及びＣＨ２１が形成される。

次に図５Ｇに示すように、コンタクトホールＣＨ４を埋め込むようにして、第５絶縁膜５２上に、例えばスパッタリング法を用いて、チタン（Ｔｉ）、アルミニウム（Ａｌ）、及びチタン（Ｔｉ）を順に積層した多層金属膜５３及びＩＴＯを含む透明導電膜５４が形成される。また同様にして、コンタクトホールＣＨ６を埋め込むようにして、第５絶縁膜５２上に、例えばスパッタリング法を用いて、チタン（Ｔｉ）、アルミニウム（Ａｌ）、及びチタン（Ｔｉ）を順に積層した多層金属膜５５及びＩＴＯを含む透明導電膜５６が形成される。更に同様に、コンタクトホールＣＨ２１を埋め込むようにして、第５絶縁膜５２上に、例えばスパッタリング法を用いて、チタン（Ｔｉ）、アルミニウム（Ａｌ）、及びチタン（Ｔｉ）を順に積層した多層金属膜６１及びＩＴＯを含む透明導電膜６２が形成される。なお、多層金属膜５３、５５、及び６１は同一工程で同一材料により形成されて良く、また透明導電膜５４、５６、及び６２も同一工程で同一材料により形成されて良い。そして、図５Ｇに示すように、例えばフォトリソグラフィ法及び例えばウェットエッチング法によって、多層金属膜５３、５５、及び６１、並びに透明導電膜５４、５６、及び６２がパターニングされる。これにより、第５絶縁膜５２上に、それぞれコンタクトホールＣＨ４、ＣＨ６、及びＣＨ２１を埋め込む配線２３、２２、及び外部接続端子ＰＡＤ２が形成される。外部接続端子ＰＡＤ２は、Ｘ軸方向において、ダミー画素ＤＰＸ２とオーバーラップするようにして形成される。なお、外部接続端子ＰＡＤ１及びＰＡＤ３もまた、外部接続端子ＰＡＤ２と同一工程及び同一材料により形成されてもよい。

その後は、第５絶縁膜５２上に、配線２３、２２、及び外部接続端子ＰＡＤ１、ＰＡＤ２、及びＰＡＤ３を被覆するようにして第６絶縁膜５７及び第７絶縁膜５８が形成される。そして、例えばフォトリソグラフィ法とドライエッチング法により、外部接続端子ＰＡＤ１、ＰＡＤ２、及びＰＡＤ３が露出されて、図４Ａ乃至図４Ｄに示す構成が完成する。

＜第２実施形態＞
次に、第２実施形態について説明する。第１実施形態では、平坦化膜として２層の絶縁膜３７及び５２を用いる場合について説明したが、本実施形態は、１層の平坦化膜を用いて上記第１実施形態を実現するものである。以下では、第１実施形態と異なる点について説明する。

図６Ａは、本実施形態に係る画素ＰＸの光電変換素子４０付近の構成を示す部分上面図（ＸＹ平面）であり、第１実施形態で説明した図４Ａに相当する。図６Ａに示すように、本実施形態のＴＦＴ３０および光電変換素子４０は、第１実施形態と同様に、上面視でゲート配線２１およびデータ配線２２に囲まれた領域に設けられている。本実施形態が第１実施形態と異なる点は、上面視でＴＦＴ３０と光電変換素子４０（特に光電変換層４５）とがオーバーラップしない点にある。換言すれば、図４Ａにおいて、ＴＦＴ３０とオーバーラップする領域における光電変換素子４０が除去された構成を有している。その他の構成は、第１実施形態と同様である。また、ダミー画素ＤＰＸ１の平面構成は図６Ａと同様であり、ダミー画素ＤＰＸ２の平面構成は図４Ｃと同様であるので、説明は省略する。

図６Ｂは、図６Ａにおける６Ｂ－６Ｂ線に沿った断面図である。以下では、第１実施形態で説明した図４Ｂと異なる点についてのみ説明する。図示するように、ＴＦＴ３０及びゲート絶縁膜３５上には第１絶縁膜３６が形成されている。そして第１絶縁膜３６には、図４Ｂと同様に、ソース電極３３及びドレイン電極３４に達する開口部が形成されている。また、ソース電極３３に達する開口部内及び第１絶縁膜３６上には、第１ソース電極７０が形成され、ドレイン電極３４に達する開口部内及び第１絶縁膜３６上には、第１カソード電極７１が形成されている。第１カソード電極７１は、第１実施形態で説明した図４Ｂにおける、第２絶縁膜３７上の第１カソード電極７１に対応し、例えば第１絶縁膜３６上において、ＸＹ平面における矩形形状に形成される。

上記の第１カソード電極７１及び第１ソース電極７０は、例えば同一材料を用いて同一工程にて同一層に形成されてもよい。第１カソード電極７１及び第１ソース電極７０は、例えば、基板２０側（下層側）から順に、チタン（Ｔｉ）を含む金属膜と、アルミニウム（Ａｌ）を含む金属膜と、チタン（Ｔｉ）を含む金属膜とが積層された３層構造を有する。ただし、本実施形態において、これらの材料に限定されるものではない。

そして、上記第１カソード電極７１及び第１ソース電極７０を被覆するようにして、第１絶縁膜３６上には、第１実施形態と同様に第３絶縁膜５０が設けられている。第３絶縁膜５０は、第１カソード電極７１及び第１ソース電極７０の端部を覆い、第１カソード電極７１及び第１ソース電極７０の中央部分に開口部を有する。

第１カソード電極７１上には、第１実施形態と同様にして、第２カソード電極４３、アノード電極４４、及び第２カソード電極４３とアノード電極４４との間に設けられた光電変換層４５が形成される。更に、光電変換層４５、アノード電極４４、及び第３絶縁膜５０上には第４絶縁膜５１が形成される。そして、第４絶縁膜５１上には、第５絶縁膜５２が形成されている。

そして、第１ソース電極７０及びアノード電極４４に達するコンタクトホールＣＨ２及びＣＨ４が第５絶縁膜５２、第４絶縁膜５１、及び第３絶縁膜５０に形成される。その他の構成は、第１実施形態と同様であるので説明は省略する。

ダミー画素ＤＰＸ１の構成は、上記図６Ａ及び図６Ｂを用いて説明した画素ＰＸと同様であるので説明は省略する。よって、次にダミー画素ＤＰＸ２の構成について説明する。また、ダミー画素ＤＰＸ２の平面構成は上記図４Ｃの通りであるので、この説明も省略する。図６Ｃは、本実施形態に係るダミー領域ＤＲ２の断面図であり、第１実施形態で説明した図４Ｄに対応する。本実施形態に係るダミー領域ＤＲ２の構成が第１実施形態と異なる点は、以下の点である。
・第１絶縁膜３６上に第３絶縁膜５０が形成され、第３絶縁膜５０上に第４絶縁膜５１が形成され、第４絶縁膜５１上に第５絶縁膜５２が形成される。
・第１絶縁膜３６上に、ソース電極３３Ｄに接する金属膜７４が形成され、第５絶縁膜５２に金属膜７４に達するコンタクトホールＣＨ３０が形成され、ＣＨ３０を埋め込むようにして、多層金属膜６１及び透明導電膜６２を含む外部接続端子ＰＡＤ２が形成される。なお、金属膜７４は、例えば、図６Ｂで説明した第１ソース電極７０と同一材料、同一行程、及び同一層に形成される。

上記のように、第１実施形態で説明した構成は、平坦膜が１層の場合にも適用できる。また本構成によれば、平坦膜を１層にすることで、製造プロセスを簡略化できる。

＜第３実施形態＞
次に第３実施形態について説明する。本実施形態は、上記第１実施形態で説明した構成において、更にＥＳＤ（Electro-Static Discharge）素子を設けた構成に関する。以下では、第１実施形態と異なる点についてのみ説明する。

図７は、本実施形態に係る光電変換装置１０の概略構成を示す平面図であり、第１実施形態で説明した図２Ｂに対応する。図示するように本例であると、図２Ｂの構成において、ダミーのデータ配線２２が、第２ダミー領域ＤＲ２内にも設けられている。すなわち、Ｙ方向に沿って設けられたダミーのデータ配線２２は、同一列にあるダミー画素ＤＰＸ２のＴＦＴ３０Ｄのソースに接続されている。また、画素領域ＰＸＲ内のデータ配線２２も、画素領域ＰＸＲ内部だけでなく、第２ダミー領域ＤＲ２まで引き出されており、対応するダミー画素ＤＰＸ２のＴＦＴ３０Ｄのソースに接続されている。更に、画素領域ＰＸＲ内を通過するゲート配線２１は、第１ダミー領域ＤＲ１内のダミー画素ＤＰＸ１のゲートに接続されている。そして光電変換装置１０は、第２ダミー領域ＤＲ２の外側に保護領域ＥＲを備えている。なお、図７では、保護領域ＥＲはＸ方向及びＹ方向において第２ダミー領域ＤＲ２の一方にのみ隣接するように設けられているが、第２ダミー領域ＤＲ２の周囲を取り囲むように設けられてもよい。

保護領域ＥＲは、複数のＥＳＤ素子１００Ａ及び１００Ｂを備えている。ＥＳＤ素子１００Ａは隣接するゲート配線２１間に設けられ、ＥＳＤ素子１００Ｂは各データ配線２２に設けられている。ＥＳＤ素子１００Ａは、例えば２つのＴＦＴ１０１Ａ及び１０１Ｂを備えている。ＴＦＴ１０１Ａ及び１０１Ｂは並列接続されている。すなわちＴＦＴ１０１Ａは、ソースとドレインの一方がＴＦＴ１０１Ａのゲート及び一方のゲート配線２１に接続され、更にＴＦＴ１０１Ｂのソースとドレインの一方に接続されている。またＴＦＴ１０１Ｂは、ソースとドレインの他方がＴＦＴ１０１Ｂのゲート及び他方のゲート配線２１に接続され、更にＴＦＴ１０１Ａのソースとドレインの他方に接続されている。

ＥＳＤ素子１００Ｂは、例えば６つのＴＦＴ１０１Ｃを備えている。これらのＴＦＴ１０１Ｃは、データ配線２２とグランド配線２４との間に直列接続され、ゲートはグランド配線２４に共通に接続されている。なお、ＥＳＤ素子１００Ａ及び１００Ｂの回路構成は図７に示すもの限定されず、静電気からの画素領域ＰＸＲを保護できる構成であればよい。

図８は、第２ダミー領域ＤＲ２及び保護領域ＥＲの断面図であり、第１実施形態で説明した図４Ｄに対応する。図８では、保護領域ＥＲに関しては１つのＴＦＴ１０１Ａのみを図示しているが、ＴＦＴ１０１Ｂ及び１０１Ｃも同様の構成を有している。

図示するように、ＴＦＴ１０１Ａは、ゲート電極３１Ｅ、半導体層３２Ｅ、ソース電極３３Ｅ、及びドレイン電極３４Ｅを含む。ゲート電極３１Ｅ、ソース電極３３Ｅ、及びドレイン電極３４Ｅは、それぞれＴＦＴ１０１Ａの形成に用いられる金属膜であり、例えばＴＦＴ３０のゲート電極３１、ソース電極３３、及びドレイン電極３４と同一工程、同一材料、同一層に形成されてもよい。

ＴＦＴ１０１Ａは、ＴＦＴ３０及び３０Ｄと同様に、基板２０上にゲート電極３１Ｅが形成され、ゲート電極３１Ｅ上にゲート絶縁膜３５Ｅが形成されている。ゲート絶縁膜３５Ｅは、ゲート絶縁膜３５及び３５Ｅと同一工程、同一材料、及び同一層に形成されてもよい。ゲート絶縁膜３５Ｅ及び半導体層３２Ｅ上には、ソース電極３３Ｅ及びドレイン電極３４Ｅが形成されている。そして、図８の例では、ドレイン電極３４Ｅがゲート電極３１Ｅに接続されている。そして、半導体層３２Ｅ、ソース電極３３Ｅ、及びドレイン電極３４Ｅ上には、第１絶縁膜３６が形成されている。その他の構成は、第１実施形態で説明した図４Ｄの通りである。なお、図８の例では外部接続端子ＰＡＤ２がダミー画素ＤＰＸ２だけでなくＥＳＤ素子１００ＡにもＸ方向でオーバーラップするように形成されている。しかし、外部接続端子ＰＡＤ２はＥＳＤ素子１００Ａとオーバーラップしない場合であってもよい。あるいは逆に、ダミー画素ＤＰＸ２とはオーバーラップすることなくＥＳＤ素子１００Ａとオーバーラップするように形成されてもよい。また図８ではコンタクトホールＣＨ２０が第１ダミー領域ＤＲ１と第２ダミー領域ＤＲ２との間に設けられる例について示しているが、例えば第２ダミー領域ＤＲ２と保護領域ＥＲとの間に設けられてもよいし、または保護領域ＥＲ内に設けられてもよい。上記は、ＥＳＤ素子１００Ｂ及び１００Ｃ並びに外部接続端子ＰＡＤ１及びＰＡＤ３についても同様である。

上記のように、本実施形態に係る構成によれば、外部接続端子ＰＡＤを第２ダミー領域ＤＲ２及び／または保護領域ＥＲ上に形成することで、ＥＳＤ素子１００Ａ及び１００Ｂをダミー画素ＤＰＸ２と隣接して形成することができる。したがって、ＴＦＴ１０１Ａ及び１０１ＢをＴＦＴ３０及び３０Ｄと略同一のパターンで形成できる。換言すれば、外部接続端子ＰＡＤがＴＦＴ３０ＤとＴＦＴ１０１Ａ及び１０１Ｂとの間に配置されることによるＴＦＴ１０１Ａ及び１０１Ｂの孤立化を抑制し、マイクロローディング効果によるＴＦＴ１０１Ａ及び１０１Ｂの形状ばらつきを抑制できる。なお、上記実施形態は、第１実施形態で説明した構成において保護領域ＥＲを設けた例について説明したが、第２実施形態にも適用可能である。

＜変形例等＞
以上、第１乃至第３実施形態について説明したが、実施形態は上記説明したものに限定されない。

例えば、第２ダミー領域ＤＲ２上の外部接続端子ＰＡＤには種々の配置例があり得る。これらの例につき、図９Ａ乃至図９Ｄを用いて説明する。図９Ａ乃至図９Ｄは、上記実施形態の変形例に係る外部接続端子ＰＡＤの配置例について示している。なお図９Ａ乃至図９Ｄでは、説明の簡単化のため、ＸＹ平面における第２ダミー画素ＤＰＸ２、ゲート配線２１、データ配線２２、及び外部接続端子ＰＡＤ１のみを示している。

まず図９Ａに示すように、外部接続端子ＰＡＤ１は、Ｘ方向に沿って複数のダミー画素ＤＰＸ２にまたがるように設けられてもよい。図９Ａの例であると、外部接続端子ＰＡＤ１は、２つのダミー画素ＤＰＸ２にまたがるように設けられているが、３つ以上のダミー画素ＤＰＸ２にまたがるように設けられてもよいし、１つのダミー画素ＤＰＸ２上に設けられてもよい。このことは、図９Ｂ乃至図９Ｄについても同様である。また図９Ａの例であると、外部接続端子ＰＡＤ１のＹ方向における幅はダミー画素ＤＰＸ２のＹ方向における幅以下であり、Ｙ方向において外部接続端子ＰＡＤ１はダミー画素ＤＰＸ２と完全にオーバーラップしている。また図９Ｂの例では、図９Ａにおいて、ダミー画素ＤＰＸ２と外部接続端子ＰＡＤ１の位置がＹ方向においてずれており、外部接続端子ＰＡＤ１の一部領域は、Ｙ方向で隣接するダミー画素ＤＰＸ２間の領域に位置している。この際、外部接続端子ＰＡＤ１の一部領域はゲート配線２１とオーバーラップしてもよい。図９Ｃの例では、図９Ｂにおいてダミー画素ＤＰＸ２と外部接続端子ＰＡＤ１の位置がＹ方向において完全にずれており、外部接続端子ＰＡＤ１の全領域が、Ｙ方向で隣接するダミー画素ＤＰＸ２間の領域に位置している。すなわち図９Ｃの例であると、Ｚ方向においてダミー画素ＤＰＸ２と外部接続端子ＰＡＤ１とはオーバーラップしない。そしてこの場合、外部接続端子ＰＡＤ１はゲート配線２１とオーバーラップしてもよい。更に図９Ｄの例では、図９Ｂの例において、Ｙ方向で隣接する２つのダミー画素ＤＰＸ２にまたがるように設けられてもよい。この場合には、外部接続端子ＰＡＤ１は、２つのダミー画素ＤＰＸ２だけでなくゲート配線２１ともオーバーラップする。上記の例は、外部接続端子ＰＡＤ２及びＰＡＤ３についても同様であり、上記説明においてＸ方向をＹ方向に読み替え、Ｙ方向をＸ方向に読み替え、ゲート配線２１をデータ配線２２またはバイアス配線２３に読み替えればよい。なお、ダミー画素ＤＰＸ２は、図４Ｃで説明した隣接する２本のゲート配線２１と隣接する２本のデータ配線２２とで形成される矩形の領域と定義でき、外部接続端子ＰＡＤは必ずしもＴＦＴ３０Ｄとオーバーラップする必要はなく、上記矩形の領域とオーバーラップすればよい。もちろん、前述のように外部接続端子ＰＡＤ１、ＰＡＤ２、及びＰＡＤ３は、第２ダミー領域ＤＲ２及び／または保護領域ＥＲ内に設けられてもよく、保護領域ＥＲ内に設けられる場合も上記配置方法が適用できる。

上記実施形態では、光電変換装置１０はＸ線撮像装置１に用いられる場合を例に説明した。しかしながら、光電変換装置１０は、イメージセンサ等の他の製品に用いられてもよい。また、光電変換装置１０上には、シンチレータ３の他に、カラーフィルタ等の光学機能を備える部材が設けられてもよい。

また、上記実施形態では、光電変換装置１０が、シンチレーション光に基づいて画像を形成する例について説明した。しかしながら、本発明の光電変換装置１０は、可視光等の他の光に基づいて画像を形成する場合においても適用できる。

また、上記実施形態では、光電変換素子４０の光電変換層４５は、基板２０側から順に積層された、ｎ型半導体層４５Ａ１と、ｉ型半導体層４５Ａ２と、ｐ型半導体層４５Ａ３と、を含む場合について説明した。しかしながら、光電変換層４５は、基板２０側から順に積層された、ｐ型半導体層４５Ａ３と、ｉ型半導体層４５Ａ２と、ｎ型半導体層４５Ａ１と、を含む場合であってもよい。すなわち、ｎ型半導体層４５Ａ１とｐ型半導体層４５Ａ３との間にｉ型半導体層４５Ａ２が位置する構成であればよい。

また、上記実施形態に係る光電変換層４５は、積層されたｎ型のアモルファスシリコンを含むｎ型半導体層４５Ａ１、ｉ型のアモルファスシリコンを含むｉ型半導体層４５Ａ２およびｐ型のアモルファスシリコンを含むｐ型半導体層４５Ａ３を含む。しかしながら、光電変換層４５はこれに限られない。本実施形態の光電変換層４５は、例えば有機半導体材料等によって形成されてもよい。

また、上記実施形態において、第１絶縁膜３６、第３絶縁膜５０、及び第４絶縁膜５１、及び第６絶縁膜５７の各保護層は、酸化ケイ素（ＳｉＯ_ｘ）を含む無機絶縁膜を有する例について、説明した。しかしながら、本発明における各保護層の構成は、これに限られない。各保護層は、窒化ケイ素（ＳｉＮ_ｘ）を含む無機絶縁膜に替えて、例えば、酸化ケイ素（ＳｉＯ_ｘ）、酸化窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮ_ｘＯ_ｙ）（ｘ＞ｙ）、酸化アルミニウム（Ａｌ_ｘＯ_ｙ）等を含む無機絶縁膜を有してもよい。

また、各保護層は、上記無機絶縁膜に替えて、例えば、酸化チタン（ＴｉＯ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、酸化モリブデンニオブ（ＭｏＮｂＯ）、窒化モリブデンニオブ（ＭｏＮｂＮ）、モリブデンニオブ（ＭｏＮｂ）、タングステン（Ｗ）、タンタル（Ｔａ）等によって形成される層を含んでもよい。Ｉｎ－Ｚｎ－ＯまたはＩｎ－Ｇａ－Ｚｎ－Ｏ等の透明導電膜によって形成される層を含んでもよい。

また、上記の実施形態や変形例に登場した各要素を、矛盾が生じない範囲で、適宜に組み合わせてもよい。

１…Ｘ線撮像装置、２…Ｘ線源、３…シンチレータ、１０…光電変換装置、２０…基板、２１…ゲート配線、２２…データ配線、２３…バイアス配線、３０、３０Ｄ、１０１Ａ、１０１Ｂ、１０１Ｃ…ＴＦＴ、３１、３１Ｄ、３１Ｅ…ゲート電極、３２、３２Ｄ、３２Ｅ…半導体層、３３、３３Ｄ、３３Ｅ、７０…ソース電極、３４、３４Ｄ、３４Ｅ…ドレイン電極、３５、３５Ｅ…ゲート絶縁膜、３６、３７、５０、５１、５２、５７、５８…絶縁膜、３８、４３、７１…カソード電極、３９…ソース電極、４０…光電変換素子、４１…抵抗素子、４２…キャパシタ素子、４４…アノード電極、４５…光電変換層、４５Ａ１、４５Ａ２、４５Ａ３…半導体層、５３、５５、６１…多層金属膜、５４、５６、６２…透明導電膜、６０…電極、１００Ａ、１００Ｂ…ＥＳＤ素子

Claims (19)

1. 基板の第１領域上に設けられた第１トランジスタと、
   前記基板の前記第１領域上に設けられ、前記第１トランジスタに電気的に接続された第１光電変換素子と、
   前記基板の第２領域上に設けられた第２トランジスタと、
   前記基板上に設けられ、前記第１トランジスタ、前記第１光電変換素子、及び前記第２トランジスタを被覆する絶縁層と、
   前記絶縁層上に設けられ、前記第１トランジスタと前記第１光電変換素子のいずれかに電気的に接続され、外部と接続可能な第１端子と
   を具備し、前記第２トランジスタは、前記第１トランジスタのダミートランジスタである光電変換装置。
2. 前記第１端子は、前記第２領域内における前記絶縁層上に設けられる、請求項１記載の光電変換装置。
3. 前記第１端子は、平面視において前記第２トランジスタとオーバーラップする、請求項１記載の光電変換装置。
4. 前記第１端子は前記第１トランジスタのゲートに電気的に接続され、前記第２トランジスタのゲートは電気的にフローティングとされる、請求項１記載の光電変換装置。
5. 前記第１端子は前記第１トランジスタのソースまたはドレインに電気的に接続される、請求項１記載の光電変換装置。
6. 前記第２領域は、前記第１領域の周囲を取り囲む、請求項１記載の光電変換装置。
7. 前記基板の第３領域上に設けられた第３トランジスタと、前記第３トランジスタに電気的に接続された第２光電変換素子と更に備え、
   前記第３トランジスタは、前記第１トランジスタのダミートランジスタであり、
   前記第２光電変換素子は、前記第１光電変換素子のダミー素子であり、
   前記第３トランジスタのゲートは、前記第１端子に電気的に接続されず、
   前記第３領域は、前記第１領域と第２領域との間において、前記第１領域を取り囲む、請求項６記載の光電変換装置。
8. 前記第１領域は、入射した光に応じて電荷を発生させ、該電荷に応じた電圧を外部へ出力するアクティブ領域であり、
   前記第２領域及び前記第３領域は、前記アクティブ領域のダミー領域である、請求項７記載の光電変換装置。
9. 前記絶縁層は、前記基板上に設けられた第１絶縁層と、前記第１絶縁層上に設けられた第２絶縁層とを含み、
   前記第１端子は、前記第２絶縁層上に設けられる、請求項１記載の光電変換装置。
10. 前記基板の第３領域上に設けられたＥＳＤ（Electro-Static Discharge）素子を更に備え、
    前記第３領域は前記第２領域に隣接する、請求項１記載の光電変換装置。
11. 前記第１光電変換素子は、ｎ型半導体層と、ｐ型半導体層と、前記ｎ型半導体層と前記ｐ型半導体層との間に設けられたｉ型半導体層と、を含む、請求項１に記載の光電変換装置。
12. 前記ｎ型半導体層は前記ｉ型半導体層上に設けられ、前記ｉ型半導体層は前記ｐ型半導体層上に設けられる、請求項１１に記載の光電変換装置。
13. 前記ｐ型半導体層は前記ｉ型半導体層上に設けられ、前記ｉ型半導体層は前記ｎ型半導体層上に設けられる、請求項１１に記載の光電変換装置。
14. 前記第１トランジスタは、酸化物半導体層と、前記酸化物半導体層上にゲート絶縁膜を介して設けられたゲート電極とを備えた酸化物半導体ＴＦＴ（Thin Film Transistor）である、請求項１１記載の光電変換装置。
15. 前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１４記載の光電変換装置。
16. 請求項１記載の光電変換装置と、
    前記光電変換装置上に設けられ、入射したＸ線をシンチレーション光に変換するシンチレータと
    を具備するＸ線撮像装置。
17. 前記シンチレーション光は、前記第１領域において電荷に変換され、該電荷に応じた電圧が前記第１端子を介して外部へ出力される、請求項１６記載のＸ線撮像装置。
18. 前記第２領域は光電変換素子を有さず、
    前記シンチレータで得られ、且つ前記第２領域に入射した前記シンチレーション光は電荷に変換されない、請求項１７記載のＸ線撮像装置。
19. 請求項７記載の光電変換装置と、
    前記光電変換装置上に設けられ、入射したＸ線をシンチレーション光に変換するシンチレータと
    を具備し、前記第２光電変換素子で発生された信号は、外部へ出力されない、Ｘ線撮像装置。

Images