KR20190026311A - 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 별도의 공정의 추가 없이도 엑스레이에 의한 박막 트랜지스터의 손상을 저감하여 엑스레이 검출기의 오작동을 최소화할 수 있는 엑스레이 검출기용 어레이 기판과 엑스레이 검출기 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이를 위해 본 발명에 따른 엑스레이 검출기용 어레이 기판은 제1 핀층을 포함하는 핀 다이오드와 이격되어 박막 트랜지스터 상부에 제2 핀층을 배치하여 엑스레이에 의한 손상을 저감하고, 제1 핀층과 제2 핀층을 동일한 공정으로 형성함으로써 공정 효율을 극대화할 수 있다.

Description

엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법 {ARRAY SUBSTRATE FOR X-RAY DETECTOR, X-RAY DETECTOR INCLUDING THE SAME AND THE MANUFACTURING METHOD THEREOF}
본 발명은 추가적인 공정 없이 박막 트랜지스터 소자의 손상을 저감할 수 있는 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법에 대한 것이다.
최근 기술의 발전에 따라 박막 트랜지스터(Thin Film Transistor)를 이용한 엑스레이 검출기(Digital X-ray Detector)가 개발되어 주로 의학용으로 많이 사용되고 있다. 엑스레이 검출기는 물체에 투과된 엑스레이의 투과량을 검출하여, 물체의 내부 상태를 디스플레이를 통해서 외부로 표시하는 장치를 말한다.
일반적으로 엑스레이 검출기는 직접(direct) 방식과 간접(indirect) 방식으로 나뉘게 되며, 크기나 해상도에 따라서 보통 수 천, 수 만개 이상의 화소를 갖도록 형성된다. 도 1은 간접 방식을 취하는 종래의 엑스레이 검출기에 있어서 하나의 화소에 대응되는 부분에 대한 개략적인 단면도이다.
일반적으로 간접 방식의 엑스레이 검출기(1)는 기판(10) 상에 배치된 박막 트랜지스터(20)와 박막 트랜지스터(20)와 연결된 핀 다이오드(30) 및 핀 다이오드(30) 상부에 배치된 신틸레이터(50, Scintillator)를 포함한다.
엑스레이 검출기에 엑스레이가 조사되면 신틸레이터(50)에서는 조사된 엑스레이를 가시광선 영역의 광으로 변환하여 하부의 핀 다이오드(30)로 전달하게 된다. 핀 다이오드(30)는 하부 전극(31), 핀 층(33) 및 상부 전극(35)을 포함하도록 구성된다.
핀 다이오드(30)의 상부 전극(35)은 보호층(40)에 형성된 컨택홀(41)을 통해서 바이어스 전극(45)과 연결되고, 바이어스 전극(45)은 핀 다이오드(30)에 전원전압을 인가한다.
핀 다이오드(30)로 전달된 가시광선 영역의 광은 핀 층(33)에서 다시 전자 신호로 변환된다. 변환된 전자 신호는 핀 다이오드(30)의 하부 전극(31)과 연결된 박막 트랜지스터(20)를 거쳐서 영상 신호로 표시 장치에 표시 된다.
박막 트랜지스터(20)는 게이트 전극(21), 반도체층(23), 소스 전극(25), 드레인 전극(27)을 포함하는데, 박막 트랜지스터(20), 특히 반도체층(23)이 엑스레이에 의한 손상에 매우 취약한 문제점이 있었다. 박막 트랜지스터(20)가 손상되는 경우 엑스레이 검출기(1)의 오작동으로까지 이어질 수 있기 때문에 이를 최소화할 수 있는 방법이 강구되어 왔다.
박막 트랜지스터(20)를 덮고 있는 보호층(40)도 엑스레이에 대한 차폐 및 흡수 효과가 있기는 하지만 효과가 제한적이며, 차폐 및 흡수 효과를 증가시키기 위해서는 보호층(40)의 두께를 두껍게 해야 하고, 이에 따라 엑스레이 검출기(1)의 전체 두께도 두꺼워질 수 밖에 없는 또 다른 문제점이 발생하였다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 엑스레이에 의한 박막 트랜지스터의 손상을 저감하여 엑스레이 검출기의 오작동을 최소화할 수 있는 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 목적으로 한다.
또한 본 발명은 엑스레이 검출기의 두께를 최소화하면서도 엑스레이 차폐 및 흡수 효과가 뛰어난 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기를 제공하는 것을 또 다른 목적으로 한다.
아울러 본 발명은 별도의 추가적인 공정 없이도 엑스레이에 의한 박막 트랜지스터의 손상을 최소화할 수 있어 공정 효율을 극대화할 수 있는 엑스레이 검출기용 어레이 기판과 엑스레이 검출기 및 그 제조 방법을 제공하는 것을 또 다른 목적으로 한다.
본 발명은 상기의 목적을 달성하기 위하여 다음과 같은 엑스레이 검출기용 어레이 기판과 이를 포함하는 엑스레이 검출기 및 그 제조 방법을 제공한다.
본 발명에 따른 엑스레이 검출기용 어레이 기판은, 베이스 기판, 베이스 기판 상에 배치된 박막 트랜지스터, 박막 트랜지스터와 연결된 하부 전극, 하부 전극 상에 배치된 제1 핀(PIN)층 및 제1 핀층 상에 배치된 상부 전극을 포함하는 핀 다이오드, 핀 다이오드와 이격되어 박막 트랜지스터 상부에 배치된 제2 핀층 및 상부 전극과 연결된 바이어스 전극을 포함할 수 있다. 또한 본 발명에 따른 엑스레이 검출기는 상기 어레이 기판과 어레이 기판 상에 배치된 신틸레이터를 포함할 수 있다.
이 때 제2 핀층은 제1 핀 다이오드와 이격되고 반도체층 또는 게이트 전극을 덮도록 배치되어 엑스레이에 의해 박막 트랜지스터가 손상되는 것을 최소화해 줄 수 있다.
또한 본 발명에 따른 엑스레이 검출기용 어레이 기판의 제조 방법은 베이스 기판을 마련하는 단계, 베이스 기판 상에 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터를 덮도록 제1 보호층을 형성하는 단계, 제1 보호층에 제2 컨택홀을 형성하여, 제2 컨택홀을 통해 제1 보호층과 연결되는 하부 전극을 형성하는 단계, 제1 보호층 및 하부 전극을 덮도록 핀막을 형성하는 단계, 화소 전극에 대응되도록 핀막 상에 상부 전극을 형성하는 단계 및 핀막을 식각하여 박막 트랜지스터에 대응되는 제2 핀층과 하부 전극에 대응되는 제1 핀층을 형성하되, 제2 핀층과 제1 핀층은 서로 이격되도록 형성하는 단계를 포함할 수 있다.
이 때 제2 핀층은 제1 핀층이 형성될 때와 동일한 물질로 동일한 공정에 의해서 형성이 되는 바, 제2 핀층의 추가를 위한 별도의 공정 추가 없이도 제2 핀층을 형성할 수 있어 공정상의 효율을 극대화하면서 박막 트랜지스터의 손상을 최소화할 수 있다.
본 발명에 따르면 엑스레이에 의한 박막 트랜지스터의 손상을 최소화하여 엑스레이 검출기의 오작동을 최소화할 수 있는 효과가 있다.
또한 본 발명에 따르면 엑스레이 검출기의 두께를 두껍게 하지 않고도 엑스레이에 의한 박막 트랜지스터의 손상을 최소화할 수 있는 또 다른 효과가 있다.
또한 본 발명에 따르면 핀 다이오드에 의한 기생 캐패시터의 발생을 최소화할 수 있는 또 다른 효과가 있다.
아울러 본 발명에 따르면 종래의 공정과 비교 했을 때 별도의 추가적인 공정이 없이도 엑스레이를 차폐 및 흡수해주는 별도의 핀층을 형성할 수 있는 바 공정의 효율을 극대화할 수 있는 또 다른 효과가 있다.
도 1은 종래의 엑스레이 검출기의 개략적인 단면도이다.
도 2는 엑스레이 검출기의 개략적인 평면도이다.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 평면도이다.
도 4은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 단면도이다.
도 5 내지 도 7은 본 발명에 따른 핀 다이오드의 다양한 실시예에 대한 단면도와 전압- 전류 특성에 대한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법에 대한 단면도이다.
도 9는 엑스레이 검출기에 엑스레이를 조사한 경우에 있어서 실시예와 비교예에 대한 전압-전류 특성에 대한 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 기재의 "상부 (또는 하부)" 또는 기재의 "상 (또는 하)"에 임의의 구성이 구비 또는 배치된다는 것은, 임의의 구성이 상기 기재의 상면 (또는 하면)에 접하여 구비 또는 배치되는 것을 의미할 뿐만 아니라, 상기 기재와 기재 상에 (또는 하에) 구비 또는 배치된 임의의 구성 사이에 다른 구성을 포함하지 않는 것으로 한정하는 것은 아니다.
어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 2는 엑스레이 검출기의 개략적인 평면도이다. 엑스레이 검출기는 박막 트랜지스터 어레이(200), 게이트 구동부(210), 바이어스 구동부(220), 리드아웃(230, read-out) 회로부가 포함하도록 구성될 수 있다.
박막 트랜지스터 어레이(200)는 일 방향으로 배열된 게이트 라인들(GL)과 게이트 라인들(GL)과 수직 방향으로 교차되어 일 방향으로 배열된 데이터 라인들(DL)에 의해 셀 영역이 정의되는 다수의 광 감지 화소들(SP)을 포함한다.
게이트 구동부(210)는 게이트 라인(GL)들을 통해 박막 트랜지스터들을 턴 온(turn on)할 수 있는 전압 레벨을 갖는 게이트 신호들을 순차적으로 출력하고, 박막 트랜지스터들은 이 게이트 신호에 응답하여 동작하게 된다. 바이어스 구동부(220)는 바이어스 라인들(VL)을 통해 광 감지 화소들(SP)에 전원전압을 공급한다. 리드아웃 회로부(230)는 게이트 신호에 응답하여 턴 온된 박막 트랜지스터로부터 출력되는 검출 신호를 리드아웃하며, 리드아웃 회로부는 신호 검출부와 멀티플렉서 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 부분에 대한 평면도이다. 도 4는 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판에 있어서 하나의 화소에 대응되는 부분에 대한 단면도이다. 이하에서는 도 3과 도 4를 참조하여 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판 및 엑스레이 검출기에 대해서 자세히 설명하도록 한다.
본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판은 베이스 기판(110), 베이스 기판(110) 상에 배치된 박막 트랜지스터(120), 박막 트랜지스터(120)와 연결된 하부 전극(131), 하부 전극(131) 상에 배치된 제1 핀(PIN)층(138) 및 제1 핀층(138) 상에 배치된 상부 전극(139)을 포함하는 핀 다이오드(130), 핀 다이오드(130)와 이격되어 박막 트랜지스터(120) 상부에 배치된 제2 핀층(140), 상부 전극(139)과 연결된 바이어스 전극(151)을 포함한다.
일 방향으로 배열된 게이트 라인들(113)과 게이트 라인에 직교하는 일 방향으로 배열된 데이터 라인들(115)에 의해서 교차되는 영역에 의해서 화소 영역이 정의되며, 하나의 화소당 박막 트랜지스터(120)와 핀 다이오드(130)가 배치되게 된다.
박막 트랜지스터(120)는 베이스 기판(110) 상에 배치되며, 베이스 기판(110)과 박막 트랜지스터(120) 사이에는 버퍼층(111)이 추가로 배치될 수 있다. 버퍼층(111)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다.
본 발명에 따른 박막 트랜지스터(120)는 산화물 박막 트랜지스터(Oxide TFT)를 일례로 설명하고 있지만, 이에 한정되는 것은 아니며 LTPS(Low Temperature Polycrystalline Silicon)나 비정질 실리콘 박막 트랜지스터(a-Si TFT)가 사용될 수도 있다. 본 발명에 따른 박막 트랜지스터(120)는 다음과 같이 구성될 수 있다.
먼저 산화물인 IGZO(indium gallium zinc oxide) 물질로 이루어진 반도체층(121)이 구비된다. 이 때 반도체층(121)은 전자가 이동하는 채널 영역(121a)을 구비하고 채널 영역(121a)의 양 쪽 끝단에는 도핑 공정을 통해서 도핑된 소스/드레인 영역(121b, 121c)이 형성될 수 있다. 이 때 소스/드레인 영역(121b, 121c)에는 제1 전극(126a) 및 제2 전극(126b)과의 접촉 저항 감소를 위한 오믹 컨택층이 형성될 수도 있다. 다만, 반도체층(121)이 IGZO로 이루어지는 경우 전기적 접촉 특성이 우수하기 때문에 오믹 컨택층의 형성이 생략될 수도 있다.
반도체층(121)의 상부, 구체적으로는 반도체층(121)의 채널 영역(121a)의 상부에는 게이트 라인(113)으로부터 연장된 게이트 전극(123)이 배치된다. 게이트 전극(123)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 반도체층(121) 상부에 배치된 게이트 전극(123)은 밀도가 높은 금속 물질로 이루어져 있기 때문에 엑스레이로부터 반도체층(121)의 손상을 막는 쉴드 역할을 할 수도 있다.
게이트 전극(123)과 반도체층(121) 사이에는 게이트 절연층(122)이 배치된다. 게이트 절연층(122)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 게이트 절연층(122)에 의해서 덮이지 않는 반도체층(121)은 각각 소스 및 드레인 영역(121b, 121c)에 해당하게 된다.
반도체층(121)과 게이트 전극(123)을 덮도록 층간 절연층(124)이 배치되며, 층간 절연층(124)에는 제1 전극(126a)과 제2 전극(126b)이 각각 반도체층(121)의 소스 영역(121b) 및 드레인 영역(121c)에 연결될 수 있도록 제1 컨택홀(125a, 125b)이 구비된다. 층간 절연층(124)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)의 단일층 또는 다중층으로 이루어질 수 있다. 이 때 소스 영역(121b)과 드레인 영역(121c)는 인가되는 전압에 따라 서로 위치가 바뀔 수도 있다.
제1 전극(126a)과 제2 전극(126b)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 구리(Cu)로 이루어진 군에서 선택된 하나 또는 이들의 합금일 수 있으며, 단일층 또는 다중층으로 이루어질 수 있다. 이 때 제1 전극(126a)은 소스 전극이 되고, 제2 전극(126b)은 드레인 전극이 될 수 있다.
상기 박막 트랜지스터(120)의 구조는 본 발명의 일 실시예로 탑 게이트(top gate) 구조뿐만 아니라 버텀 게이트(bottom gate) 구조로 구비될 수도 있으며, 코플래너(coplanar), 스태거드(staggered) 타입과 같이 다양한 방식으로 적용될 수 있다.
제1 컨택홀(125a, 125b)을 통해서 반도체층(121)과 연결된 제1 전극(126a)과 제2 전극(126b) 상에는 제1 보호층(127)이 배치된다.
제1 보호층(127) 상에는 핀 다이오드(130)의 하부 전극(131)이 배치되어, 제1 전극(126a) 상에 구비된 제2 컨택홀(128)을 통해서 박막 트랜지스터(120)의 제1 전극(126a)과 연결된다. 하부 전극(131)은 박막 트랜지스터(120)의 화소 전극 역할을 할 수 있으며, 핀 다이오드(130)의 하부 전극(131)과는 별도의 화소 전극이 구비되어 박막 트랜지스터(120)의 제1 전극(126a)과 핀 다이오드(130)의 하부 전극(131)은 별도의 화소 전극으로 연결이 될 수도 있다.
하부 전극(131)은 핀 다이오드(130)의 특성에 따라 몰리브덴(Mo)과 같은 불투명한 금속이나 ITO와 같은 투명한 산화물로 이루어질 수 있다.
하부 전극(131)은 박막 트랜지스터(120)의 게이트 전극(123)과 겹치지 않도록 배치되는 것이 바람직하다. 하부 전극(131)이 게이트 전극(123)과 겹치도록 배치되는 경우 하부 전극(131)과 게이트 전극(123) 사이에 기생 캐패시터가 발생될 수도 있으며, 또한 기생 캐패시터의 발생을 막기 위하여 층간 절연층(124)이나 제1 보호층(127)의 두께를 필요 이상으로 두껍게 구비해야 할 수도 있기 때문이다.
하부 전극(131) 상에는 N형의 불순물이 포함된 제1 N형 반도체층(133), 불순물이 포함되지 않은 제1 진성(Intrinsic) 반도체층(135), P형의 불순물이 포함된 제1 P형 반도체층(137)이 차례대로 적층된 제1 핀(PIN)층(138)이 배치되고, 제1 핀층(138) 상에는 상부 전극(139)이 배치된다.
제1 진성 반도체층(135)은 제1 N형 반도체층(133) 및 제1 P형 반도체층(137)보다 상대적으로 두껍게 형성될 수 있다. 제1 핀층(138)은 에너지원으로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질을 포함하도록 이루어지며, 예를 들어 a-Se, HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge와 같은 물질들을 포함할 수 있다.
상부 전극(139)은 엑스레이를 조사 받아 파장을 변환시키는 신틸레이터(160)로부터의 광 전달 효율을 증가시키기 위하여 ITO나 IZO와 같은 투명의 도전성 물질로 형성되는 것이 바람직하다.
핀 다이오드(130)는 가시광선 영역의 광을 전자 신호로 변환하여 전기적으로 연결된 소스 전극인 제1 전극(126a)을 통해서 박막 트랜지스터(120)에 전달하게 된다. 이렇게 전달된 전자 신호는 박막 트랜지스터(120)의 드레인 전극인 제2 전극(126b)과 연결된 데이터 라인(115)을 거쳐서 영상 신호로 표시되게 된다.
이와 같이 핀 다이오드(130)는 하부 전극(131), 제1 핀층(138), 상부 전극(139)을 포함하도록 구성되며, 핀 다이오드(130)는 박막 트랜지스터(120)의 게이트 전극(123)과 겹치지 않도록 배치되는 것이 바람직하다.
하부 전극(131), 제1 핀층(138) 및 상부 전극(139)으로 구성된 핀 다이오드(130)는 전체 영역에서 전계가 발생하기 때문에 핀 다이오드(130)가 게이트 전극(123)과 겹치도록 배치되는 경우, 핀 다이오드(130)와 게이트 전극(123) 사이에 기생 캐패시터가 발생될 수도 있다. 이러한 기생 캐패시터의 발생을 막기 위해서는 층간 절연층(124)이나 제1 보호층(127)의 두께를 필요 이상으로 두껍게 구비해야 할 수도 있다.
도 5 내지 도 7은 핀 다이오드(130)에 있어서, 제1 핀층(138)과 하부 전극(131)의 배치 관계에 대한 다양한 실시예를 도시하고, 각 경우에 있어서 누설 전류(leakage current)에 대한 전압-전류 특성 그래프이다.
도 5a와 같이 핀 다이오드(130)에 있어서, 하부 전극(131)과 하부 전극(131) 상에 배치된 제1 핀층(138)의 길이(d1)가 동일한 경우, 도 5b의 그래프에서 확인할 수 있는 것처럼 네가티브 전압이 걸린다고 하더라도 누설 전류의 증가 없이 10-15A 이하의 일정한 수준으로 안정화되어 유지되는 것을 확인할 수 있다.
도 6a는 핀 다이오드(130)에 있어서, 제1 핀층(138)이 하부 전극(131)의 내측에 배치되어 하부 전극(131)의 길이가 제1 핀층(138)의 길이보다 길어서 양 끝 단 중에서 일 측의 거리 차이(d1)가 발생하는 경우를 도시한 것이다.
이 경우 도 6b의 그래프에서 확인할 수 있는 것처럼 거리 차이(d2)가 2 ㎛와 4 ㎛인 경우 모두 네가티브 전압이 걸린다고 하더라도 누설 전류의 증가 없이 10-15A 이하의 일정한 수준으로 안정화되어 유지되는 것을 확인할 수 있다.
도 7a는 핀 다이오드(130)에 있어서, 제1 핀층(138)이 하부 전극(131) 상에 배치되되, 제1 핀층(138)의 일부 영역이 하부 전극(131)의 외측에 배치되는 경우를 도시한 것이다.
이 경우에는 하부 전극(131)의 길이가 제1 핀층(138)의 길이보다 짧아지고 일 측의 거리 차이(d3)가 발생한다. 이 경우 도 7b의 그래프에서 확인할 수 있는 것처럼 거리 차이(d3)가 0.1㎛과 0.2㎛인 경우와 같이 0.2㎛ 이하인 경우에는 모두 네가티브 전압이 걸린다고 하더라도 누설 전류의 증가 없이 10-15A 이하의 일정한 수준으로 안정화되어 유지되는 것을 확인할 수 있다.
하지만 제1 핀층(138)의 거리가 하부 전극(131)의 길이보다 길어져서 일 측의 거리 차이(d3)가 0.3㎛ 이상이 되는 경우, d3가 0.3㎛와 3㎛인 경우와 같이 네가티브 전압이 걸리는 겨우 누설 전류가 계속 증가하는 것을 확인할 수 있다.
즉, 제1 핀층(138)은 하부 전극(131)과 길이를 일치시키거나, 제1 핀층(138)을 하부 전극(131)의 내측에 배치시키는 것이 누설 전류의 안정화를 위해서 바람직하다. 아울러, 제1 핀층(138)의 일부 영역이 하부 전극(131)의 외측에 배치되는 경우에는 제1 핀층(138)과 하부 전극(131)의 일측의 길이 차이(d3)가 0.2㎛ 이하가 되도록 배치하는 것이 누설 전류의 안정화를 위해서 바람직하다.
다시 도 3과 도 4를 참조하여 설명하면, 제2 핀층(140)은 제1 핀층(138)을 포함하는 핀 다이오드(130)와 이격되어 박막 트랜지스터(120) 상부에 배치된다. 제2 핀층(140)은 제2 N형 반도체층(143), 제2 진성 반도체층(145), 제2 P형 반도체층(147)이 차례대로 적층되어 구비되며, 제1 핀층(138)과 동일한 공정에 의해서 형성이 되는 경우 제2 핀층(140)은 제1 핀층(138)과 동일한 물질로 이루어진 동일한 층 구성을 갖게 된다.
제2 핀층(140)은 엑스레이 검출기에 엑스레이가 조사되는 경우 엑스레이에 의한 박막 트랜지스터(120)의 손상을 방지할 수 있도록 박막 트랜지스터(120) 상부에 대응되도록 배치되는 것이 바람직하다. 특히 본원 발명과 같이 IGZO 물질로 이루어진 산화물 반도체층을 포함하는 박막 트랜지스터(120)의 경우 엑스레이의 손상에 더욱 치명적이다.
종래의 경우 제2 보호층(148), 제3 보호층(153)과 같은 보호층 영역에서 엑스레이의 차폐 및 흡수 효과가 크지 않고 매우 제한적이었다. 이에 따라 엑스레이의 차폐와 흡수 효율이 좋은 제2 핀층(140)을 박막 트랜지스터(120) 상부에 추가적으로 배치하여 박막 트랜지스터(120)가 엑스레이에 의해서 손상되는 것을 최소화해 줄 수 있다.
이 때 박막 트랜지스터(120) 중에서 반도체층(121)이 엑스레이에 의한 손상이 가장 크기 때문에 제2 핀층(140)은 반도체층(121)을 덮도록 배치하는 것이 바람직하다.
본 발명은 게이트 전극(123)이 반도체층(121) 상부에 배치되는 것을 일 실시예로 한 것으로 제2 핀층(140)은 게이트 전극(123)을 덮도록 배치하는 것도 바람직하다. 특히 게이트 전극(123)은 반도체층(121)의 채널 영역(121a)에 대응되도록 배치되어 있기 때문에 반도체층(121)에서 엑스레이에 손상 위험이 매우 높은 반도체층(121)의 채널 영역(121a)을 보호하는 것이 바람직하다.
다만, 박막 트랜지스터(120)를 구성하는 반도체층(121), 게이트 전극(123), 제1 전극(126a), 제2 전극(126b)의 배치 형태는 본 발명의 일 실시예에 한정되는 것이 아닌 바, 배치 형태에 따라서 제2 핀층(140)이 덮는 영역이 달라질 수는 있다. 하지만 앞서 설명한 바와 같이 반도체층(121)이 엑스레이에 의한 손상이 가장 크기 때문에 제2 핀층(140)은 반도체층(121), 특히 반도체층(121)의 채널 영역(121a)을 덮도록 배치되는 것이 가장 바람직하다.
제2 핀층(140)은 제1 핀층(138)을 포함하는 핀 다이오드(130)와 이격되어 섬(Island) 구조의 형태로 배치된다. 제1 핀층(138)은 핀 다이오드(130)의 하부 전극(131) 및 상부 전극(139)과 접촉하고 있어 전압이 걸리는 경우, 제1 핀층(138)을 포함한 핀 다이오드(130) 전체에 전계가 발생하게 된다.
따라서 핀 다이오드(130)와 제2 핀층(140)이 이격되지 않고 연결되는 경우에는 핀 다이오드(130)에 전계가 발생하는 경우 제2 핀층(140)에도 전계가 발생하기 때문에 박막 트랜지스터(120)를 덮도록 배치되는 제2 핀층(140)과 박막 트랜지스터(120) 사이에는 기생 캐패시터가 발생될 수 있다.
이에 따라 본 발명은 제2 핀층(140)을 핀 다이오드(130)와 이격된 섬 구조로 만들어 제2 핀층(140)에 전계가 가해지는 것을 차단시킴으로써 기생 캐패시터의 발생을 방지함과 동시에 박막 트랜지스터(120)의 손상을 최소화할 수 있도록 해준다.
아울러, 하부 전극(131)의 길이보다도 핀층의 길이를 더욱 길게 하여 제1 핀층(138)과 제2 핀층(140)이 연결되도록 하는 경우에는 도 7에서와 같이 핀층의 길이가 길어질수록 누설 전류가 지속적으로 증가하는 문제점이 발생하는 바 제2 핀층(140)은 핀 다이오드(130)와 연결되지 않고 이격되도록 배치되는 것이 바람직하다.
따라서, 제1 보호층(127) 상에 있어서 박막 트랜지스터(120)의 상부, 특히 반도체층(121) 상부에 배치된 제2 핀층(140)과, 제2 컨택홀(128)을 통해서 박막 트랜지스터(120)의 제1 전극(126a)과 연결되어 제1 보호층(127) 상에 배치된 하부 전극(131)은 제1 보호층(127) 상에 동일층으로 이격되어 배치된다.
제2 보호층(148)은 핀 다이오드(130)와 제2 핀층(140)을 덮도록 구비된다. 이 때 핀 다이오드(130)의 상부 전극(139)에 대응되는 영역에 제3 컨택홀(149)이 구비되고, 제 3 컨택홀(149)을 통해서 바이어스 전극(151)이 연결된다.
바이어스 전극(151)은 핀 다이오드(130)의 상부 전극(139)과 연결되어 핀 다이오드(130)의 전자 또는 정공을 제어할 수 있는 바이어스 전압을 인가한다. 바이어스 전극(151)은 몰리브덴(Mo) 또는 알루미늄-네오듐(AlNd)과 같은 불투명한 금속물질로 형성될 수 있다.
바이어스 전극(151) 상에는 제3 보호층(153)이 구비되고, 제3 보호층(153) 상에는 신틸레이터(160)가 구비되어 엑스레이 검출기를 구성할 수 있다. 이 때 제3 보호층(153) 상에는 유기 절연층이 형성되어 신틸레이터(160)는 유기 절연층 상에 구비될 수 있다. 신틸레이터(160)는 필름과 같은 형태로 부착될 수도 있으며, 별도의 성장 공정을 통해서 제3 보호층(153) 상에 형성될 수도 있다. 신틸레이터(160)는 세슘 요오드화합물(cesium iodide)로 이루어질 수 있다.
상기의 구성을 갖는 엑스레이 검출기(100)는 다음과 같이 작동한다.
엑스레이 검출기에 조사된 엑스레이는 신틸레이터(160)에서 가시광선 영역의 광으로 변환된다. 가시광선 영역의 광은 핀 다이오드(130)의 제1 핀층(138)에서 전자 신호로 변환이 된다. 구체적으로는 제1 핀층(138)에 가시광선 영역의 광이 조사되면 제1 진성 반도체층(135)이 제1 P형 반도체층(137)과 제1 N형 반도체층(133)에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 전기장에 의해 드리프트(Drift)되어 각각 제1 P형 반도체층(137)과 제1 N형 반도체층(133)에서 수집된다.
이하에서는 도 8에 도시된 본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판의 제조 방법을 참조하여 자세히 설명하도록 한다.
본 발명의 일 실시예에 따른 엑스레이 검출기용 어레이 기판은 베이스 기판(110)을 마련하는 단계, 베이스 기판(110) 상에 박막 트랜지스터(120)를 형성하는 단계, 박막 트랜지스터(120)를 덮도록 제1 보호층(127)을 형성하는 단계, 제1 보호층(127)에 제1 컨택홀(125a, 125b)을 형성하여, 제1 컨택홀(125a, 125b)을 통해 제1 보호층(127)과 연결되는 하부 전극(131)을 형성하는 단계, 제1 보호층(127) 및 하부 전극(131)을 덮도록 핀막(136)을 형성하는 단계, 화소 전극에 대응되도록 핀막(136) 상에 상부 전극(139)을 형성하는 단계 및 핀막(136)을 식각하여 박막 트랜지스터(120)에 대응되는 제2 핀층(140)과 하부 전극(131)에 대응되는 제1 핀층(138)을 형성하되, 제2 핀층(140)과 제1 핀층(138)은 서로 이격되도록 형성하는 단계를 포함하여 제조될 수 있다.
먼저 도 8a와 같이 베이스 기판(110)을 마련하고, 베이스 기판(110) 상부에 버퍼층(111)을 형성한다. 이 때 버퍼층(111)은 필요에 따라 생략할 수도 있다.
그리고 도 8b 내지 도 8d에 도시된 바와 같이 베이스 기판(110) 상에 박막 트랜지스터(120)를 형성한다. 구체적으로는 버퍼층(111) 상에 먼저 반도체층(121), 게이트 절연층(122), 게이트 전극(123)을 증착 및 패터닝 공정에 의한 방법으로 형성한다.
반도체층(121)의 양 쪽 끝단은 제1 전극(126a)과 제2 전극(126b)에 연결되는 소스/드레인 영역(121b, 121c)을 만들기 위하여 도핑층을 형성할 수 있다. 이 때 게이트 전극(123)은 반도체층(121)의 채널 영역(121a)의 상부에 대응되도록 형성한다.
이 후 게이트 전극(123)과 반도체층(121)을 덮도록 층간 절연층(124, inter layer dielectrics, ILD)을 형성하되, 반도체층(121)의 소스/드레인 영역(121b, 121c) 상에 제1 컨택홀(125a, 125b)을 형성하여 반도체층(121)의 일부 영역을 외부로 노출시킨다.
층간 절연층(124)의 상부에는 제1 전극(126a) 및 제2 전극(126b)이 제1 컨택홀(125a, 125b)을 통해서 반도체층(121)에 전기적으로 연결되도록 증착 및 패터닝 공정에 의해서 형성된다.
이 후 도 8e에서와 같이 박막 트랜지스터(120)를 덮도록 제1 보호층(127)을 형성한다. 이 때 제1 보호층(127)에 있어서 제1 전극(126a)에 대응되는 일부 영역 상에 제2 컨택홀(128)을 형성하여 제1 전극(126a)의 일부 영역을 외부로 노출시킨다.
이렇게 일부 영역이 외부로 노출된 제1 전극(126a)과 연결되는 하부 전극(131)을 증착 및 패터닝 공정에 의해 도 8f와 같이 제1 보호층(127) 상에 형성한다.
그리고, 도 8g와 같이 제1 보호층(127) 및 하부 전극(131)을 덮도록 핀막(136)을 먼저 형성하고, 하부 전극(131)에 대응되도록 핀막 상에 상부 전극(139)을 증착 및 패터닝 공정에 의해 형성한다.
다음으로는 도 8h에 도시된 바와 같이 핀막(136)을 패터닝 식각 공정을 통해서, 박막 트랜지스터(120)에 대응되는 제2 핀층(140)과 하부 전극(131)에 대응되는 제1 핀층(138)을 동시에 형성한다. 이 때 제2 핀층(140)은 제1 핀층(138)과 이격되도록 형성하여 제2 핀층(140)은 제1핀층(138)와 하부 전극(131)과 이격된 섬 구조를 갖도록 형성한다.
이렇게 제2 핀층(140)을 형성하는데 있어서 별도의 추가 공정을 통해서 형성하는 것이 아니라 기존에 제1 핀층(138), 즉 핀 다이오드(130)를 형성하는 공정 단계에서 패터닝의 패턴만 다르게 하여 형성을 하는 것이기 때문에 별도의 공정 추가가 필요하지 않다. 이를 통해 엑스레이에 의한 박막 트랜지스터(120)의 손상을 최소화할 수 있는 구조를 공정상의 효율을 극대화하여 형성할 수 있다.
이 후 도 8i~도 8k에 도시된 바와 같이 제1 핀층(138)과 제2 핀층(140)을 덮도록 제2 보호층(148)을 형성하고, 제2 보호층(148) 상에는 상부 전극(139)의 일부가 노출되도록 제3 컨택홀(149)을 형성한다. 그리고 제2 보호층(148) 상에 바이어스 전극(151)을 형성하여 제2 보호층(148)에 구비된 제3 컨택홀(149)을 통해서 바이어스 전극(151)과 상부 전극(139)을 연결시킨다. 이렇게 형성된 바이어스 전극(151)을 덮도록 제3 보호층(153)을 추가로 형성한다.
도 9는 박막 트랜지스터의 전압-전류 특성 곡선에 대한 그래프로써, 도 9a는 박막 트랜지스터 상에 별도의 핀층이 형성되지 않는 구조에 대한 것이며, 도 9b는 본 발명의 일 실시예와 같이 제2 핀층과 같은 별도의 핀층이 박막 트랜지스터를 덮도록 형성된 구조에 대한 것이다.
도 9a에 따른 비교예의 경우 박막 트랜지스터 상부에 별도의 핀층이 구비되지 않은 구조에 대한 것으로, 반도체층의 상부에는 게이트 절연층, 게이트 전극, 층간 절연층, 제1 보호층, 제2 보호층, 제3 보호층이 순서대로 적층되어 있는 구조를 갖는다. 이와 같은 구조를 갖는 엑스레이 검출기에 엑스레이를 조사하였다. 이 때 엑스레이는 100kV, 10mA의 조건으로 50cm 거리에서 1000Gy의 조사량으로 조사하였다.
도 9b에 따른 실시예의 경우 박막 트랜지스터 상부에 핀 다이오드의 제1 핀층과 이격된 별도의 제2 핀층이 구비된 구조에 대한 것으로, 반도체층의 상부에 게이트 절연층, 게이트 전극, 층간 절연층, 제1 보호층, 제2 핀층, 제2 보호층, 제3 보호층이 순서대로 적층되어 있는 구조를 갖는다. 실시예는 비교예 대비 제2 핀층을 추가로 구비한다는 것을 제외하고는 비교예와 동일한 조건을 갖는다.
도 9a에서 확인할 수 있는 바와 같이, 비교예의 경우 엑스레이의 조사 전 정상적인 소자(Vth = 0.10)와 대비하여, 엑스레이가 조사된 이후에는 Vth=-7.90 정도의 수준으로 네가티브 쉬프트(Negative Shift) 현상이 발생하고 산포 또한 증가하는 것을 확인할 수 있었다.
즉, 비교예의 경우 전압-전류 특성 곡선이 음(negative)의 전압 쪽으로 쉬프트되고, 이로 인하여 산화물 박막 트랜지스터의 문턱 전압(Vth)이 음(negative)의 전압 쪽으로 쉬프트되는 것을 확인할 수 있다. 이렇게 문턱 전압이 음의 전압 쪽으로 쉬프트되는 산화물 박막 트랜지스터의 구동 특성으로 인하여 오프 전류(off current)의 증가와 같은 신뢰성 저하의 문제로까지 이어지게 된다.
이에 반해 도 9b에서 확인할 수 있는 바와 같이, 실시예의 경우 엑스레이의 조사 전 정상적인 소자(Vth = 0.10)와 대비하여, 엑스레이가 조사된 이후에는 Vth=-3.93 정도의 수준으로 네가티브 쉬프트(Negative Shift) 현상이 발생하여 비교예 대비 네가티브 현상이 훨씬 작은 것을 확인할 수 있었다. 또한 산포 또한 감소하는 것을 확인할 수 있었다.
즉, 실시예의 경우 산화물 박막 트랜지스터의 문턱 전압이 음(negative)의 전압쪽으로 쉬프트되는 것이 감소되어 최소화되는 바 산화물 박막 트랜지스터의 신뢰성이 비교예 대비 향상되는 것을 확인할 수 있다.
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 통상의 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 따라서, 이러한 변경과 변형이 본 발명의 범위를 벗어나지 않는 한 본 발명의 범주 내에 포함되는 것으로 이해될 수 있을 것이다.
110 : 베이스 기판 111 : 버퍼층
113 : 게이트 라인 115 : 데이터 라인
120 : 박막 트랜지스터 (TFT) 121 : 반도체층
121a : 채널 영역 121b : 소스 영역
121c : 드레인 영역 122 : 게이트 절연층
123 : 게이트 전극 124 : 층간 절연층
125a, 125b : 제1 컨택홀 126a, 126b : 제1 전극, 제2 전극
127 : 제1 보호층 128 : 제2 컨택홀
130 : 핀 다이오드
131 : 하부 전극 133 : 제1 N형 반도체층
135 : 제1 진성 반도체층 137 : 제2 P형 반도체층
138 : 제1 핀층 139 : 상부 전극
140 : 제2 핀층 136 : 핀막
143 : 제2 N형 반도체층 145 : 제2 진성 반도체층
147 : 제2 P형 반도체층 148 : 제2 보호층
149 : 제3 컨택홀 151 : 바이어스 전극
153 : 제3 보호층 160 : 신틸레이터
200 : 박막 트랜지스터 어레이 210 : 게이트 구동부
220 : 바이어스 구동부 230: 리드아웃 회로부

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 배치된 박막 트랜지스터;
    상기 박막 트랜지스터와 연결된 하부 전극, 상기 하부 전극 상에 배치된 제1 핀(PIN)층 및 상기 제1 핀층 상에 배치된 상부 전극을 포함하는 핀 다이오드;
    상기 핀 다이오드와 이격되어 상기 박막 트랜지스터 상부에 배치된 제2 핀층; 및
    상기 상부 전극과 연결된 바이어스 전극을 포함하는 엑스레이 검출기용 어레이 기판.
  2. 제1항에 있어서,
    상기 박막 트랜지스터는 반도체층, 게이트 전극, 상기 반도체층과 연결된 제1 전극 및 제2 전극을 포함하고, 상기 제2 전극은 상기 하부 전극과 연결된 엑스레이 검출기용 어레이 기판.
  3. 제2항에 있어서,
    상기 제2 핀층은 상기 반도체층을 덮도록 배치된 엑스레이 검출기용 어레이 기판.
  4. 제2항에 있어서,
    상기 제2 핀층은 상기 게이트 전극을 덮도록 배치된 엑스레이 검출기용 어레이 기판.
  5. 제1항에 있어서,
    상기 하부 전극과 상기 제2 핀층은 동일 층 상에 배치된 엑스레이 검출기용 어레이 기판.
  6. 제2항에 있어서,
    상기 하부 전극은 상기 게이트 전극과 겹치지 않도록 배치된 엑스레이 검출기용 어레이 기판.
  7. 제2항에 있어서,
    상기 핀 다이오드는 상기 게이트 전극과 겹치지 않도록 배치된 엑스레이 검출기용 어레이 기판.
  8. 제1항에 있어서,
    상기 제1 핀층은 상기 하부 전극의 내측에 배치된 엑스레이 검출기용 어레이 기판.
  9. 제1항 내지 제8항 중 어느 한 항에 따른 엑스레이 검출기용 어레이 기판; 및
    상기 어레이 기판 상에 배치된 신틸레이터(Scintillator)를 포함하는 엑스레이 검출기.
  10. 베이스 기판을 마련하는 단계;
    상기 베이스 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터를 덮도록 제1 보호층을 형성하는 단계;
    상기 제1 보호층에 제2 컨택홀을 형성하여, 상기 제2 컨택홀을 통해 상기 박막 트랜지스터와 연결되는 하부 전극을 형성하는 단계;
    상기 제1 보호층 및 상기 하부 전극을 덮도록 핀막을 형성하는 단계;
    상기 화소 전극에 대응되도록 상기 핀막 상에 상부 전극을 형성하는 단계; 및
    상기 핀막을 식각하여 상기 박막 트랜지스터에 대응되는 제2 핀층과 상기 하부 전극에 대응되는 제1 핀층을 형성하되, 상기 제2 핀층과 상기 제1 핀층은 서로 이격되도록 형성하는 단계를 포함하는 엑스레이 검출기용 어레이 기판의 제조 방법.
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