JP7240151B2 - 検出装置及び表示装置 - Google Patents

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Description

本発明は、検出装置及び表示装置に関する。
近年、個人認証等に用いられる指紋センサとして、光学式の指紋センサが知られている（例えば、特許文献１）。光学式の指紋センサは、照射される光量に応じて出力される信号が変化する光電変換素子を有する。特許文献１に記載されている指紋センサは、フォトダイオード等の光電変換素子が半導体基板上に複数配列されている。
米国特許出願公開第２０１８／００１２０６９号明細書
光電変換素子を駆動するバックプレーンとして、絶縁基板上に薄膜トランジスタや各種配線を形成した場合、光電変換素子や電極を成膜する際に薄膜トランジスタに不純物が侵入する可能性がある。このため、薄膜トランジスタの信頼性が低下する可能性がある。
本発明は、信頼性を確保することが可能な検出装置及び表示装置を提供することを目的とする。
本発明の一態様の検出装置は、絶縁基板と、前記絶縁基板の検出領域に配列され、それぞれに照射された光に応じた信号を出力する複数の光電変換素子と、複数の前記光電変換素子のそれぞれに対応して設けられ、第１半導体、ソース電極及びドレイン電極を含む第１スイッチング素子と、前記絶縁基板の法線方向において、前記光電変換素子と前記第１スイッチング素子との間に設けられた無機絶縁層と、を有する。
本発明の一態様の表示装置は、上記の検出装置と、画像を表示するための表示素子を有し、前記検出装置と対向して配置される表示パネルと、を有する。
図１は、第１実施形態に係る検出装置を示す平面図である。 図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。 図３は、検出装置を示す回路図である。 図４は、部分検出領域を示す回路図である。 図５は、検出装置の動作例を表すタイミング波形図である。 図６は、第１実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。 図７は、図６のＶＩＩ－ＶＩＩ’線に沿う断面図である。 図８は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。 図９は、第３実施形態に係る検出装置の概略断面構成を示す断面図である。 図１０は、第４実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。 図１１は、図１０のＸＩ－ＸＩ’線に沿う断面図である。 図１２は、第５実施形態に係る表示装置の概略断面構成を示す断面図である。
発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
（第１実施形態）
図１は、第１実施形態に係る検出装置を示す平面図である。図２は、第１実施形態に係る検出装置の構成例を示すブロック図である。図１に示すように、検出装置１は、絶縁基板２１と、センサ部１０と、ゲート線駆動回路１５と、信号線選択回路１６と、アナログフロントエンド回路（以下、ＡＦＥ（Analog Front End）と表す）４８と、制御回路１０２と、電源回路１０３と、を有する。
図１に示すように、絶縁基板２１には、フレキシブルプリント基板７１を介して制御基板１０１が電気的に接続される。フレキシブルプリント基板７１には、ＡＦＥ４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、ゲート線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源信号ＳＶＳ（図４参照）等の電圧信号をセンサ部１０及びゲート線駆動回路１５に供給する。
図１に示すように、絶縁基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数のフォトダイオードＰＤ（図４参照）と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、フォトダイオードＰＤと重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と絶縁基板２１の端部との間の領域である。ゲート線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。
図２に示すように、検出装置１は、さらに検出制御部１１と検出部４０と、を有する。検出制御部１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、ＡＦＥ４８以外の機能の一部又は全部は、制御回路１０２に含まれる。
センサ部１０は、光電変換素子であるフォトダイオードＰＤを有する光センサである。センサ部１０が有するフォトダイオードＰＤは、照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。また、センサ部１０は、ゲート線駆動回路１５から供給されるゲート駆動信号ＶＧＣＬに従って検出を行う。
検出制御部１１は、ゲート線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御部１１は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ１等の各種制御信号をゲート線駆動回路１５に供給する。また、検出制御部１１は、選択信号ＳＥＬ等の各種制御信号を信号線選択回路１６に供給する。
ゲート線駆動回路１５は、各種制御信号に基づいて複数のゲート線ＧＣＬ（図３参照）を駆動する回路である。ゲート線駆動回路１５は、複数のゲート線ＧＣＬを順次又は同時に選択し、選択されたゲート線ＧＣＬにゲート駆動信号ＶＧＣＬを供給する。これにより、ゲート線駆動回路１５は、ゲート線ＧＣＬに接続された複数のフォトダイオードＰＤを選択する。
信号線選択回路１６は、複数の信号線ＳＧＬ（図３参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、検出制御部１１から供給される選択信号ＳＥＬに基づいて、選択された信号線ＳＧＬとＡＦＥ４８とを接続する。これにより、信号線選択回路１６は、フォトダイオードＰＤの検出信号Ｖｄｅｔを検出部４０に出力する。信号線選択回路１６は、例えばマルチプレクサである。
検出部４０は、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、記憶部４６と、検出タイミング制御部４７と、を備える。検出タイミング制御部４７は、検出制御部１１から供給される制御信号に基づいて、ＡＦＥ４８と、信号処理部４４と、座標抽出部４５と、が同期して動作するように制御する。
ＡＦＥ４８は、少なくとも検出信号増幅部４２及びＡ／Ｄ変換部４３の機能を有する信号処理回路である。検出信号増幅部４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換部４３は、検出信号増幅部４２から出力されるアナログ信号をデジタル信号に変換する。
信号処理部４４は、ＡＦＥ４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理部４４は、指が検出面に接触又は近接した場合に、ＡＦＥ４８からの信号に基づいて指や掌の表面の凹凸を検出できる。
記憶部４６は、信号処理部４４で演算された信号を一時的に保存する。記憶部４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。
座標抽出部４５は、信号処理部４４において指の接触又は近接が検出されたときに、指等の表面の凹凸の検出座標を求める論理回路である。座標抽出部４５は、センサ部１０の各フォトダイオードＰＤから出力される検出信号Ｖｄｅｔを組み合わせて、指等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出部４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。
次に、検出装置１の回路構成例及び動作例について説明する。図３は、検出装置を示す回路図である。図４は、部分検出領域を示す回路図である。図５は、検出装置の動作例を表すタイミング波形図である。
図３に示すように、センサ部１０は、マトリクス状に配列された複数の部分検出領域ＰＡＡを有する。図４に示すように、部分検出領域ＰＡＡは、フォトダイオードＰＤと、容量素子Ｃａと、第１スイッチング素子Ｔｒとを含む。第１スイッチング素子Ｔｒは、フォトダイオードＰＤに対応して設けられる。第１スイッチング素子Ｔｒは、薄膜トランジスタにより構成されるものであり、この例では、ｎチャネルのＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor）で構成されている。第１スイッチング素子Ｔｒのゲートはゲート線ＧＣＬに接続される。第１スイッチング素子Ｔｒのソースは信号線ＳＧＬに接続される。第１スイッチング素子Ｔｒのドレインは、フォトダイオードＰＤのアノード及び容量素子Ｃａに接続される。
フォトダイオードＰＤのカソードには、電源回路１０３から電源信号ＳＶＳが供給される。また、容量素子Ｃａには、電源回路１０３から、容量素子Ｃａの初期電位となる基準信号ＶＲ１が供給される。
部分検出領域ＰＡＡに光が照射されると、フォトダイオードＰＤには光量に応じた電流が流れ、これにより容量素子Ｃａに電荷が蓄積される。第１スイッチング素子Ｔｒがオンになると、容量素子Ｃａに蓄積された電荷に応じて、信号線ＳＧＬに電流が流れる。信号線ＳＧＬは、信号線選択回路１６を介してＡＦＥ４８に接続される。これにより、検出装置１は、部分検出領域ＰＡＡごとに、フォトダイオードＰＤに照射される光の光量に応じた信号を検出できる。
図３に示すように、ゲート線ＧＣＬは、第１方向Ｄｘに延在し、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡと接続される。また、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８は、第２方向Ｄｙに配列され、それぞれゲート線駆動回路１５に接続される。なお、以下の説明において、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を区別して説明する必要がない場合には、単にゲート線ＧＣＬと表す。ゲート線ＧＣＬの数は８本であるが、あくまで一例であり、ゲート線ＧＣＬは、８本以上、例えば２５６本配列されていてもよい。
なお、第１方向Ｄｘは、絶縁基板２１と平行な面内の一方向であり、例えば、ゲート線ＧＣＬと平行な方向である。また、第２方向Ｄｙは、絶縁基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。絶縁基板２１の法線方向は、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。
信号線ＳＧＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡに接続される。また、複数の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ１２は、第１方向Ｄｘに配列されて、それぞれ信号線選択回路１６及びリセット回路１７に接続される。信号線ＳＧＬの数は１２本であるが、あくまで一例であり、信号線ＳＧＬは、１２本以上、例えば２５２本配列されていてもよい。また、図３では、信号線選択回路１６とリセット回路１７との間にセンサ部１０が設けられている。これに限定されず、信号線選択回路１６とリセット回路１７とは、信号線ＳＧＬの同じ方向の端部にそれぞれ接続されていてもよい。
ゲート線駆動回路１５は、スタート信号ＳＴＶ、クロック信号ＣＫ、リセット信号ＲＳＴ等の各種制御信号を、レベルシフタ１５１を介して受け取る。ゲート線駆動回路１５は、複数の第２スイッチング素子ＴｒＧ（図７参照）を有している。ゲート線駆動回路１５は、第２スイッチング素子ＴｒＧの動作により、複数のゲート線ＧＣＬ１、ＧＣＬ２、…、ＧＣＬ８を時分割的に順次選択する。ゲート線駆動回路１５は、選択されたゲート線ＧＣＬを介して、複数の第１スイッチング素子Ｔｒにゲート駆動信号ＶＧＣＬを供給する。これにより、第１方向Ｄｘに配列された複数の部分検出領域ＰＡＡが、検出対象として選択される。
信号線選択回路１６は、複数の選択信号線Ｌｓｅｌと、複数の出力信号線Ｌｏｕｔと、第３スイッチング素子ＴｒＳと、を有する。複数の第３スイッチング素子ＴｒＳは、それぞれ複数の信号線ＳＧＬに対応して設けられている。６本の信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６は、共通の出力信号線Ｌｏｕｔ１に接続される。６本の信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２は、共通の出力信号線Ｌｏｕｔ２に接続される。出力信号線Ｌｏｕｔ１、Ｌｏｕｔ２は、それぞれＡＦＥ４８に接続される。
ここで、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６を第１信号線ブロックとし、信号線ＳＧＬ７、ＳＧＬ８、…、ＳＧＬ１２を第２信号線ブロックとする。複数の選択信号線Ｌｓｅｌは、１つの信号線ブロックに含まれる第３スイッチング素子ＴｒＳのゲートにそれぞれ接続される。また、１本の選択信号線Ｌｓｅｌは、複数の信号線ブロックの第３スイッチング素子ＴｒＳのゲートに接続される。具体的には、選択信号線Ｌｓｅｌ１、Ｌｓｅｌ２、…、Ｌｓｅｌ６は、信号線ＳＧＬ１、ＳＧＬ２、…、ＳＧＬ６に対応する第３スイッチング素子ＴｒＳと接続される。また、選択信号線Ｌｓｅｌ１は、信号線ＳＧＬ１に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ７に対応する第３スイッチング素子ＴｒＳと、に接続される。選択信号線Ｌｓｅｌ２は、信号線ＳＧＬ２に対応する第３スイッチング素子ＴｒＳと、信号線ＳＧＬ８に対応する第３スイッチング素子ＴｒＳと、に接続される。
制御回路１０２（図１参照）は、レベルシフタ１６１を介して、選択信号ＳＥＬを順次選択信号線Ｌｓｅｌに供給する。これにより、信号線選択回路１６は、第３スイッチング素子ＴｒＳの動作により、１つの信号線ブロックにおいて信号線ＳＧＬを時分割的に順次選択する。また、信号線選択回路１６は、複数の信号線ブロックで同時に１本ずつ信号線ＳＧＬを選択する。このような構成により、検出装置１は、ＡＦＥ４８を含むＩＣ（Integrated Circuit）の数、又はＩＣの端子数を少なくすることができる。
図３に示すように、リセット回路１７は、基準信号線Ｌｖｒ、リセット信号線Ｌｒｓｔ及び第４スイッチング素子ＴｒＲを有する。第４スイッチング素子ＴｒＲは、複数の信号線ＳＧＬに対応して設けられている。基準信号線Ｌｖｒは、複数の第４スイッチング素子ＴｒＲのソース又はドレインの一方に接続される。リセット信号線Ｌｒｓｔは、複数の第４スイッチング素子ＴｒＲのゲートに接続される。
制御回路１０２は、リセット信号ＲＳＴ２を、レベルシフタ１７１を介してリセット信号線Ｌｒｓｔに供給する。これにより、複数の第４スイッチング素子ＴｒＲがオンになり、複数の信号線ＳＧＬは基準信号線Ｌｖｒと電気的に接続される。電源回路１０３は、基準信号ＶＲ１を基準信号線Ｌｖｒに供給する。これにより、複数の部分検出領域ＰＡＡに含まれる容量素子Ｃａに基準信号ＶＲ１が供給される。
図５に示すように、検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを有する。電源回路１０３は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔに亘って、電源信号ＳＶＳをフォトダイオードＰＤのカソードに供給する。また、リセット期間Ｐｒｓｔが開始する前の時刻に、制御回路１０２は、高レベル電圧信号の基準信号ＶＲ１及びリセット信号ＲＳＴ２を、リセット回路１７に供給する。制御回路１０２は、ゲート線駆動回路１５にスタート信号ＳＴＶを供給し、リセット期間Ｐｒｓｔが開始する。
リセット期間Ｐｒｓｔにおいて、ゲート線駆動回路１５に含まれるシフトレジスタは、スタート信号ＳＴＶ、クロック信号ＣＫ及びリセット信号ＲＳＴ１に基づいて、順次ゲート線ＧＣＬを選択する。ゲート線駆動回路１５は、ゲート駆動信号ＶＧＣＬをゲート線ＧＣＬに順次供給する。ゲート駆動信号ＶＧＣＬは、高レベル電圧ＶＧＨと低レベル電圧ＶＧＬとを有するパルス状の波形を有する。図５では、２５６本のゲート線ＧＣＬが設けられており、各ゲート線ＧＣＬに、ゲート駆動信号ＶＧＣＬ１、…、ＶＧＣＬ２５６が順次供給される。
これにより、リセット期間Ｐｒｓｔでは、全ての部分検出領域ＰＡＡの容量素子Ｃａは、順次信号線ＳＧＬと電気的に接続されて、基準信号ＶＲ１が供給される。この結果、容量素子Ｃａの容量がリセットされる。
ゲート駆動信号ＶＧＣＬ２５６がゲート線ＧＣＬに供給された後に、露光期間Ｐｅｘが開始する。なお、各ゲート線ＧＣＬに対応する部分検出領域ＰＡＡでの、実際の露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、開始のタイミング及び終了のタイミングが異なっている。露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、それぞれ、リセット期間Ｐｒｓｔでゲート駆動信号ＶＧＣＬが高レベル電圧ＶＧＨから低レベル電圧ＶＧＬに変化したタイミングで開始される。また、露光期間Ｐｅｘ１、…、Ｐｅｘ２５６は、それぞれ、読み出し期間Ｐｄｅｔでゲート駆動信号ＶＧＣＬが低レベル電圧ＶＧＬから高レベル電圧ＶＧＨに変化したタイミングで終了する。露光期間Ｐｅｘ１、…、Ｐｅｘ２５６の露光時間の長さは等しい。
露光期間Ｐｅｘでは、各部分検出領域ＰＡＡで、フォトダイオードＰＤに照射された光に応じて電流が流れる。この結果、各容量素子Ｃａに電荷が蓄積される。
読み出し期間Ｐｄｅｔが開始する前のタイミングで、制御回路１０２は、リセット信号ＲＳＴ２を低レベル電圧にする。これにより、リセット回路１７の動作が停止する。読み出し期間Ｐｄｅｔでは、リセット期間Ｐｒｓｔと同様に、ゲート線駆動回路１５は、ゲート線ＧＣＬにゲート駆動信号ＶＧＣＬ１、…、ＶＧＣＬ２５６を順次供給する。
例えば、ゲート駆動信号ＶＧＣＬ１が高レベル電圧ＶＧＨの期間に、制御回路１０２は、選択信号ＳＥＬ１、…、ＳＥＬ６を、信号線選択回路１６に順次供給する。これにより、ゲート駆動信号ＶＧＣＬ１により選択された部分検出領域ＰＡＡの信号線ＳＧＬが順次、又は同時にＡＦＥ４８に接続される。この結果、検出信号ＶｄｅｔがＡＦＥ４８に供給される。同様に、各ゲート駆動信号ＶＧＣＬが高レベル電圧ＶＧＨとなる期間ごとに、信号線選択回路１６が順次信号線ＳＧＬを選択する。これにより、読み出し期間Ｐｄｅｔで、検出装置１は、全ての部分検出領域ＰＡＡの検出信号ＶｄｅｔをＡＦＥ４８に出力することができる。
検出装置１は、リセット期間Ｐｒｓｔ、露光期間Ｐｅｘ及び読み出し期間Ｐｄｅｔを、繰り返し実行して指紋検出を行ってもよい。或いは、検出装置１は、指等が検出面に接触又は近接したことを検出したタイミングで、検出動作を開始してもよい。
次に、検出装置１の詳細な構成について説明する。図６は、第１実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。図７は、図６のＶＩＩ－ＶＩＩ’線に沿う断面図である。図７では、検出領域ＡＡの層構造と周辺領域ＧＡの層構造との関係を示すために、ＶＩＩ－ＶＩＩ’線に沿う断面と、周辺領域ＧＡの第２スイッチング素子ＴｒＧを含む部分の断面とを、模式的に繋げて示している。さらに、図７では、周辺領域ＧＡの端子部７２を含む部分の断面を模式的に繋げて示している。
なお、検出装置１の説明において、絶縁基板２１の表面に垂直な方向において、絶縁基板２１からフォトダイオードＰＤに向かう方向を「上側」とする。フォトダイオードＰＤから絶縁基板２１に向かう方向を「下側」とする。また、「平面視」とは、絶縁基板２１の表面に垂直な方向から見た場合を示す。
図６に示すように、部分検出領域ＰＡＡは、ゲート線ＧＣＬと、信号線ＳＧＬとで囲まれた領域である。本実施形態では、ゲート線ＧＣＬは、第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとを含む。第１ゲート線ＧＣＬＡは、第２ゲート線ＧＣＬＢと重なって設けられる。第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは、絶縁層（第５無機絶縁層２２ｃ及び第６無機絶縁層２２ｄ（図７参照））を介して異なる層に設けられている。第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは、任意の箇所で電気的に接続され、同じ電位を有するゲート駆動信号ＶＧＣＬが供給される。第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢの少なくとも一方が、ゲート線駆動回路１５に接続される。なお、図６では、第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは異なる幅を有しているが、同じ幅であってもよい。
フォトダイオードＰＤは、ゲート線ＧＣＬと、信号線ＳＧＬとで囲まれた領域に設けられる。フォトダイオードＰＤは、第３半導体３１と、上部電極３４と、下部電極３５とを含む。フォトダイオードＰＤは、例えば、ＰＩＮ（Positive Intrinsic Negative Diode）型のフォトダイオードである。
図６に示すように、上部電極３４は、接続配線３６を介して電源信号線Ｌｖｓと接続される。電源信号線Ｌｖｓは、電源信号ＳＶＳをフォトダイオードＰＤに供給する配線である。本実施形態では、電源信号線Ｌｖｓは、信号線ＳＧＬと重なって第２方向Ｄｙに延在する。第２方向Ｄｙに配列された複数の部分検出領域ＰＡＡは、共通の電源信号線Ｌｖｓに接続される。このような構成により、部分検出領域ＰＡＡの開口を大きくすることができる。下部電極３５、第３半導体３１及び上部電極３４は、平面視で四角形状である。ただし、これに限定されず、下部電極３５、第３半導体３１及び上部電極３４の形状は適宜変更できる。
第１スイッチング素子Ｔｒは、ゲート線ＧＣＬと信号線ＳＧＬとの交差部の近傍に設けられる。第１スイッチング素子Ｔｒは、第１半導体６１、ソース電極６２、ドレイン電極６３、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂを含む。
第１半導体６１は、酸化物半導体である。より好ましくは、第１半導体６１は、酸化物半導体のうち透明アモルファス酸化物半導体（ＴＡＯＳ：Transparent Amorphous Oxide Semiconductor）である。第１スイッチング素子Ｔｒに酸化物半導体を用いることにより、第１スイッチング素子Ｔｒのリーク電流を抑制できる。すなわち、第１スイッチング素子Ｔｒは、図５に示す読み出し期間Ｐｄｅｔにおいて、非選択の部分検出領域ＰＡＡからのリーク電流を低減できる。このため、検出装置１は、Ｓ／Ｎ比を向上させることができる。
第１半導体６１は、第１方向Ｄｘに沿って設けられ、平面視で第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂと交差する。第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂは、それぞれ第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢから分岐して設けられる。言い換えると、第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢのうち、第１半導体６１と重なる部分が第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂとして機能する。第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂは、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金が用いられる。また、第１半導体６１の、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂと重なる部分にチャネル領域が形成される。
第１半導体６１の一端は、コンタクトホールＨ１を介してソース電極６２と接続される。第１半導体６１の他端は、コンタクトホールＨ２を介してドレイン電極６３と接続される。信号線ＳＧＬのうち、第１半導体６１と重なる部分がソース電極６２である。また、第３導電層６７のうち、第１半導体６１と重なる部分がドレイン電極６３として機能する。第３導電層６７はコンタクトホールＨ３を介して下部電極３５と接続される。このような構成により、第１スイッチング素子Ｔｒは、フォトダイオードＰＤと信号線ＳＧＬとの間の接続と遮断とを切り換え可能になっている。
次に第１スイッチング素子Ｔｒ及びフォトダイオードＰＤの層構成について説明する。図７に示すように、フォトダイオードＰＤは、バックプレーン２の上に設けられる。バックプレーン２は、所定の検出領域ごとにセンサを駆動する駆動回路基板である。バックプレーン２は、絶縁基板２１と、絶縁基板２１に設けられた第１スイッチング素子Ｔｒ、第２スイッチング素子ＴｒＧ及び各種配線等を有する。
第１スイッチング素子Ｔｒは、絶縁基板２１に設けられている。絶縁基板２１は、例えばガラス基板である。或いは、絶縁基板２１は、ポリイミド等の樹脂で構成された樹脂基板又は樹脂フィルムであってもよい。検出装置１は、酸化物半導体を含む第１スイッチング素子Ｔｒが絶縁基板２１の上に形成される。このため、例えばシリコン基板などの半導体基板を用いた場合に比べ、検出装置１は、検出領域ＡＡの面積を大きくすることが容易である。
第２ゲート電極６４Ｂは、第３無機絶縁層２２ａ及び第４無機絶縁層２２ｂを介して絶縁基板２１の上に設けられる。第３無機絶縁層２２ａから第９無機絶縁層２２ｇは、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等が用いられる。また、各無機絶縁層は、単層に限定されず積層膜であってもよい。
第５無機絶縁層２２ｃは、第２ゲート電極６４Ｂを覆って第４無機絶縁層２２ｂの上に設けられる。第１半導体６１、第１導電層６５及び第２導電層６６は、第５無機絶縁層２２ｃの上に設けられる。第１導電層６５は、第１半導体６１のうちソース電極６２と接続される端部を覆って設けられる。第２導電層６６は、第１半導体６１のうちドレイン電極６３と接続される端部を覆って設けられる。
第６無機絶縁層２２ｄは、第１半導体６１、第１導電層６５及び第２導電層６６を覆って第５無機絶縁層２２ｃの上に設けられる。第１ゲート電極６４Ａは、第６無機絶縁層２２ｄの上に設けられる。第１半導体６１は、絶縁基板２１に垂直な方向において、第１ゲート電極６４Ａと第２ゲート電極６４Ｂとの間に設けられる。つまり、第１スイッチング素子Ｔｒは、いわゆるデュアルゲート構造である。ただし、第１スイッチング素子Ｔｒは、第１ゲート電極６４Ａが設けられ、第２ゲート電極６４Ｂが設けられないトップゲート構造でもよく、第１ゲート電極６４Ａが設けられず、第２ゲート電極６４Ｂのみが設けられるボトムゲート構造でもよい。
第７無機絶縁層２２ｅは、第１ゲート電極６４Ａを覆って第６無機絶縁層２２ｄの上に設けられる。ソース電極６２（信号線ＳＧＬ）及びドレイン電極６３（第３導電層６７）は、第７無機絶縁層２２ｅの上に設けられる。本実施形態では、ドレイン電極６３は、第１半導体６１の上に第６無機絶縁層２２ｄ及び第７無機絶縁層２２ｅを介して設けられた第３導電層６７である。また、第５無機絶縁層２２ｃから第７無機絶縁層２２ｅは、第１スイッチング素子Ｔｒの層間を絶縁する層間絶縁層であり、ソース電極６２及びドレイン電極６３は、第１半導体６１の上側に層間絶縁層を介して設けられる。第６無機絶縁層２２ｄ及び第７無機絶縁層２２ｅにはコンタクトホールＨ１、コンタクトホールＨ２が設けられる。コンタクトホールＨ１の底部には第１導電層６５が露出する。ソース電極６２は、コンタクトホールＨ１及び第１導電層６５を介して第１半導体６１と電気的に接続される。同様に、コンタクトホールＨ２の底部には第２導電層６６が露出する。ドレイン電極６３は、コンタクトホールＨ２及び第２導電層６６を介して第１半導体６１と電気的に接続される。
第１導電層６５は、ソース電極６２と第１半導体６１との間において、少なくともコンタクトホールＨ１の底部と重なる部分に設けられ、第１半導体６１と接する。第２導電層６６は、ドレイン電極６３と第１半導体６１との間において、少なくともコンタクトホールＨ２の底部と重なる部分に設けられ、第１半導体６１と接する。第１導電層６５及び第２導電層６６が設けられているため、検出装置１は、コンタクトホールＨ１、Ｈ２をエッチングにより形成する際に、第１半導体６１がエッチング液により除去されることを抑制できる。つまり、検出装置１は、検出領域ＡＡの第１スイッチング素子Ｔｒと、周辺領域ＧＡの第２スイッチング素子ＴｒＧとを同じ工程で形成することができるため、製造コストを抑制できる。
第１導電層６５、第２導電層６６及び第３導電層６７は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）等の金属材料又はこれらの合金が用いられる。第１導電層６５及び第２導電層６６は、コンタクトホールＨ１、Ｈ２を形成する際にエッチングの進行を抑制する導電材料であればよい。
第３導電層６７は、平面視で、フォトダイオードＰＤと重なる領域に設けられる。第３導電層６７は、第１半導体６１、第１ゲート電極６４Ａ及び第２ゲート電極６４Ｂの上側にも設けられる。つまり、第３導電層６７は、絶縁基板２１に垂直な方向において、第１ゲート電極６４Ａと下部電極３５との間に設けられる。これにより、第３導電層６７は、第１スイッチング素子Ｔｒを保護する保護層としての機能を有する。
第２導電層６６は、第１半導体６１と重ならない領域において、第３導電層６７と対向して延在する。また、第１半導体６１と重ならない領域において、第６無機絶縁層２２ｄの上に第４導電層６８が設けられる。第４導電層６８は、第２導電層６６と第３導電層６７との間に設けられる。これにより、第２導電層６６と第４導電層６８との間に容量が形成され、第３導電層６７と第４導電層６８との間に容量が形成される。第２導電層６６、第３導電層６７及び第４導電層６８により形成される容量は、図４に示す容量素子Ｃａの容量である。
第１有機絶縁層２３ａは、ソース電極６２（信号線ＳＧＬ）及びドレイン電極６３（第３導電層６７）を覆って、第７無機絶縁層２２ｅの上に設けられる。第１有機絶縁層２３ａは、第１スイッチング素子Ｔｒや、各種導電層で形成される凹凸を平坦化する平坦化層である。
絶縁基板２１の法線方向において、第１無機絶縁層２５は第１有機絶縁層２３ａとフォトダイオードＰＤとの間に設けられる。第１無機絶縁層２５は、第１有機絶縁層２３ａの上面を覆う。フォトダイオードＰＤの下部電極３５は、第１無機絶縁層２５の上に設けられる。言い換えると、第１無機絶縁層２５は、絶縁基板２１の法線方向において、フォトダイオードＰＤと第１スイッチング素子Ｔｒとの間に設けられる。第１無機絶縁層２５は、平面視で、複数の部分検出領域ＰＡＡに跨がって連続して設けられる。なお、第１無機絶縁層２５は、部分検出領域ＰＡＡごとに設けられていてもよく、少なくとも、フォトダイオードＰＤと重なる領域及び第１スイッチング素子Ｔｒと重なる領域に亘って設けられていてもよい。
第１無機絶縁層２５は、酸化アルミニウム膜（Ａｌ２Ｏ３）、シリコン酸化膜（ＳｉＯ）、シリコン窒化膜（ＳｉＮ）又はシリコン酸化窒化膜（ＳｉＯＮ）等が用いられる。第１無機絶縁層２５は、単層に限定されず積層膜であってもよい。
図７に示すように、フォトダイオードＰＤは、バックプレーン２の第１無機絶縁層２５の上に、下部電極３５、第３半導体３１、上部電極３４の順に積層される。
第３半導体３１は、アモルファスシリコン（ａ－Ｓｉ）である。第３半導体３１は、ｉ型半導体３２ａ、ｐ型半導体３２ｂ及びｎ型半導体３２ｃを含む。ｉ型半導体３２ａ、ｐ型半導体３２ｂ及びｎ型半導体３２ｃは、光電変換素子の一具体例である。図７では、絶縁基板２１の表面に垂直な方向において、ｎ型半導体３２ｃ、ｉ型半導体３２ａ及びｐ型半導体３２ｂの順に積層されている。ただし、反対の構成、つまり、ｐ型半導体３２ｂ、ｉ型半導体３２ａ及びｎ型半導体３２ｃの順に積層されていてもよい。
下部電極３５は、フォトダイオードＰＤのアノードであり、検出信号Ｖｄｅｔを読み出すための電極である。下部電極３５は、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属材料が用いられる。又は、下部電極３５は、これらの金属材料が複数積層された積層膜であってもよい。下部電極３５は、ＩＴＯ（Indium Tin Oxide）等の透光性を有する導電材料であってもよい。
下部電極３５は、第１有機絶縁層２３ａに設けられたコンタクトホールＨ３及び第１無機絶縁層２５に設けられた開口２５ａを介して第３導電層６７と電気的に接続される。開口２５ａはコンタクトホールＨ３と連通して設けられる。また、第３導電層６７は、フォトダイオードＰＤのアノードである下部電極３５と電気的に接続されるとともに、フォトダイオードＰＤと、第１スイッチング素子Ｔｒの第１ゲート電極６４Ａとの間に設けられる。
ｎ型半導体３２ｃは、ａ－Ｓｉに不純物がドープされてｎ＋領域を形成する。ｐ型半導体３２ｂは、ａ－Ｓｉに不純物がドープされてｐ＋領域を形成する。ｉ型半導体３２ａは、例えば、ノンドープの真性半導体であり、ｎ型半導体３２ｃ及びｐ型半導体３２ｂよりも低い導電性を有する。
上部電極３４は、フォトダイオードＰＤのカソードであり、電源信号ＳＶＳを光電変換層に供給するための電極である。上部電極３４は、例えばＩＴＯ等の透光性導電層であり、フォトダイオードＰＤごとに複数設けられる。
第１無機絶縁層２５の上に、第８無機絶縁層２２ｆ及び第９無機絶縁層２２ｇが設けられている。第８無機絶縁層２２ｆは、上部電極３４の周縁部を覆い、上部電極３４と重なる位置に開口が設けられている。接続配線３６は、上部電極３４のうち、第８無機絶縁層２２ｆが設けられていない部分で上部電極３４と接続される。第９無機絶縁層２２ｇは、上部電極３４及び接続配線３６を覆って第８無機絶縁層２２ｆの上に設けられる。第９無機絶縁層２２ｇの上に平坦化層である第２有機絶縁層２３ｂが設けられる。
周辺領域ＧＡには、ゲート線駆動回路１５の第２スイッチング素子ＴｒＧが設けられている。第２スイッチング素子ＴｒＧは、第１スイッチング素子Ｔｒと同一の絶縁基板２１に設けられる。第２スイッチング素子ＴｒＧは、第２半導体８１、ソース電極８２、ドレイン電極８３及びゲート電極８４を含む。
第２半導体８１は、ポリシリコンである。より好ましくは、第２半導体８１は、低温ポリシリコン（以下、ＬＴＰＳ（Low Temperature Polycrystalline Silicone）と表す）である。ＬＴＰＳを用いた第２スイッチング素子ＴｒＧは、６００℃以下のプロセス温度で製造できる。このため、ゲート線駆動回路１５や信号線選択回路１６等の回路を、第１スイッチング素子Ｔｒと同一基板上に形成できる。ポリシリコンは、ａ－Ｓｉに比べキャリアの移動度が高い。このため、検出装置１は、第２スイッチング素子ＴｒＧにポリシリコンを用いることにより、ゲート線駆動回路１５を小型化できる。この結果、検出装置１は、周辺領域ＧＡの面積を小さくすることができる。また、ポリシリコンを用いた第２スイッチング素子ＴｒＧは、ａ－Ｓｉに比べ信頼性が高い。
第２半導体８１は、第３無機絶縁層２２ａの上に設けられる。つまり、第１スイッチング素子Ｔｒの第１半導体６１は、絶縁基板２１に垂直な方向において、第２スイッチング素子ＴｒＧの第２半導体８１よりも絶縁基板２１から離れた位置に設けられる。これにより、ポリシリコンからなる第２半導体８１と、酸化物半導体からなる第１半導体６１を同一の絶縁基板２１に形成できる。
ゲート電極８４は、第４無機絶縁層２２ｂを介して第２半導体８１の上側に設けられる。ゲート電極８４は、第２ゲート電極６４Ｂと同層に設けられる。第２スイッチング素子ＴｒＧは、いわゆるトップゲート構造である。ただし、第２スイッチング素子ＴｒＧは、デュアルゲート構造でもよく、ボトムゲート構造でもよい。
ソース電極８２及びドレイン電極８３は、第７無機絶縁層２２ｅの上に設けられる。ソース電極８２及びドレイン電極８３は、第１スイッチング素子Ｔｒのソース電極６２及びドレイン電極６３と同層に設けられる。コンタクトホールＨ４、Ｈ５は、第４無機絶縁層２２ｂから第７無機絶縁層２２ｅに亘って設けられる。ソース電極８２は、コンタクトホールＨ４を介して第２半導体８１と電気的に接続される。ドレイン電極８３は、コンタクトホールＨ５を介して第２半導体８１と電気的に接続される。
コンタクトホールＨ４、Ｈ５は、４層の無機絶縁層（第４無機絶縁層２２ｂから第７無機絶縁層２２ｅ）に形成され、コンタクトホールＨ１、Ｈ２は、２層の無機絶縁層（第６無機絶縁層２２ｄ、第７無機絶縁層２２ｅ）に形成される。つまり、コンタクトホールＨ４、Ｈ５の、絶縁基板２１に垂直な方向での長さは、コンタクトホールＨ１、Ｈ２よりも長い。この場合であっても、第１スイッチング素子Ｔｒには、第１導電層６５及び第２導電層６６が設けられているため、検出装置１は、コンタクトホールＨ１、Ｈ２とコンタクトホールＨ４、Ｈ５とを同一工程で形成できる。
第１無機絶縁層２５は、検出領域ＡＡ及び周辺領域ＧＡに亘って設けられる。すなわち、第１無機絶縁層２５は、第２スイッチング素子ＴｒＧと重なる領域に亘って設けられる。
なお、図３に示す、信号線選択回路１６が有する第３スイッチング素子ＴｒＳも、第２スイッチング素子ＴｒＧと同様の構成とすることができる。すなわち、第３スイッチング素子ＴｒＳの半導体は、ポリシリコンであり、より好ましくはＬＴＰＳである。この場合、検出装置１は、信号線選択回路１６の回路規模を抑制できる。これに限定されず、第３スイッチング素子ＴｒＳの半導体は、ＴＡＯＳを含む酸化物半導体であってもよい。同様に、図３に示す、リセット回路１７が有する第４スイッチング素子ＴｒＲも、第２スイッチング素子ＴｒＧと同様の構成とすることができる。すなわち、第４スイッチング素子ＴｒＲの半導体は、ポリシリコンであり、より好ましくはＬＴＰＳである。この場合、検出装置１は、リセット回路１７の回路規模を抑制できる。これに限定されず、第４スイッチング素子ＴｒＲの半導体は、ＴＡＯＳを含む酸化物半導体であってもよい。
端子部７２は、周辺領域ＧＡのうち、ゲート線駆動回路１５が設けられた領域とは異なる位置に設けられる。端子部７２は、第１端子導電層７３、第２端子導電層７４、第３端子導電層７５及び第４端子導電層７６を有する。第１端子導電層７３は、第２ゲート電極６４Ｂと同層に、第４無機絶縁層２２ｂの上に設けられる。コンタクトホールＨ６は、第５無機絶縁層２２ｃ、第６無機絶縁層２２ｄ、第７無機絶縁層２２ｅ及び第１有機絶縁層２３ａを連通して設けられる。
第２端子導電層７４、第３端子導電層７５及び第４端子導電層７６は、コンタクトホールＨ６内に、この順で積層され、第１端子導電層７３と電気的に接続される。第２端子導電層７４は、第３導電層６７等と同じ材料を用い、同じ工程で形成できる。また、第３端子導電層７５は、下部電極３５と同じ材料を用い、同じ工程で形成できる。第４端子導電層７６は、接続配線３６及び電源信号線Ｌｖｓ（図６参照）と同じ材料を用い、同じ工程で形成できる。
なお、図７では１つの端子部７２を示しているが、端子部７２は間隔を有して複数配列される。複数の端子部７２は、例えばＡＣＦ（Anisotropic Conductive Film）等により、フレキシブルプリント基板７１（図１参照）と電気的に接続される。
以上説明したように、本実施形態の検出装置１は、絶縁基板２１と、絶縁基板２１の検出領域ＡＡに配列され、それぞれに照射された光に応じた信号を出力する複数の光電変換素子（フォトダイオードＰＤ）と、複数の光電変換素子のそれぞれに対応して設けられ、第１半導体６１、ソース電極６２及びドレイン電極６３を含む第１スイッチング素子Ｔｒと、絶縁基板２１の法線方向において、光電変換素子と第１スイッチング素子Ｔｒとの間に設けられた第１無機絶縁層２５と、を有する。
これによれば、第１無機絶縁層２５は、フォトダイオードＰＤから発生する水素（Ｈ）が、第１スイッチング素子Ｔｒに拡散することを抑制できる。つまり、第１無機絶縁層２５は、水素（Ｈ）の透過を抑制するバリア層として機能する。フォトダイオードＰＤから発生する水素（Ｈ）は、例えば、アモルファスシリコン（ａ－Ｓｉ）からなる第３半導体３１を成膜する際や、ＩＴＯで形成された下部電極３５を熱処理する際に生じる。これにより、検出装置１は、水素（Ｈ）の拡散による第１スイッチング素子Ｔｒの第１半導体６１等の特性の変化を抑制して、信頼性を確保することができる。
また、本実施形態の検出装置１は、第１スイッチング素子Ｔｒを覆う平坦化膜（第１有機絶縁層２３ａ）を有し、絶縁基板２１の法線方向において、第１無機絶縁層２５は平坦化膜と光電変換素子との間に設けられる。
これによれば、第１無機絶縁層２５は、フォトダイオードＰＤの製造工程において平坦化膜への影響を抑制することができる。また、フォトダイオードＰＤとしてアモルファスシリコン（ａ－Ｓｉ）を用いた構成を説明したが、これに限定されない。フォトダイオードＰＤは、有機材料を用いてもよい。この場合であっても、第１無機絶縁層２５により、フォトダイオードＰＤの有機材料と第１有機絶縁層２３ａとが接しないので、フォトダイオードＰＤの製造工程において平坦化膜への影響を抑制することができる。
また、本実施形態の検出装置１において、ソース電極６２及びドレイン電極６３は、第１半導体６１の上側に層間絶縁層（第６無機絶縁層２２ｄ、第７無機絶縁層２２ｅ）を介して設けられ、それぞれ、層間絶縁層に設けられたコンタクトホールＨ１、Ｈ２を介して第１半導体６１と電気的に接続され、平坦化膜は、ソース電極６２及びドレイン電極６３を覆う。すなわち、第１無機絶縁層２５は、第１スイッチング素子Ｔｒが有する複数の層間絶縁層とは異なる層に設けられ、水素（Ｈ）の透過を抑制するバリア層として機能する。
また、本実施形態の検出装置１において、第１無機絶縁層２５は、第２スイッチング素子ＴｒＧと重なる領域に亘って設けられる。これにより、検出装置１は、水素（Ｈ）の拡散による第２スイッチング素子ＴｒＧの特性の変化を抑制することができる。
（第２実施形態）
図８は、第２実施形態に係る検出装置の概略断面構成を示す断面図である。なお、以下の説明において、上述した実施形態で説明した構成要素については、同じ符号を付して、説明を省略する。
図８に示すように、本実施形態の検出装置１Ａにおいて、第１無機絶縁層２５に替えて第２無機絶縁層２５Ａが設けられている。絶縁基板２１の法線方向において、第２無機絶縁層２５Ａは、第１有機絶縁層２３ａと第１スイッチング素子Ｔｒとの間に設けられる。具体的には、第２無機絶縁層２５Ａは、ソース電極６２（信号線ＳＧＬ）及びドレイン電極６３（第３導電層６７）を覆って第７無機絶縁層２２ｅの上に設けられる。また、フォトダイオードＰＤの下部電極３５は、第１有機絶縁層２３ａの上に設けられる。
本実施形態においても、第２無機絶縁層２５Ａは、フォトダイオードＰＤから発生する水素（Ｈ）が第１スイッチング素子Ｔｒに透過することを抑制することができる。
また、第２無機絶縁層２５Ａは、第２スイッチング素子ＴｒＧと重なる領域に亘って設けられ、ソース電極８２及びドレイン電極８３を覆う。これにより、フォトダイオードＰＤから発生する水素（Ｈ）が、第２スイッチング素子ＴｒＧに透過することを抑制することができる。
（第３実施形態）
図９は、第３実施形態に係る検出装置の概略断面構成を示す断面図である。図９に示すように、本実施形態の検出装置１Ｂにおいて、第１無機絶縁層２５に加え第２無機絶縁層２５Ａが設けられている。第１無機絶縁層２５は、絶縁基板２１の法線方向において、第１有機絶縁層２３ａとフォトダイオードＰＤとの間に設けられる。第２無機絶縁層２５Ａは、第１有機絶縁層２３ａと第１スイッチング素子Ｔｒとの間に設けられる。具体的には、第２無機絶縁層２５Ａは、第１スイッチング素子Ｔｒのソース電極６２（信号線ＳＧＬ）及びドレイン電極６３（第３導電層６７）を覆う。絶縁基板２１の法線方向において、第１有機絶縁層２３ａは、第１無機絶縁層２５と、第２無機絶縁層２５Ａとの間に挟まれて配置される。
本実施形態においても、第１無機絶縁層２５及び第２無機絶縁層２５Ａは、フォトダイオードＰＤから発生する水素（Ｈ）が、第１スイッチング素子Ｔｒに透過することを抑制することができる。これにより、第１実施形態及び第２実施形態に比べてフォトダイオードＰＤから発生する水素（Ｈ）を遮蔽する効果を高めることができる。また、第１無機絶縁層２５及び第２無機絶縁層２５Ａは、周辺領域ＧＡにも設けられ、第２スイッチング素子ＴｒＧと重なる領域に亘って設けられる。
（第４実施形態）
図１０は、第４実施形態に係る検出装置の部分検出領域を模式的に示す平面図である。図１１は、図１０のＸＩ－ＸＩ’線に沿う断面図である。図１０に示すように、第１ゲート線ＧＣＬＡ（第１ゲート電極６４Ａ）と第２ゲート線ＧＣＬＢ（第２ゲート電極６４Ｂ）とは、複数の第２ゲート線ＧＣＬＢと複数の信号線ＳＧＬとで囲まれた領域で、電気的に接続される。なお、複数の第２ゲート線ＧＣＬＢと複数の信号線ＳＧＬとで囲まれた領域とは、隣り合う信号線ＳＧＬの間の第２ゲート線ＧＣＬＢと重なる領域も含む。
具体的には、第１ゲート線ＧＣＬＡは、第２方向Ｄｙに延在して、第２ゲート線ＧＣＬＢは、第１方向Ｄｘに延在している。第２ゲート線分岐部ＧＣＬＢａは、第２ゲート線ＧＣＬＢから分岐して第２方向Ｄｙに延在する。第１ゲート線ＧＣＬＡは、第２ゲート線分岐部ＧＣＬＢａと重なって設けられる。ゲート線接続層ＣＮＧＣＬは、第１ゲート線ＧＣＬＡ及び第２ゲート線ＧＣＬＢの一部と重なって設けられる。
図１１に示すように、第２ゲート線ＧＣＬＢは、第４無機絶縁層２２ｂの上に設けられる。第１ゲート線ＧＣＬＡは、第６無機絶縁層２２ｄの上に設けられる。ゲート線接続層ＣＮＧＣＬは第７無機絶縁層２２ｅの上に設けられる。第１ゲート線ＧＣＬＡは、第７無機絶縁層２２ｅに設けられたコンタクトホールＧＨ１を介してゲート線接続層ＣＮＧＣＬと接続される。第２ゲート線ＧＣＬＢは、第５無機絶縁層２２ｃから第７無機絶縁層２２ｅを貫通して設けられたコンタクトホールＧＨ２を介してゲート線接続層ＣＮＧＣＬと接続される。これにより、第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとは、ゲート線接続層ＣＮＧＣＬを介して電気的に接続される。
本実施形態では、部分検出領域ＰＡＡのそれぞれにおいて、第１ゲート線ＧＣＬＡ（第１ゲート電極６４Ａ）と第２ゲート線ＧＣＬＢ（第２ゲート電極６４Ｂ）とが電気的に接続される。このため、周辺領域ＧＡで第１ゲート線ＧＣＬＡと第２ゲート線ＧＣＬＢとが電気的に接続された構成に比べて、第１ゲート電極６４Ａに印加される電圧と第２ゲート電極６４Ｂに印加される電圧の差を小さくすることができる。
（第５実施形態）
図１２は、第５実施形態に係る表示装置の概略断面構成を示す断面図である。図１２に示すように、表示装置１２０は、検出装置１と、表示パネル１２１と、タッチパネル１２２と、カバーガラス１２３とを有する。表示パネル１２１は、例えば、表示素子として発光素子を用いた有機ＥＬディスプレイパネル（ＯＬＥＤ： Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ（Ｍｉｎｉ－ＬＥＤ））であってもよい。或いは、表示パネル２０は、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。また、検出装置１に用いる光電変換素子としてアモルファスシリコン材料を用いていたが、代わりに有機材料等を用いてもよい。
表示パネル１２１は、第１主面１２１ａと、第１主面１２１ａと反対側の第２主面１２１ｂとを有する。第１主面１２１ａは、表示素子からの光Ｌ１をカバーガラス１２３に向けて照射して、画像を表示する面である。第１主面１２１ａは、画像を表示する表示領域ＤＡを有する。
タッチパネル１２２は、例えば静電容量方式により、カバーガラス１２３の表面に接触又は近接する指Ｆｇを検出する。タッチパネル１２２は、透光性を有し、光Ｌ１及びカバーガラス１２３と空気との界面で反射した光Ｌ２を透過できる。なお、表示装置１２０は、タッチパネル１２２を有さない構成であってもよい。また、表示パネル１２１は、タッチパネル１２２と一体化されていてもよく、タッチパネル１２２の機能を内蔵してもよい。
カバーガラス１２３は、表示パネル１２１等を保護するための部材であり、表示パネル１２１等を覆っている。カバーガラス１２３は、例えばガラス基板である。なお、カバーガラス１２３に限定されず、樹脂基板等がタッチパネル１２２の上に設けられていてもよい。
検出装置１は、表示パネル１２１の第２主面１２１ｂと対向して設けられる。検出装置１は、カバーガラス１２３と空気との界面で反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸を検出できる。検出装置１は大面積化が容易であるため、検出装置１の検出領域ＡＡは、表示パネル１２１の表示領域ＤＡの全体と対向して設けられる。なお、これに限定されず、検出領域ＡＡは、表示パネル１２１の表示領域ＤＡの一部と対向していてもよい。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。
例えば、検出装置１、１Ａ、１Ｂは、指Ｆｇの指紋を検出する指紋センサとして用いられる場合に限定されない。検出装置１、１Ａ、１Ｂは、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素濃度等、種々の生体に関する情報を検出する生体センサとして用いることもできる。
１、１Ａ、１Ｂ 検出装置
２ バックプレーン
１０ センサ部
１５ ゲート線駆動回路
１６ 信号線選択回路
１７ リセット回路
２１ 絶縁基板
２５ 第１無機絶縁層
２５Ａ 第２無機絶縁層
３１ 第３半導体
３４ 上部電極
３５ 下部電極
３６ 接続配線
４８ ＡＦＥ
６１ 第１半導体
６２ ソース電極
６３ ドレイン電極
６４Ａ 第１ゲート電極
６４Ｂ 第２ゲート電極
８１ 第２半導体
８２ ソース電極
８３ ドレイン電極
８４ ゲート電極
１２０ 表示装置
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＣＬ ゲート線
ＰＡＡ 部分検出領域
ＰＤ フォトダイオード
ＳＧＬ 信号線
Ｔｒ 第１スイッチング素子
ＴｒＧ 第２スイッチング素子
ＴｒＳ 第３スイッチング素子
ＴｒＲ 第４スイッチング素子

Claims (9)

  1. 絶縁基板と、
    前記絶縁基板の検出領域に配列され、それぞれに照射された光に応じた信号を出力する複数の光電変換素子と、
    複数の前記光電変換素子のそれぞれに対応して設けられ、第１半導体、ソース電極及びドレイン電極を含む第１スイッチング素子と、
    前記第１スイッチング素子に接続され第１方向に延在する複数のゲート線と、
    前記第１スイッチング素子に接続され前記第１方向と交差する複数の信号線と、
    前記絶縁基板の法線方向において、前記光電変換素子と前記第１スイッチング素子との間に設けられた無機絶縁層と、を有し、
    前記第１スイッチング素子は、前記絶縁基板の法線方向において、前記第１半導体を挟んで設けられた第１ゲート電極と第２ゲート電極とを含み、
    複数のゲート線と複数の信号線とで囲まれた領域で、前記第１ゲート電極と前記第２ゲート電極とは電気的に接続される
    検出装置。
  2. 前記第１スイッチング素子を覆う平坦化膜を有し、
    前記絶縁基板の法線方向において、前記無機絶縁層は前記平坦化膜と前記光電変換素子との間に設けられる
    請求項１に記載の検出装置。
  3. 前記第１スイッチング素子を覆う平坦化膜を有し、
    前記絶縁基板の法線方向において、前記無機絶縁層は前記平坦化膜と前記第１スイッチング素子との間に設けられる
    請求項１に記載の検出装置。
  4. 前記ソース電極及び前記ドレイン電極は、前記第１半導体の上側に層間絶縁層を介して設けられ、それぞれ、前記層間絶縁層に設けられたコンタクトホールを介して前記第１半導体と電気的に接続され、
    前記無機絶縁層は前記ソース電極及び前記ドレイン電極を覆う
    請求項３に記載の検出装置。
  5. 第２半導体を有する第２スイッチング素子を含み、前記検出領域の外側の周辺領域に設けられて複数の前記ゲート線を駆動するゲート線駆動回路を有し、
    前記無機絶縁層は、前記第２スイッチング素子と重なる領域に亘って設けられる
    請求項１から請求項４のいずれか１項に記載の検出装置。
  6. 前記第１半導体は、酸化物半導体であり、
    前記第２半導体は、ポリシリコンである
    請求項５に記載の検出装置。
  7. 前記無機絶縁層は、第１無機絶縁層と、第２無機絶縁層とを含み、
    前記第１スイッチング素子を覆う平坦化膜を有し、
    前記絶縁基板の法線方向において、前記第１無機絶縁層は前記平坦化膜と前記光電変換素子との間に設けられ、前記第２無機絶縁層は前記平坦化膜と前記第１スイッチング素子との間に設けられる
    請求項１に記載の検出装置。
  8. 前記ソース電極及び前記ドレイン電極は、前記第１半導体の上側に層間絶縁層を介して設けられ、それぞれ、前記層間絶縁層に設けられたコンタクトホールを介して前記第１半導体と電気的に接続され、
    前記第２無機絶縁層は、前記ソース電極及び前記ドレイン電極を覆う、
    請求項７に記載の検出装置。
  9. 請求項１から請求項８のいずれか１項に記載の検出装置と、
    画像を表示するための表示素子を有し、前記検出装置と対向して配置される表示パネルと、を有する、
    表示装置。
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