JP5330779B2 - 光電変換装置、及びその製造方法 - Google Patents

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Description

本発明は、光電変換装置、及びその製造方法に関し、特に詳しくはフォトダイオードと薄膜トランジスタとを有する受光画素がアレイ状に配列された基板を用いた光電変換装置、及びその製造方法に関する。
光電変換装置であるフォトセンサーは、可視光を電荷へと光電変換するフォトダイオードと、薄膜トランジスタ(Thin Film Transistor:TFT)とを配置したTFTアレイ基板を備えたフラットパネルである。このフォトセンサーは、密着イメージセンサーやX線撮像表示装置などに適用され、広く用いられている。特に、TFTアレイ基板上にX線を可視光に変換するシンチレーターを設けることにより構成されるフラットパネルX線撮像表示装置(Flat Panel Ditector:FPD)は、医療産業等への適用が有望な装置である。
X線画像診断の分野では、精密画像(静止画)とリアルタイム画像観察(動画)が使い分けられている。静止画の撮影には、主にX線フィルムが今尚使用されている。一方、動画の撮影には、光電子増倍管とCCDとを組み合わせた撮像管(イメージインテンシファイア)が使用されている。X線フィルムは、空間分解能が高い反面、感度が低く静止画しか撮影できない。また、X線フィルムは、撮影後に現像処理を必要とし、即時性に欠けるといった欠点がある。一方、撮像管は、感度が高く動画の撮影が可能である反面、空間分解能が低い。また、撮像管は、真空デバイスであるため大型化に限界があるといった欠点がある。
FPDには、CsIなどのシンチレーターによってX線を光に変換後、フォトダイオードにより電荷へ変換する間接変換方式と、Seを代表とするX線検出素子によりX線を直接電荷へ変換する直接変換方式がある。間接変換方式は、直接変換方式に比べて、量子効率が高く、シグナル/ノイズ比(S/N比)に優れ、少ない被爆線量で透視、撮影が可能である。間接変換方式のFPDのアレイ基板に関する構造や製造方法については従来から開示がなされている(例えば、特許文献1、2)。
FPDのアレイ基板においては、フォトセンサーの感度やノイズ等に影響を与えるフォトダイオードの形成は重要となる。例えば、特許文献1には、電極上に形成された光電変換層であるアモルファスシリコン層の上に、透明導電膜からなる電極を設けたフォトダイオードが開示されている。また、特許文献2には、光電変換層である半導体層上に絶縁膜を積層し、この絶縁膜に設けられた開口部を介して金属電極を半導体層に直接接続したフォトダイオードが開示されている。
特開2000−101920号公報 特開2007−165865号公報
フォトダイオードを形成する際、光電変換層であるアモルファスシリコン層のエッチング等により、フォトダイオードはその端面にダメージを受けてしまう。そのため、逆スタガー型アモルファスTFTのバックチャネルエッチ後に行う水素ガスを用いたプラズマ処理(以下、Hプラズマ処理とする)と同等の処理をフォトダイオード形成後に行って、フォトダイオード端面に受けたダメージを修復することが望ましい。
しかしながら、特許文献1の構成では、アモルファスシリコン層上に配置された電極が透明導電膜によって形成されており、この透明導電膜がフォトダイオード端面のダメージ修復処理により還元されてしまう。従って、特許文献1のフォトダイオードには、Hプラズマ処理でのダメージ修復を行うことができない。そのため、フォトダイオードのリーク電流増大を招くという問題がある。これは、フォトダイオードをセンサーとして用いる際、透明導電膜に逆バイアスを印加するが、このときフォトダイオード端面のダメージ部分にリーク経路が形成されてしまうからである。
これに対し、特許文献2のフォトダイオードには、半導体層上に透明導電膜が形成されていないので、Hプラズマ処理でのダメージ修復を行うことができる。しかしながら、特許文献2の構成では、絶縁膜を塗布型のものを用いて露光により形成した場合、この絶縁膜中に含有される不純物により、フォトダイオード端面にリーク経路が形成されてしまう。一方、塗布型の絶縁膜ではなく、絶縁膜を成膜で形成した場合、この絶縁膜に開口部を形成する際のドライエッチングにより半導体層にダメージを与えてしまう。その結果、p−i界面の整流作用が劣化し、リーク電流の増大を招く。
このように、特許文献1、2のフォトダイオードを用いたフォトセンサーでは、リーク電流の増大により、S/N比が悪化する。そのため、入射光量の少ない状態で良好なイメージを得ることができない。
本発明は、上記のような問題点を解決するためになされたものであり、フォトダイオードのリーク電流を抑制することができる光電変換装置、及びその製造方法を提供することを目的とする。
基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、少なくとも前記上部電極を覆う第1層間絶縁膜と、前記第1層間絶縁膜の上層に設けられ、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第2層間絶縁膜と、前記第1層間絶縁膜及び前記第2層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線と、を備え、前記上部電極は、透明導電膜又は非透明導電膜によって形成され、第1層間絶縁膜は、前記光電変換層よりも小さくパターニングされた上部電極上に成膜され、かつ前記上部電極を覆う形状にパターニングされている光電変換装置。
また、本発明にかかる光電変換装置の製造方法は、基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、少なくとも前記上部電極を覆う第1層間絶縁膜とを形成する工程と、前記第1層間絶縁膜の上層に、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第2層間絶縁膜を形成する工程と、前記第1層間絶縁膜及び前記第2層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線を形成する工程と、を備える。
前記フォトダイオードと前記第1層間絶縁膜を形成する工程は、前記下部電極、前記光電変換層、及び前記上部電極を成膜する工程と、前記上部電極をパターニングする工程と、前記第1層間絶縁膜を前記上部電極上に成膜し、前記上部電極を覆う形状にパターニングする工程と、前記光電変換層、及び前記下部電極をパターニングして、前記フォトダイオードを形成する工程と、を有する。
本発明によれば、フォトダイオードのリーク電流を抑制することができる光電変換装置、及びその製造方法を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
実施の形態1.
本実施の形態に係るフォトセンサー(光電変換装置)について、図1及び図2を用いて説明する。図1は、実施の形態1に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。図2は、図1のII−II断面図である。
アレイ基板には、受光画素領域がアレイ状に配列されている。図1では、受光画素領域の1つを示している。各受光画素領域には、図1及び図2に示すように、1つのフォトダイオード100と1つの薄膜トランジスタ(Thin Film Transistor:TFT)101とが設けられている。従って、アレイ基板上には、フォトダイオード100及びTFT101がアレイ状に配列されている。
ここで、フォトダイオード100及びTFT101がアレイ状に形成された領域を素子領域とし、その外側の領域を周辺領域とする。例えば、素子領域は矩形状に形成され、周辺領域は額縁状に形成されている。そして、周辺領域は、素子領域に形成されている配線の端子部分よりも外側に形成される。従って、アレイ基板の中央に素子領域が配置され、この素子領域の外側に配線の端子が形成された端子領域が配置される。さらに、端子領域の外側に周辺領域が配置される。
素子領域には、複数のゲート配線2と複数のデータ配線15とが形成されている。複数のゲート配線は平行に設けられている。同様に、複数のデータ配線15は平行に設けられている。図1では、ゲート配線2は横方向に延在して形成され、データ配線15が縦方向に延在して形成されている。ゲート配線2のうち、TFT101を構成する部分がゲート電極として機能する。データ配線15は、TFT101のソース電極6に接続されている。ゲート配線2とデータ配線15とは、ゲート絶縁膜3を介して互いに交差するように形成されている。
ゲート配線2は、横一列に配列されたTFT101にゲート信号を供給する。これにより、横一列のTFT101が同時にONする。データ配線15は、縦一列に配列された複数のTFT101からデータを順次読み出す。隣接するゲート配線2と隣接するデータ配線15とで区画される領域が受光画素領域となる。従って、光電変換装置は、2次元アレイ光検出器である。
ゲート配線2は、ガラス等の透明な絶縁性の基板1上に形成されている。ゲート配線2は、Al(アルミニウム)を主成分とする金属を含む低抵抗金属材料によって、例えば150〜300nmの膜厚で形成されている。低抵抗金属材料を用いることによって、ゲート配線2を低抵抗化でき、大型の光電変換装置を形成することが可能となる。Alを主成分とする金属として、AlNiNd、AlNiSi、AlNiMg等のNiを含むAl合金、すなわちAl−Ni合金を用いることができる。勿論、その他のAl合金であってもよい。また、ゲート配線2に適用可能な材料として、Alに代えて低抵抗金属材料であるCu(銅)等も好適に適用することができる。ゲート配線2は、低抵抗金属材料の単層構造に限られるものではなく、低抵抗金属材料と他の金属材料との積層構造としてもよい。なお、図2では、ゲート配線2の端面が基板1に対して垂直に形成されている場合について例示的に記したが、テーパー状に形成されていることが好ましい。これにより、上層に形成される層の被膜性が向上し、断線等に起因する不良を低減することができる。
ゲート配線2を覆うように、ゲート絶縁膜3が形成されている。ゲート絶縁膜3の膜厚は、例えば200〜400nmである。なお、ここでは図示していないが、端子領域の外側に設けられた周辺領域では、基板1端部のゲート絶縁膜3が除去されている。
そして、ゲート絶縁膜3上には、TFT101の形成領域に半導体層4が設けられている。すなわち、半導体層4はゲート配線2と重なるようゲート絶縁膜3の上に形成され、この半導体層4と重複する領域のゲート配線2がゲート電極となる。半導体層4は、ゲート絶縁膜3を介してゲート電極と対向するよう島状に設けられている。例えば、半導体層4は、水素原子が添加されたアモルファスシリコン(以下、a−Si:Hとする)によって、100〜200nmの膜厚で形成されている。
半導体層4上の両端に、導電性不純物がドーピングされたオーミックコンタクト層5がそれぞれ形成されている。オーミックコンタクト層5に対応する半導体層4の領域は、ソース・ドレイン領域となる。具体的には、図2中の左側のオーミックコンタクト層5に対応する半導体層4の領域がソース領域となる。そして、図2中の右側のオーミックコンタクト層5に対応する半導体層4の領域がドレイン領域となる。このように、半導体層4の両端にはソース・ドレイン領域が形成されている。そして、半導体層4のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層4のチャネル領域上には、オーミックコンタクト層5は形成されていない。例えば、オーミックコンタクト層5は、リン(P)等のn型不純物が高濃度にドーピングされたa−Si:H(以下、n+a−Si:Hとする)によって、20〜50nmの膜厚で形成されている。なお、チャネルを構成する部分の半導体層4の端面が基板1に対してテーパー状に形成されていることが好ましい。これにより、上層に形成される層の被膜性が向上し、断線等に起因する不良を低減することができる。
オーミックコンタクト層5の上に、ソース電極6及びドレイン電極7が形成されている。具体的には、ソース領域側のオーミックコンタクト層5上に、ソース電極6が形成されている。そして、ドレイン領域側のオーミックコンタクト層5の上に、ドレイン電極7が形成されている。ソース電極6及びドレイン電極7は、このオーミックコンタクト層5を介して半導体層4と接続する。このように、チャネルエッチ型のTFT101が構成されている。TFT101は、ゲート配線2とデータ配線15との交差点近傍に配置される。そして、ソース電極6及びドレイン電極7は、半導体層4のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極6及びドレイン電極7は、オーミックコンタクト層5と同様、半導体層4のチャネル領域上には形成されない。例えば、ソース電極6及びドレイン電極7は、Crなどの高融点金属膜によって50〜300nmの膜厚で形成されている。なお、ソース電極6及びドレイン電極7として適用可能な材料は、前述したCr等の高融点金属膜に限らず、Siとのオーミックコンタクトが取れる金属であればよい。
これらソース電極6、ドレイン電極7、及び半導体層4を覆うように、第1パッシベーション膜8が形成されている。すなわち、TFT101が第1パッシベーション膜8によって覆われている。第1パッシベーション膜8には、ドレイン電極7に到達するコンタクトホールCH1が形成されている。第1パッシベーション膜8は、例えば、膜厚200〜400nmの酸化珪素(SiO)によって形成されている。第1パッシベーション膜8に適用可能な材料は、酸化珪素に限らず、SiNやSiONでもよい。なお、ここでは図示していないが、端子領域の外側に設けられた周辺領域では、基板1端部の第1パッシベーション膜8が除去されている。
そして、第1パッシベーション膜8の上に、フォトダイオード100が設けられている。フォトダイオード100は、受光画素領域ごとに設けられている。フォトダイオード100は、下部電極10、光電変換層11、及び上部電極12を備えている。
下部電極10は、コンタクトホールCH1を介してドレイン電極7と接続するよう、第1パッシベーション膜8上に形成されている。下部電極10は、ドレイン電極7上から受光画素領域内へと延在するように形成されている。ここでは、受光画素領域の中央に略矩形状の下部電極10が配設されている。下部電極10は、後述する光電変換層11と電気的に接続し、フォトダイオード100のカソード電極として機能する。下部電極10は、例えば、Crなどの高融点金属からなる導電性薄膜によって形成されている。
この下部電極10上に、光電変換層11が形成されている。光電変換層11は、受光画素領域の中央に略矩形状に配設され、受光画素として機能する。ここでは、下部電極10より小さい形状の光電変換層11が、下部電極10からはみ出さないよう、その内側に配設されている。すなわち、光電変換層11は、下部電極10に内包されるように形成されている。光電変換層11は、基板1側から順に、n型シリコン(n−Si)膜111、イントリンシックシリコン(i−Si)膜112、及びp型シリコン(p−Si)膜113が順次積層された3層構造を有している。
n−Si膜111は、リン(P)等のn型不純物がドープされたアモルファスシリコン膜により構成されている。n−Si膜111の膜厚は、例えば5〜100nmである。i−Si膜112は、イントリンシックのアモルファスシリコン膜により構成されている。i−Si膜112の膜厚は、例えば0.5〜2.0μmである。p−Si膜113は、ボロン(B)等のp型不純物がドープされたアモルファスシリコン膜により構成されている。p−Si膜113の膜厚は、例えば10〜80nmである。
そして、光電変換層11の上に、上部電極12が設けられている。上部電極12は、光電変換層11と電気的に接続し、フォトダイオード100のアノード電極として機能する。本実施の形態では、上部電極12は、Hプラズマ処理など、フォトダイオード側面のダメージ修復処理によって還元されない性質を有する導電性薄膜によって形成されている。好ましくは、上部電極12は、Crなどの高融点金属膜、又はその積層膜からなる非透明導電性薄膜によって形成されている。また、本実施の形態では、光電変換層11上の一部の領域のみに上部電極12が設けられている。この上部電極12は、後述するコンタクトホールCH3よりも一回り大きく形成されている。具体的には、上部電極12は、コンタクトホールCH3の開口寸法よりも加工マージン分以上大きいパターン形状を有している。上部電極12は、例えば50〜300nmの膜厚で形成されている。このように構成されたフォトダイオード100は、受光した光を電荷に変換する。
これら上部電極12、光電変換層11、及び下部電極10を覆うように、第2パッシベーション膜13が形成されている。本実施の形態では、第2パッシベーション膜13は、フォトダイオード100及びTFT101を被覆するように、基板1上の略全面に設けられている。第2パッシベーション膜13は、フォトダイオード100表面からの反射を抑制するため、膜厚50〜120nmの窒化シリコン膜によって形成されている。このように、第2パッシベーション膜13として、塗布型ではない絶縁膜を用いることによって、フォトダイオード100のリーク電流を抑制することができる。これは、光電変換層11と接触する絶縁膜が塗布型のものである場合、この絶縁膜中に含有される不純物により、フォトダイオード端面にリーク経路が形成されてしまうためである。
なお、第2パッシベーション膜13の膜厚は、より好適には、70nm±15nmの範囲内であるとする。ここで、第2パッシベーション膜13における透過率の膜厚依存性について図3を参照して説明する。図3は、第2パッシベーション膜13の膜厚と透過率との関係を示すグラフである。図3では、後述する第3パッシベーション膜、第4パッシベーション膜、及び第5パッシベーション膜をある膜厚に設定した場合の、波長500nm、550nm、600nmにおける透過率をそれぞれ示している。例えば、p−Si膜113上に第2パッシベーション膜13、第3パッシベーション膜14、第4パッシベーション膜18、及び第5パッシベーション膜19を形成した場合の入射光に対する反射光の割合より算出した値である。図3に示すように、第2パッシベーション膜13の膜厚を70nm±15nmの範囲内(すなわち、55nm以上85nm以下)とすることによって、第2パッシベーション膜13を透過する光量を最適化することができる。これにより、より多くの光量がフォトダイオード100に到達することが可能となる。
第2パッシベーション膜13上には、さらに第3パッシベーション膜14が形成されている。第3パッシベーション膜14は、少なくとも第2パッシベーション膜13と接する側の面に酸化シリコン系の絶縁膜が設けられた膜によって形成されている。すなわち、第3パッシベーション膜14は、第2パッシベーション膜13と接する側の面に酸化シリコン系の絶縁膜が配設されていれば、単層構造でも積層構造でもよい。例えば、第3パッシベーション膜14は、積層構造の場合、SiO/SiN/SiO積層膜など、酸化シリコン系の絶縁膜の上に窒化シリコン膜と酸化シリコン膜とが積層された積層膜であってもよい。また、酸化シリコン系の絶縁膜の上に、SOG膜など塗布型の透明絶縁膜が積層された積層膜であってもよい。ここでは、後述するバイアス配線16及びデータ配線15にかかる付加容量を低減するため、誘電率の低い酸化珪素膜によって、膜厚0.5〜1.5μmに形成されている。
上部電極12上には、第2パッシベーション膜13及び第3パッシベーション膜14を貫通するコンタクトホールCH3が形成されている。コンタクトホールCH3は、その底面が上部電極12上に配置されるよう、上部電極12よりも小さく形成されている。すなわち、上部電極12のパターン端部が第2パッシベーション膜13に覆われるようにコンタクトホールCH3が形成されている。従って、コンタクトホールCH3の底面に必ず上部電極12が配置される。上部電極2は、少なくともコンタクトホールCH3の底面に配設されている。また、ソース電極6上には、第1パッシベーション膜8、第2パッシベーション膜13、及び第3パッシベーション膜14を貫通するコンタクトホールCH2が形成されている。
このように、第3パッシベーション膜14の表面から、ソース電極6に到達するコンタクトホールCH2と、上部電極12に到達するコンタクトホールCH3とが設けられている。コンタクトホールCH2、CH3は、図2に示すように、その側面が基板1に対してテーパー状に形成されていることが好ましい。これにより、上層に形成される層の被膜性が向上し、断線等に起因する不良を低減することができる。
第3パッシベーション膜14上には、コンタクトホールCH2を介してソース電極6と接続するデータ配線15が設けられている。データ配線15は、フォトダイオード100において変換された電荷を読み出すための配線である。
また、第3パッシベーション膜14上には、コンタクトホールCH3を介して上部電極12と接続するバイアス配線16が設けられている。バイアス配線16は、データ配線15と同じ層によって形成されている。バイアス配線16は、上部電極12を介して光電変換層11と電気的に接続する。バイアス配線16は、光が当たらないときにOFF状態を作るため、フォトダイオード100に逆バイアスを供給する。バイアス配線16は、フォトダイオード100上を通過するように形成される。そして、バイアス配線16は、データ配線15と同様、ゲート配線2と交差し、素子領域より外で隣接する受光画素領域のバイアス配線16と電気的に繋がっている。従って、素子領域内には、複数のバイアス配線16が形成される。複数のバイアス配線16は平行に設けられている。バイアス配線16は、隣接するデータ配線15間に配置されている。バイアス配線16とデータ配線15は互いに略平行となるように配設されている。
さらに、第3パッシベーション膜14上には、TFT101を遮光するための遮光層17が形成されている。遮光層17は、TFT101の上層に配設されている。遮光層17は、データ配線15及びバイアス配線16と同じ層によって形成されている。ここでは、例えば、バイアス配線16の幅広部分により遮光層17が構成される。すなわち、バイアス配線16は、ゲート配線2との交差位置において、幅広に形成され、TFT101を覆っている。
これらデータ配線15、バイアス配線16、及び遮光層17は、Al合金を含む導電膜によって形成されている。Niを含むAl合金(Al−Ni合金)は、抵抗が低く、かつ耐熱性に優れ、かつ導電膜とのコンタクト特性に優れているので、データ配線15及びバイアス配線16を構成する導電膜として好適である。ここでは、例えば、膜厚0.5〜1.5μmのAlNiNdによって形成されている。データ配線15、バイアス配線16、及び遮光層17は、Al−Ni合金の単層膜としてもよいが、少なくともその最上層もしくは最下層にAl−Ni合金膜が形成された積層膜としてもよい。例えば、AlNiNdと、MoやMo合金、又はCrなどの高融点金属との積層膜としてもよい。最上層にAl−Ni合金膜がある場合、現像液との反応を抑制するため、さらにその表面を窒化層としてもよい。なお、遮光層17は、必ずしもバイアス配線16と同一の材料で形成する必要はなく、TFT101が遮光可能なように配設されていればよい。
そして、データ配線15、バイアス配線16、及び遮光層17を覆うように、第4パッシベーション膜18が形成されている。例えば、第4パッシベーション膜18は、SiNによって形成されている。この第4パッシベーション膜18上に、第5パッシベーション膜19がさらに形成されている。第5パッシベーション膜は、表面が平坦な膜であり、例えば有機樹脂などからなる。
このように構成された光電変換装置では、フォトダイオード100のアノードがバイアス配線16に接続され、カソードがTFT101のドレインに接続されている。そして、TFT101のソースはデータ配線15に接続され、ゲートがゲート配線2に接続されている。フォトダイオード100は、受光した光を電荷に変換する。ここで、本実施の形態では、バイアス配線16とのコンタクト部分のみに上部電極12が配設されており、上部電極12と重複しない領域の光電変換層11には第2パッシベーション膜13を介して入射光が到達する。従って、本実施の形態にかかるフォトダイオード100のバイアス配線16との接続部分の構成によれば、受光画素の開口率の低下を防止できる。すなわち、フォトダイオード100の受光率低下を防止できる。変換されたフォトダイオード100からの電荷を、データ配線15は、TFT101を介して読み出す。具体的には、ゲート配線2に供給されるゲート信号によって、TFT101をONしていく。これによって、各受光画素からの電荷がTFT101を介してデータ配線15に読み出される。
続いて、アレイ基板の端子領域の構成について、図4及び図5を用いて説明する。前述したように、フォトダイオード100とTFT101とがアレイ状に配列された素子領域の外側には、端子領域が設けられている。ゲート配線2、データ配線15、及びバイアス配線16は、素子領域の外側まで引き出され、これらの引き出し配線は端子領域まで延在されている。そして、端子領域には、ゲート配線2のゲート端子、データ配線15のデータ端子、バイアス配線16のバイアス端子が配設されている。これらの端子は、各引き出し配線の端部近傍に形成されている。各端子は、表面側に露出しており、外部の配線に接続される。なお、各端子の外側には、ショートリング配線が形成されていてもよい。
図4(a)は、ゲート配線2の引き出し配線に設けられた端子の一構成例を示す断面図である。図4(a)において、引き出し配線20は、ゲート配線2と同じ層に形成された配線で、例えばゲート配線2から延在された引き出し配線である。引き出し配線20上には、ゲート絶縁膜3、第1パッシベーション膜8、第2パッシベーション膜13、及び第3パッシベーション膜14を貫通するコンタクトホールCH4が形成されている。すなわち、第3パッシベーション膜14の表面から、引き出し配線20に到達するコンタクトホールCH4が形成されている。このコンタクトホールCH4を介して引き出し配線20と接続する導電パターン21が、第3パッシベーション膜14上に形成されている。導電パターン21は、データ配線15及びバイアス配線16と同じ層に形成されている。
そして、導電パターン21上には、第4パッシベーション膜18及び第5パッシベーション膜19を貫通するコンタクトホールCH5が形成されている。このコンタクトホールCH5を介して導電パターン21と接続する端子引き出し電極22が、第5パッシベーション膜19上に形成されている。端子引き出し電極22は、コンタクトホールCH5を覆うように設けられている。すなわち、端子引き出し電極22は、コンタクトホールCH5の内部から第5パッシベーション膜19の表面まで延在するように配設されている。端子引き出し電極22は、導電パターン21を介して引き出し配線20と電気的に接続する。すなわち、端子引き出し電極22は、引き出し配線20の端子パッドとして機能する。端子引き出し電極22は、端子領域に形成され、それぞれの配線を外部と接続するための引き出し端子となる。
図4(b)は、ゲート配線2の引き出し配線に設けられた端子の別の構成例を示す断面図である。図4(b)において、図4(a)と同様、引き出し配線20上に、ゲート絶縁膜3、第1パッシベーション膜8、第2パッシベーション膜13、及び第3パッシベーション膜14を貫通するコンタクトホールCH4が形成されている。すなわち、第3パッシベーション膜14の表面から、引き出し配線20に到達するコンタクトホールCH4が形成されている。
図4(b)では、第1パッシベーション膜8の上に、ショートリング配線23が形成されている。ショートリング配線23は、フォトダイオード100の上部電極12と同じ層に形成されている。ショートリング配線23は、引き出し配線20の端部よりも基板端側に配設されている。ショートリング配線23は、例えば、端子領域に形成される。ショートリング配線23は、図示しない外部の保護回路などに接続されている。ショートリング配線23は、例えば、光電変換装置の製造工程等において、接続された配線に過電流が流れた場合等に配線をショートさせ、光電変換装置を保護するために形成されたものである。このショートリング配線23上に、第2パッシベーション膜13及び第3パッシベーション膜14を貫通するコンタクトホールCH6が形成されている。すなわち、第3パッシベーション膜14の表面から、ショートリング配線23に到達するコンタクトホールCH6が形成されている。
導電パターン21は、データ配線15及びバイアス配線16と同じ層によって、第3パッシベーション膜14上に形成されている。導電パターン21は、コンタクトホールCH4を介して引き出し配線20に接続されている。導電パターン21は、また、コンタクトホールCH6を介してショートリング配線23に接続されている。すなわち、導電パターン21を介して、ショートリング配線23と引き出し配線20とが電気的に接続する。
そして、ショートリング配線23の上に、第2パッシベーション膜13、第3パッシベーション膜14、第4パッシベーション膜18、及び第5パッシベーション膜19を貫通するコンタクトホールCH7が形成されている。すなわち、第5パッシベーション膜19の表面から、ショートリング配線23に到達するコンタクトホールCH7が形成されている。このコンタクトホールCH7を介してショートリング配線23と接続する端子引き出し電極22が、第5パッシベーション膜19上に形成されている。端子引き出し電極22は、コンタクトホールCH5を覆うように設けられている。すなわち、端子引き出し電極22は、コンタクトホールCH5の内部から第5パッシベーション膜19の表面まで延在するように配設されている。端子引き出し電極22は、ショートリング配線23及び導電パターン21を介して引き出し配線20と電気的に接続し、それぞれの配線を外部と接続するための引き出し端子となる。
図5(a)は、データ配線15、バイアス配線16の引き出し配線に設けられた端子の一構成例を示す断面図である。図5(a)において、基板1の上に、ショートリング配線23が形成されている。このショートリング配線23は、ゲート配線2と同じ層に形成されている。ショートリング配線23の上には、ゲート絶縁膜3、第1パッシベーション膜8、第2パッシベーション膜13、及び第3パッシベーション膜14を貫通するコンタクトホールCH8が形成されている。すなわち、第3パッシベーション膜14の表面から、ショートリング配線23に到達するコンタクトホールCH8が形成されている。第3パッシベーション膜14上に、引き出し配線24が形成されている。引き出し配線24は、コンタクトホールCH8を介してショートリング配線23に接続されている。
引き出し配線24の上には、第4パッシベーション膜18及び第5パッシベーション膜19を貫通するコンタクトホールCH9が形成されている。このコンタクトホールCH9を介して引き出し配線24と接続する端子引き出し電極22が、第5パッシベーション膜19上に形成されている。端子引き出し電極22は、コンタクトホールCH9を覆うように設けられている。すなわち、端子引き出し電極22は、コンタクトホールCH9の内部から第5パッシベーション膜19の表面まで延在するように配設されている。端子引き出し電極22は、コンタクトホールCH9を介して引き出し配線24に接続されている。すなわち、端子引き出し電極22は、引き出し配線24を介してショートリング配線23と電気的に接続する。例えば、引き出し配線24は、データ配線15又はバイアス配線16から延在された引き出し配線とすることができる。また、この端子引き出し電極22は、例えば、データ配線15又はバイアス配線16に接続されたショートリング配線23の引き出し端子とすることができる。
図5(b)は、データ配線15、バイアス配線16の引き出し配線に設けられた端子の別の構成例を示す断面図である。図5(b)では、ショートリング配線23が図5(a)とは異なる配線層に形成されている。図5(b)に示すように、ショートリング配線23は、第1パッシベーション膜8の上に形成されている。このショートリング配線23は、上部電極12と同じ層に形成されている。ショートリング配線23上には、第2パッシベーション膜13及び第3パッシベーション膜14を貫通するコンタクトホールCH10が形成されている。すなわち、第3パッシベーション膜14の表面から、ショートリング配線23に到達するコンタクトホールCH10が形成されている。また、第3パッシベーション膜14の上に、引き出し配線24が形成されている。引き出し配線24は、コンタクトホールCH10を介してショートリング配線23に接続されている。ショートリング配線23は、引き出し配線24よりも基板端側に形成されている。
さらに、ショートリング配線23上には、第2パッシベーション膜13、第3パッシベーション膜14、第4パッシベーション膜18、及び第5パッシベーション膜19を貫通するコンタクトホールCH11が形成されている。このコンタクトホールCH11を介して引き出し配線24と接続する端子引き出し電極22が、第5パッシベーション膜19上に形成されている。端子引き出し電極22は、コンタクトホールCH11を覆うように設けられている。すなわち、端子引き出し電極22は、コンタクトホールCH11の内部から第5パッシベーション膜19の表面まで延在するように配設されている。端子引き出し電極22は、コンタクトホールCH11を介してショートリング配線23に接続されている。すなわち、端子引き出し電極22は、ショートリング配線23を介して引き出し配線24と電気的に接続する。引き出し配線24は、例えば、データ配線15又はバイアス配線16から延在された引き出し配線とすることができる。
このような構成のアレイ基板を用いて、公知の方法によりX線撮像装置等の光電変換装置を製造することができる。例えば、第5パッシベーション膜19上に、CsI等からなるX線を可視光に変換するシンチレーターを蒸着し、低ノイズアンプとA/Dコンバーターなどを有するデジタルボード、TFT101を駆動するドライバーボード、及び電荷を読み出す読み出しボードを接続することにより、X線撮像装置を作成することができる。
次に、本実施の形態1に係るアレイ基板の製造方法について、図6及び図7を用いて説明する。図6及び図7は、実施の形態1に係るアレイ基板の製造工程を示した断面図である。なお、これらの図は、図2に対応する箇所における製造工程毎の断面図である。また、以下の製造工程は一例であって、下記態様に限定されるものではない。
まず、基板1上に、第1導電性薄膜をスパッタリング法等により成膜する。第1導電性薄膜としては、Alを主成分とする金属を用いることができる。例えば、Niを含むAl合金(AlNiNd等)である。成膜条件は、例えば、圧力0.2〜0.5Pa、DCパワー1.0〜2.5kW(パワー密度で示すと0.17〜0.43W/cm)とする。また、成膜温度は、室温〜180℃位までの範囲を適用する。
第1導電性薄膜の膜厚は、150〜300nmとする。現像液との反応を抑えるためにAlNiNdの上に、窒化したAlNiNdN層を形成してもよい。また、AlNiNdの代わりにAlNiSiやAlNiMg等を使用してもよい。また、Al系膜に代えて、低抵抗金属材料であるCu若しくはCu合金を用いてもよい。この場合にも、Alと同様にスパッタリング法により成膜することができる。本実施の形態においては、この第1導電性薄膜がフォトダイオードの形成の際に露出しない構造となっている。そのため、第1導電性薄膜として、ダメージにそれほど強くないAlやCuを主成分とする金属を用いることができる。従って、低抵抗な配線を形成できるので、大型の光電変換装置を形成することが可能となる。
次に、第1のフォトリソグラフィー工程により、ゲート配線2、ゲート電極等を形成するためのレジストパターンを形成する。そして、エッチング工程において、例えば、燐酸・硝酸・酢酸の混酸を用いて第1導電性薄膜をパターニングして、ゲート配線2、ゲート電極、引き出し配線20等を形成する。ゲート電極の断面形状をテーパー形状にすると、後工程の膜形成における断線不良などを低減することができる。なお、エッチング液としては、燐酸、硝酸及び酢酸の混酸に限定されるものではない。また、ウエットエッチングに代えてドライエッチングを適用してもよい。
次に、これらゲート配線2、ゲート電極、引き出し配線20等を覆うように、ゲート絶縁膜3、半導体層4となる材料、及びオーミックコンタクト層5となる材料を、この順に成膜する。プラズマCVD法などにより、これらを基板1全面に成膜する。例えば、半導体層4となる材料にはa−Si:H、オーミックコンタクト層5となる材料にはn+a−Si:Hをそれぞれ用いることができる。ゲート絶縁膜3を膜厚200〜400nm、半導体層4となる膜を膜厚100〜200nm、オーミックコンタクト層5となる膜を膜厚20〜50nmの範囲で成膜する。
これらの膜の成膜温度は、250〜350℃とする。なお、光電変換装置は、高い電荷読み出し効率が求められ、駆動能力の高いトランジスタが求められる。そのため、半導体層4となる膜を2ステップに分割して成膜し、トランジスタの高性能化を図ってもよい。その場合の成膜条件として、1層目はデポレートが5〜20nm/min(50〜200Å/min)の低速レートで良質な膜を形成し、残りを30nm/min(300Å/min)以上で成膜する。
次に、第2のフォトリソグラフィー工程により、半導体層4のパターンを得るためのレジストパターンを形成する。そして、エッチング工程で、半導体層4となる膜とオーミックコンタクト層5となる膜とを、アイランド状にパターニングする。これにより、半導体層4上にオーミックコンタクト層5となる膜が積層された島状の積層パターンが形成される。エッチングは、例えばSFとHClの混合ガスを用いたプラズマを用いて行う。なお、チャネルの断面形状をテーパー形状にすると、後工程の膜形成における断線不良等を低減することができる。なお、エッチングガスとしてSFとHClの混合ガスを例として挙げたが、この例に限定されるものではない。
次に、第3のフォトリソグラフィー工程により、基板周辺(不図示)のみを開口するレジストパターンを形成する。そして、基板1上の周辺領域(不図示)のゲート絶縁膜3をエッチング工程により除去する。エッチングは、例えばCFとOの混合ガスのプラズマを用いてパターニングする。エッチングガスとしては、この例に限定されるものではない。
次に、ソース電極6、ドレイン電極7を形成するための第2導電性薄膜を成膜する。第2導電性薄膜の形成は、スパッタリング法等を用いて、Crなどの高融点金属膜を成膜することにより行う。膜厚は50〜300nmとする。なお、第2導電性薄膜として適用可能な材料は、高融点金属膜に限らず、Siとのオーミックコンタクトがとれる金属であればよい。
次に、第4のフォトリソグラフィー工程により、ソース電極6とドレイン電極7を形成するためのレジストパターンを形成する。そして、エッチング工程において、例えば、硝酸セリウムアンモニウムと硝酸の混酸を用いて第2導電性薄膜をパターニングする。これにより、ソース電極6及びドレイン電極7が形成される。その後、形成した電極をマスクとして、例えばSFとHClの混合ガスを用いたプラズマを用いて、オーミックコンタクト層5となる膜のエッチングを行う。すなわち、島状にパターニングされたオーミックコンタクト層5となる膜のうち、ソース電極6又はドレイン電極7に覆われずに露出した部分をエッチングにより除去する。これにより、図6(a)に示すように、ソース電極6とドレイン電極7との間にチャネル領域が設けられた半導体層4及びオーミックコンタクト層5が形成される。
ここまでの工程で、4回のフォトリソグラフィー工程を実施しているが、シリコンアイランド化、ソース電極6、ドレイン電極7及びオーミックコンタクト層5のチャネルエッチを形成する第2、第4のフォトリソグラフィー工程において、複数階調露光を利用してもよい。複数階調露光は、グレートーンマスク、ハーフトーンマスク等を用いた露光技術である。複数階調露光技術を用いることで、1回のフォトリソグラフィー工程でソース電極6、ドレイン電極7、半導体層4、及びオーミックコンタクト層5のパターンを形成することができる。これにより、使用するマスク数を減らすことができる。
なお、ソース電極6とドレイン電極7を形成するためのエッチング液として、硝酸セリウムアンモニウムと硝酸の混酸を挙げ、オーミックコンタクト層5のエッチングガスとしてSFとHClの混合ガスを挙げたが、エッチング液及びエッチングガスはこの限りではない。さらに、TFTの特性を向上させるために、後述する第1パッシベーション膜8を形成する前に、水素ガスを用いたプラズマ処理を行い、バックチャネル側、すなわち半導体層4の表面を荒らしてもよい。以上の工程により、TFT101が形成される。
次に、プラズマCVD等の方法で、第1パッシベーション膜8を成膜する。第1パッシベーション膜8としては、誘電率の低い酸化珪素(SiO)膜を、膜厚200〜400nmで形成する。酸化珪素膜の成膜条件は、SiH流量が1.69×10−2〜8.45×10−2Pa・m/s(10〜50sccm)、NO流量が3.38×10−1〜8.45×10−1Pa・m/s(200〜500sccm)、成膜圧力は50Pa、RFパワーが50〜200W(パワー密度で示すと0.015〜0.67W/cm)とする。また、成膜温度は200〜300℃とする。
そして、第5のフォトリソグラフィー工程及びエッチング工程により、ドレイン電極7と下部電極10とをコンタクトさせるためのコンタクトホールCH1を形成する。エッチングには、例えば、CFとOの混合ガスのプラズマを用いることができる。これにより、図6(b)に示す構成となる。
なお、エッチングガスにCFとOの混合ガスを挙げたが、エッチングガスの種類はこの限りではない。また、第1パッシベーション膜8として酸化珪素の例を挙げたが、この限りではない。第1パッシベーション膜8として、SiNやSiONを用いてもよく、この場合は、上記ガスに水素、窒素、NHを加えて形成する。
続いて、フォトダイオード100の下部電極10となる第3導電性薄膜を、スパッタリング法等により成膜する。第3導電性薄膜は、Cr等の高融点金属膜等を用いることができる。
次に、プラズマCVD法により、光電変換層11を形成するためのn型シリコン膜111、イントリンシックシリコン膜112、p型シリコン膜113を成膜する。具体的には、n型シリコン膜111として、Pドープしたアモルファスシリコン膜であるn型a−Si膜、イントリンシックシリコン膜112としてノンドープのアモルファスシリコン膜であるi型a−Si膜、p型シリコン膜113としてBドープしたアモルファスシリコン膜であるp型a−Si膜を、真空状態を維持したまま、連続的に成膜する。n型シリコン膜111の膜厚は5〜60nm、イントリンシックシリコン膜112の膜厚は0.5〜2.0μm、p型シリコン膜113の膜厚は10〜80nmとすることが好ましい。
イントリンシックシリコン膜112の成膜は、例えばSiH流量を1.69×10−1〜3.38×10−1Pa・m/s(100〜200sccm)、H流量を1.69×10−1〜5.07×10−1Pa・m/s(100〜300sccm)、成膜圧力を100〜300Pa、RFパワーを30〜150W(パワー密度で示すと、0.01〜0.05W/cm)、成膜温度を200〜300℃に設定して行う。n型シリコン膜111の成膜は、0.2〜1.0%のPHを、上記成膜条件のガスに混合した成膜ガスを用いて行う。また、p型シリコン膜113の成膜は、0.2〜1.0%のBを、上記成膜条件のガスに混合した成膜ガスを用いて行う。
p型シリコン膜113は、イオンシャワードーピング方法、又はイオン注入方法により、イントリンシックシリコン膜112の上層部にBを注入して形成してもよい。なお、イオン注入によりp型シリコン膜113を形成する場合には、それに先立ってイントリンシックシリコン膜112の表面に膜厚5〜40nmのSiO膜を形成してもよい。これにより、Bを注入する際のダメージを軽減させることができる。この場合、イオン注入後にSiO膜をBHF等により除去してもよい。
続いて、上部電極12を形成するための第4導電性薄膜を成膜する。本実施の形態では、第4導電性薄膜として、Hプラズマ処理など、フォトダイオード側面のダメージ修復処理によって還元されない性質を有する膜を形成する。ここでは、例えば、スパッタリング法を用いて、Crなどの高融点金属膜からなる非透明導電性薄膜を、基板1全面に成膜する。第4導電性薄膜の膜厚は、50〜300nmとする。第4導電性薄膜の成膜では、基板の加熱を行わない条件下のもと行うことが好ましい。
第4導電性薄膜の成膜後、第6のフォトリソグラフィー工程により、上部電極12を得るためのレジストパターンを形成する。そして、エッチングにより、第4導電性薄膜をパターニングする。これにより、図6(c)に示すように、後続の工程で第2パッシベーション膜8に設けられるコンタクトホールCH3より加工マージン分以上大きい上部電極12が形成される。
次いで、第7のフォトリソグラフィー工程により、光電変換層11を得るためのレジストパターンを形成する。そして、例えば、SFとHClの混合ガスのプラズマを用いてアモルファスシリコン層、すなわち、n型シリコン膜111、イントリンシックシリコン膜112、及びp型シリコン膜113の3層をパターニングする。これにより、3層積層構造からなる光電変換層11が形成される。なお、エッチングガスとしてSFとHClの混合ガスを挙げたが、一例であり、他のエッチングガスも好適に適用することができる。
次に、第8のフォトリソグラフィー工程により光電変換層11のパターンより一回り大きいレジストパターンを形成し、第3導電性薄膜をパターニングする。これにより、図6(d)に示すように、下部電極10が形成される。以上の工程により、フォトダイオード100が形成される。
その後、フォトダイオード100側面のダメージを修復するための処理を行う。ここでは、Hガスを用いたプラズマ処理を行う。本実施の形態では、上部電極12がフォトダイオード側面のダメージ修復処理によって還元されない導電性薄膜によって形成されているので、上部電極12が還元されることなく確実にフォトダイオード100側面のダメージ修復を行うことができる。なお、ここではHプラズマによる処理を挙げたが、この限りではない。フォトダイオードの側面のダメージ回復・リーク経路の遮断が可能なガス種を用いたプラズマ処理でも良い。さらに、ウエット処理としてBHF、HF処理や、リモートプラズマ、アルカリ系薬品等によりフォトダイオード側面の付着物や変質物の除去等のクリーニング処理を行っても良い。
次に、フォトダイオード100を保護するための第2パッシベーション膜13、第3パッシベーション膜14をこの順に成膜する。第2パッシベーション膜13は、フォトダイオード100表面からの反射を抑制するため、窒化シリコン膜を50〜120nmの膜厚で成膜する。より好ましくは、第2パッシベーション膜13の膜厚は、70nm±15nmの範囲内とする。第3パッシベーション膜14は、データ配線15とバイアス配線16にかかる負荷容量を小さくするために、誘電率の低い酸化珪素膜を0.5〜1.5μmの厚膜でCVD法若しくはスパッタ法等により成膜する。酸化珪素膜の成膜条件は、SiH流量が1.69×10−2〜8.45×10−2Pa・m/s(10〜50sccm)、NO流量が3.38×10−1〜8.45×10−1Pa・m/s(200〜500sccm)、成膜圧力は50Pa、RFパワーが50〜200W(パワー密度で示すと、0.015〜0.67W/cm)とする。また、成膜温度は、200〜300℃とする。
なお、第3パッシベーション膜14の材料として酸化珪素膜を挙げたが、この限りではない。第3パッシベーション膜14は、少なくとも第2パッシベーション膜13と接する側の面に酸化シリコン系の絶縁膜が配設されていれば、単層構造でも積層構造でもよい。例えば、第3パッシベーション膜14として、SiO/SiN/SiO積層膜など、酸化シリコン系の絶縁膜の上に窒化シリコン膜と酸化シリコン膜とを積層した積層膜を形成してもよい。また、酸化シリコン系の絶縁膜の上に、SOG膜など塗布型の透明絶縁膜を積層して第3パッシベーション膜14としてもよい。
その後、第9のフォトリソグラフィー工程により、ソース電極6とデータ配線15とを接続するコンタクトホールCH2、及び上部電極12とバイアス配線16とを接続するコンタクトホールCH3に対応するレジストパターンを形成する。そして、CFとArの混合ガスを用いたプラズマを用いて、コンタクトホールCH2、CH3を開口する。
このとき、本実施の形態では、上部電極12のパターン寸法よりも小さい開口寸法を有するコンタクトホールCH3を形成する。これにより、図7(e)に示すように、上部電極12がコンタクトホールCH3の底面に露出し、コンタクトホールCH3内に光電変換層11は露出しない。コンタクトホールCH3を形成する際に、光電変換層11を構成する半導体層(p−Si膜113)のエッチングが行われると、i−p界面での整流作用が弱くなり、リーク電流が増大してしまうという問題がある。本実施の形態では、コンタクトホールCH3を開口する部分に上部電極12が配設されているので、コンタクトホールCH3を形成する際に、p−Si膜113が上部電極12によって保護される。従って、フォトダイオード100を構成するアノード電極側の光電変換層11へのダメージを防止できる。従って、フォトダイオード100のリーク電流を抑制することができる。
なお、この際、基板端部にあるコンタクトホールCH4、CH6、CH8、CH10も同時に形成する(図4、5参照)。また、コンタクトホールの開口の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減することができる。
次に、データ配線15、バイアス配線16、遮光層17、導電パターン21を形成するために、第5導電性薄膜を成膜する。第5導電性薄膜としては、抵抗が低く、かつ耐熱性に優れ、かつ導電性薄膜とのコンタクト特性に優れたNiを含むAl合金を成膜する。例えば、第5導電性薄膜として、AlNiNdを0.5〜1.5μmの膜厚で成膜する。AlNiNdの単層でもよい。また、AlNiNdと、MoやMo合金、あるいはCrなどの高融点金属との積層でもよい。また、現像液との反応を抑えるために、AlNiNdの上に、窒化したAlNiNdNを形成してもよい。例えば、スパッタリング法により下地をMo合金、その上に、AlNiNdを連続成膜する。成膜条件は、圧力0.2〜0.5Pa、DCパワーが1.0〜2.5kW(パワー密度で言うなれば、0.17〜0.43W/cm)とする。また、成膜温度は、室温から180℃ぐらいまでの範囲で行う。
次に、第10のフォトリソグラフィー工程により、データ配線15、バイアス配線16、遮光層17、導電パターン21に対応するレジストを形成する。AlNiNdとMoの積層膜の場合は、例えば燐酸、硝酸、酢酸の混酸を用いてパターニングする。なお、エッチング液としては燐酸、硝酸及び酢酸の混酸を挙げたが、エッチング液の種類はこの限りではない。これにより、図7(f)に示すように、ソース電極6と物理的及び電気的に接続されるデータ配線15、上部電極12と物理的及び電気的に接続されるバイアス配線16が形成される。また、このとき同時に、TFT101上に遮光層17、端子領域に導電パターン21がそれぞれ形成される。
次に、データ配線15、及びバイアス配線16を保護するために、第4パッシベーション膜18、第5パッシベーション膜19を形成する。例えば、第4パッシベーション膜18にSiNを用い、第5パッシベーション膜19に平坦化膜を用いる。これにより、図7(g)に示す構成となる。
なお、図7(g)では図示されていないが、この後、第11のフォトリソグラフィー工程により、端子との接続を取るためのコンタクトホールCH5、CH7、CH9、CH11を形成するためのレジストパターンを端子領域に形成する。そして、CFとOの混合ガスのプラズマを用い、パターニングする。エッチングガスとしては、CFとOの混合ガスを挙げたが、用いるエッチングガスはこの限りではない。なお、第5パッシベーション膜19として、感光性を持つ平坦化膜を用いてもよい。これにより、第11のフォトリソグラフィー工程における第5パッシベーション膜19のパターニングは、露光と現像処理によって行うことができる。
次に、端子引き出し電極22となる導電膜を成膜する。電極材料は信頼性を確保するために、例えばアモルファスITOなどの透明導電性薄膜を成膜する。次に、第12のフォトリソグラフィー工程にて、端子形状のレジストを形成する。例えば、シュウ酸を用いてエッチングすることで、端子引き出し電極22を形成する。端子引き出し電極22は、その後、アニールによりアモルファスITOを結晶化する。これにより、図4及び図5に示したように、コンタクトホールCH5、CH7、CH9、CH11のいずれかを介して導電パターン21やショートリング配線23、引き出し配線24と接続される端子引き出し電極22が形成される。なお、端子引き出し電極22として、透明導電性薄膜を用いたが、導電パターン21との良好なコンタクトを得るために良好な導電性薄膜と、透明導電性薄膜との2層構造としてもよい。以上の工程を経て、本実施の形態のアレイ基板が完成する。
このように、本実施の形態では、フォトダイオード100側面のダメージ修復処理によって還元のされない導電性薄膜を用いて、上部電極12を形成している。これにより、ダメージ修復処理によって上部電極12が還元されることなく、フォトダイオード100側面のダメージ修復やフォトダイオード形成時の汚染等の除去を確実に行うことができる。従って、フォトダイオード100のリーク電流を抑制することができる。また、バイアス配線16とフォトダイオード100との安定した接続を実現し、Ioffの低いデバイスを提供することができる。その結果、高品質の光電変換装置を提供することができる。
また、フォトダイオード100とバイアス配線16との間に配設される層間絶縁膜を第2パッシベーション膜13(第1層間絶縁膜)と第3パッシベーション膜14(第2層間絶縁膜)の多層構造とし、光電変換層11と直接接触する第2パッシベーション膜13には窒化シリコンを用いている。このように、塗布型ではない絶縁膜を光電変換層11と直接接触する部分に用いることによって、絶縁膜中に含有される不純物に起因するリーク経路がフォトダイオード端面に形成されることを防止できる。従って、フォトダイオード100のリーク電流をさらに抑制することができる。また、フォトダイオード100とバイアス配線16との接続をとるためのコンタクトホールCH3を形成する際には、光電変換層11表面が上部電極12によって保護されるので、p−Si膜113へのダメージを防止できる。従って、フォトダイオード100のリーク電流をよりさらに抑制することができる。
これらのことから、本実施の形態にかかるフォトダイオード100のバイアス配線16との接続部分の構成によれば、フォトダイオードのリーク電流を効果的に抑制することが可能となり、S/N比の良好な大型の光電変換装置を提供することができる。そして、入射光量が少ない状態でも良好なイメージを提供することができる。すなわち、高品質の光電変換装置を提供することができる。
なお、本実施の形態では、第3のフォトリソグラフィー工程のパターンを用いて基板周辺のゲート絶縁膜3を除去する場合について例示的に説明をしたが、それに限定されるものではない。ソース電極6とドレイン電極7を形成した後に周辺のゲート絶縁膜3を除去してもよい。あるいは、オーミックコンタクト層5成膜後に基板周辺のオーミックコンタクト層5と半導体層4とゲート絶縁膜3とを同時に除去してもよい。また、コンタクトホールCH1の形成工程において第1パッシベーション膜8とゲート絶縁膜3とを除去しても良い。この場合、ドレイン電極7のドライエッチダメージを少なくするエッチング条件で行うのが望ましい。
実施の形態2.
本実施の形態に係るフォトセンサー(光電変換装置)について、図8及び図9を用いて説明する。図8は、実施の形態2に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。図9は、図8のIX−IX断面図である。本実施の形態では、実施の形態1と異なる上部電極と第2パッシベーション膜が形成されていて、それ以外の構成については実施の形態1と同様であるため説明を省略する。
図8及び図9において、本実施の形態では、光電変換層11の上に、透明導電膜からなる上部電極12aが設けられている。この上部電極12aは、光電変換層11上の領域のうちの大部分に形成されている。ここでは、光電変換層11より一回り小さい上部電極12aが設けられている。
また、上部電極12a上には、第2パッシベーション膜13aが形成されている。本実施の形態では、第2パッシベーション膜13aは、素子領域内において、光電変換層11上の領域のみに設けられている。ここでは、上部電極12aより大きく、かつ光電変換層11の上面より小さい第2パッシベーション膜13aが形成されている。すなわち、第2パッシベーション膜13aは、光電変換層11上において、少なくとも上部電極12aを覆うように配設されている。そして、第2パッシベーション膜13aが上層に設けられたフォトダイオード100を覆うように、第3パッシベーション膜14が形成されている。第3パッシベーション膜14は、基板1上の略全面に設けられている。
第2パッシベーション膜13a及び第3パッシベーション膜14を貫通するコンタクトホールCH3を介して、上部電極12aとバイアス配線16とが接続される。バイアス配線16は、上部電極12aを介して光電変換層11と電気的に接続する。また、第1パッシベーション膜8及び第3パッシベーション膜14を貫通するコンタクトホールCH2を介して、ソース電極6とデータ配線15とが接続される。なお、図8及び図9には図示していないが、端子領域の第2パッシベーション膜13aは、図4及び図5に示す実施の形態1と同様に設けてもよいし、また、設けなくてもよい。
次に、本実施の形態2に係るアレイ基板の製造方法について、図10〜図12を用いて説明する。図10〜図12は、実施の形態2に係るアレイ基板の製造工程を示した断面図である。なお、これらの図は、図9に対応する箇所における製造工程毎の断面図である。また、以下の製造工程は一例であって、下記態様に限定されるものではない。本実施の形態では、フォトダイオード100の形成工程と、フォトダイオード100とバイアス配線16との間に配設される層間絶縁膜の形成工程が実施の形態1と異なっているのみであり、それ以外の工程については実施の形態と同様であるため説明を省略する。
まず、実施の形態1と同様に、TFT101を形成し(図10(a))、この上に第1パッシベーション膜8を形成する(図10(b))。次に、実施の形態1と同様、第1パッシベーション膜8の上に、フォトダイオード100の下部電極10となる第3導電性薄膜を成膜する。さらに、この上に、実施の形態1と同様、光電変換層11を形成するためのn型シリコン膜111、イントリンシックシリコン膜112、p型シリコン膜113を成膜する。
続いて、本実施の形態では、上部電極12aを形成するための第4導電性薄膜を成膜する。第4導電性薄膜としては、IZO、ITZO、ITSO等のターゲットを用いて、スパッタ法により非結晶の透明導電膜を成膜する。成膜条件は、圧力0.3〜0.6Pa、DCパワーは3〜10kW(パワー密度で示すと、0.65〜2.3W/cm)、Ar流量8.45×10−2〜25.4×10−2Pa・m/s(50〜150sccm)、酸素流量1.69×10−3〜3.38×10−3Pa・m/s(1〜2sccm)とする。また、成膜温度は、室温から180℃位までとする。以上の条件により非結晶の透明導電膜を成膜する。
次いで、第6のフォトリソグラフィー工程により、上部電極12aを得るためのレジストパターンを形成する。そして、シュウ酸等を用いてエッチングを行い、第4導電性薄膜をパターニングする。これにより、図10(c)に示すように、上部電極12aを形成する。なお、エッチング液は、シュウ酸に限定されるものではない。
本実施形態1においては、上部電極12aとしてIZO、ITZO、ITSO等の透明導電膜を用いているので、下層のp型シリコン膜113上に微小な結晶粒をほとんど含まない非結晶状態で成膜することができる。従って、エッチング残渣を生じないという効果を奏する。なお、上部電極12aは、酸化インジウム(In)、酸化亜鉛(ZnO)、酸化錫(SnO2),酸化サマリウム(Sm)等を混合したターゲットにて成膜した膜により構成してもよいし、それぞれの材料の積層膜としてもよい。また、それぞれの材料を混合させた膜を積層させてもよい。
次に、上部電極12aを保護するための第2パッシベーション膜13aを成膜する。
その後、第7のフォトリソグラフィー工程により、上部電極12aより大きく、かつ後続の工程で形成する光電変換層11より小さいレジストパターンを形成する。そして、CFとArの混合ガスを用いたプラズマを用いて、第2パッシベーション膜13aをパターニングする。これにより、図11(d)に示すように、素子領域内において、上部電極12aを覆う領域のみに第2パッシベーション膜13aが形成される。
次いで、第8のフォトリソグラフィー工程により、光電変換層11を得るためのレジストパターンを形成する。そして、例えば、SFとHClの混合ガスのプラズマを用いてアモルファスシリコン層、すなわち、n型シリコン膜111、イントリンシックシリコン膜112、及びp型シリコン膜113の3層をパターニングする。これにより、3層積層構造からなる光電変換層11が形成される。なお、エッチングガスとしてSFとHClの混合ガスを挙げたが、一例であり、他のエッチングガスも好適に適用することができる。
次に、第9のフォトリソグラフィー工程により光電変換層11のパターンより一回り大きいレジストパターンを形成し、第3導電性薄膜をパターニングする。これにより、図11(e)に示すように、下部電極10が形成される。以上の工程により、フォトダイオード100が形成される。
その後、フォトダイオード100側面のダメージを修復するための処理を行う。ここでは、Hガスを用いたプラズマ処理を行う。本実施の形態では、上部電極12aが、フォトダイオード側面のダメージ修復処理によって還元される透明導電膜によって形成されているものの、第2パッシベーション膜13aによって完全に保護されているので、還元されることなく確実にフォトダイオード100側面のダメージ修復を行うことができる。上部電極12aを透明導電膜で形成することにより、受光画素の開口率を向上することができる。なお、ここではHプラズマによる処理を挙げたが、この限りではない。フォトダイオードの側面のダメージ回復・リーク経路の遮断が可能なガス種を用いたプラズマ処理でも良い。さらに、ウエット処理としてBHF、HF処理や、リモートプラズマ、アルカリ系薬品等によりフォトダイオード側面の付着物や変質物の除去等のクリーニング処理を行っても良い。
次に、フォトダイオード100を保護するための第3パッシベーション膜14を成膜する。第3パッシベーション膜14は、データ配線15とバイアス配線16にかかる負荷容量を小さくするために、誘電率の低い酸化珪素膜を0.5〜1.5μmの厚膜でCVD法若しくはスパッタ法等により成膜する。酸化珪素膜の成膜条件は、SiH流量が1.69×10−2〜8.45×10−2Pa・m/s(10〜50sccm)、NO流量が3.38×10−1〜8.45×10−1Pa・m/s(200〜500sccm)、成膜圧力は50Pa、RFパワーが50〜200W(パワー密度で示すと、0.015〜0.67W/cm)とする。また、成膜温度は、200〜300℃とする。
なお、第3パッシベーション膜14の材料として酸化珪素膜を挙げたが、この限りではない。第3パッシベーション膜14は、少なくとも第2パッシベーション膜13aと接する側の面に酸化シリコン系の絶縁膜が配設されていれば、単層構造でも積層構造でもよい。例えば、第3パッシベーション膜14として、SiO/SiN/SiO積層膜など、酸化シリコン系の絶縁膜の上に窒化シリコン膜と酸化シリコン膜とを積層した積層膜を形成してもよい。また、酸化シリコン系の絶縁膜の上に、SOG膜など塗布型の透明絶縁膜を積層して第3パッシベーション膜14としてもよい。
その後、第10のフォトリソグラフィー工程により、ソース電極6とデータ配線15とを接続するコンタクトホールCH2、及び上部電極12aとバイアス配線16とを接続するコンタクトホールCH3に対応するレジストパターンを形成する。そして、CFとArの混合ガスを用いたプラズマを用いて、コンタクトホールCH2、CH3を開口する。
このとき、本実施の形態では、コンタクトホールCH3を開口する部分に上部電極12aが配設されているので、コンタクトホールCH3を形成する際に、p−Si膜113が上部電極12aによって保護される。従って、フォトダイオード100を構成するアノード電極側の光電変換層11へのダメージを防止できる。従って、フォトダイオード100のリーク電流を抑制することができる。これにより、図11(f)に示す構成となる。
以降の工程については、実施の形態1と同様であるため、説明を省略する。すなわち、実施の形態1と同様、第3パッシベーション膜14上に、データ配線15、バイアス配線16、遮光層17、導電パターン21を形成する。ただし、本実施の形態では、第2パッシベーション膜13aを第3パッシベーション膜14と異なる形状にパターニングするためのフォトリソグラフィー工程(第7のフォトリソグラフィー工程)を実施の形態1に追加して実施したことになる。従って、本実施の形態では、データ配線15、バイアス配線16、遮光層17、導電パターン21を形成するためのフォトリソグラフィー工程(実施の形態1の第10のフォトリソグラフィー工程)が第11のフォトリソグラフィー工程となる。これにより、図12(g)に示すように、データ配線15、バイアス配線16、遮光層17、導電パターン21が形成される。
そして、実施の形態1と同様、第4パッシベーション膜18及び第5パッシベーション膜19を形成し、端子との接続を取るためのコンタクトホールCH5、CH7、CH9、CH11を形成する。このときに行うフォトリソグラフィー工程(実施の形態1の第11のフォトリソグラフィー工程)は、本実施の形態では第12のフォトリソグラフィー工程となる。続いて、実施の形態1と同様、端子引き出し電極22を形成する。このときに行うフォトリソグラフィー工程(実施の形態1の第12のフォトリソグラフィー工程)は、本実施の形態では第13のフォトリソグラフィー工程となる。以上の工程を経て、図12(h)に示す本実施の形態のアレイ基板が完成する。
なお、上記説明では、図11(d)に示す第2パッシベーション膜13aのパターニングと、図11(e)に示す光電変換層11のパターニングとを、別々のフォトリソグラフィー工程によって行ったが、1回のフォトリソグラフィー工程で行ってもよい。この場合、第2パッシベーション膜13aのパターニングで用いたレジストパターンを、そのまま光電変換層11のパターニングで用いる。これにより、第7のフォトリソグラフィー工程と第8のフォトリソグラフィー工程とを1回のフォトリソグラフィー工程に集約でき、使用するマスク数を低減することが可能である。
このようにして形成されたアレイ基板について、図13及び図14を用いて説明する。図13は、実施の形態2の別の実施例に係るアレイ基板の構成を示す平面図であり、図14は、図13のXIV−XIV断面図である。同一のレジストパターンを用いて第2パッシベーション膜13aと光電変換層11とをパターニングすることで、図13及び図14に示すように、第2パッシベーション膜13aのパターンと略同じ大きさの光電変換層11が形成される。従って、光電変換層11の上面は、光電変換層11の上面と同じ大きさのパッシベーション膜13aに覆われた構成となる。これにより、フォトダイオード100の上面の端部におけるダメージや変質物の付着を防止することができる。
また、図15は、実施の形態2のさらに別の実施例に係るアレイ基板の構成を示す平面図であり、図16は、図15のXVI−XVI断面図である。上記説明では、透明導電膜からなる上部電極12aを形成する場合について例示的に説明をしたが、図15及び図16に示すように、非透明導電膜からなる上部電極12bを形成してもよい。すなわち、本実施の形態では、上部電極として適用可能な材料の選択肢を広げることができ、設計の自由度を向上できる。なお、非透明導電膜を用いる場合、実施の形態1と同様、コンタクトホールCH3より加工マージン以上大きい上部電極12bを形成し、上部電極12bを光電変換層11の一部の領域上のみに設けるようにする。第2パッシベーション膜13aは、フォトダイオード100表面からの反射を抑制するため、窒化シリコン膜を50〜120nmの膜厚で成膜する。第2パッシベーション膜13aの膜厚は、70nm±15nmの範囲内とすると透過率が最適化されるため、より好ましい。
このように、本実施の形態では、上部電極12a(12b)を形成したあと、これを覆う第2パッシベーション膜13aのパターンを光電変換層11となる領域の上に形成してから、エッチングによる光電変換層11のパターン形成をする。光電変換層11のエッチング後には、上部電極12a(12b)が、パターニングされた光電変換層11上において、第2パッシベーション膜13aによって完全に保護された構成となる。これにより、上部電極12a(12b)として用いる材料にとらわれず、フォトダイオード100側面のダメージ修復やフォトダイオード形成時の汚染等の除去を確実に行うことができる。従って、本実施の形態にかかるフォトダイオード100のバイアス配線16との接続部分の構成によれば、要求される特性等に応じて、上部電極として用いる材料を適宜選択でき、設計の自由度を向上できる。また、実施の形態1と同様の効果を奏することができる。
その他の実施の形態.
なお、実施の形態1、2では、チャネルエッチ型のTFT101が形成されたアレイ基板について説明したが、トップゲート型など他のTFT101が設けられていてもよい。
また、第1パッシベーション膜8に設けられたコンタクトホールCH1を介して、フォトダイオード100の下部電極10とTFT101のドレイン電極7とを接続する場合について例示的に説明をしたが、フォトダイオード100とTFT101の接続部分の構成は、この限りではない。これについて、以下に説明する。
図17は、その他の実施の形態に係るアレイ基板の構成を示す平面図であり、図18は、図17のXVIII−XVIII断面図である。図17及び図18に示すように、ドレイン電極7をフォトダイオード100の形成領域下まで延在し、このドレイン電極7の延在部7aをフォトダイオード100の下部電極として機能させてもよい。具体的には、ドレイン電極7の延在部7a上の第1パッシベーション膜8に設けられたコンタクトホールCH1a内において、光電変換層11をドレイン電極7の延在部7a上に直接接触させて配置させる。この場合、ドレイン電極7の延在部7a上の第1パッシベーション膜8に、光電変換層11よりも開口寸法の大きいコンタクトホールCH1aを形成することが好ましい。
図19は、その他の実施の形態の別の実施例に係るアレイ基板の構成を示す平面図であり、図20は、図19のXX−XX断面図である。また、図19及び図20に示すように、図17及び図18に示す構成のドレイン電極7の延在部7aと光電変換層11との間に、下部電極10をさらに形成してもよい。具体的には、ドレイン電極7の延在部7a上に設けられたコンタクトホールCH1aを覆うように下部電極10を形成し、この上に光電変換層11を形成してフォトダイオード100を配置させてもよい。
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
実施の形態1に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。 図1のII−II断面図である。 第2パッシベーション膜の膜厚と透過率との関係を示すグラフである。 ゲート配線の引き出し配線に設けられた端子の構成例を示す断面図である。 データ配線、バイアス配線の引き出し配線に設けられた端子の構成例を示す断面図である。 実施の形態1に係るアレイ基板の製造工程を示した断面図である。 実施の形態1に係るアレイ基板の製造工程を示した断面図である。 実施の形態2に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。 図8のIX−IX断面図である。 実施の形態2に係るアレイ基板の製造工程を示した断面図である。 実施の形態2に係るアレイ基板の製造工程を示した断面図である。 実施の形態2に係るアレイ基板の製造工程を示した断面図である。 実施の形態2の別の実施例に係るアレイ基板の構成を示す平面図である。 図13のXIV−XIV断面図である。 実施の形態2のさらに別の実施例に係るアレイ基板の構成を示す平面図である。 図15のXVI−XVI断面図である。 その他の実施の形態に係るアレイ基板の構成を示す平面図である。 図17のXVIII−XVIII断面図である。 その他の実施の形態の別の実施例に係るアレイ基板の構成を示す平面図である。 図19のXX−XX断面図である。
符号の説明
1 基板、2 ゲート配線、3 ゲート絶縁膜、
4 半導体層、5 オーミックコンタクト層、
6 ソース電極、7 ドレイン電極、7a 延在部、
8 第1パッシベーション膜、10 下部電極、
11 光電変換層、12、12a、12b 上部電極、
13、13a 第2パッシベーション膜、
14 第3パッシベーション膜、
15 データ配線、16 バイアス配線、
17 遮光層、18 第4パッシベーション膜、
19 第5パッシベーション膜、20 引き出し配線、
21 導電パターン、22 端子引き出し電極、
23 ショートリング配線、24 引き出し配線、
100 フォトダイオード、101 薄膜トランジスタ(TFT)、
111 n型シリコン膜(n−Si膜)、
112 イントリンシックシリコン膜(i−Si膜)、
113 p型シリコン膜(p−Si膜)、
CH1〜CH11、CH1a コンタクトホール

Claims (15)

  1. 基板上に形成された薄膜トランジスタと、
    前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、
    少なくとも前記上部電極を覆う第1層間絶縁膜と、
    前記第1層間絶縁膜の上層に設けられ、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第2層間絶縁膜と、
    前記第1層間絶縁膜及び前記第2層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線と、を備え、
    前記上部電極は、透明導電膜又は非透明導電膜によって形成され、
    第1層間絶縁膜は、前記光電変換層よりも小さくパターニングされた上部電極上に成膜され、かつ前記上部電極を覆う形状にパターニングされている光電変換装置。
  2. 前記第1層間絶縁膜は、前記光電変換層の上面と同じ大きさで形成されている請求項1に記載の光電変換装置。
  3. 前記第1層間絶縁膜は、前記光電変換層の上面よりも小さく形成されている請求項1に記載の光電変換装置。
  4. 前記第1層間絶縁膜は、窒化シリコン膜によって形成され、
    前記第2層間絶縁膜は、少なくとも前記第1層間絶縁膜と接する側の面に酸化シリコン系の絶縁膜を含む膜によって形成されている請求項1乃至3のいずれか1項に記載の光電変換装置。
  5. 前記第1層間絶縁膜の膜厚は、55nm以上85nm以下である請求項4に記載の光電変換装置。
  6. 前記第2層間絶縁膜は、前記酸化シリコン系の絶縁膜より上層に塗布型の絶縁膜をさらに含む請求項4又は5に記載の光電変換装置。
  7. 前記上部電極は、少なくとも前記コンタクトホールの底面に配設されている請求項1乃至6のいずれか1項に記載の光電変換装置。
  8. 低ノイズアンプとA/Dコンバーターを有するデジタルボードと、
    前記薄膜トランジスタを駆動するドライバーボードと、
    前記フォトダイオードにおいて変換された電荷を読み出す読み出しボードと、をさらに備える請求項1乃至7のいずれか1項に記載の光電変換装置。
  9. 前記配線の上層に設けられたパッシベーション膜と、
    前記パッシベーション膜より上層に形成されたシンチレーターと、をさらに備え、
    X線を前記シンチレーターで可視光に変換することによりX線撮像表示を行う機能を有する請求項8に記載の光電変換装置。
  10. 基板上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、少なくとも前記上部電極を覆う第1層間絶縁膜とを形成する工程と、
    前記第1層間絶縁膜の上層に、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第2層間絶縁膜を形成する工程と、
    前記第1層間絶縁膜及び前記第2層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線を形成する工程と、を備え、
    前記フォトダイオードと前記第1層間絶縁膜を形成する工程は、
    前記下部電極、前記光電変換層、及び前記上部電極を成膜する工程と、
    前記上部電極をパターニングする工程と、
    前記第1層間絶縁膜を前記上部電極上に成膜し、前記上部電極を覆う形状にパターニングする工程と、
    前記光電変換層、及び前記下部電極をパターニングして、前記フォトダイオードを形成する工程と、を有する光電変換装置の製造方法。
  11. 前記上部電極として、透明導電膜又は非透明導電膜を前記光電変換層上に形成する、請求項10に記載の光電変換装置の製造方法。
  12. 前記第2層間絶縁膜の形成前に、形成された前記フォトダイオードに対して、ダメージ修復処理を、前記上部電極が前記第1層間絶縁膜に覆われた状態で行う工程をさらに備える請求項10又は11に記載の光電変換装置の製造方法。
  13. 前記ダメージ修復処理は、水素ガスを用いたプラズマ処理である請求項12に記載の光電変換装置の製造方法。
  14. 前記第2層間絶縁膜の形成前に、形成された前記フォトダイオードに対して、クリーニング処理を、前記上部電極が前記第1層間絶縁膜に覆われた状態で行う工程をさらに備える請求項10乃至13のいずれか1項に記載の光電変換装置の製造方法。
  15. 前記クリーニング処理は、ウエット処理、又はリモートプラズマを用いた処理である請求項14に記載の光電変換装置の製造方法。
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Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5286691B2 (ja) 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
TWI424574B (zh) * 2009-07-28 2014-01-21 Prime View Int Co Ltd 數位x光探測面板及其製作方法
KR101094288B1 (ko) * 2010-01-27 2011-12-19 삼성모바일디스플레이주식회사 엑스레이 검출 장치
US8895375B2 (en) * 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
JP5763474B2 (ja) * 2010-08-27 2015-08-12 株式会社半導体エネルギー研究所 光センサ
WO2012103550A2 (en) * 2011-01-28 2012-08-02 Jun Seung Ik Radiation detecting panel
US9515118B2 (en) 2012-01-30 2016-12-06 Rayence Co., Ltd. Radiation detecting panel
KR101965259B1 (ko) * 2012-07-27 2019-08-08 삼성디스플레이 주식회사 엑스선 검출기
JP6099035B2 (ja) 2012-10-12 2017-03-22 Nltテクノロジー株式会社 光電変換装置及びその製造方法並びにx線画像検出装置
US9935152B2 (en) 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
US9917133B2 (en) * 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
EP3117204B1 (en) 2014-03-13 2021-06-16 General Electric Company Curved digital x-ray detector for weld inspection
US10353082B2 (en) * 2014-06-30 2019-07-16 Sharp Kabushiki Kaisha Imaging panel and X-ray imaging device
JP6702190B2 (ja) * 2014-08-21 2020-05-27 ソニー株式会社 撮像素子及び固体撮像装置
CN104218042B (zh) * 2014-09-02 2017-06-09 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示装置
WO2016195000A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 フォトセンサ基板
CN107851667B (zh) * 2015-06-04 2021-03-23 夏普株式会社 有源矩阵基板
WO2016195001A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板
TWI591841B (zh) * 2015-06-10 2017-07-11 友達光電股份有限公司 感測器與感測器的製作方法
CN108352411B (zh) * 2015-10-29 2020-11-27 三菱电机株式会社 薄膜晶体管基板
US20170170218A1 (en) * 2015-12-09 2017-06-15 Dpix, Llc Top gate metal oxide thin film transistor switching device for imaging applications
CN108701701A (zh) 2016-02-29 2018-10-23 夏普株式会社 光电转换装置
WO2018025819A1 (ja) * 2016-08-03 2018-02-08 シャープ株式会社 撮像パネル及びその製造方法
WO2018056255A1 (ja) * 2016-09-21 2018-03-29 シャープ株式会社 撮像パネル及びその製造方法
US20190296076A1 (en) * 2016-10-11 2019-09-26 Sharp Kabushiki Kaisha Imaging panel and method for producing same
CN107946324B (zh) * 2016-10-12 2020-10-27 群创光电股份有限公司 光感测装置
WO2018123905A1 (ja) * 2016-12-27 2018-07-05 シャープ株式会社 撮像パネル及びその製造方法
US20210111218A1 (en) * 2017-03-30 2021-04-15 Sharp Kabushiki Kaisha Imaging panel and method for manufacturing same
CN107104108B (zh) * 2017-05-19 2020-08-21 京东方科技集团股份有限公司 一种阵列基板及其制作方法、平板探测器及影像设备
WO2019004194A1 (ja) * 2017-06-27 2019-01-03 シャープ株式会社 撮像パネル及びその製造方法
WO2019050158A1 (ko) * 2017-09-11 2019-03-14 엘지전자 주식회사 화합물 태양전지 모듈 및 그 제조 방법
JP2019145596A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えたx線撮像パネルと製造方法
JP2019145594A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えた撮像パネルと製造方法
CN109065558B (zh) * 2018-08-09 2021-10-12 京东方科技集团股份有限公司 一种背板及其制作方法、检测装置
CN109192701B (zh) * 2018-08-31 2020-12-08 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN111106134B (zh) * 2018-10-29 2023-08-08 夏普株式会社 有源矩阵基板以及具备其的x射线拍摄面板
US11114496B2 (en) * 2019-01-30 2021-09-07 Sharp Kabushiki Kaisha Active matrix substrate, X-ray imaging panel with the same, and method for producing the same
KR20210069778A (ko) * 2019-12-03 2021-06-14 삼성디스플레이 주식회사 광 센서 및 광 센서를 포함하는 표시 장치
JP2022185892A (ja) * 2021-06-03 2022-12-15 シャープディスプレイテクノロジー株式会社 光電変換パネル、x線パネル、及び撮像装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156766A (ja) * 1984-12-27 1986-07-16 Fuji Electric Co Ltd イメ−ジセンサ
JPH03255675A (ja) * 1989-10-31 1991-11-14 Ricoh Co Ltd 光センサ及び該光センサを有するイメージセンサ
JPH04215475A (ja) * 1990-12-14 1992-08-06 Fuji Xerox Co Ltd イメ−ジセンサ及びその製造方法
JPH0521777A (ja) * 1991-07-12 1993-01-29 Kanegafuchi Chem Ind Co Ltd 読み取り装置及びその製造方法
JPH0563173A (ja) * 1991-08-30 1993-03-12 Fuji Xerox Co Ltd 半導体装置
JPH0629510A (ja) * 1991-10-16 1994-02-04 Fuji Xerox Co Ltd Tft駆動イメージセンサおよびその製造方法
JPH0697405A (ja) * 1992-09-09 1994-04-08 Fuji Xerox Co Ltd イメ−ジセンサの製造方法
JPH06151801A (ja) * 1992-11-13 1994-05-31 Canon Inc 光電変換装置及び光電変換装置の製造方法
JP4314255B2 (ja) * 1993-12-27 2009-08-12 キヤノン株式会社 変換装置およびx線検出システム
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP3869952B2 (ja) 1998-09-21 2007-01-17 キヤノン株式会社 光電変換装置とそれを用いたx線撮像装置
JP3296352B2 (ja) * 1998-12-15 2002-06-24 日本電気株式会社 光電変換装置、固体撮像装置およびその製造方法
JP2007165865A (ja) 2005-11-18 2007-06-28 Semiconductor Energy Lab Co Ltd 光電変換装置
CN101313413B (zh) 2005-11-18 2011-08-31 株式会社半导体能源研究所 光电转换装置
JP4847202B2 (ja) * 2006-04-27 2011-12-28 キヤノン株式会社 撮像装置及び放射線撮像システム
JP5286691B2 (ja) 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
JP5253799B2 (ja) 2007-12-17 2013-07-31 三菱電機株式会社 フォトセンサー、及びフォトセンサーの製造方法

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