JP2010067762A - 光電変換装置、及びその製造方法 - Google Patents

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Abstract

【課題】フォトダイオードのリーク電流を抑制することができる光電変換装置、及びその製造方法を提供すること
【解決手段】本発明にかかる光電変換装置は、基板１上に形成された薄膜トランジスタ１０１と、薄膜トランジスタ１０１のドレイン電極７と接続し、上部電極１２と下部電極１０との間に光電変換層１１が設けられたフォトダイオード１００と、少なくとも上部電極１２を覆う第２パッシベーション膜１３と、第２パッシベーション膜１３の上層に設けられ、薄膜トランジスタ１０１及びフォトダイオード１００を被覆する第３パッシベーション膜１４と、第２パッシベーション膜１３及び第３パッシベーション膜１４に設けられたコンタクトホールＣＨ３を介して、上部電極１２に接続するバイアス配線１６と、を備えるものである。
【選択図】 図２

Description

本発明は、光電変換装置、及びその製造方法に関し、特に詳しくはフォトダイオードと薄膜トランジスタとを有する受光画素がアレイ状に配列された基板を用いた光電変換装置、及びその製造方法に関する。
光電変換装置であるフォトセンサーは、可視光を電荷へと光電変換するフォトダイオードと、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）とを配置したＴＦＴアレイ基板を備えたフラットパネルである。このフォトセンサーは、密着イメージセンサーやＸ線撮像表示装置などに適用され、広く用いられている。特に、ＴＦＴアレイ基板上にＸ線を可視光に変換するシンチレーターを設けることにより構成されるフラットパネルＸ線撮像表示装置（Flat Panel Ditector：ＦＰＤ）は、医療産業等への適用が有望な装置である。
Ｘ線画像診断の分野では、精密画像（静止画）とリアルタイム画像観察（動画）が使い分けられている。静止画の撮影には、主にＸ線フィルムが今尚使用されている。一方、動画の撮影には、光電子増倍管とＣＣＤとを組み合わせた撮像管（イメージインテンシファイア）が使用されている。Ｘ線フィルムは、空間分解能が高い反面、感度が低く静止画しか撮影できない。また、Ｘ線フィルムは、撮影後に現像処理を必要とし、即時性に欠けるといった欠点がある。一方、撮像管は、感度が高く動画の撮影が可能である反面、空間分解能が低い。また、撮像管は、真空デバイスであるため大型化に限界があるといった欠点がある。
ＦＰＤには、ＣｓＩなどのシンチレーターによってＸ線を光に変換後、フォトダイオードにより電荷へ変換する間接変換方式と、Ｓｅを代表とするＸ線検出素子によりＸ線を直接電荷へ変換する直接変換方式がある。間接変換方式は、直接変換方式に比べて、量子効率が高く、シグナル／ノイズ比（Ｓ／Ｎ比）に優れ、少ない被爆線量で透視、撮影が可能である。間接変換方式のＦＰＤのアレイ基板に関する構造や製造方法については従来から開示がなされている（例えば、特許文献１、２）。
ＦＰＤのアレイ基板においては、フォトセンサーの感度やノイズ等に影響を与えるフォトダイオードの形成は重要となる。例えば、特許文献１には、電極上に形成された光電変換層であるアモルファスシリコン層の上に、透明導電膜からなる電極を設けたフォトダイオードが開示されている。また、特許文献２には、光電変換層である半導体層上に絶縁膜を積層し、この絶縁膜に設けられた開口部を介して金属電極を半導体層に直接接続したフォトダイオードが開示されている。
特開２０００−１０１９２０号公報 特開２００７−１６５８６５号公報
フォトダイオードを形成する際、光電変換層であるアモルファスシリコン層のエッチング等により、フォトダイオードはその端面にダメージを受けてしまう。そのため、逆スタガー型アモルファスＴＦＴのバックチャネルエッチ後に行う水素ガスを用いたプラズマ処理（以下、Ｈ２プラズマ処理とする）と同等の処理をフォトダイオード形成後に行って、フォトダイオード端面に受けたダメージを修復することが望ましい。
しかしながら、特許文献１の構成では、アモルファスシリコン層上に配置された電極が透明導電膜によって形成されており、この透明導電膜がフォトダイオード端面のダメージ修復処理により還元されてしまう。従って、特許文献１のフォトダイオードには、Ｈ２プラズマ処理でのダメージ修復を行うことができない。そのため、フォトダイオードのリーク電流増大を招くという問題がある。これは、フォトダイオードをセンサーとして用いる際、透明導電膜に逆バイアスを印加するが、このときフォトダイオード端面のダメージ部分にリーク経路が形成されてしまうからである。
これに対し、特許文献２のフォトダイオードには、半導体層上に透明導電膜が形成されていないので、Ｈ２プラズマ処理でのダメージ修復を行うことができる。しかしながら、特許文献２の構成では、絶縁膜を塗布型のものを用いて露光により形成した場合、この絶縁膜中に含有される不純物により、フォトダイオード端面にリーク経路が形成されてしまう。一方、塗布型の絶縁膜ではなく、絶縁膜を成膜で形成した場合、この絶縁膜に開口部を形成する際のドライエッチングにより半導体層にダメージを与えてしまう。その結果、ｐ−ｉ界面の整流作用が劣化し、リーク電流の増大を招く。
このように、特許文献１、２のフォトダイオードを用いたフォトセンサーでは、リーク電流の増大により、Ｓ／Ｎ比が悪化する。そのため、入射光量の少ない状態で良好なイメージを得ることができない。
本発明は、上記のような問題点を解決するためになされたものであり、フォトダイオードのリーク電流を抑制することができる光電変換装置、及びその製造方法を提供することを目的とする。
本発明にかかる光電変換装置は、基板上に形成された薄膜トランジスタと、前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、少なくとも前記上部電極を覆う第１層間絶縁膜と、前記第１層間絶縁膜の上層に設けられ、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線と、を備えるものである。
また、本発明にかかる光電変換装置の製造方法は、基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、少なくとも前記上部電極を覆う第１層間絶縁膜とを形成する工程と、前記第１層間絶縁膜の上層に、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第２層間絶縁膜を形成する工程と、前記第１層間絶縁膜及び前記第２層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線を形成する工程と、を備えるものである。
本発明によれば、フォトダイオードのリーク電流を抑制することができる光電変換装置、及びその製造方法を提供することができる。
以下に、本発明の好ましい実施の形態を説明する。以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
実施の形態１．
本実施の形態に係るフォトセンサー（光電変換装置）について、図１及び図２を用いて説明する。図１は、実施の形態１に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。図２は、図１のII−II断面図である。
アレイ基板には、受光画素領域がアレイ状に配列されている。図１では、受光画素領域の１つを示している。各受光画素領域には、図１及び図２に示すように、１つのフォトダイオード１００と１つの薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）１０１とが設けられている。従って、アレイ基板上には、フォトダイオード１００及びＴＦＴ１０１がアレイ状に配列されている。
ここで、フォトダイオード１００及びＴＦＴ１０１がアレイ状に形成された領域を素子領域とし、その外側の領域を周辺領域とする。例えば、素子領域は矩形状に形成され、周辺領域は額縁状に形成されている。そして、周辺領域は、素子領域に形成されている配線の端子部分よりも外側に形成される。従って、アレイ基板の中央に素子領域が配置され、この素子領域の外側に配線の端子が形成された端子領域が配置される。さらに、端子領域の外側に周辺領域が配置される。
素子領域には、複数のゲート配線２と複数のデータ配線１５とが形成されている。複数のゲート配線は平行に設けられている。同様に、複数のデータ配線１５は平行に設けられている。図１では、ゲート配線２は横方向に延在して形成され、データ配線１５が縦方向に延在して形成されている。ゲート配線２のうち、ＴＦＴ１０１を構成する部分がゲート電極として機能する。データ配線１５は、ＴＦＴ１０１のソース電極６に接続されている。ゲート配線２とデータ配線１５とは、ゲート絶縁膜３を介して互いに交差するように形成されている。
ゲート配線２は、横一列に配列されたＴＦＴ１０１にゲート信号を供給する。これにより、横一列のＴＦＴ１０１が同時にＯＮする。データ配線１５は、縦一列に配列された複数のＴＦＴ１０１からデータを順次読み出す。隣接するゲート配線２と隣接するデータ配線１５とで区画される領域が受光画素領域となる。従って、光電変換装置は、２次元アレイ光検出器である。
ゲート配線２は、ガラス等の透明な絶縁性の基板１上に形成されている。ゲート配線２は、Ａｌ（アルミニウム）を主成分とする金属を含む低抵抗金属材料によって、例えば１５０〜３００ｎｍの膜厚で形成されている。低抵抗金属材料を用いることによって、ゲート配線２を低抵抗化でき、大型の光電変換装置を形成することが可能となる。Ａｌを主成分とする金属として、ＡｌＮｉＮｄ、ＡｌＮｉＳｉ、ＡｌＮｉＭｇ等のＮｉを含むＡｌ合金、すなわちＡｌ−Ｎｉ合金を用いることができる。勿論、その他のＡｌ合金であってもよい。また、ゲート配線２に適用可能な材料として、Ａｌに代えて低抵抗金属材料であるＣｕ（銅）等も好適に適用することができる。ゲート配線２は、低抵抗金属材料の単層構造に限られるものではなく、低抵抗金属材料と他の金属材料との積層構造としてもよい。なお、図２では、ゲート配線２の端面が基板１に対して垂直に形成されている場合について例示的に記したが、テーパー状に形成されていることが好ましい。これにより、上層に形成される層の被膜性が向上し、断線等に起因する不良を低減することができる。
ゲート配線２を覆うように、ゲート絶縁膜３が形成されている。ゲート絶縁膜３の膜厚は、例えば２００〜４００ｎｍである。なお、ここでは図示していないが、端子領域の外側に設けられた周辺領域では、基板１端部のゲート絶縁膜３が除去されている。
そして、ゲート絶縁膜３上には、ＴＦＴ１０１の形成領域に半導体層４が設けられている。すなわち、半導体層４はゲート配線２と重なるようゲート絶縁膜３の上に形成され、この半導体層４と重複する領域のゲート配線２がゲート電極となる。半導体層４は、ゲート絶縁膜３を介してゲート電極と対向するよう島状に設けられている。例えば、半導体層４は、水素原子が添加されたアモルファスシリコン（以下、ａ−Ｓｉ：Ｈとする）によって、１００〜２００ｎｍの膜厚で形成されている。
半導体層４上の両端に、導電性不純物がドーピングされたオーミックコンタクト層５がそれぞれ形成されている。オーミックコンタクト層５に対応する半導体層４の領域は、ソース・ドレイン領域となる。具体的には、図２中の左側のオーミックコンタクト層５に対応する半導体層４の領域がソース領域となる。そして、図２中の右側のオーミックコンタクト層５に対応する半導体層４の領域がドレイン領域となる。このように、半導体層４の両端にはソース・ドレイン領域が形成されている。そして、半導体層４のソース・ドレイン領域に挟まれた領域がチャネル領域となる。半導体層４のチャネル領域上には、オーミックコンタクト層５は形成されていない。例えば、オーミックコンタクト層５は、リン（Ｐ）等のｎ型不純物が高濃度にドーピングされたａ−Ｓｉ：Ｈ（以下、ｎ＋ａ−Ｓｉ：Ｈとする）によって、２０〜５０ｎｍの膜厚で形成されている。なお、チャネルを構成する部分の半導体層４の端面が基板１に対してテーパー状に形成されていることが好ましい。これにより、上層に形成される層の被膜性が向上し、断線等に起因する不良を低減することができる。
オーミックコンタクト層５の上に、ソース電極６及びドレイン電極７が形成されている。具体的には、ソース領域側のオーミックコンタクト層５上に、ソース電極６が形成されている。そして、ドレイン領域側のオーミックコンタクト層５の上に、ドレイン電極７が形成されている。ソース電極６及びドレイン電極７は、このオーミックコンタクト層５を介して半導体層４と接続する。このように、チャネルエッチ型のＴＦＴ１０１が構成されている。ＴＦＴ１０１は、ゲート配線２とデータ配線１５との交差点近傍に配置される。そして、ソース電極６及びドレイン電極７は、半導体層４のチャネル領域の外側へ延在するように形成されている。すなわち、ソース電極６及びドレイン電極７は、オーミックコンタクト層５と同様、半導体層４のチャネル領域上には形成されない。例えば、ソース電極６及びドレイン電極７は、Ｃｒなどの高融点金属膜によって５０〜３００ｎｍの膜厚で形成されている。なお、ソース電極６及びドレイン電極７として適用可能な材料は、前述したＣｒ等の高融点金属膜に限らず、Ｓｉとのオーミックコンタクトが取れる金属であればよい。
これらソース電極６、ドレイン電極７、及び半導体層４を覆うように、第１パッシベーション膜８が形成されている。すなわち、ＴＦＴ１０１が第１パッシベーション膜８によって覆われている。第１パッシベーション膜８には、ドレイン電極７に到達するコンタクトホールＣＨ１が形成されている。第１パッシベーション膜８は、例えば、膜厚２００〜４００ｎｍの酸化珪素（ＳｉＯ２）によって形成されている。第１パッシベーション膜８に適用可能な材料は、酸化珪素に限らず、ＳｉＮやＳｉＯＮでもよい。なお、ここでは図示していないが、端子領域の外側に設けられた周辺領域では、基板１端部の第１パッシベーション膜８が除去されている。
そして、第１パッシベーション膜８の上に、フォトダイオード１００が設けられている。フォトダイオード１００は、受光画素領域ごとに設けられている。フォトダイオード１００は、下部電極１０、光電変換層１１、及び上部電極１２を備えている。
下部電極１０は、コンタクトホールＣＨ１を介してドレイン電極７と接続するよう、第１パッシベーション膜８上に形成されている。下部電極１０は、ドレイン電極７上から受光画素領域内へと延在するように形成されている。ここでは、受光画素領域の中央に略矩形状の下部電極１０が配設されている。下部電極１０は、後述する光電変換層１１と電気的に接続し、フォトダイオード１００のカソード電極として機能する。下部電極１０は、例えば、Ｃｒなどの高融点金属からなる導電性薄膜によって形成されている。
この下部電極１０上に、光電変換層１１が形成されている。光電変換層１１は、受光画素領域の中央に略矩形状に配設され、受光画素として機能する。ここでは、下部電極１０より小さい形状の光電変換層１１が、下部電極１０からはみ出さないよう、その内側に配設されている。すなわち、光電変換層１１は、下部電極１０に内包されるように形成されている。光電変換層１１は、基板１側から順に、ｎ型シリコン（ｎ−Ｓｉ）膜１１１、イントリンシックシリコン（ｉ−Ｓｉ）膜１１２、及びｐ型シリコン（ｐ−Ｓｉ）膜１１３が順次積層された３層構造を有している。
ｎ−Ｓｉ膜１１１は、リン（Ｐ）等のｎ型不純物がドープされたアモルファスシリコン膜により構成されている。ｎ−Ｓｉ膜１１１の膜厚は、例えば５〜１００ｎｍである。ｉ−Ｓｉ膜１１２は、イントリンシックのアモルファスシリコン膜により構成されている。ｉ−Ｓｉ膜１１２の膜厚は、例えば０．５〜２．０μｍである。ｐ−Ｓｉ膜１１３は、ボロン（Ｂ）等のｐ型不純物がドープされたアモルファスシリコン膜により構成されている。ｐ−Ｓｉ膜１１３の膜厚は、例えば１０〜８０ｎｍである。
そして、光電変換層１１の上に、上部電極１２が設けられている。上部電極１２は、光電変換層１１と電気的に接続し、フォトダイオード１００のアノード電極として機能する。本実施の形態では、上部電極１２は、Ｈ２プラズマ処理など、フォトダイオード側面のダメージ修復処理によって還元されない性質を有する導電性薄膜によって形成されている。好ましくは、上部電極１２は、Ｃｒなどの高融点金属膜、又はその積層膜からなる非透明導電性薄膜によって形成されている。また、本実施の形態では、光電変換層１１上の一部の領域のみに上部電極１２が設けられている。この上部電極１２は、後述するコンタクトホールＣＨ３よりも一回り大きく形成されている。具体的には、上部電極１２は、コンタクトホールＣＨ３の開口寸法よりも加工マージン分以上大きいパターン形状を有している。上部電極１２は、例えば５０〜３００ｎｍの膜厚で形成されている。このように構成されたフォトダイオード１００は、受光した光を電荷に変換する。
これら上部電極１２、光電変換層１１、及び下部電極１０を覆うように、第２パッシベーション膜１３が形成されている。本実施の形態では、第２パッシベーション膜１３は、フォトダイオード１００及びＴＦＴ１０１を被覆するように、基板１上の略全面に設けられている。第２パッシベーション膜１３は、フォトダイオード１００表面からの反射を抑制するため、膜厚５０〜１２０ｎｍの窒化シリコン膜によって形成されている。このように、第２パッシベーション膜１３として、塗布型ではない絶縁膜を用いることによって、フォトダイオード１００のリーク電流を抑制することができる。これは、光電変換層１１と接触する絶縁膜が塗布型のものである場合、この絶縁膜中に含有される不純物により、フォトダイオード端面にリーク経路が形成されてしまうためである。
なお、第２パッシベーション膜１３の膜厚は、より好適には、７０ｎｍ±１５ｎｍの範囲内であるとする。ここで、第２パッシベーション膜１３における透過率の膜厚依存性について図３を参照して説明する。図３は、第２パッシベーション膜１３の膜厚と透過率との関係を示すグラフである。図３では、後述する第３パッシベーション膜、第４パッシベーション膜、及び第５パッシベーション膜をある膜厚に設定した場合の、波長５００ｎｍ、５５０ｎｍ、６００ｎｍにおける透過率をそれぞれ示している。例えば、ｐ−Ｓｉ膜１１３上に第２パッシベーション膜１３、第３パッシベーション膜１４、第４パッシベーション膜１８、及び第５パッシベーション膜１９を形成した場合の入射光に対する反射光の割合より算出した値である。図３に示すように、第２パッシベーション膜１３の膜厚を７０ｎｍ±１５ｎｍの範囲内（すなわち、５５ｎｍ以上８５ｎｍ以下）とすることによって、第２パッシベーション膜１３を透過する光量を最適化することができる。これにより、より多くの光量がフォトダイオード１００に到達することが可能となる。
第２パッシベーション膜１３上には、さらに第３パッシベーション膜１４が形成されている。第３パッシベーション膜１４は、少なくとも第２パッシベーション膜１３と接する側の面に酸化シリコン系の絶縁膜が設けられた膜によって形成されている。すなわち、第３パッシベーション膜１４は、第２パッシベーション膜１３と接する側の面に酸化シリコン系の絶縁膜が配設されていれば、単層構造でも積層構造でもよい。例えば、第３パッシベーション膜１４は、積層構造の場合、ＳｉＯ２／ＳｉＮ／ＳｉＯ２積層膜など、酸化シリコン系の絶縁膜の上に窒化シリコン膜と酸化シリコン膜とが積層された積層膜であってもよい。また、酸化シリコン系の絶縁膜の上に、ＳＯＧ膜など塗布型の透明絶縁膜が積層された積層膜であってもよい。ここでは、後述するバイアス配線１６及びデータ配線１５にかかる付加容量を低減するため、誘電率の低い酸化珪素膜によって、膜厚０．５〜１．５μｍに形成されている。
上部電極１２上には、第２パッシベーション膜１３及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ３が形成されている。コンタクトホールＣＨ３は、その底面が上部電極１２上に配置されるよう、上部電極１２よりも小さく形成されている。すなわち、上部電極１２のパターン端部が第２パッシベーション膜１３に覆われるようにコンタクトホールＣＨ３が形成されている。従って、コンタクトホールＣＨ３の底面に必ず上部電極１２が配置される。上部電極２は、少なくともコンタクトホールＣＨ３の底面に配設されている。また、ソース電極６上には、第１パッシベーション膜８、第２パッシベーション膜１３、及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ２が形成されている。
このように、第３パッシベーション膜１４の表面から、ソース電極６に到達するコンタクトホールＣＨ２と、上部電極１２に到達するコンタクトホールＣＨ３とが設けられている。コンタクトホールＣＨ２、ＣＨ３は、図２に示すように、その側面が基板１に対してテーパー状に形成されていることが好ましい。これにより、上層に形成される層の被膜性が向上し、断線等に起因する不良を低減することができる。
第３パッシベーション膜１４上には、コンタクトホールＣＨ２を介してソース電極６と接続するデータ配線１５が設けられている。データ配線１５は、フォトダイオード１００において変換された電荷を読み出すための配線である。
また、第３パッシベーション膜１４上には、コンタクトホールＣＨ３を介して上部電極１２と接続するバイアス配線１６が設けられている。バイアス配線１６は、データ配線１５と同じ層によって形成されている。バイアス配線１６は、上部電極１２を介して光電変換層１１と電気的に接続する。バイアス配線１６は、光が当たらないときにＯＦＦ状態を作るため、フォトダイオード１００に逆バイアスを供給する。バイアス配線１６は、フォトダイオード１００上を通過するように形成される。そして、バイアス配線１６は、データ配線１５と同様、ゲート配線２と交差し、素子領域より外で隣接する受光画素領域のバイアス配線１６と電気的に繋がっている。従って、素子領域内には、複数のバイアス配線１６が形成される。複数のバイアス配線１６は平行に設けられている。バイアス配線１６は、隣接するデータ配線１５間に配置されている。バイアス配線１６とデータ配線１５は互いに略平行となるように配設されている。
さらに、第３パッシベーション膜１４上には、ＴＦＴ１０１を遮光するための遮光層１７が形成されている。遮光層１７は、ＴＦＴ１０１の上層に配設されている。遮光層１７は、データ配線１５及びバイアス配線１６と同じ層によって形成されている。ここでは、例えば、バイアス配線１６の幅広部分により遮光層１７が構成される。すなわち、バイアス配線１６は、ゲート配線２との交差位置において、幅広に形成され、ＴＦＴ１０１を覆っている。
これらデータ配線１５、バイアス配線１６、及び遮光層１７は、Ａｌ合金を含む導電膜によって形成されている。Ｎｉを含むＡｌ合金（Ａｌ−Ｎｉ合金）は、抵抗が低く、かつ耐熱性に優れ、かつ導電膜とのコンタクト特性に優れているので、データ配線１５及びバイアス配線１６を構成する導電膜として好適である。ここでは、例えば、膜厚０．５〜１．５μｍのＡｌＮｉＮｄによって形成されている。データ配線１５、バイアス配線１６、及び遮光層１７は、Ａｌ−Ｎｉ合金の単層膜としてもよいが、少なくともその最上層もしくは最下層にＡｌ−Ｎｉ合金膜が形成された積層膜としてもよい。例えば、ＡｌＮｉＮｄと、ＭｏやＭｏ合金、又はＣｒなどの高融点金属との積層膜としてもよい。最上層にＡｌ−Ｎｉ合金膜がある場合、現像液との反応を抑制するため、さらにその表面を窒化層としてもよい。なお、遮光層１７は、必ずしもバイアス配線１６と同一の材料で形成する必要はなく、ＴＦＴ１０１が遮光可能なように配設されていればよい。
そして、データ配線１５、バイアス配線１６、及び遮光層１７を覆うように、第４パッシベーション膜１８が形成されている。例えば、第４パッシベーション膜１８は、ＳｉＮによって形成されている。この第４パッシベーション膜１８上に、第５パッシベーション膜１９がさらに形成されている。第５パッシベーション膜は、表面が平坦な膜であり、例えば有機樹脂などからなる。
このように構成された光電変換装置では、フォトダイオード１００のアノードがバイアス配線１６に接続され、カソードがＴＦＴ１０１のドレインに接続されている。そして、ＴＦＴ１０１のソースはデータ配線１５に接続され、ゲートがゲート配線２に接続されている。フォトダイオード１００は、受光した光を電荷に変換する。ここで、本実施の形態では、バイアス配線１６とのコンタクト部分のみに上部電極１２が配設されており、上部電極１２と重複しない領域の光電変換層１１には第２パッシベーション膜１３を介して入射光が到達する。従って、本実施の形態にかかるフォトダイオード１００のバイアス配線１６との接続部分の構成によれば、受光画素の開口率の低下を防止できる。すなわち、フォトダイオード１００の受光率低下を防止できる。変換されたフォトダイオード１００からの電荷を、データ配線１５は、ＴＦＴ１０１を介して読み出す。具体的には、ゲート配線２に供給されるゲート信号によって、ＴＦＴ１０１をＯＮしていく。これによって、各受光画素からの電荷がＴＦＴ１０１を介してデータ配線１５に読み出される。
続いて、アレイ基板の端子領域の構成について、図４及び図５を用いて説明する。前述したように、フォトダイオード１００とＴＦＴ１０１とがアレイ状に配列された素子領域の外側には、端子領域が設けられている。ゲート配線２、データ配線１５、及びバイアス配線１６は、素子領域の外側まで引き出され、これらの引き出し配線は端子領域まで延在されている。そして、端子領域には、ゲート配線２のゲート端子、データ配線１５のデータ端子、バイアス配線１６のバイアス端子が配設されている。これらの端子は、各引き出し配線の端部近傍に形成されている。各端子は、表面側に露出しており、外部の配線に接続される。なお、各端子の外側には、ショートリング配線が形成されていてもよい。
図４（ａ）は、ゲート配線２の引き出し配線に設けられた端子の一構成例を示す断面図である。図４（ａ）において、引き出し配線２０は、ゲート配線２と同じ層に形成された配線で、例えばゲート配線２から延在された引き出し配線である。引き出し配線２０上には、ゲート絶縁膜３、第１パッシベーション膜８、第２パッシベーション膜１３、及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ４が形成されている。すなわち、第３パッシベーション膜１４の表面から、引き出し配線２０に到達するコンタクトホールＣＨ４が形成されている。このコンタクトホールＣＨ４を介して引き出し配線２０と接続する導電パターン２１が、第３パッシベーション膜１４上に形成されている。導電パターン２１は、データ配線１５及びバイアス配線１６と同じ層に形成されている。
そして、導電パターン２１上には、第４パッシベーション膜１８及び第５パッシベーション膜１９を貫通するコンタクトホールＣＨ５が形成されている。このコンタクトホールＣＨ５を介して導電パターン２１と接続する端子引き出し電極２２が、第５パッシベーション膜１９上に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ５を覆うように設けられている。すなわち、端子引き出し電極２２は、コンタクトホールＣＨ５の内部から第５パッシベーション膜１９の表面まで延在するように配設されている。端子引き出し電極２２は、導電パターン２１を介して引き出し配線２０と電気的に接続する。すなわち、端子引き出し電極２２は、引き出し配線２０の端子パッドとして機能する。端子引き出し電極２２は、端子領域に形成され、それぞれの配線を外部と接続するための引き出し端子となる。
図４（ｂ）は、ゲート配線２の引き出し配線に設けられた端子の別の構成例を示す断面図である。図４（ｂ）において、図４（ａ）と同様、引き出し配線２０上に、ゲート絶縁膜３、第１パッシベーション膜８、第２パッシベーション膜１３、及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ４が形成されている。すなわち、第３パッシベーション膜１４の表面から、引き出し配線２０に到達するコンタクトホールＣＨ４が形成されている。
図４（ｂ）では、第１パッシベーション膜８の上に、ショートリング配線２３が形成されている。ショートリング配線２３は、フォトダイオード１００の上部電極１２と同じ層に形成されている。ショートリング配線２３は、引き出し配線２０の端部よりも基板端側に配設されている。ショートリング配線２３は、例えば、端子領域に形成される。ショートリング配線２３は、図示しない外部の保護回路などに接続されている。ショートリング配線２３は、例えば、光電変換装置の製造工程等において、接続された配線に過電流が流れた場合等に配線をショートさせ、光電変換装置を保護するために形成されたものである。このショートリング配線２３上に、第２パッシベーション膜１３及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ６が形成されている。すなわち、第３パッシベーション膜１４の表面から、ショートリング配線２３に到達するコンタクトホールＣＨ６が形成されている。
導電パターン２１は、データ配線１５及びバイアス配線１６と同じ層によって、第３パッシベーション膜１４上に形成されている。導電パターン２１は、コンタクトホールＣＨ４を介して引き出し配線２０に接続されている。導電パターン２１は、また、コンタクトホールＣＨ６を介してショートリング配線２３に接続されている。すなわち、導電パターン２１を介して、ショートリング配線２３と引き出し配線２０とが電気的に接続する。
そして、ショートリング配線２３の上に、第２パッシベーション膜１３、第３パッシベーション膜１４、第４パッシベーション膜１８、及び第５パッシベーション膜１９を貫通するコンタクトホールＣＨ７が形成されている。すなわち、第５パッシベーション膜１９の表面から、ショートリング配線２３に到達するコンタクトホールＣＨ７が形成されている。このコンタクトホールＣＨ７を介してショートリング配線２３と接続する端子引き出し電極２２が、第５パッシベーション膜１９上に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ５を覆うように設けられている。すなわち、端子引き出し電極２２は、コンタクトホールＣＨ５の内部から第５パッシベーション膜１９の表面まで延在するように配設されている。端子引き出し電極２２は、ショートリング配線２３及び導電パターン２１を介して引き出し配線２０と電気的に接続し、それぞれの配線を外部と接続するための引き出し端子となる。
図５（ａ）は、データ配線１５、バイアス配線１６の引き出し配線に設けられた端子の一構成例を示す断面図である。図５（ａ）において、基板１の上に、ショートリング配線２３が形成されている。このショートリング配線２３は、ゲート配線２と同じ層に形成されている。ショートリング配線２３の上には、ゲート絶縁膜３、第１パッシベーション膜８、第２パッシベーション膜１３、及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ８が形成されている。すなわち、第３パッシベーション膜１４の表面から、ショートリング配線２３に到達するコンタクトホールＣＨ８が形成されている。第３パッシベーション膜１４上に、引き出し配線２４が形成されている。引き出し配線２４は、コンタクトホールＣＨ８を介してショートリング配線２３に接続されている。
引き出し配線２４の上には、第４パッシベーション膜１８及び第５パッシベーション膜１９を貫通するコンタクトホールＣＨ９が形成されている。このコンタクトホールＣＨ９を介して引き出し配線２４と接続する端子引き出し電極２２が、第５パッシベーション膜１９上に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ９を覆うように設けられている。すなわち、端子引き出し電極２２は、コンタクトホールＣＨ９の内部から第５パッシベーション膜１９の表面まで延在するように配設されている。端子引き出し電極２２は、コンタクトホールＣＨ９を介して引き出し配線２４に接続されている。すなわち、端子引き出し電極２２は、引き出し配線２４を介してショートリング配線２３と電気的に接続する。例えば、引き出し配線２４は、データ配線１５又はバイアス配線１６から延在された引き出し配線とすることができる。また、この端子引き出し電極２２は、例えば、データ配線１５又はバイアス配線１６に接続されたショートリング配線２３の引き出し端子とすることができる。
図５（ｂ）は、データ配線１５、バイアス配線１６の引き出し配線に設けられた端子の別の構成例を示す断面図である。図５（ｂ）では、ショートリング配線２３が図５（ａ）とは異なる配線層に形成されている。図５（ｂ）に示すように、ショートリング配線２３は、第１パッシベーション膜８の上に形成されている。このショートリング配線２３は、上部電極１２と同じ層に形成されている。ショートリング配線２３上には、第２パッシベーション膜１３及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ１０が形成されている。すなわち、第３パッシベーション膜１４の表面から、ショートリング配線２３に到達するコンタクトホールＣＨ１０が形成されている。また、第３パッシベーション膜１４の上に、引き出し配線２４が形成されている。引き出し配線２４は、コンタクトホールＣＨ１０を介してショートリング配線２３に接続されている。ショートリング配線２３は、引き出し配線２４よりも基板端側に形成されている。
さらに、ショートリング配線２３上には、第２パッシベーション膜１３、第３パッシベーション膜１４、第４パッシベーション膜１８、及び第５パッシベーション膜１９を貫通するコンタクトホールＣＨ１１が形成されている。このコンタクトホールＣＨ１１を介して引き出し配線２４と接続する端子引き出し電極２２が、第５パッシベーション膜１９上に形成されている。端子引き出し電極２２は、コンタクトホールＣＨ１１を覆うように設けられている。すなわち、端子引き出し電極２２は、コンタクトホールＣＨ１１の内部から第５パッシベーション膜１９の表面まで延在するように配設されている。端子引き出し電極２２は、コンタクトホールＣＨ１１を介してショートリング配線２３に接続されている。すなわち、端子引き出し電極２２は、ショートリング配線２３を介して引き出し配線２４と電気的に接続する。引き出し配線２４は、例えば、データ配線１５又はバイアス配線１６から延在された引き出し配線とすることができる。
このような構成のアレイ基板を用いて、公知の方法によりＸ線撮像装置等の光電変換装置を製造することができる。例えば、第５パッシベーション膜１９上に、ＣｓＩ等からなるＸ線を可視光に変換するシンチレーターを蒸着し、低ノイズアンプとＡ／Ｄコンバーターなどを有するデジタルボード、ＴＦＴ１０１を駆動するドライバーボード、及び電荷を読み出す読み出しボードを接続することにより、Ｘ線撮像装置を作成することができる。
次に、本実施の形態１に係るアレイ基板の製造方法について、図６及び図７を用いて説明する。図６及び図７は、実施の形態１に係るアレイ基板の製造工程を示した断面図である。なお、これらの図は、図２に対応する箇所における製造工程毎の断面図である。また、以下の製造工程は一例であって、下記態様に限定されるものではない。
まず、基板１上に、第１導電性薄膜をスパッタリング法等により成膜する。第１導電性薄膜としては、Ａｌを主成分とする金属を用いることができる。例えば、Ｎｉを含むＡｌ合金（ＡｌＮｉＮｄ等）である。成膜条件は、例えば、圧力０．２〜０．５Ｐａ、ＤＣパワー１．０〜２．５ｋＷ（パワー密度で示すと０．１７〜０．４３Ｗ／ｃｍ２）とする。また、成膜温度は、室温〜１８０℃位までの範囲を適用する。
第１導電性薄膜の膜厚は、１５０〜３００ｎｍとする。現像液との反応を抑えるためにＡｌＮｉＮｄの上に、窒化したＡｌＮｉＮｄＮ層を形成してもよい。また、ＡｌＮｉＮｄの代わりにＡｌＮｉＳｉやＡｌＮｉＭｇ等を使用してもよい。また、Ａｌ系膜に代えて、低抵抗金属材料であるＣｕ若しくはＣｕ合金を用いてもよい。この場合にも、Ａｌと同様にスパッタリング法により成膜することができる。本実施の形態においては、この第１導電性薄膜がフォトダイオードの形成の際に露出しない構造となっている。そのため、第１導電性薄膜として、ダメージにそれほど強くないＡｌやＣｕを主成分とする金属を用いることができる。従って、低抵抗な配線を形成できるので、大型の光電変換装置を形成することが可能となる。
次に、第１のフォトリソグラフィー工程により、ゲート配線２、ゲート電極等を形成するためのレジストパターンを形成する。そして、エッチング工程において、例えば、燐酸・硝酸・酢酸の混酸を用いて第１導電性薄膜をパターニングして、ゲート配線２、ゲート電極、引き出し配線２０等を形成する。ゲート電極の断面形状をテーパー形状にすると、後工程の膜形成における断線不良などを低減することができる。なお、エッチング液としては、燐酸、硝酸及び酢酸の混酸に限定されるものではない。また、ウエットエッチングに代えてドライエッチングを適用してもよい。
次に、これらゲート配線２、ゲート電極、引き出し配線２０等を覆うように、ゲート絶縁膜３、半導体層４となる材料、及びオーミックコンタクト層５となる材料を、この順に成膜する。プラズマＣＶＤ法などにより、これらを基板１全面に成膜する。例えば、半導体層４となる材料にはａ−Ｓｉ：Ｈ、オーミックコンタクト層５となる材料にはｎ＋ａ−Ｓｉ：Ｈをそれぞれ用いることができる。ゲート絶縁膜３を膜厚２００〜４００ｎｍ、半導体層４となる膜を膜厚１００〜２００ｎｍ、オーミックコンタクト層５となる膜を膜厚２０〜５０ｎｍの範囲で成膜する。
これらの膜の成膜温度は、２５０〜３５０℃とする。なお、光電変換装置は、高い電荷読み出し効率が求められ、駆動能力の高いトランジスタが求められる。そのため、半導体層４となる膜を２ステップに分割して成膜し、トランジスタの高性能化を図ってもよい。その場合の成膜条件として、１層目はデポレートが５〜２０ｎｍ／ｍｉｎ（５０〜２００Å／ｍｉｎ）の低速レートで良質な膜を形成し、残りを３０ｎｍ／ｍｉｎ（３００Å／ｍｉｎ）以上で成膜する。
次に、第２のフォトリソグラフィー工程により、半導体層４のパターンを得るためのレジストパターンを形成する。そして、エッチング工程で、半導体層４となる膜とオーミックコンタクト層５となる膜とを、アイランド状にパターニングする。これにより、半導体層４上にオーミックコンタクト層５となる膜が積層された島状の積層パターンが形成される。エッチングは、例えばＳＦ６とＨＣｌの混合ガスを用いたプラズマを用いて行う。なお、チャネルの断面形状をテーパー形状にすると、後工程の膜形成における断線不良等を低減することができる。なお、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを例として挙げたが、この例に限定されるものではない。
次に、第３のフォトリソグラフィー工程により、基板周辺（不図示）のみを開口するレジストパターンを形成する。そして、基板１上の周辺領域（不図示）のゲート絶縁膜３をエッチング工程により除去する。エッチングは、例えばＣＦ４とＯ２の混合ガスのプラズマを用いてパターニングする。エッチングガスとしては、この例に限定されるものではない。
次に、ソース電極６、ドレイン電極７を形成するための第２導電性薄膜を成膜する。第２導電性薄膜の形成は、スパッタリング法等を用いて、Ｃｒなどの高融点金属膜を成膜することにより行う。膜厚は５０〜３００ｎｍとする。なお、第２導電性薄膜として適用可能な材料は、高融点金属膜に限らず、Ｓｉとのオーミックコンタクトがとれる金属であればよい。
次に、第４のフォトリソグラフィー工程により、ソース電極６とドレイン電極７を形成するためのレジストパターンを形成する。そして、エッチング工程において、例えば、硝酸セリウムアンモニウムと硝酸の混酸を用いて第２導電性薄膜をパターニングする。これにより、ソース電極６及びドレイン電極７が形成される。その後、形成した電極をマスクとして、例えばＳＦ６とＨＣｌの混合ガスを用いたプラズマを用いて、オーミックコンタクト層５となる膜のエッチングを行う。すなわち、島状にパターニングされたオーミックコンタクト層５となる膜のうち、ソース電極６又はドレイン電極７に覆われずに露出した部分をエッチングにより除去する。これにより、図６（ａ）に示すように、ソース電極６とドレイン電極７との間にチャネル領域が設けられた半導体層４及びオーミックコンタクト層５が形成される。
ここまでの工程で、４回のフォトリソグラフィー工程を実施しているが、シリコンアイランド化、ソース電極６、ドレイン電極７及びオーミックコンタクト層５のチャネルエッチを形成する第２、第４のフォトリソグラフィー工程において、複数階調露光を利用してもよい。複数階調露光は、グレートーンマスク、ハーフトーンマスク等を用いた露光技術である。複数階調露光技術を用いることで、１回のフォトリソグラフィー工程でソース電極６、ドレイン電極７、半導体層４、及びオーミックコンタクト層５のパターンを形成することができる。これにより、使用するマスク数を減らすことができる。
なお、ソース電極６とドレイン電極７を形成するためのエッチング液として、硝酸セリウムアンモニウムと硝酸の混酸を挙げ、オーミックコンタクト層５のエッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、エッチング液及びエッチングガスはこの限りではない。さらに、ＴＦＴの特性を向上させるために、後述する第１パッシベーション膜８を形成する前に、水素ガスを用いたプラズマ処理を行い、バックチャネル側、すなわち半導体層４の表面を荒らしてもよい。以上の工程により、ＴＦＴ１０１が形成される。
次に、プラズマＣＶＤ等の方法で、第１パッシベーション膜８を成膜する。第１パッシベーション膜８としては、誘電率の低い酸化珪素（ＳｉＯ２）膜を、膜厚２００〜４００ｎｍで形成する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９×１０−２〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８×１０−１〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は２００〜３００℃とする。
そして、第５のフォトリソグラフィー工程及びエッチング工程により、ドレイン電極７と下部電極１０とをコンタクトさせるためのコンタクトホールＣＨ１を形成する。エッチングには、例えば、ＣＦ４とＯ２の混合ガスのプラズマを用いることができる。これにより、図６（ｂ）に示す構成となる。
なお、エッチングガスにＣＦ４とＯ２の混合ガスを挙げたが、エッチングガスの種類はこの限りではない。また、第１パッシベーション膜８として酸化珪素の例を挙げたが、この限りではない。第１パッシベーション膜８として、ＳｉＮやＳｉＯＮを用いてもよく、この場合は、上記ガスに水素、窒素、ＮＨ３を加えて形成する。
続いて、フォトダイオード１００の下部電極１０となる第３導電性薄膜を、スパッタリング法等により成膜する。第３導電性薄膜は、Ｃｒ等の高融点金属膜等を用いることができる。
次に、プラズマＣＶＤ法により、光電変換層１１を形成するためのｎ型シリコン膜１１１、イントリンシックシリコン膜１１２、ｐ型シリコン膜１１３を成膜する。具体的には、ｎ型シリコン膜１１１として、Ｐドープしたアモルファスシリコン膜であるｎ型ａ−Ｓｉ膜、イントリンシックシリコン膜１１２としてノンドープのアモルファスシリコン膜であるｉ型ａ−Ｓｉ膜、ｐ型シリコン膜１１３としてＢドープしたアモルファスシリコン膜であるｐ型ａ−Ｓｉ膜を、真空状態を維持したまま、連続的に成膜する。ｎ型シリコン膜１１１の膜厚は５〜６０ｎｍ、イントリンシックシリコン膜１１２の膜厚は０．５〜２．０μｍ、ｐ型シリコン膜１１３の膜厚は１０〜８０ｎｍとすることが好ましい。
イントリンシックシリコン膜１１２の成膜は、例えばＳｉＨ４流量を１．６９×１０−１〜３．３８×１０−１Ｐａ・ｍ３／ｓ（１００〜２００ｓｃｃｍ）、Ｈ２流量を１．６９×１０−１〜５．０７×１０−１Ｐａ・ｍ３／ｓ（１００〜３００ｓｃｃｍ）、成膜圧力を１００〜３００Ｐａ、ＲＦパワーを３０〜１５０Ｗ（パワー密度で示すと、０．０１〜０．０５Ｗ／ｃｍ２）、成膜温度を２００〜３００℃に設定して行う。ｎ型シリコン膜１１１の成膜は、０．２〜１．０％のＰＨ３を、上記成膜条件のガスに混合した成膜ガスを用いて行う。また、ｐ型シリコン膜１１３の成膜は、０．２〜１．０％のＢ２Ｈ６を、上記成膜条件のガスに混合した成膜ガスを用いて行う。
ｐ型シリコン膜１１３は、イオンシャワードーピング方法、又はイオン注入方法により、イントリンシックシリコン膜１１２の上層部にＢを注入して形成してもよい。なお、イオン注入によりｐ型シリコン膜１１３を形成する場合には、それに先立ってイントリンシックシリコン膜１１２の表面に膜厚５〜４０ｎｍのＳｉＯ２膜を形成してもよい。これにより、Ｂを注入する際のダメージを軽減させることができる。この場合、イオン注入後にＳｉＯ２膜をＢＨＦ等により除去してもよい。
続いて、上部電極１２を形成するための第４導電性薄膜を成膜する。本実施の形態では、第４導電性薄膜として、Ｈ２プラズマ処理など、フォトダイオード側面のダメージ修復処理によって還元されない性質を有する膜を形成する。ここでは、例えば、スパッタリング法を用いて、Ｃｒなどの高融点金属膜からなる非透明導電性薄膜を、基板１全面に成膜する。第４導電性薄膜の膜厚は、５０〜３００ｎｍとする。第４導電性薄膜の成膜では、基板の加熱を行わない条件下のもと行うことが好ましい。
第４導電性薄膜の成膜後、第６のフォトリソグラフィー工程により、上部電極１２を得るためのレジストパターンを形成する。そして、エッチングにより、第４導電性薄膜をパターニングする。これにより、図６（ｃ）に示すように、後続の工程で第２パッシベーション膜８に設けられるコンタクトホールＣＨ３より加工マージン分以上大きい上部電極１２が形成される。
次いで、第７のフォトリソグラフィー工程により、光電変換層１１を得るためのレジストパターンを形成する。そして、例えば、ＳＦ６とＨＣｌの混合ガスのプラズマを用いてアモルファスシリコン層、すなわち、ｎ型シリコン膜１１１、イントリンシックシリコン膜１１２、及びｐ型シリコン膜１１３の３層をパターニングする。これにより、３層積層構造からなる光電変換層１１が形成される。なお、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、一例であり、他のエッチングガスも好適に適用することができる。
次に、第８のフォトリソグラフィー工程により光電変換層１１のパターンより一回り大きいレジストパターンを形成し、第３導電性薄膜をパターニングする。これにより、図６（ｄ）に示すように、下部電極１０が形成される。以上の工程により、フォトダイオード１００が形成される。
その後、フォトダイオード１００側面のダメージを修復するための処理を行う。ここでは、Ｈ２ガスを用いたプラズマ処理を行う。本実施の形態では、上部電極１２がフォトダイオード側面のダメージ修復処理によって還元されない導電性薄膜によって形成されているので、上部電極１２が還元されることなく確実にフォトダイオード１００側面のダメージ修復を行うことができる。なお、ここではＨ２プラズマによる処理を挙げたが、この限りではない。フォトダイオードの側面のダメージ回復・リーク経路の遮断が可能なガス種を用いたプラズマ処理でも良い。さらに、ウエット処理としてＢＨＦ、ＨＦ処理や、リモートプラズマ、アルカリ系薬品等によりフォトダイオード側面の付着物や変質物の除去等のクリーニング処理を行っても良い。
次に、フォトダイオード１００を保護するための第２パッシベーション膜１３、第３パッシベーション膜１４をこの順に成膜する。第２パッシベーション膜１３は、フォトダイオード１００表面からの反射を抑制するため、窒化シリコン膜を５０〜１２０ｎｍの膜厚で成膜する。より好ましくは、第２パッシベーション膜１３の膜厚は、７０ｎｍ±１５ｎｍの範囲内とする。第３パッシベーション膜１４は、データ配線１５とバイアス配線１６にかかる負荷容量を小さくするために、誘電率の低い酸化珪素膜を０．５〜１．５μｍの厚膜でＣＶＤ法若しくはスパッタ法等により成膜する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９×１０−２〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８×１０−１〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと、０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は、２００〜３００℃とする。
なお、第３パッシベーション膜１４の材料として酸化珪素膜を挙げたが、この限りではない。第３パッシベーション膜１４は、少なくとも第２パッシベーション膜１３と接する側の面に酸化シリコン系の絶縁膜が配設されていれば、単層構造でも積層構造でもよい。例えば、第３パッシベーション膜１４として、ＳｉＯ２／ＳｉＮ／ＳｉＯ２積層膜など、酸化シリコン系の絶縁膜の上に窒化シリコン膜と酸化シリコン膜とを積層した積層膜を形成してもよい。また、酸化シリコン系の絶縁膜の上に、ＳＯＧ膜など塗布型の透明絶縁膜を積層して第３パッシベーション膜１４としてもよい。
その後、第９のフォトリソグラフィー工程により、ソース電極６とデータ配線１５とを接続するコンタクトホールＣＨ２、及び上部電極１２とバイアス配線１６とを接続するコンタクトホールＣＨ３に対応するレジストパターンを形成する。そして、ＣＦ４とＡｒの混合ガスを用いたプラズマを用いて、コンタクトホールＣＨ２、ＣＨ３を開口する。
このとき、本実施の形態では、上部電極１２のパターン寸法よりも小さい開口寸法を有するコンタクトホールＣＨ３を形成する。これにより、図７（ｅ）に示すように、上部電極１２がコンタクトホールＣＨ３の底面に露出し、コンタクトホールＣＨ３内に光電変換層１１は露出しない。コンタクトホールＣＨ３を形成する際に、光電変換層１１を構成する半導体層（ｐ−Ｓｉ膜１１３）のエッチングが行われると、ｉ−ｐ界面での整流作用が弱くなり、リーク電流が増大してしまうという問題がある。本実施の形態では、コンタクトホールＣＨ３を開口する部分に上部電極１２が配設されているので、コンタクトホールＣＨ３を形成する際に、ｐ−Ｓｉ膜１１３が上部電極１２によって保護される。従って、フォトダイオード１００を構成するアノード電極側の光電変換層１１へのダメージを防止できる。従って、フォトダイオード１００のリーク電流を抑制することができる。
なお、この際、基板端部にあるコンタクトホールＣＨ４、ＣＨ６、ＣＨ８、ＣＨ１０も同時に形成する（図４、５参照）。また、コンタクトホールの開口の際には、その断面がテーパー形状となるように加工すると上層の被覆性が向上し、断線等を低減することができる。
次に、データ配線１５、バイアス配線１６、遮光層１７、導電パターン２１を形成するために、第５導電性薄膜を成膜する。第５導電性薄膜としては、抵抗が低く、かつ耐熱性に優れ、かつ導電性薄膜とのコンタクト特性に優れたＮｉを含むＡｌ合金を成膜する。例えば、第５導電性薄膜として、ＡｌＮｉＮｄを０．５〜１．５μmの膜厚で成膜する。ＡｌＮｉＮｄの単層でもよい。また、ＡｌＮｉＮｄと、ＭｏやＭｏ合金、あるいはＣｒなどの高融点金属との積層でもよい。また、現像液との反応を抑えるために、ＡｌＮｉＮｄの上に、窒化したＡｌＮｉＮｄＮを形成してもよい。例えば、スパッタリング法により下地をＭｏ合金、その上に、ＡｌＮｉＮｄを連続成膜する。成膜条件は、圧力０．２〜０．５Ｐａ、ＤＣパワーが１．０〜２．５ｋＷ（パワー密度で言うなれば、０．１７〜０．４３Ｗ／ｃｍ２）とする。また、成膜温度は、室温から１８０℃ぐらいまでの範囲で行う。
次に、第１０のフォトリソグラフィー工程により、データ配線１５、バイアス配線１６、遮光層１７、導電パターン２１に対応するレジストを形成する。ＡｌＮｉＮｄとＭｏの積層膜の場合は、例えば燐酸、硝酸、酢酸の混酸を用いてパターニングする。なお、エッチング液としては燐酸、硝酸及び酢酸の混酸を挙げたが、エッチング液の種類はこの限りではない。これにより、図７（ｆ）に示すように、ソース電極６と物理的及び電気的に接続されるデータ配線１５、上部電極１２と物理的及び電気的に接続されるバイアス配線１６が形成される。また、このとき同時に、ＴＦＴ１０１上に遮光層１７、端子領域に導電パターン２１がそれぞれ形成される。
次に、データ配線１５、及びバイアス配線１６を保護するために、第４パッシベーション膜１８、第５パッシベーション膜１９を形成する。例えば、第４パッシベーション膜１８にＳｉＮを用い、第５パッシベーション膜１９に平坦化膜を用いる。これにより、図７（ｇ）に示す構成となる。
なお、図７（ｇ）では図示されていないが、この後、第１１のフォトリソグラフィー工程により、端子との接続を取るためのコンタクトホールＣＨ５、ＣＨ７、ＣＨ９、ＣＨ１１を形成するためのレジストパターンを端子領域に形成する。そして、ＣＦ４とＯ２の混合ガスのプラズマを用い、パターニングする。エッチングガスとしては、ＣＦ４とＯ２の混合ガスを挙げたが、用いるエッチングガスはこの限りではない。なお、第５パッシベーション膜１９として、感光性を持つ平坦化膜を用いてもよい。これにより、第１１のフォトリソグラフィー工程における第５パッシベーション膜１９のパターニングは、露光と現像処理によって行うことができる。
次に、端子引き出し電極２２となる導電膜を成膜する。電極材料は信頼性を確保するために、例えばアモルファスＩＴＯなどの透明導電性薄膜を成膜する。次に、第１２のフォトリソグラフィー工程にて、端子形状のレジストを形成する。例えば、シュウ酸を用いてエッチングすることで、端子引き出し電極２２を形成する。端子引き出し電極２２は、その後、アニールによりアモルファスＩＴＯを結晶化する。これにより、図４及び図５に示したように、コンタクトホールＣＨ５、ＣＨ７、ＣＨ９、ＣＨ１１のいずれかを介して導電パターン２１やショートリング配線２３、引き出し配線２４と接続される端子引き出し電極２２が形成される。なお、端子引き出し電極２２として、透明導電性薄膜を用いたが、導電パターン２１との良好なコンタクトを得るために良好な導電性薄膜と、透明導電性薄膜との２層構造としてもよい。以上の工程を経て、本実施の形態のアレイ基板が完成する。
このように、本実施の形態では、フォトダイオード１００側面のダメージ修復処理によって還元のされない導電性薄膜を用いて、上部電極１２を形成している。これにより、ダメージ修復処理によって上部電極１２が還元されることなく、フォトダイオード１００側面のダメージ修復やフォトダイオード形成時の汚染等の除去を確実に行うことができる。従って、フォトダイオード１００のリーク電流を抑制することができる。また、バイアス配線１６とフォトダイオード１００との安定した接続を実現し、Ｉｏｆｆの低いデバイスを提供することができる。その結果、高品質の光電変換装置を提供することができる。
また、フォトダイオード１００とバイアス配線１６との間に配設される層間絶縁膜を第２パッシベーション膜１３（第１層間絶縁膜）と第３パッシベーション膜１４（第２層間絶縁膜）の多層構造とし、光電変換層１１と直接接触する第２パッシベーション膜１３には窒化シリコンを用いている。このように、塗布型ではない絶縁膜を光電変換層１１と直接接触する部分に用いることによって、絶縁膜中に含有される不純物に起因するリーク経路がフォトダイオード端面に形成されることを防止できる。従って、フォトダイオード１００のリーク電流をさらに抑制することができる。また、フォトダイオード１００とバイアス配線１６との接続をとるためのコンタクトホールＣＨ３を形成する際には、光電変換層１１表面が上部電極１２によって保護されるので、ｐ−Ｓｉ膜１１３へのダメージを防止できる。従って、フォトダイオード１００のリーク電流をよりさらに抑制することができる。
これらのことから、本実施の形態にかかるフォトダイオード１００のバイアス配線１６との接続部分の構成によれば、フォトダイオードのリーク電流を効果的に抑制することが可能となり、Ｓ／Ｎ比の良好な大型の光電変換装置を提供することができる。そして、入射光量が少ない状態でも良好なイメージを提供することができる。すなわち、高品質の光電変換装置を提供することができる。
なお、本実施の形態では、第３のフォトリソグラフィー工程のパターンを用いて基板周辺のゲート絶縁膜３を除去する場合について例示的に説明をしたが、それに限定されるものではない。ソース電極６とドレイン電極７を形成した後に周辺のゲート絶縁膜３を除去してもよい。あるいは、オーミックコンタクト層５成膜後に基板周辺のオーミックコンタクト層５と半導体層４とゲート絶縁膜３とを同時に除去してもよい。また、コンタクトホールＣＨ１の形成工程において第１パッシベーション膜８とゲート絶縁膜３とを除去しても良い。この場合、ドレイン電極７のドライエッチダメージを少なくするエッチング条件で行うのが望ましい。
実施の形態２．
本実施の形態に係るフォトセンサー（光電変換装置）について、図８及び図９を用いて説明する。図８は、実施の形態２に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。図９は、図８のIX−IX断面図である。本実施の形態では、実施の形態１と異なる上部電極と第２パッシベーション膜が形成されていて、それ以外の構成については実施の形態１と同様であるため説明を省略する。
図８及び図９において、本実施の形態では、光電変換層１１の上に、透明導電膜からなる上部電極１２ａが設けられている。この上部電極１２ａは、光電変換層１１上の領域のうちの大部分に形成されている。ここでは、光電変換層１１より一回り小さい上部電極１２ａが設けられている。
また、上部電極１２ａ上には、第２パッシベーション膜１３ａが形成されている。本実施の形態では、第２パッシベーション膜１３ａは、素子領域内において、光電変換層１１上の領域のみに設けられている。ここでは、上部電極１２ａより大きく、かつ光電変換層１１の上面より小さい第２パッシベーション膜１３ａが形成されている。すなわち、第２パッシベーション膜１３ａは、光電変換層１１上において、少なくとも上部電極１２ａを覆うように配設されている。そして、第２パッシベーション膜１３ａが上層に設けられたフォトダイオード１００を覆うように、第３パッシベーション膜１４が形成されている。第３パッシベーション膜１４は、基板１上の略全面に設けられている。
第２パッシベーション膜１３ａ及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ３を介して、上部電極１２ａとバイアス配線１６とが接続される。バイアス配線１６は、上部電極１２ａを介して光電変換層１１と電気的に接続する。また、第１パッシベーション膜８及び第３パッシベーション膜１４を貫通するコンタクトホールＣＨ２を介して、ソース電極６とデータ配線１５とが接続される。なお、図８及び図９には図示していないが、端子領域の第２パッシベーション膜１３ａは、図４及び図５に示す実施の形態１と同様に設けてもよいし、また、設けなくてもよい。
次に、本実施の形態２に係るアレイ基板の製造方法について、図１０〜図１２を用いて説明する。図１０〜図１２は、実施の形態２に係るアレイ基板の製造工程を示した断面図である。なお、これらの図は、図９に対応する箇所における製造工程毎の断面図である。また、以下の製造工程は一例であって、下記態様に限定されるものではない。本実施の形態では、フォトダイオード１００の形成工程と、フォトダイオード１００とバイアス配線１６との間に配設される層間絶縁膜の形成工程が実施の形態１と異なっているのみであり、それ以外の工程については実施の形態と同様であるため説明を省略する。
まず、実施の形態１と同様に、ＴＦＴ１０１を形成し（図１０（ａ））、この上に第１パッシベーション膜８を形成する（図１０（ｂ））。次に、実施の形態１と同様、第１パッシベーション膜８の上に、フォトダイオード１００の下部電極１０となる第３導電性薄膜を成膜する。さらに、この上に、実施の形態１と同様、光電変換層１１を形成するためのｎ型シリコン膜１１１、イントリンシックシリコン膜１１２、ｐ型シリコン膜１１３を成膜する。
続いて、本実施の形態では、上部電極１２ａを形成するための第４導電性薄膜を成膜する。第４導電性薄膜としては、ＩＺＯ、ＩＴＺＯ、ＩＴＳＯ等のターゲットを用いて、スパッタ法により非結晶の透明導電膜を成膜する。成膜条件は、圧力０．３〜０．６Ｐａ、ＤＣパワーは３〜１０ｋＷ（パワー密度で示すと、０．６５〜２．３Ｗ／ｃｍ２）、Ａｒ流量８．４５×１０−２〜２５．４×１０−２Ｐａ・ｍ３／ｓ（５０〜１５０ｓｃｃｍ）、酸素流量１．６９×１０−３〜３．３８×１０−３Ｐａ・ｍ３／ｓ（１〜２ｓｃｃｍ）とする。また、成膜温度は、室温から１８０℃位までとする。以上の条件により非結晶の透明導電膜を成膜する。
次いで、第６のフォトリソグラフィー工程により、上部電極１２ａを得るためのレジストパターンを形成する。そして、シュウ酸等を用いてエッチングを行い、第４導電性薄膜をパターニングする。これにより、図１０（ｃ）に示すように、上部電極１２ａを形成する。なお、エッチング液は、シュウ酸に限定されるものではない。
本実施形態１においては、上部電極１２ａとしてＩＺＯ、ＩＴＺＯ、ＩＴＳＯ等の透明導電膜を用いているので、下層のｐ型シリコン膜１１３上に微小な結晶粒をほとんど含まない非結晶状態で成膜することができる。従って、エッチング残渣を生じないという効果を奏する。なお、上部電極１２ａは、酸化インジウム（Ｉｎ２Ｏ３）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ2），酸化サマリウム（Ｓｍ２Ｏ３）等を混合したターゲットにて成膜した膜により構成してもよいし、それぞれの材料の積層膜としてもよい。また、それぞれの材料を混合させた膜を積層させてもよい。
次に、上部電極１２ａを保護するための第２パッシベーション膜１３ａを成膜する。
その後、第７のフォトリソグラフィー工程により、上部電極１２ａより大きく、かつ後続の工程で形成する光電変換層１１より小さいレジストパターンを形成する。そして、ＣＦ４とＡｒの混合ガスを用いたプラズマを用いて、第２パッシベーション膜１３ａをパターニングする。これにより、図１１（ｄ）に示すように、素子領域内において、上部電極１２ａを覆う領域のみに第２パッシベーション膜１３ａが形成される。
次いで、第８のフォトリソグラフィー工程により、光電変換層１１を得るためのレジストパターンを形成する。そして、例えば、ＳＦ６とＨＣｌの混合ガスのプラズマを用いてアモルファスシリコン層、すなわち、ｎ型シリコン膜１１１、イントリンシックシリコン膜１１２、及びｐ型シリコン膜１１３の３層をパターニングする。これにより、３層積層構造からなる光電変換層１１が形成される。なお、エッチングガスとしてＳＦ６とＨＣｌの混合ガスを挙げたが、一例であり、他のエッチングガスも好適に適用することができる。
次に、第９のフォトリソグラフィー工程により光電変換層１１のパターンより一回り大きいレジストパターンを形成し、第３導電性薄膜をパターニングする。これにより、図１１（ｅ）に示すように、下部電極１０が形成される。以上の工程により、フォトダイオード１００が形成される。
その後、フォトダイオード１００側面のダメージを修復するための処理を行う。ここでは、Ｈ２ガスを用いたプラズマ処理を行う。本実施の形態では、上部電極１２ａが、フォトダイオード側面のダメージ修復処理によって還元される透明導電膜によって形成されているものの、第２パッシベーション膜１３ａによって完全に保護されているので、還元されることなく確実にフォトダイオード１００側面のダメージ修復を行うことができる。上部電極１２ａを透明導電膜で形成することにより、受光画素の開口率を向上することができる。なお、ここではＨ２プラズマによる処理を挙げたが、この限りではない。フォトダイオードの側面のダメージ回復・リーク経路の遮断が可能なガス種を用いたプラズマ処理でも良い。さらに、ウエット処理としてＢＨＦ、ＨＦ処理や、リモートプラズマ、アルカリ系薬品等によりフォトダイオード側面の付着物や変質物の除去等のクリーニング処理を行っても良い。
次に、フォトダイオード１００を保護するための第３パッシベーション膜１４を成膜する。第３パッシベーション膜１４は、データ配線１５とバイアス配線１６にかかる負荷容量を小さくするために、誘電率の低い酸化珪素膜を０．５〜１．５μｍの厚膜でＣＶＤ法若しくはスパッタ法等により成膜する。酸化珪素膜の成膜条件は、ＳｉＨ４流量が１．６９×１０−２〜８．４５×１０−２Ｐａ・ｍ３／ｓ（１０〜５０ｓｃｃｍ）、Ｎ２Ｏ流量が３．３８×１０−１〜８．４５×１０−１Ｐａ・ｍ３／ｓ（２００〜５００ｓｃｃｍ）、成膜圧力は５０Ｐａ、ＲＦパワーが５０〜２００Ｗ（パワー密度で示すと、０．０１５〜０．６７Ｗ／ｃｍ２）とする。また、成膜温度は、２００〜３００℃とする。
なお、第３パッシベーション膜１４の材料として酸化珪素膜を挙げたが、この限りではない。第３パッシベーション膜１４は、少なくとも第２パッシベーション膜１３ａと接する側の面に酸化シリコン系の絶縁膜が配設されていれば、単層構造でも積層構造でもよい。例えば、第３パッシベーション膜１４として、ＳｉＯ２／ＳｉＮ／ＳｉＯ２積層膜など、酸化シリコン系の絶縁膜の上に窒化シリコン膜と酸化シリコン膜とを積層した積層膜を形成してもよい。また、酸化シリコン系の絶縁膜の上に、ＳＯＧ膜など塗布型の透明絶縁膜を積層して第３パッシベーション膜１４としてもよい。
その後、第１０のフォトリソグラフィー工程により、ソース電極６とデータ配線１５とを接続するコンタクトホールＣＨ２、及び上部電極１２ａとバイアス配線１６とを接続するコンタクトホールＣＨ３に対応するレジストパターンを形成する。そして、ＣＦ４とＡｒの混合ガスを用いたプラズマを用いて、コンタクトホールＣＨ２、ＣＨ３を開口する。
このとき、本実施の形態では、コンタクトホールＣＨ３を開口する部分に上部電極１２ａが配設されているので、コンタクトホールＣＨ３を形成する際に、ｐ−Ｓｉ膜１１３が上部電極１２ａによって保護される。従って、フォトダイオード１００を構成するアノード電極側の光電変換層１１へのダメージを防止できる。従って、フォトダイオード１００のリーク電流を抑制することができる。これにより、図１１（ｆ）に示す構成となる。
以降の工程については、実施の形態１と同様であるため、説明を省略する。すなわち、実施の形態１と同様、第３パッシベーション膜１４上に、データ配線１５、バイアス配線１６、遮光層１７、導電パターン２１を形成する。ただし、本実施の形態では、第２パッシベーション膜１３ａを第３パッシベーション膜１４と異なる形状にパターニングするためのフォトリソグラフィー工程（第７のフォトリソグラフィー工程）を実施の形態１に追加して実施したことになる。従って、本実施の形態では、データ配線１５、バイアス配線１６、遮光層１７、導電パターン２１を形成するためのフォトリソグラフィー工程（実施の形態１の第１０のフォトリソグラフィー工程）が第１１のフォトリソグラフィー工程となる。これにより、図１２（ｇ）に示すように、データ配線１５、バイアス配線１６、遮光層１７、導電パターン２１が形成される。
そして、実施の形態１と同様、第４パッシベーション膜１８及び第５パッシベーション膜１９を形成し、端子との接続を取るためのコンタクトホールＣＨ５、ＣＨ７、ＣＨ９、ＣＨ１１を形成する。このときに行うフォトリソグラフィー工程（実施の形態１の第１１のフォトリソグラフィー工程）は、本実施の形態では第１２のフォトリソグラフィー工程となる。続いて、実施の形態１と同様、端子引き出し電極２２を形成する。このときに行うフォトリソグラフィー工程（実施の形態１の第１２のフォトリソグラフィー工程）は、本実施の形態では第１３のフォトリソグラフィー工程となる。以上の工程を経て、図１２（ｈ）に示す本実施の形態のアレイ基板が完成する。
なお、上記説明では、図１１（ｄ）に示す第２パッシベーション膜１３ａのパターニングと、図１１（ｅ）に示す光電変換層１１のパターニングとを、別々のフォトリソグラフィー工程によって行ったが、１回のフォトリソグラフィー工程で行ってもよい。この場合、第２パッシベーション膜１３ａのパターニングで用いたレジストパターンを、そのまま光電変換層１１のパターニングで用いる。これにより、第７のフォトリソグラフィー工程と第８のフォトリソグラフィー工程とを１回のフォトリソグラフィー工程に集約でき、使用するマスク数を低減することが可能である。
このようにして形成されたアレイ基板について、図１３及び図１４を用いて説明する。図１３は、実施の形態２の別の実施例に係るアレイ基板の構成を示す平面図であり、図１４は、図１３のXIV−XIV断面図である。同一のレジストパターンを用いて第２パッシベーション膜１３ａと光電変換層１１とをパターニングすることで、図１３及び図１４に示すように、第２パッシベーション膜１３ａのパターンと略同じ大きさの光電変換層１１が形成される。従って、光電変換層１１の上面は、光電変換層１１の上面と同じ大きさのパッシベーション膜１３ａに覆われた構成となる。これにより、フォトダイオード１００の上面の端部におけるダメージや変質物の付着を防止することができる。
また、図１５は、実施の形態２のさらに別の実施例に係るアレイ基板の構成を示す平面図であり、図１６は、図１５のXVI−XVI断面図である。上記説明では、透明導電膜からなる上部電極１２ａを形成する場合について例示的に説明をしたが、図１５及び図１６に示すように、非透明導電膜からなる上部電極１２ｂを形成してもよい。すなわち、本実施の形態では、上部電極として適用可能な材料の選択肢を広げることができ、設計の自由度を向上できる。なお、非透明導電膜を用いる場合、実施の形態１と同様、コンタクトホールＣＨ３より加工マージン以上大きい上部電極１２ｂを形成し、上部電極１２ｂを光電変換層１１の一部の領域上のみに設けるようにする。第２パッシベーション膜１３ａは、フォトダイオード１００表面からの反射を抑制するため、窒化シリコン膜を５０〜１２０ｎｍの膜厚で成膜する。第２パッシベーション膜１３ａの膜厚は、７０ｎｍ±１５ｎｍの範囲内とすると透過率が最適化されるため、より好ましい。
このように、本実施の形態では、上部電極１２ａ（１２ｂ）を形成したあと、これを覆う第２パッシベーション膜１３ａのパターンを光電変換層１１となる領域の上に形成してから、エッチングによる光電変換層１１のパターン形成をする。光電変換層１１のエッチング後には、上部電極１２ａ（１２ｂ）が、パターニングされた光電変換層１１上において、第２パッシベーション膜１３ａによって完全に保護された構成となる。これにより、上部電極１２ａ（１２ｂ）として用いる材料にとらわれず、フォトダイオード１００側面のダメージ修復やフォトダイオード形成時の汚染等の除去を確実に行うことができる。従って、本実施の形態にかかるフォトダイオード１００のバイアス配線１６との接続部分の構成によれば、要求される特性等に応じて、上部電極として用いる材料を適宜選択でき、設計の自由度を向上できる。また、実施の形態１と同様の効果を奏することができる。
その他の実施の形態．
なお、実施の形態１、２では、チャネルエッチ型のＴＦＴ１０１が形成されたアレイ基板について説明したが、トップゲート型など他のＴＦＴ１０１が設けられていてもよい。
また、第１パッシベーション膜８に設けられたコンタクトホールＣＨ１を介して、フォトダイオード１００の下部電極１０とＴＦＴ１０１のドレイン電極７とを接続する場合について例示的に説明をしたが、フォトダイオード１００とＴＦＴ１０１の接続部分の構成は、この限りではない。これについて、以下に説明する。
図１７は、その他の実施の形態に係るアレイ基板の構成を示す平面図であり、図１８は、図１７のXVIII−XVIII断面図である。図１７及び図１８に示すように、ドレイン電極７をフォトダイオード１００の形成領域下まで延在し、このドレイン電極７の延在部７ａをフォトダイオード１００の下部電極として機能させてもよい。具体的には、ドレイン電極７の延在部７ａ上の第１パッシベーション膜８に設けられたコンタクトホールＣＨ１ａ内において、光電変換層１１をドレイン電極７の延在部７ａ上に直接接触させて配置させる。この場合、ドレイン電極７の延在部７ａ上の第１パッシベーション膜８に、光電変換層１１よりも開口寸法の大きいコンタクトホールＣＨ１ａを形成することが好ましい。
図１９は、その他の実施の形態の別の実施例に係るアレイ基板の構成を示す平面図であり、図２０は、図１９のXX−XX断面図である。また、図１９及び図２０に示すように、図１７及び図１８に示す構成のドレイン電極７の延在部７ａと光電変換層１１との間に、下部電極１０をさらに形成してもよい。具体的には、ドレイン電極７の延在部７ａ上に設けられたコンタクトホールＣＨ１ａを覆うように下部電極１０を形成し、この上に光電変換層１１を形成してフォトダイオード１００を配置させてもよい。
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
実施の形態１に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。 図１のII−II断面図である。 第２パッシベーション膜の膜厚と透過率との関係を示すグラフである。 ゲート配線の引き出し配線に設けられた端子の構成例を示す断面図である。 データ配線、バイアス配線の引き出し配線に設けられた端子の構成例を示す断面図である。 実施の形態１に係るアレイ基板の製造工程を示した断面図である。 実施の形態１に係るアレイ基板の製造工程を示した断面図である。 実施の形態２に係る光電変換装置に用いられるアレイ基板の構成を示す平面図である。 図８のIX−IX断面図である。 実施の形態２に係るアレイ基板の製造工程を示した断面図である。 実施の形態２に係るアレイ基板の製造工程を示した断面図である。 実施の形態２に係るアレイ基板の製造工程を示した断面図である。 実施の形態２の別の実施例に係るアレイ基板の構成を示す平面図である。 図１３のXIV−XIV断面図である。 実施の形態２のさらに別の実施例に係るアレイ基板の構成を示す平面図である。 図１５のXVI−XVI断面図である。 その他の実施の形態に係るアレイ基板の構成を示す平面図である。 図１７のXVIII−XVIII断面図である。 その他の実施の形態の別の実施例に係るアレイ基板の構成を示す平面図である。 図１９のXX−XX断面図である。
符号の説明
１ 基板、２ ゲート配線、３ ゲート絶縁膜、
４ 半導体層、５ オーミックコンタクト層、
６ ソース電極、７ ドレイン電極、７ａ 延在部、
８ 第１パッシベーション膜、１０ 下部電極、
１１ 光電変換層、１２、１２ａ、１２ｂ 上部電極、
１３、１３ａ 第２パッシベーション膜、
１４ 第３パッシベーション膜、
１５ データ配線、１６ バイアス配線、
１７ 遮光層、１８ 第４パッシベーション膜、
１９ 第５パッシベーション膜、２０ 引き出し配線、
２１ 導電パターン、２２ 端子引き出し電極、
２３ ショートリング配線、２４ 引き出し配線、
１００ フォトダイオード、１０１ 薄膜トランジスタ（ＴＦＴ）、
１１１ ｎ型シリコン膜（ｎ−Ｓｉ膜）、
１１２ イントリンシックシリコン膜（ｉ−Ｓｉ膜）、
１１３ ｐ型シリコン膜（ｐ−Ｓｉ膜）、
ＣＨ１〜ＣＨ１１、ＣＨ１ａ コンタクトホール

Claims (17)

  1. 基板上に形成された薄膜トランジスタと、
    前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、
    少なくとも前記上部電極を覆う第１層間絶縁膜と、
    前記第１層間絶縁膜の上層に設けられ、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第２層間絶縁膜と、
    前記第１層間絶縁膜及び前記第２層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線と、を備える光電変換装置。
  2. 前記第１層間絶縁膜は、前記薄膜トランジスタ及び前記フォトダイオードを被覆するように形成されている請求項１に記載の光電変換装置。
  3. 前記第１層間絶縁膜は、前記光電変換層の上面と同じ大きさか、前記光電変換層の上面よりも小さく形成されている請求項１に記載の光電変換装置。
  4. 前記第１層間絶縁膜は、窒化シリコン膜によって形成され、
    前記第２層間絶縁膜は、少なくとも前記第１層間絶縁膜と接する側の面に酸化シリコン系の絶縁膜を含む膜によって形成されている請求項１乃至３のいずれか１項に記載の光電変換装置。
  5. 前記第１層間絶縁膜の膜厚は、５５ｎｍ以上８５ｎｍ以下である請求項４に記載の光電変換装置。
  6. 前記第２層間絶縁膜は、前記酸化シリコン系の絶縁膜より上層に塗布型の絶縁膜をさらに含む請求項４又は５に記載の光電変換装置。
  7. 前記上部電極は、少なくとも前記コンタクトホールの底面に配設されている請求項１乃至６のいずれか１項に記載の光電変換装置。
  8. 前記上部電極は、非透明導電膜によって形成され、前記光電変換層上の一部のみに設けられている請求項７に記載の光電変換装置。
  9. 低ノイズアンプとＡ／Ｄコンバーターを有するデジタルボードと、
    前記薄膜トランジスタを駆動するドライバーボードと、
    前記フォトダイオードにおいて変換された電荷を読み出す読み出しボードと、をさらに備える請求項１乃至８のいずれか１項に記載の光電変換装置。
  10. 前記配線の上層に設けられたパッシベーション膜と、
    前記パッシベーション膜より上層に形成されたシンチレーターと、をさらに備え、
    Ｘ線を前記シンチレーターで可視光に変換することによりＸ線撮像表示を行う機能を有する請求項９に記載の光電変換装置。
  11. 基板上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタのドレイン電極と接続し、上部電極と下部電極との間に光電変換層が設けられたフォトダイオードと、少なくとも前記上部電極を覆う第１層間絶縁膜とを形成する工程と、
    前記第１層間絶縁膜の上層に、前記薄膜トランジスタ及び前記フォトダイオードを被覆する第２層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜及び前記第２層間絶縁膜に設けられたコンタクトホールを介して、前記上部電極に接続する配線を形成する工程と、を備える光電変換装置の製造方法。
  12. 前記フォトダイオードと前記第１層間絶縁膜を形成する工程は、
    前記下部電極、前記光電変換層、及び前記上部電極を成膜し、パターニングして、前記フォトダイオードを形成する工程と、
    前記薄膜トランジスタ及び前記フォトダイオードを被覆するように前記第１層間絶縁膜を形成する工程と、を有する請求項１１に記載の光電変換装置の製造方法。
  13. 前記フォトダイオードと前記第１層間絶縁膜を形成する工程は、
    前記第１層間絶縁膜の形成前に、形成された前記フォトダイオードに対して、ダメージ修復処理、クリーニング処理のうちいずれか一方、又は両方を行う工程をさらに有し、
    前記フォトダイオードの形成工程では、前記上部電極として、非透明導電膜を前記光電変換層上の一部のみに形成する請求項１２に記載の光電変換装置の製造方法。
  14. 前記フォトダイオードと前記第１層間絶縁膜を形成する工程は、
    前記下部電極、前記光電変換層、及び前記上部電極を成膜する工程と、
    前記上部電極をパターニングする工程と、
    前記第１層間絶縁膜を前記上部電極上に成膜し、前記上部電極を覆う形状にパターニングする工程と、
    前記光電変換層、及び前記下部電極をパターニングして、前記フォトダイオードを形成する工程と、を有する請求項１１に記載の光電変換装置の製造方法。
  15. 前記第２層間絶縁膜の形成前に、形成された前記フォトダイオードに対して、ダメージ修復処理、クリーニング処理のうちいずれか一方、又は両方を、前記上部電極が前記第１層間絶縁膜に覆われた状態で行う工程をさらに備える請求項１４に記載の光電変換装置の製造方法。
  16. 前記ダメージ修復処理は、水素ガスを用いたプラズマ処理である請求項１３又は１５に記載の光電変換装置の製造方法。
  17. 前記クリーニング処理は、ウエット処理、又はリモートプラズマを用いた処理である請求項１３又は１５に記載の光電変換装置の製造方法。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014078651A (ja) * 2012-10-12 2014-05-01 Nlt Technologies Ltd 光電変換装置及びその製造方法並びにｘ線画像検出装置
WO2016002563A1 (ja) * 2014-06-30 2016-01-07 シャープ株式会社 撮像パネル及びｘ線撮像装置
WO2016195001A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板
WO2016195005A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板
WO2017073097A1 (ja) * 2015-10-29 2017-05-04 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
WO2018025819A1 (ja) * 2016-08-03 2018-02-08 シャープ株式会社 撮像パネル及びその製造方法
WO2018056255A1 (ja) * 2016-09-21 2018-03-29 シャープ株式会社 撮像パネル及びその製造方法
WO2018070349A1 (ja) * 2016-10-11 2018-04-19 シャープ株式会社 撮像パネル及びその製造方法
WO2018181438A1 (ja) * 2017-03-30 2018-10-04 シャープ株式会社 撮像パネル及びその製造方法
WO2019004194A1 (ja) * 2017-06-27 2019-01-03 シャープ株式会社 撮像パネル及びその製造方法
US10355040B2 (en) 2016-02-29 2019-07-16 Sharp Kabushiki Kaisha Photoelectric conversion device
JP2020047942A (ja) * 2010-08-27 2020-03-26 株式会社半導体エネルギー研究所 半導体装置
JP2022140447A (ja) * 2014-08-21 2022-09-26 ソニーグループ株式会社 撮像素子及び固体撮像装置
JP7491347B2 (ja) 2014-08-21 2024-05-28 ソニーグループ株式会社 撮像素子及び固体撮像装置

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5286691B2 (ja) 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
TWI424574B (zh) * 2009-07-28 2014-01-21 Prime View Int Co Ltd 數位ｘ光探測面板及其製作方法
KR101094288B1 (ko) * 2010-01-27 2011-12-19 삼성모바일디스플레이주식회사 엑스레이 검출 장치
US8895375B2 (en) * 2010-06-01 2014-11-25 Semiconductor Energy Laboratory Co., Ltd. Field effect transistor and method for manufacturing the same
US20130306873A1 (en) * 2011-01-28 2013-11-21 Rayence Co.Ltd Radiation detecting panel
US9515118B2 (en) 2012-01-30 2016-12-06 Rayence Co., Ltd. Radiation detecting panel
KR101965259B1 (ko) * 2012-07-27 2019-08-08 삼성디스플레이 주식회사 엑스선 검출기
US9935152B2 (en) 2012-12-27 2018-04-03 General Electric Company X-ray detector having improved noise performance
US9917133B2 (en) * 2013-12-12 2018-03-13 General Electric Company Optoelectronic device with flexible substrate
US10732131B2 (en) 2014-03-13 2020-08-04 General Electric Company Curved digital X-ray detector for weld inspection
CN104218042B (zh) * 2014-09-02 2017-06-09 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示装置
CN107636831A (zh) * 2015-06-04 2018-01-26 夏普株式会社 光电传感器基板
TWI591841B (zh) * 2015-06-10 2017-07-11 友達光電股份有限公司 感測器與感測器的製作方法
US20170170218A1 (en) * 2015-12-09 2017-06-15 Dpix, Llc Top gate metal oxide thin film transistor switching device for imaging applications
CN107946324B (zh) * 2016-10-12 2020-10-27 群创光电股份有限公司 光感测装置
US10868082B2 (en) * 2016-12-27 2020-12-15 Sharp Kabushiki Kaisha Imaging panel and method for producing same
CN107104108B (zh) * 2017-05-19 2020-08-21 京东方科技集团股份有限公司 一种阵列基板及其制作方法、平板探测器及影像设备
WO2019050158A1 (ko) * 2017-09-11 2019-03-14 엘지전자 주식회사 화합물 태양전지 모듈 및 그 제조 방법
JP2019145596A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えたｘ線撮像パネルと製造方法
JP2019145594A (ja) * 2018-02-16 2019-08-29 シャープ株式会社 アクティブマトリクス基板及びそれを備えた撮像パネルと製造方法
CN109065558B (zh) * 2018-08-09 2021-10-12 京东方科技集团股份有限公司 一种背板及其制作方法、检测装置
CN109192701B (zh) * 2018-08-31 2020-12-08 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
CN111106134B (zh) * 2018-10-29 2023-08-08 夏普株式会社 有源矩阵基板以及具备其的x射线拍摄面板
US11114496B2 (en) * 2019-01-30 2021-09-07 Sharp Kabushiki Kaisha Active matrix substrate, X-ray imaging panel with the same, and method for producing the same
KR20210069778A (ko) * 2019-12-03 2021-06-14 삼성디스플레이 주식회사 광 센서 및 광 센서를 포함하는 표시 장치

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156766A (ja) * 1984-12-27 1986-07-16 Fuji Electric Co Ltd イメ−ジセンサ
JPH03255675A (ja) * 1989-10-31 1991-11-14 Ricoh Co Ltd 光センサ及び該光センサを有するイメージセンサ
JPH04215475A (ja) * 1990-12-14 1992-08-06 Fuji Xerox Co Ltd イメ−ジセンサ及びその製造方法
JPH0521777A (ja) * 1991-07-12 1993-01-29 Kanegafuchi Chem Ind Co Ltd 読み取り装置及びその製造方法
JPH0563173A (ja) * 1991-08-30 1993-03-12 Fuji Xerox Co Ltd 半導体装置
JPH0629510A (ja) * 1991-10-16 1994-02-04 Fuji Xerox Co Ltd Ｔｆｔ駆動イメージセンサおよびその製造方法
JPH0697405A (ja) * 1992-09-09 1994-04-08 Fuji Xerox Co Ltd イメ−ジセンサの製造方法
JPH06151801A (ja) * 1992-11-13 1994-05-31 Canon Inc 光電変換装置及び光電変換装置の製造方法
JP2000236080A (ja) * 1998-12-15 2000-08-29 Nec Corp 光電変換装置、固体撮像装置およびその製造方法
JP2007057535A (ja) * 1993-12-27 2007-03-08 Canon Inc 変換装置およびｘ線検出システム
JP2007300183A (ja) * 2006-04-27 2007-11-15 Canon Inc 撮像装置、放射線撮像装置及び放射線撮像システム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP3869952B2 (ja) * 1998-09-21 2007-01-17 キヤノン株式会社 光電変換装置とそれを用いたｘ線撮像装置
JP2007165865A (ja) 2005-11-18 2007-06-28 Semiconductor Energy Lab Co Ltd 光電変換装置
WO2007058183A1 (en) * 2005-11-18 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Photoelectric conversion device
JP5286691B2 (ja) 2007-05-14 2013-09-11 三菱電機株式会社 フォトセンサー
JP5253799B2 (ja) 2007-12-17 2013-07-31 三菱電機株式会社 フォトセンサー、及びフォトセンサーの製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156766A (ja) * 1984-12-27 1986-07-16 Fuji Electric Co Ltd イメ−ジセンサ
JPH03255675A (ja) * 1989-10-31 1991-11-14 Ricoh Co Ltd 光センサ及び該光センサを有するイメージセンサ
JPH04215475A (ja) * 1990-12-14 1992-08-06 Fuji Xerox Co Ltd イメ−ジセンサ及びその製造方法
JPH0521777A (ja) * 1991-07-12 1993-01-29 Kanegafuchi Chem Ind Co Ltd 読み取り装置及びその製造方法
JPH0563173A (ja) * 1991-08-30 1993-03-12 Fuji Xerox Co Ltd 半導体装置
JPH0629510A (ja) * 1991-10-16 1994-02-04 Fuji Xerox Co Ltd Ｔｆｔ駆動イメージセンサおよびその製造方法
JPH0697405A (ja) * 1992-09-09 1994-04-08 Fuji Xerox Co Ltd イメ−ジセンサの製造方法
JPH06151801A (ja) * 1992-11-13 1994-05-31 Canon Inc 光電変換装置及び光電変換装置の製造方法
JP2007057535A (ja) * 1993-12-27 2007-03-08 Canon Inc 変換装置およびｘ線検出システム
JP2000236080A (ja) * 1998-12-15 2000-08-29 Nec Corp 光電変換装置、固体撮像装置およびその製造方法
JP2007300183A (ja) * 2006-04-27 2007-11-15 Canon Inc 撮像装置、放射線撮像装置及び放射線撮像システム

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020047942A (ja) * 2010-08-27 2020-03-26 株式会社半導体エネルギー研究所 半導体装置
JP2020077879A (ja) * 2010-08-27 2020-05-21 株式会社半導体エネルギー研究所 半導体装置
JP2014078651A (ja) * 2012-10-12 2014-05-01 Nlt Technologies Ltd 光電変換装置及びその製造方法並びにｘ線画像検出装置
US10096642B2 (en) 2012-10-12 2018-10-09 Nlt Technologies, Ltd. Photoelectric conversion device, method of manufacturing the same, and X-ray image detector
WO2016002563A1 (ja) * 2014-06-30 2016-01-07 シャープ株式会社 撮像パネル及びｘ線撮像装置
JP2022140447A (ja) * 2014-08-21 2022-09-26 ソニーグループ株式会社 撮像素子及び固体撮像装置
JP7491347B2 (ja) 2014-08-21 2024-05-28 ソニーグループ株式会社 撮像素子及び固体撮像装置
JPWO2016195005A1 (ja) * 2015-06-04 2018-05-24 シャープ株式会社 アクティブマトリクス基板
WO2016195005A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板
WO2016195001A1 (ja) * 2015-06-04 2016-12-08 シャープ株式会社 アクティブマトリクス基板
JPWO2017073097A1 (ja) * 2015-10-29 2018-02-08 三菱電機株式会社 薄膜トランジスタ基板
CN108352411A (zh) * 2015-10-29 2018-07-31 三菱电机株式会社 薄膜晶体管基板及其制造方法
CN108352411B (zh) * 2015-10-29 2020-11-27 三菱电机株式会社 薄膜晶体管基板
WO2017073097A1 (ja) * 2015-10-29 2017-05-04 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
US10103276B2 (en) 2015-10-29 2018-10-16 Mitsubishi Electric Corporation Thin film transistor substrate
US10355040B2 (en) 2016-02-29 2019-07-16 Sharp Kabushiki Kaisha Photoelectric conversion device
WO2018025819A1 (ja) * 2016-08-03 2018-02-08 シャープ株式会社 撮像パネル及びその製造方法
JPWO2018056255A1 (ja) * 2016-09-21 2019-07-04 シャープ株式会社 撮像パネル及びその製造方法
CN109716526A (zh) * 2016-09-21 2019-05-03 夏普株式会社 摄像面板及其制造方法
US10804314B2 (en) 2016-09-21 2020-10-13 Sharp Kabushiki Kaisha Imaging panel and method for producing same
WO2018056255A1 (ja) * 2016-09-21 2018-03-29 シャープ株式会社 撮像パネル及びその製造方法
JPWO2018070349A1 (ja) * 2016-10-11 2019-08-29 シャープ株式会社 撮像パネル及びその製造方法
WO2018070349A1 (ja) * 2016-10-11 2018-04-19 シャープ株式会社 撮像パネル及びその製造方法
WO2018181438A1 (ja) * 2017-03-30 2018-10-04 シャープ株式会社 撮像パネル及びその製造方法
WO2019004194A1 (ja) * 2017-06-27 2019-01-03 シャープ株式会社 撮像パネル及びその製造方法

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