JPWO2018056255A1 - 撮像パネル及びその製造方法 - Google Patents

撮像パネル及びその製造方法 Download PDF

Info

Publication number
JPWO2018056255A1
JPWO2018056255A1 JP2018541065A JP2018541065A JPWO2018056255A1 JP WO2018056255 A1 JPWO2018056255 A1 JP WO2018056255A1 JP 2018541065 A JP2018541065 A JP 2018541065A JP 2018541065 A JP2018541065 A JP 2018541065A JP WO2018056255 A1 JPWO2018056255 A1 JP WO2018056255A1
Authority
JP
Japan
Prior art keywords
amorphous semiconductor
semiconductor layer
insulating film
photoelectric conversion
upper electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018541065A
Other languages
English (en)
Inventor
美崎　克紀
克紀 美崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of JPWO2018056255A1 publication Critical patent/JPWO2018056255A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H01L27/14658—X-ray, gamma-ray or corpuscular radiation imagers
    • H01L27/14663—Indirect radiation imagers, e.g. using luminescent members
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
    • G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
    • G01T1/16—Measuring radiation intensity
    • G01T1/20—Measuring radiation intensity with scintillation detectors
    • G01T1/2018—Scintillation-photodiode combinations
    • G01T1/20184—Detector read-out circuitry, e.g. for clearing of traps, compensating for traps or compensating for direct hits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14692—Thin film technologies, e.g. amorphous, poly, micro- or nanocrystalline silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/30—Circuitry of solid-state image sensors [SSIS]; Control thereof for transforming X-rays into image signals

Abstract

オフリーク電流を抑制し得るＸ線の撮像パネル及びその製造方法を提供すること。撮像パネルは、下部電極と、下部電極の上に設けられた光電変換層１５と、光電変換層１５の上に設けられた上部電極１４ｂとを含むフォトダイオードを備える。光電変換層１５は、第１非晶質半導体層１５１、真性非晶質半導体層１５２、及び第２非晶質半導体層１５３とを含む。光電変換層１５は、少なくとも第２非晶質半導体層１５３の上端部１５３１が、真性非晶質半導体層１５２の上端部１５２１よりも光電変換層１５の外側に突出した突起部１５ａを有する。

Description

本発明は、撮像パネル及びその製造方法に関する。
複数の画素部を備える撮像パネルにより、Ｘ線画像を撮影するＸ線撮像装置が知られている。このようなＸ線撮像装置においては、例えば、光電変換素子としてＰＩＮ（p-intrinsic-n）フォトダイオードを用い、ＰＩＮフォトダイオードにより、照射されたＸ線を電荷に変換する。変換された電荷は、画素部が備える薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」とも称する。）を動作させることにより、読み出される。このようにして電荷が読み出されることにより、Ｘ線画像が得られる。特開２０１５−１１９１１３号公報には、ＰＩＮフォトダイオードを用いた光電変換素子アレイユニットが開示されている。
ところで、上記撮像パネルの製造工程において、ＰＩＮフォトダイオードは、ｎ型非晶質半導体層、真性非晶質半導体層、ｐ型非晶質半導体層を順に成膜し、ｐ型非晶質半導体層の上にレジストを形成した後、ドライエッチングすることにより形成される。ドライエッチングによって、ＰＩＮフォトダイオードの側面にプラズマダメージを受けると、ｐ型非晶質半導体層と真性非晶質半導体層との界面に欠陥が生じ、ＰＩＮフォトダイオードにおいてオフリーク電流が高くなる。
本発明は、オフリーク電流を抑制し得る撮像パネルを提供することを目的とする。
上記課題を解決する本発明の撮像パネルは、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、絶縁性を有する基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタを覆う絶縁膜と、前記絶縁膜の上に設けられ、前記シンチレーション光を電荷に変換する光電変換層と、前記光電変換層の上に設けられた上部電極と、前記光電変換層の下に設けられ、前記薄膜トランジスタと接続された下部電極と、を備え、前記光電変換層は、前記絶縁膜に接し、第１の導電型を有する第１非晶質半導体層と、前記第１非晶質半導体層に接する真性非晶質半導体層と、前記真性非晶質半導体層に接し、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層とを含み、少なくとも前記第２非晶質半導体層の上端部が、前記真性非晶質半導体層の上端部よりも前記光電変換層の外側に突出した突起部を有する。
本発明によれば、オフリーク電流を抑制し得る撮像パネルを提供することができる。
図１は、実施形態におけるＸ線撮像装置を示す模式図である。 図２は、図１に示す撮像パネルの概略構成を示す模式図である。 図３は、図２に示す撮像パネル１の一の画素部分を拡大した平面図である。 図４Ａは、図３に示す画素をＡ−Ａ線で切断した断面図である。 図４Ｂは、図４Ａに示す光電変換層の端部を拡大した断面図である。 図５Ａは、基板の上に、ゲート絶縁膜とＴＦＴとが形成され、第１絶縁膜を成膜する工程を示す断面図である。 図５Ｂは、図５Ａに示す第１絶縁膜にコンタクトホールＣＨ１を形成する工程を示す断面図である。 図５Ｃは、図５Ｂにおける第１絶縁膜の上に第２絶縁膜を成膜する工程を示す断面図である。 図５Ｄは、図５ＣにおけるコンタクトホールＣＨ１の上に、第２絶縁膜の開口を形成する工程を示す断面図である。 図５Ｅは、図５Ｄにおける第２絶縁膜の上に金属膜を成膜する工程を示す断面図である。 図５Ｆは、図５Ｅに示す金属膜をパターニングして、コンタクトホールＣＨ１を介してドレイン電極と接続された下部電極を形成する工程を示す断面図である。 図５Ｇは、図５Ｆに示す下部電極を覆う、ｎ型非晶質半導体層、真性非晶質半導体層及びｐ型非晶質半導体層を成膜し、ｐ型非晶質半導体層の上に透明導電膜を成膜する工程を示す断面図である。 図５Ｈは、図５Ｇにおける透明導電膜をパターニングして上部電極を形成する工程を示す断面図である。 図５Ｉは、図５Ｈにおけるｐ型非晶質半導体層の上に上部電極を覆うレジストを形成する工程を示す断面図である。 図５Ｊは、図５Ｉにおけるｎ型非晶質半導体層、真性非晶質半導体層、及びｐ型非晶質半導体層をドライエッチングを用いてパターニングする工程を示す断面図である。 図５Ｋは、図５Ｊにおけるレジストを剥離した後の状態を示す断面図である。 図５Ｌは、図５Ｋにおける上部電極を覆う第３絶縁膜を成膜する工程を示す断面図である。 図５Ｍは、図５Ｌにおける第３絶縁膜を貫通するコンタクトホールＣＨ２を形成する工程を示す断面図である。 図５Ｎは、図５Ｍにおける第３絶縁膜の上に第４絶縁膜を成膜し、コンタクトホールＣＨ２の上に、第４絶縁膜の開口を形成する工程を示す断面図である。 図５Ｏは、図５Ｎにおける第４絶縁膜の上に金属膜を成膜する工程を示す断面図である。 図５Ｐは、図５Ｏにおける金属膜をパターニングしてバイアス配線を形成する工程を示す断面図である。 図５Ｑは、図５Ｐにおけるバイアス配線を覆う透明導電膜を成膜する工程を示す断面図である。 図５Ｒは、図５Ｑにおける透明導電膜をパターニングする工程を示す断面図である。 図５Ｓは、図５Ｒに示す透明導電膜を覆う第５絶縁膜を成膜する工程を示す断面図である。 図５Ｔは、図５Ｓにおける第５絶縁膜の上に第６絶縁膜を成膜する工程を示す断面図である。 図６は、第２実施形態における撮像パネルの断面図である。 図７Ａは、図６に示す撮像パネルの製造工程を説明する断面図であって、上部電極保護膜としての絶縁膜１８０上にレジストを形成する工程を示す断面図である。 図７Ｂは、図７Ａに示す絶縁膜１８０、ｎ型非晶質半導体層、真性非晶質半導体層、及びｐ型非晶質半導体層をドライエッチングを用いてパターニングする工程を示す断面図である。 図７Ｃは、図７Ｂにおけるレジストを剥離した後の状態を示す断面図である。 図８は、第３実施形態における撮像パネルの製造工程を説明する断面図であって、ｎ型非晶質半導体層、真性非晶質半導体層、及びｐ型非晶質半導体層をドライエッチングを用いてパターニングした後、還元処理を行った状態を示す断面図である。
本発明の一実施形態に係る撮像パネルは、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、絶縁性を有する基板と、前記基板上に形成された薄膜トランジスタと、前記薄膜トランジスタを覆う絶縁膜と、前記絶縁膜の上に設けられ、前記シンチレーション光を電荷に変換する光電変換層と、前記光電変換層の上に設けられた上部電極と、前記光電変換層の下に設けられ、前記薄膜トランジスタと接続された下部電極と、を備え、前記光電変換層は、前記絶縁膜に接し、第１の導電型を有する第１非晶質半導体層と、前記第１非晶質半導体層に接する真性非晶質半導体層と、前記真性非晶質半導体層に接し、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層とを含み、少なくとも前記第２非晶質半導体層の上端部が、前記真性非晶質半導体層の上端部よりも前記光電変換層の外側に突出した突起部を有する（第１の構成）。
第１の構成によれば、光電変換層は第１非晶質半導体層、真性非晶質半導体層、第２非晶質半導体層とを含み、突起部を有する。突起部は、少なくとも第２非晶質半導体層の上端部が真性非晶質半導体層の上端部よりも光電変換層の外側に突き出ている。光電変換層を作製する際にドライエッチングを行う場合、光電変換層に形成される突起部によって、第２非晶質半導体層と真性非晶質半導体層との間の界面にプラズマダメージを受けにくくい。その結果、光電変換層におけるオフリーク電流が抑制される。
第１の構成の前記光電変換層の上において、前記上部電極を覆う上部電極保護膜をさらに備え、前記上部電極の端部は、前記光電変換層の端部よりも前記光電変換層の内側に配置され、前記上部電極保護膜の端部は、前記上部電極の端部と前記光電変換層の端部との間に配置されていることとしてもよい（第２の構成）。
第２の構成によれば、上部電極が上部電極保護膜によって完全に覆われる。そのため、上部電極保護膜が設けられていない場合と比べ、光電変換層の形成時にレジストを用いる場合にレジストを除去する際、上部電極の金属イオンが光電変換層の表面に付着しない。その結果、光電変換層におけるオフリーク電流をより確実に抑制することができる。
本発明の一実施形態に係る撮像パネルの製造方法は、被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルの製造方法であって、絶縁性を有する基板上に薄膜トランジスタを形成する工程と、前記薄膜トランジスタの上に第１の絶縁膜と第２の絶縁膜とを形成する工程と、前記薄膜トランジスタのドレイン電極の上に、前記第１の絶縁膜と前記第２の絶縁膜とを貫通する第１のコンタクトホールを形成する工程と、前記第２の絶縁膜の上に、前記第１のコンタクトホールを介して前記ドレイン電極と接続された、下部電極としての第１の透明電極膜を形成する工程と、前記第１の透明電極膜の上に、光電変換層としての、第１の導電型を有する第１非晶質半導体層と、真性非晶質半導体層と、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層とを順に形成する工程と、前記第２非晶質半導体層の上に上部電極を形成する工程と、前記上部電極を覆うレジストを形成し、紫外線を用いて前記レジストを硬化する工程と、前記レジストが配置されていない領域の前記第１非晶質半導体層と、前記真性非晶質半導体層と、前記第２非晶質半導体層とをドライエッチングし、少なくとも前記第２非晶質半導体層の上端部が、前記真性非晶質半導体層の上端部よりも外側に突出した突起部を有する前記光電変換層を形成する工程と、前記レジストを剥離し、前記上部電極を覆う第３の絶縁膜を形成する工程と、前記上部電極の上に、前記第３の絶縁膜を貫通する第２のコンタクトホールを形成する工程と、前記第２のコンタクトホールの部分を除く、前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、前記第４の絶縁膜の上に、バイアス電圧を供給するための信号配線を形成する工程と、前記第４の絶縁膜の上に、前記信号配線と前記上部電極とを前記第２のコンタクトホールを介して接続する透明導電膜を形成する工程と、前記透明導電膜を覆う第５の絶縁膜を形成する工程と、を含む（第３の構成）。
第３の構成によれば、上部電極を覆うレジストを形成した後、紫外線を用いてレジストを硬化し、第１非晶質半導体層と、真性非晶質半導体層と、第２非晶質半導体層とをドライエッチングして光電変換層を形成する。レジストの硬化処理を行うことによってドライエッチングを行ってもレジストの形状が維持される。つまり、ドライエッチングによってレジストがその内側方向にエッチングされず、第２非晶質半導体層と真性非晶質半導体層の側面がエッチングされて突起部が形成される。このとき、突起部の形成により、第２非晶質半導体層と真性非晶質半導体層との間の界面はプラズマダメージを受けにくくなり、光電変換層のオフリーク電流が抑制された撮像パネルを作製できる。
第３の構成において、前記ドライエッチングにおける前記第２非晶質半導体層のエッチング速度は、前記真性非晶質半導体層よりも大きいこととしてもよい（第４の構成）。
第４の構成によれば、より確実に突起部を形成することができるので、光電変換層のオフリーク電流を抑制できる。
第３又は第４の構成において、前記上部電極を形成する工程の後、前記第２非晶質半導体層の上に、前記上部電極を覆うように上部電極保護膜としての絶縁膜を成膜する工程をさらに含み、前記レジストは、前記上部電極保護膜の上に形成されることとしてもよい（第５の構成）。
第５の構成によれば、上部電極が上部電極保護膜と第３絶縁膜とに覆われるため、光電変換層を形成する際に用いるレジストを除去する際、上部電極の金属イオンが光電変換層に付着せず、より確実に光電変換層のオフリーク電流を抑制できる。
第５の構成において、前記光電変換層を形成した後、前記レジストを剥離する前に、前記光電変換層の表面を還元処理する工程をさらに含むこととしてもよい（第６の構成）。
第６の構成によれば、ドライエッチングによって光電変換層の表面に付着する反応生成物を還元処理によって除去することができ、光電変換層におけるオフリーク電流をより確実に抑制することができる。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
［第１実施形態］
（構成）
図１は、本実施形態におけるＸ線撮像装置を示す模式図である。Ｘ線撮像装置１００は、撮像パネル１と、制御部２とを備える。制御部２は、ゲート制御部２Ａと信号読出部２Ｂとを含む。被写体Ｓに対しＸ線源３からＸ線が照射され、被写体Ｓを透過したＸ線が、撮像パネル１の上部に配置されたシンチレータ１Ａによって蛍光（以下、シンチレーション光）に変換される。Ｘ線撮像装置１００は、シンチレーション光を撮像パネル１及び制御部２によって撮像することにより、Ｘ線画像を取得する。
図２は、撮像パネル１の概略構成を示す模式図である。図２に示すように、撮像パネル１には、複数のソース配線１０と、複数のソース配線１０と交差する複数のゲート配線１１とが形成されている。ゲート配線１１は、ゲート制御部２Ａと接続され、ソース配線１０は、信号読出部２Ｂと接続されている。
撮像パネル１は、ソース配線１０とゲート配線１１とが交差する位置に、ソース配線１０及びゲート配線１１に接続されたＴＦＴ１３を有する。また、ソース配線１０とゲート配線１１とで囲まれた領域（以下、画素）には、フォトダイオード１２が設けられている。画素において、フォトダイオード１２により、被写体Ｓを透過したＸ線を変換したシンチレーション光がその光量に応じた電荷に変換される。
撮像パネル１における各ゲート配線１１は、ゲート制御部２Ａによって順次選択状態に切り替えられ、選択状態のゲート配線１１に接続されたＴＦＴ１３がオン状態となる。ＴＦＴ１３がオン状態になると、フォトダイオード１２によって変換された電荷に応じた信号がソース配線１０を介して信号読出部２Ｂに出力される。
図３は、図２に示す撮像パネル１の一の画素部分を拡大した平面図である。図３に示すように、ゲート配線１１及びソース配線１０に囲まれた画素には、フォトダイオード１２を構成する下部電極１４ａ、光電変換層１５、及び上部電極１４ｂが重なって配置されている。また、ゲート配線１１及びソース配線１０と平面視で重なるようにバイアス配線１６が配置されている。バイアス配線１６は、フォトダイオード１２にバイアス電圧を供給する。ＴＦＴ１３は、ゲート配線１１と一体化されたゲート電極１３ａと、半導体活性層１３ｂと、ソース配線１０と一体化されたソース電極１３ｃと、ドレイン電極１３ｄとを有する。画素には、ドレイン電極１３ｄと下部電極１４ａとを接続するためのコンタクトホールＣＨ１が設けられている。また、画素には、バイアス配線１６に重なって配置された透明導電膜１７が設けられ、透明導電膜１７と上部電極１４ｂとを接続するためのコンタクトホールＣＨ２が設けられている。
ここで、図４Ａに、図３に示す画素のＡ−Ａ線の断面図を示す。図４Ａに示すように、基板１０１の上に、ＴＦＴ１３は形成されている。基板１０１は、絶縁性を有する基板であり、例えば、ガラス基板等で構成される。
基板１０１の上には、ゲート配線１１と一体化されたゲート電極１３ａが形成されている。ゲート電極１３ａ及びゲート配線１１は、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデンナイトライド（ＭｏＮ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属、又はこれらの合金、若しくはこれら金属窒化物からなる。本実施形態では、ゲート電極１３ａ及びゲート配線１１は、モリブデンナイトライドからなる金属膜とアルミニウムからなる金属膜とがこの順番で積層された積層構造を有する。その膜厚は、例えば、モリブデンナイトライドからなる金属膜が１００ｎｍ、アルミニウムからなる金属膜が３００ｎｍである。
ゲート絶縁膜１０２は、基板１０１上に形成され、ゲート電極１３ａを覆う。ゲート絶縁膜１０２は、例えば、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、酸化窒化ケイ素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化ケイ素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等を用いてもよい。本実施形態では、ゲート絶縁膜１０２は、酸化ケイ素（ＳｉＯｘ）と、窒化ケイ素（ＳｉＮｘ）とが順に積層された積層膜で構成され、その膜厚は、酸化ケイ素（ＳｉＯｘ）が５０ｎｍ、窒化ケイ素（ＳｉＮｘ）が４００ｎｍである。
ゲート絶縁膜１０２を介してゲート電極１３ａの上には、半導体活性層１３ｂと、半導体活性層１３ｂに接続されたソース電極１３ｃ及びドレイン電極１３ｄとが形成されてい
る。
半導体活性層１３ｂは、ゲート絶縁膜１０２に接して形成されている。半導体活性層１３ｂは、酸化物半導体からなる。酸化物半導体は、例えば、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇｘＺｎ１−ｘＯ）、酸化カドミウム亜鉛（ＣｄｘＺｎ１−ｘＯ）、酸化カドミウム（ＣｄＯ）、又は、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体等を用いてもよい。本実施形態では、半導体活性層１３ｂは、インジウム（Ｉｎ）、ガリウム（Ｇａ）及び亜鉛（Ｚｎ）を所定の比率で含有するアモルファス酸化物半導体からなり、その膜厚は、例えば７０ｎｍである。
ソース電極１３ｃ及びドレイン電極１３ｄは、半導体活性層１３ｂ及びゲート絶縁膜１０２に接して形成されている。ソース電極１３ｃは、ソース配線１０と一体化されている。ドレイン電極１３ｄは、コンタクトホールＣＨ１を介して下部電極１４ａに接続されている。
ソース電極１３ｃ及びドレイン電極１３ｄは、同一層上に形成され、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はこれらの合金、若しくはこれら金属窒化物からなる。また、ソース電極１３ｃ及びドレイン電極１３ｄの材料として、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ２Ｏ３）、酸化錫（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料及びそれらを適宜組み合わせたものを用いてもよい。
ソース電極１３ｃ及びドレイン電極１３ｄは、例えば、複数の金属膜を積層したものであってもよい。具体的には、ソース電極１３ｃ、ソース配線１０、及びドレイン電極１３ｄは、モリブデンナイトライド（ＭｏＮ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、モリブデンナイトライド（ＭｏＮ）からなる金属膜とが、この順番で積層された積層構造を有する。その膜厚は、下層のモリブデンナイトライド（ＭｏＮ）からなる金属膜は１００ｎｍ、アルミニウム（Ａｌ）からなる金属膜は５００ｎｍ、上層のモリブデンナイトライド（ＭｏＮ）からなる金属膜は５０ｎｍである。
ソース電極１３ｃ及びドレイン電極１３ｄを覆うように、第１絶縁膜１０３が設けられている。第１絶縁膜１０３は、酸化ケイ素（ＳｉＯ２）又は窒化ケイ素（ＳｉＮ）からなる単層構造でもよいし、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）をこの順に積層した積層構造でもよい。
第１絶縁膜１０３の上には、第２絶縁膜１０４が形成されている。第２絶縁膜１０４は、例えば、アクリル系樹脂又はシロキサン系樹脂などの有機系透明樹脂からなり、その膜厚は、例えば２．５μｍである。
ドレイン電極１３ｄの上には、第２絶縁膜１０４と第１絶縁膜１０３とを貫通するコンタクトホールＣＨ１が形成されている。
第２絶縁膜１０４の上には、コンタクトホールＣＨ１においてドレイン電極１３ｄと接続された下部電極１４ａが形成されている。下部電極１４ａは、例えば、モリブデンナイトライド（ＭｏＮ）を含む金属膜で構成され、その膜厚は、例えば２００ｎｍである。
下部電極１４ａの上には、光電変換層１５が形成されている。光電変換層１５は、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２と、ｐ型非晶質半導体層１５３が順に積層されて構成されている。
ｎ型非晶質半導体層１５１は、ｎ型不純物（例えば、リン）がドーピングされたアモルファスシリコンからなる。ｎ型非晶質半導体層１５１の膜厚は、例えば、３０ｎｍである。
真性非晶質半導体層１５２は、真性のアモルファスシリコンからなる。真性非晶質半導体層１５２は、ｎ型非晶質半導体層１５１に接して形成されている。真性非晶質半導体層の膜厚は、例えば１０００ｎｍである。
ｐ型非晶質半導体層１５３は、ｐ型不純物（例えば、ボロン）がドーピングされたアモルファスシリコンからなる。ｐ型非晶質半導体層１５３は、真性非晶質半導体層１５２に接して形成されている。ｐ型非晶質半導体層１５３のは膜厚は、例えば５ｎｍである。
ｐ型非晶質半導体層１５３の上には、上部電極１４ｂが形成されている。上部電極１４ｂは、例えば、ＩＴＯ（Indium Tin Oxide）からなり、その膜厚は、例えば７０ｎｍである。
ここで、図４Ｂに、図４Ａに示す光電変換層１５及び上部電極１４ｂの端部を拡大した図を示す。図４Ｂに示すように、ｐ型非晶質半導体層１５３は、その上端部１５３１が、真性非晶質半導体層１５２の上端部１５２１よりもｘ軸方向外側に突き出た逆テーパー形状となっている。また、真性非晶質半導体層１５２は、その上端１５２１から傾きが略垂直となる点１５２２まで緩やかに傾斜し、テーパー形状となっている。つまり、光電変換層１５におけるｐ型非晶質半導体層１５３と真性非晶質半導体層１５２との境界付近の側面はｎ型非晶質半導体層１５１に対して傾斜している。
光電変換層１５において、少なくとも、ｐ型非晶質半導体層１５３の上端部１５３１が真性非晶質半導体層１５２の上端部１５２１より突き出た部分を突起部１５ａと称する。本実施形態において、突起部１５ａは、ｐ型非晶質半導体層１５３の上端部１５３１から、真性非晶質半導体層１５２における点１５２２までを含む。つまり、突起部１５ａのｘ軸方向の幅Ｗｘ、ｙ軸方向の幅Ｗｙは、ｐ型非晶質半導体層１５３の上端部１５３１から真性非晶質半導体層１５２の点１５２２までのｘ軸方向とｙ軸方向の長さである。突起部１５ａの幅Ｗｘ及びＷｙは、いずれも１０ｎｍ〜１５０ｎｍであることが好ましい。
図４Ａに戻り、第２絶縁膜１０４の上には、フォトダイオード１２を覆うように第３絶縁膜１０５が形成されている。第３絶縁膜１０５は、例えば、窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、例えば３００ｎｍである。
第３絶縁膜１０５において、上部電極１４ｂと重なる位置にコンタクトホールＣＨ２が形成されている。
第３絶縁膜１０５の上において、コンタクトホールＣＨ２を除いた部分に、第４絶縁膜１０６が形成されている。第４絶縁膜１０６は、例えばアクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は、例えば２．５μｍである。
第４絶縁膜１０６の上にはバイアス配線１６が形成されている。また、第４絶縁膜１０６の上において、バイアス配線１６と重なるように透明導電膜１７が形成されている。透明導電膜１７は、コンタクトホールＣＨ２において上部電極１４ｂと接する。バイアス配線１６は、制御部２（図１参照）に接続されている。バイアス配線１６は、コンタクトホールＣＨ２を介して、制御部２から入力されるバイアス電圧を上部電極１４ｂに印加する。バイアス配線１６は、例えば、モリブデンナイトライド（ＭｏＮ）からなる金属膜と、アルミニウム（Ａｌ）からなる金属膜と、チタン（Ｔｉ）からなる金属膜とを順に積層した積層構造を有する。モリブデンナイトライド（ＭｏＮ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）のそれぞれの膜厚は、例えば、１００ｎｍ、３００ｎｍ、５０ｎｍである。
第４絶縁膜１０６の上には、透明導電膜１７を覆うように第５絶縁膜１０７が形成されている。第５絶縁膜１０７は、例えば窒化ケイ素（ＳｉＮ）からなる無機絶縁膜であり、その膜厚は、例えば２００ｎｍである。
第５絶縁膜１０７の上には、第６絶縁膜１０８が形成されている。第６絶縁膜１０８は、例えば、アクリル系樹脂又はシロキサン系樹脂からなる有機系透明樹脂からなり、その膜厚は、例えば２．０μｍである。
（撮像パネル１の製造方法）
次に、撮像パネル１の製造方法について説明する。図５Ａ〜図５Ｔは、撮像パネル１の各製造工程における画素のＡ−Ａ線（図３）の断面図である。
図５Ａに示すように、基板１０１の上に、既知の方法により、ゲート絶縁膜１０２とＴＦＴ１３を形成し、ＴＦＴ１３を覆うように、例えば、プラズマＣＶＤ法を用い、窒化ケイ素（ＳｉＮ）からなる第１絶縁膜１０３を成膜する。
続いて、基板１０１の全面に３５０℃程度の熱処理を加え、フォトリソグラフィ法及びウェットエッチングを行い、第１絶縁膜１０３をパターンニングして、ドレイン電極１３ｄの上にコンタクトホールＣＨ１を形成する（図５Ｂ参照）。
次に、第１絶縁膜１０３の上に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第２絶縁膜１０４を形成する。（図５Ｃ参照）。
そして、フォトリソグラフィ法により、コンタクトホールＣＨ１の上に、第２絶縁膜１０４の開口１０４ａが形成される（図５Ｄ参照）。
続いて、第２絶縁膜１０４の上に、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）からなる金属膜２１０を成膜する（図５Ｅ参照）。
そして、フォトリソグラフィ法及びウェットエッチングを行い、金属膜２１０をパターニングする。これにより、第２絶縁膜１０４の上に、コンタクトホールＣＨ１を介してドレイン電極１３ｄと接続された下部電極１４ａが形成される（図５Ｆ参照）。
次に、第２絶縁膜１０４の上に、下部電極１４ａを覆うように、例えば、プラズマＣＶＤ法により、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、ｐ型非晶質半導体層１５３の順に成膜する。続いて、ｐ型非晶質半導体層１５３の上に、例えば、ＩＴＯからなる透明導電膜２２０を成膜する（図５Ｇ参照）。
その後、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜２２０をパターニングすることにより、ｐ型非晶質半導体層１５３の上に上部電極１４ｂが形成される（図５Ｈ参照）。
続いて、フォトリソグラフィ法を用い、ｐ型非晶質半導体層１５３の上に、上部電極１４ｂを覆うようにレジスト２００を形成する（５Ｉ参照）。具体的には、ｐ型非晶質半導体層１５３の上に感光性を有するレジストを塗布した後、フォトマスクを用いて露光し、フォトダイオード１５を形成する部分以外のレジストを現像液により除去する。その後、残ったレジストに対してＵＶキュア（紫外線硬化）処理を行う。これにより、ｐ型非晶質半導体層１５３の上において、フォトダイオード１５を形成する部分にのみレジスト２００が形成される。レジスト２００の厚みは、例えば、１．５μｍ〜２．５μｍである。レジスト２００のエッジは、ｐ型非晶質半導体層１５３に対して急峻となっている。
次に、フォトリソグラフィ法及びドライエッチングを行うことにより、ｎ型非晶質半導体層１５１、真性非晶質半導体層１５２、及びｐ型非晶質半導体層１５３をパターニングする（図５Ｊ参照）。
ドライエッチングとして、例えば、反応性イオンエッチング（ＲＩＥ：Reactance Ion Etching）を行う。エッチングガスは、六フッ化硫黄ガス（ＳＦ６）等のフッ素系ガスと
、塩化水素（ＨＣｌ）等の塩素系ガスとを含む混合ガスが用いられる。また、エッチング速度が、ｐ型非晶質半導体層１５３＞真性非晶質半導体層１５２となるようにエッチング条件が設定される。より具体的には、六フッ化硫黄ガス（ＳＦ６）と塩化水素（ＨＣｌ）の流量を５０〜３００ｓｃｃｍ、エッチング室内の圧力を１０〜６０Ｐａ、印加する高周波電力を５００〜２０００Ｗとする。このエッチング条件で反応性イオンエッチングを行うことにより、レジスト２００に覆われていないｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、及びｎ型非晶質半導体層１５１の部分がエッチングされて光電変換層１５が形成される。
このとき、光電変換層１５に突起部１５ａが形成される。レジスト２００はＵＶキュア処理が施されており、反応性イオンエッチングは異方性に優れている。そのため、レジスト２００は、反応性イオンエッチングによって、ｙ軸方向にエッチングされて厚みが多少小さくなっても、ｘ軸方向にはエッチングされにくい。つまり、レジスト２００のエッジがｐ型非晶質半導体層１５３に対して急峻となっている状態が維持される。そのため、上記エッチングによって、ｐ型非晶質半導体層１５３と真性非晶質半導体層１５２の側面がエッチングされ、ｐ型非晶質半導体層１５３は、その上端部が、真性非晶質半導体層１５２の上端部よりも外側に突出した逆テーパー形状となり、真性非晶質半導体層１５２はテーパー形状となる。反応性イオンエッチングにおけるプラズマダメージは多少の等方性を有するが、突起部１５ａが形成されることで、真性非晶質半導体層１５２とｐ型非晶質半導体層１５３との間の界面はプラズマダメージを受けにくい。
そして、ｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、及びｎ型非晶質半導体層１５１をエッチングした後、レジスト２００を剥離する（図５Ｋ参照）。
次に、上部電極１４ｂを覆うように、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第３絶縁膜１０５を成膜する（図５Ｌ参照）。
そして、フォトリソグラフィ法及びウェットエッチングを行い、第３絶縁膜１０５に開口１０５ａを形成する（図５Ｍ参照）。
続いて、第３絶縁膜１０５の上に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第４絶縁膜１０６を形成する。そして、フォトリソグラフィ法により、開口１０５ａの上に、第４絶縁膜１０６の開口１０６ａを形成する。これにより、第３絶縁膜１０５の開口１０５ａと第４絶縁膜１０６の開口１０６ａとからなるコンタクトホールＣＨ２が形成される（図５Ｎ参照）。
次に、第４絶縁膜１０６の上に、例えば、スパッタリング法により、モリブデンナイトライド（ＭｏＮ）と、アルミニウム（Ａｌ）と、チタン（Ｔｉ）とを順に積層した金属膜１６０を成膜する（図５Ｏ参照）。
そして、フォトリソグラフィ法及びウェットエッチングを行い、金属膜１６０をパターニングすることにより、バイアス配線１６が形成される（図５Ｐ参照）。
続いて、第４絶縁膜１０６の上に、バイアス配線１６を覆うように、例えば、スパッタリング法により、ＩＴＯからなる透明導電膜１７０を成膜する（図５Ｑ参照）。
そして、フォトリソグラフィ法及びドライエッチングを行い、透明導電膜１７０をパターニングすることにより、バイアス配線１６と接続され、コンタクトホールＣＨ２を介して上部電極１４ｂと接続された透明導電膜１７が形成される（図５Ｒ参照）。
次に、第４絶縁膜１０６の上に、透明導電膜１７を覆うように、例えば、プラズマＣＶＤ法により、窒化ケイ素（ＳｉＮ）からなる第５絶縁膜１０７を成膜する（図５Ｓ参照）。
続いて、第５絶縁膜１０７の上に、例えば、スリットコーティング法により、アクリル系樹脂又はシロキサン系樹脂からなる第６絶縁膜１０８を形成する（図５Ｔ参照）。
以上が、本実施形態における撮像パネル１の製造方法である。上述したように、ｐ型非晶質半導体層１５３の上に形成されるレジスト２００は、ＵＶキュア処理が施され、レジスト２００のエッジはｐ型非晶質半導体層１５３に対して急峻となっている。また、反応性イオンエッチングは、エッチング速度がｐ型非晶質半導体層１５３＞真性非晶質半導体層１５２となるように行われる。その結果、ｐ型非晶質半導体層１５３の上端部が真性非晶質半導体層１５２の上端部よりも外側に突き出た突起部１５ａが形成される。突起部１５ａが形成されることにより、ｐ型非晶質半導体層１５３と真性非晶質半導体層１５２との界面にプラズマダメージを受けにくく、光電変換層１５におけるリーク電流を抑制することができる。
なお、例えば、上述した実施形態において、真性非晶質半導体層１５２がテーパー形状ではなく、突起部１５ａが、真性非晶質半導体層１５２の部分のみで構成されていてもよい。つまり、光電変換層１５における真性非晶質半導体層１５２とｐ型非晶質半導体層１５３との境界近傍の側面の傾きがｎ型非晶質半導体層１５１に対して略垂直であってもよい。この場合、突起部１５ａはｐ型非晶質半導体層１５３の部分のみで形成されるが、突起部１５ａがない場合と比べ、ｐ型非晶質半導体層１５３と真性非晶質半導体層１５２との界面にプラズマダメージを受けにくい。一方、この場合、光電変換層１５におけるｐ型非晶質半導体層１５３と真性非晶質半導体層１５２との境界近傍の側面の傾きがｎ型非晶質半導体層１５１に対して略垂直であるため、上述した実施形態と比べ、ｐ型非晶質半導体層１５３と真性非晶質半導体層１５２の界面にプラズマダメージを受けやすくなる。
（Ｘ線撮像装置１００の動作）
ここで、図１に示すＸ線撮像装置１００の動作について説明しておく。まず、Ｘ線源３からＸ線が照射される。このとき、制御部２は、バイアス配線１６（図３等参照）に所定の電圧（バイアス電圧）を印加する。Ｘ線源３から照射されたＸ線は、被写体Ｓを透過し、シンチレータ１Ａに入射する。シンチレータ１Ａに入射したＸ線は蛍光（シンチレーション光）に変換され、撮像パネル１にシンチレーション光が入射する。撮像パネル１における各画素に設けられたフォトダイオード１２にシンチレーション光が入射すると、フォトダイオード１２により、シンチレーション光の光量に応じた電荷に変化される。フォトダイオード１２によって変換された電荷に応じた信号は、ゲート制御部２Ａからゲート配線１１を介して出力されるゲート電圧（プラスの電圧）によってＴＦＴ１３（図３等参照）がＯＮ状態となっているときに、ソース配線１０を通じて信号読出部２Ｂ（図２等参照）により読み出される。そして、読み出された信号に応じたＸ線画像が、制御部２において生成される。
［第２実施形態］
図６は、第２実施形態における撮像パネルの断面を示す模式図である。図６において、第１実施形態と同様の構成には第１実施形態と同じ符号が付されている。以下、第１実施形態と異なる構成を主に説明する。
図６に示すように、本実施形態における撮像パネル１’は、ｐ型非晶質半導体層１５３及び上部電極１４ｂを覆うように、絶縁膜１８（以下、上部電極保護膜）が形成されている。上部電極保護膜１８は、例えば酸化ケイ素（ＳｉＯ２）からなる無機絶縁膜であり、その膜厚は、例えば１００ｎｍである。
第３絶縁膜１０５は、第２絶縁膜１０４の上において、上部電極保護膜１８とフォトダイオード１２とを覆うように形成されている。
撮像パネル１’の製造方法は、以下のようにして行う。上述した図５Ａ〜Ｈの工程を行った後、例えば、プラズマＣＶＤ法により、上部電極１４ｂを覆うように、窒化ケイ素（ＳｉＮ）からなる絶縁膜１８０を成膜する。その後、上述した図５Ｉと同様の工程を行い、絶縁膜１８０の上にレジスト２００を形成する（図７Ａ参照）。
続いて、上述した図５Ｊと同様の工程を行う。これにより、絶縁膜１８０、ｐ型非晶質半導体層１５３、真性非晶質半導体層１５２、及びｎ型非晶質半導体層１５１がエッチングされる（図７Ｂ参照）。
そして、レジスト２００を除去し、上部電極保護膜１８と、突起部１５ａが形成された光電変換層１５とが形成される（図７Ｃ参照）。上部電極保護膜１８及び光電変換層１５を形成後は、上述した図５Ｌ〜Ｔの各工程を同様に行う。
本実施形態においても、上述した第１実施形態と同様、光電変換層１５は突起部１５ａを有する。また、上部電極１４ｂの上は上部電極保護膜１８で覆われ、上部電極１４ｂの側面は第３絶縁膜１０５で覆われるため、レジスト２００を除去する際に用いる剥離液に上部電極１４ｂが曝されない。その結果、光電変換層１５の表面に上部電極１４ｂの金属イオンが付着せず、光電変換層１５におけるオフリーク電流をより確実に抑制することができる。
＜第３実施形態＞
上述した第２実施形態において、さらに、上部電極保護膜１８及び光電変換層１５の表面にフッ化水素を用いた還元処理を行ってもよい。
つまり、上述した図７Ｂの工程の後、上部電極保護膜１８及び光電変換層１５の表面にフッ化水素を用いた還元処理を行う。これにより、図８に示すように、絶縁膜１８０の側端部１８０ａはｘ軸方向にエッチングされ、ｐ型非晶質半導体層１５３の上端部１５３１より内側に配置される。
反応性イオンエッチング時に、光電変換層１５の側面に反応生成物が付着する。反応性イオンエッチングの後、フッ化水素を用いた還元処理を行うことで、この反応生成物を除去することができる。その結果、光電変換層におけるオフリーク電流をより確実に抑制することができる。
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。以下、本発明の変形例について説明する。
（１）上述した第２及び第３実施形態において、上部電極保護膜１８の材料として窒化ケイ素（ＳｉＮ）を用いる例を説明したが、窒化ケイ素（ＳｉＮ）に替えて、酸化ケイ素（ＳｉＯ２）を用いてもよいし、酸化窒化ケイ素（ＳｉＯＮ）を用いてもよい。
窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）、及び酸化窒化ケイ素（ＳｉＯＮ）のそれぞれは、上部電極保護膜１８として用いられた場合、上部電極１４ｂとの密着性が異なる。具体的には、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ２）、酸化窒化ケイ素（ＳｉＯＮ）の順に上部電極１４ｂとの密着性が高い。従って、上部電極１４ｂとの密着性を考慮した場合、上部電極保護膜１８として窒化ケイ素（ＳｉＮ）を用いることが好ましい。

Claims (6)

  1. 被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルであって、
    絶縁性を有する基板と、
    前記基板上に形成された薄膜トランジスタと、
    前記薄膜トランジスタを覆う絶縁膜と、
    前記絶縁膜の上に設けられ、前記シンチレーション光を電荷に変換する光電変換層と、
    前記光電変換層の上に設けられた上部電極と、
    前記光電変換層の下に設けられ、前記薄膜トランジスタと接続された下部電極と、を備え、
    前記光電変換層は、
    前記絶縁膜に接し、第１の導電型を有する第１非晶質半導体層と、
    前記第１非晶質半導体層に接する真性非晶質半導体層と、
    前記真性非晶質半導体層に接し、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層とを含み、
    少なくとも前記第２非晶質半導体層の上端部が、前記真性非晶質半導体層の上端部よりも前記光電変換層の外側に突出した突起部を有する、撮像パネル。
  2. 前記光電変換層の上において、前記上部電極を覆う上部電極保護膜をさらに備え、
    前記上部電極の端部は、前記光電変換層の端部よりも前記光電変換層の内側に配置され、
    前記上部電極保護膜の端部は、前記上部電極の端部と前記光電変換層の端部との間に配置されている、請求項１に記載の撮像パネル。
  3. 被写体を通過したＸ線から得られたシンチレーション光に基づいて画像を生成する撮像パネルの製造方法であって、
    絶縁性を有する基板上に薄膜トランジスタを形成する工程と、
    前記薄膜トランジスタの上に第１の絶縁膜と第２の絶縁膜とを形成する工程と、
    前記薄膜トランジスタのドレイン電極の上に、前記第１の絶縁膜と前記第２の絶縁膜とを貫通する第１のコンタクトホールを形成する工程と、
    前記第２の絶縁膜の上に、前記第１のコンタクトホールを介して前記ドレイン電極と接続された、下部電極としての第１の透明電極膜を形成する工程と、
    前記第１の透明電極膜の上に、光電変換層としての、第１の導電型を有する第１非晶質半導体層と、真性非晶質半導体層と、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層とを順に形成する工程と、
    前記第２非晶質半導体層の上に上部電極を形成する工程と、
    前記上部電極を覆うレジストを形成し、紫外線を用いて前記レジストを硬化する工程と、
    前記レジストが配置されていない領域の前記第１非晶質半導体層と、前記真性非晶質半導体層と、前記第２非晶質半導体層とをドライエッチングし、少なくとも前記第２非晶質半導体層の上端部が、前記真性非晶質半導体層の上端部よりも外側に突出した突起部を有する前記光電変換層を形成する工程と、
    前記レジストを剥離し、前記上部電極を覆う第３の絶縁膜を形成する工程と、
    前記上部電極の上に、前記第３の絶縁膜を貫通する第２のコンタクトホールを形成する工程と、
    前記第２のコンタクトホールの部分を除く、前記第３の絶縁膜の上に第４の絶縁膜を形成する工程と、
    前記第４の絶縁膜の上に、バイアス電圧を供給するための信号配線を形成する工程と、
    前記第４の絶縁膜の上に、前記信号配線と前記上部電極とを前記第２のコンタクトホールを介して接続する透明導電膜を形成する工程と、
    前記透明導電膜を覆う第５の絶縁膜を形成する工程と、
    を含む製造方法。
  4. 前記ドライエッチングにおける前記第２非晶質半導体層のエッチング速度は、前記真性非晶質半導体層よりも大きい、請求項３に記載の製造方法。
  5. 前記上部電極を形成する工程の後、前記第２非晶質半導体層の上に、前記上部電極を覆うように上部電極保護膜としての絶縁膜を成膜する工程をさらに含み、
    前記レジストは、前記上部電極保護膜の上に形成される、請求項３又は４に記載の製造方法。
  6. 前記光電変換層を形成した後、前記レジストを剥離する前に、前記光電変換層の表面を還元処理する工程をさらに含む、請求項５に記載の製造方法。
JP2018541065A 2016-09-21 2017-09-19 撮像パネル及びその製造方法 Pending JPWO2018056255A1 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016184227 2016-09-21
JP2016184227 2016-09-21
PCT/JP2017/033682 WO2018056255A1 (ja) 2016-09-21 2017-09-19 撮像パネル及びその製造方法

Publications (1)

Publication Number Publication Date
JPWO2018056255A1 true JPWO2018056255A1 (ja) 2019-07-04

Family

ID=61689983

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018541065A Pending JPWO2018056255A1 (ja) 2016-09-21 2017-09-19 撮像パネル及びその製造方法

Country Status (4)

Country Link
US (1) US10804314B2 (ja)
JP (1) JPWO2018056255A1 (ja)
CN (1) CN109716526A (ja)
WO (1) WO2018056255A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108318907B (zh) * 2018-02-01 2019-10-01 北京京东方光电科技有限公司 X射线探测面板及其制造方法和x射线探测装置
JP7308595B2 (ja) 2018-07-02 2023-07-14 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ
JP7292868B2 (ja) * 2018-12-18 2023-06-19 キヤノン株式会社 検出器
US20210028221A1 (en) * 2019-07-26 2021-01-28 Sharp Kabushiki Kaisha Imaging panel
KR20210069778A (ko) * 2019-12-03 2021-06-14 삼성디스플레이 주식회사 광 센서 및 광 센서를 포함하는 표시 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208725A (ja) * 2000-11-13 2002-07-26 Mitsutoyo Corp 受光素子アレイとこれを用いた光学式エンコーダ及び受光素子アレイの製造方法
JP2006073611A (ja) * 2004-08-31 2006-03-16 Canon Inc 固体撮像装置の製造方法
US20100059804A1 (en) * 2008-09-10 2010-03-11 Mitsubishi Electric Corporation Photoelectric conversion device and method of manufacturing the same
JP2011100753A (ja) * 2009-11-03 2011-05-19 Epson Imaging Devices Corp 撮像装置、エックス線撮像装置および撮像装置の製造方法
JP2011114310A (ja) * 2009-11-30 2011-06-09 Mitsubishi Electric Corp 光電変換装置、及びその製造方法
EP2530716A1 (en) * 2011-05-31 2012-12-05 Canon Kabushiki Kaisha Detection device manufacturing method, detection device, and detection system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077402A (ja) 1999-09-07 2001-03-23 Oki Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007165865A (ja) 2005-11-18 2007-06-28 Semiconductor Energy Lab Co Ltd 光電変換装置
JP5709810B2 (ja) * 2012-10-02 2015-04-30 キヤノン株式会社 検出装置の製造方法、その検出装置及び検出システム
JP6157341B2 (ja) 2013-12-19 2017-07-05 野洲メディカルイメージングテクノロジー株式会社 アクティブマトリクスアレイ基板、信号処理装置、受光装置及び表示装置
JP6463136B2 (ja) * 2014-02-14 2019-01-30 キヤノン株式会社 放射線検出装置及び放射線検出システム

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002208725A (ja) * 2000-11-13 2002-07-26 Mitsutoyo Corp 受光素子アレイとこれを用いた光学式エンコーダ及び受光素子アレイの製造方法
JP2006073611A (ja) * 2004-08-31 2006-03-16 Canon Inc 固体撮像装置の製造方法
US20100059804A1 (en) * 2008-09-10 2010-03-11 Mitsubishi Electric Corporation Photoelectric conversion device and method of manufacturing the same
JP2010067762A (ja) * 2008-09-10 2010-03-25 Mitsubishi Electric Corp 光電変換装置、及びその製造方法
JP2011100753A (ja) * 2009-11-03 2011-05-19 Epson Imaging Devices Corp 撮像装置、エックス線撮像装置および撮像装置の製造方法
JP2011114310A (ja) * 2009-11-30 2011-06-09 Mitsubishi Electric Corp 光電変換装置、及びその製造方法
EP2530716A1 (en) * 2011-05-31 2012-12-05 Canon Kabushiki Kaisha Detection device manufacturing method, detection device, and detection system
US20120305785A1 (en) * 2011-05-31 2012-12-06 Canon Kabushiki Kaisha Detection device manufacturing method, detection device, and detection system
JP2013012697A (ja) * 2011-05-31 2013-01-17 Canon Inc 検出装置の製造方法、その検出装置及び検出システム

Also Published As

Publication number Publication date
CN109716526A (zh) 2019-05-03
US20190245002A1 (en) 2019-08-08
WO2018056255A1 (ja) 2018-03-29
US10804314B2 (en) 2020-10-13

Similar Documents

Publication Publication Date Title
JPWO2018056255A1 (ja) 撮像パネル及びその製造方法
WO2018070349A1 (ja) 撮像パネル及びその製造方法
JP6796150B2 (ja) 撮像パネル及びその製造方法
JP6125017B2 (ja) Ｘ線イメージセンサー用基板
JP2019169670A (ja) アクティブマトリクス基板、及びそれを備えたｘ線撮像パネル
WO2018025820A1 (ja) 撮像パネル及びその製造方法
US10879304B2 (en) Active matrix substrate, x-ray imaging panel including same and producing method thereof
WO2018181438A1 (ja) 撮像パネル及びその製造方法
WO2018025819A1 (ja) 撮像パネル及びその製造方法
WO2018123905A1 (ja) 撮像パネル及びその製造方法
KR101498635B1 (ko) 이미지센서 및 이의 제조방법
KR20160114767A (ko) 이미지센서 및 이의 제조방법
CN111106134B (zh) 有源矩阵基板以及具备其的x射线拍摄面板
WO2018123907A1 (ja) 撮像パネル及びその製造方法
US11145688B2 (en) Active matrix substrate and method for manufacturing same
US11257855B2 (en) Imaging panel and production method thereof
US20210151477A1 (en) Imaging panel and method for producing same
US20190259802A1 (en) Active matrix substrate, imaging panel including same and producing method thereof
US20190259798A1 (en) Active matrix substrate, x-ray imaging panel including same, and producing method thereof
US20200161367A1 (en) Imaging panel and method for producing same
CN110797357A (zh) 摄像面板及其制造方法
KR20150091900A (ko) 이미지센서 및 이의 제조방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190312

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200331

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20201006