CN102822978A - 半导体装置及其制造方法 - Google Patents
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Abstract
一种半导体装置，包括：埋入在绝缘层中的布线；绝缘层上的氧化物半导体层；与氧化物半导体层电连接的源电极及漏电极；与氧化物半导体层重叠地设置的栅电极；以及设置在氧化物半导体层和栅电极之间的栅极绝缘层。将绝缘层形成为使布线的顶面的一部分露出，布线的顶面的一部分的位置高于绝缘层的表面的一部分的位置，且该布线在从绝缘层露出的区域中，与源电极或漏电极电连接。作为绝缘层表面的一部分并与氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
Description
技术领域
本发明的技术领域涉及一种半导体装置及其制造方法。这里，半导体装置是指通过利用半导体特性而工作的所有的元件及装置。
背景技术
多样地存在的金属氧化物用于各种各样的用途。氧化铟是公知的材料，并已经被用作液晶显示装置等所需的透明电极材料。
一些金属氧化物具有半导体特性。作为具有半导体特性的金属氧化物，例如可以举出氧化钨、氧化锡、氧化铟、氧化锌等，并且已知将使用这种金属氧化物来形成沟道形成区的薄膜晶体管（例如，参照专利文献1至专利文献4、非专利文献1等）。
另外，作为金属氧化物，不仅有一元氧化物而且还有多元氧化物。例如，作为包括In、Ga及Zn的多元氧化物半导体，具有同源系列（homologous series）的InGaO3（ZnO）m（m：自然数）是已知的（例如，参照非专利文献2至非专利文献4等）。
并且，已经确认到也可以将由上述那样的In-Ga-Zn-O类氧化物构成的氧化物半导体应用于薄膜晶体管的沟道形成区（例如，参照专利文献5、非专利文献5及非专利文献6等）。
此外，为了实现晶体管的工作的高速化等，需要晶体管的微型化。例如，在专利文献6中公开使用沟道层的厚度为10nm左右以下的氧化物半导体的薄膜晶体管，在非专利文献7中公开包括氧化物半导体的沟道长度为2μm至100μm的薄膜晶体管。
[专利文献1]日本专利申请公开昭60-198861号公报
[专利文献2]日本专利申请公开平8-264794号公报
[专利文献3]日本PCT国际申请翻译平11-505377号公报
[专利文献4]日本专利申请公开2000-150900号公报
[专利文献5]日本专利申请公开2004-103957号公报
[参考文献6]日本专利申请公开2010-21170号公报
[非专利文献1]M. W. Prins, K. O. Grosse-Holz, G. Muller, J. F. M. Cillessen, J. B. Giesbers, R. P. Weening, and R. M. Wolf, "A ferroelectric transparent thin-film transistor", Appl. Phys. Lett., 17 June 1996, Vol.68 p.3650-3652
[非专利文献2]M. Nakamura, N. Kimizuka, and T. Mohri, "The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350 °C", J. Solid State Chem., 1991, Vol.93, p.298-315
[非专利文献3]N. Kimizuka, M. Isobe, and M. Nakamura, "Syntheses and Single-Crystal Data of Homologous Compounds, In2O3(ZnO) m (m=3, 4, and 5), InGaO3(ZnO)3, and Ga2O3(ZnO) m (m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol.116, p.170-178
[非专利文献4]M. Nakamura, N. Kimizuka, T. Mohri, and M. Isobe, "Syntheses and crystal structures of new homologous compounds, indium iron zinc oxides (InFeO3(ZnO) m ) (m: natural number) and related compounds", KOTAI BUTSURI (SOLID STATE PHYSICS), 1993, Vol. 28, No. 5, pp. 317-327
[非专利文献5]K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol.300, p.1269-1272
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[非专利文献7] T. Kawamura,H. Uchiyama,S. Saito,H. Wakana,T. Mine, and M. Hatano， "Low-Voltage Operating Amorphous Oxide TFTs"，IDW’09，p.1689-1692。
发明内容
此外，当使晶体管微型化时，也产生短沟道效应的问题。短沟道效应是指伴随晶体管的微型化（沟道长度（L）的缩小）而变得明显的电特性退化。短沟道效应是由于漏极的场效应影响到源极而引起的。作为短沟道效应的具体例子，可以举出阈值电压的下降、亚阈值摆动（S值）的增大及泄漏电流的增大等。特别是，因为使用氧化物半导体的晶体管不像使用硅的晶体管的情况那样，不能应用利用杂质掺杂的阈值电压控制，所以其中容易呈现短沟道效应。
此外，当如上所述那样地使晶体管微型化时，通过在不同的层中制造布线、晶体管等的半导体元件而形成叠层结构，可以利用微型化的晶体管来谋求半导体装置的高集成化。但是，发生如下问题：在微型化的晶体管的各电极与不同的层的布线或半导体元件的电极之间的接触中，接触电阻增大，因此晶体管的发热量、功耗增大。
于是，所公开的发明的一个方式的目的之一是提供维持良好的特性且实现微型化的半导体装置。再者，所公开的发明的一个方式的目的之一是维持这些实现微型化的半导体装置的良好特性且谋求三维高集成化（three-dimensional high integration）。
所公开的发明的一个方式是一种半导体装置，包括：绝缘层；埋入在绝缘层中的布线；绝缘层上的氧化物半导体层；与氧化物半导体层电连接的源电极及漏电极；与氧化物半导体层重叠地设置的栅电极；以及设置在氧化物半导体层和栅电极之间的栅极绝缘层。以使布线的顶面的至少一部分露出的方式形成绝缘层，布线的顶面的一部分的位置高于绝缘层的表面的一部分的位置，且从绝缘层露出的区域中的该布线与源电极或漏电极电连接，并且，作为绝缘层表面的一部分并与氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
注意，在本说明书等中，均方根（RMS：Root Mean Square）粗糙度是指为了能够应用于测量面，将对截面曲线的RMS粗糙度扩展到三维而得的值。均方根粗糙度使用从基准面到指定面的偏差的平方的平均值的平方根表示，并且可由如下算式得到。
[算式1]
注意，测量面是指由所有测量数据表示的面，并且由如下算式表示。
[算式2]
此外，指定面是指成为粗糙度测量目标的表面，且是指由用坐标（X1，Y1）、（X1，Y2）、（X2，Y1）、（X2，Y2）表示的四个点包围的矩形区域。当指定面为理想的平坦时，指定面的面积为S0。注意，可由如下算式求出S0。
[算式3]
此外，基准面是指在指定面的平均高度上平行于XY平面的面。也就是说，当将指定面的高度的平均值设定为Z0时，也将基准面的高度表示为Z0。注意，可由如下算式求出Z0。
[算式4]
注意，在本说明书等中，根据利用原子力显微镜（AFM： Atomic Force Microscope）得到的AFM图像，在10nm×10nm的区域，优选在100nm×100nm的区域，更优选在1μm×1μm的区域中算出均方根（RMS：Root Mean Square）粗糙度。
所公开的发明的另一个方式是一种半导体装置，包括：绝缘层；埋入在绝缘层中的布线；绝缘层上的氧化物半导体层；与氧化物半导体层电连接的源电极及漏电极；与氧化物半导体层重叠地设置的栅电极；以及设置在氧化物半导体层和栅电极之间的栅极绝缘层。以使布线的顶面的至少一部分露出的方式形成绝缘层，布线的顶面的一部分的位置高于绝缘层的表面的一部分的位置，且从绝缘层露出的区域中的该布线与栅电极电连接，并且，作为绝缘层表面的一部分并与氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
所公开的发明的另一个方式是一种半导体装置，包括：第一绝缘层；埋入在第一绝缘层中的布线；第一绝缘层上的第二绝缘层；埋入在第二绝缘层中的源电极及漏电极；与第二绝缘层表面、源电极表面以及漏电极表面部分地接触的氧化物半导体层；覆盖氧化物半导体层的栅极绝缘层；以及与氧化物半导体层重叠地设置在栅极绝缘层上的栅电极。以使布线的顶面的至少一部分露出的方式形成第一绝缘层，布线的顶面的一部分的位置高于第一绝缘层的表面的一部分的位置，且该布线在从第一绝缘层露出的区域中，与源电极或漏电极电连接，并且，作为第二绝缘层表面的一部分并与氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
注意，上述布线的侧面的一部分也可以露出。
所公开的发明的另一个方式是一种半导体装置，包括：第一晶体管；设置在第一晶体管上的绝缘层；以及隔着绝缘层设置在第一晶体管上的第二晶体管。第一晶体管包括：第一沟道形成区；设置在第一沟道形成区上的第一栅极绝缘层；与第一沟道形成区重叠地设置在第一栅极绝缘层上的第一栅电极；以及与第一沟道形成区电连接的第一源电极及第一漏电极。第二晶体管包括：包括氧化物半导体层的第二沟道形成区；与第二沟道形成区电连接的第二源电极及第二漏电极；与第二沟道形成区重叠地设置的第二栅电极；以及设置在第二沟道形成区和第二栅电极之间的第二栅极绝缘层。以使第一栅电极的顶面的至少一部分露出的方式将绝缘层形成在第一晶体管上，第一栅电极的顶面的一部分的位置高于绝缘层的表面的一部分的位置，且从绝缘层露出的区域中的该第一栅电极与第二源电极或第二漏电极电连接，并且，作为绝缘层表面的一部分并与第二沟道形成区接触的区域的均方根粗糙度为1nm以下。
所公开的发明的另一个方式是一种半导体装置，包括：第一晶体管；设置在第一晶体管上的第一绝缘层；以及隔着第一绝缘层设置在第一晶体管上的第二晶体管。第一晶体管包括：第一沟道形成区；设置在第一沟道形成区上的第一栅极绝缘层；与第一沟道形成区重叠地设置在第一栅极绝缘层上的第一栅电极；以及与第一沟道形成区电连接的第一源电极及第一漏电极。第二晶体管包括：埋入在第二绝缘层中的第二源电极及第二漏电极；与第二绝缘层表面、第二源电极表面及第二漏电极表面部分地接触，且包括氧化物半导体层的第二沟道形成区；覆盖第二沟道形成区的第二栅极绝缘层；以及与第二沟道形成区重叠地设置在第二栅极绝缘层上的第二栅电极。以使第一栅电极的顶面的至少一部分露出的方式将第一绝缘层形成在第一晶体管上，第一栅电极的顶面的一部分的位置高于第一绝缘层的表面的一部分的位置，且从第一绝缘层露出的区域中的该第一栅电极，与第二源电极或第二漏电极电连接，并且，作为第二绝缘层表面的一部分并与第二沟道形成区接触的区域的均方根粗糙度为1nm以下。
此外，上述第一栅电极的侧面的一部分也可以露出。另外，第一沟道形成区和第二沟道形成区优选包括不同的半导体材料。
所公开的发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：形成埋入有布线的第一绝缘层；对第一绝缘层的表面进行平坦化处理，来形成其一部分具有均方根粗糙度为1nm以下的表面的进行了平坦化处理的第一绝缘层，且使布线的顶面的至少一部分露出，并使该布线的顶面的一部分的位置高于第一绝缘层的表面的一部分的位置；在第一绝缘层及布线的表面上形成源电极及漏电极，以使源电极或漏电极与从第一绝缘层露出的区域中的布线电连接；覆盖源电极及漏电极地形成第二绝缘层；对第二绝缘层的表面进行平坦化处理，来形成其一部分具有均方根粗糙度为1nm以下的表面的进行了平坦化处理的第二绝缘层，且使源电极及漏电极的顶面的至少一部分露出；形成与进行了平坦化处理的第二绝缘层表面的一部分、源电极表面的一部分及漏电极表面的一部分接触的氧化物半导体层；形成覆盖氧化物半导体层的栅极绝缘层；以及在栅极绝缘层上形成与氧化物半导体层重叠的栅电极。
所公开的发明的另一个方式是一种半导体装置的制造方法，包括如下步骤：形成第一晶体管，该第一晶体管包括：第一沟道形成区；第一沟道形成区上的第一栅极绝缘层；与第一沟道形成区重叠的第一栅极绝缘层上的第一栅电极；以及与第一沟道形成区电连接的第一源电极及第一漏电极；覆盖第一晶体管地形成第一绝缘层；对第一绝缘层的表面进行平坦化处理，来形成其一部分具有均方根粗糙度为1nm以下的表面的进行了平坦化处理的第一绝缘层，且使第一栅电极的顶面的至少一部分露出，并使第一栅电极的顶面的一部分的位置高于第一绝缘层的表面的一部分的位置；在第一绝缘层及第一栅电极的表面上形成第二源电极及第二漏电极，以使第二源电极或第二漏电极与从第一绝缘层露出的区域中的第一栅电极电连接；覆盖第二源电极及第二漏电极地形成第二绝缘层；对第二绝缘层的表面进行平坦化处理，来形成其一部分具有均方根粗糙度为1nm以下的表面的进行了平坦化处理的第二绝缘层，且使第二源电极及第二漏电极的顶面的至少一部分露出；形成与进行了平坦化处理的第二绝缘层表面的一部分、第二源电极表面的一部分及第二漏电极表面的一部分接触，并包括氧化物半导体层而构成的第二沟道形成区；形成覆盖第二沟道形成区的第二栅极绝缘层；以及在第二栅极绝缘层上形成与第二沟道形成区重叠的第二栅电极。
注意，优选利用CMP处理进行平坦化处理。
注意，优选将上述晶体管的沟道长度L设定为低于2μm，更优选设定为10nm以上且350nm（0.35μm）以下。此外，将氧化物半导体层的厚度设定为1nm以上且50nm以下，优选设定为2nm以上且20nm以下，更优选设定为3nm以上且15nm以下。由此，实现高速且低功耗的半导体装置。此外，作为栅极绝缘层，使用氧化铪等的高介电常数材料。例如，氧化铪的相对介电常数为15左右，氧化铪具有与氧化硅的相对介电常数的3至4相比极大的值。通过使用这种材料，还容易实现换算为氧化硅时的厚度薄于15nm，优选为2nm以上且10nm以下的栅极绝缘层。也就是说，半导体装置的微型化变容易。此外，作为氧化物半导体层，使用高纯度化且本征化的氧化物半导体。由此，例如可以将氧化物半导体层的载流子密度设定为低于1×1012/cm3，优选设定为低于1.45×1010/cm3，且可以将晶体管的截止电流设定为100zA/μm（1zA（仄普托安培）为1×10-21A）以下，优选设定为10zA/μm以下，而且可以将晶体管的S值设定为65mV/dec以下，优选设定为低于63mV/dec。另外，当采用上述结构时，在理论上可以将晶体管的截止电流设定为1×10-24A/μm至1×10-30A/μm。此外，栅电极既可以采用与源电极及漏电极重叠的结构，或可以采用只有栅电极的端部与源电极的端部及漏电极的端部重叠的结构。
在此，半导体装置是指能够通过利用半导体特性而工作的所有装置。例如，显示装置、存储装置及集成电路等都可以包括在半导体装置的范畴内。
另外，在本说明书等中，“上”或“下”不局限于构成要素的位置关系为“直接在…之上”或“直接在…之下”。例如，“栅极绝缘层上的栅电极”的表现包括在栅极绝缘层和栅电极之间包含其他构成要素的情况。
另外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”形成为一体的情况等。
另外，在采用极性不同的晶体管的情况或电路工作的电流方向变化的情况等下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
另外，在本说明书等中，“电连接”包括经由“具有某种电作用的物质”连接的情况。这里，“具有某种电作用的物质”只要可以进行连接对象间的电信号的传送与接收，就对其没有特别的限制。例如，“具有某种电作用的物质”包括电极、布线、晶体管等的开关元件、电阻器、电感器、电容器及其他的具有各种功能的元件等。
所公开的发明的一个方式可以通过在极平坦的区域中设置晶体管的沟道形成区，在晶体管微型化的情况下也防止短沟道效应等的不良，来提供具有良好的特性的晶体管。
再者，因为所公开的发明的一个方式通过将下层的布线或电极的一部分形成在高于绝缘层的表面的一部分的位置，可以防止下层的布线或电极与上层的晶体管的电极的接触面积减小，所以可以减少下层的布线或电极与上层的晶体管的电极之间的接触电阻。由此，可以减少与下层的布线或电极电连接的上层的晶体管的发热量、功耗，从而可以一边减少上层的晶体管的发热量、功耗，一边实现下层的布线或电极与上层的晶体管的叠层结构。因此，通过使用上述微型化的晶体管与布线或电极形成叠层结构，可以维持良好的晶体管特性，并谋求半导体装置的三维高集成化。
附图说明
在附图中：
图1A和1B是示出半导体装置的结构例的截面图；
图2A和2B是示出半导体装置的结构例的截面图；
图3A至3E是示出半导体装置的制造工序的截面图；
图4A至4C是示出半导体装置的制造工序的截面图；
图5A至5C是示出半导体装置的结构例的截面图、平面图及电路图；
图6A至6C是示出半导体装置的结构例的截面图、平面图及电路图；
图7A至7D是示出半导体装置的制造工序的截面图；
图8A至8C是示出半导体装置的制造工序的截面图；
图9A至9C是示出半导体装置的应用例的图；
图10A和10B是示出半导体装置的应用例的图；
图11A至11C是示出半导体装置的应用例的图；
图12A至12D是示出半导体装置的应用例的图；
图13是示出半导体装置的应用例的图；
图14A和14B是示出半导体装置的应用例的图；
图15A至15F是用来说明使用半导体装置的电子设备的图。
具体实施方式
下面，关于本发明的实施方式的示例将参照附图给予说明。但是，本发明不局限于下面的说明，而所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以被变换为各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在下面所示的实施方式所记载的内容中。
注意，为了容易理解，附图等所示出的各结构的位置、大小和范围等有时不表示实际上的位置、大小和范围等。为此，所公开的发明不一定局限于在附图等中公开的位置、大小及范围等。
另外，本说明书等中使用的“第一”、“第二”、“第三”等序数词是为了避免结构要素的混同，而不是为了在数目方面上限定。
实施方式1
在本实施方式中，参照图1A至4C对根据所公开的发明的一个方式的半导体装置的结构及其制造方法进行说明。
〈半导体装置的结构例〉
图1A示出一种半导体装置的结构例，其中包括形成在埋入有布线111的绝缘层130上，且源电极142a与布线111电连接的晶体管162。
图1A所示的晶体管162包括：形成在埋入有布线111的绝缘层130上的绝缘层143a；埋入在包括绝缘层143a的绝缘层中的源电极142a、漏电极142b；与上述绝缘层143a的顶面的一部分、源电极142a的顶面的一部分及漏电极142b的顶面的一部分接触的氧化物半导体层144；覆盖氧化物半导体层144的栅极绝缘层146；以及栅极绝缘层146上的栅电极148a。此外，也可以在晶体管162上覆盖栅极绝缘层146、栅电极148a等地形成绝缘层150及绝缘层152。
以使布线111的顶面的至少一部分露出的方式形成绝缘层130。布线111的顶面的一部分的位置高于绝缘层130的表面的一部分的位置，且从绝缘层130露出的区域中的布线111与源电极142a（有时为漏电极）电连接。在此，绝缘层130及布线111形成在衬底等的层形成表面上，并且绝缘层130的表面的一部分和布线111的顶面的一部分具有良好的平坦性。绝缘层130的表面的一部分的均方根（RMS）粗糙度优选为1nm以下。此外，布线111的顶面的一部分的均方根（RMS）粗糙度优选为2nm以下。注意，在本说明书中，布线111的顶面的一部分是指布线111的顶面中的与层形成表面平行的区域。此外，在本说明书中，绝缘层130的表面的一部分是指绝缘层130的表面中的与层形成表面平行的区域。
再者，布线111的顶面的一部分和绝缘层130的表面的一部分之间的高低差优选为栅极绝缘层146的厚度的0.1倍至5倍。
像这样，通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以防止布线111和源电极142a的接触面积减小。例如，如图1B所示，当将布线111的顶面的一部分形成在低于绝缘层130的表面的一部分的位置时，容易在从绝缘层130露出的布线111的顶面形成不与源电极142a接触的区域。针对于此，如图1A所示，通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以在从绝缘层130露出的布线111的顶面的整体，使布线111和源电极142a接触。另外，当使布线111的侧面的一部分也从绝缘层130露出时，也可以在布线111的侧面的一部分使布线111和源电极142a接触。
由此，因为通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以防止布线111和源电极142a的接触面积减小，所以可以减少布线111和源电极142a之间的接触电阻。再者，由于布线111的顶面的一部分的平坦性高，因此布线111和源电极142a之间的贴附性良好，而可以进一步减少接触电阻。由此，可以减少布线111和源电极142a电连接的晶体管162的发热量及功耗。
此外，通过利用CMP处理等使布线111的顶面的一部分露出，可以对布线111的顶面的端部进行抛光来将布线111的顶面的端部形成为平滑的形状。更优选的是，可以使从绝缘层130的表面至突出的布线111的上端部具有平滑的弯曲的形状。在以其上端部从绝缘层130突出的方式设置的布线111的结构中，通过设置这种平滑的弯曲形状，可以使布线111和源电极142a相互紧密接触。由此，可以进一步减少布线111和源电极142a之间的接触电阻。此外，在使源电极142a的厚度减薄时，也可以防止在与布线111的交叉点源电极142a断开。
再者，由于通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，布线111和源电极142a的界面不成为平面，而成为立体，因此可以提高布线111和源电极142a之间的贴附性，且提高布线111和源电极142a之间的贴合的物理强度。
此外，如图1A所示，通过对于晶体管的有源层使用氧化物半导体，可以得到良好的特性。例如，也可以将晶体管的S值设定为65mV/dec以下，优选设定为低于63mV/dec。另外，如图1A所示，优选将相当于用作晶体管的有源层的氧化物半导体层的沟道形成区的部分的截面形状为平坦的形状。
此外，优选将绝缘层143a的顶面的一部分（特别是指与层形成表面平行的区域）的与氧化物半导体层接触的区域的均方根（RMS）粗糙度设定为1nm以下。绝缘层143a的上端部和源电极142a的上端部接触的部分的高低差或绝缘层143a的上端部和漏电极142b的上端部接触的部分的高低差优选为低于5nm。
如上所述，通过在均方根（RMS）粗糙度为1nm以下的极平坦的区域中设置晶体管162的沟道形成区，在晶体管162微型化的情况下也可以防止短沟道效应等的不良，来提供具有良好的特性的晶体管162。
此外，通过提高绝缘层130的平坦性，可以减小氧化物半导体层144的厚度的不均匀，来提高晶体管162的特性。此外，可以抑制因高低差大而会产生的覆盖性的降低，来防止氧化物半导体层144的断开（断线）及连接不良。
在此，氧化物半导体层144优选通过被充分地去除氢等的杂质，或者被供给充分的氧，而高纯度化。具体地说，例如将氧化物半导体层144的氢浓度设定为5′1019原子/cm3以下，优选设定为5′1018原子/cm3以下，更优选设定为5′1017原子/cm3以下。另外，通过二次离子质谱分析技术（SIMS：Secondary Ion Mass Spectrometry）来测量上述氧化物半导体层144中的氢浓度。如此，在氢浓度被充分降低而高纯度化，并通过被供给充分的氧来降低因氧缺乏而产生的能隙中的缺陷能级的氧化物半导体层144中，起因于氢等的供体的载流子密度为低于1′1012/cm3，优选为低于1′1011/cm3，更优选为低于1.45′1010/cm3。例如，室温（25℃）下的截止电流（在此，单位沟道宽度（1mm）值）为100zA（1zA（仄普托安培）为1′10-21A）以下，优选为10zA以下。如此，通过使用i型化（本征化）或实质上i型化的氧化物半导体，可以得到截止电流特性极为优良的晶体管162。此外，通过使用i型化（本征化）或实质上i型化的氧化物半导体，可以抑制因氧化物半导体层的厚度而产生的晶体管的不良。
注意，如在非专利文献7等所公开，当使用载流子密度大，即2×1019/cm3的n型氧化物半导体时，可以实现沟道长度为2μm至100μm的较大的尺寸的晶体管。但是，当将这种材料用于微型化（沟道长度低于2μm）的晶体管时，其阈值电压大幅度地转移到负一侧，因此极难以实现常截止型的晶体管。换言之，在现实上不能使用利用这种材料制造的沟道长度低于2μm的晶体管。另一方面，由于高纯度化且本征或在实质上本征化的氧化物半导体的载流子密度至少低于1×1014/cm3，并且不发生如上的常导通化的问题，因此可以容易实现沟道长度低于2μm的晶体管。
根据所公开的发明的一个方式的半导体装置的结构不局限于图1A所示的半导体装置的结构。图1A所示的半导体装置是包括源电极142a与布线111电连接的晶体管162的半导体装置，但是，例如可以是如图2A所示那样的由布线111和栅电极148a电连接的晶体管162构成的半导体装置。在图2A所示的半导体装置中，对于与图1A所示的半导体装置共同的部分使用同一附图标记。
图2A所示的半导体装置包括：与布线111电连接的源电极142a；漏电极142b；形成在氧化物半导体层144、栅极绝缘层146、绝缘层150及绝缘层152的开口中，且与源电极142a电连接的电极156a；形成在绝缘层152上，且与电极156a电连接的布线158；以及设置在绝缘层150及绝缘层152中的开口中，且与布线158及栅电极148a电连接的电极156b。另外，图2A所示的半导体装置的其他部分与图1A所示的半导体装置同样。通过采用这种结构，可以制造采用如下结构的半导体装置，即晶体管162的栅电极148a和形成在下层的布线111电连接。
此外，虽然图1A所示的半导体装置采用将源电极142a及漏电极142b埋入在包括绝缘层143a的绝缘层中的结构，但是，例如也可以采用如图2B所示的不将源电极142a及漏电极142b埋入在绝缘层中而将它们形成在绝缘层130上的结构。在如图2B所示的半导体装置中，对于与图1A所示的半导体装置共同的部分使用同一附图标记。
图2B所示的半导体装置具有与图1A所示的半导体装置大致相同的结构，其包括：形成在埋入有布线111的绝缘层130上的氧化物半导体层144；与氧化物半导体层144电连接的源电极142a及漏电极142b；与氧化物半导体层144重叠地设置的栅电极148a；以及设置在氧化物半导体层144和栅电极148a之间的栅极绝缘层146。此外，也可以在晶体管162上覆盖栅极绝缘层146、栅电极148a等地形成绝缘层150及绝缘层152。以使布线111的顶面的至少一部分露出的方式形成绝缘层130，并且布线111的顶面的一部分的位置高于绝缘层130的表面的一部分的位置，且从绝缘层130露出的区域中的布线111与源电极142a或漏电极142b电连接。
但是，由于在图2B所示的半导体装置中，氧化物半导体层144形成在绝缘层130上并与其接触，因此将绝缘层130的表面的一部分（特别是指与层形成表面平行的区域）的与氧化物半导体层144接触的区域的均方根（RMS）粗糙度优选设定为1nm以下。
另外，如图2B所示，在晶体管162中，也可以将源电极142a及漏电极142b形成为渐窄形状（tapered shape）。例如，可以将锥角设定为30°以上且60°以下。另外，“锥角”是指当从垂直于其截面（与绝缘层130的表面正交的面）的方向观察具有渐窄形状的层（例如，源电极142a或漏电极142b）时，由该层的侧面与底面形成的倾斜角。
此外，通过使图2B所示的半导体装置也采用图2A所示的半导体装置相同的结构，可以实现具有布线111和栅电极148a电连接的结构的半导体装置。
〈半导体装置的制造方法例〉
接着，参照图3A至3E以及图4A至4C说明上述半导体装置的制造方法的例子。在此，图3A至3E以及图4A至4C是示出图1A所示的形成在埋入有布线111的绝缘层130上，且由源电极142a与布线111电连接的晶体管162的制造方法的例子的图。
下面，说明图3A至3E以及图4A至4C。首先，在具有层形成表面的衬底上形成绝缘层130及埋入在该绝缘层130中的布线111（参照图3A）。
对于可用作具有层形成表面的衬底没有大的限制，但是需要至少具有能够承受后面的加热处理的程度的耐热性。例如，作为基体，可以使用玻璃衬底、陶瓷衬底、石英衬底、蓝宝石衬底等的衬底。另外，只要具有绝缘表面，就可以应用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等作为基体，再者也可以使用在这些衬底上设置有半导体元件的衬底作为基体。此外，也可以在具有层形成表面的衬底上形成有基地膜。
注意，衬底的层形成表面优选为充分平坦的表面。例如，应用均方根（RMS）粗糙度为1nm以下（优选为0.5nm以下）的层形成表面。通过在这种表面形成晶体管162，可以充分地提高其特性。另外，当衬底的层形成表面的平坦性不够时，优选对该表面应用CMP（化学机械抛光）处理及蚀刻处理等来确保如上所述的平坦性。此外，对于CMP处理的详细内容，可以参照对后面所述的对绝缘层143进行的CMP处理的记载内容。
在此，布线111可以通过在衬底的层形成表面上形成导电层，并对该导电层选择性地进行蚀刻而形成。导电层可以采用以溅射法为典型的PVD法或等离子体CVD法等的CVD法而形成。另外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼及钨中的元素或以上述元素为成分的合金等。也可以使用选自锰、镁、锆、铍、钕、钪中的任一种或组合任意上述元素的材料。此外，导电层既可为单层结构，又可为两层以上的叠层结构。
另外，覆盖布线111地形成绝缘层130。绝缘层130可以使用包含无机绝缘材料诸如氧化硅、氧氮化硅、氧化铝等的材料形成。特别是，通过作为绝缘层130使用低介电常数（low-k：低k）材料，可以充分地减少起因于各种电极或布线的重叠的电容，所以是优选的。另外，作为绝缘层130，也可以应用使用这种材料的多孔绝缘层。在多孔绝缘层中，因为与密度高的绝缘层相比，其介电常数降低，所以可以进一步减少起因于电极或布线的电容。此外，也可以使用聚酰亚胺、丙烯酸树脂等有机绝缘材料形成绝缘层130。注意，虽然在此绝缘层130采用单层结构，但是所公开的发明的一个方式不局限于此。也可以采用两层以上的叠层结构。例如，也可以采用在氧化硅上层叠氧氮化硅的结构作为绝缘层130。通过仅使用包含多量氧的无机绝缘材料诸如氧氮化硅、氧化硅形成绝缘层130，在后面的工序中可以容易对绝缘层130进行CMP处理。
此外，在本说明书中，“氧氮化硅”是指在其组成中氧的含量多于氮的含量的物质。此外，“氮氧化硅”是指在其组成中氮的含量多于氧的含量的物质。
接着，对绝缘层130的表面进行平坦化处理，来形成其一部分具有均方根（RMS）粗糙度为1nm以下的表面的绝缘层130，且使布线111的顶面的至少一部分露出并将该布线111的顶面的一部分形成在高于该绝缘层130的表面的一部分的位置（参照图3B）。作为绝缘层130的平坦化处理，进行化学机械抛光（Chemical Mechanical Polishing：CMP）处理。
在此，CMP处理是指以被加工物的表面为标准而根据该标准通过化学、机械的复合作用使表面平坦化的方法。一般而言，CMP法是一种方法，其中在抛光台上贴附砂布，且一边在被加工物和砂布之间提供浆料（抛光剂），一边将抛光台和被加工物分别旋转或摇动，来利用浆料和被加工物表面之间的化学反应以及砂布和被加工物的机械抛光的作用对被加工物的表面进行抛光。
可以进行一次CMP处理或多次CMP处理。当进行CMP处理多次时，优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。像这样，通过组合抛光率不同的抛光，可以进一步提高绝缘层130的表面的平坦性。
通过进行上述CMP处理，优选将绝缘层130的表面的至少一部分的均方根（RMS）粗糙度设定为1nm以下。此外，优选将布线111的顶面的一部分的均方根（RMS）粗糙度为2nm以下。
此时，使绝缘层130的表面平坦化，并使布线111的顶面的至少一部分露出，并且将该布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置。在此，布线111的顶面的一部分和绝缘层130的表面的一部分之间的高低差优选为栅极绝缘层146的厚度的0.1倍至5倍。
此外，通过利用CMP处理使布线111的顶面的一部分露出，可以对布线111的顶面的端部进行抛光来将布线111的顶面的端部形成为平滑的形状。更优选的是，可以使从绝缘层130的表面至突出的布线111的上端部具有平滑的弯曲的形状。在以其上端部从绝缘层130突出的方式设置的布线111的结构中，通过设置这种平滑的弯曲形状，可以使布线111和源电极142a紧密贴附。由此，可以进一步减少布线111和源电极142a之间的接触电阻。此外，在使源电极142a的厚度减薄时，也可以防止在与布线111的交叉点产生断开。
接着，在绝缘层130的表面上以在布线111从绝缘层130露出的区域中与布线111电连接的方式形成源电极142a及漏电极142b（参照图3C）。
源电极142a及漏电极142b可以通过在绝缘层130上与布线111接触地形成导电层，并对该导电膜选择性地进行蚀刻来形成。
上述导电层可以采用以溅射法为典型的PVD法或等离子体CVD法等的CVD法而形成。另外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼及钨中的元素或以上述元素为成分的合金等。也可以使用选自锰、镁、锆、铍、钕、钪中的任一种或组合任意上述元素的材料。
导电层既可为单层结构，又可为两层以上的叠层结构。例如可以举出：钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构；在铝膜上层叠有钛膜的两层结构；在氮化钛膜上层叠有钛膜的两层结构；层叠钛膜、铝膜及钛膜的三层结构等。另外，当作为导电层采用钛膜或氮化钛膜的单层结构时，具有易于将导电层加工为具有渐窄形状的源电极142a、漏电极142b的优点。
另外，导电层还可以使用导电金属氧化物来形成。作为导电金属氧化物，可以使用氧化铟（In2O3）、氧化锡（SnO2）、氧化锌（ZnO）、氧化铟氧化锡合金（In2O3-SnO2，有时缩写为ITO）、氧化铟氧化锌合金（In2O3-ZnO）、或含有硅或氧化硅的这些金属氧化物材料。
注意，虽然可以通过干蚀刻或湿蚀刻进行导电层的蚀刻，但是为了实现微型化，优选采用控制性高的干蚀刻。此外，也可以以将要形成的源电极142a及漏电极142b形成为渐窄形状的方式进行导电层的蚀刻。例如，可以将锥角设定为30°以上且60°以下。
晶体管162的沟道长度（L）取决于源电极142a及漏电极142b的上端部的间隔。另外，当形成沟道长度（L）短于25nm的晶体管时，优选使用波长短即数nm至数十nm的超紫外线（Extreme Ultraviolet）进行形成掩模时的曝光。利用超紫外线的曝光的分辨率高且聚焦深度也大。由此，也可以将后面形成的晶体管的沟道长度（L）设定为短于2μm，优选设定为10nm以上至350nm（0.35mm）以下，而可以提高电路的工作速度。再者，也可以通过微型化降低半导体装置的功耗。
如上所述，通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以防止布线111和源电极142a的接触面积减小，从而可以减少布线111和源电极142a之间的接触电阻。再者，由于布线111的顶面的一部分的平坦性高，因此布线111和源电极142a之间的贴附性良好，而可以进一步减少接触电阻。由此，可以减少布线111和源电极142a电连接的晶体管162的发热量及功耗。
此外，如图3C所示，通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，源电极142a的与布线111重叠的区域成为隆起的形状，但是通过采用CMP处理等去除该部分，也可以使源电极142a的顶面平坦化。由此，因为可以减少在后面的工序中形成的氧化物半导体层144和源电极142a之间的接触电阻，所以可以减少晶体管162的发热量及功耗，来提高晶体管162的迁移率。此外，也可以防止因高低差而产生的氧化物半导体层144、栅极绝缘层146的断开（断线）等。
接着，覆盖源电极142a及漏电极142b地形成绝缘层143（参照图3D）。
绝缘层143可以使用含有无机绝缘材料诸如氧化硅、氧氮化硅、氮化硅、氧化铝等的材料形成。因为在后面氧化物半导体层144与绝缘层143接触，所以作为绝缘层143，优选采用使用氧化硅的材料。虽然对于绝缘层143的形成方法没有特别的限制，但是考虑与氧化物半导体层144接触的情况而优选采用充分地减少氢的方法形成。作为这种方法，例如有溅射法。当然，也可以采用以等离子体CVD法为典型的其他成膜方法。
接着，通过CMP（化学机械抛光）处理使绝缘层143平坦化，来形成绝缘层143a（参照图3E）。在此，在源电极142a及漏电极142b的表面的至少一部分露出的条件下进行CMP处理。此外，在使绝缘层143a的表面的均方根（RMS）粗糙度为1nm以下（优选为0.5nm以下）的条件下进行该CMP处理。通过以这种条件进行CMP处理，可以提高在后面形成氧化物半导体层144的表面的平坦性，来提高晶体管162的特性。
注意，既可以仅进行一次CMP处理，又可以进行多次CMP处理。当进行CMP处理多次时，优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。像这样，通过组合抛光率不同的抛光，可以进一步提高绝缘层143a的表面的平坦性。
通过上述CMP处理，可以将绝缘层143a的上端部和源电极142a的上端部接触的部分的高低差或绝缘层143a的上端部和漏电极142b的上端部接触的部分的高低差设定为低于5nm。
另外，因上述CMP处理，源电极142a和布线111之间的界面有时受到大应力。但是，通过布线111和源电极142a之间的界面构成为立体，布线111和源电极142a之间的贴附性提高，且布线111和源电极142a之间的贴合的物理强度也提高，从而可以不使源电极142a剥离地进行上述CMP处理。
接着，以与源电极142a的顶面的一部分、漏电极142b的顶面的一部分及绝缘层143a的顶面的一部分接触的方式形成氧化物半导体层144，然后覆盖该氧化物半导体层144地形成栅极绝缘层146（参照图4A）。
氧化物半导体层144可以使用如下金属氧化物形成：四元金属氧化物的In-Sn-Ga-Zn-O类、三元金属氧化物的In-Ga-Zn-O类、In-Sn-Zn-O类、In-Al-Zn-O类、Sn-Ga-Zn-O类、Al-Ga-Zn-O类、Sn-Al-Zn-O类、二元金属氧化物的In-Zn-O类、Sn-Zn-O类、Al-Zn-O类、Zn-Mg-O类、Sn-Mg-O类、In-Mg-O类、以及单元金属氧化物的In-O类、Sn-O类、Zn-O类等。
尤其是In-Ga-Zn-O类的氧化物半导体材料，由于其在无电场时的电阻充分高而能够充分地降低截止电流且场效应迁移率也高，所以作为用于半导体装置的半导体材料合适。
作为In-Ga-Zn-O类的氧化物半导体材料的典型例子，有表示为InGaO3（ZnO）m（m>0）的氧化物半导体材料。此外，还有使用M代替Ga，且被表示为InMO3（ZnO）m（m>0）的氧化物半导体材料。在此，M表示选自镓（Ga）、铝（Al）、铁（Fe）、镍（Ni）、锰（Mn）、钴（Co）等中的一种金属元素或多种金属元素。例如，作为M，可以采用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述组成是根据氧化物半导体可具有的结晶结构而导出的，仅表示示例。
此外，当作为氧化物半导体使用In-Zn-O类材料时，将所使用的靶材的组成比设定为原子数比为In：Zn=50：1至1：2（换算为摩尔比则为In2O3：ZnO=25：1至1：4），优选为In：Zn= 20：1至1：1（换算为摩尔比则为In2O3：ZnO=10：1至1：2），更优选为In：Zn= 15：1至1.5：1（换算为摩尔比则为In2O3：ZnO= 15：2至3：4）。例如，作为用于In-Zn-O类氧化物半导体的形成的靶材，当原子数比为In：Zn：O=X：Y：Z时，满足Z>1.5X+Y的关系。
作为用来通过溅射法形成氧化物半导体层144的靶材，优选使用由In：Ga：Zn=1：x：y（x为0以上，y为0.5以上且5以下）的组成比表示的靶材。例如，可以使用其组成比为In2O3：Ga2O3：ZnO=1：1：2[摩尔比]（x=1，y=1）的靶材等。另外，还可以使用其组成比为In2O3：Ga2O3：ZnO=1：1：1[摩尔比]（x=1，y=0.5）的靶材、其组成比为In2O3：Ga2O3：ZnO=1：1：4[摩尔比]（x=1，y=2）的靶材或其组成比为In2O3：Ga2O3：ZnO=1：0：2[摩尔比]（x=0，y=1）的靶材。
在本实施方式中，利用使用In-Ga-Zn-O类的氧化物半导体成膜用靶材的溅射法形成非晶结构的氧化物半导体层144。此外，其厚度为1nm以上且50nm以下，优选为2nm以上且20nm以下，更优选为3nm以上且15nm以下。
将氧化物半导体成膜用靶材中的金属氧化物的相对密度设定为80%以上，优选设定为95%以上，更优选设定为99.9%以上。通过使用相对密度高的氧化物半导体成膜用靶材，可以形成具有致密结构的氧化物半导体层。
氧化物半导体层144的形成气氛优选为稀有气体（典型为氩）气氛、氧气氛或稀有气体（典型为氩）和氧的混合气氛。具体地说，例如，优选使用一种高纯度气体气氛，其中去除氢、水、羟基或氢化物等的杂质的浓度以使其浓度降低到1ppm以下（优选的是浓度为10ppb以下）。
当形成氧化物半导体层144时，例如在保持为减压状态的处理室内保持被处理物，并且以使被处理物的温度为100℃以上且低于550℃，优选为200℃以上且400℃以下的方式对被处理物进行加热。或者，也可以将形成氧化物半导体层144时的被处理物的温度设定为室温（25℃±10℃）。然后，一边去除处理室内的水分，一边引入去除了氢或水等的溅射气体，来使用上述靶材形成氧化物半导体层144。通过一边对被处理物进行加热，一边形成氧化物半导体层144，可以减少氧化物半导体层144所包含的杂质。另外，可以减轻因溅射而带来的氧化物半导体层144的损伤。优选使用吸附式真空泵以去除残留在处理室内的水分。例如，可以使用低温泵、离子泵、钛升华泵等。另外，还可以使用装备有冷阱的涡轮泵。由于通过使用低温泵等进行排气，可以将氢或水等从处理室中去除，因此可以降低氧化物半导体层中的杂质浓度。
作为氧化物半导体层144的形成条件，例如可以采用以下条件等：被处理物与靶材之间的距离为170mm；压力为0.4Pa；直流（DC）功率为0.5kW；气氛为氧（氧为100%）气氛、氩（氩为100%）气氛或氧和氩的混合气氛。注意，当使用脉冲直流（DC）电源时，可以减轻在成膜时发生的粉状物质（也称为微粒或尘埃），并且厚度不均匀性也变小，所以是优选的。将氧化物半导体层144的厚度设定为1nm以上50nm以下，优选为2nm以上20nm以下，更优选为3nm以上15nm以下。通过采用根据所公开的发明的结构，当使用具有这种厚度的氧化物半导体层144时也可以抑制微型化所引起的短沟道效应。但是，由于根据应用的氧化物半导体材料及半导体装置的用途等所适宜的厚度也不同，所以也可以根据使用的材料及用途等选择其厚度。注意，因为通过如上所述那样地形成绝缘层143a，可以充分地使相当于氧化物半导体层144的沟道形成区的部分的形成表面平坦化，所以即使氧化物半导体层的厚度小，也可以优选地形成。此外，如图4A所示，优选将相当于氧化物半导体层144的沟道形成区的部分的截面形状形成为平坦的形状。通过将相当于氧化物半导体层144的沟道形成区的部分的截面形状形成为平坦的形状，与氧化物半导体层144的截面形状不平坦的情况相比，可以减少泄漏电流。
另外，也可以在通过溅射法形成氧化物半导体层144之前进行引入氩气体来产生等离子体的反溅射（reverse sputtering），来去除形成表面（例如绝缘层143a的表面）上的附着物。这里，反溅射是指以下一种方法：通常的溅射是使离子碰撞溅射靶材，而反溅射与其相反，其通过使离子碰撞处理表面来改变表面的性质。作为使离子碰撞处理表面的方法，可以举出在氩气氛下对处理表面一侧施加高频电压以在被处理物附近生成等离子体的方法等。另外，也可以应用氮气氛、氦气氛或氧气氛等代替氩气氛。
优选在形成氧化物半导体层144之后，对氧化物半导体层144进行热处理（第一热处理）。通过该第一热处理可以去除在氧化物半导体层144中的过剩的氢（包含水或羟基），调整氧化物半导体层144的结构，降低能隙中的缺陷能级。例如，将第一热处理的温度设定为300℃以上且低于550℃，优选设定为400℃以上且500℃以下。
作为热处理，例如，可以将被处理物引入使用电阻发热体等的电炉中，并在氮气氛下以450℃加热1个小时。在该期间，不使氧化物半导体层接触大气，而避免水或氢的混入。
热处理装置不限于电炉，还可以使用利用被加热的气体等的介质的热传导或热辐射来加热被处理物的装置。例如，可以使用LRTA（Lamp Rapid Thermal Anneal：灯快速热退火）装置、GRTA（Gas Rapid Thermal Anneal：气体快速热退火）装置等的RTA（Rapid Thermal Anneal：快速热退火）装置。LRTA装置是通过卤素灯、金卤灯、氙弧灯、碳弧灯、高压钠灯、或者高压汞灯等的灯发射的光（电磁波）辐射来加热被处理物的装置。GRTA装置是利用高温气体进行热处理的装置。作为气体，使用如氩等的稀有气体或氮等的即使进行热处理也不与被处理物产生反应的惰性气体。
例如，作为第一热处理，也可以采用GRTA处理，即：将被处理物放入被加热的惰性气体气氛中，在进行几分钟的加热之后，再将被处理物从该惰性气体气氛中取出。通过使用GRTA处理，可以在短时间内进行高温热处理。另外，即使温度条件超过被处理物的耐热温度，也能够应用GRTA处理。另外，在处理中，还可以将惰性气体替换为含有氧的气体。这原因是：通过在含有氧的气氛中进行第一热处理，可以降低由于氧缺陷而引起的能隙中的缺陷能级。
另外，作为惰性气体气氛，优选应用以氮或稀有气体（氦、氖、氩等）为主要成分且不含有水、氢等的气氛。例如，优选引入热处理装置中的氮或氦、氖、氩等的稀有气体的纯度为6N（99.9999%）以上，更优选为7N（99.99999%）以上（即，杂质浓度为1ppm以下，优选为0.1ppm以下）。
总之，通过利用第一热处理减少杂质来形成i型（本征）或无限接近于i型的氧化物半导体层，可以实现具有极为优越特性的晶体管。此外，通过形成i型化（本征化）或实质上i型化的氧化物半导体层，可以抑制因氧化物半导体层的厚度而产生的晶体管的不良。
另外，上述热处理（第一热处理）具有去除氢或水等的作用，所以也将该热处理称为脱水化处理或脱氢化处理等。可以在形成氧化物半导体层144之后、形成栅极绝缘层146之后或形成栅电极之后等进行该脱水化处理或脱氢化处理。另外，可以进行该脱水化处理或脱氢化处理一次或多次。
在形成氧化物半导体层144之后，也可以将该氧化物半导体层144加工为岛状的氧化物半导体层。例如，可以通过蚀刻加工为岛状的氧化物半导体层。也可以在上述热处理之前或上述热处理之后进行蚀刻。此外，从元件的微型化的观点来看，优选使用干蚀刻，但是也可以使用湿蚀刻。可以根据被蚀刻材料适当地选择蚀刻气体或蚀刻剂。
栅极绝缘层146可以利用CVD法或溅射法等形成。另外，栅极绝缘层146优选以含有氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪（HfSixOy（x>0、y>0））、添加有氮的硅酸铪（HfSixOy（x>0、y>0））、添加有氮的铝酸铪（HfAlxOy（x>0、y>0））等的方式形成。栅极绝缘层146既可以采用单层结构，又可以采用叠层结构。另外，虽然对其厚度没有特别的限定，但是当对半导体装置进行微型化时，为了确保晶体管的工作优选将其形成为较薄。例如，当使用氧化硅时，将栅极绝缘层146的厚度设定为1nm以上且100nm以下，优选设定为10nm以上且50nm以下。
当如上述那样将栅极绝缘层形成为较薄时，存在由于隧道效应等而发生栅极泄漏的问题。为了解决栅极泄漏的问题，优选使用如氧化铪、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0、y>0））、添加有氮的硅酸铪（HfSixOy（x>0、y>0））、添加有氮的铝酸铪（HfAlxOy（x>0、y>0））等的高介电常数（high-k：高k）材料作为栅极绝缘层146。通过将高k材料用于栅极绝缘层146，不但可以确保电特性，而且可以增大厚度，以抑制栅极泄漏。例如，氧化铪的相对介电常数为15左右，氧化铪具有与氧化硅的相对介电常数的3至4相比极大的值。通过使用这种材料，还容易实现换算为氧化硅时的厚度薄于15nm的栅极绝缘层，优选为2nm以上且10nm以下的栅极绝缘层。另外，还可以采用层叠含有高k材料的膜与含有氧化硅、氮化硅、氧氮化硅、氮氧化硅及氧化铝等中的任一种的膜的叠层结构。
优选在形成栅极绝缘层146之后，在惰性气体气氛下或氧气氛下进行第二热处理。热处理的温度为200℃以上且450℃以下，优选为250℃以上且350℃以下。例如，在氮气氛下以250℃进行1个小时的热处理即可。通过进行第二热处理，可以降低晶体管的电特性的不均匀性。另外，当栅极绝缘层146包含氧时，也可以对氧化物半导体层144供应氧，而补偿该氧化物半导体层144的氧缺陷，从而形成i型（本征）或无限趋近于i型的氧化物半导体层。
另外，在本实施方式中，虽然在形成栅极绝缘层146之后进行第二热处理，但是第二热处理的时序不限定于此。例如，也可以在形成栅电极之后进行第二热处理。另外，既可以在第一热处理之后连续地进行第二热处理，也可以将第一热处理中用作第二热处理，或在第二热处理中用作第一热处理。
如上述那样，通过应用第一热处理和第二热处理中的至少一个，可以使氧化物半导体层144尽量不包含其主要成分以外的杂质而高纯度化。
接着，在栅极绝缘层146上形成栅电极148a（参照图4B）。
通过在栅极绝缘层146上形成导电层之后，对该导电层进行选择性的蚀刻，可以形成栅电极148a。成为栅电极148a的导电层可以利用以溅射法为典型的PVD法或等离子体CVD法等的CVD法而形成。其详细内容与形成源电极142a或漏电极142b等的情况相同而可以参照这些记载内容。注意，虽然在此采用栅电极148a的一部分与源电极142a及漏电极142b重叠的结构，所公开的发明不局限于此。也可以采用栅电极148a的端部和源电极142a的端部接触的结构以及栅电极148a的端部和漏电极142b的端部重叠的结构。
接着，覆盖栅极绝缘层146、栅电极148a等地形成绝缘层150及绝缘层152（参照图4C）。绝缘层150及绝缘层152可以利用PVD法或CVD法等形成。另外，绝缘层150及绝缘层152可以使用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝等的无机绝缘材料的材料形成。
注意，作为绝缘层150、绝缘层152，优选使用介电常数低的材料、介电常数低的结构（多孔结构等）。通过降低绝缘层150及绝缘层152的介电常数，可以减少产生在布线和电极等之间的电容，来谋求工作的高速化。
另外，在本实施方式中，虽然采用绝缘层150和绝缘层152的叠层结构，但是所公开的发明的一个方式不限定于此。既可以采用单层结构也可以采用三层以上的叠层结构。另外，也可以不设置绝缘层。
另外，优选将上述绝缘层152的表面形成为平坦。这是由于：通过将绝缘层152的表面形成为平坦，当将半导体装置微型化等时，也可以顺利地在绝缘层152上形成电极或布线等。另外，可以利用CMP（化学机械抛光）等方法进行绝缘层152的平坦化。
通过上述步骤，完成使用被高纯度化的氧化物半导体层144的晶体管162（参照图4C）。
另外，也可以在进行上述工序之后，形成各种布线及电极等。可以通过所谓的镶嵌法、双镶嵌法（dual damascene method）等的方法形成布线及电极。
如上所述，也可以在均方根（RMS）粗糙度为1nm以下（优选为0.5nm以下）的极平坦的区域中，设置晶体管162的沟道形成区。由此，在晶体管162微型化的情况下，也可以防止短沟道效应等的不良来获得具有良好的特性的晶体管162。
此外，在本实施方式所示的晶体管162中，由于氧化物半导体层144高纯度化，所以其氢浓度为5′1019原子/cm3以下，优选为5′1018原子/cm3以下，更优选为5′1017原子/cm3以下。另外，氧化物半导体层144的起因于氢等的供体的载流子密度充分地小于通常的硅片中的载流子密度（1′1014/cm3左右）（例如，低于1′1012/cm3，更优选为低于1.45′1010/cm3）。而且，晶体管162的截止电流也充分地变小。例如，晶体管162的室温（25℃）下的截止电流（这里，每单位沟道宽度（1mm）的值）成为100zA（1zA（仄普托安培）为1′10-21A）以下，优选为10zA以下。另外，当采用上述结构时，在理论上可以将晶体管的截止电流设定为1×10-24A/μm至1×10-30A/μm。
像这样，通过使用高纯度化且本征化的氧化物半导体层144，可以容易充分地减少晶体管的截止电流。
再者，通过将布线111的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以防止布线111和源电极142a的接触面积减小，从而可以减少布线111和源电极142a之间的接触电阻。由此，可以减少电连接到下层的布线111的晶体管162的发热量、功耗，从而可以一边减少晶体管的功耗，一边实现布线和晶体管的叠层结构。因此，通过使用上述微型化的晶体管和布线形成叠层结构，可以维持良好的晶体管特性，并谋求半导体装置的三维高集成化。
如上所述，本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式2
在本实施方式中，参照图5A至8C对根据所公开的发明的另一个方式的半导体装置的结构及其制造方法进行说明。
〈半导体装置的结构例〉
图5A至5C是半导体装置的结构的一例。图5A示出半导体装置的截面，图5B示出半导体装置的平面，图5C示出半导体装置的电路结构。注意，在下述实施方式中详细地描述该半导体装置的工作的详细内容，所以在本实施方式中，主要描述半导体装置的结构。另外，图5A至5C所示的半导体装置是具有规定的功能的半导体装置的一例，而并未示出所公开的发明的半导体装置的所有部分。根据所公开的发明的半导体装置也可以适当地改变电极的连接关系等，并具有其他功能。
图5A相当于沿着图5B的A1-A2及B1-B2中的截面。图5A及图5B所示的半导体装置，除了上述实施方式所说明的晶体管162之外，还包括晶体管162的下部的晶体管160及电容器164。注意，虽然在上述实施方式中，采用了在图1A中布线111和源电极142a电连接的结构，但是在本实施方式中采用晶体管160的栅电极110和晶体管162的源电极142a电连接的结构。
在此，晶体管162的半导体材料和晶体管160的半导体材料优选为不同。例如，晶体管162的半导体材料可以为氧化物半导体，而晶体管160的半导体材料可以为氧化物半导体之外的半导体材料（硅等）。使用氧化物半导体的晶体管由于其特性可以长时间地保持电荷。另一方面，使用氧化物半导体之外的材料的晶体管容易进行高速工作。
图5A至5C所示的晶体管160包括：设置在包含半导体材料（例如，硅等）的衬底100中的沟道形成区116；夹着沟道形成区116而设置的杂质区120；与杂质区120接触的金属化合物区124；设置在沟道形成区116上的栅极绝缘层108；以及设置在栅极绝缘层108上的栅电极110。注意，为方便起见，在附图中未示出源电极及漏电极的晶体管也称为晶体管。此外，在此情况下，为了说明晶体管的连接关系，有时包括源区、漏区而表示为源电极、漏电极。也就是说，在本说明书中，源电极的记载会包括源区，漏电极的记载会包括漏区。
另外，在衬底100上以围绕晶体管160的方式设置有元件隔离绝缘层106，并且以覆盖晶体管160的方式设置有绝缘层130。另外，为了实现高集成化，如图5A至5C所示，优选采用晶体管160不包括侧壁绝缘层的结构。另一方面，在重视晶体管160的特性的情况下，也可以在栅电极110的侧面设置侧壁绝缘层，并设置包括杂质浓度不同的区域的杂质区120。
绝缘层130以使栅电极110的顶面的至少一部分露出的方式形成在晶体管160，栅电极110的顶面的一部分的位置高于绝缘层130的表面的一部分的位置，且从绝缘层130露出的区域中的栅电极110与源电极142a（有时为漏电极）电连接。在此，绝缘层130的表面的一部分和栅电极110的顶面的一部分具有良好的平坦性。绝缘层130的表面的一部分的均方根（RMS）粗糙度优选为1nm以下。此外，栅电极110的顶面的一部分的均方根（RMS）粗糙度优选为2nm以下。注意，在本说明书中，栅电极110的顶面的一部分是指栅电极110的顶面的与层形成表面平行的区域。
再者，栅电极110的顶面的一部分和绝缘层130的表面的一部分之间的高低差优选为栅极绝缘层146的厚度的0.1倍至5倍。
图5A至5C中的晶体管162的结构与上述实施方式中的晶体管162的结构相同。但是，在本实施方式中，设置晶体管160的栅电极110代替布线111，且晶体管162的源电极142a（有时为漏电极）和晶体管160的栅电极110连接。
如上述实施方式所示，通过在均方根（RMS）粗糙度为1nm以下的极平坦的区域中设置晶体管162的沟道形成区，在使晶体管162微型化的情况下，也可以防止短沟道效应等的不良来提供具有良好的特性的晶体管162。
由于通过采用上述结构，且将栅电极110的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以防止栅电极110和源电极142a的接触面积减小，因此可以减少栅电极110和源电极142a之间的接触电阻。再者，因为栅电极110的顶面的一部分具有良好的平坦性，所以栅电极110和源电极142a之间的贴附性变良好，而进一步可以减少接触电阻。由此，可以减少栅电极110和源电极142a电连接的晶体管162的发热量和功耗。
此外，通过利用CMP处理等使栅电极110的顶面的一部分露出，可以对栅电极110的顶面的端部进行抛光来将栅电极110的顶面的端部形成为平滑的形状。更优选的是，可以使从绝缘层130的表面至突出的栅电极110的上端部具有平滑的弯曲的形状。在以其上端部从绝缘层130突出的方式设置的栅电极110的结构中，通过设置这种平滑的弯曲形状，可以使栅电极110和源电极142a紧密贴附。由此，可以进一步减少栅电极110和源电极142a之间的接触电阻。此外，在使源电极142a的厚度减薄时，也可以防止在与栅电极110的交叉点产生断开。
图5A至5C中的电容器164包括源电极142a（有时为漏电极）、氧化物半导体层144、栅极绝缘层146和电极148b。换言之，源电极142a用作电容器164的一个电极，电极148b用作电容器164的另一个电极。此外，通过与晶体管162中的栅电极148a同样的工序形成电极148b。
另外，在图5A至5C所示的电容器164中，通过层叠氧化物半导体层144和栅极绝缘层146，可以充分确保源电极142a和电极148b之间的绝缘性。当然，为了确保充分的电容，也可以采用具有不包括氧化物半导体层144的结构的电容器164。此外，当不需要电容时，也可以采用不设置电容器164的结构。
在本实施方式中，将晶体管162及电容器164设置为与晶体管160重叠。通过采用这种平面布局，可以实现高集成化。例如，可以将最小加工尺寸设定为F，而将上述半导体装置所占有的面积设定为15F2至25F2。
另外，所公开的发明的半导体装置的结构不局限于图5A至5C所示的结构。所公开的发明的一个方式的技术思想在于形成使用氧化物半导体和氧化物半导体之外的材料的叠层结构。因此，可以适当地改变电极的连接关系等的详细内容。
此外，虽然图5A至5C所示的半导体装置采用将源电极142a及漏电极142b埋入在包括绝缘层143a的绝缘层中的结构，但是，例如也可以如图6A至6C所示那样地采用如下结构：不将源电极142a及漏电极142b埋入在绝缘层中而将其形成在绝缘层130上。在此，图6A示出半导体装置的截面，图6B示出半导体装置的平面，图6C示出半导体装置的电路结构。此外，对图6A至6C所示的半导体装置与图5A至5C所示的半导体装置的彼此共同的部分使用同一符号。
图6A至6C所示的半导体装置具有与图5A至5C所示的半导体装置大致相同的结构。晶体管162包括：形成在绝缘层130上的氧化物半导体层144；与氧化物半导体层144电连接的源电极142a及漏电极142b；与氧化物半导体层144重叠地设置的栅电极148a；以及设置在氧化物半导体层144和栅电极148a之间的栅极绝缘层146。此外，也可以在晶体管162上覆盖栅极绝缘层146、栅电极148a等地形成绝缘层150及绝缘层152。绝缘层130以使晶体管160的栅电极110的顶面的至少一部分露出的方式形成在晶体管160上，栅电极110的顶面的一部分的位置高于绝缘层130的表面的一部分的位置，且栅电极110在从绝缘层130露出的区域中与源电极142a或漏电极142b电连接。此外，图6A至6C所示的半导体装置的晶体管160及电容器164也具有与图5A至5C所示的半导体装置大致相同的结构。
但是，由于在图6A至6C所示的半导体装置中，氧化物半导体层144形成在绝缘层130上并与其接触，因此将绝缘层130的表面的一部分（特别是指与层形成表面平行的区域）的与氧化物半导体层144接触的区域的均方根（RMS）粗糙度优选设定为1nm以下。
另外，如图6A至6C所示，在晶体管162中，也可以将源电极142a及漏电极142b形成为渐窄形状。在此，例如可以将锥角设定为30°以上且60°以下。另外，“锥角”是指当从垂直于其截面（垂直于绝缘层130的表面的面）的方向观察具有渐窄形状的层（例如，源电极142a或漏电极142b）时，由该层的侧面与底面形成的倾斜角。
〈半导体装置的制造方法〉
接着，参照图7A至7D以及图8A至8C说明上述半导体装置的制造方法的一例。另外，图7A至7D以及图8A至8C相当于沿着图5B的A1-A2以及B1-B2的截面。此外，由于晶体管162的制造方法与上述实施方式同样，因此在此主要说明晶体管160的制造方法。
首先，准备包含半导体材料的衬底100（参照图7A）。作为包含半导体材料的衬底100，可以使用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等。这里，示出作为包含半导体材料的衬底100使用单晶硅衬底时的一例。注意，一般来说，“SOI衬底”是指具有在绝缘表面上设置有硅半导体层的结构的衬底，但是在本说明书等中，SOI衬底还包括在绝缘表面上设置有由硅以外的材料构成的半导体层的结构的衬底。换言之，“SOI衬底”所具有的半导体层不局限于硅半导体层。另外，SOI衬底还包括在玻璃衬底等绝缘衬底上隔着绝缘层设置有半导体层的衬底。
特别是，当作为包含半导体材料的衬底100，使用硅等的单晶半导体衬底时，可以使半导体装置的读出操作高速化，所以是优选的。
另外，为了控制晶体管的阈值电压，也可以对在后面成为晶体管160的沟道形成区116的区域添加杂质元素。在此，添加赋予导电性的杂质元素以晶体管160的阈值电压成为正。当半导体材料为硅时，作为该赋予导电性的杂质，例如有硼、铝、镓等。另外，在添加杂质元素之后进行加热处理，来谋求杂质元素的活性化、在添加杂质元素时产生的缺陷的改善等。
接着，在衬底100上形成保护层102，该保护层102成为用来形成元件隔离绝缘层的掩模（参照图7A）。作为保护层102，例如可以使用以氧化硅、氮化硅、氧氮化硅等为材料的绝缘层。
接着，将上述保护层102用作掩模来进行蚀刻，来去除不被保护层102覆盖的区域（露出的区域）的衬底100的一部分。由此，形成与其他半导体区隔离的半导体区104（参照图7B）。作为该蚀刻，优选使用干蚀刻，但是也可以使用湿蚀刻。可以根据被蚀刻材料适当地选择蚀刻气体和蚀刻剂。
接着，通过覆盖半导体区104地形成绝缘层，并且选择性地去除与半导体区104重叠的区域的绝缘层，形成元件隔离绝缘层106（参照图7C）。该绝缘层使用氧化硅、氮化硅、氧氮化硅等形成。作为绝缘层的去除方法，有CMP（化学机械抛光）处理等抛光处理或蚀刻处理等，可以使用任何方法。另外，在形成半导体区104之后，或者，在形成元件隔离绝缘层106之后，去除上述保护层102。
接着，在半导体区104的表面上形成绝缘层，并在该绝缘层上形成包含导电材料的层。
绝缘层在后面成为栅极绝缘层，例如可以通过半导体区104表面的热处理（热氧化处理、热氮化处理等）形成。也可以应用高密度等离子体处理代替热处理。高密度等离子体处理例如可以使用He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、氢等的混合气体来进行。当然，也可以使用CVD法、溅射法等来形成绝缘层。该绝缘层优选采用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪（HfSixOy（x>0、y>0））、添加有氮的硅酸铪（HfSixOy（x>0、y>0））、添加有氮的铝酸铪（HfAlxOy（x>0、y>0））等的单层结构或叠层结构。例如可以将绝缘层的厚度设定为1nm以上且100nm以下，优选为10nm以上且50nm以下。
包含导电材料的层可以使用铝、铜、钛、钽、钨等的金属材料而形成。另外，也可以通过使用如多晶硅等的半导体材料形成包含导电材料的层。对形成方法也没有特别的限制，可以使用蒸镀法、CVD法、溅射法、旋涂法等的各种成膜方法。注意，在本实施方式中示出使用金属材料形成包含导电材料的层的情况的一例。
然后，通过选择性地蚀刻绝缘层和包含导电材料的层，形成栅极绝缘层108和栅电极110（参照图7C）。
接着，对半导体区104添加磷（P）、砷（As）等形成沟道形成区116及杂质区120（参照图7D）。注意，这里，虽然添加磷或砷以形成n沟道晶体管，但是在形成p沟道晶体管时添加硼（B）或铝（Al）等的杂质元素，即可。在此，虽然可以适当地设定所添加的杂质的浓度，但是在进行半导体元件的高微型化时优选提高其浓度。
另外，也可以在栅电极110的周围形成侧壁绝缘层，来形成其中添加有浓度不同的杂质元素的杂质区。
接着，覆盖栅电极110、杂质区120等地形成金属层122（参照图8A）。该金属层122可以使用真空蒸镀法、溅射法或旋涂法等的各种成膜方法形成。优选使用能够通过与构成半导体区104的半导体材料起反应而成为低电阻的金属化合物的金属材料形成金属层122。作为上述金属材料，例如有钛、钽、钨、镍、钴、铂等。
接着，进行热处理来使上述金属层122与半导体材料起反应。由此，形成接触杂质区120的金属化合物区124（参照图8A）。另外，在使用多晶硅等作为栅电极110的情况下，还在栅电极110与金属层122接触的部分中形成金属化合物区。
作为上述热处理，例如可以使用照射闪光灯的热处理。当然，也可以使用其他热处理方法，但是为了提高形成金属化合物时的化学反应的控制性，优选使用可以在极短的时间内进行热处理的方法。另外，上述金属化合物区由金属材料与半导体材料之间的反应而形成，该金属化合物区的导电性充分得到提高。通过形成该金属化合物区，可以充分降低电阻，并可以提高元件特性。另外，在形成金属化合物区124之后，去除金属层122。
接着，覆盖通过上述工序形成的各结构地形成绝缘层130（参照图8B）。因为绝缘层130可以采用与上述实施方式同样的材料、结构形成，所以对于其详细内容，可以参照上述实施方式。
通过上述工序，形成使用包含半导体材料的衬底100的晶体管160（参照图8B）。这种晶体管160具有能够进行高速工作的特征。因此，通过作为读出用晶体管使用该晶体管，可以高速地进行信息的读出。
接着，对绝缘层130的表面进行平坦化处理，来形成其一部分具有均方根（RMS）粗糙度为1nm以下的表面的绝缘层130，且使栅电极110的顶面的至少一部分露出并将该栅电极110的顶面的一部分形成在高于该绝缘层130的表面的一部分的位置（参照图8C）。作为绝缘层130的平坦化处理，进行化学机械抛光（Chemical Mechanical Polishing：CMP）处理。另外，因为可以采用与上述实施方式同样的方法进行CMP处理，对于其详细内容，可以参照上述实施方式。
通过进行上述CMP处理，优选将绝缘层130的表面的至少一部分的均方根（RMS）粗糙度设定为1nm以下。此外，栅电极110的顶面的一部分的均方根（RMS）粗糙度优选为2nm以下。
此时，使绝缘层130的表面平坦化，并使栅电极110的顶面的至少一部分露出，并且将栅电极110的顶面的一部分形成在高于绝缘层130的表面的一部的位置。栅电极110的顶面的一部分和绝缘层130的表面的一部分之间的高低差优选为栅极绝缘层146的厚度的0.1倍至5倍。
此外，通过利用CMP处理使栅电极110的顶面的一部分露出，可以对栅电极110的顶面的端部进行抛光来将栅电极110的顶面的端部形成为平滑的形状。更优选的是，可以使从绝缘层130的表面至突出的栅电极110的上端部具有平滑的曲线的形状。在以其上端部从绝缘层130突出的方式设置的栅电极110的结构中，通过设置这种平滑的曲线形状，可以使栅电极110和源电极142a紧密贴附。由此，可以进一步减少栅电极110和源电极142a之间的接触电阻。此外，在使源电极142a的厚度减薄时，也可以防止在与栅电极110的交叉点产生断开。
另外，在上述各工序的前后还可以包括形成电极、布线、半导体层、绝缘层等的工序。例如，也可以通过使用由绝缘层和导电层的叠层结构构成的多层布线结构作为布线的结构，来提供高集成化的半导体装置。
在后续工序中，可以采用与参照图3C至图3E以及图4A至4C在上述实施方式中说明的方法同样的方法制造晶体管162。由此，对于其详细内容，可以参照上述实施方式。此外，可以当形成图4B所说明的栅电极148a时，以与源电极142a重叠的方式形成电极148b制造电容器164。
如上所述，也可以在均方根（RMS）粗糙度为1nm以下（优选为0.5nm以下）的极平坦的区域中，设置晶体管162的沟道形成区。由此，在晶体管162微型化的情况下也可以防止短沟道效应等的不良，而获得具有良好的特性的晶体管162。
再者，通过将栅电极110的顶面的一部分形成在高于绝缘层130的表面的一部分的位置，可以防止栅电极110和源电极142a的接触面积减小，从而可以减少栅电极110和源电极142a之间的接触电阻。由此，可以减少与晶体管160电连接的晶体管162的发热量及功耗，从而可以一边减少晶体管的发热量、功耗，一边实现晶体管的叠层结构。因此，通过形成上述微型化的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求半导体装置的三维高集成化。
如上所述，本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式3
在本实施方式中，参照图9A至9C说明根据所公开的发明的一个方式的半导体装置的应用例。这里，说明存储装置的一例。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有时附上“OS”的符号。
在图9A所示的能够用作存储装置的半导体装置中，第一布线（1st Line）与晶体管1000的源电极电连接，第二布线（2nd Line）与晶体管1000的漏电极电连接。此外，晶体管1000的栅电极及晶体管1010的源电极及漏电极中的一个和电容器1020的电极中的一个电连接，第三布线（3rd Line）和晶体管1010的源电极及漏电极中的另一个电连接，第四布线（4th Line）和晶体管1010的栅电极电连接。而且，第五布线（5th Line）和电容器1020的电极中的另一个电连接。
在此，将上述使用氧化物半导体的晶体管应用于晶体管1010。在此，作为使用氧化物半导体的晶体管，例如可以使用上述实施方式所示的晶体管。上述使用氧化物半导体的晶体管具有截止电流极小的特征。因此，通过使晶体管1010成为截止状态，可以极长时间地保持晶体管1000的栅电极的电位。再者，通过使用上述实施方式所示的晶体管，可以抑制晶体管1010的短沟道效应，且实现微型化。再者，通过具有电容器1020，容易保持施加到晶体管1000的栅电极的电荷，另外，也容易读出所保持的信息。在此，作为电容器1020，例如可以使用上述实施方式所示的电容器。
此外，作为晶体管1000，应用使用氧化物半导体之外的半导体材料的晶体管。作为氧化物半导体之外的半导体材料，例如可以使用硅、锗、硅锗、碳化硅、镓砷等，并且，优选使用单晶半导体。除此之外，也可以使用有机半导体材料等。这种使用半导体材料的晶体管容易进行高速工作。在此，作为使用氧化物半导体之外的半导体材料的晶体管，例如可以使用上述实施方式所示的晶体管。
在此，通过以上述实施方式所示的结构使晶体管1000的栅电极和晶体管1010的源电极（有时为漏电极）电连接，可以减少与晶体管1000电连接的晶体管1010的发热量、功耗。从而，降低晶体管的发热量、功耗且实现晶体管的叠层结构。因此，通过形成上述微型化了的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求半导体装置的三维高集成化。
另外，如图9C所示，也可以采用不设置电容器1020的结构。
在图9A所示的半导体装置中，通过发挥可以保持晶体管1000的栅电极的电位的特征，如下所述那样可以进行信息写入、保持和读出。
首先，说明信息的写入及保持。首先，将第四布线的电位设定为使晶体管1010成为导通状态的电位，来使晶体管1010成为导通状态。由此，将第三布线的电位施加到晶体管1000的栅电极和电容器1020。就是说，将规定的电荷施加到晶体管1000的栅电极（写入）。这里，施加两个不同的电位的电荷（以下，将施加低电位的电荷称为电荷QL，而将施加高电位的电荷称为电荷QH）中的任何一种被施加。另外，也可以应用施加三个或三个以上不同的电位的电荷来提高存储容量。然后，通过将第四布线的电位设定为使晶体管1010成为截止状态的电位，使晶体管1010成为截止状态，而保持施加到晶体管1000的栅电极的电荷（保持）。
因为晶体管1010的截止电流极为小，所以晶体管1000的栅电极的电荷被长时间地保持。
其次，说明信息的读出。当在对第一布线施加规定的电位（定电位）的状态下，对第五布线施加适当的电位（读出电位）时，根据保持在晶体管1000的栅电极中的电荷量，第二布线具有不同的电位。一般来说，这原因是：在晶体管1000为n沟道型时，对晶体管1000的栅电极施加了QH的情况下的外观上的阈值Vth_H低于对晶体管1000的栅电极施加了QL的情况下的外观上的阈值Vth_L。在此，外观上的阈值电压是指为了使晶体管1000成为“导通状态”所需要的第五布线的电位。从而，通过将第五布线的电位设定为Vth_H和Vth_L的中间电位V0，可以辨别对晶体管1000的栅电极施加的电荷。例如，在写入时施加了QH的情况下，在第五布线的电位成为V0（>Vth_H）时，晶体管1000成为“导通状态”。在施加了QL的情况下，即使在第五布线的电位成为V0（<Vth_L）时，晶体管1000也保持“截止状态”。因此，根据第二布线的电位可以读出所保持的信息。
另外，当将存储器单元配置为阵列状而使用时，只需要读出所希望的存储器单元的信息。像这样，当读出规定的存储器单元的信息，而不读出除此以外的存储器单元的信息时，只要对读出对象以外的存储器单元的第五布线施加无论栅电极的状态如何都使晶体管1000成为“截止状态”的电位，即小于Vth_H的电位，即可。或者，只要对第五布线施加无论栅电极的状态如何都使晶体管1000成为“导通状态”的电位，即大于Vth_L的电位，即可。
第三，说明信息的重写。与上述信息的写入及保持同样地进行信息的重写。也即是说，将第四布线的电位设定为使晶体管1010成为导通状态的电位，使晶体管1010成为导通状态。由此，对晶体管1000的栅电极和电容器1020施加第三布线的电位（有关新的信息的电位）。然后，通过将第四布线的电位设定为使晶体管1010成为截止状态的电位，使晶体管1010成为截止状态，而使晶体管1000的栅电极成为施加有有关新的信息的电荷的状态。
如上所述，根据所公开的发明的半导体装置可以通过再次写入信息而直接重写信息。由此，不需要闪速存储器等所需要的利用高电压从浮动栅极抽出电荷的工作，而可以抑制起因于擦除工作的工作速度的降低。就是说，实现半导体装置的高速工作。
注意，晶体管1010的源电极或漏电极与晶体管1000的栅电极电连接，从而起到与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极同等的作用。由此，有时将附图中的晶体管1010的源电极或漏电极与晶体管1000的栅电极电连接的部分称为浮动栅极部FG。当晶体管1010处于截止状态时，可以认为该浮动栅极部FG被埋设在绝缘体中，在浮动栅极部FG中保持有电荷。因为使用氧化物半导体的晶体管1010的截止电流为由硅半导体等形成的晶体管的十万分之一以下，所以可以忽视由晶体管1010的泄漏导致的积聚在浮动栅极部FG中的电荷的消失。就是说，通过利用使用氧化物半导体的晶体管1010，可以实现即使没有电力供给也能够保持信息的非易失性存储装置。
例如，在晶体管1010的室温下的截止电流为10zA（1zA（仄普托安培）为1′10-21A）以下，并且电容器1020的电容值为10fF左右的情况下，可以至少在104秒以上保持数据。另外，当然该保持时间根据晶体管特性或电容值而变动。
另外，在此情况下不存在在现有的浮动栅极型晶体管中被指出的栅极绝缘膜（隧道绝缘膜）的劣化的问题。也就是说，可以消除以往被视为问题的将电子注入到浮动栅极时的栅极绝缘膜的劣化。这意味着在原理上不存在写入次数的限制。另外，也不需要在现有的浮动栅极型晶体管中当写入或擦除数据时所需要的高电压。
图9A所示的半导体装置中的诸如晶体管等的要素，可以被认为是如图9B所示的半导体装置一样包括电阻器及电容器。换言之，可以认为在图9B中，晶体管1000和电容器1020分别包括电阻器和电容器。R1及C1分别是电容器1020的电阻值及电容值，并且，电阻值R1相当于构成电容器1020的绝缘层的电阻值。另外，R2和C2分别为晶体管1000的电阻值和电容值，其中电阻值R2相当于晶体管1000处于导通状态时的栅极绝缘层的电阻值，电容值C2相当于所谓的栅极电容（形成在栅电极与源电极或漏电极之间的电容以及形成在栅电极与沟道形成区之间的电容）的电容值。
当晶体管1010处于截止状态时的源电极与漏电极之间的电阻值（也称为有效电阻）表示为ROS时，在晶体管1010的栅极泄漏充分小的条件下，如果R1及R2满足R1≥ROS、R2≥ROS，则电荷的保持期间（可以说是信息的保持期间）主要取决于晶体管1010的截止电流。
反之，在不满足该条件的情况下，即使晶体管1010的截止电流充分小，也难以充分确保保持期间。这原因是：晶体管1010的截止电流以外的泄漏电流（例如，发生在源电极与栅电极之间的泄漏电流等）大。由此，可以说本实施方式所公开的半导体装置优选满足上述关系。
另一方面，C1和C2优选满足C1≥C2的关系。这原因是：通过使C1较为大，当利用第五布线控制浮动栅极部FG的电位时，可以将第五布线的电位高效地施加到浮动栅极部FG，从而可以减小施加到第五布线的电位之间（例如，读出电位和非读出电位）的电位差。
通过满足上述关系，可以实现更优选的半导体装置。另外，R1及R2由晶体管1000的栅极绝缘层或电容器1020的绝缘层控制。C1和C2也是同样的。因此，优选适当地设定栅极绝缘层的材料或厚度等，而满足上述关系。
在本实施方式所示的半导体装置中，浮动栅极部FG起到与闪速存储器等的浮动栅极型晶体管的浮动栅极相等的作用，但是，本实施方式的浮动栅极部FG具有与闪速存储器等的浮动栅极本质上不同的特征。因为在闪速存储器中施加到控制栅极的电压高，所以为了防止其电位影响到相邻的单元的浮动栅极，需要保持各单元之间的一定程度的间隔。这是阻碍半导体装置的高集成化的主要原因之一。并且，该主要原因起因于通过施加高电场来发生隧道电流的闪速存储器的根本原理。
另外，由闪速存储器的上述原理导致绝缘膜的退化的进展，而还导致重写次数的界限（104至105次左右）的另一问题。
根据所公开的发明的半导体装置通过使用氧化物半导体的晶体管的开关而工作，并且，不使用如上所述的利用隧道电流的电荷注入的原理。就是说，不需要如闪速存储器那样的用来注入电荷的高电场。由此，因为不需要考虑控制栅极带给相邻的单元的高电场的影响，所以容易实现高集成化。
另外，因为不利用由隧道电流而引起的电荷的注入，所以不存在存储器单元的退化的原因。就是说，与闪速存储器相比，具有高耐久性及可靠性。
此外，不需要高电场及大型外围电路（升压电路等）的一点也优越于闪速存储器。
注意，在使构成电容器1020的绝缘层的相对介电常数er1和构成晶体管1000的绝缘层的相对介电常数er2为不同的情况下，容易使构成电容器1020的绝缘层的面积S1和在晶体管160中构成栅极电容的绝缘层的面积S2满足2×S2≥S1（优选的是，S2≥S1），且实现C1≥C2。就是说，容易使构成电容器1020的绝缘层的面积小，且实现C1≥C2。具体而言，例如，在构成电容器1020的绝缘层中，采用使用氧化铪等的高k材料构成的膜，或者使用氧化铪等的高k材料构成的膜和使用氧化物半导体构成的膜的叠层结构来可以使er1成为10以上，优选为15以上，并且，在构成栅极电容的绝缘层中，采用氧化硅，来可以实现er2=3至4。
通过采用这种结构的组合，可以使根据所公开的发明的半导体装置进一步高集成化。
另外，在上述描述中使用以电子为多数载流子的n沟道晶体管，但是当然可以代之使用以空穴为多数载流子的p沟道晶体管。
如上所述，根据所公开的发明的一个方式的半导体装置具有一种非易失性存储器单元，该非易失性存储器单元包括截止状态下的源极与漏极之间的泄漏电流（截止电流）少的写入用晶体管、使用与该写入用晶体管不同的半导体材料的读出用晶体管及电容器。
虽然在通常的硅半导体中，难以在使用时的温度（例如，25℃）下将泄漏电流（截止电流）减低到100zA（1×10-19A）左右以下，但是在以适当的条件加工氧化物半导体而得到的晶体管中可以实现上述特性。由此，作为写入用晶体管，优选使用包括氧化物半导体的晶体管。
再者，因为在使用氧化物半导体的晶体管中亚阈值摆动（S值）小，所以即使迁移率较低，也可以使开关速度足够快。因此，通过将该晶体管用于写入用晶体管，可以使施加到浮动栅极部FG的写入脉冲的上升极为陡峭。另外，因为截止电流小，所以可以减少使浮动栅极部FG保持的电荷量。就是说，通过将使用氧化物半导体的晶体管用作写入用晶体管，可以高速进行信息的重写。
虽然读出用晶体管没有对截止电流的限制，但是优选使用进行高速工作的晶体管，以提高读出速度。例如，作为读出用晶体管，优选使用开关速度为1纳秒以下的晶体管。
像这样，通过将使用氧化物半导体的晶体管用作写入用晶体管，并使用氧化物半导体之外的半导体材料的晶体管用作读出用晶体管，可以实现能够用作存储装置的半导体装置，其中可以长时间地保持信息，且高速地进行信息读出。
再者，通过作为写入用晶体管，使用上述实施方式所示的晶体管，可以抑制写入用晶体管的短沟道效应，且实现微型化。由此，可以谋求能够用作存储装置的半导体装置的高集成化。
而且，通过以上述实施方式所示的结构使读出用晶体管的栅电极和写入用晶体管的源电极电连接，可以减少与读出用晶体管电连接的写入用晶体管的发热量、功耗。从而，可以减少晶体管的发热量、功耗且实现晶体管的叠层结构。因此，通过形成上述微型化的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求半导体装置的三维高集成化。
如上所述，本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式4
在本实施方式中，参照图10A和10B以及图11A至11C说明根据所公开的发明的一个方式的半导体装置的应用例。这里，说明存储装置的一例。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有时附上“OS”的符号。
图10A及10B是使用多个图9A所示的半导体装置（以下也表示为存储器单元1050）来形成的能够用作存储装置的半导体装置的电路图。图10A是存储器单元1050串联连接的所谓NAND半导体装置的电路图。图10B是存储器单元1050并联连接的所谓NOR半导体装置的电路图。
图10A所示的半导体装置具有源极线SL、位线BL、第一信号线S1、多个第二信号线S2、多个字线WL、多个存储器单元1050。图10A示出具有一个源极线SL及一个位线BL的结构，但是不局限于此而还可以采用具有多个源极线SL及多个位线BL的结构。
在各存储器单元1050中，晶体管1000的栅电极、晶体管1010的源电极及漏电极中的一个与电容器1020的电极中的一个电连接。另外，第一信号线S1与晶体管1010的源电极和漏电极中的另一个电连接，第二信号线S2与晶体管1010的栅电极电连接。而且，字线WL与电容器1020的电极中的另一个电连接。
另外，存储器单元1050所具有的晶体管1000的源电极与相邻的存储器单元1050的晶体管1000的漏电极电连接，存储器单元1050所具有的晶体管1000的漏电极与相邻的存储器单元1050的晶体管1000的源电极电连接。但是，串联连接的多个存储器单元中的设置在一个端部的存储器单元1050所具有的晶体管1000的漏电极与位线电连接。另外，串联连接的多个存储器单元中的设置在另一个端部的存储器单元1050所具有的晶体管1000的源电极与源极线电连接。
在图10A所示的半导体装置中，按每个行进行写入操作及读出操作。使用如下方法进行写入操作：对进行写入的行的第二信号线S2施加使晶体管1010成为导通状态的电位，使进行写入的行的晶体管1010成为导通状态。由此，对所指定的行的晶体管1000的栅电极施加第一信号线S1的电位，而对该栅电极施加规定的电荷。像这样，可以将数据写入到指定的行的存储器单元。
另外，使用如下方法进行读出操作：首先，通过无论施加到晶体管1000的栅电极的电荷如何，对进行读出的行以外的字线WL使晶体管1000成为导通状态的电位，使进行读出的行以外的晶体管1000成为导通状态。然后，对进行读出的行的字线WL施加根据晶体管1000的栅电极所具有的电荷选择晶体管1000的导通状态或截止状态的电位（读出电位）。然后，对源极线SL施加定电位，使与位线BL连接的读出电路（未图示）成为工作状态。这里，因为源极线SL-位线BL之间的多个晶体管1000除了进行读出的行以外都处于导通状态，所以源极线SL-位线BL之间的导电率取决于进行读出的行的晶体管1000的状态（导通状态或截止状态）。因为晶体管的导电率根据进行读出的行的晶体管1000的栅电极所具有的电荷而不同，所以位线BL的电位相应地取不同的数值。通过由读出电路读出位线的电位，可以从指定的行的存储器单元读出信息。
图10B所示的半导体装置具有多个源极线SL、多个位线BL、多个第一信号线S1、多个第二信号线S2、多个字线WL以及多个存储器单元1050。各晶体管1000的栅电极、晶体管1010的源电极及漏电极中的一个与电容器1020的电极中的一个电连接。另外，源极线SL与晶体管1000的源电极电连接，位线BL与晶体管1000的漏电极电连接。另外，第一信号线S1与晶体管1010的源电极和漏电极中的另一个电连接，第二信号线S2与晶体管1010的栅电极电连接。再者，字线WL与电容器1020的电极中的另一个电连接。
在图10B所示的半导体装置中，按每个行进行写入操作及读出操作。使用与上述图10A所示的半导体装置同样的方法进行写入操作。使用如下方法进行读出操作：首先，通过无论施加到晶体管1000的栅电极的电荷如何，对进行读出的行以外的字线WL施加晶体管1000成为截止状态的电位，使进行读出的行以外的晶体管1000成为截止状态。然后，对进行读出的行的字线WL施加根据晶体管1000的栅电极所具有的电荷选择晶体管1000的导通状态或截止状态的电位（读出电位）。然后，对源极线SL施加定电位，使与位线BL连接的读出电路（未图示）成为工作状态。这里，源极线SL-位线BL之间的导电率取决于进行读出的行的晶体管1000的状态（导通状态或截止状态）。就是说，位线BL的电位根据进行读出的行的晶体管1000的栅电极所具有的电荷而取不同的数值。通过由读出电路读出位线的电位，可以从指定的行的存储器单元读出信息。
另外，在上述结构中，使各存储器单元1050保持的信息量为1位，但是，本实施方式所示的半导体装置的结构不局限于此。也可以准备三种以上的施加到晶体管1000的栅电极的电位，来增加各存储器单元1050所保持的信息量。例如，在准备四种施加到晶体管1000的栅电极的电位的情况下，可以使各存储器单元保持2位的信息。
接着，参照图11A至11C说明可以应用于图10A和10B所示的半导体装置等的读出电路的一例。
图11A示出读出电路的概况。该读出电路具有晶体管和读出放大器电路。
当进行读出时，端子A与连接有进行读出的存储器单元的位线连接。另外，对晶体管的栅电极施加偏置电位Vbias，来控制端子A的电位。
存储器单元1050根据所储存的数据而呈现不同的电阻值。具体地说，当所选择的存储器单元1050的晶体管1000处于导通状态时成为低电阻状态，当所选择的存储器单元1050的晶体管1000处于截止状态时成为高电阻状态。
在存储器单元处于高电阻状态的情况下，端子A的电位高于参考电位Vref，读出放大器输出对应于端子A的电位的电位。另一方面，在存储器单元处于低电阻状态的情况下，端子A的电位低于参考电位Vref，读出放大器电路输出对应于端子A的电位的电位。
像这样，通过使用读出电路，可以从存储器单元读出数据。另外，本实施方式所示的读出电路是一例。也可以使用其他电路。此外，读出电路也可以具有预充电电路。也可以采用连接有参照用位线代替参考电位Vref的结构。
图11B示出读出放大器电路的一例的差动读出放大器。差动读出放大器具有输入端子Vin（+）和Vin（-）、以及输出端子Vout，放大Vin（+）与Vin（-）之间的电位差。当Vin（+）的电位高于Vin（-）的电位时，Vout输出High信号，而当Vin（+）的电位低于Vin（-）的电位时，Vout输出Low信号。当将该差动读出放大器用于读出电路时，Vin（+）及Vin（-）中的一个连接到端子A，且对Vin（+）及Vin（-）中的另一个施加参照电位Vref。
图11C示出读出放大器电路的一例的锁存读出放大器。锁存读出放大器具有输入输出端子V1和V2以及控制用信号Sp和Sn的输入端子。首先，将信号Sp设定为High，并将信号Sn设定为Low，来遮断电源电位（Vdd）。然后，对V1和V2分别施加进行比较的电位。然后，通过以信号Sp为Low，以信号Sn为High而供应电源电位（Vdd），当V1的电位高于V2的电位时，V1的输出成为High，V2的输出成为Low，并且当V1的电位低于V2的电位时，V1的输出成为Low，V2的输出成为High。通过利用这种关系，可以放大V1和V2之间的电位差。当将该锁存读出放大器用于读出电路时，V1和V2中的一个通过开关与端子A及输出端子连接，并且，对V1和V2中的另一个施加参考电位Vref。
如上所述的能够用作存储装置的半导体装置通过作为存储器单元的写入用晶体管，使用上述实施方式所示的晶体管，可以抑制该写入用晶体管的短沟道效应，且实现微型化。由此，可以谋求能够用作存储装置的半导体装置的高集成化。
再者，通过以上述实施方式所示的结构使读出用晶体管的栅电极和写入用晶体管的源电极电连接，可以减少与读出用晶体管电连接的写入用晶体管的发热量、功耗。从而，可以减少晶体管的发热量、功耗且实现晶体管的叠层结构。因此，通过形成上述微型化的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求能够用作存储装置的半导体装置的三维高集成化。
本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式5
在本实施方式中，参照图12A至12D说明根据所公开的发明的一个方式的半导体装置的结构。
〈半导体装置的平面结构及电路结构〉
图12A至12C具体地示出构成上述实施方式所示的半导体装置的存储器单元的平面图的一例。此外，图12D示出该存储器单元的电路结构。在图12A至12C中，按制造工序的顺序分为三个阶段示出平面图。
图12A所示的平面图示出晶体管160所具有的金属化合物区124及栅电极110。另外，栅电极110的下方包括沟道形成区、设置在沟道形成区上的栅极绝缘层。此外，围绕晶体管160地设置有元件隔离绝缘层106。
图12B所示的平面图除了图12A所示的部分之外还包括：晶体管162所具有的源电极142a、漏电极142b、氧化物半导体层144及栅电极148a；信号线S1（142b）；信号线S2（148a）；字线WL（148b）；以及电容器164所具有的电极148b。晶体管162所具有的源电极142a及漏电极142b和信号线S1由相同的导电层形成。此外，晶体管162所具有的栅电极148a、电容器164所具有的电极148b、信号线S2、字线WL由相同的导电层形成。另外，在电容器164中，源电极142a用作一个电极，电极148b用作另一个电极。
图12C所示的平面图除了图12B所示的部分之外还包括：位线BL；源极线SL；形成在位线BL和金属化合物区124之间的开口130a；以及形成在源极线SL和金属化合物区124之间的开口130b。
当采用实施方式2所示的制造方法时，沿着图12C的C1-C2及D1-D2的截面结构可以参照图5A。
图12D示出对应于图12A至12C所示的存储器单元的平面图的电路结构。图12D所示的存储器单元包括位线（BL）、第一信号线（S1）、源极线（SL）、字线（WL）、第二信号线（S2）。
可以通过CMP工序使形成源电极及漏电极的导电层平坦化。在进行CMP处理时，因为表面状态（表面的平坦性）很少受到导电层的厚度的影响，所以可以适当地选择导电层的厚度。例如，通过增大厚度（例如，150nm至500nm），可以降低导电层的电阻，从而可以将导电层用作布线。
注意，当不对形成源电极及漏电极的导电层进行CMP处理时，为了在该导电层上覆盖性高地形成氧化物半导体层可以考虑将该导电层形成为渐窄形状，且使导电层的厚度减薄的结构。但是，在此情况下，导电层的电阻高，所以导电层不适合于用作布线。此外，渐窄形状的源电极及漏电极阻碍晶体管162的微型化。另一方面，根据本发明的一个方式的半导体装置的制造方法，通过采用CMP工序进行形成源电极及漏电极的导电层的平坦化，不需要将晶体管162的源电极或漏电极形成为渐窄形状，并且也可以增大厚度。因此，可以有效地使晶体管162微型化，且通过增大导电层厚度，可以缩小布线电阻。
此外，图12A至12C所示的平面图是将形成源电极142a的导电层还用作第一信号线（S1）的例子。通过采用这种结构，与作为第一信号线使用其他导电层的情况相比，不需要用来使源电极或漏电极与第一信号线（S1）连接的开口，且可以缩小存储器单元面积。此外，通过使用不同的导电层形成第一信号线（S1）和位线（BL）可以重叠这些布线，从而可以缩小面积。因此，通过采用这样平面布局，可以实现半导体装置的高集成化。
如上所述，本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式6
在本实施方式中，参照图13说明根据所公开的发明的一个方式的半导体装置的应用例。在此，说明中央处理器（CPU）。
图13示出CPU的框图的一例。图13所示的CPU 1101包括时序控制电路1102、指令译码器1103、寄存器阵列1104、地址逻辑与缓冲电路1105、数据总线接口1106、ALU（Arithmetic logic unit：算术逻辑单元）1107、指令寄存器1108等。
这种电路使用上述实施方式所示的晶体管、倒相器电路、电阻器、电容器等制造。因为上述实施方式所示的晶体管可以使其截止电流极小，所以可以实现CPU 1101的低功耗化。再者，通过使用上述实施方式所示的晶体管，可以抑制晶体管的短沟道效应，并实现微型化。
下面，简单地说明CPU 1101所具有的各电路。时序控制电路1102受到来自外部的指令，将其转换为用于内部的信息，并将其送到另外的组。另外，时序控制电路1102对应内部的工作而向外部供应存储数据的读入、写入等的指令。指令译码器1103具有将外部的指令转换为用于内部的指令的功能。寄存器阵列1104具有暂时储存数据的功能。地址逻辑与缓冲电路1105具有指定外部存储器的地址的功能。数据总线接口1106具有将数据输入到外部存储器或打印机等的设备或者接收从外部存储器或打印机等的设备输出的数据的功能。ALU 1107具有进行运算的功能。指令寄存器1108具有暂时记录指令的功能。通过上述电路的组合构成CPU。
通过对CPU 1101中的至少一部分使用上述实施方式所示的晶体管，可以抑制晶体管的短沟道效应，并实现微型化，从而可以谋求CPU 1101的高集成化。
再者，当将包括在CPU 1101的各壳体中的电路元件或布线等层叠而构成时，通过将微型化了的晶体管和各电路元件的电极或布线如上述实施方式所示地连接，可以减少微型化了的晶体管的发热量、功耗。因此，通过形成包括上述微型化了的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求CPU 1101的三维高集成化。
如上所述，本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式7
在本实施方式中，参照图14A及14B说明根据所公开的发明的一个方式的半导体装置的应用例。在此，说明具有读取对象物的信息的图像传感器功能的半导体装置的一例。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有时附上“OS”的符号。
图14A示出具有图像传感器功能的半导体装置的一例。图14A是光电传感器的等效电路，而图14B是示出光电传感器的一部分的截面图。
光电二极管1202的一个电极电连接到光电二极管复位信号线1212，而光电二极管1202的另一个电极电连接到晶体管1204的栅极。晶体管1204的源电极和漏电极中的一个电连接到光电传感器基准信号线1218，晶体管1204的源电极和漏电极中的另一个电连接到晶体管1206的源电极和漏电极中的一个。晶体管1206的栅电极电连接到栅极信号线1214，且晶体管1206的源电极和漏电极中的另一个电连接到光电传感器输出信号线1216。
在此，作为图14A所示的晶体管1204、晶体管1206，应用使用氧化物半导体的晶体管。在此，作为使用氧化物半导体的晶体管，可以使用上述实施方式所示的晶体管。因为上述实施方式所示的晶体管可以使截止状态下的泄漏电流极小，所以可以提高光电传感器的光电检测精度。再者，由于通过使用上述实施方式所示的晶体管，可以抑制晶体管的短沟道效应，并实现微型化，因此可以增大光电二极管的面积，并提高光电传感器的光电检测精度。
图14B是示出示出光电传感器中的光电二极管1202及晶体管1204的截面图，其中，在具有绝缘表面的衬底1222（TFT衬底）上形成有埋入有布线1246的绝缘层1248，且在绝缘层1248上设置有用作传感器的光电二极管1202及晶体管1204。在光电二极管1202、晶体管1204上使用粘合层1228设置有衬底1224。此外，在晶体管1204上设置有绝缘层1234、层间绝缘层1236、层间绝缘层1238。
在此，通过使布线1246和晶体管1204的源电极或漏电极如上述实施方式所示地连接，可以减少微型化了的晶体管1204的发热量、功耗。因此，通过形成包括上述微型化了的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求光电传感器的三维高集成化。
此外，以与晶体管1204的栅电极电连接的方式在该栅电极相同的层中设置有栅电极层1240。栅电极层1240通过设置在绝缘层1234及层间绝缘层1236的开口与设置在层间绝缘层1236上的电极层1242电连接。因为光电二极管1202形成在电极层1242上，所以光电二极管1202和晶体管1204通过栅电极层1240及电极层1242电连接。
光电二极管1202具有从电极层1242一侧依次层叠第一半导体层1226a、第二半导体层1226b及第三半导体层1226c的结构。也就是说，光电二极管1202通过第一半导体层1226a与电极层1242电连接。此外，光电二极管1202通过第三半导体层1226c与设置在层间绝缘层1238上的电极层1244电连接。
在此，例示一种pin型的光电二极管，其中层叠用作第一半导体层1226a的具有n型的导电型的半导体层、用作第二半导体层1226b的高电阻的半导体层（i型半导体层）、用作第三半导体层1226c的具有p型的导电型的半导体层。
第一半导体层1226a是n型半导体层，并且使用包含赋予n型的杂质元素的非晶硅膜而形成。使用包含属于周期表中的第15族杂质元素（例如，磷（P））的半导体材料气体并采用等离子体CVD法形成第一半导体层1226a。作为半导体材料气体，使用硅烷（SiH4），即可。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。此外，可以在形成不包含杂质元素的非晶硅膜之后，通过扩散法或离子注入法将杂质元素添加到该非晶硅膜。优选在通过离子注入法等引入杂质元素之后进行加热等，使杂质元素扩散。在这种情况下，作为形成非晶硅膜的方法，使用LPCVD法、气相生长法或溅射法等，即可。优选将第一半导体层1226a形成为具有20nm以上且200nm以下的厚度。
第二半导体层1226b是i型半导体层（本征半导体层），并且使用非晶硅膜形成。至于第二半导体层1226b的形成，通过等离子CVD法，使用半导体材料气体形成非晶硅膜。作为半导体材料气体，使用硅烷（SiH4）即可。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。也可以通过LPCVD法、气相生长法、溅射法等形成第二半导体层1226b。优选将第二半导体层1226b形成为具有200nm以上且1000nm以下的厚度。
第三半导体层1226c是p型半导体层，并且可以使用包含赋予p型的杂质元素的非晶硅膜而形成。使用包含属于周期表中的第13族杂质元素（例如，硼（B））的半导体材料气体并采用等离子体CVD法形成第三半导体层1226c。作为半导体材料气体，使用硅烷（SiH4）即可。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。此外，可以在形成不包含杂质元素的非晶硅膜之后，通过扩散法或离子注入法将杂质元素添加到该非晶硅膜。优选在通过离子注入法等引入杂质元素之后进行加热等，使杂质元素扩散。在这种情况下，作为形成非晶硅膜的方法，使用LPCVD法、气相生长法或溅射法等，即可。优选将第三半导体层1226c形成为具有10nm以上且50nm以下的厚度。
此外，第一半导体层1226a、第二半导体层1226b及第三半导体层1226c也可以不使用非晶半导体形成，而使用多晶半导体或微晶半导体（半非晶半导体（Semi Amorphous Semiconductor：SAS））形成。
在考虑吉布斯自由能时，微晶半导体属于非晶和单晶之间的中间亚稳态。就是说，微晶半导体是具有自由能方面稳定的第三状态的半导体并具有短程序列及晶格应变。柱状或者针状结晶在相对于衬底表面法线方向上成长。作为微晶半导体的典型例的微晶硅，其拉曼光谱向表示单晶硅的520cm-1的低波数一侧偏移。亦即，微晶硅的拉曼光谱的峰值位于表示单晶硅的520cm-1和表示非晶硅的480cm-1之间。另外，在微晶硅中包含至少1原子%或其以上的氢或卤素，以封闭悬空键（dangling bond）。再者，通过包含氦、氩、氪、氖等的稀有气体元素来进一步促进晶格应变，提高稳定性而得到优良的微晶半导体膜。
该微晶半导体膜可以通过频率为数十MHz至数百MHz的高频等离子体CVD法或频率为1GHz以上的微波等离子体CVD装置形成。典型的是，可以使用氢稀释SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等的氢化硅来形成该微晶半导体膜。此外，除了氢化硅和氢之外，还可以使用选自氦、氩、氪、氖中的一种或多种稀有元素进行稀释来形成微晶半导体膜。此时，将相对于氢化硅的氢的流量比设定为5倍以上且200倍以下，优选设定为50倍以上且150倍以下，更优选设定为100倍。再者，也可以在含硅的气体中混入CH4、C2H6等的碳化物气体、GeH4、GeF4等的锗化气体、F2等。
此外，由于光电效应产生的空穴的迁移率低于电子的迁移率，因此当以p型半导体层侧为光接收面时，pin型光电二极管具有较好的特性。在此，示出光电二极管1202接收来自衬底1224一侧的面的入射光1230，而将它转换为电信号的例子。此外，由于来自其导电型与光接收面上的半导体层一侧的导电型相反的半导体层一侧的光成为干扰光，因此电极层1242优选使用具有遮光性的导电膜。另外，可以使用n型半导体层一侧的表面作为光接收面。
此外，通过使入射光1230从衬底1224一侧的面入射，晶体管1204的氧化物半导体层可以利用该晶体管1204的栅电极阻挡入射光1230。
可以使用绝缘材料，且根据该材料采用诸如溅射法、SOG法、旋涂、浸渍、喷涂、液滴喷出法（喷墨法、丝网印刷、胶版印刷等）等的方法或者诸如刮刀、辊涂机、幕涂机、刮刀涂布机等的工具来形成绝缘层1234、层间绝缘层1236、层间绝缘层1238。
作为用于绝缘层1234的无机绝缘材料，可以使用氧化硅层、氧氮化硅层、氮化硅层、氮氧化硅层、氧化铝层、氧氮化铝层、氮化铝层或氮氧化铝层等的氧化物绝缘层或氮化物绝缘层的单层或叠层。此外，通过使用微波（例如，频率为2.45GHz）的高密度等离子体CVD可以形成致密且绝缘耐压高的高品质的绝缘层，所以是优选的。
作为层间绝缘层1236、层间绝缘层1238，为了减少表面凹凸优选使用用作平坦化绝缘膜的绝缘层。作为层间绝缘层1236、层间绝缘层1238，例如可以使用聚酰亚胺、丙烯酸树脂、苯并环丁烯、聚酰胺或环氧树脂等的具有耐热性的有机绝缘材料。除了上述有机绝缘材料之外，还可以使用低介电常数材料（low-k材料）、硅氧烷类树脂、PSG（磷硅玻璃）、BPSG（硼磷硅玻璃）等的单层或叠层。
光电二极管1202可以通过检测出入射光1230，来读取被检测对象的信息。另外，当读取被检测对象的信息时，可以使用背光灯等的光源。
在如上所示的光电传感器中，作为使用氧化物半导体的晶体管，可以使用上述实施方式所示的晶体管。因为上述实施方式所示的晶体管可以使截止状态下的泄漏电流极小，所以可以提高光电传感器的光电检测精度。再者，由于通过使用上述实施方式所示的晶体管，可以抑制晶体管的短沟道效应，并实现微型化，因此可以增大光电二极管的面积，并提高光电传感器的光电检测精度。
再者，通过使布线和使用氧化物半导体的晶体管的源电极或漏电极如上述实施方式所示地连接，可以减少微型化了的晶体管的发热量、功耗。因此，通过形成包括上述微型化了的晶体管的叠层结构，可以维持良好的晶体管特性，并谋求光电传感器的三维高集成化。
本实施方式所示的结构或方法等可以与任意其他实施方式所示的结构或方法等适当地组合而使用。
实施方式8
在本实施方式中，使用图15A至15F而对将上述实施方式所说明的半导体装置应用于电子设备的情况进行说明。在本实施方式中，说明将上述半导体装置应用于计算机、移动电话机（也称为移动电话、移动电话装置）、便携式信息终端（包括便携式游戏机、声音再现装置等）、数码相机、数码摄像机、电子纸、电视装置（也称为电视或电视接收机）等的电子设备的情况。
图15A示出笔记本型个人计算机，包括壳体701、壳体702、显示部703以及键盘704等。在壳体701和壳体702中的至少一个设置有上述实施方式所示的半导体装置。因此，可以实现一种信息的写入和读出速度很快，可以在较长期间内保持数据，并且充分地降低功耗的笔记本型个人计算机。
图15B示出便携式信息终端（PDA），其主体711包括显示部713、外部接口715以及操作按钮714等。另外，还包括用于操作便携式信息终端的触笔712等。在主体711中设置有上述实施方式所示的半导体装置。因此，可以实现一种信息的写入和读出速度很快，可以在较长期间内保持数据，并且充分地降低功耗的便携式信息终端。
图15C示出安装有电子纸的电子书阅读器720，包括壳体721和壳体723的两个壳体。壳体721和壳体723都包括显示部725及显示部727。壳体721和壳体723由铰链737相连接，且可以以该铰链737为轴进行开闭动作。另外，壳体721包括电源731、操作键733以及扬声器735等。在壳体721和壳体723中的至少一个设置有上述实施方式所示的半导体装置。因此，可以实现一种信息的写入和读出速度很快，可以在较长期间内保持数据，并且充分地降低功耗的电子书阅读器。
图15D示出移动电话机，包括壳体740和壳体741的两个壳体。再者，壳体740和壳体741滑动而可以从如图15D所示那样的展开状态变成重叠状态，所以可以实现适于携带的小型化。另外，壳体741包括显示面板742、扬声器743、麦克风744、操作键745、指点装置746、拍摄装置镜头747以及外部连接端子748等。此外，壳体740包括进行移动电话机的充电的太阳能电池749和外部存储器插槽750等。另外，天线内置在壳体741中。在壳体740和壳体741中的至少一个设置有上述实施方式所示的半导体装置。因此，可以实现一种信息的写入和读出速度很快，可以在较长期间内保持数据，并且充分地降低功耗的移动电话机。
图15E示出数码相机，包括主体761、显示部767、目镜763、操作开关764、显示部765和电池766等。在主体761中设置有上述实施方式所示的半导体装置。因此，可以实现一种信息的写入和读出速度很快，可以在较长期间内保持数据，并且充分地降低功耗的数码相机。
图15F示出电视装置770，包括壳体771、显示部773和支架775等。可以通过壳体771所具有的开关或遥控器780来进行电视装置770的操作。在壳体771及遥控器780中安装有上述实施方式所示的半导体装置。因此，可以实现一种其写入和读出信息的速度很快，可以在较长期间内保持数据，并且充分地降低功耗的电视装置。
如上所述，本实施方式所示的电子设备安装有根据上述实施方式的半导体装置。所以，可以实现降低功耗的电子设备。
[0282]本申请基于2010年3月12日向日本专利局提交的序号为2010-056758的日本专利申请，通过引用将其整个内容结合于此。
Claims (18)
1. 一种半导体装置，包括：
绝缘层；
埋入在所述绝缘层中的布线；
所述绝缘层上的氧化物半导体层；
与所述氧化物半导体层电连接的源电极及漏电极；
与所述氧化物半导体层重叠地设置的栅电极；以及
设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，
其中，所述布线的顶面的至少一部分从所述绝缘层突出，
所述布线的顶面的所述一部分的位置高于所述绝缘层的表面的一部分的位置，并且
从所述绝缘层突出的区域中的所述布线与所述源电极或所述漏电极电连接。
2. 根据权利要求1所述的半导体装置，其中所述布线的侧面的一部分露出。
3. 一种半导体装置，包括：
绝缘层；
埋入在所述绝缘层中的布线；
所述绝缘层上的氧化物半导体层；
与所述氧化物半导体层电连接的源电极及漏电极；
与所述氧化物半导体层重叠地设置的栅电极；以及
设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，
其中，以使所述布线的顶面的至少一部分露出的方式形成所述绝缘层，
所述布线的顶面的所述一部分的位置高于所述绝缘层的表面的一部分的位置，
从所述绝缘层露出的区域中的所述布线与所述源电极或所述漏电极电连接，并且
作为所述绝缘层的所述表面的一部分并与所述氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
4. 根据权利要求3所述的半导体装置，其中所述布线的侧面的一部分露出。
5. 一种半导体装置，包括：
绝缘层；
埋入在所述绝缘层中的布线；
所述绝缘层上的氧化物半导体层；
与所述氧化物半导体层电连接的源电极及漏电极；
与所述氧化物半导体层重叠地设置的栅电极；以及
设置在所述氧化物半导体层和所述栅电极之间的栅极绝缘层，
其中，以使所述布线的顶面的至少一部分露出的方式形成所述绝缘层，
所述布线的顶面的所述一部分的位置高于所述绝缘层的表面的一部分的位置，
从所述绝缘层露出的区域中的所述布线与所述栅电极电连接，并且
作为所述绝缘层的所述表面的一部分并与所述氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
6. 根据权利要求5所述的半导体装置，其中所述布线的侧面的一部分露出。
7. 一种半导体装置，包括：
第一绝缘层；
埋入在所述第一绝缘层中的布线；
所述第一绝缘层上的第二绝缘层；
埋入在所述第二绝缘层中的源电极及漏电极；
与所述第二绝缘层的表面、所述源电极的表面及所述漏电极的表面部分地接触的氧化物半导体层；
覆盖所述氧化物半导体层的栅极绝缘层；以及
与所述氧化物半导体层重叠地设置在所述栅极绝缘层上的栅电极，
其中，以使所述布线的顶面的至少一部分露出的方式形成所述第一绝缘层，
所述布线的顶面的所述一部分的位置高于所述第一绝缘层的表面的一部分的位置，
从所述第一绝缘层露出的区域中的所述布线与所述源电极或所述漏电极电连接，并且
作为所述第二绝缘层的所述表面的一部分并与所述氧化物半导体层接触的区域的均方根粗糙度为1nm以下。
8. 根据权利要求7所述的半导体装置，其中所述布线的侧面的一部分露出。
9. 一种半导体装置，包括：
第一晶体管；
设置在所述第一晶体管上的绝缘层；以及
隔着所述绝缘层设置在所述第一晶体管上的第二晶体管，
其中，所述第一晶体管包括：
第一沟道形成区；
设置在所述第一沟道形成区上的第一栅极绝缘层；
与所述第一沟道形成区重叠地设置在所述第一栅极绝缘层上的第一栅电极；以及
与所述第一沟道形成区电连接的第一源电极及第一漏电极，
所述第二晶体管包括：
包括氧化物半导体层的第二沟道形成区；
与所述第二沟道形成区电连接的第二源电极及第二漏电极；
与所述第二沟道形成区重叠地设置的第二栅电极；以及
设置在所述第二沟道形成区和所述第二栅电极之间的第二栅极绝缘层，
以使所述第一栅电极的顶面的至少一部分露出的方式将所述绝缘层形成在所述第一晶体管上，
所述第一栅电极的所述顶面的所述一部分的位置高于所述绝缘层的表面的一部分的位置，
从所述绝缘层露出的区域中的所述第一栅电极与所述第二源电极或所述第二漏电极电连接，并且
作为所述绝缘层的所述表面的一部分并与所述第二沟道形成区接触的区域的均方根粗糙度为1nm以下。
10. 根据权利要求9所述的半导体装置，其中所述第一栅电极的侧面的一部分露出。
11. 根据权利要求9所述的半导体装置，其中所述第一沟道形成区及所述第二沟道形成区包括不同的半导体材料。
12. 一种半导体装置，包括：
第一晶体管；
设置在所述第一晶体管上的第一绝缘层；以及
隔着所述第一绝缘层设置在所述第一晶体管上的第二晶体管，
其中，所述第一晶体管包括：
第一沟道形成区；
设置在所述第一沟道形成区上的第一栅极绝缘层；
与所述第一沟道形成区重叠地设置在所述第一栅极绝缘层上的第一栅电极；以及
与所述第一沟道形成区电连接的第一源电极及第一漏电极，
所述第二晶体管包括：
埋入在第二绝缘层中的第二源电极及第二漏电极；
与所述第二绝缘层的表面、所述第二源电极的表面及所述第二漏电极的表面部分地接触，且包括氧化物半导体层的第二沟道形成区；
覆盖所述第二沟道形成区的第二栅极绝缘层；以及
与所述第二沟道形成区重叠地设置在所述第二栅极绝缘层上的第二栅电极，
以使所述第一栅电极的顶面的至少一部分露出的方式将所述第一绝缘层形成在所述第一晶体管上，
所述第一栅电极的所述顶面的所述一部分的位置高于所述第一绝缘层的表面的一部分的位置，
从所述第一绝缘层露出的区域中的所述第一栅电极与所述第二源电极或所述第二漏电极电连接，并且
作为所述第二绝缘层的所述表面的一部分并与所述第二沟道形成区接触的区域的均方根粗糙度为1nm以下。
13. 根据权利要求12所述的半导体装置，其中所述第一栅电极的侧面的一部分露出。
14. 根据权利要求12所述的半导体装置，其中所述第一沟道形成区及所述第二沟道形成区包括不同的半导体材料。
15. 一种半导体装置的制造方法，包括如下步骤：
形成埋入有布线的第一绝缘层；
对所述第一绝缘层的表面进行平坦化处理，以使所述平坦化了的第一绝缘层部分地包括均方根粗糙度为1nm以下的表面，使所述布线的顶面的至少一部分露出，且使所述布线的顶面的所述一部分的位置高于所述第一绝缘层的所述表面的一部分的位置；
在所述第一绝缘层及所述布线的所述表面上形成源电极及漏电极，以使所述源电极或所述漏电极与从所述第一绝缘层露出的区域中的所述布线电连接；
以覆盖所述源电极及所述漏电极的方式形成第二绝缘层；
对所述第二绝缘层的表面进行平坦化处理，以使所述平坦化了的第二绝缘层部分地包括均方根粗糙度为1nm以下的表面，且使所述源电极及所述漏电极的顶面的至少一部分露出；
形成与所述平坦化了的第二绝缘层的所述表面、所述源电极的表面及所述漏电极的表面部分地接触的氧化物半导体层；
形成覆盖所述氧化物半导体层的栅极绝缘层；以及
在所述栅极绝缘层上以与所述氧化物半导体层重叠的方式形成栅电极。
16. 根据权利要求15所述的半导体装置的制造方法，其中通过CMP处理进行所述平坦化处理。
17. 一种半导体装置的制造方法，包括如下步骤：
形成第一晶体管，该第一晶体管包括第一沟道形成区、所述第一沟道形成区上的第一栅极绝缘层、在所述第一栅极绝缘层上并与所述第一沟道形成区重叠的第一栅电极以及与所述第一沟道形成区电连接的第一源电极及第一漏电极；
以覆盖所述第一晶体管的方式形成第一绝缘层；
对所述第一绝缘层的表面进行平坦化处理，以使所述平坦化了的第一绝缘层部分地包括均方根粗糙度为1nm以下的表面，使所述第一栅电极的顶面的至少一部分露出，且使所述第一栅电极的所述顶面的所述一部分的位置高于所述第一绝缘层的所述表面的一部分的位置；
在所述第一绝缘层及所述第一栅电极的所述表面上形成第二源电极及第二漏电极，以使所述第二源电极或所述第二漏电极与从所述第一绝缘层露出的区域中的所述第一栅电极电连接；
以覆盖所述第二源电极及所述第二漏电极的方式形成第二绝缘层；
对所述第二绝缘层的表面进行平坦化处理，以使所述平坦化了的第二绝缘层部分地包括均方根粗糙度为1nm以下的表面，且使所述第二源电极及所述第二漏电极的顶面的至少一部分露出；
形成第二沟道形成区，该第二沟道形成区与所述平坦化了的第二绝缘层的所述表面、所述第二源电极的表面及所述第二漏电极及所述第二漏电极的表面部分地接触，且包括氧化物半导体层；
形成覆盖所述第二沟道形成区的第二栅极绝缘层；以及
在所述第二栅极绝缘层上以与所述第二沟道形成区重叠的方式形成第二栅电极。
18. 根据权利要求17所述的半导体装置的制造方法，其中通过CMP处理进行所述平坦化处理。
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