TWI613815B - 半導體裝置以及半導體裝置的製造方法 - Google Patents

半導體裝置以及半導體裝置的製造方法 Download PDF

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Abstract

一種半導體裝置，包括：埋入在絕緣層中的佈線；絕緣層上的氧化物半導體層；與氧化物半導體層電連接的源極電極及汲極電極；與氧化物半導體層重疊地設置的閘電極；以及設置在氧化物半導體層和閘電極之間的閘極絕緣層，其中，將絕緣層形成為使佈線的頂面的一部分露出，佈線的頂面的一部分的位置高於絕緣層的表面的一部分的位置，且該佈線在從絕緣層露出的區域中，與源極電極或汲極電極電連接，並且，絕緣層表面的一部分的與氧化物半導體層接觸的區域的均方根粗糙度為1nm以下。

Description

半導體裝置以及半導體裝置的製造方法
本發明的技術領域關於一種半導體裝置及其製造方法。這裏，半導體裝置是指藉由利用半導體特性而工作的所有的元件及裝置。
多樣地存在的金屬氧化物用於各種各樣的用途。氧化銦是公知的材料，並已經被用作液晶顯示裝置等所需的透明電極材料。
在金屬氧化物中存在呈現半導體特性的金屬氧化物。作為呈現半導體特性的金屬氧化物，例如可以舉出氧化鎢、氧化錫、氧化銦、氧化鋅等，並且已知將這種金屬氧化物用於通道形成區的薄膜電晶體(例如，參照專利文獻1至專利文獻4、非專利文獻1等)。
另外，作為已知金屬氧化物，不僅有一元氧化物而且還有多元氧化物。例如，作為包括In、Ga及Zn的多元氧化物半導體，具有同系物(homologous compound)的InGaO3(ZnO)m(m：自然數)是已知的(例如，參照非專利文獻2至非專利文獻4等)。
並且，已經確認到也可以將由上述那樣的In-Ga-Zn-O類氧化物構成的氧化物半導體應用於薄膜電晶體的通道形成區(例如，參照專利文獻5、非專利文獻5及非專利文獻6等)。
此外，為了實現電晶體的工作的高速化等，需要電晶體的微型化。例如，在專利文獻6中公開使用通道層的厚度為10nm左右以下的氧化物半導體的薄膜電晶體，在非專利文獻7中公開使用通道長度為2μm至100μm的氧化物半導體的薄膜電晶體。
[專利文獻1]日本專利申請公開第昭60-198861號公報
[專利文獻2]日本專利申請公開第平8-264794號公報
[專利文獻3]日本PCT國際申請翻譯第平11-505377號公報
[專利文獻4]日本專利申請公開第2000-150900號公報
[專利文獻5]日本專利申請公開第2004-103957號公報
[參考文獻6]日本專利申請公開第2010-21170號公報
[非專利文獻1]M. W. Prins,K. O. Grosse-Holz,G. Muller,J. F. M. Cillessen,J. B. Giesbers,R. P. Weening,and R. M. Wolf,"A ferroelectric transparent thin-film transistor",Appl. Phys. Lett.,17 June 1996,Vol.68 p.3650-3652
[非專利文獻2]M. Nakamura,N. Kimizuka,and T. Mohri,"The Phase Relations in the In2O3-Ga2ZnO4-ZnO System at 1350℃",J. Solid State Chem.,1991,Vol.93,p.298-315
[非專利文獻3]N. Kimizuka,M. Isobe,and M. Nakamura,"Syntheses and Single-Crystal Data of Homologous Compounds,In2O3(ZnO) m (m=3,4,and 5),InGaO3(ZnO)3, and Ga2O3(ZnO) m (m=7, 8, 9, and 16) in the In2O3-ZnGa2O4-ZnO System", J. Solid State Chem., 1995, Vol.116, p.170-178
[非专利文献4]中村真佐樹、君塚昇、毛利尚彦、矶部光正，"
Figure TWI613815BD00001
相、InFeO3 (ZnO)m (m：自然数)
Figure TWI613815BD00002
同型化合物
Figure TWI613815BD00003
合成
Figure TWI613815BD00004
結晶構造"，固体物理，1993年，Vol.28, No.5, p.317-327
[非專利文獻5]K. Nomura, H. Ohta, K. Ueda, T. Kamiya, M. Hirano, and H. Hosono, "Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor", SCIENCE, 2003, Vol.300, p.1269-1272
[非專利文獻6]K. Nomura, H. Ohta, A. Takagi, T. Kamiya, M. Hirano, and H. Hosono, "Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors", NATURE, 2004, Vol.432 p.488-492
[非專利文獻7]T. Kawamura,H. Uchiyama,S. Saito,H. Wakana,T. Mine, and M. Hatano，"Low-Voltage Operating Amorphous Oxide TFTs"，IDW’09，p.1689-1692
此外，當使電晶體微型化時，也產生短通道效應的問題。短通道效應是指伴隨電晶體的微型化(通道長度(L)的縮小)的電特性退化的明顯化。短通道效應是由於汲極的場效應影響到源極而引起的。作為短通道效應的具體 例子，可以舉出臨界值電壓的下降、S值的增大及洩漏電流的增大等。特別是，因為使用氧化物半導體的電晶體不像使用矽的電晶體的情況那樣，不能應用利用雜質摻雜的臨界值控制，所以其中容易呈現短通道效應。
此外，當如上所述那樣地使電晶體微型化時，藉由在不同的層中製造佈線、電晶體等的半導體元件而形成疊層結構，可以利用微型化的電晶體來謀求半導體裝置的高集成化。但是，發生如下問題：在微型化的電晶體的各電極與不同的層的佈線或半導體元件的電極之間的接觸中，接觸電阻增大，因此電晶體的發熱量、功耗增大。
於是，所公開的發明的一個方式的目的之一是提供維持良好的特性且實現微型化的半導體裝置。再者，所公開的發明的一個方式的目的之一是維持這些實現微型化的半導體裝置的良好特性且謀求三維高集成化(three-dimensional high integratiOn)。
所公開的發明的一個方式是一種半導體裝置，包括：絕緣層；埋入在絕緣層中的佈線；絕緣層上的氧化物半導體層；與氧化物半導體層電連接的源極電極及汲極電極；與氧化物半導體層重疊地設置的閘電極；以及設置在氧化物半導體層和閘電極之間的閘極絕緣層，其中，以使佈線的頂面的至少一部分露出的方式形成絕緣層，佈線的頂面的一部分的位置高於絕緣層的表面的一部分的位置，且從絕緣層露出的區域中的該佈線與源極電極或汲極電極電連接，並且，絕緣層表面的一部分的與氧化物半導體層接觸的區域的均方根粗糙度為1nm以下。
注意，在本發明說明等中，均方根(RMS：Root Mean Square)粗糙度是指為了能夠應用於測量面，將對截面曲線的RMS粗糙度擴展到三維而得的值。均方根粗糙度使用平均從基準面到指定面的偏差的平方的值的平方根表示，並且由如下算式表示。
[算式1]
Figure TWI613815BD00005
注意，測量面是指由所有測量資料表示的面，並且由如下算式表示。
[算式2]
Z=F(x,Y)
此外，指定面是指成為粗糙度測量目標的表面，且是指由用座標(X1，Y1)、(X1，Y2)、(X2，Y1)、(X2，Y2)表示的四個點包圍的矩形區域。當指定面為理想的平坦時，指定面的面積為S0。注意，可由如下算式求出S0。
[算式3]
S 0=|X 2-X 1|．|Y 2-Y 1|
此外，基準面是指在指定面的平均高度上平行於XY平面的面。也就是說，當將指定面的高度的平均值設定為Z0時，也將基準面的高度表示為Z0。注意，可由如下算式求出Z0。
[算式4]
Figure TWI613815BD00006
注意，在本發明說明等中，根據利用原子力顯微鏡(AFM：Atomic Force Microscope)得到的AFM圖像，在10nm×10nm的區域，較佳在100nm×100nm的區域，更佳在1μm×1μm的區域中算出均方根(RMS：Root Mean Square)粗糙度。
所公開的發明的另一個方式是一種半導體裝置，包括：絕緣層；埋入在絕緣層中的佈線；絕緣層上的氧化物半導體層；與氧化物半導體層電連接的源極電極及汲極電極；與氧化物半導體層重疊地設置的閘電極；以及設置在氧化物半導體層和閘電極之間的閘極絕緣層，其中，以使佈線的頂面的至少一部分露出的方式形成絕緣層，佈線的頂面的一部分的位置高於絕緣層的表面的一部分的位置，且從絕緣層露出的區域中的該佈線與閘電極電連接，並且，絕緣層表面的一部分的與氧化物半導體層接觸的區域的均方根粗糙度為1nm以下。
所公開的發明的另一個方式是一種半導體裝置，包括：第一絕緣層；埋入在第一絕緣層中的佈線；第一絕緣層上的第二絕緣層；埋入在第二絕緣層中的源極電極及汲極電極；與第二絕緣層表面、源極電極表面以及汲極電極表面部分地接觸的氧化物半導體層；覆蓋氧化物半導體層的閘極絕緣層；以及與氧化物半導體層重疊地設置在閘極絕緣層上的閘電極，其中，以使佈線的頂面的至少一部分露出的方式形成第一絕緣層，佈線的頂面的一部分的位置高於第一絕緣層的表面的一部分的位置，且該佈線在從第一絕緣層露出的區域中，與源極電極或汲極電極電連接，並且，第二絕緣層表面的一部分的與氧化物半導體層接觸的區域的均方根粗糙度為1nm以下。
注意，上述佈線的側面的一部分也可以露出。
所公開的發明的另一個方式是一種半導體裝置，包括：第一電晶體；設置在第一電晶體上的絕緣層；以及隔著絕緣層設置在第一電晶體上的第二電晶體，其中，第一電晶體包括：第一通道形成區；設置在第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊地設置在第一閘極絕緣層上的第一閘電極；以及與第一通道形成區電連接的第一源極電極及第一汲極電極，第二電晶體包括：包括氧化物半導體層而構成的第二通道形成區；與第二通道形成區電連接的第二源極電極及第二汲極電極；與第二通道形成區重疊地設置的第二閘電極；以及設置在第二通道形成區和第二閘電極之間的第二閘極絕緣層，以使第一閘電極的頂面的至少一部分露出的方式將絕緣層形成在第一電晶體上，第一閘電極的頂面的一部分的位置高於絕緣層的表面的一部分的位置，且從絕緣層露出的區域中的該第一閘電極與第二源極電極或第二汲極電極電連接，並且，絕緣層表面的一部分的與第二通道形成區接觸的區域的均方根粗糙度為1nm以下。
所公開的發明的另一個方式是一種半導體裝置，包括：第一電晶體；設置在第一電晶體上的第一絕緣層；以及隔著第一絕緣層設置在第一電晶體上的第二電晶體，其中，第一電晶體包括：第一通道形成區；設置在第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊地設置在第一閘極絕緣層上的第一閘電極；以及與第一通道形成區電連接的第一源極電極及第一汲極電極，第二電晶體包括：埋入在第二絕緣層中的第二源極電極及第二汲極電極；與第二絕緣層表面、第二源極電極表面及第二汲極電極表面部分地接觸，且包括氧化物半導體層的第二通道形成區；覆蓋第二通道形成區的第二閘極絕緣層；以及與第二通道形成區重疊地設置在第二閘極絕緣層上的第二閘電極，以使第一閘電極的頂面的至少一部分露出的方式將第一絕緣層形成在第一電晶體上，第一閘電極的頂面的一部分的位置高於第一絕緣層的表面的一部分的位置，且從第一絕緣層露出的區域中的該第一閘電極，與第二源極電極或第二汲極電極電連接，並且，第二絕緣層表面的一部分的與第二通道形成區接觸的區域的均方根粗糙度為1nm以下。
此外，上述第一閘電極的側面的一部分也可以露出。另外，第一通道形成區和第二通道形成區較佳包括不同的半導體材料而構成。
所公開的發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：形成埋入有佈線的第一絕緣層；對第一絕緣層的表面進行平坦化處理，來形成其一部分具有均方根粗糙度為1nm以下的表面的進行了平坦化處理的第一絕緣層，且使佈線的頂面的至少一部分露出，並使該佈線的頂面的一部分的位置高於第一絕緣層的表面的一部分的位置；在第一絕緣層及佈線的表面上形成源極電極及汲極電極，以使源極電極或汲極電極與從第一絕緣層露出的區域中的佈線電連接；覆蓋源極電極及汲極電極地形成第二絕緣層；對第二絕緣層的表面進行平坦化處理，來形成其一部分具有均方根粗糙度為1nm以下的表面的進行了平坦化處理的第二絕緣層，且使源極電極及汲極電極的頂面的至少一部分露出；形成與進行了平坦化處理的第二絕緣層表面的一部分、源極電極表面的一部分及汲極電極表面的一部分接觸的氧化物半導體層；形成覆蓋氧化物半導體層的閘極絕緣層；以及在閘極絕緣層上形成與氧化物半導體層重疊的閘電極。
所公開的發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：形成第一電晶體，該第一電晶體包括：第一通道形成區；第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊的第一閘極絕緣層上的第一閘電極；以及與第一通道形成區電連接的第一源極電極及第一汲極電極；覆蓋第一電晶體地形成第一絕緣層；對第一絕緣層的表面進行平坦化處理，來形成其一部分具有均方根粗糙度為1nm以下的表面的進行了平坦化處理的第一絕緣層，且使第一閘電極的頂面的至少一部分露出，並使第一閘電極的頂面的一部分的位置高於第一絕緣層的表面的一部分的位置；在第一絕緣層及第一閘電極的表面上形成第二源極電極及第二汲極電極，以使第二源極電極或第二汲極電極與從第一絕緣層露出的區域中的第一閘電極電連接；覆蓋第二源極電極及第二汲極電極地形成第二絕緣層；對第二絕緣層的表面進行平坦化處理，來形成其一部分具有均方根粗糙度為1nm以下的表面的進行了平坦化處理的第二絕緣層，且使第二源極電極及第二汲極電極的頂面的至少一部分露出；形成與進行了平坦化處理的第二絕緣層表面的一部分、第二源極電極表面的一部分及第二汲極電極表面的一部分接觸，並包括氧化物半導體層而構成的第二通道形成區；形成覆蓋第二通道形成區的第二閘極絕緣層；以及在第二閘極絕緣層上形成與第二通道形成區重疊的第二閘電極。
注意，較佳利用CMP處理進行平坦化處理。
注意，較佳將上述電晶體的通道長度L設定為低於2μm，更佳設定為10nm以上且350nm(0.35μm)以下。此外，將氧化物半導體層的厚度設定為1nm以上且50nm以下，較佳設定為2nm以上且20nm以下，更佳設定為3nm以上且15nm以下。由此，實現高速且低功耗的半導體裝置。此外，作為閘極絕緣層，使用氧化鉿等的高介電常數材料。例如，氧化鉿的相對介電常數為15左右，氧化鉿具有與氧化矽的相對介電常數的3至4相比極大的值。藉由使用這種材料，還容易實現換算為氧化矽時的厚度薄於15nm，較佳為2nm以上且10nm以下的閘極絕緣層。也就是說，半導體裝置的微型化變容易。此外，作為氧化物半導體層，使用高純度化且本質化的氧化物半導體。由此，例如可以將氧化物半導體層的載子密度設定為低於1×1012/cm3，較佳設定為低於1.45×1010/cm3，且可以將電晶體的截止電流設定為100zA/μm(1zA(仄普托安培)為1×10-21A)以下，較佳設定為10zA/μm以下，而且可以將電晶體的S值設定為65mV/dec以下，較佳設定為低於63mV/dec。另外，當採用上述結構時，在理論上可以將電晶體的截止電流設定為1×10-24A/μm至1×10-30A/μm。此外，閘電極既可以採用與源極電極及汲極電極重疊的結構，又可以採用只有閘電極的端部與源極電極的端部及汲極電極的端部重疊的結構。
在此，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。例如，顯示裝置、存儲裝置及積體電路等都可以包括在半導體裝置的範疇內。
另外，在本發明說明等中，“上”或“下”不侷限於構成要素的位置關係為“直接在...之上”或“直接在...之下”。例如，“閘極絕緣層上的閘電極”的表現包括在閘極絕緣層和閘電極之間包含其他構成要素的情況。
另外，在本發明說明等中，“電極”或“佈線”不在功能上限定其構成要素。例如，有時將“電極”用作“佈 線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，在採用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，“源極”和“汲極”的功能有時互相調換。因此，在本發明說明中，“源極”和“汲極”可以互相調換而使用。
另外，在本發明說明等中，“電連接”包括隔著“具有某種電作用的物質”連接的情況。這裏，“具有某種電作用的物質”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的物質”包括電極、佈線、電晶體等的切換元件、電阻元件、電感器、電容器及其他的具有各種功能的元件等。
所公開的發明的一個方式可以藉由在極平坦的區域中設置電晶體的通道形成區，在電晶體微型化的情況下也防止短通道效應等的不良，來提供具有良好的特性的電晶體。
再者，因為所公開的發明的一個方式藉由將下層的佈線或電極的一部分形成在高於絕緣層的表面的一部分的位置，可以防止下層的佈線或電極與上層的電晶體的電極的接觸面積減小，所以可以減少下層的佈線或電極與上層的電晶體的電極之間的接觸電阻。由此，可以減少與下層的佈線或電極電連接的上層的電晶體的發熱量、功耗，從而可以一邊減少上層的電晶體的發熱量、功耗，一邊實現下層的佈線或電極與上層的電晶體的疊層結構。因此，藉由使用上述微型化的電晶體與佈線或電極形成疊層結構，可以維持良好的電晶體特性，並謀求半導體裝置的三維高集成化。
下面，關於本發明的實施方式的一例將參照附圖給予說明。但是，本發明不侷限於下面的說明，而所屬[發明所屬之技術領域]的普通技術人員可以很容易地理解一個事實，就是其方式和詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
注意，為了容易理解，附圖等所示出的各結構的位置、大小和範圍等有時不表示實際上的位置、大小和範圍等。為此，所公開的發明不一定侷限於在附圖等中公開的位置、大小及範圍等。
另外，本發明說明等中使用的“第一”、“第二”、“第三”等序數詞是為了避免結構要素的混同，而不是為了在數目方面上限定。
[實施方式1]
在本實施方式中，參照圖1A至4C對根據所公開的發明的一個方式的半導體裝置的結構及其製造方法進行說明。
〈半導體裝置的結構例〉
圖1A示出一種半導體裝置的結構例，其中包括形成在埋入有佈線111的絕緣層130上，且源極電極142a與佈線111電連接的電晶體162。
圖1A所示的電晶體162包括：形成在埋入有佈線111的絕緣層130上的絕緣層143a；埋入在包括絕緣層143a的絕緣層中的源極電極142a、汲極電極142b；與上述絕緣層143a的頂面的一部分、源極電極142a的頂面的一部分及汲極電極142b的頂面的一部分接觸的氧化物半導體層144；覆蓋氧化物半導體層144的閘極絕緣層146；以及閘極絕緣層146上的閘電極148a。此外，也可以在電晶體162上覆蓋閘極絕緣層146、閘電極148a等地形成絕緣層150及絕緣層152。
以使佈線111的頂面的至少一部分露出的方式形成絕緣層130。佈線111的頂面的一部分的位置高於絕緣層130的表面的一部分的位置，且從絕緣層130露出的區域中的佈線111與源極電極142a(有時為汲極電極)電連接。在此，絕緣層130及佈線111形成在基板等的被形成表面上，並且絕緣層130的表面的一部分和佈線111的頂面的一部分具有良好的平坦性。絕緣層130的表面的一部分的均方根(RMS)粗糙度較佳為1nm以下。此外，佈線111的頂面的一部分的均方根(RMS)粗糙度較佳為2nm以下。注意，在本發明說明中，佈線111的頂面的一部分是指佈線111的頂面中的與被形成表面水平的區域。此外，在本發明說明中，絕緣層130的表面的一部分是指絕緣層130的表面中的與被形成表面水平的區域。
再者，佈線111的頂面的一部分和絕緣層130的表面的一部分之間的高低差較佳為閘極絕緣層146的厚度的0.1倍至5倍。
像這樣，藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以防止佈線111和源極電極142a的接觸面積減小。例如，如圖1B所示，當將佈線111的頂面的一部分形成在低於絕緣層130的表面的一部分的位置時，容易在從絕緣層130露出的佈線111的頂面形成不與源極電極142a接觸的區域。針對於此，如圖1A所示，藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以在從絕緣層130露出的佈線111的頂面的整體，使佈線111和源極電極142a接觸。另外，當使佈線111的側面的一部分也從絕緣層130露出時，也可以在佈線111的側面的一部分使佈線111和源極電極142a接觸。
由此，因為藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以防止佈線111和源極電極142a的接觸面積減小，所以可以減少佈線111和源極電極142a之間的接觸電阻。再者，由於佈線111的頂面的一部分的平坦性高，因此佈線111和源極電極142a之間的黏合性良好，而可以進一步減少接觸電阻。由此，可以減少佈線111和源極電極142a電連接的電晶體162的發熱 量及功耗。
此外，藉由利用CMP處理等使佈線111的頂面的一部分露出，可以對佈線111的頂面的端部進行拋光來將佈線111的頂面的端部形成為平滑的形狀。更佳的是，可以使從絕緣層130的表面至突出的佈線111的上端部具有平滑的彎曲的形狀。在以其上端部從絕緣層130突出的方式設置的佈線111的結構中，藉由設置這種平滑的彎曲形狀，可以沒有空隙地黏合佈線111和源極電極142a。由此，可以進一步減少佈線111和源極電極142a之間的接觸電阻。此外，在使源極電極142a的厚度減薄時，也可以防止在與佈線111的交叉點源極電極142a斷開。
再者，由於藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，佈線111和源極電極142a的介面不成為平面，而成為立體，因此可以提高佈線111和源極電極142a之間的黏合性，且提高佈線111和源極電極142a之間的貼合的物理強度。
此外，如圖1A所示，藉由對於電晶體的活化層使用氧化物半導體，可以得到良好的特性。例如，也可以將電晶體的S值設定為65mV/dec以下，較佳設定為低於63mV/dec。另外，如圖1A所示，較佳將相當於用作電晶體的活化層的氧化物半導體層的通道形成區的部分的截面形狀為平坦的形狀。
此外，較佳將絕緣層143a的頂面的一部分(特別是指與被形成表面水平的區域)的與氧化物半導體層接觸的區 域的均方根(RMS)粗糙度設定為1nm以下。絕緣層143a的上端部和源極電極142a的上端部接觸的部分的高低差或絕緣層143a的上端部和汲極電極142b的上端部接觸的部分的高低差較佳為低於5nm。
如上所述，藉由在均方根(RMS)粗糙度為1nm以下的極平坦的區域中設置電晶體162的通道形成區，在電晶體162微型化的情況下也可以防止短通道效應等的不良，來提供具有良好的特性的電晶體162。
此外，藉由提高絕緣層130的平坦性，可以減小氧化物半導體層144的厚度的不均勻，來提高電晶體162的特性。此外，可以抑制因高低差大而會產生的覆蓋性的降低，來防止氧化物半導體層144的斷開(斷線)及連接不良。
在此，氧化物半導體層144較佳藉由被充分地去除氫等的雜質，或者被供給充分的氧，而高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019atoms/cm3以下，較佳設定為5×1018atoms/cm3以下，更佳設定為5×1017atoms/cm3以下。另外，藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量上述氧化物半導體層144中的氫濃度。如此，在氫濃度被充分降低而高純度化，並藉由被供給充分的氧來降低因氧缺乏而產生的能隙中的缺陷能級的氧化物半導體層144中，起因於氫等的施體的載子密度為低於1×1012/cm3，較佳為低於1×1011/cm3，更佳為低於1.45×1010/cm3。例如，室溫(25℃)下的截止電流(在此，單位通道寬度( 1μm)值)為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳為10zA以下。如此，藉由使用i型化(本質化)或實質上i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。此外，藉由使用i型化(本質化)或實質上i型化的氧化物半導體，可以抑制因氧化物半導體層的厚度而產生的電晶體的不良。
注意，如在非專利文獻7等所公開，當使用載子密度大，即2×1019/cm3的n型氧化物半導體時，可以實現通道長度為2μm至100μm的較大的尺寸的電晶體。但是，當將這種材料用於微型化(通道長度低於2μm)的電晶體時，其臨界值電壓大幅度地轉移到負一側，因此極難以實現常截止型的電晶體。換言之，在現實上不能使用利用這種材料製造的通道長度低於2μm的電晶體。另一方面，由於高純度化且本質或在實質上本質化的氧化物半導體的載子密度至少低於1×1014/cm3，並且不發生如上的常導通化的問題，因此可以容易實現通道長度低於2μm的電晶體。
根據所公開的發明的一個方式的半導體裝置的結構不侷限於圖1A所示的半導體裝置的結構。圖1A所示的半導體裝置是包括源極電極142a與佈線111電連接的電晶體162的半導體裝置，但是，例如可以是如圖2A所示那樣的由佈線111和閘電極148a電連接的電晶體162構成的半導體裝置。在圖2A所示的半導體裝置中，對於與圖1A所示的半導體裝置共同的部分使用同一附圖標記。
圖2A所示的半導體裝置包括：與佈線111電連接的源極電極142a；汲極電極142b；形成在氧化物半導體層144、閘極絕緣層146、絕緣層150及絕緣層152的開口中，且與源極電極142a電連接的電極156a；形成在絕緣層152上，且與電極156a電連接的佈線158；以及設置在絕緣層150及絕緣層152中的開口中，且與佈線158及閘電極148a電連接的電極156b。另外，圖2A所示的半導體裝置的其他部分與圖1A所示的半導體裝置同樣。藉由採用這種結構，可以製造採用如下結構的半導體裝置，即電晶體162的閘電極148a和形成在下層的佈線111電連接。
此外，雖然圖1A所示的半導體裝置採用將源極電極142a及汲極電極142b埋入在包括絕緣層143a的絕緣層中的結構，但是，例如也可以採用如圖2B所示的不將源極電極142a及汲極電極142b埋入在絕緣層中而將它們形成在絕緣層130上的結構。在如圖2B所示的半導體裝置中，對於與圖1A所示的半導體裝置共同的部分使用同一附圖標記。
圖2B所示的半導體裝置具有與圖1A所示的半導體裝置大致相同的結構，其包括：形成在埋入有佈線111的絕緣層130上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極142a及汲極電極142b；與氧化物半導體層144重疊地設置的閘電極148a；以及設置在氧化物半導體層144和閘電極148a之間的閘極絕緣層146。此外，也可以在電晶體162上覆蓋閘極絕緣層146、閘電極148a等地形成絕緣層150及絕緣層152。以使佈線111的頂面的至少一部分露出的方式形成絕緣層130，並且佈線111的頂面的一部分的位置高於絕緣層130的表面的一部分的位置，且從絕緣層130露出的區域中的佈線111與源極電極142a或汲極電極142b電連接。
但是，由於在圖2B所示的半導體裝置中，氧化物半導體層144與絕緣層130上接觸地形成，因此將絕緣層130的表面的一部分(特別是指與被形成表面水平的區域)的與氧化物半導體層144接觸的區域的均方根(RMS)粗糙度較佳設定為1nm以下。
另外，如圖2B所示，在電晶體162中，也可以將源極電極142a及汲極電極142b形成為錐形形狀。例如，可以將錐形角設定為30°以上且60°以下。另外，“錐形角”是指當從垂直於其截面(與絕緣層130的表面正交的面)的方向觀察具有錐形形狀的層(例如，源極電極142a或汲極電極142b)時，由該層的側面與底面形成的傾斜角。
此外，藉由使圖2B所示的半導體裝置也採用圖2A所示的半導體裝置相同的結構，可以實現具有佈線111和閘電極148a電連接的結構的半導體裝置。
〈半導體裝置的製造方法例〉
接著，參照圖3A至3E以及圖4A至4C說明上述半導體裝置的製造方法的例子。在此，圖3A至3E以及圖4A至4C是示出圖1A所示的形成在埋入有佈線111的絕緣層130上，且由源極電極142a與佈線111電連接的電晶體162的製造方法的例子的圖。
下面，說明圖3A至3E以及圖4A至4C。首先，在具有被形成表面的基板上形成絕緣層130及埋入在該絕緣層130中的佈線111(參照圖3A)。
對於可用作具有被形成表面的基板沒有大的限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基體，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等的基板。另外，只要具有絕緣表面，就可以應用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等作為基體，再者也可以使用在這些基板上設置有半導體元件的基板作為基體。此外，也可以在具有被形成表面的基板上形成有基地膜。
注意，基板的被形成表面較佳為充分平坦的表面。例如，應用均方根(RMS)粗糙度為1nm以下(較佳為0.5nm以下)的被形成表面。藉由在這種表面形成電晶體162，可以充分地提高其特性。另外，當基板的被形成表面的平坦性不夠時，較佳對該表面應用CMP(化學機械拋光)處理及蝕刻處理等來確保如上所述的平坦性。此外，對於CMP處理的詳細內容，可以參照對後面所述的對絕緣層143進行的CMP處理的記載內容。
在此，佈線111可以藉由在基板的被形成表面上形成導電層，並對該導電層選擇性地進行蝕刻而形成。導電層可以採用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的任一種或組合上述元素的多種的材料。此外，導電層既可為單層結構，又可為兩層以上的疊層結構。
另外，覆蓋佈線111地形成絕緣層130。絕緣層130可以使用包含無機絕緣材料諸如氧化矽、氧氮化矽、氧化鋁等的材料形成。特別是，藉由作為絕緣層130使用介電常數低(low-k)材料，可以充分地減少起因於各種電極或佈線的重疊的電容，所以是較佳的。另外，作為絕緣層130，也可以應用使用這種材料的多孔絕緣層。在多孔絕緣層中，因為與密度高的絕緣層相比，其介電常數降低，所以可以進一步減少起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等有機絕緣材料形成絕緣層130。注意，雖然在此絕緣層130採用單層結構，但是所公開的發明的一個方式不侷限於此。也可以採用兩層以上的疊層結構。例如，也可以採用在氧化矽上層疊氧氮化矽的結構作為絕緣層130。藉由僅使用包含多量氧的無機絕緣材料諸如氧氮化矽、氧化矽形成絕緣層130，在後面的製程中可以容易對絕緣層130進行CMP處理。
此外，在本發明說明中，“氧氮化矽”是指在其組成中氧的含量多於氮的含量的物質。此外，“氮氧化矽”是指在其組成中氮的含量多於氧的含量的物質。
接著，對絕緣層130的表面進行平坦化處理，來形成其一部分具有均方根(RMS)粗糙度為1nm以下的表面的絕緣層130，且使佈線111的頂面的至少一部分露出並將該佈線111的頂面的一部分形成在高於該絕緣層130的表面的一部分的位置(參照圖3B)。作為絕緣層130的平坦化處理，進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理。
在此，CMP處理是指以被加工物的表面為標準而根據該標準藉由化學、機械的複合作用使表面平坦化的方法。一般而言，CMP法是一種方法，其中在拋光臺上貼附砂布，且一邊在被加工物和砂布之間提供漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來利用漿料和被加工物表面之間的化學反應以及砂布和被加工物的機械拋光的作用對被加工物的表面進行拋光。
可以進行一次CMP處理或多次CMP處理。當進行CMP處理多次時，較佳在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高絕緣層130的表面的平坦性。
藉由進行上述CMP處理，較佳將絕緣層130的表面的至少一部分的均方根(RMS)粗糙度設定為1nm以下。此外，較佳將佈線111的頂面的一部分的均方根(RMS)粗糙度為2nm以下。
此時，使絕緣層130的表面平坦化，並使佈線111的頂面的至少一部分露出，並且將該佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置。在此，佈線111的頂面的一部分和絕緣層130的表面的一部分之間的高低差較佳為閘極絕緣層146的厚度的0.1倍至5倍。
此外，藉由利用CMP處理使佈線111的頂面的一部分露出，可以對佈線111的頂面的端部進行拋光來將佈線111的頂面的端部形成為平滑的形狀。更佳的是，可以使從絕緣層130的表面至突出的佈線111的上端部具有平滑的彎曲的形狀。在以其上端部從絕緣層130突出的方式設置的佈線111的結構中，藉由設置這種平滑的彎曲形狀，可以沒有空隙地黏合佈線111和源極電極142a。由此，可以進一步減少佈線111和源極電極142a之間的接觸電阻。此外，在使源極電極142a的厚度減薄時，也可以防止在與佈線111的交叉點產生斷開。
接著，在絕緣層130的表面上以在佈線111從絕緣層130露出的區域中與佈線111電連接的方式形成源極電極142a及汲極電極142b(參照圖3C)。
源極電極142a及汲極電極142b可以藉由在絕緣層130上與佈線111接觸地形成導電層，並對該導電膜選擇性地進行蝕刻來形成。
上述導電層可以採用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬及鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的任一種或組合上述元素的多種的材料。
導電層既可為單層結構，又可為兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊有鈦膜的兩層結構；在氮化鈦膜上層疊有鈦膜的兩層結構；層疊鈦膜、鋁膜及鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於將導電層加工為具有錐形形狀的源極電極142a、汲極電極142b的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以使用氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦氧化錫合金(In2O3-SnO2，有時縮寫為ITO)、氧化銦氧化鋅合金(In2O3-ZnO)、或含有矽或氧化矽的這些金屬氧化物材料。
注意，雖然可以藉由乾蝕刻或濕蝕刻進行導電層的蝕刻，但是為了實現微型化，最好採用控制性高的乾蝕刻。此外，也可以以將要形成的源極電極142a及汲極電極142b形成為錐形形狀的方式進行導電層的蝕刻。例如，可以將錐形角設定為30°以上且60°以下。
電晶體162的通道長度(L)取決於源極電極142a及汲極電極142b的上端部的間隔。另外，當形成通道長度(L)短於25nm的電晶體時，較佳使用波長短即幾nm至幾十nm的超紫外線(Extreme Ultraviolet)進行形成掩模時的曝光。利用極紫外線的曝光的解析度高且聚焦深度也大。由此，也可以將後面形成的電晶體的通道長度(L)設定為短於2μm，較佳設定為10nm以上至350nm(0.35μm)以下，而可以提高電路的工作速度。再者，也可以藉由微型化降低半導體裝置的功耗。
如上所述，藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以防止佈線111和源極電極142a的接觸面積減小，從而可以減少佈線111和源極電極142a之間的接觸電阻。再者，由於佈線111的頂面的一部分的平坦性高，因此佈線111和源極電極142a之間的黏合性良好，而可以進一步減少接觸電阻。由此，可以減少佈線111和源極電極142a電連接的電晶體162的發熱量及功耗。
此外，如圖3C所示，藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，源極電極142a的與佈線111重疊的區域成為隆起的形狀，但是藉由採用CMP處理等去除該部分，也可以使源極電極142a的頂面平坦化。由此，因為可以減少在後面的製程中形成的氧化物半導體層144和源極電極142a之間的接觸電阻，所以可以減少電晶體162的發熱量及功耗，來提高電晶體162的遷移率。此外，也可以防止因高低差而產生的氧化物半導體層144、閘極絕緣層146的斷開(斷線)等。
接著，覆蓋源極電極142a及汲極電極142b地形成絕緣層143(參照圖3D)。
絕緣層143可以使用含有無機絕緣材料諸如氧化矽、氧氮化矽、氮化矽、氧化鋁等的材料形成。因為在後面氧化物半導體層144與絕緣層143接觸，所以作為絕緣層143，最好採用使用氧化矽的材料。雖然對於絕緣層143的形成方法沒有特別的限制，但是考慮與氧化物半導體層144接觸的情況而最好採用充分地減少氫的方法形成。作為這種方法，例如有濺射法。當然，也可以採用以電漿CVD法為典型的其他成膜方法。
接著，藉由CMP(化學機械拋光)處理使絕緣層143平坦化，來形成絕緣層143a(參照圖3E)。在此，在源極電極142a及汲極電極142b的表面的至少一部分露出的條件下進行CMP處理。此外，在使絕緣層143a的表面的均方根(RMS)粗糙度為1nm以下(較佳為0.5nm以下)的條件下進行該CMP處理。藉由以這種條件進行CMP處理，可以提高在後面形成氧化物半導體層144的表面的平坦性，來提高電晶體162的特性。
注意，既可以僅進行一次CMP處理，又可以進行多次CMP處理。當進行CMP處理多次時，較佳在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高絕緣層143a的表面的平坦性。
藉由上述CMP處理，可以將絕緣層143a的上端部和源極電極142a的上端部接觸的部分的高低差或絕緣層143a的上端部和汲極電極142b的上端部接觸的部分的高低差設定為低於5nm。
另外，因上述CMP處理，源極電極142a和佈線111之間的介面有時受到大壓力。但是，藉由佈線111和源極電極142a之間的介面構成為立體，佈線111和源極電極142a之間的黏合性提高，且佈線111和源極電極142a之間的貼合的物理強度也提高，從而可以不使源極電極142a剝離地進行上述CMP處理。
接著，以與源極電極142a的頂面的一部分、汲極電極142b的頂面的一部分及絕緣層143a的頂面的一部分接觸的方式形成氧化物半導體層144，然後覆蓋該氧化物半導體層144地形成閘極絕緣層146(參照圖4A)。
氧化物半導體層144可以使用如下金屬氧化物形成：四元金屬氧化物的In-Sn-Ga-Zn-O類、三元金屬氧化物的In-Ga-Zn-O類、In-Sn-Zn-O類、In-Al-Zn-O類、Sn-Ga-Zn-O類、Al-Ga-Zn-O類、Sn-Al-Zn-O類、二元金屬氧化物的In-Zn-O類、Sn-Zn-O類、Al-Zn-O類、Zn-Mg-O類、Sn-Mg-O類、In-Mg-O類、以及單元金屬氧化物的In-O類、Sn-O類、Zn-O類等。
尤其是In-Ga-Zn-O類的氧化物半導體材料，由於其在無電場時的電阻充分高而能夠充分地降低截止電流且場效應遷移率也高，所以作為用於半導體裝置的半導體材料合適。
作為In-Ga-Zn-O類的氧化物半導體材料的典型例子，有表示為InGaO3(ZnO)m(m>0)的氧化物半導體材料。此外，還有使用M代替Ga，且被表示為InMO3(ZnO)m(m>0)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以採用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述組成是根據結晶結構而導出的，僅表示一例。
此外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為原子數比為In：Zn=50：1至1：2(換算為摩爾比則為In2O3：ZnO=25：1至1：4)，較佳為In：Zn=1：1至1：20(換算為摩爾比則為In2O3：ZnO=2：1至10：1)，更佳為In：Zn=1.5：1至15：1(換算為摩爾比則為In2O3：ZnO=3：4至15：2)。例如，作為用於In-Zn-O類氧化物半導體的形成的靶材，當原子數比為In：Zn：O=1：1：X時，滿足X>1的關係，較佳滿足X>1.5的關係。
作為用來藉由濺射法形成氧化物半導體層144的靶材，較佳使用由In：Ga：Zn=1：x：y(x為0以上，y為0.5以上且5以下)的組成比表示的靶材。例如，可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：2[摩爾比](x=1，y=1)的靶材等。另外，還可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：1[摩爾比](x=1，y=0.5)的靶材、其組成比為In2O3：Ga2O3：ZnO=1：1：4[摩爾比](x=1，y=2)的靶材或其組成比為In2O3：Ga2O3：ZnO=1：0：2[摩爾比](x=0，y=1)的靶材。
在本實施方式中，利用使用In-Ga-Zn-O類的氧化物半導體成膜用靶材的濺射法形成非晶結構的氧化物半導體層144。此外，其厚度為1nm以上且50nm以下，較佳為2nm以上且20nm以下，更佳為3nm以上且15nm以下。
將氧化物半導體成膜用靶材中的金屬氧化物的相對密度設定為80%以上，較佳設定為95%以上，更佳設定為99.9%以上。藉由使用相對密度高的氧化物半導體成膜用靶材，可以形成具有緻密結構的氧化物半導體層。
氧化物半導體層144的形成氣圍較佳為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，較佳使用一種高純度氣體氣圍，其中去除氫、水、羥基或氫化物等的雜質的濃度以使其濃度降低到1ppm以下(較佳的是濃度為10ppb以下)。
當形成氧化物半導體層144時，例如在保持為減壓狀態的處理室內保持被處理物，並且以使被處理物的溫度為100℃以上且低於550℃，較佳為200℃以上且400℃以下的方式對被處理物進行加熱。或者，也可以將形成氧化物半導體層144時的被處理物的溫度設定為室溫(25℃±10℃)。然後，一邊去除處理室內的水分，一邊引入去除了氫或水等的濺射氣體，來使用上述靶材形成氧化物半導體層144。藉由一邊對被處理物進行加熱，一邊形成氧化物半導體層144，可以減少氧化物半導體層144所包含的雜質。另外，可以減輕因濺射而帶來的氧化物半導體層144的損傷。較佳使用吸附式真空泵以去除殘留在處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以將氫或水等從處理室中去除，因此可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層144的形成條件，例如可以採用以下條件等：被處理物與靶材之間的距離為170mm；壓力為0.4Pa；直流(DC)電力為0.5kW；氣圍為氧(氧為100%)氣圍、氬(氬為100%)氣圍或氧和氬的混合氣圍。注意，當使用脈衝直流(DC)電源時，可以減輕在成膜時發生的粉狀物質(也稱為微粒或塵埃)，並且厚度不均勻性也變小，所以是較佳的。將氧化物半導體層144的厚度設定為1nm以上50nm以下，較佳為2nm以上20nm以下，更佳為3nm以上15nm以下。藉由採用根據所公開的發明的結構，當使用具有這種厚度的氧化物半導體層144時也可以抑制微型化所引起的短通道效應。但是，由於根據應用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以也可以根據使用的材料及用途等選擇其厚度。注意，因為藉由如上所述那樣地形成絕緣層143a，可以充分地使相當於氧化物半導體層144的通道形成區的部分的形成表面平坦化，所以即使氧化物半導體層的厚度小，也可以較佳地形成。此外，如圖4A所示，較佳將相當於氧化物半導體層144的通道形成區的部分的截面形狀形成為平坦的形狀。藉由將相當於氧化物半導體層144的通道形成區的部分的截面形狀形成為平坦的形狀，與氧化物半導體層144的截面形狀不平坦的情況相比，可以減少洩漏電流。
另外，也可以在藉由濺射法形成氧化物半導體層144之前進行引入氬氣體來產生電漿的反濺射，來去除形成表面(例如絕緣層143a的表面)上的附著物。這裏，反濺射是指以下一種方法：通常的濺射是使離子碰撞濺射靶材，而反濺射與其相反，其藉由使離子碰撞處理表面來改變表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氣圍下對處理表面一側施加高頻電壓以在被處理物附近產生電漿的方法等。另外，也可以應用氮氣圍、氦氣圍或氧氣圍等代替氬氣圍。
較佳在形成氧化物半導體層144之後，對氧化物半導體層144進行熱處理(第一熱處理)。藉由該第一熱處理可以去除在氧化物半導體層144中的過剩的氫(包含水或羥基)，調整氧化物半導體層144的結構，降低能隙中的缺陷能級。例如，將第一熱處理的溫度設定為300℃以上且低於550℃，較佳設定為400℃以上且500℃以下。
作為熱處理，例如，可以將被處理物引入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在該期間，不使氧化物半導體層接觸大氣，而避免水或氫的混入。
熱處理裝置不限於電爐，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置、GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈、或者高壓汞燈等的燈發射的光(電磁波)輻射來加熱被處理物的裝置。GRTA裝置是利用高溫氣體進行熱處理的裝置。作為氣體，使用如氬等的稀有氣體或氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
例如，作為第一熱處理，也可以採用GRTA處理，即：將被處理物放入被加熱的惰性氣體氣圍中，在進行幾分鐘的加熱之後，再將被處理物從該惰性氣體氣圍中取出。藉由使用GRTA處理，可以在短時間內進行高溫熱處理。另外，即使溫度條件超過被處理物的耐熱溫度，也能夠應用GRTA處理。另外，在處理中，還可以將惰性氣體替換為含有氧的氣體。這原因是：藉由在含有氧的氣圍中進行第一熱處理，可以降低由於氧缺陷而引起的能隙中的缺陷能級。
另外，作為惰性氣體氣圍，較佳應用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，較佳引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，更佳為7N(99.99999%)以上(即，雜質濃度為1ppm以下，較佳為0.1ppm以下)。
總之，藉由利用第一熱處理減少雜質來形成i型(本質)或無限接近於i型的氧化物半導體層，可以實現具有極為優越特性的電晶體。此外，藉由形成i型化(本質化)或實質上i型化的氧化物半導體層，可以抑制因氧化物半導體層的厚度而產生的電晶體的不良。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也將該熱處理稱為脫水化處理或脫氫化處理等。可以在形成氧化物半導體層144之後、形成閘極絕緣層146之後或形成閘電極之後等進行該脫水化處理或脫氫化處理。另外，可以進行該脫水化處理或脫氫化處理一次或多次。
在形成氧化物半導體層144之後，也可以將該氧化物半導體層144加工為島狀的氧化物半導體層。例如，可以藉由蝕刻加工為島狀的氧化物半導體層。也可以在上述熱處理之前或上述熱處理之後進行蝕刻。此外，從元件的微型化的觀點來看，較佳使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻劑。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146較佳以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，又可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作較佳將其形成為較薄。例如，當使用氧化矽時，將閘極絕緣層146的厚度設定為1nm以上且100nm以下，較佳設定為10nm以上且50nm以下。
當如上述那樣將閘極絕緣層形成為較薄時，存在由於 隧道效應等而發生閘極洩漏的問題。為了解決閘極洩漏的問題，較佳使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將厚度設定為厚，以抑制閘極洩漏。例如，氧化鉿的相對介電常數為15左右，氧化鉿具有與氧化矽的相對介電常數的3至4相比極大的值。藉由使用這種材料，還容易實現換算為氧化矽時的厚度薄於15nm的閘極絕緣層，較佳為2nm以上且10nm以下的閘極絕緣層。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽及氧化鋁等中的任一種的膜的疊層結構。
較佳在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上且450℃以下，較佳為250℃以上且350℃以下。例如，在氮氣圍下以250℃進行1個小時的熱處理即可。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146包含氧時，也可以對氧化物半導體層144供應氧，而補償該氧化物半導體層144的氧缺陷，從而形成i型(本質)或無限趨近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不限定於此 。例如，也可以在形成閘電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，也可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上述那樣，藉由應用第一熱處理和第二熱處理中的至少一方，可以使氧化物半導體層144儘量不包含其主要成分以外的雜質而高純度化。
接著，在閘極絕緣層146上形成閘電極148a(參照圖4B)。
藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻，可以形成閘電極148a。成為閘電極148a的導電層可以利用以濺射法為典型的PVD法或電漿CVD法等的CVD法而形成。其詳細內容與形成源極電極142a或汲極電極142b等的情況相同而可以參照這些記載內容。注意，雖然在此採用閘電極148a的一部分與源極電極142a及汲極電極142b重疊的結構，所公開的發明不侷限於此。也可以採用閘電極148a的端部和源極電極142a的端部接觸的結構以及閘電極148a的端部和汲極電極142b的端部重疊的結構。
接著，覆蓋閘極絕緣層146、閘電極148a等地形成絕緣層150及絕緣層152(參照圖4C)。絕緣層150及絕緣層152可以利用PVD法或CVD法等形成。另外，絕緣層150及絕緣層152可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁等的無機絕緣材料的材料形成。
注意，作為絕緣層150、絕緣層152，較佳使用介電常數低的材料、介電常數低的結構(多孔結構等)。藉由降低絕緣層150及絕緣層152的介電常數，可以減少產生在佈線和電極等之間的電容，來謀求工作的高速化。
另外，在本實施方式中，雖然採用絕緣層150和絕緣層152的疊層結構，但是所公開的發明的一個方式不限定於此。既可以採用單層結構也可以採用三層以上的疊層結構。另外，也可以不設置絕緣層。
另外，較佳將上述絕緣層152的表面形成為平坦。這是由於：藉由將絕緣層152的表面形成為平坦，當將半導體裝置微型化等時，也可以順利地在絕緣層152上形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行絕緣層152的平坦化。
藉由上述步驟，完成使用被高純度化的氧化物半導體層144的電晶體162(參照圖4C)。
另外，也可以在進行上述製程之後，形成各種佈線及電極等。可以藉由所謂的鑲嵌法、雙鑲嵌法等的方法形成佈線及電極。
如上所述，也可以在均方根(RMS)粗糙度為1nm以下(較佳為0.5nm以下)的極平坦的區域中，設置電晶體162的通道形成區。由此，在電晶體162微型化的情況下，也可以防止短通道效應等的不良來獲得具有良好的特性的電晶體162。
此外，在本實施方式所示的電晶體162中，由於氧化 物半導體層144高純度化，所以其氫濃度為5×1019atoms/cm3以下，較佳為5×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下。另外，氧化物半導體層144的起因於氫等的施體的載子密度充分地小於通常的矽晶圓中的載子密度(1×1014/cm3左右)(例如，低於1×1012/cm3，更佳為低於1.45×1010/cm3)。而且，電晶體162的截止電流也充分地變小。例如，電晶體162的室溫(25℃)下的截止電流(這裏，每單位通道寬度(1μm)的值)成為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳為10zA以下。另外，當採用上述結構時，在理論上可以將電晶體的截止電流設定為1×10-24A/μm至1×10-30A/μm。
像這樣，藉由使用高純度化且本質化的氧化物半導體層144，可以容易充分地減少電晶體的截止電流。
再者，藉由將佈線111的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以防止佈線111和源極電極142a的接觸面積減小，從而可以減少佈線111和源極電極142a之間的接觸電阻。由此，可以減少電連接到下層的佈線111的電晶體162的發熱量、功耗，從而可以一邊減少電晶體的功耗，一邊實現佈線和電晶體的疊層結構。因此，藉由使用上述微型化的電晶體和佈線形成疊層結構，可以維持良好的電晶體特性，並謀求半導體裝置的三維高集成化。
如上所述，本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式2]
在本實施方式中，參照圖5A至8C對根據所公開的發明的另一個方式的半導體裝置的結構及其製造方法進行說明。
〈半導體裝置的結構例〉
圖5A至5C是半導體裝置的結構的一例。圖5A示出半導體裝置的截面，圖5B示出半導體裝置的平面，圖5C示出半導體裝置的電路結構。注意，在下述實施方式中詳細地描述該半導體裝置的工作的詳細內容，所以在本實施方式中，主要描述半導體裝置的結構。另外，圖5A至5C所示的半導體裝置是具有規定的功能的半導體裝置的一例，而不示出所公開的發明的半導體裝置的所有部分。根據所公開的發明的半導體裝置也可以適當地改變電極的連接關係等，並具有其他功能。
圖5A相當於沿著圖5B的A1-A2及B1-B2中的截面。圖5A及圖5B所示的半導體裝置，除了上述實施方式所說明的電晶體162之外，還包括電晶體162的下部的電晶體160及電容元件164。注意，雖然在上述實施方式中，採用了在圖1A中佈線111和源極電極142a電連接的結構，但是在本實施方式中採用電晶體160的閘電極110和電晶體162的源極電極142a電連接的結構。
在此，電晶體162的半導體材料和電晶體160的半導體材料較佳不同。例如，電晶體162的半導體材料可以為氧化物半導體，而電晶體160的半導體材料可以為氧化物半導體之外的半導體材料(矽等)。使用氧化物半導體的電晶體由於其特性可以長時間地保持電荷。另一方面，使用氧化物半導體之外的材料的電晶體容易進行高速工作。
圖5A至5C所示的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區116；夾著通道形成區116地設置的雜質區120；與雜質區120接觸的金屬化合物區124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘電極110。注意，在附圖中，在不明確地具有源極電極及汲極電極的情況下，為方便起見，有時包括這種狀態而稱為電晶體。此外，在此情況下，為了說明電晶體的連接關係，有時包括源極區、汲極區而表示為源極電極、汲極電極。也就是說，在本發明說明中，源極電極的記載會包括源極區，汲極電極的記載會包括汲極區。
另外，在基板100上以圍繞電晶體160的方式設置有元件分離絕緣層106，並且以覆蓋電晶體160的方式設置有絕緣層130。另外，為了實現高集成化，如圖5A至5C所示，最好採用電晶體160不包括側壁絕緣層的結構。另一方面，在重視電晶體160的特性的情況下，也可以在閘電極110的側面設置側壁絕緣層，並設置包括雜質濃度不同的區域的雜質區120。
絕緣層130以使閘電極110的頂面的至少一部分露出的方式形成在電晶體160，閘電極110的頂面的一部分的位置高於絕緣層130的表面的一部分的位置，且從絕緣層130露出的區域中的閘電極110與源極電極142a(有時為汲極電極)電連接。在此，絕緣層130的表面的一部分和閘電極110的頂面的一部分具有良好的平坦性。絕緣層130的表面的一部分的均方根(RMS)粗糙度較佳為1nm以下。此外，閘電極110的頂面的一部分的均方根(RMS)粗糙度較佳為2nm以下。注意，在本發明說明中，閘電極110的頂面的一部分是指閘電極110的頂面的與被形成表面水平的區域。
再者，閘電極110的頂面的一部分和絕緣層130的表面的一部分之間的高低差較佳為閘極絕緣層146的厚度的0.1倍至5倍。
圖5A至5C中的電晶體162的結構與上述實施方式中的電晶體162的結構相同。但是，在本實施方式中，設置電晶體160的閘電極110代替佈線111，且電晶體162的源極電極142a(有時為汲極電極)和電晶體160的閘電極110連接。
如上述實施方式所示，藉由在均方根(RMS)粗糙度為1nm以下的極平坦的區域中設置電晶體162的通道形成區，在使電晶體162微型化的情況下，也可以防止短通道效應等的不良來提供具有良好的特性的電晶體162。
由於藉由採用上述結構，且將閘電極110的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以防止閘電極110和源極電極142a的接觸面積減小，因此可以減少閘電極110和源極電極142a之間的接觸電阻。再者，因為閘電極110的頂面的一部分具有良好的平坦性，所以閘電極110和源極電極142a之間的黏合性變良好，而進一步可以減少接觸電阻。由此，可以減少閘電極110和源極電極142a電連接的電晶體162的發熱量和功耗。
此外，藉由利用CMP處理等使閘電極110的頂面的一部分露出，可以對閘電極110的頂面的端部進行拋光來將閘電極110的頂面的端部形成為平滑的形狀。更佳的是，可以使從絕緣層130的表面至突出的閘電極110的上端部具有平滑的彎曲的形狀。在以其上端部從絕緣層130突出的方式設置的閘電極110的結構中，藉由設置這種平滑的彎曲形狀，可以沒有空隙地黏合閘電極110和源極電極142a。由此，可以進一步減少閘電極110和源極電極142a之間的接觸電阻。此外，在使源極電極142a的厚度減薄時，也可以防止在與閘電極110的交叉點產生斷開。
圖5A至5C中的電容元件164包括源極電極142a(有時為汲極電極)、氧化物半導體層144、閘極絕緣層146和電極148b。換言之，源極電極142a用作電容元件164的一方電極，電極148b用作電容元件164的另一方電極。此外，藉由與電晶體162中的閘電極148a同樣的製程形成電極148b。
另外，在圖5A至5C所示的電容元件164中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極142a和電極148b之間的絕緣性。當然，為了確保充分的電容，也可以採用具有不包括氧化物半導體層144的結構的電容元件164。此外，當不需要電容時，也可以採用不設置電容元件164的結構。
在本實施方式中，將電晶體162及電容元件164設置為與電晶體160重疊。藉由採用這種平面佈局，可以實現高集成化。例如，可以將最小加工尺寸設定為F，而將上述半導體裝置所佔有的面積設定為15F2至25F2。
另外，所公開的發明的半導體裝置的結構不侷限於圖5A至5C所示的結構。所公開的發明的一個方式的技術思想在於形成使用氧化物半導體和氧化物半導體之外的材料的疊層結構。因此，可以適當地改變電極的連接關係等的詳細內容。
此外，雖然圖5A至5C所示的半導體裝置採用將源極電極142a及汲極電極142b埋入在包括絕緣層143a的絕緣層中的結構，但是，例如也可以如圖6A至6C所示那樣地採用如下結構：不將源極電極142a及汲極電極142b埋入在絕緣層中而將其形成在絕緣層130上。在此，圖6A示出半導體裝置的截面，圖6B示出半導體裝置的平面，圖6C示出半導體裝置的電路結構。此外，對圖6A至6C所示的半導體裝置與圖5A至5C所示的半導體裝置的彼此共同的部分使用同一符號。
圖6A至6C所示的半導體裝置具有與圖5A至5C所示的半導體裝置大致相同的結構。電晶體162包括：形成在絕緣層130上的氧化物半導體層144；與氧化物半導體層144電連接的源極電極142a及汲極電極142b；與氧化物半導體層144重疊地設置的閘電極148a；以及設置在氧化物半導體層144和閘電極148a之間的閘極絕緣層146。此外，也可以在電晶體162上覆蓋閘極絕緣層146、閘電極148a等地形成絕緣層150及絕緣層152。絕緣層130以使電晶體160的閘電極110的頂面的至少一部分露出的方式形成在電晶體160上，閘電極110的頂面的一部分的位置高於絕緣層130的表面的一部分的位置，且閘電極110在從絕緣層130露出的區域中與源極電極142a或汲極電極142b電連接。此外，圖6A至6C所示的半導體裝置的電晶體160及電容元件164也具有與圖5A至5C所示的半導體裝置大致相同的結構。
但是，由於在圖6A至6C所示的半導體裝置中，氧化物半導體層144與絕緣層130上接觸地形成，因此將絕緣層130的表面的一部分(特別是指與被形成表面水平的區域)的與氧化物半導體層144接觸的區域的均方根(RMS)粗糙度較佳設定為1nm以下。
另外，如圖6A至6C所示，在電晶體162中，也可以將源極電極142a及汲極電極142b形成為錐形形狀。在此，例如可以將錐形角設定為30°以上且60°以下。另外，“錐形角”是指當從垂直於其截面(垂直於絕緣層130的表面的面)的方向觀察具有錐形形狀的層(例如，源極電極142a或汲極電極142b)時，由該層的側面與底面形成的傾斜角。
〈半導體裝置的製造方法〉
接著，參照圖7A至7D以及圖8A至8C說明上述半導體裝置的製造方法的一例。另外，圖7A至7D以及圖8A至8C相當於沿著圖5B的A1-A2以及B1-B2的截面。此外，由於電晶體162的製造方法與上述實施方式同樣，因此在此主要說明電晶體160的製造方法。
首先，準備包含半導體材料的基板100(參照圖7A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等。這裏，示出作為包含半導體材料的基板100使用單晶矽基板時的一例。注意，一般來說，“SOI基板”是指具有在絕緣表面上設置有矽半導體層的結構的基板，但是在本發明說明等中，SOI基板還包括在絕緣表面上設置有由矽以外的材料構成的半導體層的結構的基板。換言之，“SOI基板”所具有的半導體層不侷限於矽半導體層。另外，SOI基板還包括在玻璃基板等絕緣基板上隔著絕緣層設置有半導體層的基板。
特別是，當作為包含半導體材料的基板100，使用矽等的單晶半導體基板時，可以使半導體裝置的讀出工作高速化，所以是較佳的。
另外，為了控制電晶體的臨界值電壓，也可以對在後面成為電晶體160的通道形成區116的區域添加雜質元素。在此，添加賦予導電性的雜質元素以電晶體160的臨界值電壓成為正。當半導體材料為矽時，作為該賦予導電性的雜質，例如有硼、鋁、鎵等。另外，在添加雜質元素之後進行加熱處理，來謀求雜質元素的活化、在添加雜質元素時產生的缺陷的改善等。
接著，在基板100上形成保護層102，該保護層102成為用來形成元件分離絕緣層的掩模(參照圖7A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氧氮化矽等為材料的絕緣層。
接著，將上述保護層102用作掩模來進行蝕刻，來去除不被保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成從其他半導體區分離的半導體區104(參照圖7B)。作為該蝕刻，較佳使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體和蝕刻劑。
接著，藉由覆蓋半導體區104地形成絕緣層，並且選擇性地去除與半導體區104重疊的區域的絕緣層，形成元件分離絕緣層106(參照圖7C)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等形成。作為絕緣層的去除方法，有CMP(化學機械拋光)處理等拋光處理或蝕刻處理等，可以使用任何方法。另外，在形成半導體區104之後，或者，在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區104的表面上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層在後面成為閘極絕緣層，例如可以藉由半導體區104表面的熱處理(熱氧化處理、熱氮化處理等)形成。也可以應用高密度電漿處理代替熱處理。高密度電漿處理例如可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體來進行。當然，也可以使用CVD法、濺射法等來形成絕緣層。該絕緣層最好採用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的單層結構或疊層結構。例如可以將絕緣層的厚度設定為1nm以上且100nm以下，較佳為10nm以上且50nm以下。
包含導電材料的層可以使用鋁、銅、鈦、鉭、鎢等的金屬材料而形成。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。對形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法、旋塗法等的各種成膜方法。注意，在本實施方式中示出使用金屬材料形成包含導電材料的層的情況的一例。
然後，藉由選擇性地蝕刻絕緣層和包含導電材料的層，形成閘極絕緣層108和閘電極110(參照圖7C)。
接著，對半導體區104添加磷(P)、砷(As)等形成通道形成區116及雜質區120(參照圖7D)。注意，這裏，雖然添加磷或砷以形成n型電晶體，但是在形成p型電晶體時添加硼(B)或鋁(Al)等的雜質元素，即可。在此，雖然可以適當地設定所添加的雜質的濃度，但是在進行半導體元件的高微型化時較佳提高其濃度。
另外，也可以在閘電極110的周圍形成側壁絕緣層，來形成其中添加有濃度不同的雜質元素的雜質區。
接著，覆蓋閘電極110、雜質區120等地形成金屬層122(參照圖8A)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種成膜方法形成。較佳使用能夠藉由與構成半導體區104的半導體材料起反應而成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理來使上述金屬層122與半導體材料起反應。由此，形成接觸雜質區120的金屬化合物區124(參照圖8A)。另外，在使用多晶矽等作為閘電極110的情況下，還在閘電極110與金屬層122接觸的部分中形成金屬化合物區。
作為上述熱處理，例如可以使用照射閃光燈的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，較佳使用可以在極短的時間內進行熱處理的方法。另外，上述金屬化合物區由金屬材料與半導體材料之間的反應而形成，該金屬化合物區的導電性充分得到提高。藉由形成該金屬化合物區，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區124之後，去除金屬層122。
接著，覆蓋藉由上述製程形成的各結構地形成絕緣層130(參照圖8B)。因為絕緣層130可以採用與上述實施方式同樣的材料、結構形成，所以對於其詳細內容，可以參照上述實施方式。
藉由上述製程，形成使用包含半導體材料的基板100的電晶體160(參照圖8B)。這種電晶體160具有能夠進行高速工作的特徵。因此，藉由作為讀出用電晶體使用該電晶體，可以高速地進行資訊的讀出。
接著，對絕緣層130的表面進行平坦化處理，來形成其一部分具有均方根(RMS)粗糙度為1nm以下的表面的絕緣層130，且使閘電極110的頂面的至少一部分露出並將該閘電極110的頂面的一部分形成在高於該絕緣層130的表面的一部分的位置(參照圖8C)。作為絕緣層130的平坦化處理，進行化學機械拋光(Chemical Mechanical Polishing：CMP)處理。另外，因為可以採用與上述實施方式同樣的方法進行CMP處理，對於其詳細內容，可以參照上述實施方式。
藉由進行上述CMP處理，較佳將絕緣層130的表面的至少一部分的均方根(RMS)粗糙度設定為1nm以下。此外，閘電極110的頂面的一部分的均方根(RMS)粗糙度較佳為2nm以下。
此時，使絕緣層130的表面平坦化，並使閘電極110的頂面的至少一部分露出，並且將閘電極110的頂面的一部分形成在高於絕緣層130的表面的一部的位置。閘電極110的頂面的一部分和絕緣層130的表面的一部分之間的高低差較佳為閘極絕緣層146的厚度的0.1倍至5倍。
此外，藉由利用CMP處理使閘電極110的頂面的一部分露出，可以對閘電極110的頂面的端部進行拋光來將閘電極110的頂面的端部形成為平滑的形狀。更佳的是，可以使從絕緣層130的表面至突出的閘電極110的上端部具有平滑的曲線的形狀。在以其上端部從絕緣層130突出的方式設置的閘電極110的結構中，藉由設置這種平滑的曲線形狀，可以沒有空隙地黏合閘電極110和源極電極142a。由此，可以進一步減少閘電極110和源極電極142a之間的接觸電阻。此外，在使源極電極142a的厚度減薄時，也可以防止在與閘電極110的交叉點產生斷開。
另外，在上述各製程的前後還可以包括形成電極、佈線、半導體層、絕緣層等的製程。例如，也可以藉由使用由絕緣層和導電層的疊層結構構成的多層佈線結構作為佈線的結構，來提供高集成化的半導體裝置。
至於下面的製程，在上述實施方式中，可以採用與參照圖3C至圖3E以及圖4A至4C說明的方法同樣的方法製造電晶體162。由此，對於其詳細內容，可以參照上述實施方式。此外，可以當形成圖4B所說明的閘電極148a時，以與源極電極142a重疊的方式形成電極148b製造電容元件164。
如上所述，也可以在均方根(RMS)粗糙度為1nm以下(較佳為0.5nm以下)的極平坦的區域中，設置電晶體162的通道形成區。由此，在電晶體162微型化的情況下也可以防止短通道效應等的不良，而獲得具有良好的特性的電晶體162。
再者，藉由將閘電極110的頂面的一部分形成在高於絕緣層130的表面的一部分的位置，可以防止閘電極110和源極電極142a的接觸面積減小，從而可以減少閘電極110和源極電極142a之間的接觸電阻。由此，可以減少與電晶體160電連接的電晶體162的發熱量及功耗，從而可以一邊減少電晶體的發熱量、功耗，一邊實現電晶體的疊層結構。因此，藉由形成上述微型化的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求半導體裝置的三維高集成化。
如上所述，本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式3]
在本實施方式中，參照圖9A至9C說明根據所公開的發明的一個方式的半導體裝置的應用例。這裏，說明存儲裝置的一例。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
在圖9A所示的能夠用作存儲裝置的半導體裝置中，第一佈線(1st Line)與電晶體1000的源極電極電連接，第二佈線(2nd Line)與電晶體1000的汲極電極電連接。此外，電晶體1000的閘電極及電晶體1010的源極電極及汲極電極中的一方和電容元件1020的電極中的一方電連接，第三佈線(3rd Line)和電晶體1010的源極電極及汲極電極中的另一方電連接，第四佈線(4th Line)和電晶體1010的閘電極電連接。而且，第五佈線(5th Line)和電容元件1020的電極中的另一方電連接。
在此，將上述使用氧化物半導體的電晶體應用於電晶體1010。在此，作為使用氧化物半導體的電晶體，例如可以使用上述實施方式所示的電晶體。上述使用氧化物半導體的電晶體具有截止電流極小的特徵。因此，藉由使電晶體1010成為截止狀態，可以極長時間地保持電晶體1000的閘電極的電位。再者，藉由使用上述實施方式所示的電晶體，可以抑制電晶體1010的短通道效應，且實現微型化。再者，藉由具有電容元件1020，容易保持施加到電晶體1000的閘電極的電荷，另外，也容易讀出所保持的資訊。在此，作為電容元件1020，例如可以使用上述實施方式所示的電容元件。
此外，作為電晶體1000，應用使用氧化物半導體之外的半導體材料的電晶體。作為氧化物半導體之外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽、鎵砷等，並且，較佳使用單晶半導體。除此之外，也可以使用有機半導體材料等。這種使用半導體材料的電晶體容易進行高速工作。在此，作為使用氧化物半導體之外的半導體材料的電晶體，例如可以使用上述實施方式所示的電晶體。
在此，藉由以上述實施方式所示的結構使電晶體1000的閘電極和電晶體1010的源極電極(有時為汲極電極)電連接，可以減少與電晶體1000電連接的電晶體1010的發熱量、功耗。從而，降低電晶體的發熱量、功耗且實現電晶體的疊層結構。因此，藉由形成上述微型化了的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求半導體裝置的三維高集成化。
另外，如圖9C所示，也可以採用不設置電容元件1020的結構。
在圖9A所示的半導體裝置中，藉由發揮可以保持電晶體1000的閘電極的電位的特徵，如下所述那樣可以進行資訊寫入、保持和讀出。
首先，說明資訊的寫入及保持。首先，將第四佈線的電位設定為使電晶體1010成為導通狀態的電位，來使電晶體1010成為導通狀態。由此，將第三佈線的電位施加到電晶體1000的閘電極和電容元件1020。就是說，將規定的電荷施加到電晶體1000的閘電極(寫入)。這裏，施加兩個不同的電位的電荷(以下，將施加低電位的電荷稱為電荷QL，而將施加高電位的電荷稱為電荷QH)中的任何一種被施加。另外，也可以應用施加三個或三個以上不同的電位的電荷來提高存儲容量。然後，藉由將第四佈線的電位設定為使電晶體1010成為截止狀態的電位，使電晶體1010成為截止狀態，而保持施加到電晶體1000的閘電極的電荷(保持)。
因為電晶體1010的截止電流極為小，所以電晶體1000的閘電極的電荷被長時間地保持。
接著，說明資訊的讀出。當在對第一佈線施加規定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體1000的閘電極中的電荷量，第二佈線具有不同的電位。一般來說，這原因是：在電晶體1000為n通道型時，對電晶體1000的閘電極施加了QH的情況下的外觀上的臨界值Vth_H低於對電晶體1000的閘電極施加了QL的情況下的外觀上的臨界值Vth_L。在此，外觀上的臨界值電壓是指為了使電晶體1000成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H和Vth_L的中間電位V0，可以辨別對電晶體1000的閘電極施加的電荷。例如，在寫入時施加了QH的情況下，在第五佈線的電位成為V0(>Vth_H)時，電晶體1000成為“導通狀態”。在施加了QL的情況下，即使在第五佈線的電位成為V0(<Vth_L)時，電晶體1000也保持“截止狀態”。因此，根據第二佈線的電位可以讀出所保持的資訊。
另外，當將存儲單元配置為陣列狀而使用時，需要可以唯讀出所希望的存儲單元的資訊。像這樣，當讀出規定的存儲單元的資訊，而不讀出除此以外的存儲單元的資訊時，只要對讀出物件以外的存儲單元的第五佈線施加無論閘電極的狀態如何都使電晶體1000成為“截止狀態”的電位，即小於Vth_H的電位，即可。或者，只要對第五佈線施加無論閘電極的狀態如何都使電晶體1000成為“導通狀態”的電位，即大於Vth_L的電位，即可。
接著，說明資訊的重寫。與上述資訊的寫入及保持同樣地進行資訊的重寫。也即是說，將第四佈線的電位設定為使電晶體1010成為導通狀態的電位，使電晶體1010成為導通狀態。由此，對電晶體1000的閘電極和電容元件1020施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體1010成為截止狀態的電位，使電晶體1010成為截止狀態，而使電晶體1000的閘電極成為施加有有關新的資訊的電荷的狀態。
如上所述，根據所公開的發明的半導體裝置可以藉由再次寫入資訊而直接重寫資訊。由此，不需要快閃記憶體等所需要的利用高電壓從浮動閘極抽出電荷的工作，而可以抑制起因於擦除工作的工作速度的降低。就是說，實現半導體裝置的高速工作。
注意，電晶體1010的源極電極或汲極電極與電晶體1000的閘電極電連接，從而起到與用作非易失性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。由此，有時將附圖中的電晶體1010的源極電極或汲極電極與電晶體1000的閘電極電連接的部分稱為浮動閘極部FG。當電晶體1010處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，在浮動閘極部FG中保持有電荷。因為使用氧化物半導體的電晶體1010的截止電流為由矽半導體等形成的電晶體的十萬分之一以下，所以可以忽視由電晶體1010的洩漏導致的積聚在浮動閘極部FG中的電荷的消失。就是說，藉由利用使用氧化物半導體的電晶體1010，可以實現即使沒有電力供給也能夠保持資訊的非易失性存儲裝置。
例如，在電晶體1010的室溫下的截止電流為10zA(1zA(仄普托安培)為1×10-21A)以下，並且電容元件1020的電容值為10fF左右的情況下，可以至少在104秒以上保持資料。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在此情況下不存在在現有的浮動閘極型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也就是說，可以消除以往被視為問題的將電子注入到浮動閘極時的閘極絕緣膜的劣化。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動閘極型電晶體中當寫入或擦除數據時所需要的高電壓。
圖9A所示的半導體裝置可以被認為是如圖9B所示的半導體裝置，其中，構成該半導體裝置的電晶體等的要素包括電阻器及電容器。換言之，可以認為在圖9B中，電晶體1000和電容元件1020分別包括電阻器和電容器而構成。R1及C1分別是電容元件1020的電阻值及電容值，並且，電阻值R1相當於構成電容元件1020的絕緣層的電阻值。另外，R2和C2分別為電晶體1000的電阻值和電容值，其中電阻值R2相當於電晶體1000處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘電極與源極電極或汲極電極之間的電容以及形成在閘電極與通道形成區之間的電容)的電容值。
當以電晶體1010處於截止狀態時的源極電極與汲極電極之間的電阻值(也稱為有效電阻)為ROS時，在電晶體1010的閘極洩漏充分小的條件下，如果R1及R2滿足R1
Figure TWI613815BD00007
ROS、R2
Figure TWI613815BD00008
ROS，則電荷的保持期間(可以說是資訊的保持期間)主要取決於電晶體1010的截止電流。
反之，在不滿足該條件的情況下，即使電晶體1010的截止電流充分小，也難以充分確保保持期間。這原因是：電晶體1010的截止電流以外的洩漏電流(例如，發生在源極電極與閘電極之間的洩漏電流等)大。由此，可以說本實施方式所公開的半導體裝置較佳滿足上述關係。
另一方面，C1和C2較佳滿足C1
Figure TWI613815BD00009
C2的關係。這原因是：藉由使C1較為大，當利用第五佈線控制浮動閘極部FG的電位時，可以將第五佈線的電位高效地施加到浮動閘極部FG，從而可以將施加到第五佈線的電位之間(例如，讀出電位和非讀出電位)的電位差抑制為低。
藉由滿足上述關係，可以實現更佳的半導體裝置。另外，R1及R2由電晶體1000的閘極絕緣層或電容元件1020的絕緣層控制。C1和C2也是同樣的。因此，較佳適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係。
在本實施方式所示的半導體裝置中，浮動閘極部FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，但是，本實施方式的浮動閘極部FG具有與快閃記憶體等的浮動閘極本質上不同的特徵。因為在快閃記憶體中施加到控制閘極的電壓高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。並且，該主要原因起因於藉由施加高電場來發生隧道電流的快閃記憶體的根本原理。
另外，由快閃記憶體的上述原理導致絕緣膜的退化的進展，而還導致重寫次數的界限(104至105次左右)的另一問題。
根據所公開的發明的半導體裝置藉由使用氧化物半導體的電晶體的開關而工作，並且，不使用如上所述的利用隧道電流的電荷注入的原理。就是說，不需要如快閃記憶體那樣的用來注入電荷的高電場。由此，因為不需要考慮控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
另外，因為不利用由隧道電流而引起的電荷的注入，所以不存在存儲單元的退化的原因。就是說，與快閃記憶體相比，具有高耐久性及可靠性。
此外，不需要高電場及大型週邊電路(升壓電路等)的一點也優越於快閃記憶體。
注意，在使構成電容元件1020的絕緣層的相對介電常數εr1和構成電晶體1000的絕緣層的相對介電常數εr2為不同的情況下，容易使構成電容元件1020的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2‧S2
Figure TWI613815BD00010
S1(較佳的是，S2
Figure TWI613815BD00011
S1)，且實現C1
Figure TWI613815BD00012
C2。就是說，容易使構成電容元件1020的絕緣層的面積小，且實現C1
Figure TWI613815BD00013
C2。明確而言，例如，在構成電容元件1020的絕緣層中，採用使用氧化鉿等的high-k材料構成的膜，或者使用氧化鉿等的high-k材料構成的膜和使用氧化物半導體構成的膜的疊層結構來可以使εr1成為10以上，較佳為15以上，並且，在構成閘極電容的絕緣層中，採用氧化矽，來可以實現εr2=3至4。
藉由採用這種結構的組合，可以使根據所公開的發明的半導體裝置進一步高集成化。
另外，在上述描述中說明使用以電子為多數載子的n型電晶體(n通道型電晶體)的情況，但是當然可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
如上所述，根據所公開的發明的一個方式的半導體裝置具有一種非易失性存儲單元，該非易失性存儲單元包括截止狀態下的源極-與汲極之間的洩漏電流(截止電流)少的寫入用電晶體、使用與該寫入用電晶體不同的半導體材料的讀出用電晶體及電容元件。
雖然在通常的矽半導體中，難以在使用時的溫度(例如，25℃)下將洩漏電流(截止電流)減低到100zA(1×10-19A)左右以下，但是在以適當的條件加工氧化物半導體而得到的電晶體中可以實現上述特性。由此，作為寫入用電晶體，較佳使用包括氧化物半導體的電晶體。
再者，因為在使用氧化物半導體的電晶體中亞臨界值擺幅值(S值)小，所以即使遷移率較低，也可以使開關速度足夠快。因此，藉由將該電晶體用於寫入用電晶體，可以使施加到浮動閘極部FG的寫入脈衝的上升極為陡峭 。另外，因為截止電流小，所以可以減少使浮動閘極部FG保持的電荷量。就是說，藉由將使用氧化物半導體的電晶體用作寫入用電晶體，可以高速進行資訊的重寫。
雖然讀出用電晶體沒有對截止電流的限制，但是較佳使用進行高速工作的電晶體，以提高讀出速度。例如，作為讀出用電晶體，較佳使用開關速度為1納秒以下的電晶體。
像這樣，藉由將使用氧化物半導體的電晶體用作寫入用電晶體，並使用氧化物半導體之外的半導體材料的電晶體用作讀出用電晶體，可以實現能夠用作存儲裝置的半導體裝置，其中可以長時間地保持資訊，且高速地進行資訊讀出。
再者，藉由作為寫入用電晶體，使用上述實施方式所示的電晶體，可以抑制寫入用電晶體的短通道效應，且實現微型化。由此，可以謀求能夠用作存儲裝置的半導體裝置的高集成化。
而且，藉由以上述實施方式所示的結構使讀出用電晶體的閘電極和寫入用電晶體的源極電極電連接，可以減少與讀出用電晶體電連接的寫入用電晶體的發熱量、功耗。從而，可以減少電晶體的發熱量、功耗且實現電晶體的疊層結構。因此，藉由形成上述微型化的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求半導體裝置的三維高集成化。
如上所述，本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式4]
在本實施方式中，參照圖10A和10B以及圖11A至11C說明根據所公開的發明的一個方式的半導體裝置的應用例。這裏，說明存儲裝置的一例。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
圖10A及10B是使用多個圖9A所示的半導體裝置(以下也表示為存儲單元1050)來形成的能夠用作存儲裝置的半導體裝置的電路圖。圖10A是存儲單元1050串聯連接的所謂NAND型半導體裝置的電路圖。圖10B是存儲單元1050並聯連接的所謂NOR型半導體裝置的電路圖。
圖10A所示的半導體裝置具有源極線SL、位元線BL、第一信號線S1、多個第二信號線S2、多個字線WL、多個存儲單元1050。圖10A示出具有一個源極線SL及一個位線BL的結構，但是不侷限於此而還可以採用具有多個源極線SL及多個位線BL的結構。
在各存儲單元1050中，電晶體1000的閘電極、電晶體1010的源極電極及汲極電極中的一方與電容元件1020的電極中的一方電連接。另外，第一信號線S1與電晶體1010的源極電極和汲極電極中的另一方電連接，第二信號線S2與電晶體1010的閘電極電連接。而且，字線WL與電容元件1020的電極中的另一方電連接。
另外，存儲單元1050所具有的電晶體1000的源極電極與相鄰的存儲單元1050的電晶體1000的汲極電極電連接，存儲單元1050所具有的電晶體1000的汲極電極與相鄰的存儲單元1050的電晶體1000的源極電極電連接。但是，串聯連接的多個存儲單元中的設置在一方的端部的存儲單元1050所具有的電晶體1000的汲極電極與位線電連接。另外，串聯連接的多個存儲單元中的設置在另一方的端部的存儲單元1050所具有的電晶體1000的源極電極與源極線電連接。
在圖10A所示的半導體裝置中，按每個行進行寫入工作及讀出工作。使用如下方法進行寫入工作：對進行寫入的行的第二信號線S2施加使電晶體1010成為導通狀態的電位，使進行寫入的行的電晶體1010成為導通狀態。由此，對所指定的行的電晶體1000的閘電極施加第一信號線S1的電位，而對該閘電極施加規定的電荷。像這樣，可以將資料寫入到指定的行的存儲單元。
另外，使用如下方法進行讀出工作：首先，藉由無論施加到電晶體1000的閘電極的電荷，如何對進行讀出的行以外的字線WL使電晶體1000成為導通狀態的電位，使進行讀出的行以外的電晶體1000成為導通狀態。然後，對進行讀出的行的字線WL施加根據電晶體1000的閘電極所具有的電荷選擇電晶體1000的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加定電位，使與位線BL連接的讀出電路(末圖示)成為工作狀態。這裏，因為源極線SL-位線BL之間的多個電晶體1000除了進行讀出的行中以外都處於導通狀態，所以源極線SL-位線BL之間的導電率取決於進行讀出的行的電晶體1000的狀態(導通狀態或截止狀態)。因為電晶體的導電率根據進行讀出的行的電晶體1000的閘電極所具有的電荷而不同，所以位線BL的電位相應地取不同的數值。藉由由讀出電路讀出位元線的電位，可以從指定的行的存儲單元讀出資訊。
圖10B所示的半導體裝置具有多個源極線SL、多個位線BL、多個第一信號線S1、多個第二信號線S2、多個字線WL以及多個存儲單元1050。各電晶體1000的閘電極、電晶體1010的源極電極及汲極電極中的一方與電容元件1020的電極中的一方電連接。另外，源極線SL與電晶體1000的源極電極電連接，位線BL與電晶體1000的汲極電極電連接。另外，第一信號線S1與電晶體1010的源極電極和汲極電極中的另一方電連接，第二信號線S2與電晶體1010的閘電極電連接。再者，字線WL與電容元件1020的電極中的另一方電連接。
在圖10B所示的半導體裝置中，按每個行進行寫入工作及讀出工作。使用與上述圖10A所示的半導體裝置同樣的方法進行寫入工作。使用如下方法進行讀出工作：首先，藉由無論施加到電晶體1000的閘電極的電荷，如何對進行讀出的行以外的字線WL施加電晶體1000成為截止狀態的電位，使進行讀出的行以外的電晶體1000成為截止狀態。然後，對進行讀出的行的字線WL施加根據電晶體1000的閘電極所具有的電荷選擇電晶體1000的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加定電位，使與位線BL連接的讀出電路(未圖示)成為工作狀態。這裏，源極線SL-位線BL之間的導電率取決於進行讀出的行的電晶體1000的狀態(導通狀態或截止狀態)。就是說，位元線BL的電位根據進行讀出的行的電晶體1000的閘電極所具有的電荷而取不同的數值。藉由由讀出電路讀出位元線的電位，可以從指定的行的存儲單元讀出資訊。
另外，在上述結構中，使各存儲單元1050保持的信息量為1位，但是，本實施方式所示的半導體裝置的結構不侷限於此。也可以準備三種以上的施加到電晶體1000的閘電極的電位，來增加各存儲單元1050所保持的信息量。例如，在準備四種施加到電晶體1000的閘電極的電位的情況下，可以使各存儲單元保持2位元的資訊。
接著，參照圖11A至11C說明可以應用於圖10A和10B所示的半導體裝置等的讀出電路的一例。
圖11A示出讀出電路的概況。該讀出電路具有電晶體和讀出放大器電路。
當進行讀出時，端子A與連接有進行讀出的存儲單元的位元線連接。另外，對電晶體的閘電極施加偏電位Vbias，來控制端子A的電位。
存儲單元1050根據所儲存的資料而呈現不同的電阻值。明確地說，當所選擇的存儲單元1050的電晶體1000處於導通狀態時成為低電阻狀態，當所選擇的存儲單元1050的電晶體1000處於截止狀態時成為高電阻狀態。
在存儲單元處於高電阻狀態的情況下，端子A的電位高於參考電位Vref，讀出放大器輸出對應於端子A的電位的電位。另一方面，在存儲單元處於低電阻狀態的情況下，端子A的電位低於參考電位Vref，讀出放大器電路輸出對應於端子A的電位的電位。
像這樣，藉由使用讀出電路，可以從存儲單元讀出資料。另外，本實施方式所示的讀出電路是一例。也可以使用其他電路。此外，讀出電路也可以具有預充電電路。也可以採用連接有參照用位線代替參考電位Vref的結構。
圖11B示出讀出放大器電路的一例的差動型讀出放大器。差動型讀出放大器具有輸入端子Vin(+)和Vin(-)、以及輸出端子Vout，放大Vin(+)與Vin(-)之間的電位差。當Vin(+)的電位高於Vin(-)的電位時，Vout輸出High信號，而當Vin(+)的電位低於Vin(-)的電位時，Vout輸出Low信號。當將該差動型讀出放大器用於讀出電路時，Vin(+)及Vin(-)中的一方連接到端子A，且對Vin(+)及Vin(-)中的另一方施加參照電位Vref。
圖11C示出讀出放大器電路的一例的鎖存型讀出放大器。鎖存型讀出放大器具有輸入輸出端子V1和V2以及控制用信號Sp和Sn的輸入端子。首先，將信號Sp設定為High ，並將信號Sn設定為Low，來遮斷電源電位(Vdd)。然後，對V1和V2分別施加進行比較的電位。然後，藉由以信號Sp為Low，以信號Sn為High而供應電源電位(Vdd)，當V1的電位高於V2的電位時，V1的輸出成為High，V2的輸出成為Low，並且當V1的電位低於V2的電位時，V1的輸出成為Low，V2的輸出成為High。藉由利用這種關係，可以放大V1和V2之間的電位差。當將該鎖存型讀出放大器用於讀出電路時，V1和V2中的一方藉由開關與端子A及輸出端子連接，並且，對V1和V2中的另一方施加參考電位Vref。
如上所述的能夠用作存儲裝置的半導體裝置藉由作為存儲單元的寫入用電晶體，使用上述實施方式所示的電晶體，可以抑制該寫入用電晶體的短通道效應，且實現微型化。由此，可以謀求能夠用作存儲裝置的半導體裝置的高集成化。
再者，藉由以上述實施方式所示的結構使讀出用電晶體的閘電極和寫入用電晶體的源極電極電連接，可以減少與讀出用電晶體電連接的寫入用電晶體的發熱量、功耗。從而，可以減少電晶體的發熱量、功耗且實現電晶體的疊層結構。因此，藉由形成上述微型化的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求能夠用作存儲裝置的半導體裝置的三維高集成化。
本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式5]
在本實施方式中，參照圖12A至12D說明根據所公開的發明的一個方式的半導體裝置的結構。
〈半導體裝置的平面結構及電路結構〉
圖12A至12C具體地示出構成上述實施方式所示的半導體裝置的存儲單元的平面圖的一例。此外，圖12D示出該存儲單元的電路結構。在圖12A至12C中，按製造製程的順序分為三個步驟示出平面圖。
圖12A所示的平面圖示出電晶體160所具有的金屬化合物區124及閘電極110。另外，閘電極110的下方包括通道形成區、設置在通道形成區上的閘極絕緣層。此外，圍繞電晶體160地設置有元件分離絕緣層106。
圖12B所示的平面圖除了圖12A所示的部分之外還包括：電晶體162所具有的源極電極142a、汲極電極142b、氧化物半導體層144及閘電極148a；信號線S1(142b)；信號線S2(148a)；字線WL(148b)；以及電容元件164所具有的電極148b。電晶體162所具有的源極電極142a及汲極電極142b和信號線S1由相同的導電層形成。此外，電晶體162所具有的閘電極148a，電容元件164所具有的電極148b、信號線S2、字線WL由相同的導電層形成。另外，在電容元件164中，源極電極142a用作一方電極，電極148b用作另一方電極。
圖12C所示的平面圖除了圖12B所示的部分之外還包括：位線BL；源極線SL；形成在位線BL和金屬化合物區124之間的開口部130a；以及形成在源極線SL和金屬化合物區124之間的開口部130b。
當採用實施方式2所示的製造方法時，沿著圖12C的C1-C2及D1-D2的截面結構可以參照圖5A。
圖12D示出對應於圖12A至12C所示的存儲單元的平面圖的電路結構。圖12D所示的存儲單元包括位元線(BL)、第一信號線(S1)、源極線(SL)、字線(WL)、第二信號線(S2)。
可以藉由CMP製程使形成源極電極及汲極電極的導電層平坦化。在進行CMP處理時，因為表面狀態(表面的平坦性)很少受到導電層的厚度的影響，所以可以適當地選擇導電層的厚度。例如，藉由將厚度形成為厚(例如，150nm至500nm)，可以降低導電層的電阻，從而可以將導電層用作佈線。
注意，當不對形成源極電極及汲極電極的導電層進行CMP處理時，為了在該導電層上覆蓋性高地形成氧化物半導體層可以考慮將該導電層形成為錐形形狀，且使導電層的厚度減薄的結構。但是，在此情況下，導電層的電阻高，所以導電層不適合於用作佈線。此外，錐形形狀的源極電極及汲極電極阻礙電晶體162的微型化。另一方面，根據本發明的一個方式的半導體裝置的製造方法，藉由採用CMP製程進行形成源極電極及汲極電極的導電層的平坦化，不需要將電晶體162的源極電極或汲極電極形成為錐形形狀，並且也可以將厚度形成為厚。因此，可以有效地使電晶體162微型化，且藉由將導電層形成為厚，可以縮小佈線電阻。
此外，圖12A至12C所示的平面圖是將形成源極電極142a的導電層還用作第一信號線(S1)的例子。藉由採用這種結構，與作為第一信號線使用其他導電層的情況相比，不需要用來使源極電極或汲極電極與第一信號線(S1)連接的開口部，且可以縮小存儲單元面積。此外，藉由使用不同的導電層形成第一信號線(S1)和位線(BL)可以重疊這些佈線，從而可以縮小面積。因此，藉由採用這樣平面佈局，可以實現半導體裝置的高集成化。
如上所述，本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式6]
在本實施方式中，參照圖13說明根據所公開的發明的一個方式的半導體裝置的應用例。在此，說明中央處理器(CPU)。
圖13示出CPU的方塊圖的一例。圖13所示的CPU1101包括時序控制電路1102、指令解碼器1103、暫存器陣列1104、位址邏輯緩衝電路1105、資料匯流排介面1106、ALU(Arithmetic logic unit：算術邏輯單元)1107、指令暫存器1108等。
這種電路使用上述實施方式所示的電晶體、反相器電路、電阻器、電容器等製造。因為上述實施方式所示的電晶體可以使其截止電流極小，所以可以實現CPU1101的低功耗化。再者，藉由使用上述實施方式所示的電晶體，可以抑制電晶體的短通道效應，並實現微型化。
下面，簡單地說明CPU1101所具有的各電路。時序控制電路1102受到來自外部的指令，將其轉換為用於內部的資訊，並將其送到另外的組。另外，時序控制電路1102對應內部的工作而向外部供應存儲資料的讀入、寫入等的指令。指令解碼器1103具有將外部的指令轉換為用於內部的指令的功能。暫存器陣列1104具有暫時儲存資料的功能。位址邏輯緩衝電路1105具有指定外部記憶體的位址的功能。資料匯流排介面1106具有將資料登錄到外部記憶體或印表機等的設備或者接收從外部記憶體或印表機等的設備輸出的資料的功能。ALU1107具有進行運算的功能。指令暫存器1108具有暫時記錄指令的功能。藉由上述電路的組合構成CPU。
藉由對CPU1101中的至少一部分使用上述實施方式所示的電晶體，可以抑制電晶體的短通道效應，並實現微型化，從而可以謀求CPU1101的高集成化。
再者，當將包括在CPU1101的各框體中的電路元件或佈線等層疊而構成時，藉由將微型化了的電晶體和各電路元件的電極或佈線如上述實施方式所示地連接，可以減少微型化了的電晶體的發熱量、功耗。因此，藉由形成包括上述微型化了的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求CPU1101的三維高集成化。
如上所述，本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式7]
在本實施方式中，參照圖14A及14B說明根據所公開的發明的一個方式的半導體裝置的應用例。在此，說明具有讀取物件物的資訊的圖像感測器功能的半導體裝置的一例。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
圖14A示出具有圖像感測器功能的半導體裝置的一例。圖14A是光電感測器的等效電路，而圖14B是示出光電感測器的一部分的截面圖。
光電二極體1202的一個電極電連接到光電二極體重設信號線1212，而光電二極體1202的另一個電極電連接到電晶體1204的閘極。電晶體1204的源極電極和汲極電極中的一個電連接到光電感測器基準信號線1218，電晶體1204的源極電極和汲極電極中的另一個電連接到電晶體1206的源極電極和汲極電極中的一個。電晶體1206的閘電極電連接到閘極信號線1214，且電晶體1206的源極電極和汲極電極中的另一個電連接到光電感測器輸出信號線1216。
在此，作為圖14A所示的電晶體1204、電晶體1206，應用使用氧化物半導體的電晶體。在此，作為使用氧化物半導體的電晶體，可以使用上述實施方式所示的電晶體。因為上述實施方式所示的電晶體可以使截止狀態下的洩漏電流極小，所以可以提高光電感測器的光電檢測精度。再者，由於藉由使用上述實施方式所示的電晶體，可以抑制電晶體的短通道效應，並實現微型化，因此可以增大光電二極體的面積，並提高光電感測器的光電檢測精度。
圖14B是示出示出光電感測器中的光電二極體1202及電晶體1204的截面圖，其中，在具有絕緣表面的基板1222(TFT基板)上形成有埋入有佈線1246的絕緣層1248，且在絕緣層1248上設置有用作感測器的光電二極體1202及電晶體1204。在光電二極體1202、電晶體1204上使用黏合層1228設置有基板1224。此外，在電晶體1204上設置有絕緣層1234、層間絕緣層1236、層間絕緣層1238。
在此，藉由使佈線1246和電晶體1204的源極電極或汲極電極如上述實施方式所示地連接，可以減少微型化了的電晶體1204的發熱量、功耗。因此，藉由形成包括上述微型化了的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求光電感測器的三維高集成化。
此外，以與電晶體1204的閘電極電連接的方式在該閘電極相同的層中設置有閘電極層1240。閘電極層1240藉由設置在絕緣層1234及層間絕緣層1236的開口與設置在層間絕緣層1236上的電極層1242電連接。因為光電二極體1202形成在電極層1242上，所以光電二極體1202和電晶體1204藉由閘電極層1240及電極層1242電連接。
光電二極體1202具有從電極層1242一側依次層疊第一半導體層1226a、第二半導體層1226b及第三半導體層1226c的結構。也就是說，光電二極體1202藉由第一半導體層1226a與電極層1242電連接。此外，光電二極體1202藉由第三半導體層1226c與設置在層間絕緣層1238上的電極層1244電連接。
在此，例示一種pin型的光電二極體，其中層疊用作第一半導體層1226a的具有n型的導電型的半導體層、用作第二半導體層1226b的高電阻的半導體層(i型半導體層)、用作第三半導體層1226c的具有p型的導電型的半導體層。
第一半導體層1226a是n型半導體層，並且使用包含賦予n型的雜質元素的非晶矽膜而形成。使用包含屬於週期表中的第15族雜質元素(例如，磷(P))的半導體材料氣體並採用電漿CVD法形成第一半導體層1226a。作為半導體材料氣體，使用矽烷(SiH4)，即可。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。此外，可以在形成不包含雜質元素的非晶矽膜之後，藉由擴散法或離子植入法將雜質元素添加到該非晶矽膜。較佳在藉由離子植入法等引入雜質元素之後進行加熱等，使雜質元素擴散。在這種情況下，作為形成非晶矽膜的方法，使用LPCVD法、氣相生長法或濺射法等，即可。較佳將第一半導體層1226a形成為具有20nm以上且200nm以下的厚度。
第二半導體層1226b是i型半導體層(本徵半導體層)，並且使用非晶矽膜形成。至於第二半導體層1226b的形成，藉由等離子CVD法，使用半導體材料氣體形成非晶矽膜。作為半導體材料氣體，使用矽烷(SiH4)即可。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。也可以藉由LPCVD法、氣相生長法、濺射法等形成第二半導體層1226b。較佳將第二半導體層1226b形成為具有200nm以上且1000nm以下的厚度。
第三半導體層1226c是p型半導體層，並且可以使用包含賦予p型的雜質元素的非晶矽膜而形成。使用包含屬於週期表中的第13族雜質元素(例如，硼(B))的半導體材料氣體並採用電漿CVD法形成第三半導體層1226c。作為半導體材料氣體，使用矽烷(SiH4)即可。或者，也可以使用Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等。此外，可以在形成不包含雜質元素的非晶矽膜之後，藉由擴散法或離子植入法將雜質元素添加到該非晶矽膜。較佳在藉由離子植入法等引入雜質元素之後進行加熱等，使雜質元素擴散。在這種情況下，作為形成非晶矽膜的方法，使用LPCVD法、氣相生長法或濺射法等，即可。較佳將第三半導體層1226c形成為具有10nm以上且50nm以下的厚度。
此外，第一半導體層1226a、第二半導體層1226b及第三半導體層1226c也可以不使用非晶半導體形成，而使用多晶半導體或微晶半導體(半晶半導體：Semi Amorphous Semiconductor：SAS)形成。
在考慮吉布斯自由能時，微晶半導體屬於非晶和單晶之間的中間亞穩態。就是說，微晶半導體是具有自由能方面穩定的第三狀態的半導體並具有短程序列及晶格應變。柱狀或者針狀結晶在相對於基板表面法線方向上成長。作為微晶半導體的典型例的微晶矽，其拉曼光譜向表示單晶矽的520cm-1的低波數一側偏移。亦即，微晶矽的拉曼光譜的峰值位於表示單晶矽的520cm-1和表示非晶矽的480cm-1之間。另外，在微晶矽中包含至少1原子%或其以上的氫或鹵素，以終止懸空鍵(dangling bond)。再者，藉由包含氦、氬、氪、氖等的稀有氣體元素來進一步促進晶格應變，提高穩定性而得到優良的微晶半導體膜。
該微晶半導體膜可以藉由頻率為幾十MHz至幾百MHz的高頻電漿CVD法或頻率為1GHz以上的微波電漿CVD設備形成。典型的是，可以使用氫稀釋SiH4、Si2H6、SiH2Cl2、SiHCl3、SiCl4或SiF4等的氫化矽來形成該微晶半導體膜。此外，除了氫化矽和氫之外，還可以使用選自氦、氬、氪、氖中的一種或多種稀有元素進行稀釋來形成微晶半導體膜。此時，將相對於氫化矽的氫的流量比設定為5倍以上且200倍以下，較佳設定為50倍以上且150倍以下，更佳設定為100倍。再者，也可以在含矽的氣體中混入CH4、C2H6等的碳化物氣體、GeH4、GeF4等的鍺化氣體、F2等。
此外，由於光電效應產生的電洞的遷移率低於電子的遷移率，因此當以p型半導體層側為光接收面時，pin型光電二極體具有較好的特性。在此，示出光電二極體1202接收來自基板1224一側的面的入射光1230，而將它轉換為電信號的例子。此外，由於來自其導電型與光接收面上的半導體層一側的導電型相反的半導體層一側的光成為干擾光，因此電極層1242較佳使用具有遮光性的導電膜。另外，可以使用n型半導體層一側的表面作為光接收面。
此外，藉由使入射光1230從基板1224一側的面入射，電晶體1204的氧化物半導體層可以利用該電晶體1204的閘電極阻擋入射光1230。
可以使用絕緣材料，且根據該材料採用諸如濺射法、SOG法、旋塗、浸漬、噴塗、液滴噴出法(噴墨法、絲網印刷、膠版印刷等)等的方法或者諸如刮刀、輥塗機、簾塗機、刮刀塗佈機等的工具來形成絕緣層1234、層間絕緣層1236、層間絕緣層1238。
作為用於絕緣層1234的無機絕緣材料，可以使用氧化矽層、氧氮化矽層、氮化矽層、氮氧化矽層、氧化鋁層、氧氮化鋁層、氮化鋁層或氮氧化鋁層等的氧化物絕緣層或氮化物絕緣層的單層或疊層。此外，藉由使用μ波(例如，頻率為2.45GHz)的高密度電漿CVD可以形成緻密且絕緣耐壓高的高品質的絕緣層，所以是較佳的。
作為層間絕緣層1236、層間絕緣層1238，為了減少表面凹凸較佳使用用作平坦化絕緣膜的絕緣層。作為層間絕緣層1236、層間絕緣層1238，例如可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯、聚醯胺或環氧樹脂等的具有耐熱性的有機絕緣材料。除了上述有機絕緣材料之外，還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等的單層或疊層。
光電二極體1202可以藉由檢測出入射光1230，來讀取被檢測物件的資訊。另外，當讀取被檢測物件的資訊時，可以使用背光燈等的光源。
在如上所示的光電感測器中，作為使用氧化物半導體的電晶體，可以使用上述實施方式所示的電晶體。因為上述實施方式所示的電晶體可以使截止狀態下的洩漏電流極小，所以可以提高光電感測器的光電檢測精度。再者，由於藉由使用上述實施方式所示的電晶體，可以抑制電晶體的短通道效應，並實現微型化，因此可以增大光電二極體的面積，並提高光電感測器的光電檢測精度。
再者，藉由使佈線和使用氧化物半導體的電晶體的源極電極或汲極電極如上述實施方式所示地連接，可以減少微型化了的電晶體的發熱量、功耗。因此，藉由形成包括上述微型化了的電晶體的疊層結構，可以維持良好的電晶體特性，並謀求光電感測器的三維高集成化。
本實施方式所示的結構或方法等可以與其他實施方式所示的結構或方法等適當地組合而使用。
[實施方式8]
在本實施方式中，使用圖15A至15F而對將上述實施方式所說明的半導體裝置應用於電子設備的情況進行說明。在本實施方式中，說明將上述半導體裝置應用於電腦、行動電話機(也稱為行動電話、行動電話裝置)、可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)、數位相機、數碼攝像機、電子紙、電視裝置(也稱為電視或電視接收機)等的電子設備的情況。
圖15A示出筆記本型個人電腦，包括框體701、框體702、顯示部703以及鍵盤704等。在框體701和框體702中的至少一個設置有上述實施方式所示的半導體裝置。因此，可以實現一種資訊的寫入和讀出速度很快，可以在較長期間內保持資料，並且充分地降低功耗的筆記本型個人電腦。
圖15B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作可攜式資訊終端的觸屏筆712等。在主體711中設置有上述實施方式所示的半導體裝置。因此，可以實現一種資訊的寫入和讀出速度很快，可以在較長期間內保持資料，並且充分地降低功耗的可攜式資訊終端。
圖15C示出安裝有電子紙的電子書閱讀器720，包括框體721和框體723的兩個框體。框體721和框體723都包括顯示部725及顯示部727。框體721和框體723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，框體721包括電源731、操作鍵733以及揚聲器735等。在框體721和框體723中的至少一個設置有上述實施方式所示的半導體裝置。因此，可以實現一種資訊的寫入和讀出速度很快，可以在較長期間內保持資料，並且充分地降低功耗的電子書閱讀器。
圖15D示出行動電話機，包括框體740和框體741的兩個框體。再者，框體740和框體741滑動而可以從如圖15D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，框體741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、定位裝置746、拍攝裝置用透鏡747以及外部連接端子748等。此外，框體740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線內置在框體741中。在框體740和框體741中的至少一個設置有上述實施方式所示的半導體裝置。因此，可以實現一種資訊的寫入和讀出速度很快，可以在較長期間內保持資料，並且充分地降低功耗的行動電話機。
圖15E示出數位相機，包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。在主體761中設置有上述實施方式所示的半導體裝置。因此，可以實現一種資訊的寫入和讀出速度很快，可以在較長期間內保持資料，並且充分地降低功耗的數位相機。
圖15F示出電視裝置770，包括框體771、顯示部773和支架775等。可以藉由框體771所具有的開關或遙控操作機780來進行電視裝置770的操作。在框體771及遙控操作機780中安裝有上述實施方式所示的半導體裝置。因此，可以實現一種其寫入和讀出資訊的速度很快，可以在較長期間內保持資料，並且充分地降低功耗的電視裝置。
如上所述，本實施方式所示的電子設備安裝有根據上述實施方式的半導體裝置。所以，可以實現降低功耗的電子設備。
100．．．基板
102．．．保護層
104．．．半導體區
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘電極
111．．．佈線
116．．．通道形成區
120．．．雜質區
122．．．金屬層
124．．．金屬化合物區
130．．．絕緣層
130a．．．開口部
130b．．．開口部
142a．．．源極電極
142b．．．汲極電極
143．．．絕緣層
143a．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘電極
148b．．．電極
150．．．絕緣層
152．．．絕緣層
156a．．．電極
156b．．．電極
158．．．佈線
160．．．電晶體
162．．．電晶體
164．．．電容元件
701．．．框體
702．．．框體
703．．．顯示部
704．．．鍵盤
711．．．主體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．框體
723．．．框體
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．框體
741．．．框體
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．定位裝置
747．．．拍攝裝置用透鏡
748．．．外部連接端子
749．．．太陽電池單元
750．．．外部記憶體插槽
761．．．主體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．框體
773．．．顯示部
775．．．支架
780．．．遙控操作機
1000．．．電晶體
1010．．．電晶體
1020．．．電容元件
1050．．．存儲單元
1101．．．CPU
1102．．．時序控制電路
1103．．．指令解碼器
1104．．．暫存器陣列
1105．．．位址邏輯緩衝電路
1106．．．資料匯流排介面
1107．．．ALU
1108．．．指令暫存器
1202．．．光電二極體
1204．．．電晶體
1206．．．電晶體
1212．．．光電二極體重設信號線
1214．．．閘極信號線
1216．．．光電感測器輸出信號線
1218．．．光電感測器基準信號線
1222．．．基板
1224．．．基板
1226a．．．第一半導體層
1226b．．．第二半導體層
1226c．．．第三半導體層
1228．．．黏合層
1230．．．入射光
1234．．．絕緣層
1236．．．層間絕緣層
1238．．．層間絕緣層
1240．．．閘電極層
1242．．．電極層
1244．．．電極層
1246．．．佈線
1248．．．絕緣層
在附圖中：
圖1A和1B是示出半導體裝置的結構例的截面圖；
圖2A和2B是示出半導體裝置的結構例的截面圖；
圖3A至3E是示出半導體裝置的製造製程的截面圖；
圖4A至4C是示出半導體裝置的製造製程的截面圖；
圖5A至5C是示出半導體裝置的結構例的截面圖、平面圖及電路圖；
圖6A至6C是示出半導體裝置的結構例的截面圖、平面圖及電路圖；
圖7A至7D是示出半導體裝置的製造製程的截面圖；
圖8A至8C是示出半導體裝置的製造製程的截面圖；
圖9A至9C是示出半導體裝置的應用例的圖；
圖10A和10B是示出半導體裝置的應用例的圖；
圖11A至11C是示出半導體裝置的應用例的圖；
圖12A至12D是示出半導體裝置的應用例的圖；
圖13是示出半導體裝置的應用例的圖；
圖14A和14B是示出半導體裝置的應用例的圖；
圖15A至15F是用來說明使用半導體裝置的電子設備的圖。
111．．．佈線
130．．．絕緣層
142a．．．源極電極
142b．．．汲極電極
143a．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘電極
150．．．絕緣層
152．．．絕緣層
162．．．電晶體

Claims (14)

  1. 一種半導體裝置，包括：絕緣層；埋入在該絕緣層中的佈線；該絕緣層上的半導體層；與該半導體層電連接的源極電極及汲極電極，該源極電極及該汲極電極與該絕緣層接觸；與該半導體層重疊的閘極電極；以及在該半導體層和該閘極電極之間的閘極絕緣層，其中，該佈線的一部分從該絕緣層突出，以及其中，該佈線的該部分的頂面直接接觸於該源極電極或該汲極電極。
  2. 一種半導體裝置，包括：絕緣層；埋入在該絕緣層中的佈線；該絕緣層上的半導體層；與該半導體層電連接的源極電極及汲極電極；與該半導體層重疊的閘極電極；以及在該半導體層和該閘極電極之間的閘極絕緣層，其中，以使該佈線的頂面的至少一部分露出的方式形成該絕緣層，其中，該佈線的該頂面的該一部分的位置高於該絕緣層的表面的一部分的位置，其中，從該絕緣層露出的區域中的該佈線與該源極電 極或該汲極電極電連接，以及其中，該絕緣層的該表面的一部分的與該半導體層接觸的區域的均方根粗糙度為小於或等於1nm。
  3. 一種半導體裝置，包括：絕緣層；埋入在該絕緣層中的佈線；該絕緣層上的半導體層；與該半導體層電連接的源極電極及汲極電極；與該半導體層重疊的閘極電極；以及在該半導體層和該閘極電極之間的閘極絕緣層，其中，以使該佈線的頂面的至少一部分露出的方式形成該絕緣層，其中，該佈線的該頂面的該一部分的位置高於該絕緣層的表面的一部分的位置，其中，從該絕緣層露出的區域中的該佈線與該閘極電極電連接，以及其中，該絕緣層的該表面的一部分的與該半導體層接觸的區域的均方根粗糙度為小於或等於1nm。
  4. 一種半導體裝置，包括：第一絕緣層；埋入在該第一絕緣層中的佈線；該第一絕緣層上的第二絕緣層；埋入在該第二絕緣層中的源極電極及汲極電極；與該第二絕緣層的表面、該源極電極的表面及該汲極 電極的表面部分地接觸的半導體層；覆蓋該半導體層的閘極絕緣層；以及在該閘極絕緣層上與該半導體層重疊的閘極電極，其中，以使該佈線的頂面的至少一部分露出的方式形成該第一絕緣層，其中，該佈線的該頂面的該一部分的位置高於該第一絕緣層的表面的一部分的位置，其中，從該第一絕緣層露出的區域中的該佈線與該源極電極或該汲極電極電連接，以及其中，該第二絕緣層的該表面的一部分的與該半導體層接觸的區域的均方根粗糙度為小於或等於1nm。
  5. 根據申請專利範圍第1至4項中任一項所述的半導體裝置，其中該佈線的一部分露出。
  6. 一種半導體裝置，包括：第一電晶體；在該第一電晶體上的絕緣層；以及隔著該絕緣層在該第一電晶體上的第二電晶體，其中，該第一電晶體包括：第一通道形成區；在該第一通道形成區上的第一閘極絕緣層；在該第一閘極絕緣層上與該第一通道形成區重疊的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極及第一汲極電極， 其中，該第二電晶體包括：包括半導體層的第二通道形成區；與該第二通道形成區電連接的第二源極電極及第二汲極電極；與該第二通道形成區重疊的第二閘極電極；以及在該第二通道形成區和該第二閘極電極之間的第二閘極絕緣層，其中，以使該第一閘極電極的頂面的至少一部分露出的方式，該絕緣層在該第一電晶體上，其中，該第一閘極電極的該頂面的該一部分的位置高於該絕緣層的表面的一部分的位置，其中，從該絕緣層露出的區域中的該第一閘極電極與該第二源極電極或該第二汲極電極電連接，以及其中，該絕緣層的該表面的一部分的與該第二通道形成區接觸的區域的均方根粗糙度為小於或等於1nm。
  7. 一種半導體裝置，包括：第一電晶體；在該第一電晶體上的第一絕緣層；以及隔著該第一絕緣層在該第一電晶體上的第二電晶體，其中，該第一電晶體包括：第一通道形成區；在該第一通道形成區上的第一閘極絕緣層；該第一閘極絕緣層上與該第一通道形成區重疊的第一閘極電極；以及 與該第一通道形成區電連接的第一源極電極及第一汲極電極，其中，該第二電晶體包括：埋入在第二絕緣層中的第二源極電極及第二汲極電極；與該第二絕緣層的表面、該第二源極電極的表面及該第二汲極電極的表面部分地接觸，且包括半導體層的第二通道形成區；覆蓋該第二通道形成區的第二閘極絕緣層；以及在該第二閘極絕緣層上與該第二通道形成區重疊的第二閘極電極，其中，以使該第一閘極電極的頂面的至少一部分露出的方式，該第一絕緣層在該第一電晶體上，其中，該第一閘極電極的該頂面的該一部分的位置高於該第一絕緣層的表面的一部分的位置，其中，從該第一絕緣層露出的區域中的該第一閘極電極與該第二源極電極或該第二汲極電極電連接，以及其中，該第二絕緣層的該表面的一部分的與該第二通道形成區接觸的區域的均方根粗糙度為小於或等於1nm。
  8. 根據申請專利範圍第6或7項所述的半導體裝置，其中該第一閘極電極的側面的一部分露出。
  9. 根據申請專利範圍第6或7項所述的半導體裝置，其中該第一通道形成區及該第二通道形成區包括不同的半導體材料。
  10. 根據申請專利範圍第1至4項和第6至7項中任一項所述的半導體裝置，其中該半導體層是氧化物半導體層。
  11. 一種半導體裝置的製造方法，包括如下步驟：形成埋入有佈線的第一絕緣層；對該第一絕緣層的表面進行平坦化處理，以使該平坦化了的第一絕緣層部分地包括均方根粗糙度為小於或等於1nm的表面，使該佈線的頂面的至少一部分露出，且使該佈線的該頂面的該一部分的位置高於該第一絕緣層的該表面的一部分的位置；在該第一絕緣層及該佈線的該表面上形成源極電極及汲極電極，以使該源極電極或該汲極電極與從該第一絕緣層露出的區域中的該佈線電連接；覆蓋該源極電極及該汲極電極的形成第二絕緣層；對該第二絕緣層的表面進行平坦化處理，以使該平坦化了的第二絕緣層部分地包括均方根粗糙度為小於或等於1nm的表面，且使該源極電極及該汲極電極的頂面的至少一部分露出；形成與該平坦化了的第二絕緣層的該表面、該源極電極的表面及該汲極電極的表面部分地接觸的半導體層；形成覆蓋該半導體層的閘極絕緣層；以及在該閘極絕緣層上且與該半導體層重疊的形成閘極電極。
  12. 一種半導體裝置的製造方法，包括如下步驟：形成第一電晶體，該第一電晶體包括第一通道形成區 、該第一通道形成區上的第一閘極絕緣層、在該第一閘極絕緣層上並與該第一通道形成區重疊的第一閘極電極以及與該第一通道形成區電連接的第一源極電極及第一汲極電極；覆蓋該第一電晶體的形成第一絕緣層；對該第一絕緣層的表面進行平坦化處理，以使該平坦化了的第一絕緣層部分地包括均方根粗糙度為小於或等於1nm的表面，使該第一閘極電極的頂面的至少一部分露出，且使該第一閘極電極的該頂面的該一部分的位置高於該第一絕緣層的該表面的一部分的位置；在該第一絕緣層及該第一閘極電極的該表面上形成第二源極電極及第二汲極電極，以使該第二源極電極或該第二汲極電極與從該第一絕緣層露出的區域中的該第一閘極電極電連接；覆蓋該第二源極電極及該第二汲極電極的形成第二絕緣層；對該第二絕緣層的表面進行平坦化處理，以使該平坦化了的第二絕緣層部分地包括均方根粗糙度為小於或等於1nm的表面，且使該第二源極電極及該第二汲極電極的頂面的至少一部分露出；形成第二通道形成區，該第二通道形成區與該平坦化了的第二絕緣層的該表面、該第二源極電極的表面及該第二汲極電極及該第二汲極電極的表面部分地接觸，且包括半導體層； 形成覆蓋該第二通道形成區的第二閘極絕緣層；以及在該第二閘極絕緣層上且與該第二通道形成區重疊的形成第二閘極電極。
  13. 根據申請專利範圍第11或12項所述的半導體裝置的製造方法，其中藉由CMP處理進行該平坦化處理。
  14. 根據申請專利範圍第11或12項所述的半導體裝置的製造方法，其中該半導體層是氧化物半導體層。
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