TWI445174B - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Description

半導體裝置及半導體裝置的製造方法
發明的技術領域關於一種半導體裝置及其製造方法。這裏，半導體裝置是指藉由利用半導體特性而工作的所有的元件及裝置。
金屬氧化物的種類繁多且用途廣泛。作為液晶顯示裝置等中所需的透明電極材料，氧化銦是較普遍的材料。
在金屬氧化物中存在呈現半導體特性的金屬氧化物。作為呈現半導體特性的金屬氧化物，例如可以舉出氧化鎢、氧化錫、氧化銦、氧化鋅等，並且已知將這種金屬氧化物用於通道形成區的薄膜電晶體(例如，參照專利文獻1至專利文獻4、非專利文獻1等)。
另外，已知金屬氧化物不僅有一元氧化物還有多元氧化物。例如，作為包含In、Ga及Zn的多元氧化物半導體，具有同系物(homologous phase)的InGaO3 (ZnO)m (m：自然數)是周知的(參照非專利文獻2至非專利文獻4)。
並且，已經確認到可以將包括上述那樣的In-Ga-Zn類氧化物的氧化物半導體用於薄膜電晶體的通道形成區(例如，參照專利文獻5、非專利文獻5及非專利文獻6等)。
另外，為了實現電晶體的工作的高速化等，要求電晶體的微型化。例如，專利文獻6公開使用將通道層的厚度設定為10nm左右以下的氧化物半導體的薄膜電晶體，並且非專利文獻7公開使用將通道長度設定為2μm至100μm的氧化物半導體的薄膜電晶體。
[專利文獻1]　日本專利申請公開昭第60-198861號公報
[專利文獻2]　日本專利申請公開平第8-264794號公報
[專利文獻3]　日本PCT國際申請翻譯平第11-505377號公報
[專利文獻4]　日本專利申請公開第2000-150900號公報
[專利文獻5]　日本專利申請公開第2004-103957號公報
[專利文獻6]　日本專利申請公開第2010-21170號公報
[非專利文獻1] M. W. Prins,K. O. Grosse-Holz,G. Muller,J. F. M. Cillessen,J. B. Giesbers,R. P. Weening,and R. M. Wolf,"A ferroelectric transparent thin-film transistor",Appl. Phys. Lett. ,17 June 1996,Vol. 68 p. 3650-3652
[非專利文獻2] M. Nakamura,N. Kimizuka,and T. Mohri,"The Phase Relations in the In2 O3 -Ga2 ZnO4 -ZnO System at 1350℃",J. Solid State Chem. ,1991,Vol. 93,p. 298-315
[非專利文獻3] N. Kimizuka,M. Isobe,and M. Nakamura,"Syntheses and Single-Crystal Data of Homologous Compounds,In2 O3 (ZnO) m (m =3,4,and 5),InGaO3 (ZnO)3 ,and Ga2 O3 (ZnO) m (m =7,8,9,and 16) in the In2 O3 -ZnGa2 O4 -ZnO System",J. Solid State Chem. ,1995,Vol. 116,p. 170-178
[非专利文献4]　中村真佐树、君塚昇、毛利尚彥、矶部光正,"相、InFeO3 (ZnO)m (m：自然数)同型化合物合成結晶構造",固体物理 ,1993年,Vol. 28,No. 5,p. 317-327
[非專利文獻5] K. Nomura,H. Ohta,K. Ueda,T. Kamiya,M. Hirano,and H. Hosono,"Thin-film transistor fabricated in single-crystalline transparent oxide semiconductor",SCIENCE ,2003,Vol. 300,p. 1269-1272
[非專利文獻6] K. Nomura,H. Ohta,A. Takagi,T. Kamiya,M. Hirano,and H. Hosono,"Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors",NATURE ,2004,Vol. 432 p. 488-492
[非專利文獻7] T. Kawamura,H. Uchiyama,S. Saito,H. Wakana,T. Mine,and M. Hatano，"Low-Voltage Operating Amorphous Oxide TFTs"，IDW’09，p.1689-1692
在使電晶體微型化時，在製造製程中產生的不良現象成為大問題。例如，當在源極電極或汲極電極或者閘極電極等的佈線上形成電晶體的半導體層時，因為該佈線的厚度比半導體層的厚度大，所以由於伴隨微型化的半導體層的厚度的縮小而導致半導體層的覆蓋性降低，有可能導致斷開(斷線)或連接不良等。
另外，在使電晶體微型化時，也發生短通道效應的問題。短通道效應是指隨著電晶體的微型化(通道長度(L)的縮短)而明顯化的電特性退化。短通道效應由於汲極電極的電場效應到達源極電極而產生。作為短通道效應的具體例子，有臨界值電壓的降低、S值的增大、洩漏電流的增大等。尤其是使用氧化物半導體形成的電晶體不能夠如使用矽的電晶體那樣使用藉由摻雜的臨界值控制，因此有容易呈現短通道效應的傾向。
於是，所公開的發明的一個方式的目的之一是提供抑制不良現象並實現微型化的半導體裝置。或者，所公開的發明的一個方式的目的之一是提供維持良好的特性並實現微型化的半導體裝置。
所公開的發明的一個方式是一種半導體裝置，包括：絕緣層；埋入在絕緣層中的源極電極和汲極電極；接觸於絕緣層表面的一部分、源極電極表面的一部分和汲極電極表面的一部分的氧化物半導體層；覆蓋氧化物半導體層的閘極絕緣層；以及閘極絕緣層上的閘極電極，其中絕緣層表面的一部分的接觸於氧化物半導體層的區域的均方根(RMS)粗糙度是1nm以下，並且絕緣層表面的一部分與源極電極表面的高低差或絕緣層表面的一部分與汲極電極表面的高低差小於5nm。
注意，在本說明書等中，均方根(RMS：Root Mean Square)粗糙度是指將對於截面曲線的RMS粗糙度以三次元擴張來使其適用於測定面的粗糙度。該均方根粗糙度以將從基準面到指定面的偏差的平方平均而得的值的平方根表示，藉由如下式得到。
[公式1]
測定面是指所有測定資料示出的面，可以藉由如下公式表示。
[公式2]
Z =F (X ,Y )
指定面是指成為粗糙度測量的對象的面，是由座標(X1 ，Y1 )(X1 ，Y2 )(X2 ，Y1 )(X2 ，Y2 )表示的四點所圍成的長方形區域。將假設指定面理想地平坦時的面積設定為S0 。S0 藉由如下公式得到。
[公式3]
S 0 =|X 2 -X 1 |‧|Y 2 -Y 1 |
基準面是指指定面的平均高度中的平行於XY平面的面。也就是說，將指定面的高度的平均值設定為Z0 時，基準面的高度也藉由Z0 表示。Z0 藉由如下式得到。
[公式4]
注意，在本說明書等中，在使用原子力顯微鏡(AFM：Atomic Force Microscope)得到的AFM像中的10nm×10nm的區域，最好是100nm×100nm的區域，更佳地是1μm×1μm的區域中算出均方根(RMS)粗糙度。
所公開的發明的另一個方式是一種半導體裝置，包括：第一電晶體；以及第一電晶體上的第二電晶體，其中第一電晶體包括：第一通道形成區；設置在第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊地設置在第一閘極絕緣層上的第一閘極電極；以及與第一通道形成區電連接的第一源極電極及第一汲極電極，第二電晶體包括：埋入在絕緣層中的第二源極電極及第二汲極電極；與絕緣層表面的一部分、第二源極電極表面的一部分和第二汲極電極表面的一部分接觸的第二通道形成區；覆蓋第二通道形成區的第二閘極絕緣層；以及第二閘極絕緣層上的第二閘極電極，絕緣層表面的一部分的與第二通道形成區接觸的區域的均方根粗糙度是1nm以下，並且絕緣層表面的一部分與第二源極電極表面的高低差或絕緣層表面的一部分與第二汲極電極表面的高低差小於5nm。
另外，在上述結構的半導體裝置中，最好氧化物半導體層的截面形狀是平坦的形狀。換言之，最好氧化物半導體層的整個上面平坦。
所公開的發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟：在均方根粗糙度是1nm以下的表面上形成源極電極及汲極電極；覆蓋源極電極及汲極電極地形成絕緣層；對絕緣層表面進行平坦化處理形成其一部分具有均方根粗糙度是1nm以下的表面的進行了平坦化處理的絕緣層，並使源極電極及汲極電極露出；形成與進行了平坦化處理的絕緣層表面的一部分、源極電極表面的一部分和汲極電極表面的一部分接觸的氧化物半導體層；形成覆蓋氧化物半導體層的閘極絕緣層；以及在閘極絕緣層上形成閘極電極。
所公開的發明的另一個方式是一種半導體裝置的製造方法，包括如下步驟；形成第一電晶體，該第一電晶體包括：第一通道形成區；第一通道形成區上的第一閘極絕緣層；與第一通道形成區重疊的第一閘極絕緣層上的第一閘極電極；以及與第一通道形成區電連接的第一源極電極及第一汲極電極；形成覆蓋第一電晶體的具有均方根粗糙度是1nm以下的表面的第一絕緣層；在第一絕緣層表面上形成第二源極電極及第二汲極電極；覆蓋第二源極電極及第二汲極電極地形成第二絕緣層；對第二絕緣層表面進行平坦化處理來形成其一部分具有均方根粗糙度是1nm以下的表面的進行了平坦化處理的第二絕緣層，並藉由使第二源極電極及第二汲極電極露出；藉由使第二源極電極及第二汲極電極薄膜化來使進行了平坦化處理的第二絕緣層表面的一部分與第二源極電極表面的高低差或進行了平坦化處 理的第二絕緣層表面的一部分與第二汲極電極表面的高低差小於5nm；形成與進行了平坦化處理的第二絕緣層表面的一部分、第二源極電極表面的一部分和第二汲極電極表面的一部分接觸的氧化物半導體層；形成覆蓋氧化物半導體層的第二閘極絕緣層；以及在第二閘極絕緣層上形成第二閘極電極。
另外，最好將上述第二電晶體的通道長度L設定為短於2μm，更佳地設定為10nm以上且350nm(0.35μm)以下。另外，將氧化物半導體層的厚度設定為1nm以上且50nm以下，最好設定為2nm以上且20nm以下，更佳地設定為3nm以上且15nm以下。由此，實現高速且耗電量低的半導體裝置。另外，作為閘極絕緣層，使用氧化鉿等的高介電常數材料。例如，氧化鉿的介電常數是15左右，比氧化矽的介電常數3至4非常大。藉由使用這種材料，也容易實現轉換為氧化矽時短於15nm，最好為2nm以上且10nm以下的閘極絕緣層。換言之，容易實現半導體裝置的微型化。另外，作為氧化物半導體層，使用被高純度化且被本質化的氧化物半導體。由此，例如可以將氧化物半導體層的載子密度設定為低於1×1012 cm3 ，或者設定為低於1.45×1010 cm3 ，將電晶體的截止電流設定為100zA/μm(1zA(仄普托安培：zeptoampere)等於1×10-21 A)以下，或者設定為10zA/μm以下，另外，可以將電晶體的S值設定為65mV/dec以下，或者設定為低於63mV/dec。另外，在採用上述結構時，在理論上可以使電晶體的截止電流為1×10-24 A/μm至1×10-30 A/μm。另外，閘極電極既可以採用與源極電極及汲極電極重疊的結構，又可以採用只有閘極電極的端部與源極電極的端部及汲極電極的端部重疊的結構。
在此，半導體裝置是指藉由利用半導體特性能夠工作的所有裝置。例如，顯示裝置、儲存裝置、積體電路等都可以包括在半導體裝置的範疇內。
另外，在本說明書等中，“上”或“下”不侷限於構成要素的位置關係為“直接在xx之上”或“直接在xx之下”。例如，“閘極絕緣層上的閘極電極”包括在閘極絕緣層和閘極電極之間包含其他構成要素的情況。
另外，在本說明書等中，“電極”或“佈線”不限定構成要素的功能。例如，有時將“電極”用作“佈線”的一部分，反之亦然。再者，“電極”或“佈線”還包括多個“電極”或“佈線”形成為一體的情況等。
另外，“源極電極”和“汲極電極”的功能在使用極性不同的電晶體的情況或電路工作的電流方向變化的情況等下，有時互相調換。因此，在本說明書中，“源極電極”和“汲極電極”可以互相調換。
另外，在本說明書等中，“電連接”包括藉由“具有某種電作用的元件”連接的情況。這裏，“具有某種電作用的元件”只要可以進行連接物件間的電信號的授受，就對其沒有特別的限制。例如，“具有某種電作用的元件”不僅包括電極和佈線，而且還包括電晶體等的切換元件、電阻元件、電感器、電容器、其他具有各種功能的元件等。
在所公開的發明的一個方式中，藉由在極為平坦的區域中設置電晶體的通道形成區，即使在電晶體被微型化的情況下，也可以提供防止短通道效應等的不良現象並具有良好的特性的電晶體。
另外，藉由提高電晶體的被形成表面的平坦性，可以使氧化物半導體層的厚度分佈均勻化來提高電晶體的特性。另外，可以抑制因大高低差而有可能產生的覆蓋性的降低來防止氧化物半導體層的斷開(斷線)或連接不良。
下面，使用附圖對本發明的實施方式的一個例子進行說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。
另外，附圖等所示的每個結構的位置、大小、範圍等為了容易理解而有時不表示為實際上的位置、大小、範圍等。因此，所公開的發明不一定侷限於附圖等所公開的位置、大小、範圍等。
另外，本說明書等中的“第一”、“第二”、“第三”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
實施方式1
在本實施方式中，參照圖1至圖2F對根據所公開的發明的一個方式的半導體裝置的結構及其製造方法進行說明。
<半導體裝置的結構例子>
圖1示出半導體裝置的結構例子。
圖1中的電晶體162包括：具有被形成表面的基體140上的絕緣層143a；埋入在包括絕緣層143a的絕緣層中的源極電極142a及汲極電極142b；接觸於上述絕緣層143a的上面的一部分、源極電極142a的上面的一部分和汲極電極142b的上面的一部分的氧化物半導體層144；覆蓋氧化物半導體層144的閘極絕緣層146；以及閘極絕緣層146上的閘極電極148a。
如圖1所示，藉由將氧化物半導體用於電晶體的通道形成區，可以得到良好的特性。另外，如圖1所示，最好使用作電晶體162的通道形成區的氧化物半導體層144的截面形狀為平坦的形狀。因此，例如，也可以得到65mV/dec以下，或者低於63mV/dec的電晶體的S值。
另外，作為絕緣層143a的上面的一部分(尤其是指水平於被形成表面的區域)的接觸於氧化物半導體層144的區域的均方根(RMS)粗糙度是1nm以下，並且絕緣層143a的上面的一部分與源極電極142a的上面的高低差或絕緣層143a的上面的一部分與汲極電極142b的上面的高低差小於5nm。換言之，絕緣層143a的上面、源極電極142a的上面和汲極電極142b的上面實質上在同一平面上。
如上所述，在所公開的發明的一個方式中，在均方根(RMS)粗糙度是1nm以下的極為平坦的區域上設置電晶體162的通道形成區。由此，在電晶體162被微型化的情況下也可以提供防止短通道效應等的不良現象並具有良好的特性的電晶體162。
另外，藉由提高電晶體的被形成表面(基體140)的平坦性，可以抑制因高低差大而會產生的覆蓋性的降低，從而防止氧化物半導體層144的斷開(斷線)或連接不良。另外，藉由提高氧化物半導體層144的被形成表面的平坦性，可以使氧化物半導體層144的膜厚度分佈均勻化來提高電晶體162的特性。
在此，氧化物半導體層144最好藉由被充分地去除氫等的雜質，或者藉由被供給足夠的氧，來被高純度化。明確地說，例如將氧化物半導體層144的氫濃度設定為5×1019 atoms/cm3 以下，最好設定為5×1018 atoms/cm3 以下，更佳地設定為5×1017 atoms/cm3 以下。另外，上述氧化物半導體層144中的氫濃度是藉由二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)來測量的。如此，在氫濃度被充分降低而被高純度化，並藉由被供給足夠的氧來降低起因於氧缺乏的能隙中的缺陷能級的氧化物半導體層144中，起因於氫等的施主的載子密度低於1×1012 /cm3 ，或者低於1×1011 /cm3 ，或者低於1.45×1010 /cm3 。另外，例如，室溫(25℃)下的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培：zeptoampere)等於1×10-21 A)以下，最好為10zA以下。如此，藉由使用被i型化(本質化)或實質上被i型化的氧化物半導體，可以得到截止電流特性極為優良的電晶體162。
另外，如非專利文獻7等所公開，當使用載子密度高，即2×1019 /cm3 的n型氧化物半導體時，可以實現通道長度為2μm至100μm的比較大尺寸的電晶體。但是，如果將這種材料用於被微型化(通道長度短於2μm)的電晶體，則其臨界值電壓大幅度地向負一側漂移，非常難以實現常關閉型電晶體。換言之，實際上不能使用利用這種材料製造的通道長度短於2μm的電晶體。另一方面，被高純度化且被本質化或實質上本質化的氧化物半導體的載子密度至少低於1×1014 /cm3 ，不發生如上所述的常開啟化的問題，因此可以容易實現通道長度短於2μm的電晶體。
另外，在電晶體162中，也可以將源極電極142a及汲極電極142b形成為錐形形狀。例如，可以將錐形角設定為30°以上且60°以下。注意，錐形角是指當從垂直於截面(與基體140表面正交的面)的方向觀察具有錐形形狀的層(例如，源極電極142a)時，該層的側面和底面所形成的傾斜角。
<半導體裝置的製造方法的例子>
接著，參照圖2A至圖2F對上述半導體裝置的製造方法的例子進行說明。在此，圖2A至圖2F示出圖1所示的電晶體162的製造方法的例子的圖。
以下，對圖2A至圖2F進行說明。首先，在具有電晶體的被形成表面的基體140上形成源極電極142a及汲極電極142b(參照圖2A)。
對可以用作基體140的材料沒有大的限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基體，可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等的基板。另外，只要具有絕緣表面，就也可以將矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板、SOI基板等用於基體，並且也可以將在這種基板上設置有半導體元件的基板用於基體。另外，在基體140上也可以形成有基底膜。
另外，基體140的表面最好是足夠平坦的表面。例如，最好使基體140的表面的均方根(RMS)粗糙度為1nm以下(最好是0.5nm以下)。藉由在這種表面上形成電晶體162，可以充分地提高特性。另外，在基體140的表面的平坦性不足夠時，最好對該表面進行CMP(化學機械拋光)處理或蝕刻處理等來確保如上所述的平坦性。注意，作為CMP處理的詳細內容，可以參照對絕緣層143進行的CMP處理的記載。
源極電極142a及汲極電極142b可以藉由在基體140上形成導電層並對該導電層選擇性地進行蝕刻來形成。
上述導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。另外，作為導電層的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。還可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
導電層既可以採用單層結構也可以採用兩層以上的疊層結構。例如可以舉出：鈦膜或氮化鈦膜的單層結構；含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的雙層結構；在氮化鈦膜上層疊鈦膜的雙層結構；以及層疊鈦膜、鋁膜和鈦膜的三層結構等。另外，當作為導電層採用鈦膜或氮化鈦膜的單層結構時，具有易於加工為具有錐形形狀的源極電極142a及汲極電極142b的優點。
另外，導電層還可以使用導電金屬氧化物來形成。作為導電金屬氧化物，可以採用氧化銦(In2 O3 )、氧化錫(SnO2 )、氧化鋅(ZnO)、氧化銦氧化錫合金(In2 O3 -SnO2 ，有時簡稱為ITO)、氧化銦氧化鋅合金(In2 O3 -Zn O)或者使這些金屬氧化物材料中含有矽或氧化矽的金屬氧化物。
另外，作為導電層的蝕刻，可以使用乾蝕刻和濕蝕刻中的任一種，但是為了實現微型化，最好使用具有良好的控制性的乾蝕刻。另外，也可以以使形成的源極電極142a及汲極電極142b成為錐形形狀的方式對導電層進行蝕刻。錐形角例如可以為30°以上且60°以下。
電晶體162的通道長度(L)由源極電極142a及汲極電極142b的上端部的間隔決定。另外，在形成通道長度(L)短於25nm的電晶體的情況下，當進行用來形成掩模的曝光時，最好使用波長為幾nm至幾十nm的極短的極紫外線(Extreme Ultraviolet)。利用極紫外線的曝光的解析度高且聚焦深度大。由此，也可以將後面形成的電晶體的通道長度(L)設定為短於2μm，最好設定為10nm以上且350nm(0.35μm)以下，而可以提高電路的工作速度。再者，藉由微型化可以降低半導體裝置的耗電量。
接著，覆蓋源極電極142a及汲極電極142b地形成絕緣層143(參照圖2B)。
絕緣層143可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。因為後面絕緣層143接觸於氧化物半導體層144，所以特別最好利用使用氧化矽的材料。對絕緣層143的形成方法沒有特別的限制，但是考慮絕緣層143與氧化物半導體層144接觸的狀態，最好絕緣層143使用充分地降低氫的方法形成。作為這種方法，例如有濺射法。當然，也可以使用電漿CVD法等的其他成膜法。
接著，使用CMP(化學機械拋光)處理使絕緣層143薄膜化來形成絕緣層143a(參照圖2C)。在此，以使源極電極142a及汲極電極142b的表面露出的方式進行CMP處理。另外，以使絕緣層143a的表面的均方根(RMS)粗糙度為1nm以下(最好為0.5nm以下)的條件進行該CMP處理。藉由使用這種條件進行CMP處理，可以提高後面形成氧化物半導體層144的表面的平坦性，而提高電晶體162的特性。
在此，CMP處理是指藉由化學‧機械的複合作用使被加工物的表面平坦化的方法。更明確而言，CMP處理是一種方法，其中在拋光臺上貼附砂布，且一邊在被加工物和砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料和被加工物表面之間的化學反應以及砂布和被加工物的機械拋光的作用對被加工物的表面進行拋光。
可以進行只有一次的CMP處理或多次的CMP處理。當分多次進行CMP處理時，最好在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。藉由如此將拋光率彼此不同的拋光組合，可以進一步提高絕緣層143a的表面的平坦性。
藉由上述CMP處理，可以使絕緣層143a的上面的一部分與源極電極142a的上面的高低差或絕緣層143a的上面的一部分與汲極電極142b的上面的高低差小於5nm。
接著，接觸於源極電極142a的一部分、汲極電極142b的一部分及絕緣層143a的一部分地形成覆蓋上述表面的氧化物半導體層144，然後覆蓋該氧化物半導體層144地形成閘極絕緣層146(參照圖2D)。
作為氧化物半導體層144，至少含有選自In、Ga、Sn及Zn中的一種以上的元素。例如，可以使用：四元金屬氧化物的In-Sn-Ga-Zn－O類氧化物半導體；三元金屬氧化物的In-Ga-Zn-O類氧化物半導體、In-Sn-Zn-O類氧化物半導體、In-Al-Zn-O類氧化物半導體、Sn-Ga-Zn-O類氧化物半導體、Al-Ga-Zn-O類氧化物半導體、Sn-Al-Zn-O類氧化物半導體；二元金屬氧化物的In-Zn-O類氧化物半導體、Sn-Zn-O類氧化物半導體、Al-Zn-O類氧化物半導體、Zn-Mg-O類氧化物半導體、Sn-Mg-O類氧化物半導體、In-Mg-O類氧化物半導體、In-Ga-O類氧化物半導體；以及一元金屬氧化物的In-O類氧化物半導體、Sn-O類氧化物半導體、Zn-O類氧化物半導體等。另外，也可以使上述氧化物半導體包含In、Ga、Sn、Zn以外的元素，例如SiO2 。
例如，In-Ga-Zn-O類氧化物半導體是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物半導體，對其組成比沒有限制。
尤其是In-Ga-Zn-O類的氧化物半導體材料，由於其在無電場時的電阻充分高而能夠充分地降低截止電流且電場效應遷移率也高，所以作為用於半導體裝置的半導體材料十分合適。
作為In-Ga-Zn-O類的氧化物半導體材料的典型例子，有表示為InGaO3 (ZnO)m (m>0，並且m不是自然數)的氧化物半導體材料。此外，還有使用M代替Ga的表示為InMO3 (ZnO)m (m>0，並且m不是自然數)的氧化物半導體材料。在此，M表示選自鎵(Ga)、鋁(Al)、鐵(Fe)、鎳(Ni)、錳(Mn)、鈷(Co)等中的一種金屬元素或多種金屬元素。例如，作為M，可以採用Ga、Ga及Al、Ga及Fe、Ga及Ni、Ga及Mn、Ga及Co等。另外，上述組成是根據結晶結構而導出的，僅表示一個例子。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比設定為原子數比為In：Zn=50：1至1：2(換算為摩爾數比則為In2 O3 ：ZnO=25：1至1：4)，最好為In：Zn=20：1至1：1(換算為摩爾數比則為In2 O3 ：ZnO=10：1至1：2)，更佳地為In：Zn=15：1至1.5：1(換算為摩爾數比則為In2 O3 ：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，將其設定為Z>1.5X+Y。
作為用於以濺射法形成氧化物半導體層144的靶材，最好使用具有In：Ga：Zn=1：x：y(x為0以上、y為0.5以上且5以下)的組成比的靶材。例如，可以使用其組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：2[摩爾數比]的靶材等。另外，還可以使用組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：1[摩爾數比]的靶材、組成比為In2 O3 ：Ga2 O3 ：ZnO=1：1：4[摩爾數比]的靶材或組成比為In2 O3 ：Ga2 O3 ：ZnO=1：0：2[摩爾數比]的靶材。
在本實施方式中，利用使用In-Ga-Zn-O類的金屬氧化物靶材的濺射法形成非晶結構的氧化物半導體層144。另外，其膜厚度是1nm以上且50nm以下，最好是2nm以上且20nm以下，更佳地是3nm以上且15nm以下。
將金屬氧化物靶材中的金屬氧化物的相對密度設定為80%以上，最好設定為95%以上，更佳地設定為99.9%以上。藉由使用相對密度高的金屬氧化物靶材，可以形成具有緻密結構的氧化物半導體層。
氧化物半導體層144的形成氣圍最好為稀有氣體(典型為氬)氣圍、氧氣圍或稀有氣體(典型為氬)和氧的混合氣圍。明確地說，例如，最好使用氫、水、羥基或氫化物等的雜質的濃度降低到1ppm以下(最好的為10ppb以下)的高純度氣體氣圍。
當形成氧化物半導體層144時，例如，將被處理物放入保持為減壓狀態的處理室內，並對被處理物進行加熱以使被處理物溫度達到100℃以上且低於550℃，最好為200℃以上且400℃以下。或者，也可以將形成氧化物半導體層144時的被處理物的溫度設定為室溫(25℃±10℃)。然後，邊去除處理室內的水分邊引入去除了氫或水等的濺射氣體，並使用上述靶材形成氧化物半導體層144。藉由邊加熱被處理物邊形成氧化物半導體層144，可以減少氧化物半導體層144中含有的雜質。另外，可以減輕因濺射而帶來的損傷。最好使用吸附式真空泵去除殘留在處理室內的水分。例如，可以使用低溫泵、離子泵、鈦昇華泵等。另外，還可以使用裝備有冷阱的渦輪泵。由於藉由使用低溫泵等進行排氣，可以將氫或水等從處理室中去除，由此可以降低氧化物半導體層中的雜質濃度。
作為氧化物半導體層144的形成條件，例如可以採用以下條件：被處理物與靶材之間的距離為170mm、壓力為0.4Pa、直流(DC)電力為0.5kW、氣圍為氧(氧100%)氣圍或氬(氬100%)氣圍或氧和氬的混合氣圍。另外，當利用脈衝直流(DC)電源時，可以減少塵屑(成膜時形成的粉狀物質等)且膜厚分佈也變得均勻，所以是較佳的。將氧化物半導體層144的厚度設定為1nm以上50nm以下，最好為2nm以上20nm以下，更佳地為3nm以上15nm以下。藉由採用根據所公開的發明的結構，如果使用上述厚度的氧化物半導體層144，也可以抑制伴隨微型化的短通道效應。但是，由於根據使用的氧化物半導體材料及半導體裝置的用途等所適宜的厚度也不同，所以也可以根據使用的材料及用途選擇適宜的厚度。另外，在所公開的發明的一個方式中，使形成氧化物半導體層144的表面充分地平坦化。因此，也可以較佳地形成厚度薄的氧化物半導體層。另外，在所公開的發明的一個方式中，如圖2D所示，最好使氧化物半導體層144的截面形狀為平坦的形狀。藉由使氧化物半導體層144的截面形狀為平坦的形狀，與氧化物半導體層144的截面形狀不是平坦形狀的情況相比，可以降低洩漏電流。
另外，在利用濺射法形成氧化物半導體層144之前，也可以進行藉由引入氬氣體來產生電漿的反濺射來去除氧化物半導體層144的被形成表面(例如，絕緣層143a的表面)上的附著物。這裏，反濺射是指以下一種方法：通常的濺射是使離子碰撞濺射靶材，而反濺射與其相反，其藉由使離子碰撞處理表面來改變表面的性質。作為使離子碰撞處理表面的方法，可以舉出在氬氣圍下對處理表面一側施加高頻電壓以在被處理物附近生成電漿的方法等。另外，也可以使用氮、氦、氧等氣圍代替氬氣圍。
在形成氧化物半導體層144之後，最好對氧化物半導體層144進行熱處理(第一熱處理)。藉由該第一熱處理，可以去除氧化物半導體層144中的過量的氫(包括水及羥基)而改善氧化物半導體層144的結構，從而降低能隙中的缺陷能級。例如，可以將第一熱處理的溫度設定為300℃以上且低於550℃，或者400℃以上500℃以下。
作為熱處理，例如，可以將被處理物放入使用電阻發熱體等的電爐中，並在氮氣圍下以450℃加熱1個小時。在此期間，不使氧化物半導體層接觸大氣以防止水或氫的混入。
熱處理裝置不限於電爐，還可以使用利用被加熱的氣體等的介質的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。GRTA裝置是使用高溫氣體進行熱處理的裝置。LRTA裝置是藉由鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來加熱被處理物的裝置。作為氣體，使用如氬等的稀有氣體或氮等的即使進行熱處理也不與被處理物產生反應的惰性氣體。
例如，作為第一熱處理，可以進行使用GRTA裝置的熱處理，即將被處理物放入被加熱的惰性氣體氣圍中，在進行幾分鐘的加熱之後，再將被處理物從該惰性氣體氣圍中取出。藉由利用使用GRTA裝置的熱處理可以在短時間內進行高溫熱處理。另外，即使溫度條件超過被處理物的耐熱溫度，也有可能適用該方法。另外，在處理中，還可以將惰性氣體換為含有氧的氣體。這是由於以下緣故：藉由在含有氧的氣圍中進行第一熱處理，可以降低因氧缺損而引起能隙中的缺陷能級。
另外，作為惰性氣體氣圍，最好採用以氮或稀有氣體(氦、氖、氬等)為主要成分且不含有水、氫等的氣圍。例如，最好引入熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度為6N(99.9999%)以上，更佳地為7N(99.99999%)以上(即，雜質濃度為1ppm以下，最好為0.1ppm以下)。
總之，藉由利用第一熱處理減少雜質以形成i型(本質)或無限接近於i型的氧化物半導體層，可以實現具有極優越的特性的電晶體。
另外，上述熱處理(第一熱處理)具有去除氫或水等的作用，所以也可以將該熱處理稱為脫水化處理或脫氫化處理等。可以在形成閘極絕緣層146之後或形成閘極電極之後等進行該脫水化處理或脫氫化處理。另外，該脫水化 處理、脫氫化處理不限於一次，而可以進行多次。
也可以在形成氧化物半導體層144之後將該氧化物半導體層144加工為島狀氧化物半導體層。例如，可以藉由蝕刻將氧化物半導體層144加工為島狀氧化物半導體層。可以在上述熱處理之前或之後進行蝕刻。另外，從元件的微型化的觀點而言，最好使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
閘極絕緣層146可以利用CVD法或濺射法等形成。另外，閘極絕緣層146最好以含有氧化矽、氮化矽、氧氮化矽、氧化鋁、氧化鉭、氧化鉿、氧化釔、矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的鋁酸鉿(HfAlx Oy (x>0、y>0))等的方式形成。閘極絕緣層146既可以採用單層結構，也可以採用疊層結構。另外，雖然對其厚度沒有特別的限定，但是當對半導體裝置進行微型化時，為了確保電晶體的工作最好將其形成得較薄。例如，當使用氧化矽時，可以將其形成為1nm以上100nm以下，最好為10nm以上50nm以下。
當如上述那樣將閘極絕緣層形成得較薄時，存在因隧道效應等引起閘極洩漏電流的問題。為了解決閘極洩漏電流的問題，可以使用如氧化鉿、氧化鉭、氧化釔、矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的鋁酸鉿(HfAlx Oy (x>0、 y>0))等的高介電常數(high-k)材料作為閘極絕緣層146。藉由將high-k材料用於閘極絕緣層146，不但可以確保電特性，而且可以將膜厚度設定得厚，以抑制閘極洩漏電流。例如，氧化鉿的相對介電常數是15左右，該值比氧化矽的3至4的相對介電常數非常大。藉由使用這種材料，也容易實現轉換成氧化矽層時小於15nm，最好是2nm以上且10nm以下的閘極絕緣層。另外，還可以採用層疊含有high-k材料的膜與含有氧化矽、氮化矽、氧氮化矽、氮氧化矽或氧化鋁等中任何材料的膜的疊層結構。
最好在形成閘極絕緣層146之後，在惰性氣體氣圍下或氧氣圍下進行第二熱處理。熱處理的溫度為200℃以上450℃以下，最好為250℃以上350℃以下。例如，可以在氮氣圍下以250℃進行1個小時的熱處理。藉由進行第二熱處理，可以降低電晶體的電特性的不均勻性。另外，當閘極絕緣層146含有氧時，其向氧化物半導體層144供給氧，填補該氧化物半導體層144的氧缺陷，而可以形成i型(本質)或無限接近於i型的氧化物半導體層。
另外，在本實施方式中，雖然在形成閘極絕緣層146之後進行第二熱處理，但是第二熱處理的時序不限定於此。例如，也可以在形成閘極電極之後進行第二熱處理。另外，既可以在第一熱處理之後連續地進行第二熱處理，也可以在第一熱處理中兼併第二熱處理，或在第二熱處理中兼併第一熱處理。
如上述那樣，藉由使用第一熱處理和第二熱處理中的 至少一方，可以使氧化物半導體層144高純度化以使其儘量不包含其主要成分以外的雜質。
接著，在閘極絕緣層146上形成閘極電極148a(參照圖2E)。
藉由在閘極絕緣層146上形成導電層之後，對該導電層進行選擇性的蝕刻，可以形成閘極電極148a。成為閘極電極148a的導電層可以利用如濺射法等的PVD法或如電漿CVD法等的CVD法來形成。其詳細內容與形成源極電極142a或汲極電極142b等的情況相同而可以參照有關內容。注意，雖然在此採用閘極電極148a的一部分與源極電極142a及汲極電極142b重疊的結構，但是所公開的發明不侷限於此。也可以採用閘極電極148a的端部與源極電極142a的端部重疊且閘極電極148a的端部與汲極電極142b的端部重疊的結構。
接著，覆蓋閘極絕緣層146、閘極電極148a上等地形成絕緣層150及絕緣層152(參照圖2F)。絕緣層150及絕緣層152可以利用PVD法或CVD法等形成。另外，還可以使用含有氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁等的無機絕緣材料的材料形成。
另外，作為絕緣層150或絕緣層152，最好使用介電常數低的材料或介電常數低的結構(多孔結構等)。藉由使絕緣層150或絕緣層152的介電常數低，可以降低產生在佈線或電極等之間的電容而實現工作的高速化。
另外，雖然在本實施方式中採用絕緣層150與絕緣層 152的疊層結構，但是所公開的發明的一個方式不限定於此。既可以採用單層結構，也可以採用三層以上的疊層結構。另外，也可以採用不設置絕緣層的結構。
另外，最好將上述絕緣層152的表面形成為平坦。這是由於：藉由將絕緣層152的表面形成為平坦，當將半導體裝置微型化等時，也可以順利地在絕緣層152上形成電極或佈線等。另外，可以利用CMP(化學機械拋光)等方法進行絕緣層152的平坦化。
藉由上述步驟完成使用被高純度化的氧化物半導體層144的電晶體162(參照圖2F)。
另外，也可以在上述製程之後形成各種佈線或電極等。可以使用所謂的鑲嵌法或雙鑲嵌法等的方法形成佈線或電極。
如上所述，在所公開的發明的一個方式中，在均方根(RMS)粗糙度是1nm以下(最好為0.5nm以下)的極為平坦的區域上設置電晶體162的通道形成區。由此，在電晶體162被微型化的情況下也可以得到防止短通道效應等的不良現象並具有良好的特性的電晶體162。
另外，藉由提高形成氧化物半導體層144的表面的平坦性，可以使氧化物半導體層144的膜厚度分佈均勻化來提高電晶體162的特性。另外，可以抑制因高低差大而產生的覆蓋性的降低，防止氧化物半導體層144的斷開或連接不良。
另外，如上所述，藉由使絕緣層143a的上面的一部分 與源極電極142a的上面的高低差或絕緣層143a的上面的一部分與汲極電極142b的上面的高低差小於5nm，可以降低洩漏電流，從而得到具有良好的特性的電晶體162。
另外，在本實施方式所示的電晶體162中，由於氧化物半導體層144被高純度化，其氫濃度為5×1019 atoms/cm3 以下，或者為5×1018 atoms/cm3 以下，或者為5×1017 atoms/cm3 以下。另外，氧化物半導體層144的起因於氫等的施主的載子密度與通常的矽晶圓中的載子密度(1×1014 /cm3 左右)相比是充分小的值(例如，低於1×1012 /cm3 、或者低於1.45×1010 /cm3 )。並且，電晶體162的截止電流也足夠小。例如，室溫(25℃)下的電晶體162的截止電流(在此，單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培：zeptoampere)等於1×10-21 A)以下，或者10zA以下。注意，當採用上述結構時，在理論上可以使電晶體的截止電流為1×10-24 A/μm至1×10-30 A/μm。
如此，藉由使用被高純度化且被本質化的氧化物半導體層144，可以充分地降低電晶體的截止電流。另外，藉由使用如上所述被高純度化且被本質化的氧化物半導體層144，可以使電晶體的S值為65mV/dec以下，或者低於63mV/dec。
本實施方式所示的結構和方法等可以與其他實施方式所示的結構和方法等適當地組合而使用。
實施方式2
在本實施方式中，參照圖3A至圖5C對根據所公開的發明的另一個方式的半導體裝置的結構及其製造方法進行說明。
<半導體裝置的結構例子>
圖3A至圖3C是半導體裝置的結構的一個例子。圖3A示出半導體裝置的截面，圖3B示出半導體裝置的平面，並且圖3C示出半導體裝置的電路結構。在後面的實施方式中對該半導體裝置的工作的詳細內容進行說明，因此在本實施方式中主要對半導體裝置的結構進行說明。注意，圖3A至圖3C所示的半導體裝置只是具有所定的功能的半導體裝置的一個例子，而不示出所公開的發明的半導體裝置的所有要素。根據所公開的發明的半導體裝置可以適當地改變電極的連接關係等來得到其他功能。
圖3A相當於沿圖3B的A1-A2及B1-B2的截面。圖3A及圖3B所示的半導體裝置除了之前的實施方式所示的電晶體162以外還包括電晶體162的下部的電晶體160及電容元件164。
在此，最好作為電晶體162的半導體材料和電晶體160的半導體材料分別使用不同材料。例如，可以將氧化物半導體用於電晶體162的半導體材料，並且將氧化物半導體以外的半導體材料(矽等)用於電晶體160的半導體材料。使用氧化物半導體的電晶體由於其特性而能夠長時間保持電荷。另一方面，使用氧化物半導體以外的電晶體容易進行高速工作。
圖3A至圖3C中的電晶體160包括：設置在包含半導體材料(例如，矽等)的基板100中的通道形成區116；夾著通道形成區116地設置的雜質區域120；接觸於雜質區域120的金屬化合物區域124；設置在通道形成區116上的閘極絕緣層108；以及設置在閘極絕緣層108上的閘極電極110。注意，雖然有時在圖中不具有源極電極或汲極電極，但是為了方便起見有時將這種結構也稱為電晶體。另外，在此情況下，為了對電晶體的連接關係進行說明，有時將源極區和源極電極共稱為源極電極，而將汲極區和汲極電極共稱為汲極電極。換言之，在本說明書中，源極電極的記載有可能包括源極區。
另外，在基板100上以圍繞電晶體160的方式設置有元件分離絕緣層106，並且以覆蓋電晶體160的方式設置有絕緣層130。注意，為了實現高集成化，最好如圖3A至圖3C所示電晶體160不具有側壁絕緣層。另一方面，當重視電晶體160的特性時，也可以在閘極電極110的側面設置側壁絕緣層，並且設置包括雜質濃度不同的區域的雜質區域120。
圖3A至圖3C中的電晶體162的結構與之前的實施方式中的電晶體162的結構相同。但是，在本實施方式中，電晶體162的源極電極142a(有時為汲極電極)與電晶體160的閘極電極110連接。
圖3A至圖3C中的電容元件164包括源極電極142a(有時為汲極電極)、氧化物半導體層144、閘極絕緣層146和電極148b。換言之，源極電極142a用作電容元件164的一方的電極，而電極148b用作電容元件164的另一方的電極。另外，電極148b藉由與電晶體162中的閘極電極148a相同的製程形成。
另外，在圖3A至圖3C的電容元件164中，藉由層疊氧化物半導體層144和閘極絕緣層146，可以充分確保源極電極142a和電極148b之間的絕緣性。當然，為了確保足夠的電容，也可以採用不具有氧化物半導體層144的電容元件164。另外，當不需要電容器時，也可以不設置電容元件164。
在本實施方式中，重疊於電晶體160地設置有電晶體162及電容元件164。藉由採用這種平面佈局，可以實現高集成化。例如，以最小加工尺寸為F，可以將上述半導體裝置所占的面積設定為15F2 至25F2 。
注意，根據所公開的發明的半導體裝置的結構不侷限於圖3A至圖3C所示的結構。所公開的發明的技術思想在於形成使用氧化物半導體和氧化物半導體以外的半導體材料的疊層結構，因此可以適當地改變電極的連接關係等的詳細結構。
<半導體裝置的製造方法>
接著，使用圖4A至圖5C對上述半導體裝置的製造方法的一個例子進行說明。注意，圖4A至圖5C相當於沿圖3B的A1-A2及B1-B2的截面。因為電晶體162的製造方法與之前的實施方式相同，所以在此主要對電晶體160的製造方法進行說明。
首先，準備包含半導體材料的基板100(參照圖4A)。作為包含半導體材料的基板100，可以使用矽或碳化矽等的單晶半導體基板、多晶半導體基板、矽鍺等的化合物半導體基板或SOI基板等。這裏，作為一個例子，示出使用單晶矽基板作為包含半導體材料的基板100時的情況。另外，一般來說，“SOI基板”是指在絕緣表面上設置有矽層的基板。但是，在本說明書等中，“SOI基板”還指在絕緣表面上設置有包括矽以外的材料的半導體層的基板。也就是說，“SOI基板”所具有的半導體層不侷限於矽層。另外，SOI基板還包括在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體層的基板。
作為包含半導體材料的基板100，最好使用矽等的單晶半導體基板，因為這樣可以使半導體裝置的讀出工作高速化。
另外，為了控制電晶體的臨界值電壓，也可以對後面成為電晶體160的通道形成區116的區域添加雜質元素。在此，添加賦予導電型的雜質元素，以使電晶體160的臨界值電壓成為正值。當半導體材料是矽時，作為該賦予導電型的雜質，例如有硼、鋁、鎵等。另外，在添加雜質元素之後，最好進行加熱處理來改善雜質元素的活化或雜質元素的添加時產生的缺陷等。
接著，在基板100上形成成為用來形成元件分離絕緣層的掩模的保護層102(參照圖4A)。作為保護層102，例如可以使用以氧化矽、氮化矽、氧氮化矽等為材料的絕緣層。
接著，將上述保護層102用作掩模進行蝕刻，去除不被保護層102覆蓋的區域(露出的區域)的基板100的一部分。由此，形成與其它的半導體區域分離的半導體區域104(參照圖4B)。該蝕刻最好使用乾蝕刻，但是也可以使用濕蝕刻。可以根據被蝕刻材料適當地選擇蝕刻氣體或蝕刻液。
接著，以覆蓋半導體區域104的方式形成絕緣層，並選擇性地去除與半導體區域104重疊的區域的絕緣層，從而形成元件分離絕緣層106(參照圖4C)。該絕緣層使用氧化矽、氮化矽、氧氮化矽等形成。作為去除絕緣層的方法，有CMP(化學機械拋光)處理等的拋光處理或蝕刻處理等，可以使用任一種方法。另外，在形成半導體區域104之後或在形成元件分離絕緣層106之後，去除上述保護層102。
接著，在半導體區域104的表面上形成絕緣層，並在該絕緣層上形成包含導電材料的層。
絕緣層是後面成為閘極絕緣層的層，例如可以藉由半導體區域104表面的熱處理(熱氧化處理或熱氮化處理等)形成。也可以使用高密度電漿處理代替熱處理。例如，可以使用He、Ar、Kr、Xe等稀有氣體、氧、氧化氮、氨、氮、氫等的混合氣體進行高密度電漿處理。當然，也可以使用CVD法或濺射法等形成絕緣層。該絕緣層最好採用包含氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的矽酸鉿(HfSix Oy (x>0、y>0))、添加有氮的鋁酸鉿(HfAlx Oy (x>0、y>0))等的單層結構或多層結構。另外，至於絕緣層的厚度，例如可以設定為1nm以上且100nm以下，最好為10nm以上50nm以下。
可以使用鋁、銅、鈦、鉭、鎢等的金屬材料形成包含導電材料的層。另外，也可以藉由使用如多晶矽等的半導體材料形成包含導電材料的層。對其形成方法也沒有特別的限制，可以使用蒸鍍法、CVD法、濺射法或旋塗法等各種成膜方法。此外，在本實施方式中，作為一個例子示出使用金屬材料形成包含導電材料的層時的情況。
然後，藉由對絕緣層及包含導電材料的層選擇性地進行蝕刻來形成閘極絕緣層108及閘極電極110。(參照圖4C)。
接著，對半導體區域104添加磷(P)或砷(As)等形成通道形成區116及雜質區域120(參照圖4D)。這裏，為了形成n型電晶體添加了磷或砷，但是當形成p型電晶體時，添加硼(B)或鋁(Al)等的雜質元素即可。這裏，雖然可以適當地設定所添加的雜質的濃度，但是當半導體元件被高度微型化時，最好將其濃度設定為高。
另外，也可以在閘極電極110的周圍形成側壁絕緣層形成以不同濃度添加了雜質元素的雜質區域。
接著，以覆蓋閘極電極110、雜質區域120等的方式形成金屬層122(參照圖5A)。該金屬層122可以使用真空蒸鍍法、濺射法或旋塗法等的各種成膜方法形成。最好使用藉由與構成半導體區域104的半導體材料起反應來成為低電阻的金屬化合物的金屬材料形成金屬層122。作為上述金屬材料，例如有鈦、鉭、鎢、鎳、鈷、鉑等。
接著，進行熱處理，使上述金屬層122與半導體材料發生反應。由此，形成接觸於雜質區域120的金屬化合物區域124(參照圖5A)。另外，當使用多晶矽等作為閘極電極110時，在閘極電極110中的與金屬層122接觸的部分中也形成金屬化合物區域。
作為上述熱處理，例如可以使用利用閃光燈的照射的熱處理。當然，也可以使用其他熱處理方法，但是為了提高形成金屬化合物時的化學反應的控制性，最好使用可以在極短的時間內進行熱處理的方法。另外，上述金屬化合物區域藉由金屬材料與半導體材料之間的反應形成並具有充分高的導電性。藉由形成該金屬化合物區域，可以充分降低電阻，並可以提高元件特性。另外，在形成金屬化合物區域124之後，去除金屬層122。
接著，以覆蓋藉由上述製程形成的各結構的方式形成絕緣層130(參照圖5B)。絕緣層130可以使用包含氧化矽、氧氮化矽、氮化矽、氧化鋁等的無機絕緣材料的材料形成。尤其是最好將低介電常數(low-k)材料用於絕緣層130，因為這樣可以充分地降低起因於各種電極或佈線的重疊的電容。另外，也可以將使用上述材料的多孔絕緣層用於絕緣層130。因為多孔絕緣層的介電常數比密度高的絕緣層低，所以可以進一步降低起因於電極或佈線的電容。此外，也可以使用聚醯亞胺、丙烯酸樹脂等的有機絕緣材料形成絕緣層130。這裏，雖然示出絕緣層130的單層結構，但是所公開的發明的一個方式不侷限於此。也可以採用兩層以上的疊層結構。
藉由上述製程形成使用包含半導體材料的基板100的電晶體160(參照圖5B)。這種電晶體160具有能夠進行高速工作的特徵。因此，藉由將該電晶體用作讀出用電晶體，可以高速地讀出資訊。
然後，作為形成電晶體162及電容元件164之前的處理，對絕緣層130進行CMP處理來使閘極電極110的上面露出(參照圖5C)。作為使閘極電極110的上面露出的處理，除了CMP處理之外還可以使用蝕刻處理等，但是為了提高電晶體162的特性，最好使絕緣層130的表面盡可能地平坦。以使絕緣層130的表面的均方根(RMS)粗糙度為1nm以下(最好為0.5nm以下)的條件進行CMP處理。另外，也可以在上述各製程之前或之後還包括形成電極、佈線、半導體層或絕緣層等的製程。例如，作為佈線的結構，也可以採用由絕緣層及導電層的疊層結構構成的多層佈線結構來實現高集成化的半導體裝置。
然後，藉由形成電晶體162及電容元件164來完成圖3A至圖3C所示的半導體裝置。另外，因為作為電晶體162的形成方法可以參照之前的實施方式，所以省略詳細的說明。
另外，藉由當形成電晶體162時在閘極絕緣層146上形成導電層，然後對該導電層選擇性地進行蝕刻來形成閘極電極148a和電極148b，從而可以形成電容元件164。此時，最好將電極148b形成為重疊於電晶體160的閘極電極110和電晶體162的源極電極142a。由此，可以縮小圖3A至圖3C所示的半導體裝置的面積。
如上所述，藉由利用CMP處理等提高絕緣層130表面的平坦性，可以使形成在絕緣層130上的氧化物半導體層144的厚度分佈均勻化，從而提高電晶體162的特性。另外，可以抑制因高低差大而有可能產生的覆蓋性的降低來防止氧化物半導體層144的斷開或連接不良。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式3
在本實施方式中，參照圖6A-1、圖6A-2和圖6B對根據所公開的發明的一個方式的半導體裝置的應用例子進行說明。在此，對儲存裝置的一個例子進行說明。另外，在電路圖中，為了表示使用氧化物半導體的電晶體，有時附上“OS”的符號。
在圖6A-1所示的可以用作儲存裝置的半導體裝置中，第一佈線(1st Line)與電晶體1000的源極電極電連接，第二佈線(2nd Line)與電晶體1000的汲極電極電連接。另外，第三佈線(3rd Line)與電晶體1010的源極電極和汲極電極中的一方電連接，第四佈線(4th Line)與電晶體1010的閘極電極電連接。再者，電晶體1000的閘極電極和電晶體1010的源極電極和汲極電極中的另一方與電容元件1020的電極的一方電連接，第五佈線(5th Line)與電容元件1020的電極的另一方電連接。
在此，將使用氧化物半導體的電晶體用於電晶體1010。在此，作為使用氧化物半導體的電晶體，例如可以使用之前的實施方式所示的電晶體162(圖3A至圖3C)。使用氧化物半導體的電晶體具有截止電流極為小的特徵。因此，即使使電晶體1010成為截止狀態，也可以極長時間地保持電晶體1000的閘極電極的電位。並且，藉由使用之前的實施方式所示的電晶體162，可以抑制電晶體1010的短通道效應並實現微型化。再者，藉由具有電容元件1020，容易保持施加到電晶體1000的閘極電極的電荷，另外，也容易讀出所保持的資訊。在此，作為電容元件1020，可以使用之前的實施方式所示的電容元件。
另外，將使用氧化物半導體以外的半導體材料的電晶體用於電晶體1000。作為氧化物半導體以外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，最好使用單晶半導體。另外，也可以使用有機半導體材料等。使用這種半導體材料的電晶體可以進行高速工作。在此，作為使用氧化物半導體以外的半導體材料的電晶體，例如可以使用之前的實施方式所示的電晶體160。
另外，如圖6B所示那樣，也可以採用不設置電容元件1020的結構。
在圖6A-1所示的半導體裝置中，藉由有效地利用能夠長時間地保持電晶體1000的閘極電極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將第四佈線的電位設定為使電晶體1010成為導通狀態的電位，使電晶體1010成為導通狀態。由此，對電晶體1000的閘極電極和電容元件1020施加第三佈線的電位。也就是說，對電晶體1000的閘極電極施加所定的電荷(寫入)。在此，將施加兩個不同的電位的電荷(以下將施加低電位的電荷稱為電荷QL ，將施加高電位的電荷稱為電荷QH )的任一方施加到電晶體1000的閘極電極。另外，也可以使用施加三個或三個以上的不同的電位的電荷，提高儲存容量。然後，藉由將第四佈線的電位設定為使電晶體1010成為截止狀態的電位，使電晶體1010成為截止狀態，而保持對電晶體1000的閘極電極施加的電荷(保持)。
因為電晶體1010的截止電流極為小，所以電晶體1000的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加所定的電位(定電位)的狀態下，對第五佈線施加適當的電位(讀出電位)時，根據保持在電晶體1000的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為一般而言，在電晶體1000為n通道型的情況下，對電晶體1000的閘極電極施加QH 時的外觀上的臨界值Vth_H 低於對電晶體1000的閘極電極施加QL 時的外觀上的臨界值Vth_L 的緣故。在此，外觀上的臨界值電壓是指為了使電晶體1000成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_H 和Vth_L 的中間電位V0 ，可以辨別對電晶體1000的閘極電極施加的電荷。例如，在寫入中，在對電晶體1000的閘極電極施加QH 的情況下，當第五佈線的電位成為V0 (>Vth_H )時，電晶體1000成為“導通狀態”。在對電晶體1000的閘極電極施加QL 的情況下，即使第五佈線的電位成為V0 (<Vth_L )，電晶體1000也一直處於“截止狀態”。因此，藉由確認第二佈線的電位可以讀出所保持的資訊。
另外，當將儲存單元配置為陣列狀而使用時，需要只可以讀出所希望的儲存單元的資訊。像這樣，當需要讀出所定的儲存單元的資訊，且不讀出除此以外的儲存單元的資訊時，對讀出的物件之外的儲存單元的第五佈線施加不管閘極電極的狀態如何都使電晶體1000成為“截止狀態”的電位，也就是小於Vth_H 的電位，即可。或者，對第五佈線施加不管閘極電極的狀態如何都使電晶體1000成為“導通狀態”的電位，也就是大於Vth_L 的電位，即可。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣進行。也就是說，將第四佈線的電位設定為使電晶體1010成為導通狀態的電位，而使電晶體1010成為導通狀態。由此，對電晶體1000的閘極電極和電容元件1020施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體1010成為截止狀態的電位，使電晶體1010成為截止狀態，而使電晶體1000的閘極電極成為施加有有關新的資訊的電荷的狀態。
像這樣，根據所公開的發明的半導體裝置藉由再次進行資訊的寫入，可以直接改寫資訊。因此，不需要快閃記憶體等所需要的使用高電壓的從浮動閘極抽出電荷，可以抑制起因於擦除工作的工作速度的降低。換言之，實現了半導體裝置的高速工作。
另外，藉由將電晶體1010的源極電極或汲極電極與電晶體1000的閘極電極電連接，該源極電極或汲極電極具有與用作非易失性記憶元件的浮動柵型電晶體的浮動柵相同的作用。由此，有時將附圖中的電晶體1010的源極電極或汲極電極與電晶體1000的閘極電極電連接的部分稱為浮動閘極部FG。當電晶體1010處於截止狀態時，可以認為該浮動閘極部FG被埋設在絕緣體中，在浮動閘極部FG中保持有電荷。因為使用氧化物半導體的電晶體1010的截止電流為使用矽等而形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於電晶體1010的漏泄的儲存在浮動閘極部FG中的電荷的消失。也就是說，藉由使用氧化物半導體的電晶體1010，可以實現即使沒有電力供給也能夠保持資訊的非易失性儲存裝置。
例如，當室溫下的電晶體1010的截止電流為10zA(1zA(仄普托安培)等於1×10-21 A)以下，並且電容元件1020的電容值為10fF左右時，至少可以保持資料104 秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在此情況下不存在在現有的浮動柵型電晶體中被指出的閘極絕緣膜(隧道絕緣膜)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動柵時的閘極絕緣膜的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在現有的浮動柵型電晶體中當寫入或擦除數據時所需要的高電壓。
構成圖6A-1所示的半導體裝置的電晶體等的要素包括電阻器和電容器，並且可以將圖6A-1所示的半導體裝置如圖6A-2所示那樣來考慮。換言之，可以認為在圖6A-2中，電晶體1000和電容元件1020分別包括電阻器和電容器而構成。R1和C1分別是電容元件1020的電阻值和電容值，電阻值R1相當於構成電容元件1020的絕緣層的電阻值。另外，R2和C2分別是電晶體1000的電阻值和電容值，電阻值R2相當於電晶體1000處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容、以及形成在閘極電極和通道形成區之間的電容)的電容值。
當使電晶體1010處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在電晶體1010的閘極洩漏充分小的條件下，當R1及R2滿足R1ROS、R2ROS時，主要根據電晶體1010的截止電流來決定電荷的保持期間(也可以說成資訊的保持期間)。
反之，當不滿足該條件時，即使電晶體1010的截止電流足夠小也難以充分確保保持期間。這是因為電晶體1010的截止電流之外的漏泄電流(例如，在源極電極和汲極電極之間產生的漏泄電流等)大的緣故。由此，可以說本實施方式所公開的半導體裝置最好滿足上述關係。
另一方面，C1和C2最好滿足C1C2的關係。這是因為藉由使C1等於C2或者大於C2，當由第五佈線控制浮動閘極部FG的電位時，可以向浮動閘極部FG高效地供應第五佈線的電位，可以使向第五佈線供應的電位之間(例如，讀出的電位和非讀出的電位)的電位差低的緣故。
藉由滿足上述關係，可以實現更良好的半導體裝置。另外，R1和R2由電晶體1000的閘極絕緣層和電容元件1020的絕緣層來控制。C1和C2也是同樣的。因此，最好適當地設定閘極絕緣層的材料或厚度等，而滿足上述關係。
在本實施方式所示的半導體裝置中，浮動閘極部FG起到與快閃記憶體等的浮動閘極型電晶體的浮動閘極相等的作用，但是，本實施方式的浮動閘極部FG具有與快閃記憶體等的浮動閘極根本不同的特徵。因為在快閃記憶體中施加到控制閘極的電壓高，所以為了防止其電位影響到相鄰的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。這是阻礙半導體裝置的高集成化的主要原因之一。該原因起因於施加高電場而發生隧道電流的快閃記憶體的根本原理。
另外，由快閃記憶體的上述原理導致絕緣膜的劣化的發展，而還導致重寫次數的界限(104 至105 次左右)的另一問題。
根據所公開的發明的半導體裝置根據使用氧化物半導體的電晶體的開關工作，而不使用如上所述的由隧道電流而起的電荷注入的原理。就是說，不像快閃記憶體，不需要用來注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給相鄰的單元的高電場的影響，所以容易實現高集成化。
另外，因為不利用由隧道電流而起的電荷注入的原理，所以不存在儲存單元的劣化的原因。就是說，與快閃記憶體相比，具有高耐久性和高可靠性。
另外，不需要大型週邊電路(升壓電路等)這一點也優越於快閃記憶體。
另外，在使構成電容元件164的絕緣層的相對介電常數εr1與構成電晶體160的絕緣層的相對介電常數εr2不同的情況下，容易在構成電容元件164的絕緣層的面積S1和在電晶體160中構成閘極電容的絕緣層的面積S2滿足2‧S2S1(最好滿足S2S1)的同時，實現C1C2。換言之，容易在使構成電容元件164的絕緣層的面積小的同時實現C1C2。明確地說，例如，在構成電容元件164的絕緣層中，可以採用由氧化鉿等的high-k材料構成的膜或由氧化鉿等的high-k材料構成的膜與由氧化物半導體構成的膜的疊層結構，並將εr1設定為10以上，最好設定為15以上，並且在構成閘極電容的絕緣層中，可以採用氧化矽，並滿足εr2=3至4。
藉由並用這種結構，可以進一步使根據所公開的發明的半導體裝置高集成化。
另外，上述說明關於使用以電子為多數載子的n型電晶體(n通道型電晶體)的情況，但是，當然也可以使用以電洞為多數載子的p型電晶體代替n型電晶體。
如上所述，根據所公開的發明的一個方式的半導體裝置具有非易失性儲存單元，並且該非易失性儲存單元包括：截止狀態下的源極電極和汲極電極之間的洩漏電流(截止電流)少的寫入用電晶體；使用與該寫入用電晶體不同的半導體材料的讀出用電晶體；以及電容元件。
在使用通常的矽半導體時，難以在使用時的溫度(例如，25℃)下將洩漏電流(截止電流)降低到100zA(1×10-19 A)以下，但是在將氧化物半導體在適合的條件下加工而得到的電晶體中，可以獲得上述那樣低的截止電流。因此，作為寫入用電晶體最好利用使用氧化物半導體的電晶體。
再者，因為使用氧化物半導體的電晶體的亞臨界值擺幅值(S值)小，所以即使遷移率比較低，也可以充分增大開關速度。因此，藉由將該電晶體用於寫入用電晶體，可以使施加到浮動閘極部FG的寫入脈衝的上升極為陡峭。另外，因為截止電流小，所以可以減少使浮動閘極部FG保持的電荷量。就是說，藉由將使用氧化物半導體的電晶體用於寫入用電晶體，可以高速地進行資訊的重寫。
雖然對讀出用電晶體的截止電流沒有大限制，但是最好使用進行高速工作的電晶體，以提高讀出速度。例如，作為讀出用電晶體，最好使用開關速度為1納秒以下的電晶體。
如此，藉由將使用氧化物半導體的電晶體用於寫入用電晶體並將使用氧化物半導體以外的半導體材料的電晶體用於讀出用電晶體，可以實現能夠長時間保持資訊且能夠高速地讀出資訊的可以用於儲存裝置的半導體裝置。
並且，藉由作為寫入用電晶體使用之前的實施方式所示的電晶體，可以抑制寫入用電晶體的短通道效應並實現微型化。由此，可以實現可以用作儲存裝置的半導體裝置的高集成化。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式4
在本實施方式中，使用圖7A至圖8C對根據所公開的發明的一個方式的半導體裝置的應用例進行說明。在此，對儲存裝置的一個例子進行說明。注意，在電路圖中，為了示出使用氧化物半導體的電晶體，有時附上符號“OS”。
圖7A及圖7B是使用多個圖6A-1所示的半導體裝置(以下也表示為儲存單元1050)來形成的可以用作儲存裝置的半導體裝置的電路圖。圖7A是儲存單元1050串聯連接的所謂NAND型半導體裝置的電路圖，圖7B是儲存單元1050並聯連接的所謂NOR型半導體裝置的電路圖。
圖7A所示的半導體裝置具有源極電極線SL、位元線BL、第一信號線S1、m個第二信號線S2、m個字線WL、以及m個儲存單元1050。圖7A示出半導體裝置具有一個源極電極線SL和一個位線BL的結構，但是所公開的發明的一個方式不侷限於此，可以採用具有多個源極電極線SL及多個位線BL的結構。
在每個儲存單元1050中，電晶體1000的閘極電極、電晶體1010的源極電極和汲極電極中的一方與電容元件1020的電極的一方電連接。另外，第一信號線S1與電晶體1010的源極電極和汲極電極中的另一方電連接，第二信號線S2與電晶體1010的閘極電極電連接。再者，字線WL與電容元件1020的電極的另一方電連接。
另外，儲存單元1050所具有的電晶體1000的源極電極與相鄰的儲存單元1050的電晶體1000的汲極電極電連接，儲存單元1050所具有的電晶體1000的汲極電極與相鄰的儲存單元1050的電晶體1000的源極電極電連接。但是，串聯連接的多個儲存單元中的設置在一端的儲存單元1050所具有的電晶體1000的汲極電極與位線電連接。另外，串聯連接的多個儲存單元中的設置在另一端的儲存單元1050所具有的電晶體1000的源極電極與源極電極線電連接。
在圖7A所示的半導體裝置中，按行進行寫入工作和讀出工作。以如下步驟進行寫入工作：對進行寫入的行的第二信號線S2施加使電晶體1010成為導通狀態的電位，而使進行寫入的行的電晶體1010成為導通狀態。由此，對所指定的行的電晶體1000的閘極電極施加第一信號線S1的電位，而對該閘極電極施加所定的電荷。像這樣，可以對所指定的行的儲存單元寫入資料。
另外，以如下步驟進行讀出工作：首先，對進行讀出的行之外的字線WL施加不管施加到電晶體1000的閘極電極的電荷如何都使電晶體1000成為導通狀態的電位，而使進行讀出的行之外的電晶體1000成為導通狀態。然後，對進行讀出的行的字線WL施加根據電晶體1000的閘極電極所具有的電荷選擇電晶體1000的導通狀態或截止狀態的電位(讀出電位)。然後，對源極電極線SL施加定電位，使與位線BL連接的讀出電路(未圖示)成為工作狀態。這裏，源極電極線SL-位線BL之間的多個電晶體1000除了進行讀出的行之外處於導通狀態，所以源極電極線SL-位線BL之間的導電率根據進行讀出的行的電晶體1000的狀態(導通狀態或截止狀態)決定。因為電晶體的導電率根據進行讀出的行的電晶體1000的閘極電極所具有的電荷不同，所以根據該導電率，位元線BL的電位取不同的值。藉由使用讀出電路讀出位元線的電位，可以從所指定的行的儲存單元讀出資訊。
圖7B所示的半導體裝置具有n個源極電極線SL、n 個位線BL、n個第一信號線S1、m個第二信號線S2以及m個字線WL，還具有m×n個儲存單元1050。每個電晶體1000的閘極電極、電晶體1010的源極電極和汲極電極中的一方與電容元件1020的電極的一方電連接。另外，源極電極線SL與電晶體1000的源極電極電連接，位線BL與電晶體1000的汲極電極電連接。另外，第一信號線S1與電晶體1010的源極電極和汲極電極中的另一方電連接，第二信號線S2與電晶體1010的閘極電極電連接。再者，字線WL與電容元件1020的電極的另一方電連接。
在圖7B所示的半導體裝置中，按行進行寫入工作和讀出工作。寫入工作以與上述圖7A所示的半導體裝置相同的方法進行。讀出工作以如下步驟進行：首先，對進行讀出的行之外的字線WL施加不管施加到電晶體1000的閘極電極的電荷如何都使電晶體1000成為截止狀態的電位，而使進行讀出的行之外的電晶體1000成為截止狀態。然後，對進行讀出的行的字線WL施加根據電晶體1000的閘極電極所具有的電荷選擇電晶體1000的導通狀態或截止狀態的電位(讀出電位)。然後，對源極電極線SL施加定電位，使與位線BL連接的讀出電路(未圖示)成為工作狀態。這裏，源極電極線SL-位線BL之間的導電率根據進行讀出的行的電晶體1000的狀態(導通狀態或截止狀態)決定。就是說，根據進行讀出的行的電晶體1000的閘極電極所具有的電荷，位線BL的電位取不同的值。藉由使用讀出電路讀出位元線的電位，可以從所指定的行的儲存單元讀出資訊。
注意，在上述說明中，使各儲存單元1050保持的信息量為1位，但是本實施方式所示的半導體裝置的結構不侷限於此。也可以準備三種以上的施加到電晶體1000的閘極電極的電位，來增加各儲存單元1050保持的信息量。例如，當施加到電晶體1000的閘極電極的電位為四種時，可以使各儲存單元保持2位元的資訊。
接著，參照圖8A至圖8C對可以應用於圖7A和圖7B所示的半導體裝置等的讀出電路的一個例子進行說明。
圖8A示出讀出電路的概略。該讀出電路具有電晶體和讀出放大器電路。
在讀出資料時，將端子A連接於連接有進行資料讀出的儲存單元的位元線。另外，將偏置電位Vbias施加到電晶體的閘極電極，而控制端子A的電位。
儲存單元1050根據儲存的資料表示不同的電阻值。明確地說，在選擇的儲存單元1050的電晶體1000處於導通狀態時，該儲存單元處於低電阻狀態，而在選擇的儲存單元1050的電晶體1000處於截止狀態時，該儲存單元處於高電阻狀態。
在儲存單元處於高電阻狀態的情況下，端子A的電位高於參考電位Vref，讀出放大器電路輸出對應於端子A的電位的電位。另一方面，在儲存單元處於低電阻狀態的情況下，端子A的電位低於參考電位Vref，讀出放大器電路輸出對應於端子A的電位的電位。
像這樣，藉由使用讀出電路，可以從儲存單元讀出資料。另外，本實施方式的讀出電路是一個例子。也可以使用其他電路。另外，讀出電路也可以具有預充電電路。也可以採用連接有參考用位線代替參考電位Vref的結構。
圖8B示出讀出放大器電路的一個例子的差分型讀出放大器。差分型讀出放大器具有輸入端子Vin(+)、Vin(-)和輸出端子Vout，放大Vin(+)和Vin(-)之間的差異。在Vin(+)>Vin(-)時，Vout大概為High輸出，而在Vin(+)<Vin(-)時，Vout大概為Low輸出。在將該差分型讀出放大器用於讀出電路的情況下，Vin(+)和Vin(-)中的一方連接於輸入端子A，並且對Vin(+)和Vin(-)中的另一方施加參考電位Vref。
圖8C示出讀出放大器電路的一個例子的鎖存型讀出放大器。鎖存型讀出放大器具有輸入輸出端子V1及V2、控制用信號Sp、Sn的輸入端子。首先，將信號Sp設定為High，將信.號Sn設定為Low，遮斷電源電位(Vdd)。並且，將進行比較的電位施加到V1和V2。然後，當將信號Sp設定為Low，將信號Sn設定為High，並提供電源電位(Vdd)時，如果進行比較的電位V1in和V2in的關係為V1in>V2in，則V1的輸出為High，V2的輸出為Low。如果進行比較的電位V1in和V2in的關係為V1in<V2in，則V1的輸出為Low,V2的輸出為High。藉由利用這種關係，可以放大V1in和V2in之間的差異。在將該鎖存型讀出放大器用於讀出電路的情況下，V1和V2中的一方藉由開關連接於端子A和輸出端子，並且對V1和V2中的另一方施加參考電位Vref。
如上所述的可以用作儲存裝置的半導體裝置藉由將之前的實施方式所示的電晶體用於儲存單元的寫入用電晶體來可以抑制該寫入用電晶體的短通道效應並實現微型化。由此，可以實現可以用作儲存裝置的半導體裝置的高集成化。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式5
在本實施方式中，參照圖9A至圖9D對根據所公開的發明的一個方式的半導體裝置的結構進行說明。
<半導體裝置的平面結構和電路結構>
圖9A至圖9C具體地示出構成之前的實施方式所示的半導體裝置的儲存單元的平面圖的一個例子。另外，圖9D示出該儲存單元的電路結構。在圖9A至圖9C中，按製造製程的順序分為三個步驟來示出平面圖。
圖9A所示的平面圖示出電晶體160所具有的金屬化合物區域124及閘極電極110。另外，在閘極電極110的下方包括通道形成區和設置在通道形成區上的閘極絕緣層。另外，圍繞電晶體160地設置有元件分離絕緣層106。
圖9B所示的平面圖除了圖9A所示的平面圖的結構以外還包括：電晶體162所具有的源極電極142a、汲極電極142b、氧化物半導體層144及閘極電極148a；第一信號線S1(142b)；第二信號線S2(148a)；字線WL(148b)；以及電容元件164所具有的電極148b。電晶體162所具有的源極電極142a及汲極電極142b與第一信號線S1使用相同的導電層形成。另外，電晶體162所具有的閘極電極148a、電容元件164所具有的電極148b、第二信號線S2、字線WL使用相同的導電層形成。另外，在電容元件164中，將源極電極142a用作一方的電極，將電極148b用作另一方的電極。
圖9C所示的平面圖除了圖9B所示的平面圖的結構以外還包括位元線BL、源極電極線SL、形成在位線BL和金屬化合物區域124之間的開口部130a以及形成在源極電極線SL和金屬化合物區域124之間的開口部130b。
在使用實施方式2所示的製造方法的情況下，作為圖9C的沿C1-C2及D1-D2的截面結構，可以參照圖3A。
圖9D示出對應於圖9A至圖9C所示的儲存單元的平面圖的電路結構。圖9D所示的儲存單元具有位元線(BL)、第一信號線(S1)、源極電極線(SL)、字線(WL)以及第二信號線(S2)。
本發明的一個方式的特徵在於對形成電晶體162的源極電極及汲極電極的導電層進行利用CMP製程的平坦化。在進行CMP處理的情況下，因為表面狀態(表面的平坦性)幾乎不受導電層的厚度的影響，所以可以適當地選擇導電層的厚度。例如，藉由將導電層的厚度形成為厚(例如，150nm至500nm)，可以降低導電層的電阻，而可以將導電層用作佈線。
因此，可以高效地使電晶體162微型化，並且藉由將導電層的厚度設定為厚來可以縮小佈線電阻。
另外，圖9A至圖9C所示的平面圖是將形成源極電極142a的導電層也用作第一信號線(S1)的例子。藉由採用這種結構，不需要用來使源極電極或汲極電極與第一信號線(S1)連接的開口部，因此與作為第一信號線使用其他導電層的情況相比，可以縮小儲存單元面積。另外，藉由利用不同的導電層形成第一信號線(S1)和位線(BL)，可以使這些佈線彼此重疊，從而可以縮小面積。因此，藉由採用這種平面佈局，可以實現半導體裝置的高集成化。
以上，本實施方式所示的結構和方法等可以與其他實施方式所示的結構和方法等適當地組合而使用。
實施方式6
在本實施方式中，參照圖10對根據所公開的發明的一個方式的半導體裝置的應用例子進行說明。在此，對CPU(中央處理器)進行說明。
圖10示出CPU的方塊圖的一個例子。圖10所示的CPU1101包括時序控制電路1102、指令解碼器1103、暫存器陣列1104、位址邏輯緩衝電路1105、資料匯流排介面1106、ALU(Arithmetic logic unit：算術邏輯單元)1107、指令暫存器1108等。
上述電路使用之前的實施方式所示的電晶體、反相器電路、電阻器、電容器等製造。因為之前的實施方式所示的電晶體可以使截止電流小，所以可以實現CPU1101的低耗電量化。並且，藉由使用之前的實施方式所示的電晶體，可以抑制電晶體的短通道效應且實現微型化。
以下，對CPU1101所具有的各電路進行簡單的說明。時序控制電路1102接受來自外部的指令，將其轉換為用於內部的資訊，並將其送到另外的組。另外，時序控制電路1102對應內部的工作向外部供應儲存資料的讀入、寫入等的指令。指令解碼器1103具有將外部的指令轉換為用於內部的指令的功能。暫存器陣列1104具有暫時保管資料的功能。位址邏輯緩衝電路1105具有指定外部記憶體的位址的功能。資料匯流排介面1106具有將資料登錄到外部記憶體或印表機等的設備或者接收從外部記憶體或印表機等的設備輸出的資料的功能。ALU1107具有進行運算的功能。指令暫存器1108是暫時記錄指令的功能。藉由上述電路的組合構成CPU。
藉由將之前的實施方式所示的電晶體用於CPU1101的至少一部分，可以抑制電晶體的短通道效應且實現微型化，因此可以實現CPU1101的高集成化。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式7
在本實施方式中，參照圖11A和圖11B對根據所公開的發明的一個方式的半導體裝置的應用例子進行說明。在此，對具有讀出物件物的資訊的圖像感測器功能的半導體裝置的一個例子進行說明。注意，在電路圖中，為了示出使用氧化物半導體的電晶體，有時附上符號“OS”。
圖11A示出具有圖像感測器功能的半導體裝置的一個例子。圖11A是光感測器的等效電路，圖11B是示出光感測器的一部分的截面圖。
光電二極體1202的一方的電極與光電二極體重設信號線1212電連接，光電二極體1202的另一方的電極與電晶體1204的閘極電連接。電晶體1204的源極電極和汲極電極中的一方與光感測器基準信號線1218電連接，電晶體1204的源極電極和汲極電極中的另一方與電晶體1206的源極電極和汲極電極中的一方電連接。電晶體1206的閘極電極與閘極信號線1214電連接，電晶體1206的源極電極和汲極電極中的另一方與光感測器輸出信號線1216電連接。
在此，作為圖11A所示的電晶體1204、電晶體1206，利用使用氧化物半導體的電晶體。在此，作為使用氧化物半導體的電晶體，可以使用之前的實施方式所示的電晶體。因為之前的實施方式所示的電晶體可以使截止狀態下的洩漏電流極小，所以可以提高光感測器的檢測光的精度。並且，因為藉由使用之前的實施方式所示的電晶體來可以抑制電晶體的短通道效應且實現微型化，所以可以增大光電二極體的面積，從而提高光感測器的檢測光的精度。
圖11B是示出光感測器中的光電二極體1202及電晶體1204的截面圖，其中在具有絕緣表面的基板1222(TFT基板)上設置有用作感測器的光電二極體1202及電晶體1204。使用附著層1228在光電二極體1202、電晶體1204上設置基板1224。另外，在電晶體1204上設置絕緣層1234、層間絕緣層1236、層間絕緣層1238。
另外，為了使閘極電極層1240與電晶體1204的閘極電極電連接，在該閘極電極相同層中設置有閘極電極層1240。閘極電極層1240藉由設置在絕緣層1234及層間絕緣層1236中的開口與設置在層間絕緣層1236上的電極層1242電連接。因為光電二極體1202形成在電極層1242上，所以光電二極體1202藉由閘極電極層1240及電極層1242與電晶體1204電連接。
光電二極體1202具有從電極層1242一側依次層疊有第一半導體層1226a、第二半導體層1226b和第三半導體層1226c的結構。換言之，光電二極體1202中的第一半導體層1226a與電極層1242電連接。另外，光電二極體1202中的第三半導體層1226c與設置在層間絕緣層1238上的電極層1244電連接。
在此，例示一種pin型光電二極體，其中層疊有用作第一半導體層1226a的具有n型導電型的半導體層、用作第二半導體層1226b的高電阻半導體層(i型半導體層)和用作第三半導體層1226c的具有p型導電型的半導體層。
第一半導體層1226a是n型半導體層，使用包含賦予n型的雜質元素的非晶矽膜形成。使用包含第15族的雜質元素(例如，磷(P))的半導體材料氣體並採用電漿CVD法形成第一半導體層1226a。作為半導體材料氣體，使用矽烷(SiH4 )，即可。或者，也可以使用Si2 H6 、SiH2 Cl2 、SiHCl3 、SiCl4 、SiF4 等。此外，也可以在形成不包含雜質的非晶矽膜之後，使用擴散法或離子植入法對該非晶矽膜引入雜質元素。較佳的是，在藉由採用離子植入法等引入雜質元素之後進行加熱等來擴散雜質元素。在此情況下，作為形成非晶矽膜的方法，使用LPCVD法、氣相生長法或濺射法等，即可。最好將第一半導體層1226a的厚度形成為20nm以上且200nm以下。
第二半導體層1226b是i型半導體層(本徵半導體層)，並且使用非晶矽膜形成。作為第二半導體層1226b，使用半導體材料氣體並採用電漿CVD法形成非晶矽膜。作為半導體材料氣體，使用矽烷(SiH4 )即可。或者，也可以使用Si2 H6 、SiH2 Cl2 、SiHCl3 、SiCl4 、SiF4 等。也可以藉由LPCVD法、氣相生長法、濺射法等形成第二半導體層1226b。最好將第二半導體層1226b的厚度形成為200nm以上且1000nm以下。
第三半導體層1226c是p型半導體層，並且可以使用包含賦予p型的雜質元素的非晶矽膜形成。使用包含第13族的雜質元素(例如，硼(B))的半導體材料氣體並採用電漿CVD法形成第三半導體層1226c。作為半導體材料氣體，使用矽烷(SiH4 )，即可。或者，也可以使用Si2 H6 、SiH2 Cl2 、SiHCl3 、SiCl4 、SiF4 等。此外，也可以在形成不包含雜質的非晶矽膜之後，使用擴散法或離子植入法對該非晶矽膜引入雜質元素。較佳的是，在藉由採用離子植入法等引入雜質元素之後進行加熱等來擴散雜質元素。在此情況下，作為形成非晶矽膜的方法，使用LPCVD法、氣相生長法或濺射法等，即可。最好將第三半導體層1226c的厚度形成為10nm以上且50nm以下。
此外，第一半導體層1226a、第二半導體層1226b及第三半導體層1226c可以使用多晶半導體或微晶(Semi Amorphous Semiconductor：SAS)半導體形成，而不使用非晶半導體形成。
在考慮到吉布斯自由能時，微晶半導體屬於非晶和單晶的中間的准穩定狀態。也就是說，微晶半導體膜是具有熱力學上穩定的第三狀態的半導體並具有短程序列及晶格應變。柱狀或針狀結晶在對於基板表面的法線方向上生長。微晶半導體的典型例子的微晶矽的拉曼光譜轉移到比表示單晶矽的520cm-1 低的波數一側。即，微晶矽的拉曼光譜的峰值位於表示單晶矽的520cm-1 和表示非晶矽的480cm-1 之間。此外，包含至少1原子百分比或其以上的氫或鹵素，以飽和懸空鍵(dangling bond)。再者，藉由使微晶半導體膜包含氦、氬、氪、氖等的稀有氣體元素來進一步促進晶格應變，可以得到穩定性增高的良好的微晶半導體膜。
可以藉由採用頻率為幾十MHz至幾百MHz的高頻電漿CVD法或頻率為1GHz以上的微波電漿CVD設備形成該微晶半導體膜。典型的是，可以使用氫對包含矽的氣體諸如SiH4 、Si2 H6 、SiH2 Cl2 、SiHCl3 、SiCl4 、SiF4 等進行稀釋來形成該微晶半導體膜。此外，可以對包含矽的氣體及氫還使用選自氦、氬、氪、氖中的一種或多種稀有氣體元素進行稀釋來形成微晶半導體膜。此時，將氫的流量比設定為包含矽的氣體的5倍以上且200倍以下，最好設定為50倍以上且150倍以下，更佳地設定為100倍。再者，也可以在含有矽的氣體中混入CH4 、C2 H6 等的碳化氫氣體、GeH4 、GeF4 等的含有鍺的氣體、F2 等。
此外，由於由光電效應產生的電洞的遷移率低於電子的遷移率，因此將p型半導體層一側用作光的接收面的pin型光電二極體具有較好的特性。這裏，示出光電二極體1202從基板1224一側的面接收入射光1230並將其轉換為電信號的例子。此外，由於來自具有與用作光接收面的半導體層一側相反的導電型的半導體層一側的光是干擾光，因此電極層1242最好使用具有遮光性的導電膜。另外，可以將n型半導體層一側用作光接收面。
另外，藉由使入射光1230從基板1224一側的面入射，電晶體1204的氧化物半導體層可以利用該電晶體1204的閘極電極對入射光1230進行遮光。
絕緣層1234、層間絕緣層1236、層間絕緣層1238可以使用絕緣材料並根據該材料採用諸如濺射法、SOG法、旋塗、浸塗法、噴塗、絲網印刷法、膠版印刷法、液滴噴出法(噴墨法)等的方法來形成。
作為絕緣層1234，可以使用作為無機絕緣材料的氧化矽層、氧氮化矽層、氮化矽層、氮氧化矽層、氧化鋁層、氧氮化鋁層、氮化鋁層或氮氧化鋁層等的氧化物絕緣層或氮化物絕緣層的單層或疊層結構。此外，因為使用μ波(2.45GHz)的高密度電漿CVD能夠形成緻密、絕緣耐壓高且品質高的絕緣層，所以是較佳的。
作為層間絕緣層1236、層間絕緣層1238，為了降低表面凹凸最好使用用作平坦化絕緣膜的絕緣層。作為層間絕緣層1236、層間絕緣層1238，例如可以使用聚醯亞胺、丙烯酸樹脂、苯並環丁烯類樹脂、聚醯胺或環氧樹脂等的具有耐熱性的有機絕緣材料。另外，除了上述有機絕緣材料之外，還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等的單層或疊層。
光電二極體1202可以藉由檢測出入射光1230來讀出被檢測物的資訊。另外，當讀出被處理物的資訊時，可以使用背光燈等的光源。
在如上所述的光感測器中，作為使用氧化物半導體的電晶體，可以使用之前的實施方式所示的電晶體。因為之前的實施方式所示的電晶體可以使截止狀態下的洩漏電流極小，所以可以提高光感測器的檢測光的精度。並且，因為藉由使用之前的實施方式所示的電晶體來抑制電晶體的短通道效應且實現微型化，所以可以增大光電二極體的面積，從而提高光感測器的檢測光的精度。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
實施方式8
在本實施方式中，使用圖12A至圖12F對將之前的實施方式所說明的半導體裝置應用於電子設備的情況進行說明。在本實施方式中，說明將上述半導體裝置應用於：電腦；行動電話機(也稱為行動電話、行動電話裝置)；可攜式資訊終端(包括可攜式遊戲機、聲音再現裝置等)；數位相機、數碼攝像機等影像拍攝裝置；電子紙；或電視裝置(也稱為電視或電視接收機)等的電子設備的情況。
圖12A示出筆記本型個人電腦，包括框體701、框體702、顯示部703以及鍵盤704等。之前的實施方式所示的半導體裝置設置在框體701和框體702中的至少一個。因此，可以實現一種高速進行資訊的寫入和讀出，能夠長時間保持資料，且耗電量被充分地降低的筆記本型個人電腦。
圖12B示出個人數字助理(PDA)，其本體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還包括用於操作個人數位助理的觸屏筆712等。之前的實施方式所示的半導體裝置設置在本體711中。因此，可以實現一種高速進行資訊的寫入和讀出，能夠長時間保持資料，且耗電量被充分地降低的個人數位助理。
圖12C示出安裝有電子紙的電子書閱讀器720，包括框體721和框體723的兩個框體。框體721和框體723分別設置有顯示部725和顯示部727。框體721和框體723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，框體721包括電源731、操作鍵733以及揚聲器735等。之前的實施方式所示的半導體裝置設置在框體721和框體723中的至少一個。因此，可以實現一種高速進行資訊的寫入和讀出，能夠長時間保持資料，且耗電量被充分地降低的電子書閱讀器。
圖12D示出行動電話機，包括框體740和框體741的兩個框體。再者，框體740和框體741滑動而可以從如圖12D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，框體741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、定位裝置746、照相用透鏡747以及外部連接端子748等。此外，框體740包括進行行動電話機的充電的太陽電池單元749和外部記憶體插槽750等。另外，天線內置在框體741中。之前的實施方式所示的半導體裝置設置在框體740和框體741中的至少一個。因此，可以實現一種高速進行資訊的寫入和讀出，能夠長時間保持資料，且耗電量被充分地降低的行動電話機。
圖12E示出數位相機，包括本體761、顯示部767、取景器763、操作開關764、顯示部765以及電池766等。之前的實施方式所示的半導體裝置設置在本體761中。因此，實現一種高速進行資訊的寫入和讀出，能夠長時間保持資料，且耗電量被充分地降低的數位相機。
圖12F示出電視裝置770，包括框體771、顯示部773以及支架775等。可以藉由框體771具有的開關和遙控操作機780來進行電視裝置770的操作。框體771和遙控操作機780安裝有之前的實施方式所示的半導體裝置。因此，可以實現一種高速進行資訊的寫入和讀出，能夠長時間保持資料，且耗電量被充分地降低的電視裝置。
如上所述，本實施方式所示的電子設備安裝有根據之前的實施方式的半導體裝置。因此，可以實現降低耗電量的電子設備。
實施例1
在本實施例中，對如下結果進行說明：使用電腦對根據本發明的一個方式的半導體裝置的特性進行驗證。明確而言，對具有不同的通道長度L的電晶體的特性進行比較。另外，使用裝置仿真系統“Atlas”(矽穀科技有限公司製造)進行計算。
圖13A和圖13B示出用於計算的電晶體的結構。圖13A是根據本發明的一個方式的結構，圖13B是用於比較的結構。
對用於計算的電晶體562的詳細結構進行說明。圖13A所示的電晶體包括：埋入在絕緣層543a(材質：氧化矽)中的源極電極542a及汲極電極542b(材質：氮化鈦，厚度：100nm)；與上述絕緣層543a的上面、源極電極542a的上面及汲極電極542b的上面的一部分接觸的氧化物半導體層544(材質：In-Ga-Zn-O類氧化物半導體，厚度：10nm)；覆蓋氧化物半導體層544的閘極絕緣層546(材質：氧化鉿，厚度：10nm)；以及閘極絕緣層546上的閘極電極548a(材質：鎢，厚度：100nm)。
圖13B所示的電晶體662包括：源極電極642a及汲極電極642b(材質：氮化鈦，厚度：100nm)；設置在源極電極642a及汲極電極642b上的氧化物半導體層644(材質：In-Ga-Zn-O類氧化物半導體，厚度：10nm)；覆蓋氧化物半導體層644的閘極絕緣層646(材質：氧化鉿，厚度：10nm)；以及閘極絕緣層646上的閘極電極648a(材質：鎢，厚度：100nm)。
在圖13A中，因為源極電極542a及汲極電極542b埋入在絕緣層543a中，所以氧化物半導體層544的截面形狀是平坦的形狀。換言之，源極電極542a、汲極電極542b及絕緣層543a的上面在同一平面上。在圖13B中，因為源極電極642a及汲極電極642b設置在基體(未圖示)上，氧化物半導體層644沿源極電極642a及汲極電極642b的形狀設置，所以氧化物半導體層644的截面形狀不是平坦的形狀。換言之，源極電極542a和汲極電極542b的上面不在與絕緣層543a的上面同一平面上。
在上述結構(圖13A及圖13B)中，進行如下觀察：當改變通道長度L時電晶體的臨界值電壓Vth及亞臨界值擺幅值(也記為S值)呈現怎樣的變化。作為通道長度L，採用50nm、70nm、80nm、100nm、200nm、300nm、400nm的七個條件。
另外，改變閘極絕緣層的厚度觀察電晶體的臨界值電壓Vth的變化。作為閘極絕緣層的厚度，採用5nm、10nm的兩個條件。
將源極電極和汲極電極之間的電壓Vds設定為1V。
以下示出用於計算的參數。
1.In-Ga-Zn-O類氧化物半導體(氧化物半導體層的材料)
帶隙Eg：3.15eV，電子親和力χ：4.3eV，相對介電常數：15，電子遷移率：10cm2 /Vs
2.氮化鈦(源極電極及汲極電極的材料)
功函數ΦM ：3.9eV
3.氧化鉿(閘極絕緣層的材料)
相對介電常數：15
4.鎢(閘極電極的材料)
功函數ΦM ：4.9eV
圖14A至圖15B示出計算結果。在圖14A和圖14B中，橫軸示出通道長度L(nm)，縱軸示出臨界值電壓Vth的偏移量ΔVth(V)。另外，以通道長度L=400nm時的臨界值電壓為基準算出△Vth。另外，在圖15A和圖15B中，橫軸示出通道長度L(nm)，縱軸示出S值(V/dec)。圖14A及圖15A分別示出圖13A所示的結構的計算結果，並且圖14B及圖15B分別示出圖13B所示的結構的計算結果。
根據圖14B的結果可知：在圖13B的結構的情況下，在通道長度L變短的同時，臨界值電壓Vth向負一側漂移。另外，根據圖15B的結果可知：在圖13B的結構的情況下，在通道長度L變短的同時，S值增大。與此相反，根據圖14A的結果可知：在圖13A的結構的情況下，即使通道長度L變短也抑制臨界值電壓Vth的負向漂移。另外，根據圖15A的結果可知S值的增大被抑制。根據圖14A至圖15B的結果可知藉由採用根據本發明的一個方式的結構來可以防止因電晶體的微型化而產生的臨界值電壓的負向漂移或S值的增大。
另外，圖16示出在圖13A和圖13B的結構中通道長度L=50nm，閘極絕緣膜(材質：氧化鉿，厚度：10nm)時的電流電壓特性。另外，將源極電極和汲極電極之間的電壓設定為1V。橫軸示出閘極電壓VG(V)，縱軸示出汲極電流ID(A/μm)。另外，在圖中，粗線示出圖13A的結構的計算結果，細線示出圖13B的結構的計算結果。並且，圖17A和圖17B分別示出圖13A和圖13B的結構中的電流密度分佈。另外，圖17A和圖17B是Vgs=0V，Vds=1V時的電流密度分佈。
圖17A和圖17B所示的電流密度分佈示出Vgs=0V時的 洩漏電流。在此，注目到104 A/cm2 以上的區域。可知在圖13A的結構中洩漏電流的分佈只限定於背通道一側(參照圖17A)。與此相反，可知在圖13B的結構中因為源極電極及汲極電極存在於通道的側面，所以洩漏電流不僅分佈在背通道一側，而且還分佈在通道的內側。並且，可知在圖13B的結構中因從通道的上部流入的電子而與圖13A的結構相比洩漏電流分佈在更廣的範圍中(參照圖17B)。可以認為因上述洩漏電流的流過方法的不同而在圖14A至圖15B中在圖13A的結構和圖13B的結構之間產生對通道長度的依賴性的不同。根據圖16、圖17A和圖17B的結果可知藉由採用根據本發明的一個方式的結構來可以降低洩漏電流。
接著，對如下結果進行說明：對使用被本質化(i型化)的氧化物半導體的電晶體和使用n型的氧化物半導體的電晶體的電特性進行更詳細的驗證的結果。另外，使用sentaurus device(synopsys公司製造的TCAD軟體)進行計算。另外，作為載子複合模型，使用SRH(Shockley-Read-Hall：肖克萊-裏德-霍爾)模型和Auger(俄歇)複合模型。
用於計算的電晶體的結構是圖13A所示的結構。作為電晶體的結構的詳細內容，可以參照上述記載。另外，在圖13A的結構中，作為氧化物半導體的厚度採用6nm和10nm的兩個條件，並且作為通道長度L採用50nm和100μm的兩個條件。另外，採用i型(Ne=ni)的氧化物半導體， 並且作為比較例子假設n型的氧化物半導體(Ne=2×1019 cm-3 )。另外，在此所示的Ne是指電子載子密度，在計算上藉由假設相同的分量的施主密度(Nd)，使該施主100%離子化，從而決定Ne的值。
以下示出用於計算的參數。
1．In-Ga-Zn-O類氧化物半導體(氧化物半導體層的材料)
帶隙Eg：3.15eV，電子親和力χ：4.3eV，相對介電常數：15，電子遷移率：10cm2 /Vs
2．氮化鈦(源極電極及汲極電極的材料)
功函數ΦM ：3.9eV
3．氧化鉿(閘極絕緣層的材料)
相對介電常數：15
4．鎢(閘極電極的材料)
功函數ΦM ：4.9eV
圖18A和圖18B示出計算結果。在圖18A和圖18B中，橫軸示出閘極電壓VG(V)，縱軸示出汲極電流ID(A/μm)。另外，在圖中，粗線示出通道長度L=50nm時的計算結果，細線示出通道長度L=100μm時的計算結果。
根據圖18A的計算結果確認到：在使用n型的氧化物半導體的情況下，當將氧化物半導體的厚度設定為10nm時，曲線向負一側漂移，導通截止比降低。再者，還確認到：如果將n型的氧化物半導體的厚度設定為6nm，臨界值也向負一側漂移，成為常開啟狀態(圖18B)。與此相 反，確認到在使用i型的氧化物半導體的情況下，無論氧化物半導體的厚度如何，曲線也從VG=0V附近上升，顯示良好的電晶體特性(圖18A和圖18B)。
接著，對如下結果進行說明：對使用被本質化的氧化物半導體的電晶體的電特性進行更詳細的驗證。使用sentaurus device(synopsys公司製造的TCAD軟體)。另外，作為載子複合模型，使用SRH模型和Auger複合模型。
用於計算的電晶體的結構是圖13A所示的結構。作為電晶體的結構的詳細內容，可以參照上述記載。另外，將氧化物半導體假設為i型(Nd=ni)。
在上述結構中，改變通道長度L也觀察電晶體的截止電流Ioff呈現怎樣的變化。作為通道長度L，採用50nm和500nm的兩個條件。
另外，將源極電極542a和汲極電極542b之間的電壓Vds設定為1V。
以下示出用於計算的參數。
1．In-Ga-Zn-O類氧化物半導體(氧化物半導體層的材料)
帶隙Eg：3.15eV，電子親和力χ：4.3eV，相對介電常數：15，電子遷移率：10cm2 /Vs
2．氮化鈦(源極電極及汲極電極的材料)
功函數ΦM ：3.9eV
3．氧化鉿(閘極絕緣層的材料)
相對介電常數：15
4．鎢(閘極電極的材料)
功函數ΦM ：4.9eV
圖19示出計算結果。在圖19中，橫軸示出閘極電壓VG(V)，縱軸示出汲極電流ID(A/μm)。另外，在圖中，粗線示出通道長度L=500nm時的計算結果，細線示出通道長度L=50nm時的計算結果。
根據圖19的計算結果可知：在通道長度L=50nm的情況下，與通道長度L=500nm的情況相比，電流電壓特性向負一側漂移；並且雖然VG=0V時的洩漏電流增大，但是藉由對閘極充分地施加反偏壓，截止電流被抑制得低。另外，根據圖19的計算結果還可知：在通道長度L=50nm、500nm的任一種情況下，截止電流也是10-27 至10-30 [A/μm]。
由以上結果可知：藉由採用根據本發明的一個方式的結構，抑制因電晶體的微型化而導致的臨界值電壓的降低、S值的增大、洩漏電流的增大等的短通道效應。
100．．．基板
102．．．保護層
104．．．半導體區域
106．．．元件分離絕緣層
108．．．閘極絕緣層
110．．．閘極電極
116．．．通道形成區
120．．．雜質區域
122．．．金屬層
124．．．金屬化合物區域
130．．．絕緣層
130a．．．開口部
130b．．．開口部
140．．．基體
142a．．．源極電極
142b．．．汲極電極
143．．．絕緣層
143a．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
148b．．．電極
150．．．絕緣層
152．．．絕緣層
160．．．電晶體
162．．．電晶體
164．．．電容元件
542a．．．源極電極
542b．．．汲極電極
543a．．．絕緣層
544．．．氧化物半導體層
546．．．閘極絕緣層
548a．．．閘極電極
562．．．電晶體
642a．．．源極電極
642b．．．汲極電極
644．．．氧化物半導體層
646．．．閘極絕緣層
648a．．．閘極電極
662．．．電晶體
701．．．框體
702．．．框體
703．．．顯示部
704．．．鍵盤
711．．．本體
712．．．觸屏筆
713．．．顯示部
714．．．操作按鈕
715．．．外部介面
720．．．電子書閱讀器
721．．．框體
723．．．框體
725．．．顯示部
727．．．顯示部
731．．．電源
733．．．操作鍵
735．．．揚聲器
737．．．軸部
740．．．框體
741．．．框體
742．．．顯示面板
743．．．揚聲器
744．．．麥克風
745．．．操作鍵
746．．．定位裝置
747．．．照相用透鏡
748．．．外部連接端子
749．．．太陽電池單元
750．．．外部記憶體插槽
761．．．本體
763．．．取景器
764．．．操作開關
765．．．顯示部
766．．．電池
767．．．顯示部
770．．．電視裝置
771．．．框體
773．．．顯示部
775．．．支架
780．．．遙控操作機
1000．．．電晶體
1010．．．電晶體
1020．．．電容元件
1050．．．儲存單元
1101．．．CPU
1102．．．時序控制電路
1103．．．指令解碼器
1104．．．暫存器陣列
1105．．．位址邏輯緩衝電路
1106．．．資料匯流排介面
1107．．．ALU
1108‧‧‧指令暫存器
1202‧‧‧光電二極體
1204‧‧‧電晶體
1206‧‧‧電晶體
1212‧‧‧光電二極體重設信號線
1214‧‧‧閘極信號線
1216‧‧‧光感測器輸出信號線
1218‧‧‧光感測器基準信號線
1222‧‧‧基板
1224‧‧‧基板
1226a‧‧‧半導體層
1226b‧‧‧半導體層
1226c‧‧‧半導體層
1228‧‧‧附著層
1230‧‧‧入射光
1234‧‧‧絕緣層
1236‧‧‧層間絕緣層
1238‧‧‧層間絕緣層
1240‧‧‧閘極電極層
1242‧‧‧電極層
1244‧‧‧電極層
在附圖中：圖1是示出半導體裝置的結構例子的截面圖；圖2A至圖2F是示出半導體裝置的製造製程的截面圖；圖3A至圖3C是示出半導體裝置的結構例子的截面圖 、平面圖及電路圖；圖4A和圖4D是示出半導體裝置的製造製程的截面圖；圖5A至圖5C是示出半導體裝置的製造製程的截面圖；圖6A-1、圖6A-2及圖6B是示出半導體裝置的應用例子的圖；圖7A和圖7B是示出半導體裝置的應用例子的圖；圖8A至圖8C是示出半導體裝置的應用例子的圖；圖9A至圖9D是示出半導體裝置的平面圖及電路圖；圖10是示出半導體裝置的應用例子的圖；圖11A和圖11B是示出半導體裝置的應用例子的圖；圖12A至圖12F是用來說明使用半導體裝置的電子設備的圖；圖13A和圖13B是說明用於模擬的模型的圖；圖14A和圖14B是示出利用模擬求出的電晶體的電特性的計算結果的圖；圖15A和圖15B是示出利用模擬求出的電晶體的電特性的計算結果的圖；圖16是示出利用模擬求出的電晶體的電特性的計算結果的圖；圖17A和圖17B是示出利用模擬求出的電晶體的電特性的計算結果的圖；圖18A和圖18B是示出利用模擬求出的電晶體的電特性的計算結果的圖；
圖19是示出利用模擬求出的電晶體的電特性的計算結果的圖。
140．．．基體
142a．．．源極電極
142b．．．汲極電極
143a．．．絕緣層
144．．．氧化物半導體層
146．．．閘極絕緣層
148a．．．閘極電極
150．．．絕緣層
152．．．絕緣層
162．．．電晶體

Claims (22)

  1. 一種半導體裝置，包括：基板上的源極電極和汲極電極；該基板上的第一絕緣層，其中該第一絕緣層接觸於該源極電極的側表面和該汲極電極的側表面；該源極電極、該汲極電極和該第一絕緣層上的氧化物半導體層，其中該氧化物半導體層接觸於該第一絕緣層的上表面、該源極電極的上表面和該汲極電極的上表面；該氧化物半導體層上的第二絕緣層；以及該第二絕緣層上的閘極電極，其中，該第一絕緣層的上表面、該源極電極的上表面和該汲極電極的上表面在同一平面上。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一絕緣層的上表面的均方根粗糙度為1nm以下。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一絕緣層和該氧化物半導體層埋入該源極電極和該汲極電極。
  4. 根據申請專利範圍第1項之半導體裝置，其中該氧化物半導體層包含鎵和鋅。
  5. 一種半導體裝置，包括：基板上的第一絕緣層；該基板上的源極電極和汲極電極；在該第一絕緣層、該源極電極和該汲極電極上且與其接觸的氧化物半導體層； 該氧化物半導體層上的第二絕緣層；以及該第二絕緣層上的閘極電極，其中，該第一絕緣層的上表面、該源極電極的上表面和該汲極電極的上表面在同一平面上。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第一絕緣層的上表面的均方根粗糙度為1nm以下。
  7. 根據申請專利範圍第5項之半導體裝置，其中該第一絕緣層的上表面與該源極電極的上表面和該汲極電極的上表面中的一方之間的高低差小於5nm。
  8. 根據申請專利範圍第5項之半導體裝置，其中該氧化物半導體層包含鎵和鋅。
  9. 一種半導體裝置，包括：第一電晶體；以及該第一電晶體上的第二電晶體，其中，該第一電晶體包括：第一通道形成區；該第一通道形成區上的第一閘極絕緣層；以重疊於該第一通道形成區的方式在該第一閘極絕緣層上的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極和第一汲極電極，該第二電晶體包括：絕緣層；第二源極電極和第二汲極電極，其中該第二源極 電極和該第二汲極電極中的一方電連接到該第一閘極電極；該絕緣層、該第二源極電極和該第二汲極電極上的氧化物半導體層；該氧化物半導體層上的第二閘極絕緣層；以及該第二閘極絕緣層上的第二閘極電極，以及其中，該絕緣層的上表面、該第二源極電極的上表面和該第二汲極電極的上表面在同一平面上。
  10. 根據申請專利範圍第9項之半導體裝置，其中該絕緣層的上表面的均方根粗糙度為1nm以下。
  11. 根據申請專利範圍第9項之半導體裝置，其中該第二閘極絕緣層的上表面與該第二源極電極的上表面和該第二汲極電極的上表面中的一方之間的高低差小於5nm。
  12. 根據申請專利範圍第9項之半導體裝置，其中該氧化物半導體層包含鎵和鋅。
  13. 根據申請專利範圍第9項之半導體裝置，其中該第一通道形成區包含矽。
  14. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成源極電極和汲極電極；以覆蓋該源極電極和該汲極電極的方式形成絕緣層；對該絕緣層進行平坦化處理，以使該絕緣層的上表面、該源極電極的上表面和該汲極電極的上表面在同一平面上；在該絕緣層、該源極電極和該汲極電極上形成與其接 觸的氧化物半導體層；在該氧化物半導體層上形成閘極絕緣層；以及在該閘極絕緣層上形成閘極電極。
  15. 根據申請專利範圍第14項之方法，其中進行該平坦化處理，以使該絕緣層的上表面的均方根粗糙度為1nm以下。
  16. 根據申請專利範圍第14項之方法，其中進行該平坦化處理，以使該絕緣層的上表面與該源極電極的上表面和該汲極電極的上表面中的一方之間的高低差小於5nm。
  17. 根據申請專利範圍第14項之方法，其中該氧化物半導體層包含鎵和鋅。
  18. 一種半導體裝置的製造方法，包括如下步驟：形成第一電晶體，該第一電晶體包括：第一通道形成區；該第一通道形成區上的第一閘極絕緣層；以重疊於該第一通道形成區的方式在該第一閘極絕緣層上的第一閘極電極；以及與該第一通道形成區電連接的第一源極電極和第一汲極電極；在該第一源極電極和該第一汲極電極上形成第二源極電極和第二汲極電極，以使該第二源極電極和該第二汲極電極中的一方與該第一閘極電極電連接；以覆蓋該第二源極電極和該第二汲極電極的方式形成 絕緣層；對該絕緣層進行平坦化處理，以使該絕緣層的上表面、該第二源極電極的上表面和該第二汲極電極的上表面在同一平面上；在該絕緣層、該第二源極電極和該第二汲極電極上形成與其接觸的氧化物半導體層；在該氧化物半導體層上形成閘極絕緣層；以及在該閘極絕緣層上形成閘極電極。
  19. 根據申請專利範圍第18項之方法，其中進行該平坦化處理，以使該絕緣層的上表面的均方根粗糙度為1nm以下。
  20. 根據申請專利範圍第18項之方法，其中進行該平坦化處理，以使該絕緣層的上表面與該第二源極電極的上表面和該第二汲極電極的上表面中的一方之間的高低差小於5nm。
  21. 根據申請專利範圍第18項之方法，其中該氧化物半導體層包含鎵和鋅。
  22. 根據申請專利範圍第18項之方法，其中該第一通道形成區包含矽。
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