JPS6340343A - 三次元半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例・ 構造の実施例の模式図（第１図） 方法の第１実施例の工程断面図（第２図）方法の第２実
施例の工程断面図（第３図）発明の効果 〔概　要〕 下層の半導体基体に形成される導電領域を、該導電領域
上に配設される複数層の層間絶縁膜に、直線上に積み重
なるように配設したシリコン或いはシリサイドよりなる
それぞれの層間絶縁膜の貫通電極の積層体によって最上
部の層間絶縁膜上に導出し、該最上部の層間絶縁膜上に
おいて回路を構成する金属配線に接続する構造を有し、
下層の導電領域が低抵抗の上記貫通電極積層体を介して
金属配線に接続され且つ金属配線によって回路構成がな
されるので、配線抵抗が減少し、更に下層導電領域と金
属配線の接続が上記貫通電極積層体を介してなされるの
で配線接続部が平坦化され、金属配線の断線が防止され
る。

〔産業上の利用分野〕

本発明はＳＯＩ構造の三次元半導体装置及びその製造方
法に係り、特に三次元半導体装置における下層導電領域
と最上層の金属配線との接続構造及びその形成方法に関
する。

半導体ＩＣの実装面積を縮小し、且つ集積密度を向上す
る目的のために、近時、半導体素子の形成された半導体
基板上に層間絶縁膜を介して単数若しくは複数層の単結
晶半導体基体が形成され、各々の半導体基体に半導体素
子が形成されるＳＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ
５ｕｌａｔｏｒ）構造の三次元半導体装置が開発されて
いる。

このＳＯＩ構造の三次元半導体装置において下層半導体
基体上に形成する配線は、層間絶縁膜や上層の単結晶半
導体基体を形成する際の高温に耐えるために導電性多結
晶シリコン（Ｓｉ）或いはシリサイド等で形成されるが
、この場合配線抵抗が増大して該半導体装置の動作速度
が低下するという問題があり、速度低下をもたらさない
配線構造が要望されている。

〔従来の技術〕

上記要望に応えるため従来、各層の半導体基体上には配
線を設けず、最上層の絶縁膜面から下層の導電領域に達
する配線コンタクト窓を形成し、この配線コンタクト窓
を介して下層の導電性領域に直に最上層の金属配線例え
ばアルミニウム（Ａｌ）配線を接続する配線構造が提供
され、これによって配線抵抗を減少せしめて動作速度の
向上が図られた。

〔発明が解決しようとする問題点〕

しかし上記下層の導電領域に最上層のＡ１配線を配線コ
ンタクト窓を介し直に接続する構造においては、例えば
２層以上下層の導電領域の配線接続部において、コンタ
クト窓の段差が少なくとも１．５μｍ以上の極めて大き
な段差になるため、ステップカバレッジの良くない蒸着
或いはスパッタで形成されるＡｌ配線層のコンタクト窓
内部の着き廻りが非常に悪くなって、部分的にその膜厚
が極度に薄くなり、断線が発生し易くなる。

そして更に多層に積層される三次元半導体装置において
は、実用に耐える配線接続が殆ど不可能な状態になる。

〔問題点を解決するための手段〕

上記問題点は、半導体素子が形成された半導体基体が層
間絶縁膜を介して複数層積層されてなるＳＯＩ構造の三
次元半導体装置において、下層の半導体基体に形成され
る半導体素子の導電領域が該導電領域の直上部に配設さ
れる複数層の層間絶縁膜の直線状に積み上がる位置に各
層毎に配設された、該導電領域と同導電型不純物を含む
各層間絶縁膜の貫通電極が、直に積層接続されてなる貫
通電極積層体を介して、最上層の絶縁膜上に配設される
金属配線に電気的に接続されてなる本発明による三次元
半導体装置、及び 半導体素子が形成されたＳｉ基体が層間絶縁膜を介して
複数層積層されてなるＳＯＩ構造の三次元半導体装置の
製造方法において、下層の半導体素子が配設された基板
上に形成された層間絶縁膜に、該半導体素子の導電領域
を該層間絶縁膜上に導出する貫通電極を形成するに際し
て、該導電領域直上部の該層間絶縁膜に開孔を形成し、
該層間絶縁膜上に、上層の半導体素子が形成されるＳｉ
基体になる多結晶Ｓｉ層を成長する際に、該層間絶縁膜
の開孔内に該多結晶Ｓｉ層を同時に成長せしめ、パター
ンニングを行った後、該開孔部の該多結晶Ｓｉ層に、該
導電領域と同導電型の不純物を導入する工程を含むか・ 若しくは、該層間絶縁膜上の該下層半導体素子の直上部
から外れた領域に、上層の半導体素子が形成されるＳｉ
基体を形成し、該Ｓｉ基体上に上層半導体素子のゲート
絶縁膜を形成した後、該下層半導体素子の導電領域直上
部の該層間絶縁膜に開孔を形成し、該Ｓｉ基体のゲート
絶縁膜上にゲート電極となる多結晶Ｓｉ層を成長する際
に、該層間絶縁膜の開孔内に該多結晶Ｓｉ層を同時に成
長せしめ、パターンニングを行った後、該開孔部の該多
結晶Ｓｉ層に、該導電領域と同導電型の不純物を導入す
る工程を含む、本発明による三次元半導体装置の製造方
法によって解決される。

〔作　用〕 即ち本発明に係るＳＯＩ構造の三次元半導体装置におい
ては、下層の半導体基体上で高融点の導電性材料による
配線を行わず、該下層半導体素子に形成された導電領域
を上層の層間絶縁膜を貫通する引出し電極によって最上
層の絶縁膜上に引出し、該最上層の絶縁膜上において抵
抗の低い低融点の金属配線に接続し、該金属配線によっ
て回路構成をすることによって配線抵抗を減少せしめ、
動作速度の向上を図った三次元半導体装置を提供するも
のであって、上記引出し電極を、層間絶縁膜１層毎に気
相成長法によってスルーホールを完全に埋める貫通電極
の形に形成し、しかも各層の貫通電極が直線状に直に積
層接続された貫通電極積層体の構造にして該引出し電極
の抵抗を減少し、且つ該引き出し電極を介して下層導電
領域を金属配線に電気的に接続せしめることにより、該
配線接続部の段差を減少して金属配線の断線を防止する
。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係るＳＯＩ構造の三次元半導体の一実
施例を示す模式側断面図、第２図（ａｌ〜（ｅ）は本発
明に係る第１の製造方法の一実施例を示す工程断面図、
第３図（ａｌ〜（ｄ）は本発明に係る第２の製造方法の
一実施例を示す工程断面図である。

全図を通じ同一対象物は同一符合で示す。

第１図において、１はｎ−型Ｓｔ基板、　２はｐ−型ウ
ェル、３はｎ型チャネルスト、７バ、４はｐ型チャネル
ストッパ、５はフィールド酸化膜、６．１０６．２０６
はゲート二酸化Ｓ　ｉ　（ＳｉＯｚ）膜、７．１０７は
ｎ゛゛多結晶Ｓｉゲート電極、　８．２０８はｐ＋型型
詰結晶Ｓｉゲート電極９．２０９はｎ゛゛ソース領域、
１０．２１０はｎ゛型トドレイン領域１１．１１１はｐ
＋＋ソース領域、１２．１１２はｐ゛型トドレイン領域
１３．１１３．２１３は不純物ブロック用酸化膜、１４
は気相成長による第１の層間絶縁膜（例えばＰ　ＳＧ）
　、１５ａ　、１５ｂ　、１５ｃはｎ゛型型詰結晶Ｓｉ
りなる第１層の貫通電極、１６ａ　、１６ｂ　、１６ｃ
はｐ゛型多結晶Ｓｔよりなる第１層の貫通電極、１７は
２層目に形成されたｎ−型再結晶シリコン基体（ｎ−型
ＳＯＩ基体）、１８は第２の層間絶縁膜、１９ａ　、１
９ｂ　、１９ｃ　、１９ｄはｎ゛型型詰結晶Ｓｉりなる
第２層の貫通電極、２０ａ　、　２０ｂ　、２０ｃ　、
２０ｄ　、２０ｅはｐ゛型型詰結晶Ｓｉりなる第２層の
貫通電極、２１は３層目に形成されるｐ−聖典結晶Ｓｔ
基体（ｐ−型ＳＯＩ基体）、２２は上層絶縁膜、２３ａ
　、２３ｂ　、２３ｃ　、２３ｄ、２３ｅ　、　２３ｆ
　、　２３ｇ　、　２３ｈ　、　２３ｉ　、２３ｊ　、
　２３ｋ　。

２３ｍは上層のＡ／配線を示している。

同図のように、本発明に係る三次元半導体装置は、例え
ば１層目のｎチャネルＭＯＳトランジスタ（ｎ−Ｔｒｌ
）と１層目のｐチャネルＭＯＳトランジスタ（ｐ−Ｔｒ
ｌ）が形成されているＳｉ基板１上に気相成長（Ｃ−Ｖ
Ｄ）形成したＰＳＧ等よりなる第１の層間絶縁膜１４を
介してＳＯＩ構造の２層目のｐチャネルＭＯＳトランジ
スタ（ｐ−Ｔｒ２）が形成され、更に該２層目のｐチャ
ネルＭＯ３Ｉ−ランジスタ（ｐ−Ｔｒ２）上及び第１の
層間絶縁膜１４上に一体形成した上記同様の第２の層間
絶縁膜１８上に、ＳＯＩ構造の３層目の例えばｎチャネ
ルＭＯＳトランジスタ（ｎ−Ｔｒ３）が形成されており
、最上層のトランジスタ以外のトランジスタ、即ち１層
目のトランジスタｎ−Ｔｒｉとｐ−Ｔｒｉにおいては、
その導電領域であるｎ°型ソース領域９、ｎ°型ドレイ
ン領域１０、ｐ゛゛ソース領域１１、ｐ゛型トドレイン
領域１２ｎ゛゛ゲート電極７、ｐ゛゛ゲート電極８上を
覆う第１の層間絶縁膜１４に形成された開孔内に、下端
がそれぞれの導電領域に接し上端部が該第１の層間絶縁
膜１４上に表出する気相成長多結晶Ｓｉの第１Ｎの貫通
電極１５ａ　、１５ｂ　、１６ａ　、１６ｂが配設され
、これら貫通電極１５ａ　、１５ｂ　、１６ａ　、１６
ｂ直上部の第２の層間絶縁膜１８に形成した開孔内に、
下端がそれぞれの第１層貫通電極の上面に接し、上端部
が第２の層間絶縁膜１８上に表出する気相成長多結晶Ｓ
ｔの第２層の貫通電極　１９ａ　、１９ｂ、１９ｃ　、
　２０ａ　、　２０ｂ　、　２０ｃがそれぞれ配設され
る。

そしてこのように第１層の貫通電極と第２層の貫通電極
の直線状の積層体によって上記導電領域９．１０．１１
．１２．７．８はそれぞれ最上層の層間絶縁膜即ち該実
施例においては２層目の層間絶縁膜である第２の層間絶
縁膜１８上に導出される。

また第１の層間絶縁膜１４上に形成される２層口のｐチ
ャネルＭＯ３）ランジスタ叶Ｔｒ２の導電領域、即ちｎ
゛型型詰結晶シリコンゲート電極１０７ｐ０型ソース領
域１１１　、ｐ＋型トドレイン領域１１２直上部の第２
の層間絶縁膜１８に形成した開孔内に、下端がそれぞれ
上記導電領域の上面に接し、上端部が第２の層間絶縁膜
１８上に表出する気相成長多結晶シリコンの第２層の貫
通電極１９ｄ　、２０ｄ、２０ｅがそれぞれ配設され、
前記導電領域１０７．１１１．１１２がそれぞれ第２の
層間絶縁膜１８上に導出される。

更に第２の層間絶縁膜１８上にはＳＯＩ構造の３層目の
ｎチ・ヤネルＭＯ３！−ランジスタｎ−Ｔｒ３が配設さ
れ、該３Ｎ目のトランジスタｎ−Ｔｒ３上及び前記貫通
電極１９ａ　、１９ｂ　、１９ｃ　、１９ｄ　、２０ａ
　、２０ｂ、２０ｄ、２０ｅが表出する第２の層間絶縁
膜１８上に同時成長によるＰＳＧ等の上層絶縁膜２２が
配設され、該上層絶縁膜２２における３層目のトランジ
スタｎ−Ｔｒ３のｐ゛゛ゲート電極２０８、ｎ”型ソー
ス領域２０９　、ｎ“型ドレイン領域２１０、及び第２
層の貫通電極１９ａ　、　１９ｂ　、１９ｃ　、　１９
ｄ　、２０ａ　、　２０ｂ、２０ｄ　、　２０ｅ上に配
線コンタクト窓ＣＩ＋が形成され、該配線コンタクト窓
Ｃ１１において、それぞれが回路を構成するＡＡ配線２
３ａ　、２３ｂ　、　２３ｃ　、　２３ｄ　、　２３ｅ
　、２３ｆ　、２３ｇ　、２３ｈ　、２３ｉ　、２３ｊ
　、２３ｋ　、　　２３ｍに接続されてなっている。

なお該構造において、ｎ型の導電領域の引出しに用いら
れる貫通電極にはｎ型不純物を多量に含んだｎ°型の多
結晶シリコンが用いられ、ｐ型の導電領域の引出しに用
いられる貫通電極にはｐ型の不純物を多量に含んだｐ°
型の多結晶シリコンが用いられる。

またこの貫通電極はｎ型不純物、若しくはｐ型不純物を
含んだシリサイドで形成しても良い。この場合、シリサ
イド層は層間絶縁膜の開孔を完全に埋めるために気相成
長法で形成することが望ましい。

この実施例に示されるように本発明の三次元半導体装置
においては、下層の導電領域を金属配線が形成される上
層絶縁膜上に導出するための引出し電極が、各層毎に形
成された層間絶縁膜の開孔内を完全に埋める棒状の貫通
電極が、電気的に良好な接続を保ちながら直線状に積み
重なった構造を有する貫通電極積層体によって構成され
るので、該引出し電極の抵抗は減少し、且つ断線等も生
じない。

そして蒸着或いはスパッタリングによって形成される金
属配線は、通常のブレーナ型の半導体装置と同様に通常
の０．５〜１μｍ程度の段差に形成される上層絶縁膜の
配線コンタクト窓部において上記引き出し電極（貫通電
極積層体）を介して下層の導電領域に接続されるので、
該配線接続部における断線−も大幅に減少する。

次ぎに本発明に係る第１の製造方法による多結晶Ｓｔ貫
通電極の形成工程を、第２図（ａ）〜（Ｑ）を参照し一
実施例について説明する。

第２図（ａ）参照 例えば、下層のＳｉ基体即ちｐ−’型Ｓｉ基板１０２に
通常の方法を用いて、素子形成領域を分離し下部にｐ型
チャネルス）７バ４を有するフィールド酸化膜５を形成
し、素子形成領域にゲートＳｉＯ２膜６、第１のｎ゛型
型詰結晶Ｓｉゲート電極７第１のｎ゛゛ソース領域９、
第１のｎ゛゛ドレイン領域１ｏによって構成される１層
目のｎチャネルＭＯＳトランジスタ（ｎ−Ｔｒｌ）を形
成する。

そして次ぎに、ソース、ドレイン領域９．１０及びゲー
ト電極７の表面に熱酸化等により厚さ０．１μｍ程度の
不純物ブロック用ＳｉＯ２膜１３を形成した後、該基板
上に化学気相成長（ＣＶＤ）法により厚さ０．５〜１μ
ｍ程度の燐珪酸ガラス（ＰＳＧ）等よりなる層間絶縁膜
１４を形成し、次いで通常のフォトリソグラフィ技術に
よりソース、ドレイン領域９．１０及びゲート電極７上
に、第１の電極窓（開孔）ＨＩＩ　　、ＨＩ□　、ＨＩ
３　　を形成する。

第２図（ｂ）参照 次いで、該基板上にＣＶＤ法により上記電極窓を完全に
埋め、且つＳＯＩ基体となるのに充分な厚さ例えば０．
５〜１μｍ程度の第１のノンドープ多結晶５ｉＪｉＰＳ
、を形成する。

そして次いで、ＳＯＩ基体を形成する領域に通常のレー
ザアニール法に従ってレーザビームＬＢの走査を行い、
該領域の多結晶Ｓｉ層ＰＳＩを溶融し際結晶させ該領域
に再結晶３ｉＪｉｉＳＳを形成する。

第２図（Ｃ）参照 次いで、通常のフォトリソグラフィ技術により上記一部
が再結晶化されている多結晶Ｓｔ層のパターンニングを
行って、各電極窓ＨＩｌ　　％　Ｈ＋ｚ、Ｈ３３部の第
１層の多結晶Ｓｔ貫通電極及びＳＯ■基体即ち２層目の
再結晶Ｓｉ基体を形成する。

このように本発明に係る第１の方法においては、貫通電
極とＳＯＩ基体が同−Ｓｉ層により同時に形成される。

次いで、図示しないレジストマスクを用いて上記貫通電
極に選択的に燐（Ｐ゛）を高濃度にイオン注入し、また
図示しない別のレジストマスクを用いてＳＯＩ基体にＰ
゛を低濃度にイオン注入し、所定のアニール処理を行っ
て、上記貫通電極を第１層のｎ゛型型詰結晶Ｓｉ貫通電
極１６ａ、１６ｂ、１６ｃとし、上記再結晶Ｓｉ基体（
Ｓ○■基体）をｎ−聖典結晶Ｓｔ基体（ｎ−型ＳＯＩ基
体）１７とする。

第２図（ｄｌ参照 次いで熱酸化法等によりｎ〜型再結晶Ｓｉ基体１７上に
ゲートＳｉ０ｇ膜１０６を形成しくこの際貫通電極表出
面にもゲート５ｉ（ｈ膜１０６が形成される）、次いで
該基板上にＣＶＤ法により多結晶Ｓｉ層を形成し、Ｐ゛
を高濃度にイオン注入し、所定のアニール処理を施した
後パターンニングを行って、該ｎ−型聖典晶Ｓｔ基体１
７上に第２のｎ゛型多結晶Ｓｔゲート電極１０７を形成
する。

そして該基板上に上記ｎ−型聖典晶Ｓｔ基体１７を表出
する図示しないレジストマスクを形成した後、上記ゲー
ト電極１０７をマスクにし上記再結晶Ｓｔ基体１７に選
択的に硼素（Ｂ゛）を高濃度にイオン注入し、所定のア
ニール処理を施してｐ゛型ソース領域１１１及びｐ４型
ドレイン領域１１２を形成する。この際ｎ゛型ゲート電
極にもソース・ドレイン形成用のＢ゛が注入されるが、
先に注入したＰ゛のドーズ量の方が大きいためゲート電
極はｎ′″型として形成される。

次いで表出しているゲート５ｉＯ２膜１０６を除去する
。

第２図（ｅ）参照 次いで熱酸化法等によりＳｉ表出面に不純物ブロック用
ＳｉＯ□膜１１３を形成した後、該基板上にＣＶＤ法に
よりＰＳＧ等の上層絶縁膜２２を形成し、該上層絶縁膜
２２及び不純物ブロック用Ｓｉ０ｇ膜１１３に配線ボン
タクト窓ＣＨを形成し、通常の配線形成方法により上記
コンタクト窓ＣＩ上にｎ・型多結晶Ｓｉ貫通電極１５ａ
　、　１５ｂ　、１５ｃをそれぞれ介して下層のｎ゛型
ソース領域９、ｎ゛型ゲート電極７、ｎ３型ドレイン領
域１０にそれぞれ接続するＡＩ配線２３ａ　ｓ　２３ｂ
　１２３ｃ　１及びＳＯＩ基体に形成されたトランジス
タのｐ“型ソース領域１１１　、ｐ”型ゲート電極１０
７、ｐ”型ドレイン領域１１２にそれぞれ直に接続する
Ａｌ配線２３ｊ　、２３ｋ　、２３ｍをそれぞれ形成す
る。

そして以後、図示しないが被覆絶縁膜の形成等がなされ
て、本発明に係る三次元半導体装置の製造方法装置が完
成する。

なお３層以上のＳｔ基体が積層される三次元半導体装置
を形成する際には、上記実施例に示した層間絶縁膜の形
成、貫通電極及びＳＯＩ基体の形成、ＳＯＩ基体上への
トランジスタの形成等の工程が繰り返して行われる。

但しこの際、ＳＯＩ基体、貫通電極、ゲート電極、ソー
スＭ域、ドレイン領域のそれぞれに付与される導電型は
所要に応じて異なってくる。

次ぎに、本発明の第２の製造方法に係る多結晶Ｓｉ貫通
電極の形成方法を、第３図（ａ）〜（ｄ）を参照し、一
実施例について説明する。

第３図（ａｌ参照 例えば前記第１の実施例と同様に、ｐ−型Ｓｉ基板１０
２に下層のｎチャネル間Ｏｓトランジスタ（ｎ−Ｔｒｌ
）を形成した後、該トランジスタ（ｎ−Ｔｒｌ）上のＳ
ｉ表出面に不純物ブロック用ＳｉＯ２膜１３を形成し、
次いで該基板上にＣＶＤ法によりＰＳＧ等よりなる厚さ
０．５〜１μｍ程度の層間絶縁膜１４を形成し、次いで
ＣＶＤ法により該層間絶縁膜１４上に厚さ０．５〜１μ
ｍ程度のノンドープの第１の多結晶Ｓｉ層ＰＳ＋　を形
成し、次いで該多結晶Ｓｉ層ＰＳ１におけるＳＯＩ基体
を形成しようとする領域にレーザビーム（ＬＢ）照射を
行い、該領域を再結晶Ｓｔ層ＳＳとする。

第３図（ｋ１１参照 次いで通常のりソグラフィ手段により該ｓｉＮのパター
ンニングを行って、層間絶縁膜１４上にＳＯ■基体１７
となる再結晶Ｓｔ基体を残留形成せしめ、次いで該再結
晶Ｓｉ基体に例えばＰ゛を低濃度にイオン注入し、所要
のアニール処理を行ってｎ−型再結晶ＳｔよりなるＳＯ
Ｉ基体１７を形成する。

第３図ｆｃ）参照 次いでＳＯ■基体１７ノ表面にゲート５ｉＯｚ膜１０６
を形成した後、通常のフォトリソグラフィ技術により層
間絶縁膜１４に下層のトランジスタｎ−Ｔｒｉのｎ゛型
ゲート電極７、ｎ゛型ソース９、ｎ゛型ドレイン領域Ｉ
Ｏを表出する電極窓Ｈ１、Ｈ２、Ｈ３を形成し、次いで
該基板上に上記電極窓を完全に埋め、且つゲート電極を
形成するに充分な厚さを有する第２の多結晶３ｉ層ＰＳ
２を形成し、次いで該第２の多結晶Ｓｉ層ｐｓｚに高濃
度にＰ゛をイオン注入し、所要のアニール処理を行って
該第２の多結晶５ｊＦＰＳ、をｎ＋型にする。

第３図（ｄ）参照 次いで、フォトリングラフィ技術により、上記ｎ゛型の
第２の多結晶Ｓｉ層Ｐｓｉのパターンニングを行って前
記電極窓部にｎ゛型多結晶Ｓｉ貫通電極１５ａ　、１５
ｂ　、１５ｃを、またＳＯＩ基体１７上にｎ゛型多結晶
Ｓｉゲート電極１０７を形成する。

そして以後は、前記実施例における第２図＋８）以降の
工程と同様の工程を経て本発明に係る三次元半導体装置
が形成される。

なおこの第２の方法において、３層以上のＳｉ基体が積
層される三次元半導体装置を形成する際には、第３図（
ａｌ〜（ｄｌの工程を繰り返して行えばよい。但しこの
際、ＳＯＩ基体、貫通電極（ゲート電極）、ソース・ド
レイン領域に付与する導電型は、所要に応じて異なって
来る。

また、同一のＳｉ層で形成される貫通電極とゲート電極
の導電型が異なる場合には、不純物の導入を別途に行う
必要がある。

上記実施例は工程簡略化のため、貫通電極のＳｉ層とＳ
○■基体用或いはゲート電極用のＳｉ層を同時に形成し
ているが、これらを別々に形成してもよいことは勿論で
ある。

また実施例を示す側断面図においては、Ｓ○■基体とＳ
ｉ基板素子が分離された形が示されているが、貫通電極
さえＳ○■基体と重ならなければＳｉ基板素子上にＳＯ
Ｉ基体が積層されても差支えない。

なおまた、層間絶縁膜及び上層絶縁膜が、複数の異なる
絶縁物層、或いは複数の同種絶縁物層で形成される場合
があることは勿論である。

〔発明の効果〕

以上説明のように本発明の構造によれば、ＳＯ工構造の
三次元半導体装置の配線抵抗は減少し、且つ配線の断線
も防止される。

また本発明の方法によれば、上記効果を生ずるＳ○■構
造の三次元半導体装置を、工程の複雑化を伴わずに形成
することができる。

従って本発明は、ＳＯＩ構造の三次元半導体装置の高速
化、高信頼化に有効である。

【図面の簡単な説明】

第１図は本発明の三次元半導体の一実施例を示す模式側
断面図、 第２図（ａ）〜（ｅｌは本発明の方法の第１の一実施例
の工程断面図、 第３図（ａ）〜（ｄ）は本発明の方法の第２の一実施例
の工程断面図である。 図において、 １はｎ−型Ｓｉ基板、 ２はｐ−型ウェル、 ３はｎ型チャネルストッパ、 ４はｐ型チャネルストッパ、 ５はフィールド酸化膜、 ６．１０６．２０６はゲー）　ＳｉＯ□膜、７．１０７
はｎ゛型多結晶Ｓｉゲート電極、８．２０８はｐ＋＋多
結晶Ｓｉゲート電極、９．２０９はｎ１型ソース領域、 １０．２１０はｎ＋型トドレイン領域 １１．１１１はｐ“型ソース領域、 １２．１１２はｐ４型ドレイン領域、 １３．１１３．２１３は不純物ブロック用酸化膜、１４
は第１の層間絶縁膜、 １５ａ　、　１５ｂ　、　１５ｃは ｎ゛型多結晶Ｓｔ第１Ｎ貫通電極、 １６ａ　、　１６ｂ　、　１６ｃは ｐ゛型多結晶Ｓｉ第１層貫通電極、 １７はｎ′型聖典晶Ｓｔ基体 （ｎ−型ＳＯＩ基体）、 １８は第２の層間絶縁膜、 １９ａ　、　１９ｂ　、　１９ｃ　、　１９ｄはｎ°型
型詰結晶Ｓｉ第２層貫通電極 ２０ａ　、２０ｂ　、　２０ｃ　、　２０ｄ　、　２０
ｅはｐ゛型多結晶Ｓｉ第２層貫通電極、 ２１はｐ−型再結晶Ｓｉ基体 （ｐ−型Ｓｏ１基体）、 ２２は上層絶縁膜、 ２３ａ　、　２３ｂ　、２３ｃ　％’　２３ｄ　、　２
３ｅ　、　２３ｆ、２３ｇ　、　２３ｈ　、２３ｉ　、
　２３ｊ　、　２３ｋ　、　２３ｍは上層のＡβ配線 を示す。

Claims (1)

1. 【特許請求の範囲】 １、半導体素子が形成された半導体基体が層間絶縁膜を
   介して複数層積層されてなるＳＯＩ構造の三次元半導体
   装置において、 下層の半導体基体に形成される半導体素子の導電領域が
   、 該導電領域の直上部に配設される複数層の層間絶縁膜の
   直線状に積み上がる位置に各層毎に配設された、該導電
   領域と同導電型不純物を含む各層間絶縁膜の貫通電極が
   、直に積層接続されてなる貫通電極積層体を介して、最
   上層の絶縁膜上に配設される金属配線に電気的に接続さ
   れてなることを特徴とする三次元半導体装置。 ２、上記各層の貫通電極のそれぞれが、多結晶シリコン
   若しくはシリサイドよりなることを特徴とする特許請求
   の範囲第１項記載の三次元半導体装置。 ３、上記層間絶縁膜が複数の絶縁物層よりなることを特
   徴とする特許請求の範囲第１項記載の三次元半導体装置
   。 ４、半導体素子が形成されたシリコン基体が層間絶縁膜
   を介して複数層積層されてなるＳＯＩ構造の三次元半導
   体装置の製造方法において、下層の半導体素子が配設さ
   れた基板上に形成された層間絶縁膜に、該半導体素子の
   導電領域を該層間絶縁膜上に導出する貫通電極を形成す
   るに際して、 該導電領域直上部の該層間絶縁膜に開孔を形成し、 該層間絶縁膜上に、上層の半導体素子が形成されるシリ
   コン基体になる多結晶シリコン層を成長する際に、該層
   間絶縁膜の開孔内に該多結晶シリコン層を同時に成長せ
   しめ、 パターンニングを行った後、 該開孔部の該多結晶シリコン層に、該導電領域と同導電
   型の不純物を導入する工程を含むことを特徴とする三次
   元半導体装置の製造方法。 ５、半導体素子が形成されたシリコン基体が層間絶縁膜
   を介して複数層積層されてなるＳＯＩ構造の三次元半導
   体装置の製造方法において、下層の半導体素子が配設さ
   れた基板上に形成された層間絶縁膜に、該半導体素子の
   導電領域を該層間絶縁膜上に導出する貫通電極を形成す
   るに際して、 該層間絶縁膜上の該下層半導体素子の直上部から外れた
   領域に、上層の半導体素子が形成されるシリコン基体を
   形成し、 該シリコン基体上に上層半導体素子のゲート絶縁膜を形
   成した後、 該下層半導体素子の導電領域直上部の該層間絶縁膜に開
   孔を形成し、 該シリコン基体のゲート絶縁膜上にゲート電極となる多
   結晶シリコン層を成長する際に、該層間絶縁膜の開孔内
   に該多結晶シリコン層を同時に成長せしめ、 パターンニングを行った後、 該開孔部の該多結晶シリコン層に、該導電領域と同導電
   型の不純物を導入する工程を含むことを特徴とする三次
   元半導体装置の製造方法。