JPH0823101A - 薄膜トランジスタ素子およびその製造方法 - Google Patents
薄膜トランジスタ素子およびその製造方法Info
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- JPH0823101A JPH0823101A JP2207293A JP2207293A JPH0823101A JP H0823101 A JPH0823101 A JP H0823101A JP 2207293 A JP2207293 A JP 2207293A JP 2207293 A JP2207293 A JP 2207293A JP H0823101 A JPH0823101 A JP H0823101A
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- 239000010409 thin film Substances 0.000 title claims abstract description 106
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000010408 film Substances 0.000 claims abstract description 177
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims description 27
- 239000000758 substrate Substances 0.000 claims description 25
- 239000013078 crystal Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- 238000001953 recrystallisation Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 5
- 238000005299 abrasion Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 63
- 229910021417 amorphous silicon Inorganic materials 0.000 description 22
- 230000003647 oxidation Effects 0.000 description 16
- 238000007254 oxidation reaction Methods 0.000 description 16
- 238000000137 annealing Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000036961 partial effect Effects 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- 239000002245 particle Substances 0.000 description 6
- 239000000523 sample Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000003746 surface roughness Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005411 Van der Waals force Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 230000002779 inactivation Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000000415 inactivating effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78642—Vertical transistors
Abstract
(57)【要約】
【目的】 多結晶薄膜トランジスタ素子の電気特性の向
上と集積化を目的とする。 【構成】 多結晶薄膜トランジスタは多結晶半導体層と
絶縁層と導電層とを有する少なくとも三層構造からな
る。多結晶半導体層にはチャネル領域が形成されてい
る。絶縁層はゲート絶縁膜を構成する。又、導電層はパ
タニングされておりゲート電極を構成する。この多結晶
薄膜トランジスタ素子は、少なくともチャネル領域とゲ
ート絶縁膜との間で平坦化された界面を有する。この平
坦化によりチャネル領域の電荷移動度が改善できる。チ
ャネル領域の平坦化は、多結晶半導体層の形成前の表面
を平坦に形成するとともに、多結晶半導体層および絶縁
層を平坦に形成することによってなされる。
上と集積化を目的とする。 【構成】 多結晶薄膜トランジスタは多結晶半導体層と
絶縁層と導電層とを有する少なくとも三層構造からな
る。多結晶半導体層にはチャネル領域が形成されてい
る。絶縁層はゲート絶縁膜を構成する。又、導電層はパ
タニングされておりゲート電極を構成する。この多結晶
薄膜トランジスタ素子は、少なくともチャネル領域とゲ
ート絶縁膜との間で平坦化された界面を有する。この平
坦化によりチャネル領域の電荷移動度が改善できる。チ
ャネル領域の平坦化は、多結晶半導体層の形成前の表面
を平坦に形成するとともに、多結晶半導体層および絶縁
層を平坦に形成することによってなされる。
Description
【０００１】
【産業上の利用分野】本発明はＭＩＳ（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラ
ンジスタ素子とその製造方法に関する。特に、多結晶シ
リコンを用いた薄膜トランジスタ素子（以下ＴＦＴと称
する）とその製造方法に関する。より詳しくは、薄膜ト
ランジスタ素子のチャネル領域界面構造に関する。
ｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラ
ンジスタ素子とその製造方法に関する。特に、多結晶シ
リコンを用いた薄膜トランジスタ素子（以下ＴＦＴと称
する）とその製造方法に関する。より詳しくは、薄膜ト
ランジスタ素子のチャネル領域界面構造に関する。
【０００２】
【従来の技術】ＴＦＴは基板選択に自由度があり、又、
比較的大面積を有する装置に適しているので、近年益々
利用範囲が広がっている。図２０にＴＦＴを利用したア
クティブマトリクス型液晶表示装置の一例を示す。この
装置はマトリクス状に配列した液晶画素１０１から構成
されている。各画素１０１には駆動用のＴＦＴ１０２が
対応して設けられている。個々のＴＦＴ１０２のゲート
電極はスキャンライン１０３に接続され、ソース電極は
データライン１０４に接続され、ドレイン電極は画素電
極１０６に接続されている。スキャンライン１０３を線
順次走査しＴＦＴ１０２を選択するとともに、データラ
イン１０４を介して映像信号を画素１０１に書き込むも
のである。
比較的大面積を有する装置に適しているので、近年益々
利用範囲が広がっている。図２０にＴＦＴを利用したア
クティブマトリクス型液晶表示装置の一例を示す。この
装置はマトリクス状に配列した液晶画素１０１から構成
されている。各画素１０１には駆動用のＴＦＴ１０２が
対応して設けられている。個々のＴＦＴ１０２のゲート
電極はスキャンライン１０３に接続され、ソース電極は
データライン１０４に接続され、ドレイン電極は画素電
極１０６に接続されている。スキャンライン１０３を線
順次走査しＴＦＴ１０２を選択するとともに、データラ
イン１０４を介して映像信号を画素１０１に書き込むも
のである。
【０００３】図２１にアクティブマトリクス型液晶表示
装置の断面構造を示す。ガラス基板１０５の上にはＴＦ
Ｔ１０２と画素電極１０６とが形成されている。また対
向基板１０７の内表面には共通電極１０８が形成されて
いる。両基板の間に液晶１０９が挟持されており、画素
電極１０６と共通電極１０８との間で画素を規定する。
ＴＦＴ１０２は半導体層１１０と絶縁層１１１と導電層
１１２とからなる３層構造を有している。パタニングさ
れた半導体層１１０にはチャネル領域ｃｈ、ソース領域
Ｓ、及びドレイン領域Ｄとが形成されている。この半導
体層１１０は例えば非晶質シリコンあるいは多結晶シリ
コンからなる薄膜である。それ故、この薄膜トランジス
タ素子はＴＦＴと呼ばれている。又、絶縁層１１１はゲ
ート絶縁膜ＯＸを構成しており酸化膜等からなる。さら
に、パタニングされた導電層１１２はゲート電極Ｇを構
成している。
装置の断面構造を示す。ガラス基板１０５の上にはＴＦ
Ｔ１０２と画素電極１０６とが形成されている。また対
向基板１０７の内表面には共通電極１０８が形成されて
いる。両基板の間に液晶１０９が挟持されており、画素
電極１０６と共通電極１０８との間で画素を規定する。
ＴＦＴ１０２は半導体層１１０と絶縁層１１１と導電層
１１２とからなる３層構造を有している。パタニングさ
れた半導体層１１０にはチャネル領域ｃｈ、ソース領域
Ｓ、及びドレイン領域Ｄとが形成されている。この半導
体層１１０は例えば非晶質シリコンあるいは多結晶シリ
コンからなる薄膜である。それ故、この薄膜トランジス
タ素子はＴＦＴと呼ばれている。又、絶縁層１１１はゲ
ート絶縁膜ＯＸを構成しており酸化膜等からなる。さら
に、パタニングされた導電層１１２はゲート電極Ｇを構
成している。
【０００４】上述した液晶表示装置では表示画像の高精
細化および高速化を図る為画素の微細化および高速動作
が課題になっている。この為、ＴＦＴ自体も微細化およ
び高移動度化する必要がある。特に、多結晶シリコンＴ
ＦＴは非晶質シリコンＴＦＴに比べ、電流駆動能力が１
桁以上高いために、駆動回路内蔵の小型高細精、高速駆
動の表示装置を実現できる。このため駆動回路は多結晶
シリコンＴＦＴで形成できる。
細化および高速化を図る為画素の微細化および高速動作
が課題になっている。この為、ＴＦＴ自体も微細化およ
び高移動度化する必要がある。特に、多結晶シリコンＴ
ＦＴは非晶質シリコンＴＦＴに比べ、電流駆動能力が１
桁以上高いために、駆動回路内蔵の小型高細精、高速駆
動の表示装置を実現できる。このため駆動回路は多結晶
シリコンＴＦＴで形成できる。
【０００５】図２２に従来の他のＴＦＴの利用例を示
す。本例はＳＲＡＭである。最近ではメモリ容量の増大
化の為４Ｍ ＳＲＡＭの開発が盛んに行なわれている。
集積化を進めると待機時の消費電力削減が重要な課題に
なる。この為、メモリセルの完全ＣＭＯＳ化が必要にな
る。なお、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタは薄膜トランジスタ
の１種であり、特にゲート絶縁膜として酸化膜を用いた
ものである。又ＣＭＯＳは相補型を意味しＰ型のＭＯＳ
トランジスタ（ＰＭＯＳ）とＮ型のＭＯＳトランジスタ
（ＮＭＯＳ）との組み合せからなる。図２２に示すよう
に、４Ｍ ＳＲＡＭは完全ＣＭＯＳ化されたメモリセル
２０１を基本として構成されている。このメモリセル２
０１は一対のインバータ２０２及び２０３とから構成さ
れている。各インバータがＣＭＯＳからなる。メモリセ
ル２０１は一対のスイッチングトランジスタ２０４、２
０５を介してビットライン２０６に接続されている。ス
イッチングトランジスタ２０４、２０５はワードライン
２０７に接続されている。ワードライン２０７で個々の
メモリセル２０１を選択し、ビットライン２０６を介し
て二値データを書き込んだり読み出したりする。
す。本例はＳＲＡＭである。最近ではメモリ容量の増大
化の為４Ｍ ＳＲＡＭの開発が盛んに行なわれている。
集積化を進めると待機時の消費電力削減が重要な課題に
なる。この為、メモリセルの完全ＣＭＯＳ化が必要にな
る。なお、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）トランジスタは薄膜トランジスタ
の１種であり、特にゲート絶縁膜として酸化膜を用いた
ものである。又ＣＭＯＳは相補型を意味しＰ型のＭＯＳ
トランジスタ（ＰＭＯＳ）とＮ型のＭＯＳトランジスタ
（ＮＭＯＳ）との組み合せからなる。図２２に示すよう
に、４Ｍ ＳＲＡＭは完全ＣＭＯＳ化されたメモリセル
２０１を基本として構成されている。このメモリセル２
０１は一対のインバータ２０２及び２０３とから構成さ
れている。各インバータがＣＭＯＳからなる。メモリセ
ル２０１は一対のスイッチングトランジスタ２０４、２
０５を介してビットライン２０６に接続されている。ス
イッチングトランジスタ２０４、２０５はワードライン
２０７に接続されている。ワードライン２０７で個々の
メモリセル２０１を選択し、ビットライン２０６を介し
て二値データを書き込んだり読み出したりする。
【０００６】図２３にインバータ２０２の構成を示す。
図から明らかなように、インバータ２０２はゲート電極
を共通にしてＰＭＯＳとＮＭＯＳを直列に接続したもの
である。図２４に典型的なＣＭＯＳ構造を示す。シリコ
ン単結晶からなるＰ型の半導体基板２０８の表面にはＮ
ＭＯＳが形成されている。このＮＭＯＳは基板２０８の
表面に設けられたＮ+ 型のソース領域及びドレイン領域
とゲート酸化膜ＯＸとゲート電極Ｇとから構成されてい
る。ソース領域とドレイン領域との間にチャネル領域ｃ
ｈ１が設けられる。一方、ＰＭＯＳは基板２０８に設け
られたＮウェル２０９を利用して形成される。このＰＭ
ＯＳはＰ+ 型のソース領域及びドレイン領域とゲート酸
化膜ＯＸとゲート電極Ｇとからなる。ソース領域とドレ
イン領域との間にチャネル領域ｃｈが形成される。
図から明らかなように、インバータ２０２はゲート電極
を共通にしてＰＭＯＳとＮＭＯＳを直列に接続したもの
である。図２４に典型的なＣＭＯＳ構造を示す。シリコ
ン単結晶からなるＰ型の半導体基板２０８の表面にはＮ
ＭＯＳが形成されている。このＮＭＯＳは基板２０８の
表面に設けられたＮ+ 型のソース領域及びドレイン領域
とゲート酸化膜ＯＸとゲート電極Ｇとから構成されてい
る。ソース領域とドレイン領域との間にチャネル領域ｃ
ｈ１が設けられる。一方、ＰＭＯＳは基板２０８に設け
られたＮウェル２０９を利用して形成される。このＰＭ
ＯＳはＰ+ 型のソース領域及びドレイン領域とゲート酸
化膜ＯＸとゲート電極Ｇとからなる。ソース領域とドレ
イン領域との間にチャネル領域ｃｈが形成される。
【０００７】このように、ＴＦＴの利用前にはＮＭＯＳ
とＰＭＯＳは同一平面上で隣接して設けられていた。し
かしながら、同一平面を利用している限り高集積化には
限界がある。そこで、図２５に示す積層型のＣＭＯＳが
最近提案されている。図示する様に、ＰＭＯＳは従来と
同様にシリコン単結晶からなる半導体基板２０８の表面
に形成されている。一方、ＮＭＯＳはＴＦＴとしてＰＭ
ＯＳの上に重ねられた構造となっている。この様にすれ
ば、基板面積利用率が約２倍に向上する。ＮＭＯＳは導
電層２１０と絶縁層２１１と半導体層２１２とから構成
されている。パタニングされた導電層２１０はゲート電
極Ｇを構成し、ＮＭＯＳとＰＭＯＳとで共通に用いられ
る。又、絶縁層２１１は例えば二酸化シリコンからなり
ゲート絶縁膜ＯＸを構成している。
とＰＭＯＳは同一平面上で隣接して設けられていた。し
かしながら、同一平面を利用している限り高集積化には
限界がある。そこで、図２５に示す積層型のＣＭＯＳが
最近提案されている。図示する様に、ＰＭＯＳは従来と
同様にシリコン単結晶からなる半導体基板２０８の表面
に形成されている。一方、ＮＭＯＳはＴＦＴとしてＰＭ
ＯＳの上に重ねられた構造となっている。この様にすれ
ば、基板面積利用率が約２倍に向上する。ＮＭＯＳは導
電層２１０と絶縁層２１１と半導体層２１２とから構成
されている。パタニングされた導電層２１０はゲート電
極Ｇを構成し、ＮＭＯＳとＰＭＯＳとで共通に用いられ
る。又、絶縁層２１１は例えば二酸化シリコンからなり
ゲート絶縁膜ＯＸを構成している。
【０００８】また、半導体層２１２はチャネル領域ｃｈ
２を構成している。その両側に、Ｎ+ 型のソース領域Ｓ
及びドレイン領域Ｄが設けられる。なお、ＰＭＯＳのチ
ャネル領域はｃｈ１として表わされている。半導体層２
１２は例えば多結晶シリコン薄膜あるいは非晶質シリコ
ン薄膜からなる。先に説明したアクティブマトリクス型
液晶表示装置に用いられるＴＦＴと同様に、ＳＲＡＭに
用いられるＴＦＴも一層の微細化および高速動作が要求
されている。近年、シリコン薄膜も益々薄くなってきて
いる。例えば、１μｍから０．１μｍまで薄くなってき
ている。なお、０．１μｍは１００nmであり又１０００
Åに相当する。
２を構成している。その両側に、Ｎ+ 型のソース領域Ｓ
及びドレイン領域Ｄが設けられる。なお、ＰＭＯＳのチ
ャネル領域はｃｈ１として表わされている。半導体層２
１２は例えば多結晶シリコン薄膜あるいは非晶質シリコ
ン薄膜からなる。先に説明したアクティブマトリクス型
液晶表示装置に用いられるＴＦＴと同様に、ＳＲＡＭに
用いられるＴＦＴも一層の微細化および高速動作が要求
されている。近年、シリコン薄膜も益々薄くなってきて
いる。例えば、１μｍから０．１μｍまで薄くなってき
ている。なお、０．１μｍは１００nmであり又１０００
Åに相当する。
【０００９】
【発明が解決しようとする課題】上述したように、ＴＦ
Ｔでは一般に多結晶シリコン薄膜あるいは非晶質シリコ
ン薄膜が用いられている。しかしながら、半導体材料と
して見ると非晶質や多結晶は単結晶に比べて性能が劣っ
ている。例えば、端的に電荷移動度で比べると、単結晶
シリコンが５００cm／Vsec程度であるのに対して、多結
晶シリコンはこれより１桁以上小さい。さらに、非晶質
シリコンは多結晶シリコンに比べて１桁ないし２桁小さ
い。この移動度の相違は材料に含まれる結晶粒径と粒界
の欠陥に起因している。即ち、粒径が大きい程、即ち、
単結晶に近づく程電荷移動度が高くなり特性的に優れた
ＴＦＴが得られる。一方、膜形成の面から見ると、非晶
質シリコンは５９０℃以下の比較的低温で成膜でき、多
結晶シリコンは６００℃以上の比較的高温で成膜でき
る。従って、単結晶トランジスタの移動度に近い高駆動
能力の薄膜トランジスタとしては、非晶質シリコンＴＦ
Ｔより多結晶シリコンＴＦＴの方が優れている。しか
し、多結晶シリコンＴＦＴにおいても単結晶シリコント
ランジスタの１桁以下の移動度である。そこで、従来
は、移動度を大きくするために、粒径を大きくする方法
と粒界の欠陥を不活性化する方法が開発されてきてい
る。この二つの方法は次のような論文に記載されてい
る。
Ｔでは一般に多結晶シリコン薄膜あるいは非晶質シリコ
ン薄膜が用いられている。しかしながら、半導体材料と
して見ると非晶質や多結晶は単結晶に比べて性能が劣っ
ている。例えば、端的に電荷移動度で比べると、単結晶
シリコンが５００cm／Vsec程度であるのに対して、多結
晶シリコンはこれより１桁以上小さい。さらに、非晶質
シリコンは多結晶シリコンに比べて１桁ないし２桁小さ
い。この移動度の相違は材料に含まれる結晶粒径と粒界
の欠陥に起因している。即ち、粒径が大きい程、即ち、
単結晶に近づく程電荷移動度が高くなり特性的に優れた
ＴＦＴが得られる。一方、膜形成の面から見ると、非晶
質シリコンは５９０℃以下の比較的低温で成膜でき、多
結晶シリコンは６００℃以上の比較的高温で成膜でき
る。従って、単結晶トランジスタの移動度に近い高駆動
能力の薄膜トランジスタとしては、非晶質シリコンＴＦ
Ｔより多結晶シリコンＴＦＴの方が優れている。しか
し、多結晶シリコンＴＦＴにおいても単結晶シリコント
ランジスタの１桁以下の移動度である。そこで、従来
は、移動度を大きくするために、粒径を大きくする方法
と粒界の欠陥を不活性化する方法が開発されてきてい
る。この二つの方法は次のような論文に記載されてい
る。
【００１０】しかし、今までの方法には問題があった。
例えば、アニール処理などによって粒径を大きくする方
法の場合、トランジスタの電気特性のトランジスタサイ
ズ依存性が大きいという問題がある。粒径がトランジス
タのチャネル領域のサイズと同程度以上になると、チャ
ネル領域はほぼ単結晶で形成されるために移動度は高く
なる。しかし、大きなサイズのトランジスタの場合、チ
ャネル領域内に複数の粒界を含んでしまうために移動度
は小さくなってしまう。すなわち、移動度のサイズ依存
性をなくすためには、最小トランジスタのサイズを粒径
以上にする必要がある。一方、単結晶に近づけるために
は粒径を大きくする必要がある。従って、粒径を大きく
する方法は最小トランジスタサイズを小さくできないと
いう問題がある。また、チャネル領域内に粒界が少ない
場合、同一チップ内に形成される同一パターンのトラン
ジスタと特性が大きく異なってしまう問題もある。ＴＦ
Ｔの特性は粒界の数によって大きく異なる。
例えば、アニール処理などによって粒径を大きくする方
法の場合、トランジスタの電気特性のトランジスタサイ
ズ依存性が大きいという問題がある。粒径がトランジス
タのチャネル領域のサイズと同程度以上になると、チャ
ネル領域はほぼ単結晶で形成されるために移動度は高く
なる。しかし、大きなサイズのトランジスタの場合、チ
ャネル領域内に複数の粒界を含んでしまうために移動度
は小さくなってしまう。すなわち、移動度のサイズ依存
性をなくすためには、最小トランジスタのサイズを粒径
以上にする必要がある。一方、単結晶に近づけるために
は粒径を大きくする必要がある。従って、粒径を大きく
する方法は最小トランジスタサイズを小さくできないと
いう問題がある。また、チャネル領域内に粒界が少ない
場合、同一チップ内に形成される同一パターンのトラン
ジスタと特性が大きく異なってしまう問題もある。ＴＦ
Ｔの特性は粒界の数によって大きく異なる。
【００１１】従って、同一な特性で形成される集積回
路、特にアナログ回路を含む集積回路の実現は困難であ
る。また、粒径を大きくする方法としては、レーザーア
ニールなど高温アニールを行う方法と、非晶質シリコン
薄膜を成膜した後、アニール処理を施し多結晶化を図る
方法がある。しかしながら、シリコンの再結晶速度は面
方位に依存している。例えば、１００面方位と１１１面
方位では再結晶速度が大きく異なる。その表面状態は極
めて粗い。これは、多結晶シリコン膜には、面方位の異
なる微結晶が複数存在し、アニール処理によって結晶化
または再結晶化したときの各面方位の結晶成長速度が面
方位によって異なるために、このような大きな凹凸が表
面に現れる。
路、特にアナログ回路を含む集積回路の実現は困難であ
る。また、粒径を大きくする方法としては、レーザーア
ニールなど高温アニールを行う方法と、非晶質シリコン
薄膜を成膜した後、アニール処理を施し多結晶化を図る
方法がある。しかしながら、シリコンの再結晶速度は面
方位に依存している。例えば、１００面方位と１１１面
方位では再結晶速度が大きく異なる。その表面状態は極
めて粗い。これは、多結晶シリコン膜には、面方位の異
なる微結晶が複数存在し、アニール処理によって結晶化
または再結晶化したときの各面方位の結晶成長速度が面
方位によって異なるために、このような大きな凹凸が表
面に現れる。
【００１２】前述したように、ＴＦＴに用いられるシリ
コン薄膜の厚みは例えば１００nm程度まで小さくなって
きている。これに対して、その表面には例えば２０nm程
度の凹凸が残されている。このような大きな凹凸はゲー
ト酸化膜の薄膜化を困難にする。従って、トランジスタ
の形状においても、微細化による高密度化が困難にな
る。
コン薄膜の厚みは例えば１００nm程度まで小さくなって
きている。これに対して、その表面には例えば２０nm程
度の凹凸が残されている。このような大きな凹凸はゲー
ト酸化膜の薄膜化を困難にする。従って、トランジスタ
の形状においても、微細化による高密度化が困難にな
る。
【００１３】もう１つの移動度を大きくする方法である
粒界の欠陥の不活性化においては、完全に不活性化でき
ないために、特性の向上に限界がある。また、不活性化
のために導入される水素は非常に揮発しやすい性質であ
るために、不活性化後の熱処理や時間経過にともなって
揮発し、不活性度が低下するため、信頼性において問題
とならないように制御する事は容易ではない。そこで、
本発明は半導体層とりわけ半導体薄膜の表面状態を改善
し薄膜トランジスタとりわけＴＦＴの電気特性を向上す
る事を目的とする。
粒界の欠陥の不活性化においては、完全に不活性化でき
ないために、特性の向上に限界がある。また、不活性化
のために導入される水素は非常に揮発しやすい性質であ
るために、不活性化後の熱処理や時間経過にともなって
揮発し、不活性度が低下するため、信頼性において問題
とならないように制御する事は容易ではない。そこで、
本発明は半導体層とりわけ半導体薄膜の表面状態を改善
し薄膜トランジスタとりわけＴＦＴの電気特性を向上す
る事を目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、多結晶薄膜トランジスタにおいて、チ
ャネル領域を構成する多結晶シリコン半導体層とゲート
電極を構成する導電層とチャネル領域とゲート電極との
間のゲート絶縁膜を構成する絶縁層とから構成するとと
もに、チャネル領域とゲート絶縁膜との間の界面を平坦
化する構成とした。平坦化は、チャネル領域を構成して
いる多結晶半導体層が薄膜である程効果があり、具体的
には多結晶半導体層が０．５μｍ以下の場合、その平坦
化を表わす界面の凹凸の大きさを約３０Å以下とした。
平坦化するための製造方法は、研磨、キャップ膜による
縦方向への再結晶成長防止によってなされる。
に、この発明は、多結晶薄膜トランジスタにおいて、チ
ャネル領域を構成する多結晶シリコン半導体層とゲート
電極を構成する導電層とチャネル領域とゲート電極との
間のゲート絶縁膜を構成する絶縁層とから構成するとと
もに、チャネル領域とゲート絶縁膜との間の界面を平坦
化する構成とした。平坦化は、チャネル領域を構成して
いる多結晶半導体層が薄膜である程効果があり、具体的
には多結晶半導体層が０．５μｍ以下の場合、その平坦
化を表わす界面の凹凸の大きさを約３０Å以下とした。
平坦化するための製造方法は、研磨、キャップ膜による
縦方向への再結晶成長防止によってなされる。
【００１５】
【作用】上記のように構成された薄膜トランジスタにお
いては、チャネル領域を流れる電荷が散乱確率低く動く
ことができる。その結果、大きな電流を流すことができ
る。また、上記のように形成する薄膜トランジスタの製
造方法においては、凹凸の大きな多結晶半導体表面を研
磨により平坦化することができる。また、凹凸の小さな
非晶質半導体表面にキャップ膜を形成して再結晶化して
多結晶半導体薄膜にすることにより、膜厚方向への再結
晶化による凹凸発生を防止して平坦化表面を維持する。
いては、チャネル領域を流れる電荷が散乱確率低く動く
ことができる。その結果、大きな電流を流すことができ
る。また、上記のように形成する薄膜トランジスタの製
造方法においては、凹凸の大きな多結晶半導体表面を研
磨により平坦化することができる。また、凹凸の小さな
非晶質半導体表面にキャップ膜を形成して再結晶化して
多結晶半導体薄膜にすることにより、膜厚方向への再結
晶化による凹凸発生を防止して平坦化表面を維持する。
【００１６】
【実施例】上述した本発明の目的を達成するために、講
じられた実施例を以下に説明する。図１は本発明にかか
る薄膜トランジスタの基本的な構成を示している。図示
するように、本薄膜トランジスタ素子は、半導体層１と
絶縁層２と導電層３とを有する少なくとも三層構造から
なる。この三層構造は下地膜４を介して支持基板５の上
に形成されている。下地膜４は例えばＳｉＯ2 からなり
支持基板５は単結晶Ｓｉからなる。半導体層１にはチャ
ネル領域ｃｈとその両側のソース領域Ｓ及びドレイン領
域Ｄとが形成されている。この半導体層１は例えば下地
膜４の上に堆積された半導体薄膜からなる。又、この半
導体層１は多結晶シリコンを用いて構成される。一方、
導電層３はパタニングされておりゲート電極Ｇを構成す
る。導電層３の材料としては例えば多結晶シリコン薄膜
が用いられる。半導体層１と導電層３との間に介在する
絶縁層２はゲート絶縁膜ＯＸを構成する。このゲート絶
縁膜ＯＸは例えば二酸化シリコン薄膜からなる。かかる
積層構造を有するＴＦＴは保護膜６により被覆されてい
る。
じられた実施例を以下に説明する。図１は本発明にかか
る薄膜トランジスタの基本的な構成を示している。図示
するように、本薄膜トランジスタ素子は、半導体層１と
絶縁層２と導電層３とを有する少なくとも三層構造から
なる。この三層構造は下地膜４を介して支持基板５の上
に形成されている。下地膜４は例えばＳｉＯ2 からなり
支持基板５は単結晶Ｓｉからなる。半導体層１にはチャ
ネル領域ｃｈとその両側のソース領域Ｓ及びドレイン領
域Ｄとが形成されている。この半導体層１は例えば下地
膜４の上に堆積された半導体薄膜からなる。又、この半
導体層１は多結晶シリコンを用いて構成される。一方、
導電層３はパタニングされておりゲート電極Ｇを構成す
る。導電層３の材料としては例えば多結晶シリコン薄膜
が用いられる。半導体層１と導電層３との間に介在する
絶縁層２はゲート絶縁膜ＯＸを構成する。このゲート絶
縁膜ＯＸは例えば二酸化シリコン薄膜からなる。かかる
積層構造を有するＴＦＴは保護膜６により被覆されてい
る。
【００１７】本発明の薄膜トランジスタは、チャネル領
域Ｃｈが多結晶で形成されている。即ち、チャネル領域
Ｃｈには、異なった面方位の複数の結晶子が存在してい
る。ソース領域Ｓおよびドレイン領域Ｄは、基本的に電
気抵抗の小さい膜であれば、半導体でも金属でも良い。
域Ｃｈが多結晶で形成されている。即ち、チャネル領域
Ｃｈには、異なった面方位の複数の結晶子が存在してい
る。ソース領域Ｓおよびドレイン領域Ｄは、基本的に電
気抵抗の小さい膜であれば、半導体でも金属でも良い。
【００１８】本発明の特徴事項として、薄膜トランジス
タ素子は、少なくともチャネル領域ｃｈとゲート絶縁膜
ＯＸとの間で平坦化された界面７を有する。例えば、平
坦化界面７は数nm程度の表面粗さとなっており凹凸が実
質的に除去されている。半導体層１を構成する薄膜の厚
みを１００nm程度まで縮小したとしても、その表面粗さ
を数nmにまで抑える事ができ、相対的に見て極めて平坦
な面を備えているといえる。図２、３、４に一般的な異
なる結晶状態の表面形状を示す斜視図を示す。
タ素子は、少なくともチャネル領域ｃｈとゲート絶縁膜
ＯＸとの間で平坦化された界面７を有する。例えば、平
坦化界面７は数nm程度の表面粗さとなっており凹凸が実
質的に除去されている。半導体層１を構成する薄膜の厚
みを１００nm程度まで縮小したとしても、その表面粗さ
を数nmにまで抑える事ができ、相対的に見て極めて平坦
な面を備えているといえる。図２、３、４に一般的な異
なる結晶状態の表面形状を示す斜視図を示す。
【００１９】図２は非晶質シリコン膜、図３は多結晶シ
リコン膜、図４は単結晶シリコンの表面形状を示してい
る。このデータはＡｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒ
ｏｓｃｏｐｙ（ＡＦＭ）によって観測した。図２、３、
４から明らかなように、非晶質シリコン膜および単結晶
シリコンにおいては、トランジスタサイズ範囲で凹凸は
約２ｎｍ以下と非常に平坦に形成できる。しかし、今ま
で一般的な方法で形成された多結晶シリコン膜において
は、約１０ｎｍ以上の凹凸が存在している。多結晶シリ
コン膜の下側（下地）の面は平坦にもかかわらず約１０
ｎｍ以上の凹凸が存在する。この大きな凹凸は多結晶だ
から存在するものである。即ち、薄膜形成の時に異なる
面方位の複数の結晶子が各々核成長する事によって生じ
る。従って、例えば６００℃で形成した多結晶膜をさら
に熱処理する事によって再結晶化が進み、さらに、凹凸
が大きくなる。
リコン膜、図４は単結晶シリコンの表面形状を示してい
る。このデータはＡｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒ
ｏｓｃｏｐｙ（ＡＦＭ）によって観測した。図２、３、
４から明らかなように、非晶質シリコン膜および単結晶
シリコンにおいては、トランジスタサイズ範囲で凹凸は
約２ｎｍ以下と非常に平坦に形成できる。しかし、今ま
で一般的な方法で形成された多結晶シリコン膜において
は、約１０ｎｍ以上の凹凸が存在している。多結晶シリ
コン膜の下側（下地）の面は平坦にもかかわらず約１０
ｎｍ以上の凹凸が存在する。この大きな凹凸は多結晶だ
から存在するものである。即ち、薄膜形成の時に異なる
面方位の複数の結晶子が各々核成長する事によって生じ
る。従って、例えば６００℃で形成した多結晶膜をさら
に熱処理する事によって再結晶化が進み、さらに、凹凸
が大きくなる。
【００２０】図５は、非晶質シリコン膜を９００℃１時
間の熱処理で再結晶化した多結晶シリコン膜の表面状態
を示す図である。非晶質シリコン膜を熱処理を行って結
晶化すると効率よく結晶化が進む。従って、図５のよう
に凹凸が約２０ｎｍと大きくなる。即ち、熱処理によっ
て粒径を大きくすると、その表面の凹凸も大きくなる。
また、一般的に多結晶シリコン薄膜トランジスタの場
合、ゲート絶縁膜２として品質の良いと考えられている
熱酸化膜が用いられている。従って、多結晶シリコン膜
の凹凸は、この熱酸化工程によっても大きくなってしま
う。熱酸化速度は、結晶の面方位によって大きく異なっ
ているためである。
間の熱処理で再結晶化した多結晶シリコン膜の表面状態
を示す図である。非晶質シリコン膜を熱処理を行って結
晶化すると効率よく結晶化が進む。従って、図５のよう
に凹凸が約２０ｎｍと大きくなる。即ち、熱処理によっ
て粒径を大きくすると、その表面の凹凸も大きくなる。
また、一般的に多結晶シリコン薄膜トランジスタの場
合、ゲート絶縁膜２として品質の良いと考えられている
熱酸化膜が用いられている。従って、多結晶シリコン膜
の凹凸は、この熱酸化工程によっても大きくなってしま
う。熱酸化速度は、結晶の面方位によって大きく異なっ
ているためである。
【００２１】本発明は、この界面７を平坦化するために
は、例えばイオンインプランテーション又はイオン注入
を行なう。あるいは、研磨処理を行なう事により平坦化
する。さらには、薄膜のアニールを行なう際キャップ被
膜を施して突起の成長を防止しても良い。いわゆるキャ
ッピングである。
は、例えばイオンインプランテーション又はイオン注入
を行なう。あるいは、研磨処理を行なう事により平坦化
する。さらには、薄膜のアニールを行なう際キャップ被
膜を施して突起の成長を防止しても良い。いわゆるキャ
ッピングである。
【００２２】トランジスタサイズ、例えば、１μｍ角の
領域において、界面７の凹凸の数ｎｍ以下にするために
は、その下に設けられている下地層４および支持基盤５
の表面の凹凸も数ｎｍ以下にする必要がある。以上のよ
うに界面７を数ｎｍ以下の凹凸にする事により、薄膜ト
ランジスタの電流駆動能力を５倍以上向上できる。
領域において、界面７の凹凸の数ｎｍ以下にするために
は、その下に設けられている下地層４および支持基盤５
の表面の凹凸も数ｎｍ以下にする必要がある。以上のよ
うに界面７を数ｎｍ以下の凹凸にする事により、薄膜ト
ランジスタの電流駆動能力を５倍以上向上できる。
【００２３】さらに、本発明の薄膜トランジスタは、粒
径にかかわらず大きな効果が得られる。即ち、生産上特
性のばらつきの少ない１０個以上の結晶をチャネル領域
に持つ薄膜トランジスタにおいても大きな効果がある。
図１に示したＴＦＴはいわゆる正三層構造を有してい
る。即ち、上の導電層３と中間の絶縁層２と下の半導体
層１とがこの順に重ねられている。この型のものは、例
えば多結晶シリコンＴＦＴとしてアクティブマトリクス
型液晶表示装置の駆動用基板に用いられる。
径にかかわらず大きな効果が得られる。即ち、生産上特
性のばらつきの少ない１０個以上の結晶をチャネル領域
に持つ薄膜トランジスタにおいても大きな効果がある。
図１に示したＴＦＴはいわゆる正三層構造を有してい
る。即ち、上の導電層３と中間の絶縁層２と下の半導体
層１とがこの順に重ねられている。この型のものは、例
えば多結晶シリコンＴＦＴとしてアクティブマトリクス
型液晶表示装置の駆動用基板に用いられる。
【００２４】図６に他の構成例を示す。なお、理解を容
易にする為に図１と同一の構成要素については同一の参
照番号あるいは参照符号を付している。図１に示す正三
層構造と異なり、本例は逆三層構造となっている。即
ち、上の半導体層１と中間の絶縁層２と下の導電層３と
がこの順に重ねられている。この逆三層構造のＴＦＴ
は、例えば前述したＳＲＡＭに応用可能である。本例に
おいても、チャネル領域ｃｈとゲート絶縁膜ＯＸとの間
の界面７は同様な手段により平坦化されている。加え
て、ゲート絶縁膜ＯＸとゲート電極Ｇとの間の界面８も
平坦化されている。従って、ゲート絶縁膜ＯＸも平坦化
されている。逆三層構造とした場合、製造プロセスがゲ
ート電極Ｇ、ゲート絶縁膜ＯＸ、チャネル領域ｃｈの形
成順になる。界面８の表面状態が後で形成される界面７
の表面状態に影響を及ぼす事になる。従って、製造工程
上、下側の界面８をラフにしたままで上側の界面７を平
坦化する事は困難な面がある。そこで、あらかじめ界面
８を平坦化し次に重ねて界面７を平坦化するようにすれ
ば良い。特に、ゲート電極Ｇが多結晶薄膜出形成されて
いる場合、その表面となる界面８の凹凸は１０ｎｍ以上
大きくなる。また、ゲート電極Ｇは導電膜である必要が
ある。従って、ゲート電極Ｇとして高濃度の多結晶シリ
コン膜を用いた場合には、その表面の凹凸は、低濃度の
多結晶シリコン膜の凹凸に比べ非常に大きくなる。高濃
度の多結晶シリコン膜の場合、非常に粒径が大きくな
り、その表面の凹凸も大きくなってしまう。従って、１
０20ａｔｏｍｓ／立方ｃｍ以上の不純物を含んだ高濃度
多結晶シリコン膜の場合には、平坦化のプロセスによ
り、その表面の凹凸を２ｎｍ以下にする必要がある。ま
た、できれば、ゲート電極Ｇとしては単結晶もしくは、
１０20ａｔｏｍｓ／立方ｃｍ以下の濃度の多結晶シリコ
ン膜が好ましい。
易にする為に図１と同一の構成要素については同一の参
照番号あるいは参照符号を付している。図１に示す正三
層構造と異なり、本例は逆三層構造となっている。即
ち、上の半導体層１と中間の絶縁層２と下の導電層３と
がこの順に重ねられている。この逆三層構造のＴＦＴ
は、例えば前述したＳＲＡＭに応用可能である。本例に
おいても、チャネル領域ｃｈとゲート絶縁膜ＯＸとの間
の界面７は同様な手段により平坦化されている。加え
て、ゲート絶縁膜ＯＸとゲート電極Ｇとの間の界面８も
平坦化されている。従って、ゲート絶縁膜ＯＸも平坦化
されている。逆三層構造とした場合、製造プロセスがゲ
ート電極Ｇ、ゲート絶縁膜ＯＸ、チャネル領域ｃｈの形
成順になる。界面８の表面状態が後で形成される界面７
の表面状態に影響を及ぼす事になる。従って、製造工程
上、下側の界面８をラフにしたままで上側の界面７を平
坦化する事は困難な面がある。そこで、あらかじめ界面
８を平坦化し次に重ねて界面７を平坦化するようにすれ
ば良い。特に、ゲート電極Ｇが多結晶薄膜出形成されて
いる場合、その表面となる界面８の凹凸は１０ｎｍ以上
大きくなる。また、ゲート電極Ｇは導電膜である必要が
ある。従って、ゲート電極Ｇとして高濃度の多結晶シリ
コン膜を用いた場合には、その表面の凹凸は、低濃度の
多結晶シリコン膜の凹凸に比べ非常に大きくなる。高濃
度の多結晶シリコン膜の場合、非常に粒径が大きくな
り、その表面の凹凸も大きくなってしまう。従って、１
０20ａｔｏｍｓ／立方ｃｍ以上の不純物を含んだ高濃度
多結晶シリコン膜の場合には、平坦化のプロセスによ
り、その表面の凹凸を２ｎｍ以下にする必要がある。ま
た、できれば、ゲート電極Ｇとしては単結晶もしくは、
１０20ａｔｏｍｓ／立方ｃｍ以下の濃度の多結晶シリコ
ン膜が好ましい。
【００２５】図７に別の構成例を示す。なお前述した例
と同一の構成要素については同一の参照番号あるいは参
照符号を付して理解を容易にしている。この例はいわゆ
るダブルゲート構造あるいは二重三層構造である。即
ち、中間の半導体層１の上下には一対の絶縁層２１，２
２が配置されている。さらにその上下には一対の導電層
３１，３２が形成されている。このようにすると、中間
のチャネル領域ｃｈは両側からゲート絶縁膜ＯＸ１，Ｏ
Ｘ２を介して一対のゲート電極Ｇ１，Ｇ２により挟まれ
た形になる。この構造は、界面を２つ所有している。従
って、２つの界面を平坦化することにより、より効果的
に特性がよくなる。また、半導体層１が１００ｎｍ以下
と薄い場合は、界面だけなのでより一層効果的である。
と同一の構成要素については同一の参照番号あるいは参
照符号を付して理解を容易にしている。この例はいわゆ
るダブルゲート構造あるいは二重三層構造である。即
ち、中間の半導体層１の上下には一対の絶縁層２１，２
２が配置されている。さらにその上下には一対の導電層
３１，３２が形成されている。このようにすると、中間
のチャネル領域ｃｈは両側からゲート絶縁膜ＯＸ１，Ｏ
Ｘ２を介して一対のゲート電極Ｇ１，Ｇ２により挟まれ
た形になる。この構造は、界面を２つ所有している。従
って、２つの界面を平坦化することにより、より効果的
に特性がよくなる。また、半導体層１が１００ｎｍ以下
と薄い場合は、界面だけなのでより一層効果的である。
【００２６】半導体層１はチップ範囲では大きな凹凸を
有する。しかし、電気特性に影響する平坦度は、チャネ
ル領域の界面の凹凸である。このように、ダブルゲート
構造としチャネル領域ｃｈを両側から制御する場合は、
本発明によりＴＦＴの動作特性を一層向上できる。少な
くともチャネル領域ｃｈの両側の界面７１、７２は平坦
化されていれば特性が良くなるが、両側の場合は、さら
に薄膜基板の場合は指数関数的に効果がある。
有する。しかし、電気特性に影響する平坦度は、チャネ
ル領域の界面の凹凸である。このように、ダブルゲート
構造としチャネル領域ｃｈを両側から制御する場合は、
本発明によりＴＦＴの動作特性を一層向上できる。少な
くともチャネル領域ｃｈの両側の界面７１、７２は平坦
化されていれば特性が良くなるが、両側の場合は、さら
に薄膜基板の場合は指数関数的に効果がある。
【００２７】半導体層１を薄膜化して、その両側に平坦
な界面７１、７２を介してゲート電極３１、３２を各々
た場合、チャネル領域Ｃｈの電荷は両側の界面を介して
二つのゲート電極３１、３２によって制御される。従っ
て、少なくとも２倍以上の電流駆動能力を持つ電気特性
が得られる。両側のゲート電極３１、３２がチャネル領
域Ｃｈを効果的に制御するためには、半導体膜１の膜厚
は、その半導体膜の不純物濃度で決まる空乏層幅より薄
くする必要がある。空乏層幅より薄くすることによって
電気特性は大きく向上する。
な界面７１、７２を介してゲート電極３１、３２を各々
た場合、チャネル領域Ｃｈの電荷は両側の界面を介して
二つのゲート電極３１、３２によって制御される。従っ
て、少なくとも２倍以上の電流駆動能力を持つ電気特性
が得られる。両側のゲート電極３１、３２がチャネル領
域Ｃｈを効果的に制御するためには、半導体膜１の膜厚
は、その半導体膜の不純物濃度で決まる空乏層幅より薄
くする必要がある。空乏層幅より薄くすることによって
電気特性は大きく向上する。
【００２８】図８は、さらに別の構成例を示す。図１に
示した薄膜トランジスタを上に積み重ねた構造である。
一般的に積み重ねた構造の薄膜トランジスタは、下に設
けられた薄膜トランジスタによる凹凸の影響を受けて凹
凸はさらに大きくなる。従って、上に積み重ねられた薄
膜トランジスタほど電気特性は悪くなる。しかし、本発
明の平坦化下薄膜トランジスタによれば、上側に形成さ
れた薄膜トランジスタの電気特性も良い。従って、本発
明の薄膜トランジスタを用いれば、複数段に重ねた半導
体集積回路も実現できる。
示した薄膜トランジスタを上に積み重ねた構造である。
一般的に積み重ねた構造の薄膜トランジスタは、下に設
けられた薄膜トランジスタによる凹凸の影響を受けて凹
凸はさらに大きくなる。従って、上に積み重ねられた薄
膜トランジスタほど電気特性は悪くなる。しかし、本発
明の平坦化下薄膜トランジスタによれば、上側に形成さ
れた薄膜トランジスタの電気特性も良い。従って、本発
明の薄膜トランジスタを用いれば、複数段に重ねた半導
体集積回路も実現できる。
【００２９】図９にさらに別の構成例を示す。先の構成
例と同一の要素については同一の参照番号あるいは参照
符号を付し理解を容易にしている。この例では、三層構
造からなるＴＦＴが、基板５に設けられた段差部８に沿
って垂直に形成されている。この場合でも、チャネル領
域ｃｈとゲート絶縁膜ＯＸとの間の界面７は前述した手
段のいずれかにより平坦化されている。このように、段
差部８に沿ってＴＦＴを形成すると基板５の利用面積が
立体的に拡大し一層の高集積化が図れる。
例と同一の要素については同一の参照番号あるいは参照
符号を付し理解を容易にしている。この例では、三層構
造からなるＴＦＴが、基板５に設けられた段差部８に沿
って垂直に形成されている。この場合でも、チャネル領
域ｃｈとゲート絶縁膜ＯＸとの間の界面７は前述した手
段のいずれかにより平坦化されている。このように、段
差部８に沿ってＴＦＴを形成すると基板５の利用面積が
立体的に拡大し一層の高集積化が図れる。
【００３０】図１０に平坦化された半導体層の表面状態
を示す。この図は多結晶シリコン薄膜からなる半導体層
の表面を機械的に研磨して平坦化したものである。先に
図５に示した初期の状態に比べて著しく表面が平滑にな
っている事が分かる。平坦化前には２０nmにも及ぶ突起
が存在していたのに、平坦化後では突起は実質的に消失
している。なお、図５及び図１０に示す表面状態は原子
間力顕微鏡（ＡＦＭ）を用いて実測したものを模式的に
表わしたものである。このＡＦＭは探針と試料表面に存
在する原子との間のファンデルワールス力を利用して表
面状態を可視化するものであり、数オングストロームの
精度を備えている。具体的には、半導体レーザをカンチ
レバーの先端に当て反射光の位置からカンチレバー先端
の探針の変位量を検知する。探針と試料の原子間に働く
ファンデルワールス力あるいは反発力を一定に保つよう
に互いの距離を圧電素子で制御している。
を示す。この図は多結晶シリコン薄膜からなる半導体層
の表面を機械的に研磨して平坦化したものである。先に
図５に示した初期の状態に比べて著しく表面が平滑にな
っている事が分かる。平坦化前には２０nmにも及ぶ突起
が存在していたのに、平坦化後では突起は実質的に消失
している。なお、図５及び図１０に示す表面状態は原子
間力顕微鏡（ＡＦＭ）を用いて実測したものを模式的に
表わしたものである。このＡＦＭは探針と試料表面に存
在する原子との間のファンデルワールス力を利用して表
面状態を可視化するものであり、数オングストロームの
精度を備えている。具体的には、半導体レーザをカンチ
レバーの先端に当て反射光の位置からカンチレバー先端
の探針の変位量を検知する。探針と試料の原子間に働く
ファンデルワールス力あるいは反発力を一定に保つよう
に互いの距離を圧電素子で制御している。
【００３１】図１１（ａ）、（ｂ）は多結晶シリコン膜
の粒径を観察した写真である。粒径の観察は、Ｔｒａｎ
ｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｏｎ Ｍｉｃｒｏｓｃｏ
ｐｙ（ＴＥＭ）を用いて行った。図１１（ａ）は平坦化
前、即ち、研磨を行っていない多結晶シリコン膜の写真
で、図１１（ｂ）は平坦化後、即ち、研磨を行った多結
晶シリコン膜の写真である。研磨工程は、十分多結晶シ
リコンを再結晶化した後に行った。従って、原理的にも
研磨工程の有無によって粒径は変化しないと考えられ
る。図１１（ａ）、（ｂ）からわかるように、実際のＴ
ＥＭ観察からもまったく同じ粒径である。
の粒径を観察した写真である。粒径の観察は、Ｔｒａｎ
ｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｏｎ Ｍｉｃｒｏｓｃｏ
ｐｙ（ＴＥＭ）を用いて行った。図１１（ａ）は平坦化
前、即ち、研磨を行っていない多結晶シリコン膜の写真
で、図１１（ｂ）は平坦化後、即ち、研磨を行った多結
晶シリコン膜の写真である。研磨工程は、十分多結晶シ
リコンを再結晶化した後に行った。従って、原理的にも
研磨工程の有無によって粒径は変化しないと考えられ
る。図１１（ａ）、（ｂ）からわかるように、実際のＴ
ＥＭ観察からもまったく同じ粒径である。
【００３２】図１２（ａ）、（ｂ）は平坦化前と平坦化
後とで半導体薄膜の電荷移動度を測定したデータを示し
ている。このグラフは横軸に膜厚（単位μｍ）をとって
おり、図１２（ａ）は縦軸に実効移動度（単位cm／Vs）
を図１２（ｂ）は縦軸に平坦化後の実効移動度と平坦化
前の実効移動度との比をとってある。グラフから明らか
な様に、平坦化前に比べて平坦化後では顕著に移動度が
向上している。膜厚が薄くなるに従って、ＴＦＴにした
場合その電気特性が著しく向上する。特に、０．１μｍ
あるいは１００nm程度の薄い膜厚領域において、移動度
の相対的な向上が顕著であり、約１桁実効移動度が大き
くなっている。平坦化前は、平均膜厚０．１μｍに対し
て約２０ｎｍの突起がある。突起の大きさは膜厚の１／
５にもなっている。膜厚が０．１μｍ以下と薄くなる
と、移動度は界面によって大きく影響されるために、平
坦化の効果が大きくなっていると考えられる。
後とで半導体薄膜の電荷移動度を測定したデータを示し
ている。このグラフは横軸に膜厚（単位μｍ）をとって
おり、図１２（ａ）は縦軸に実効移動度（単位cm／Vs）
を図１２（ｂ）は縦軸に平坦化後の実効移動度と平坦化
前の実効移動度との比をとってある。グラフから明らか
な様に、平坦化前に比べて平坦化後では顕著に移動度が
向上している。膜厚が薄くなるに従って、ＴＦＴにした
場合その電気特性が著しく向上する。特に、０．１μｍ
あるいは１００nm程度の薄い膜厚領域において、移動度
の相対的な向上が顕著であり、約１桁実効移動度が大き
くなっている。平坦化前は、平均膜厚０．１μｍに対し
て約２０ｎｍの突起がある。突起の大きさは膜厚の１／
５にもなっている。膜厚が０．１μｍ以下と薄くなる
と、移動度は界面によって大きく影響されるために、平
坦化の効果が大きくなっていると考えられる。
【００３３】即ち、本発明はＴＦＴの微細化、薄膜化を
進めた場合特に有効である。膜厚が極めて薄い領域で
は、相対的に表面粗さの影響度が顕著に現われてくる。
従って、平坦化を行なう事によりその悪影響を除去する
事が可能になる。例えば、ＴＦＴの平均基板薄膜が０．
１μｍの場合、突起の大きさを少なくとも２ｎｍにすれ
ば良い特性が得られていることから、相対的には、薄膜
厚の少なくとも１／５０程度以下に突起を小さくすれば
良い特性が得られる。
進めた場合特に有効である。膜厚が極めて薄い領域で
は、相対的に表面粗さの影響度が顕著に現われてくる。
従って、平坦化を行なう事によりその悪影響を除去する
事が可能になる。例えば、ＴＦＴの平均基板薄膜が０．
１μｍの場合、突起の大きさを少なくとも２ｎｍにすれ
ば良い特性が得られていることから、相対的には、薄膜
厚の少なくとも１／５０程度以下に突起を小さくすれば
良い特性が得られる。
【００３４】以上に説明した移動度の向上は、粒界が大
きくなったためによるものではなく、表面の凹凸だけに
よるものである。なぜならば、図１２（ａ）、（ｂ）の
結果は表面の平坦化を研磨を用いて行った場合のもので
あり、図１１（ａ）、（ｂ）のＴＥＭ写真に示すように
粒径は全く同じである。
きくなったためによるものではなく、表面の凹凸だけに
よるものである。なぜならば、図１２（ａ）、（ｂ）の
結果は表面の平坦化を研磨を用いて行った場合のもので
あり、図１１（ａ）、（ｂ）のＴＥＭ写真に示すように
粒径は全く同じである。
【００３５】図１３に、薄膜の表面に現われる突起の高
さと実効移動度との関係を示す。このグラフでは、横軸
に突起高さ（単位nm）をとり、縦軸に実効移動度（単位
cm／Vs）をとってある。平坦化を行なわない場合には、
表面に例えば２０nmにも及ぶ突起が残されている（図５
参照）。この時の移動度は、例えば７cm／Vsである。一
方、図１０に示す様に平坦化を行なうと、その表面粗さ
は２nm程度になる。この時には、移動度は１３cm／Vsま
で向上する。言いかえれば、ＴＦＴの基板膜厚の１／５
０程度の突起にすることにより、約２倍の移動度が得ら
れる。
さと実効移動度との関係を示す。このグラフでは、横軸
に突起高さ（単位nm）をとり、縦軸に実効移動度（単位
cm／Vs）をとってある。平坦化を行なわない場合には、
表面に例えば２０nmにも及ぶ突起が残されている（図５
参照）。この時の移動度は、例えば７cm／Vsである。一
方、図１０に示す様に平坦化を行なうと、その表面粗さ
は２nm程度になる。この時には、移動度は１３cm／Vsま
で向上する。言いかえれば、ＴＦＴの基板膜厚の１／５
０程度の突起にすることにより、約２倍の移動度が得ら
れる。
【００３６】図１４（ａ）、（ｂ）に、平坦化界面を有
するＴＦＴの電流電圧特性を示す。なお、比較の為無平
坦化界面を有するＴＦＴの電流電圧特性も示す。このグ
ラフでは、横軸にゲート電圧ＶＧをとり、縦軸にドレイ
ン電流ＩＤＤをとっている。このグラフから明らかなよ
うに、チャネル領域とゲート絶縁膜との間の界面を平坦
化すると、ＴＦＴの立ち上がり特性が急峻になるととも
に、サブスレッシュホールド特性も改善される。この
為、ＴＦＴのＯＮ／ＯＦＦ比が顕著に改善できる。従っ
て、表面を平坦化するだけで、ＴＦＴの電気特性の向上
を実現できる。
するＴＦＴの電流電圧特性を示す。なお、比較の為無平
坦化界面を有するＴＦＴの電流電圧特性も示す。このグ
ラフでは、横軸にゲート電圧ＶＧをとり、縦軸にドレイ
ン電流ＩＤＤをとっている。このグラフから明らかなよ
うに、チャネル領域とゲート絶縁膜との間の界面を平坦
化すると、ＴＦＴの立ち上がり特性が急峻になるととも
に、サブスレッシュホールド特性も改善される。この
為、ＴＦＴのＯＮ／ＯＦＦ比が顕著に改善できる。従っ
て、表面を平坦化するだけで、ＴＦＴの電気特性の向上
を実現できる。
【００３７】以下図面を参照して本発明の好適な薄膜ト
ランジスタの製造方法に関する実施例を詳細に説明す
る。図１５は製造方法の第１実施例を示す工程図であ
る。まず、シリコン基板の表面に二酸化シリコン膜を形
成し、その上に非晶質シリコン膜を５９０℃以下の低温
ＣＶＤにより堆積する。
ランジスタの製造方法に関する実施例を詳細に説明す
る。図１５は製造方法の第１実施例を示す工程図であ
る。まず、シリコン基板の表面に二酸化シリコン膜を形
成し、その上に非晶質シリコン膜を５９０℃以下の低温
ＣＶＤにより堆積する。
【００３８】次に、イオンインプランテーションを行な
う。この処理により、アニール処理後の表面粗さは数nm
以下になる。用いるイオン種としてはシリコンや燐ある
いはボロン等がある。加速されたイオン種を照射する事
により材質が変化し平坦化すると思われる。なお、イオ
ン種として通常ドナーとして用いられる燐あるいはアク
セプタとして用いられるボロンを注入した場合には、平
坦化に加えて膜質自体も改善される。続いて、アニーリ
ングあるいは加熱処理を行ない非晶質シリコン膜を多結
晶シリコン膜（Ｐｏｌｙ Ｓｉ）に転換する。
う。この処理により、アニール処理後の表面粗さは数nm
以下になる。用いるイオン種としてはシリコンや燐ある
いはボロン等がある。加速されたイオン種を照射する事
により材質が変化し平坦化すると思われる。なお、イオ
ン種として通常ドナーとして用いられる燐あるいはアク
セプタとして用いられるボロンを注入した場合には、平
坦化に加えて膜質自体も改善される。続いて、アニーリ
ングあるいは加熱処理を行ない非晶質シリコン膜を多結
晶シリコン膜（Ｐｏｌｙ Ｓｉ）に転換する。
【００３９】従来、粒径を大きくする手段として１０14
ａｔｏｍｓ／平方ｃｍ以上の高ドーズ量のイオン注入す
る方法がしられている。本発明は、粒径を大きくするた
めではなく、表面の平坦度を改善するためのイオン注入
である。従って、イオン注入の最適ドーズ量は、膜厚が
０．１μｍの場合約５×１０12ａｔｏｍｓ／平方ｃｍで
ある。膜厚によっても異なるが、１０11ａｔｏｍｓ／平
方ｃｍから１０13ａｔｏｍｓ／平方ｃｍと低ドーズ量で
あることが特徴である。
ａｔｏｍｓ／平方ｃｍ以上の高ドーズ量のイオン注入す
る方法がしられている。本発明は、粒径を大きくするた
めではなく、表面の平坦度を改善するためのイオン注入
である。従って、イオン注入の最適ドーズ量は、膜厚が
０．１μｍの場合約５×１０12ａｔｏｍｓ／平方ｃｍで
ある。膜厚によっても異なるが、１０11ａｔｏｍｓ／平
方ｃｍから１０13ａｔｏｍｓ／平方ｃｍと低ドーズ量で
あることが特徴である。
【００４０】また、非晶質シリコン膜をアニールして多
結晶シリコン膜に変換する場合、または、多結晶シリコ
ン膜をアニールして再結晶化により粒径を大きくした多
結晶シリコン薄膜に変換する場合、アニール温度は９０
０℃以上の高温で処理をすることが好ましい。原理的に
再結晶化は６００℃以上であれば可能である。しかし、
９００℃以下の低温での長時間アニールにより結晶化お
よび再結晶化すると、結晶の面方位によって結晶化およ
び再結晶スピードが大きく異なるために、よりその表面
の凹凸が大きくなる。従って、ランプアニールのような
１０秒以下の短時間、高温アニールが表面の凹凸を小さ
くする上で好ましい。
結晶シリコン膜に変換する場合、または、多結晶シリコ
ン膜をアニールして再結晶化により粒径を大きくした多
結晶シリコン薄膜に変換する場合、アニール温度は９０
０℃以上の高温で処理をすることが好ましい。原理的に
再結晶化は６００℃以上であれば可能である。しかし、
９００℃以下の低温での長時間アニールにより結晶化お
よび再結晶化すると、結晶の面方位によって結晶化およ
び再結晶スピードが大きく異なるために、よりその表面
の凹凸が大きくなる。従って、ランプアニールのような
１０秒以下の短時間、高温アニールが表面の凹凸を小さ
くする上で好ましい。
【００４１】次に平坦化された多結晶シリコン薄膜の表
面にゲート絶縁膜ＯＸとゲート電極Ｇを形成する。ゲー
ト絶縁膜ＯＸは熱酸化で形成するよりはＣＶＤ膜で形成
することが多結晶シリコン薄膜の界面の平坦度を維持す
る上で好ましい。熱酸化で成膜すると、熱酸化速度の面
方位依存性のために、多結晶シリコン薄膜の表面、即
ち、界面に凹凸が発生する。また、界面だけでなく、ゲ
ート絶縁膜事態の膜厚も不均一になってしまう。たとえ
ば、９００℃水素燃焼酸化の場合、（１００）面に約５
００Åの熱酸化膜を形成した場合、（１１１）面には約
７５０Åもの熱酸化膜が形成される。従って、この場合
は、熱酸化工程だけで約１０ｎｍ以上の凹凸を形成して
しまうことになる。熱酸化をする場合は、面方位依存性
の少ない拡散律速酸化で行う必要がある。拡散律速で酸
化するためには、高温の希釈ドライ酸化が好ましい。具
体的には、１０００℃以上で窒素ガスで酸素を１０％以
下に希釈して酸化した場合は凹凸が少なくなる。もっと
凹凸を少なくするための方法としては、ＣＶＤ法により
酸化膜を堆積する。その後、形成されたＣＶＤ酸化膜を
アニールし膜を緻密化を行うことでＣＶＤ酸化膜中の酸
素の拡散係数を小さくすることができる。この後、熱酸
化工程を行う。この方法を用いた場合、多結晶シリコン
薄膜の上にＣＶＤ酸化膜が形成されいるために、多結晶
シリコン表面の酸化は拡散律速で行われる。ＣＶＤ酸化
膜の酸素の拡散係数が大きい場合は反応律速で酸化され
てしまうために、凹凸が大きくなってしまう。
面にゲート絶縁膜ＯＸとゲート電極Ｇを形成する。ゲー
ト絶縁膜ＯＸは熱酸化で形成するよりはＣＶＤ膜で形成
することが多結晶シリコン薄膜の界面の平坦度を維持す
る上で好ましい。熱酸化で成膜すると、熱酸化速度の面
方位依存性のために、多結晶シリコン薄膜の表面、即
ち、界面に凹凸が発生する。また、界面だけでなく、ゲ
ート絶縁膜事態の膜厚も不均一になってしまう。たとえ
ば、９００℃水素燃焼酸化の場合、（１００）面に約５
００Åの熱酸化膜を形成した場合、（１１１）面には約
７５０Åもの熱酸化膜が形成される。従って、この場合
は、熱酸化工程だけで約１０ｎｍ以上の凹凸を形成して
しまうことになる。熱酸化をする場合は、面方位依存性
の少ない拡散律速酸化で行う必要がある。拡散律速で酸
化するためには、高温の希釈ドライ酸化が好ましい。具
体的には、１０００℃以上で窒素ガスで酸素を１０％以
下に希釈して酸化した場合は凹凸が少なくなる。もっと
凹凸を少なくするための方法としては、ＣＶＤ法により
酸化膜を堆積する。その後、形成されたＣＶＤ酸化膜を
アニールし膜を緻密化を行うことでＣＶＤ酸化膜中の酸
素の拡散係数を小さくすることができる。この後、熱酸
化工程を行う。この方法を用いた場合、多結晶シリコン
薄膜の上にＣＶＤ酸化膜が形成されいるために、多結晶
シリコン表面の酸化は拡散律速で行われる。ＣＶＤ酸化
膜の酸素の拡散係数が大きい場合は反応律速で酸化され
てしまうために、凹凸が大きくなってしまう。
【００４２】ＣＶＤ酸化膜の場合には、原理的に堆積膜
であるために、その膜自体も平坦な膜となる。ＣＶＤ膜
として窒化ケイ素膜を用いる場合には、多結晶シリコン
膜との界面に存在する界面準位が多くなってしまう。従
って、まず、酸化膜を多結晶シリコン膜上に形成した後
に窒化ケイ素膜を堆積する二層構造にすると良い。ＣＶ
Ｄ窒化ケイ素膜はさらに酸化工程を施すと絶縁性が向上
する。
であるために、その膜自体も平坦な膜となる。ＣＶＤ膜
として窒化ケイ素膜を用いる場合には、多結晶シリコン
膜との界面に存在する界面準位が多くなってしまう。従
って、まず、酸化膜を多結晶シリコン膜上に形成した後
に窒化ケイ素膜を堆積する二層構造にすると良い。ＣＶ
Ｄ窒化ケイ素膜はさらに酸化工程を施すと絶縁性が向上
する。
【００４３】また、ＣＶＤ膜の形成温度は、多結晶シリ
コン膜の再結晶化が大きく進まない９００℃以下が好ま
しい。最後に、パターニングされたゲート酸化膜Ｇをマ
スクとして不純物をドーピングし、Ｐチャネル薄膜トラ
ンジスタを形成する。また、インドープの非晶質シリコ
ン膜をアニールに多結晶化した場合、図５のようにその
表面は凹凸になる。しかし、その後イオン注入を行うこ
とによっても平坦化することもできる。
コン膜の再結晶化が大きく進まない９００℃以下が好ま
しい。最後に、パターニングされたゲート酸化膜Ｇをマ
スクとして不純物をドーピングし、Ｐチャネル薄膜トラ
ンジスタを形成する。また、インドープの非晶質シリコ
ン膜をアニールに多結晶化した場合、図５のようにその
表面は凹凸になる。しかし、その後イオン注入を行うこ
とによっても平坦化することもできる。
【００４４】次に図１６を参照して製造方法の第２実施
例を説明する。図１５に示す実施例と同様に、まず多結
晶シリコン薄膜を形成する。その表面には２０nmにも及
ぶ顕著な凹凸が残されている。次に、多結晶シリコン薄
膜の表面を機械的に研磨し平坦化する。これにより、チ
ャネル領域となる表面の粗さは数nm以下になる。この研
磨は極めて微細な砥粒を用いて行なうものである。この
研磨と同時あるいはその後に、化学的エッチングを施し
て表面をさらに平坦化しても良い。この化学的エッチン
グは通常のシリコンエッチングと同じであり、弗酸と硝
酸の混合溶液を用いる。表面研磨を行なった後、ゲート
絶縁膜ＯＸ及びゲート電極Ｇを順に形成する。最後に、
Ｐ型の不純物をイオンインプランテーション等によりド
ーピングしＰチャネル薄膜トランジスタを作製する。
例を説明する。図１５に示す実施例と同様に、まず多結
晶シリコン薄膜を形成する。その表面には２０nmにも及
ぶ顕著な凹凸が残されている。次に、多結晶シリコン薄
膜の表面を機械的に研磨し平坦化する。これにより、チ
ャネル領域となる表面の粗さは数nm以下になる。この研
磨は極めて微細な砥粒を用いて行なうものである。この
研磨と同時あるいはその後に、化学的エッチングを施し
て表面をさらに平坦化しても良い。この化学的エッチン
グは通常のシリコンエッチングと同じであり、弗酸と硝
酸の混合溶液を用いる。表面研磨を行なった後、ゲート
絶縁膜ＯＸ及びゲート電極Ｇを順に形成する。最後に、
Ｐ型の不純物をイオンインプランテーション等によりド
ーピングしＰチャネル薄膜トランジスタを作製する。
【００４５】図１７に製造方法の第３実施例を示す。ま
ず最初に、シリコン基板の表面に二酸化シリコン膜を介
して５９０℃以下の低温ＣＶＤにより非晶質シリコン薄
膜あるいはアモルファスシリコン薄膜（ａ−Ｓｉ）を堆
積する。この表面は最初から比較的平坦である。これに
重ねてキャップ膜（Ｃａｐ）を成膜する。アモルファス
シリコン薄膜の成膜温度が５９０℃以下であるので、こ
れに影響を与える事がないようにできる限り低温でキャ
ップ膜を成膜する事が好ましい。多結晶シリコン膜の場
合、８５０℃以上の熱処理により急速に粒径が大きくな
ることがしられている。従って、少なくとも８５０℃以
下が好ましく、さらに、望ましくは結晶成長しない温度
である５９０℃以下である。
ず最初に、シリコン基板の表面に二酸化シリコン膜を介
して５９０℃以下の低温ＣＶＤにより非晶質シリコン薄
膜あるいはアモルファスシリコン薄膜（ａ−Ｓｉ）を堆
積する。この表面は最初から比較的平坦である。これに
重ねてキャップ膜（Ｃａｐ）を成膜する。アモルファス
シリコン薄膜の成膜温度が５９０℃以下であるので、こ
れに影響を与える事がないようにできる限り低温でキャ
ップ膜を成膜する事が好ましい。多結晶シリコン膜の場
合、８５０℃以上の熱処理により急速に粒径が大きくな
ることがしられている。従って、少なくとも８５０℃以
下が好ましく、さらに、望ましくは結晶成長しない温度
である５９０℃以下である。
【００４６】次に、アニールを行ないアモルファスシリ
コン薄膜を多結晶シリコン薄膜に転換する。この時の加
熱温度は８５０℃〜１２００℃である。アニールにより
結晶粒径の拡大が起こるが、キャップ膜により上から押
さえられているので突起は成長しない。従って、当初の
平坦な表面がそのまま保存される。アニールが終った
後、キャップ膜は除去される。あるいは、そのまま残し
てゲート絶縁膜等に利用しても良い。
コン薄膜を多結晶シリコン薄膜に転換する。この時の加
熱温度は８５０℃〜１２００℃である。アニールにより
結晶粒径の拡大が起こるが、キャップ膜により上から押
さえられているので突起は成長しない。従って、当初の
平坦な表面がそのまま保存される。アニールが終った
後、キャップ膜は除去される。あるいは、そのまま残し
てゲート絶縁膜等に利用しても良い。
【００４７】キャップ膜としては、例えば、酸化ケイ素
膜または窒化ケイ素膜である。窒化ケイ素膜は緻密な膜
であるので、多結晶シリコン膜がたて方向に再結晶化す
るのを防ぐ高かが大きい。従って、キャップ膜として適
している。ただし、キャップ膜の除去に関しては、多結
晶シリコン膜とのエッチング選択比が小さい欠点があ
る。従って、より好ましくは、多結晶シリコン膜上にエ
ッチングストッパ用の酸化膜を形成し、その上にキャッ
プ膜として窒化ケイ素膜を形成した二層構造が好まし
い。
膜または窒化ケイ素膜である。窒化ケイ素膜は緻密な膜
であるので、多結晶シリコン膜がたて方向に再結晶化す
るのを防ぐ高かが大きい。従って、キャップ膜として適
している。ただし、キャップ膜の除去に関しては、多結
晶シリコン膜とのエッチング選択比が小さい欠点があ
る。従って、より好ましくは、多結晶シリコン膜上にエ
ッチングストッパ用の酸化膜を形成し、その上にキャッ
プ膜として窒化ケイ素膜を形成した二層構造が好まし
い。
【００４８】続いて、ゲート絶縁膜ＯＸ及びゲート電極
Ｇを堆積する。さらに、ゲート電極ＧをマスクとしてＰ
型の不純物をドーピングし薄膜トランジスタを作製す
る。図１８は、本発明の図１５に示したキャップ膜を用
いた平坦化プロセスの製造方法で得られた多結晶シリコ
ン薄膜の表面形状を表すＡＦＭによる斜視図である。ま
た、このサンプルは、ボロンを５×１０12ａｔｏｍｓ／
平方ｃｍのドーズ量でイオン注入してある。多結晶シリ
コン薄膜の膜厚は約０．１μｍである。キャップ膜の形
成は、８５０℃で形成したＣＶＤ酸化膜で行った。図１
８のように、数ｎｍまで平坦化されている。
Ｇを堆積する。さらに、ゲート電極ＧをマスクとしてＰ
型の不純物をドーピングし薄膜トランジスタを作製す
る。図１８は、本発明の図１５に示したキャップ膜を用
いた平坦化プロセスの製造方法で得られた多結晶シリコ
ン薄膜の表面形状を表すＡＦＭによる斜視図である。ま
た、このサンプルは、ボロンを５×１０12ａｔｏｍｓ／
平方ｃｍのドーズ量でイオン注入してある。多結晶シリ
コン薄膜の膜厚は約０．１μｍである。キャップ膜の形
成は、８５０℃で形成したＣＶＤ酸化膜で行った。図１
８のように、数ｎｍまで平坦化されている。
【００４９】図１９に本発明の薄膜トランジスタの製造
方法の第４実施例を示す。この例は前述した正三層構造
と異なり、逆三層構造である。即ち、ゲート電極Ｇの上
にチャネル領域ｃｈが形成される。まず最初に、シリコ
ン基板の表面に二酸化シリコン膜を介してＮ+ 型の多結
晶シリコン膜が成膜される。その表面には不純物濃度が
１０20ａｔｏｍｓ／立方ｃｍ以上の場合、２０nmにも及
ぶ凹凸が残されている。従って、好ましくは、イオン注
入により不純物濃度を１０19ａｔｏｍｓ／立方ｃｍ以下
に制御しておくことがいい。次に、このゲート電極Ｇの
表面の凹凸を平坦化する。キャップ膜を形成してからア
ニール処理する事によって凹凸の発生は防ぐことができ
る。凹凸発生後に平坦化する方法としては、例えば研磨
により行う。この結果、表面粗さは数nm以下になる。な
お、機械的な研磨手段に代えて、前述したイオンインプ
ランテーションを利用する手段やキャッピング手段を講
じても良い。次に、Ｎ+ 型多結晶シリコン膜をパタニン
グしてゲート電極Ｇを形成する。ゲート電極Ｇの表面は
平坦性が保たれている。
方法の第４実施例を示す。この例は前述した正三層構造
と異なり、逆三層構造である。即ち、ゲート電極Ｇの上
にチャネル領域ｃｈが形成される。まず最初に、シリコ
ン基板の表面に二酸化シリコン膜を介してＮ+ 型の多結
晶シリコン膜が成膜される。その表面には不純物濃度が
１０20ａｔｏｍｓ／立方ｃｍ以上の場合、２０nmにも及
ぶ凹凸が残されている。従って、好ましくは、イオン注
入により不純物濃度を１０19ａｔｏｍｓ／立方ｃｍ以下
に制御しておくことがいい。次に、このゲート電極Ｇの
表面の凹凸を平坦化する。キャップ膜を形成してからア
ニール処理する事によって凹凸の発生は防ぐことができ
る。凹凸発生後に平坦化する方法としては、例えば研磨
により行う。この結果、表面粗さは数nm以下になる。な
お、機械的な研磨手段に代えて、前述したイオンインプ
ランテーションを利用する手段やキャッピング手段を講
じても良い。次に、Ｎ+ 型多結晶シリコン膜をパタニン
グしてゲート電極Ｇを形成する。ゲート電極Ｇの表面は
平坦性が保たれている。
【００５０】次にゲート絶縁膜ＯＸを成膜する。この場
合、表面の平坦性に優れたゲート絶縁膜ＯＸを得る為に
熱酸化処理よりはＣＶＤを採用する事が好ましい。この
結果、ゲート電極Ｇの平坦性はそのままゲート絶縁膜Ｏ
Ｘの表面に移される。続いて、ＣＶＤ等により多結晶シ
リコン膜を堆積する。
合、表面の平坦性に優れたゲート絶縁膜ＯＸを得る為に
熱酸化処理よりはＣＶＤを採用する事が好ましい。この
結果、ゲート電極Ｇの平坦性はそのままゲート絶縁膜Ｏ
Ｘの表面に移される。続いて、ＣＶＤ等により多結晶シ
リコン膜を堆積する。
【００５１】最後に、Ｐ+ 型の不純物をドーピングしソ
ース領域Ｓ及びドレイン領域Ｄを形成して薄膜トランジ
スタを完成する。この時、平坦化プロセス後のプロセス
温度を各半導体層が再結晶化しない低い温度で処理する
ことにより、チャネル領域ｃｈとゲート絶縁膜ＯＸとの
間の界面は平坦性が保たれており、薄膜トランジスタの
電気特性が改善できる。同時に、チャネル領域ｃｈにお
ける電荷移動度も改善できる。
ース領域Ｓ及びドレイン領域Ｄを形成して薄膜トランジ
スタを完成する。この時、平坦化プロセス後のプロセス
温度を各半導体層が再結晶化しない低い温度で処理する
ことにより、チャネル領域ｃｈとゲート絶縁膜ＯＸとの
間の界面は平坦性が保たれており、薄膜トランジスタの
電気特性が改善できる。同時に、チャネル領域ｃｈにお
ける電荷移動度も改善できる。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
少なくともチャネル領域とゲート絶縁膜との間の界面を
平坦化する事により、薄膜トランジスタ素子の閾値電圧
特性やＯＮ／ＯＦＦ比特性等を顕著に改善する事ができ
るという効果がある。本発明は、特にチャネル領域材料
として多結晶シリコン薄膜を用いたＴＦＴの特性改善に
顕著な効果がある。特に、界面の影響を受ける膜厚が
０．１μｍ以下の薄膜トランジスタの電気特性向上に顕
著な効果がある。さらに、界面を複数有するトランジス
タおよび複数段重ねた薄膜トランジスタの電気特性の向
上に効果がある。このため、ＴＦＴを駆動素子とするア
クティブマトリクス型液晶表示装置やＴＦＴをメモリセ
ルの構成要素とするＳＲＡＭの高集積化あるいは高密度
化に大きく貢献する事ができるという効果がある。
少なくともチャネル領域とゲート絶縁膜との間の界面を
平坦化する事により、薄膜トランジスタ素子の閾値電圧
特性やＯＮ／ＯＦＦ比特性等を顕著に改善する事ができ
るという効果がある。本発明は、特にチャネル領域材料
として多結晶シリコン薄膜を用いたＴＦＴの特性改善に
顕著な効果がある。特に、界面の影響を受ける膜厚が
０．１μｍ以下の薄膜トランジスタの電気特性向上に顕
著な効果がある。さらに、界面を複数有するトランジス
タおよび複数段重ねた薄膜トランジスタの電気特性の向
上に効果がある。このため、ＴＦＴを駆動素子とするア
クティブマトリクス型液晶表示装置やＴＦＴをメモリセ
ルの構成要素とするＳＲＡＭの高集積化あるいは高密度
化に大きく貢献する事ができるという効果がある。
【図１】本発明にかかる薄膜トランジスタ素子の基本的
な構成を示す模式的な部分断面図である。
な構成を示す模式的な部分断面図である。
【図２】非晶質シリコン薄膜の表面形状を示す斜視図で
ある。
ある。
【図３】多結晶シリコン薄膜の表面形状を示す斜視図で
ある。
ある。
【図４】単結晶シリコン基盤の表面形状を示す斜視図で
ある。
ある。
【図５】再結晶多結晶シリコン薄膜の表面形状を示す斜
視図である。
視図である。
【図６】本発明にかかる薄膜トランジスタ素子の他の構
成例を示す模式的な部分断面図である。
成例を示す模式的な部分断面図である。
【図７】本発明にかかる薄膜トランジスタ素子の別の構
成例を示す模式的な部分断面図である。
成例を示す模式的な部分断面図である。
【図８】本発明にかかる薄膜トランジスタ素子のさらに
別の構成例を示す模式的な部分断面図である。
別の構成例を示す模式的な部分断面図である。
【図９】本発明にかかる薄膜トランジスタ素子のさらに
別の構成例を示す模式的な部分断面図である。
別の構成例を示す模式的な部分断面図である。
【図１０】平坦化された多結晶シリコン薄膜の表面形状
を表わす斜視図である。
を表わす斜視図である。
【図１１】（ａ）、（ｂ）は平坦化前後の多結晶シリコ
ン膜の結晶粒径を表す写真である。
ン膜の結晶粒径を表す写真である。
【図１２】（ａ）、（ｂ）は多結晶シリコン薄膜の膜厚
と電荷移動度との関係を示すグラフである。
と電荷移動度との関係を示すグラフである。
【図１３】多結晶薄膜表面に存在する突起の高さと電荷
移動度との関係を示すグラフである。
移動度との関係を示すグラフである。
【図１４】（ａ）、（ｂ）は本発明にかかる薄膜トラン
ジスタ素子の電流電圧特性を示すグラフである。
ジスタ素子の電流電圧特性を示すグラフである。
【図１５】本発明の薄膜トランジスタの製造方法に関す
る第１実施例を示す工程図である。
る第１実施例を示す工程図である。
【図１６】本発明の薄膜トランジスタの製造方法に関す
る第２実施例を示す工程図である。
る第２実施例を示す工程図である。
【図１７】本発明の薄膜トランジスタの製造方法に関す
る第３実施例を示す工程図である。
る第３実施例を示す工程図である。
【図１８】本発明の図１５に基づいた製造方法によって
得られた多結晶シリコン薄膜の表面形状を表す斜視図で
ある。
得られた多結晶シリコン薄膜の表面形状を表す斜視図で
ある。
【図１９】本発明の薄膜トランジスタの製造方法に関す
る第４実施例を示す工程図である。
る第４実施例を示す工程図である。
【図２０】アクティブマトリクス型液晶表示装置の一般
的な等価回路図である。
的な等価回路図である。
【図２１】アクティブマトリクス型液晶表示装置の一般
的な構造を示す模式的な部分断面図である。
的な構造を示す模式的な部分断面図である。
【図２２】ＳＲＡＭの一般的な回路図である。
【図２３】ＳＲＡＭに用いられるインバータの構成を示
す回路図である。
す回路図である。
【図２４】ＣＭＯＳの一般的な構造を示す模式的な断面
図である。
図である。
【図２５】ＴＦＴ構造を一部含むＣＭＯＳの構成を示す
模式的な部分断面図である。
模式的な部分断面図である。
１ 半導体層 ２ 絶縁層 ３ 導電層 ７ 平坦化界面 Ｃｈ チャネル領域 Ｃｈ１ チャネル領域１ Ｃｈ２ チャネル領域２ Ｄ ドレイン領域 Ｇ ゲート電極 Ｓ ソース領域 ＯＸ ゲート絶縁膜
Claims (13)
- 【請求項１】 チャネル領域を構成する多結晶半導体層
と、ゲート電極を構成する導電層と、前記多結晶半導体
層と前記ゲート電極との間に設けられたゲート絶縁膜を
構成する絶縁層とから成るとともに、前記チャネル領域
と前記ゲート絶縁膜と接する界面が平坦であることを特
徴とする薄膜トランジスタ素子。 - 【請求項２】前記多結晶半導体層の膜厚が０．５μｍ以
下である事を特徴とする請求項１に記載の薄膜トランジ
スタ素子。 - 【請求項３】 前記界面の凹凸が３０Å以下である事を
特徴とする請求項１に記載の薄膜トランジスタ素子。 - 【請求項４】 前記界面の凹凸が前記多結晶半導体層の
膜厚に対して１／５０以下である事を特徴とする請求項
１に記載の薄膜トランジスタ。 - 【請求項５】 支持基板の上にチャネル領域を構成する
ための多結晶半導体膜を形成する工程と、前記多結晶半
導体層の表面を平坦化する工程と、ゲート絶縁膜として
構成される絶縁層を多結晶半導体膜の上に形成する工程
と、前記ゲート絶縁膜の上にゲート電極として構成され
る導電膜を形成する工程と、前記チャネル領域の両側の
多結晶半導体膜に不純物をドーピングしてソース領域と
ドレイン領域とを形成する工程とから成る事を特徴とす
る薄膜トランジスタ素子の製造方法。 - 【請求項６】 支持基板の上にゲート電極を構成するた
めの導電膜を形成する工程と、前記導電膜の上にゲート
絶縁層膜として構成される絶縁膜を形成する工程と、前
記絶縁膜の表面を平坦化する方法と、前記ゲート絶縁膜
の上にチャネル領域を構成するための多結晶半導体膜を
形成する工程と、前記チャネル領域の両側の多結晶半導
体膜に不純物をドーピングしてソース領域とドレイン領
域とを形成する工程とから成る事を特徴とした薄膜トラ
ンジスタ素子の製造方法 - 【請求項７】 支持基板の上にゲート電極を構成するた
めの導電膜を形成する工程と、前記導電膜の表面を平坦
化する工程と、前記導電膜の上にゲート絶縁膜として構
成される絶縁膜を形成する工程と、前記ゲート絶縁膜の
上にチャネル領域を構成するための多結晶半導体膜を形
成する工程と、前記チャネル領域の両側の多結晶半導体
膜に不純物をドーピングしてソース領域とドレイン領域
とを形成する工程とから成る事を特徴とした薄膜トラン
ジスタ。 - 【請求項８】 前記平坦にする工程が研磨工程から成る
事を特徴とする請求項５に記載の薄膜トランジスタ素子
の製造方法。 - 【請求項９】 前記平坦にする工程が膜厚方向への結晶
成長を抑えるキャップ絶縁膜を形成する工程から成る事
を特徴とする請求項５に記載の薄膜トランジスタ素子の
製造方法。 - 【請求項１０】 前記絶縁膜を形成する工程が化学的気
相成長工程から成る事を特徴とする請求項５に記載の薄
膜トランジスタ素子の製造方法。 - 【請求項１１】 前記平坦にする工程が研磨工程から成
る事を特徴とする請求項７に記載の薄膜トランジスタ素
子の製造方法。 - 【請求項１２】 前記平坦にする工程が膜厚方向への結
晶成長を抑えるキャップ絶縁膜を形成する工程から成る
事を特徴とする請求項７に記載の薄膜トランジスタ素子
の製造方法。 - 【請求項１３】 前記絶縁膜を形成する工程が化学的気
相成長工程から成る事を特徴とする請求項７に記載の薄
膜トランジスタ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2207293A JPH0823101A (ja) | 1992-01-17 | 1993-01-14 | 薄膜トランジスタ素子およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2728892 | 1992-01-17 | ||
| JP4-27288 | 1992-01-17 | ||
| JP2207293A JPH0823101A (ja) | 1992-01-17 | 1993-01-14 | 薄膜トランジスタ素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0823101A true JPH0823101A (ja) | 1996-01-23 |
Family
ID=26359233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2207293A Pending JPH0823101A (ja) | 1992-01-17 | 1993-01-14 | 薄膜トランジスタ素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0823101A (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004531086A (ja) * | 2001-06-21 | 2004-10-07 | サムスン エレクトロニクス カンパニー リミテッド | 薄膜トランジスタ基板及びその製造方法 |
| JP2007157986A (ja) * | 2005-12-05 | 2007-06-21 | Sharp Corp | トランジスタを備えた装置 |
| JP2007188984A (ja) * | 2006-01-12 | 2007-07-26 | Fujitsu Ltd | 電界効果型トランジスタ及びその製造方法 |
| JP2008072093A (ja) * | 2006-08-17 | 2008-03-27 | Tohoku Univ | 薄膜トランジスタ及びその製造方法 |
| KR100862542B1 (ko) * | 2000-09-05 | 2008-10-09 | 소니 가부시끼 가이샤 | 반도체 박막, 반도체 박막의 제조 방법, 및 단결정 반도체박막의 제조 장치, 및 단결정 박막의 제조 방법, 단결정박막 기판, 반도체 장치 |
| JP2011211185A (ja) * | 2010-03-08 | 2011-10-20 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| KR20120109347A (ko) * | 2011-03-25 | 2012-10-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 상기 반도체 장치의 제작 방법 |
| KR20120115144A (ko) * | 2011-04-08 | 2012-10-17 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| KR20120120065A (ko) * | 2011-04-22 | 2012-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20120120062A (ko) * | 2011-04-22 | 2012-11-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 상기 반도체 장치의 제작 방법 |
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| KR20130040135A (ko) * | 2011-10-13 | 2013-04-23 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| KR20190096905A (ko) * | 2011-04-13 | 2019-08-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 산화물 반도체막 및 반도체 장치 |
-
1993
- 1993-01-14 JP JP2207293A patent/JPH0823101A/ja active Pending
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10749033B2 (en) | 2010-03-08 | 2020-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP2011211185A (ja) * | 2010-03-08 | 2011-10-20 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体装置の作製方法 |
| KR20130029058A (ko) * | 2010-03-08 | 2013-03-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 제작하는 방법 |
| JP2016012735A (ja) * | 2010-03-08 | 2016-01-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9852108B2 (en) | 2010-03-08 | 2017-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Processor including first transistor and second transistor |
| KR20200038324A (ko) * | 2010-03-08 | 2020-04-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 제작하는 방법 |
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