KR20120120065A - 반도체 장치 - Google Patents

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KR20120120065A
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아츠오 이소베
도시나리 사사끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 미세화 및 고집적화를 달성한 산화물 반도체를 사용한 반도체 장치에 있어서, 안정적인 전기적 특성을 부여하고, 고신뢰성화한다.
산화물 반도체막을 포함한 트랜지스터(반도체 장치)에 있어서, 산화물 반도체막을 절연층에 형성된 트렌치(홈)에 형성한다. 트렌치는 곡률 반경이 20nm 이상 60nm 이하의 곡면 상태의 하단 코너부를 포함하고, 산화물 반도체막은 트렌치의 저면, 하단 코너부, 및 내벽면에 접하여 형성된다. 산화물 반도체막은 적어도 하단 코너부에 있어서 표면에 대략 수직의 c축을 갖는 결정을 포함한 산화물 반도체막이다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터(박막 트랜지스터(TFT)라고도 함)를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터의 활성층으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga) 및 아연(Zn)을 포함하는 비정질 산화물을 사용한 트랜지스터가 개시되어 있다(특허문헌 1 참조).
일본국 특개 2006-165528호 공보
반도체 장치의 기술 분야에서는 미세화가 기술 개발의 로드 맵이 되어 진전된 역사가 있다. 지금까지는 반도체 장치가 미세화됨에 따라, 고속 동작이 가능해져, 저소비 전력화가 도모되어 왔다.
그러나, 트랜지스터를 미세화하면 단채널 효과의 문제가 생긴다. 단채널 효과란 트랜지스터의 미세화(채널 길이(L)의 축소)에 따라 현재화되는 전기 특성의 열화를 가리킨다. 단채널 효과는 드레인의 전계 효과가 소스까지 미치는 것에 기인하여 나타난다. 단채널 효과의 구체적인 예로서는, 임계값 전압의 저하, S값(subthreshold swing value)의 증대, 누설 전류의 증대 등이 있다. 특히, 산화물 반도체를 사용한 트랜지스터는, 실리콘을 사용한 트랜지스터와 달리, 도핑에 의한 임계값 제어를 적용하는 것이 어렵기 때문에, 단채널 효과가 쉽게 나타나는 경향이 있다.
이와 같은 문제를 감안하여, 미세화 및 고집적화를 달성한 산화물 반도체를 사용한 반도체 장치에 있어서, 안정적인 전기적 특성을 부여하고, 고신뢰성화하는 것을 목적의 하나로 한다.
산화물 반도체막을 포함한 트랜지스터(반도체 장치)에 있어서, 산화물 반도체막을 절연층에 형성된 트렌치(홈)에 형성한다. 트렌치는 곡률 반경이 20nm 이상 60nm 이하(바람직하게는, 20nm 이상 30nm 이하)의 곡면 상태의 하단 코너부(모서리부)를 포함하고, 산화물 반도체막은 트렌치의 저면, 하단 코너부, 및 내벽면에 접하여 형성된다. 산화물 반도체막은 적어도 하단 코너부에 있어서 표면에 대략 수직의 c축을 갖는 결정을 포함한 산화물 반도체막이다.
상기 산화물 반도체막의 채널 길이 방향의 단면 형상은, 트렌치의 단면 형상을 따라 만곡된 형상이 되고, 트렌치의 깊이가 깊어질수록 트랜지스터의 채널 길이가 길어지는 구조이다. 따라서, 소스 전극층과 드레인 전극층의 거리를 좁게 하여도 트렌치의 깊이를 적절히 설정함으로써 산화물 반도체막의 채널 길이를 제어할 수 있고, 단채널 효과의 발현을 억제할 수 있다.
표면에 대략 수직의 c축을 갖는 결정을 포함한 산화물 반도체막(이하, 결정성 산화물 반도체막이라고도 함)은, 완전한 단결정 구조가 아니라, 완전한 비정질 구조도 아닌 구조이며, c축 배향을 가진 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이다. 결정성 산화물 반도체막으로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 더 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
산화물 반도체막은 트렌치를 따라 형성되므로, 트렌치의 하단 코너부는 곡면 상태(바람직하게는, 곡률 반경이 20nm 이상 60nm 이하(보다 바람직하게는, 20nm 이상 30nm 이하))로 한다. 하단 코너부가 급준한 모서리부라면, 결정성 산화물 반도체막에 있어서 결정의 배향 불량이나 피복성 저하에 의한 형상 불량 등을 초래하여 안정적인 결정 구조 및 전기 도전성이 얻어지기 어렵게 될 우려가 있다.
또한, 산화물 반도체막이 접하여 형성되는 영역(적어도 하단 코너부)은 표면 거칠기가 저감된 표면인 것이 바람직하다. 구체적으로는, 표면 평균면 거칠기는 0.1nm 이상 0.5nm 미만인 것이 바람직하다. 표면 거칠기가 저감된 표면에 산화물 반도체막을 형성함으로써, 안정적이며 양호한 결정성을 갖는 산화물 반도체막을 얻을 수 있다.
또한, 본 명세서에 있어서, 평균면 거칠기(Ra)란, JIS B0601: 2001(ISO4287:1997)로 정의된 중심선 평균 거칠기(Ra)를 측정면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차(偏差)의 절대값을 평균한 값으로 표현된다.
여기서, 중심선 평균 거칠기(Ra)는 거칠기 곡선으로부터 그 중심선 방향으로 측정 길이(L) 부분을 빼내고, 이 빼낸 부분의 중심선 방향을 X축, 종배율(Axial Magnification) 방향(X축에 수직의 방향)을 Y축으로 하고, 거칠기 곡선을 Y=F(X)로 나타낼 때 다음 수학식(1)으로 주어진다.
Figure pat00001
또한, 평균면 거칠기(Ra)는 측정 데이터를 나타내는 면인 측정면을 Z=F(X,Y)로 나타낼 때, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현되어, 다음 수학식(2)으로 주어진다.
Figure pat00002
여기서, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(X1, Y1), (X1, Y2), (X2, Y1), (X2, Y2)로 나타내어지는 4점으로 둘러싸이는 직사각형의 영역으로 하고, 지정면이 이상적으로 평탄하다고 가정한 경우의 면적을 S0으로 한다.
또한, 기준면이란 지정면의 평균 높이에 있어서의, XY평면과 평행한 면을 가리킨다. 즉, 지정면의 높이의 평균값을 Z0으로 할 때, 기준면의 높이도 Z0으로 표기된다.
본 명세서에서 개시한 발명의 구성의 일 형태는, 절연층에 형성된 곡면 상태의 하단 코너부를 포함한 트렌치와, 트렌치 저면, 하단 코너부, 및 내벽면에 접하는 산화물 반도체막과, 산화물 반도체막 위에 게이트 절연층과 게이트 절연층 위에 게이트 전극층을 갖고, 하단 코너부의 곡률 반경은 20nm 이상 60nm 이하이고, 산화물 반도체막은 적어도 하단 코너부에 있어서 산화물 반도체막 표면에 대략 수직의 c축을 갖는 결정을 포함한 반도체 장치이다.
본 명세서에서 개시한 발명의 구성의 일 형태는, 절연층에 형성된 곡면 상태의 하단 코너부를 포함한 트렌치와, 트렌치 저면, 하단 코너부, 및 내벽면에 접하는 산화물 반도체막과, 산화물 반도체막 위에 소스 전극층 및 드레인 전극층과, 산화물 반도체막, 소스 전극층, 및 드레인 전극층 위에 게이트 절연층과, 게이트 절연층 위에 게이트 전극층을 갖고, 하단 코너부의 곡률 반경은 20nm 이상 60nm 이하이고, 산화물 반도체막은 적어도 하단 코너부에 있어서 산화물 반도체막 표면에 대략 수직의 c축을 갖는 결정을 포함한 반도체 장치이다.
상기 구성에 있어서, 적어도 곡면 상태의 하단 코너부를 포함한 산화물 반도체막이 접하는 절연층에 있어서 절연층 표면의 평균면 거칠기는 0.1nm 이상 0.5nm 미만인 것이 바람직하다.
또한, 상기 구성에 있어서 게이트 전극층은 트렌치 내를 충전하도록 형성할 수 있다.
산화물 반도체막을 포함한 트랜지스터를 갖는 반도체 장치에 있어서, 절연층에 형성된 곡률 반경이 20nm 이상 60nm 이하(보다 바람직하게는, 20nm 이상 30nm 이하)의 곡면 상태의 하단 코너부를 포함한 트렌치에, 산화물 반도체막을 형성한다. 소스 전극층과 드레인 전극층의 거리를 좁게 하여도 트렌치의 깊이를 적절히 설정함으로써 산화물 반도체막의 채널 길이를 제어할 수 있고, 미세화에 의한 단채널 효과의 발현을 억제할 수 있다.
또한, 산화물 반도체막은, 적어도 하단 코너부에 있어서, 표면에 대략 수직의 c축을 갖는 결정을 포함한 산화물 반도체막이다. 이와 같은 결정성 산화물 반도체막으로 함으로써, 가시광이나 자외광의 조사로 인한 트랜지스터의 전기적 특성 변화를 더 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
따라서, 본 발명의 일 형태는, 미세화 및 고집적화를 달성하고, 산화물 반도체를 사용한 반도체 장치, 및 반도체 장치의 제작 공정에 있어서 안정적인 전기적 특성을 부여하여 고신뢰성화할 수 있다.
또한, 본 발명의 일 형태는, 상기 반도체 장치의 제작 공정에 있어서, 불량을 억제하고, 수율 좋게 제작하는 기술을 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치를 설명하는 도면.
도 2a 내지 도 2d는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 3a 내지 도 3d는 반도체 장치의 제작 방법의 일 형태를 설명하는 도면.
도 4a 및 도 4b는 반도체 장치의 일 형태를 설명하는 도면.
도 5a는 본 발명의 일 형태의 반도체 장치를 도시한 단면도이고, 도 5b는 본 발명의 일 형태의 반도체 장치를 도시한 평면도이고, 도 5c는 본 발명의 일 형태의 반도체 장치를 도시한 회로도.
도 6a는 본 발명의 일 형태의 반도체 장치를 도시한 회로도이고, 도 6b는 본 발명의 일 형태의 반도체 장치를 도시한 사시도.
도 7a는 본 발명의 일 형태의 반도체 장치를 도시한 단면도이고, 도 7b는 본 발명의 일 형태의 반도체 장치를 도시한 평면도.
도 8a 및 도 8b는 본 발명의 일 형태의 반도체 장치를 도시한 회로도.
도 9는 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 10은 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 11은 본 발명의 일 형태의 반도체 장치를 도시한 블록도.
도 12a 및 도 12b는 실시예에 있어서의 실시예 시료 1의 TEM상을 도시한 도면.
도 13a 및 도 13b는 실시예에 있어서의 실시예 시료 2의 TEM상을 도시한 도면.
이하에서는 본 명세서에서 개시한 발명의 실시형태에 대하여 도면을 사용하여 상세히 설명한다. 다만, 본 명세서에서 개시한 발명은 이하의 설명에 한정되지 않고, 그의 형태 및 상세한 내용을 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 또한, 본 명세서에서 개시한 발명은 이하에서 제시한 실시형태의 기재 내용에 한정되어 해석되는 것이 아니다. 또한,“제 1”,“제 2”로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유한 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는 반도체 장치 및 반도체 장치의 제작 방법의 일 형태를, 도 1a 내지 도 2d, 도 4a 및 도 4b를 사용하여 설명한다. 본 실시형태에서는 반도체 장치의 일례로서 산화물 반도체막을 갖는 트랜지스터를 제시한다. 도 1a는 트랜지스터(162)의 평면도이고, 도 1b는 도 1a에 있어서의 쇄선 A1-A2의 단면도이고, 트랜지스터(162)의 채널 길이(L) 방향의 단면도의 일례를 도시한 것이다.
도 1a 및 도 1b에서 도시한 바와 같이, 트랜지스터(162)는 트렌치(131)가 형성된 절연층(130), 결정성 산화물 반도체막(144), 게이트 절연층(146), 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a), 전극층(142b), 게이트 전극층(148)을 포함한다. 도시하지 않지만, 트랜지스터(162)는 기판 위에 형성되어 있다.
도 2a 내지 도 2d는 트랜지스터(162)의 제작 방법의 일례를 도시한 것이다.
우선, 기판 위에 산화막으로 이루어진 절연층을 형성한다. 그리고, 절연층에 복수의 트렌치(131)(홈이라고도 함)를 형성하고, 트렌치(131)를 갖는 절연층(130)을 형성한다. 트렌치(131)의 하단 코너부(300)는, 곡면 상태이고, 곡률 반경은 20nm 이상 60nm 이하(보다 바람직하게는, 20nm 이상 30nm 이하)이다(도 2a 참조).
트렌치(131)의 형성 방법은, 포토리소그래피법을 사용한 드라이 에칭법을 적합하게 사용할 수 있다.
예를 들어, 반응성 이온 에칭(RIE: Reactive Ion Etching)법, ICP(Inductively Coupled Plasma) 에칭법, ECR(Elecrton Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론(magnetron) 플라즈마 에칭법, 2주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 사용할 수 있다. 또한, 에칭 가스로서는 삼불화메탄(CHF3), 사불화탄소(CF4), 퍼플루오르사이클로부탄(C4F8) 등의 플루오르카본(fluorocarbon)계 가스, 메탄(CH4), 수소, 헬륨, 또는 아르곤 등의 희 가스를 적절히 혼합하여 사용할 수 있다.
또한, 트렌치(131)는 에칭 공정을 한번 또는 복수 번 행함으로써 형성한다. 에칭 공정을 복수 번 행하는 경우, 드라이 에칭 공정과 웨트 에칭 공정을 조합하여도 좋다.
사용할 수 있는 기판에 큰 제한은 없지만, 적어도, 이후의 가열 처리에 견딜 수 있을 정도의 내열성을 갖고 있는 것이 필수적이다. 예를 들어 바륨 보로실리케이트 유리나 알루미노 보로실리케이트 유리 등의 유리 기판, 세리믹스 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다.
또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판, 또한 이들의 기판 위에 반도체 소자가 형성된 것, 예를 들어 MOSFET 구조의 트랜지스터를 포함한 구동 회로가 형성된 반도체 기판, 용량이 형성된 반도체 기판 등을 사용할 수 있다.
절연층(130)은 결정성 산화물 반도체막(144)과 접하기 때문에, 막 내(벌크 내)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하다. 예를 들어, 절연층(130)으로서 산화 실리콘막을 사용하는 경우에는 SiO2 +α(단, α>0)로 한다. 이와 같은 절연층(130)을 사용함으로써, 결정성 산화물 반도체막(144)에 산소를 공급할 수 있고, 특성을 양호하게 할 수 있다. 결정성 산화물 반도체막(144)에 산소를 공급함으로써, 막 내의 산소 결손을 보전할 수 있다.
예를 들어, 결정성 산화물 반도체막(144)과 접하여 산소의 공급원이 되는 산소를 많이(과잉으로) 포함한 산화물 절연층을 형성함으로써, 상기 산화물 절연층으로부터 결정성 산화물 반도체막(144)에 산소를 공급할 수 있다. 결정성 산화물 반도체막(144) 및 산화물 절연층을 적어도 일부가 접한 상태로 가열 공정을 행함으로써 결정성 산화물 반도체막(144)에 산소를 공급하여도 좋다.
또한, 결정성 산화물 반도체막(144)에 산소(적어도 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함함)를 도입하여 막 내에 산소를 공급하여도 좋다. 산소의 도입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법, 플라즈마 처리 등을 사용할 수 있다. 산소의 도입은, 노출된 결정성 산화물 반도체막(144)에 직접 행하여도 좋고, 게이트 절연층(146) 등을 통과시켜 행하여도 좋다.
결정성 산화물 반도체막(144)은 트렌치(131)를 따라 형성되기 때문에, 트렌치(131)의 하단 코너부(300)는 곡면 상태(바람직하게는 곡률 반경이 20nm 이상 60nm 이하(보다 바람직하게는, 20nm 이상 30nm 이하))로 한다. 하단 코너부(300)가 급준한 모서리부라면, 결정성 산화물 반도체막(144)에 있어서 결정의 배향 불량이나 피복성 저하에 의한 형상 불량 등을 초래하여 안정적인 결정 구조 및 전기 도전성이 얻어지기 어렵게 될 우려가 있다.
또한, 절연층(130)에 있어서, 결정성 산화물 반도체막(144)이 접하여 형성되는 영역(적어도 하단 코너부)은 표면 거칠기가 저감된 표면인 것이 바람직하다. 구체적으로는, 표면 평균면 거칠기는 0.1nm 이상 0.5nm 미만인 것이 바람직하다. 표면 거칠기가 저감된 표면에 결정성 산화물 반도체막(144)을 형성함으로써, 안정적이며 양호한 결정성을 갖는 결정성 산화물 반도체막(144)을 얻을 수 있다.
따라서, 절연층(130)에 있어서 결정성 산화물 반도체막(144)이 접하여 형성되는 영역에 평탄화 처리를 행하여도 좋다. 평탄화 처리로서 특별히 한정되지 않지만, 연마 처리(예를 들어, 화학적 기계 연마(Chemical Mechanical Polishing; CMP)법), 드라이 에칭 처리, 플라즈마 처리를 사용할 수 있다.
플라즈마 처리로서는, 예를 들어, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행할 수 있다. 역 스퍼터링은, 타깃 측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판 측에 RF 전원을 사용하여 전압을 인가함으로써, 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용하여도 좋다.
평탄화 처리로서, 연마 처리, 드라이 에칭 처리, 플라즈마 처리는 복수 번 행하여도 좋고, 이들을 조합하여 행하여도 좋다. 또한, 조합하여 행하는 경우, 공정 순서도 특별히 한정되지 않고, 절연층(130) 표면의 요철 상태에 따라 적절히 설정하면 좋다.
또한, 결정성 산화물 반도체막(144)을 형성하기 전에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행함으로써 절연층(130) 표면에 부착된 분말상(粉末狀) 물질(파티클, 먼지라고도 함)을 제거하는 것이 바람직하다.
결정성 산화물 반도체막(144)의 형성 공정에 있어서, 결정성 산화물 반도체막(144)에 최대한 수소 또는 물이 포함되지 않게 하기 위하여, 결정성 산화물 반도체막(144) 형성의 전 처리로서 스퍼터링 장치의 예비 가열실에서 절연층(130)이 형성된 기판을 예비 가열하고, 기판 및 절연층(130)에 흡착한 수소, 수분 등의 불순물을 탈리하여 배기하는 것이 바람직하다. 또한, 예비 가열실에 설치하는 배기 수단은, 크라이오 펌프(cryo pump)가 바람직하다.
다음에, 트렌치(131)를 덮도록 결정성 산화물 반도체막(144)을 형성한다(도 2b 참조). 결정성 산화물 반도체막(144)은 결정화된 부분을 갖는 산화물 반도체막이고, CAAC-OS막을 사용한다. 결정성 산화물 반도체막(144)은 적어도 하단 코너부(300)에 있어서 결정성 산화물 반도체막(144) 표면에 대략 수직의 c축을 갖는 결정을 포함한다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의하여 CAAC-OS막에는 입계(그레인 바운더리라고도 함)는 확인할 수 없다. 그래서, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또 ab면에 수직의 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 갖고, c축에 수직의 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부 사이에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서 단순히 “수직”이라고 기재하는 경우에는, 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 “평행”이라고 기재하는 경우에는, -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향이 된다. 결정부는, 막을 형성함으로써 형성되거나, 또는 막을 형성한 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
c축 배향을 가진 결정성 산화물 반도체를 얻는 방법으로서, 3가지 방법을 들 수 있다. 첫 번째는 성막 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막을 형성하고, 표면에 대략 수직으로 c축 배향시키는 방법이다. 두 번째는 막 두께를 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하여 표면에 대략 수직으로 c축 배향시키는 방법이다. 세 번째는 1번째 층의 막 두께를 얇게 형성한 후, 200℃ 이상 700℃ 이하의 가열 처리를 행하고, 2번째 층의 형성을 행하여 표면에 대략 수직으로 c축 배향시키는 방법이다.
본 실시형태에서는, 형성 온도를 200℃ 이상 450℃ 이하로 하여 산화물 반도체막을 형성하고, 표면에 대략 수직의 c축 배향을 가진 결정성 산화물 반도체막(144)을 형성한다.
결정성 산화물 반도체막(144)을 CAAC-OS막으로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 더 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
결정성 산화물 반도체막(144)의 막 두께는, 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 결정성 산화물 반도체막(144)은 스퍼터링 타깃 표면에 대하여 대략 수직으로 복수의 기판 표면이 세트된 상태로 형성하는 스퍼터링 장치, 소위 CP 스퍼터링 장치(Columnar Plasma Sputtering system)를 사용하여 형성하여도 좋다. 어느 방법을 사용하여도 산화물 반도체막 표면의 요철에 대하여 수직의 방향으로 결정 성장이 행해지고, c축 배향한 결정성 산화물 반도체를 얻을 수 있다.
결정성 산화물 반도체막(144)의 재료로서는, 적어도 In, Ga, Sn, 및 Zn 중에서 선택된 1종 이상의 원소를 함유한다. 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, Hf-In-Zn-O계 산화물 반도체나, 2원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체, In-Ga-O계 산화물 반도체, 1원계 금속 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용하여 형성할 수 있다. 또한, 상기 산화물 반도체에 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어 SiO2를 포함시켜도 좋다.
예를 들어, In-Ga-Zn-O계 산화물 반도체란 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체를 의미하고, 그 조성 비율은 불문한다.
또한, 결정성 산화물 반도체막(144)은 화학식 InMO3(ZnO)m(m＞0)으로 표기되는 박막을 사용할 수 있다. 여기서, M은 Zn, Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
또한, 산화물 반도체로서 In-Sn-Zn-O계 산화물 반도체의 재료를 사용하는 경우, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 등으로 하면 좋다.
또한, 산화물 반도체로서 In-Zn-O계 재료를 사용하는 경우, 사용하는 타깃의 조성 비율은 원자수 비율로 In: Zn=50:1 내지 1:2(mol수 비율로 환산하면 In2O3: ZnO=25:1 내지 1:4), 바람직하게는 In: Zn=20:1 내지 1:1(mol수 비율로 환산하면 In2O3: ZnO=10:1 내지 1:2), 보다 바람직하게는 In: Zn=15:1 내지 1.5:1(mol수 비율로 환산하면 In2O3: ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용되는 타깃은 원자수 비율이 In: Zn: O=X:Y:Z인 경우에 Z>1.5X+Y로 한다.
또한, 결정성 산화물 반도체막(144)은 형성할 때 산소가 많이 포함되도록 설정한 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 형성하는 등)으로 형성하여, 산소를 많이 포함한(바람직하게는 산화물 반도체가 결정 상태에 있어서의 화학량론적 조성 비율에 대하여 산소의 함유량이 과잉의 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
또한, 결정성 산화물 반도체막(144)에 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는 300℃ 이상 700℃ 이하, 또는 기판의 변형점 미만으로 한다. 예를 들어, 가열 처리 장치의 하나인 전기로에 기판을 도입하여, 산화물 반도체막에 대하여 질소 분위기하 450℃에서 1시간의 가열 공정을 행한다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희 가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 공정으로서 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시켜 놓고, 수분간 가열한 후, 기판을 불활성 가스 중으로부터 추출하는 GRTA를 행하여도 좋다.
또한, 탈수화 또는 탈수소화를 위한 가열 처리는, 결정성 산화물 반도체막(144)을 형성한 후, 수소나 수분 등의 불순물을 블록하는 기능을 갖는 막(예를 들어, 산화 알루미늄막)을 결정성 산화물 반도체막(144) 위에 형성하기 전이라면, 트랜지스터(162)의 제작 공정에 있어서 어느 타이밍으로 행하여도 좋다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 결정성 산화물 반도체막(144)을 가열한 후, 동일한 노에 고순도의 산소 가스, 고순도의 이질화 산소 가스, 또는 초 건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계(露點計: dew point meter)를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 이질화 산소 가스에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 이질화 산소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 이질화 산소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 이질화 산소 가스의 작용에 의하여 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에 의하여 동시에 감소된 결정성 산화물 반도체를 구성하는 주성분 재료인 산소를 공급함으로써, 결정성 산화물 반도체막(144)을 고순도화 및 전기적으로 I형(진성)화할 수 있다.
또한, 결정성 산화물 반도체막(144)은 섬 형상으로 가공하여도 좋고, 형상을 가공하지 않고, 그대로 막 형상으로 하여도 좋다. 또한, 결정성 산화물 반도체막을 소자마다 분리하는 절연층으로 이루어진 소자 분리 영역을 형성하여도 좋다. 소자 분리 영역에도 트렌치 구조를 사용할 수 있다.
또한, 결정성 산화물 반도체막(144)은 섬 형상으로 가공하는 경우, 결정성 산화물 반도체막(144)에 대한 에칭은, 드라이 에칭 및 웨트 에칭 중 어느 쪽이라도 좋고, 양쪽을 사용하여도 좋다. 예를 들어, 결정성 산화물 반도체막(144)의 웨트 에칭에 사용하는 에칭액으로서는, 인산과 초산과 질산을 혼합한 용액 등을 사용할 수 있다. 또한, ITO07N(KANTO CHEMICAL CO.,INC 제조)을 사용하여도 좋다.
다음에, 결정성 산화물 반도체막(144) 위에, 소스 전극층 및 드레인 전극층(이것과 같은 층에서 형성되는 배선을 포함함)이 되는 도전막을 형성한다. 상기 도전막은 후의 가열 처리에 견딜 수 있는 재료를 사용한다. 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또한 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 또는 위측의 한편 또는 쌍방에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다. 또한, 소스 전극층 및 드레인 전극층에 사용하는 도전막으로서는 도전성 금속 산화물로 형성하여도 좋다. 도전성 금속 산화물로서는 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 인듐 주석 산화물(In2O3-SnO2), 인듐 아연 산화물(In2O3-ZnO), 또는 이들 금속 산화물 재료에 산화 실리콘을 함유시킨 것을 사용할 수 있다.
포토리소그래피 공정에 의하여 도전막 위에 레지스트 마스크를 형성하고, 선택적으로 에칭을 행하여 소스 전극층 또는 드레인 전극층으로서 기능하는 전극층(142a), 전극층(142b)을 형성한 후, 레지스트 마스크를 제거한다.
본 실시형태에서는 도전막으로서 Ti막을 사용하고, 결정성 산화물 반도체막(144)에 In-Ga-Zn-O계 산화물 반도체를 사용하므로, 에칭액으로서 암모니아 과수(암모니아, 물, 과산화 수소수의 혼합액)를 사용한다.
다음에, 결정성 산화물 반도체막(144)의 일부, 및 소스 전극 또는 드레인 전극으로서 기능하는 전극층(142a), 전극층(142b)을 덮는 게이트 절연층(146)을 형성한다. 또한, 채널 폭 방향의 트렌치의 내벽 및 저면에도 게이트 절연층(146)을 형성한다(도 2c 참조).
게이트 절연층(146)의 막 두께는 1nm 이상 100nm 이하로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, CVD법, 펄스레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용할 수 있다. 또한, 게이트 절연층(146)은 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태로 형성하는 스퍼터링 장치, 소위 CP 스퍼터링 장치를 사용하여 형성하여도 좋다.
게이트 절연층(146)의 재료로서는, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은, 결정성 산화물 반도체막(144)과 접하는 부분에 있어서 산소를 함유하는 것이 바람직하다. 특히, 산화물 절연막은, 막 내(벌크 내)에 적어도 화학량론비를 초과하는 양의 산소가 존재하는 것이 바람직하고, 예를 들어, 게이트 절연층(146)으로서, 산화 실리콘막을 사용하는 경우에는, SiO2 +α(단, α>0)로 한다. 본 실시형태에서는, 게이트 절연층(146)으로서 SiO2 +α(단, α>0)인 산화 실리콘막을 사용한다. 상기 산화 실리콘막을 게이트 절연층(146)으로서 사용함으로써, 결정성 산화물 반도체막(144)에 산소를 공급할 수 있어 특성을 양호하게 할 수 있다. 또한, 게이트 절연층(146)은 제작하는 트랜지스터 사이즈나 게이트 절연층(146)의 단차 피복성을 고려하여 형성하는 것이 바람직하다.
또한, 게이트 절연층(146)의 재료로서, 산화 하프늄, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x>0, y>0, z>0), 하프늄 알루미네이트(HfAlxOy(x>0, y>0)), 산화 란탄 등의 high-k 재료를 사용함으로써 게이트 리크 전류를 저감시킬 수 있다. 또한, 게이트 절연층(146)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
그리고, 게이트 전극층용의 도전 재료가 트렌치 내에 충전되도록 게이트 전극층(148)을 게이트 절연층(146) 위에 형성한다(도 2d 참조). 게이트 전극층(148)의 재료는 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 크롬, 네오디뮴, 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 또한, 게이트 전극층(148)으로서 인 등의 불순물 원소가 도핑된 다결정 실리콘막으로 대표되는 반도체막, 니켈 실리사이드 등의 실리사이드막을 사용하여도 좋다. 게이트 전극층(148)은 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다.
또한, 게이트 전극층(148)의 재료는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티타늄을 포함하는 인듐 산화물, 산화 티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 도전성 재료를 적용할 수도 있다. 또한, 상기 도전성 재료와 상기 금속 재료의 적층 구조로 할 수도 있다.
또한, 게이트 절연층(146)과 접하는 게이트 전극층(148)의 일층으로서, 질소를 포함하는 금속 산화물, 구체적으로는, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, SnN 등)을 사용할 수 있다. 이들 막은 5전자 볼트, 바람직하게는 5.5전자 볼트 이상의 일 함수를 갖고, 게이트 전극층으로서 사용한 경우, 트랜지스터의 전기 특성의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다.
트렌치 내에 게이트 전극층(148)을 형성한 단계에서, 트렌치 구조의 트랜지스터(162)가 형성된다.
고순도화된 결정성 산화물 반도체막(144)은 수소, 물 등의 불순물이 충분히 제거되고, 결정성 산화물 반도체막(144) 중의 수소 농도는, 5×1019 atoms/cm3 이하, 바람직하게는 5×1018 atoms/cm3 이하이다. 또한, 결정성 산화물 반도체막(144) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다.
고순도화된 결정성 산화물 반도체막(144) 중에는 캐리어가 매우 적고(제로에 가깝고), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 보다 바람직하게는 1×1011/cm3 미만이다.
도시하지 않았지만, 트렌치 구조의 트랜지스터(162) 위에 절연층을 형성하여도 좋다.
절연층으로는, 대표적으로는 산화 실리콘막, 산화질화 실리콘막, 산화 알루미늄막, 산화질화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 질화 실리콘막, 질화 알루미늄막, 질화산화 실리콘막, 질화산화 알루미늄막 등의 무기 절연막의 단층 또는 적층을 사용할 수 있다.
절연층 위에 절연층을 더 적층하여도 좋다. 특히, 절연층으로서 산화물 절연층을 사용한 경우, 절연층 위에 더 이상 수분이나 수소 등의 불순물이 결정성 산화물 반도체막(144)에 재혼입하지 않도록, 이들이 외부로부터 침입하는 것을 블록하는 보호 절연층을 형성하는 것이 바람직하다. 보호 절연층으로서는, 무기 절연막을 사용하고 질화 실리콘막, 산화 알루미늄막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등의 무기 절연막을 사용하면 좋다. 예를 들어, 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과(블록 효과)가 높은 산화 알루미늄막을 사용할 수 있다.
절연층을 형성한 후, 가열 공정을 더 행하여도 좋다. 예를 들어, 대기 중 100℃ 이상 200℃ 이하, 1시간 이상 30시간 이하에서 가열 공정을 행하여도 좋다. 이 가열 공정은 일정한 가열 온도를 유지하며 가열하여도 좋고, 실온으로부터 100℃ 이상 200℃ 이하의 가열 온도까지의 승온과, 가열 온도로부터 실온까지의 강온을 복수 번 반복하여 행하여도 좋다.
또한, 트랜지스터(162)로 기인한 표면 요철을 저감하기 위하여 평탄화 절연막을 형성하여도 좋다. 평탄화 절연막으로서는, 폴리이미드계 수지, 아크릴계 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다. 또한, 상기 유기 재료 이외에 저유전율 재료(low-k 재료) 등을 사용할 수 있다. 또한, 이들 재료로 형성되는 복수의 절연막을 적층시킴으로써 평탄화 절연막을 형성하여도 좋다.
도 4a 및 도 4b는 트랜지스터 위에 절연층을 형성하는 예를 도시한 것이다.
도 4a에서 도시한 트랜지스터(320)는, 트랜지스터(320)의 게이트 전극층(148)을 덮어 절연층(306)이 형성되고, 또한 절연층(306) 위에 평탄화 절연막(308)이 더 형성되어 있는 예이다. 또한, 게이트 절연층(146), 절연층(306), 및 평탄화 절연막(308)에 전극층(142a), 전극층(142b)에 도달하는 개구를 각각 형성하고, 개구에 전극층(142a)과 전기적으로 접속하는 배선층(304a), 전극층(142b)과 전기적으로 접속되는 배선층(304b)이 형성되어 있다.
도 4b에 도시된 트랜지스터(330)는 트렌치 내에 형성된 게이트 전극층(348)의 오목부를 충전하도록 평탄화 절연막(308)이 형성되는 예이다.
본 실시형태를 사용하여 제작한, 고순도화된 결정성 산화물 반도체막(144)을 사용한 트랜지스터(162)는, 오프 상태에 있어서의 전류값(오프 전류값)을 채널 폭 1μm당 실온(25℃)에서 100zA/μm(1zA는 1×10-21A) 이하, 바람직하게는 10zA/μm 이하, 보다 바람직하게는 1zA/μm 이하, 더 바람직하게는 100yA/μm 이하 레벨까지 낮게 할 수 있다.
트랜지스터(162)에 있어서, 결정성 산화물 반도체막(144)을, 절연층(130)에 형성된 곡률 반경이 20nm 이상 60nm 이하(바람직하게는 20nm 이상 30nm 이하)의 곡면 상태의 하단 코너부(300)를 포함한 트렌치(131)에 형성된다. 전극층(142a)과 전극층(142b)의 거리를 좁게 하여도 트렌치(131)의 깊이를 적절히 설정함으로써, 결정성 산화물 반도체막(144)의 채널 길이를 제어할 수 있어, 미세화에 의한 단채널 효과의 발현을 억제할 수 있다.
또한, 결정성 산화물 반도체막(144)은 적어도 하단 코너부(300)에 있어서 표면에 대략 수직의 c축을 갖는 결정을 포함한 산화물 반도체막이다. 이와 같은 결정성 산화물 반도체막으로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 더 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
트랜지스터(162)의 채널은 트렌치의 내벽을 따라 형성되고, 채널 형성 영역이 평판 형상이 아니라도 캐리어의 흐름이 결정성 산화물 반도체막(144)(CAAC-OS막)의 In-O-In-O로 원활하게 흐른다. 본 실시형태에서는, 트랜지스터(162)에 있어서 트렌치 내벽, 저부에 접하여 결정성 산화물 반도체막(144)을 형성하기 때문에 채널 길이는 트렌치의 측면(내벽)의 길이(도 1b에 있어서의 트렌치의 깊이(d))의 2배와, 트렌치의 저부의 길이(도 1b에 있어서의 길이(L))의 합계가 되어, 트렌치의 저부의 길이(도 1b에 있어서의 길이(L))보다 길게 할 수 있다. 이와 같은 채널 길이로 함으로써, 노멀리 오프의 트랜지스터로 할 수 있고, 단채널 효과도 생기지 않도록 할 수 있다. 또한, 트렌치 구조를 채용함으로써 트랜지스터의 평면 면적을 축소할 수 있어 미세화 및 고집적화가 가능하다.
상술한 바와 같이, 미세화 및 고집적화를 달성한 산화물 반도체를 사용한 반도체 장치에 있어서, 안정적인 전기적 특성을 부여하여 고신뢰성화할 수 있다.
(실시형태 2)
본 실시형태에서는, 반도체 장치의 제작 방법의 다른 일 형태를, 도 3a 내지 도 3d를 사용하여 설명한다. 상기 실시형태와 동일 부분 또는 마찬가지의 기능을 갖는 부분, 및 공정은 상기 실시형태와 마찬가지로 행할 수 있고, 반복 설명은 생략한다. 또한, 같은 개소의 자세한 설명은 생략한다.
본 실시형태에서는, 개시한 발명에 따른 반도체 장치의 제작 방법에 있어서, 비정질 산화물 반도체막에 가열 처리를 행하고, 적어도 일부를 결정화시켜 표면에 대략 수직의 c축을 갖는 결정을 포함한 결정성 산화물 반도체막을 형성하는 예를 나타낸다.
도 3a 내지 도 3d는 본 실시형태에 있어서의 트랜지스터(162)의 제작 방법의 일례를 도시한 것이다.
우선, 기판 위에 산화막으로 이루어진 절연층을 형성한다. 또한, 절연층에 복수의 트렌치(131)(홈이라고도 함)를 형성하고, 트렌치(131)를 갖는 절연층(130)을 형성한다. 트렌치(131)의 하단 코너부(300)는, 곡면 상태이고, 곡률 반경은 20nm 이상 60nm 이하(바람직하게는 20nm 이상 30nm 이하)이다.
다음에, 트렌치(131)를 덮도록 비정질 산화물 반도체막(302)을 형성한다(도 3a 참조). 비정질 산화물 반도체막(302)은 실시형태 1에서 나타낸 결정성 산화물 반도체막(144)과 마찬가지의 재료 및 제작 방법을 사용할 수 있지만, 기판 온도는 형성할 때 결정화가 생기지 않는 온도(바람직하게는 200℃ 이하)로 한다.
또한, 비정질 산화물 반도체막(302)의 과잉의 수소(물이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리의 온도는 비정질 산화물 반도체막이 결정화되지 않는 온도로 하고, 대표적으로는 250℃ 이상 400℃ 이하, 바람직하게는 300℃ 이하로 한다.
탈수화 또는 탈수소화를 위한 가열 처리는, 비정질 산화물 반도체막(302)이 섬 형상으로 가공되기 전에 행하면, 절연층(130)에 포함되는 산소가 가열 처리에 의하여 방출되는 것을 방지할 수 있어 바람직하다.
또한, 가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 가열 처리로 비정질 산화물 반도체막(302)을 가열한 후, 같은 노에 고순도의 산소 가스, 고순도의 이질화 산소 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 노점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)를 도입하여도 좋다. 산소 가스 또는 이질화 산소 가스에 물 및 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스 또는 이질화 산소 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 산소 가스 또는 이질화 산소 가스 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정과 함께 감소된 비정질 산화물 반도체를 구성하는 주성분 재료인 산소를, 산소 가스 또는 이질화 산소 가스의 작용에 의하여 공급함으로써, 비정질 산화물 반도체막을 고순도화 및 전기적으로 I형(진성)화할 수 있다.
또한, 비정질 산화물 반도체막(302)에 가열 처리를 행하고, 상기 비정질 산화물 반도체막(302)의 적어도 일부를 결정화시켜, 표면에 대략 수직의 c축을 갖는 결정을 포함한 결정성 산화물 반도체막(144)을 형성한다(도 3b 참조).
비정질 산화물 반도체막(302)의 적어도 일부를 결정화시키는 가열 처리의 온도는, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃ 이상, 더 바람직하게는 550℃ 이상으로 한다.
예를 들어, 가열 처리 장치 중 하나인 전기로에 기판을 도입하여, 비정질 산화물 반도체막(302)에 대하여 감압 하 450℃에서 1시간의 가열 처리를 행한다.
또한, 가열 처리 장치는, 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발해지는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 고온의 가스에는, 아르곤 등의 희 가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에 기판을 이동시켜 놓고, 수분간 가열한 후, 기판을 불활성 가스 중으로부터 추출하는 GRTA를 행하여도 좋다.
가열 처리는 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기), 또는 희 가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋지만, 상기 질소, 산소, 초건조 공기, 또는 희 가스 등의 분위기에 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 질소, 산소, 또는 희 가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
다음에, 결정성 산화물 반도체막(144)의 일부, 및 소스 전극 또는 드레인 전극으로서 기능하는 전극층(142a), 전극층(142b)을 형성한 후, 전극층(142a), 전극층(142b)을 덮는 게이트 절연층(146)을 형성한다. 또한, 채널 폭 방향의 트렌치의 내벽 및 저면에도 게이트 절연층(146)을 형성한다(도 3c 참조).
또한, 게이트 전극층용의 도전 재료가 트렌치 내에 충전되도록 게이트 전극층(148)을 게이트 절연층(146) 위에 형성한다(도 3d 참조).
트렌치 내에 게이트 전극층(148)을 형성한 단계에서, 트렌치 구조의 트랜지스터(162)가 형성된다.
트랜지스터(162)에 있어서, 결정성 산화물 반도체막(144)은 절연층(130)에 형성된 곡률 반경이 20nm 이상 60nm 이하(바람직하게는 20nm 이상 30nm 이하)의 곡면 상태의 하단 코너부(300)를 포함한 트렌치(131)에 형성된다. 전극층(142a)과 전극층(142b)의 거리를 좁게 하여도 트렌치(131)의 깊이를 적절히 설정함으로써, 결정성 산화물 반도체막(144)의 채널 길이를 제어할 수 있어, 미세화에 의한 단채널 효과의 발현을 억제할 수 있다.
또한, 결정성 산화물 반도체막(144)은 적어도 하단 코너부(300)에 있어서 표면에 대략 수직의 c축을 갖는 결정을 포함한 산화물 반도체막이다. 이와 같은 결정성 산화물 반도체막으로 함으로써, 가시광이나 자외광의 조사에 의한 트랜지스터의 전기적 특성 변화를 더 억제하여 신뢰성이 높은 반도체 장치로 할 수 있다.
트랜지스터(162)의 채널이 트렌치의 내벽을 따라 형성되고, 채널 형성 영역이 평판 형상이 아니라도 캐리어의 흐름이 결정성 산화물 반도체막(144)(CAAC-OS막)의 In-O-In-O로 원활하게 흐른다. 본 실시형태에서는, 트랜지스터(162)에 있어서 트렌치(131) 내벽, 저부에 접하여 결정성 산화물 반도체막(144)을 형성하기 때문에 채널 길이는 트렌치의 측면(내벽)의 길이(도 1b에 있어서의 트렌치의 깊이(d))의 2배와, 트렌치의 저부의 길이(도 1b에 있어서의 길이(L))의 합계가 되어, 트렌치의 저부의 길이(도 1b에 있어서의 길이(L))보다 길게 할 수 있다. 이와 같은 채널 길이로 함으로써, 노멀리 오프의 트랜지스터로 할 수 있고, 단채널 효과도 생기지 않도록 할 수 있다. 또한, 트렌치 구조를 채용함으로써 트랜지스터의 평면 면적을 축소할 수 있어 미세화 및 고집적화가 가능하다.
상술한 바와 같이, 미세화 및 고집적화를 달성한 산화물 반도체를 사용한 반도체 장치에 있어서, 안정적인 전기적 특성을 부여하여 고신뢰성화할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(162)를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 반도체 장치의 일례를 도면을 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(320) 또는 트랜지스터(330)를 사용할 수도 있다.
트랜지스터(162)는 오프 전류가 매우 작기 때문에, 이것을 사용함으로써 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작이 불필요하게 되거나 또는, 리프레쉬 동작의 빈도가 매우 낮은 반도체 기억 장치로 할 수 있게 되므로, 소비 전력을 충분히 저감할 수 있다.
도 5a 내지 도 5c는 반도체 장치의 구성의 일례를 도시한 것이다. 도 5a는 반도체 장치의 단면도, 도 5b는 반도체 장치의 평면도, 도 5c는 반도체 장치의 회로도를 각각 도시한 것이다. 여기서, 도 5a는 도 5b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다.
도 5a 및 도 5b에서 도시한 반도체 장치는 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 트랜지스터(162)는 실시형태 1 또는 실시형태 2에서 나타낸 구성과 동일하기 때문에, 도 5a 및 도 5b에 있어서 도 1a 및 도 1b와 같은 개소는 같은 부호를 사용하여 설명한다.
여기서, 제 1 반도체 재료와 제 2 반도체 재료는 서로 다른 금제대폭(禁制帶幅)를 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘 등)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 장시간 기억 내용을 유지할 수 있다.
또한, 상기 트랜지스터는 모두 n채널형 트랜지스터인 것으로 가정하여 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 개시하는 발명이 기술적인 본질은, 정보를 유지하기 위하여 결정성 산화물 반도체(CAAC-OS)를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성을 여기서 나타내는 것으로 한정할 필요는 없다.
도 5a에 있어서의 트랜지스터(160)는 반도체 재료(예를 들어, 실리콘 등)를 포함한 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)과 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110)을 갖는다. 또한, 도면에서 소스 전극이나 드레인 전극을 명시적으로 도시하지 않는 경우가 있지만, 편의상 이러한 상태를 포함하여 트랜지스터라고 부를 경우가 있다. 또한, 이 경우, 트랜지스터의 접속 관계를 설명하기 위하여, 소스 영역이나 드레인 영역을 포함하여 소스 전극층이나 드레인 전극층으로 표현하는 경우가 있다. 즉, 본 명세서에서 소스 전극이라고 기재한 경우에는 소스 영역이 포함될 수 있다.
또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되고, 트랜지스터(160)를 덮도록 절연층(128), 절연층(130)이 형성된다. 또한, 고집적화를 실현하기 위해서는, 도 5a에서 도시한 바와 같이, 트랜지스터(160)가 사이드월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는, 게이트 전극(110)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(120)으로 하여도 좋다.
도 5a에서 도시한 바와 같이, 트랜지스터(162)는 결정성 산화물 반도체(CAAC-OS)를 사용한 결정성 산화물 반도체막(144)을 갖는 트렌치 구조의 트랜지스터이다. 여기서, 결정성 산화물 반도체막(144)은 고순도화된 것임이 바람직하다. 고순도화된 산화물 반도체를 사용함으로써, 매우 우수한 오프 전류 특성의 트랜지스터(162)를 얻을 수 있다.
트랜지스터(162) 위에는, 절연층(150)이 단층 또는 적층으로 형성되어 있다. 또한, 절연층(150)을 개재(介在)하여 트랜지스터(162)의 전극층(142a)과 중첩하는 영역에는 도전층(148b)이 형성되어 있고, 전극층(142a)과 절연층(150)과 도전층(148b)에 의하여 용량 소자(164)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(164)의 한쪽 전극으로서 기능하고, 도전층(148b)은 용량 소자(164)의 다른 쪽 전극으로서 기능한다. 또한, 용량이 불필요한 경우는, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다. 또한, 용량 소자(164)는 별도 트랜지스터(162) 상방에 형성하여도 좋다. 예를 들어, 트렌치형의 커패시터나 스택형의 용량 소자를 별도 트랜지스터(162) 상방, 또는 트랜지스터(160) 하방에 형성하고, 3차원적으로 적층함으로써, 고집적화를 더욱 도모하여도 좋다.
트랜지스터(162) 및 용량 소자(164) 위에는 절연층(152)이 형성되어 있다. 또한, 절연층(152) 위에는 트랜지스터(162)와 다른 트랜지스터를 접속하기 위한 배선(156)이 형성되어 있다. 도 5a에서는 도시하지 않았지만, 배선(156)은 절연층(150) 및 절연층(152) 등에 형성된 개구에 형성된 전극을 개재하여 전극층(142b)과 전기적으로 접속된다. 여기서, 상기 전극은 적어도 트랜지스터(162)의 결정성 산화물 반도체막(144)의 일부와 중첩하도록 형성되는 것이 바람직하다.
또한, 전극층(142b) 및 배선(156)의 전기적인 접속은 전극층(142b) 및 배선(156)을 직접 접촉시켜도 좋고, 본 실시형태에 나타내는 바와 같이, 사이의 절연층에 전극을 형성하고, 상기 전극을 개재하여 행하여도 좋다. 또한, 사이에 개재하는 전극은 복수라도 좋다.
도 5a 및 도 5b에 있어서, 트랜지스터(160)와 트랜지스터(162)는 적어도 일부가 중첩되도록 형성되어 있고, 트랜지스터(160)의 소스 영역 또는 드레인 영역과 결정성 산화물 반도체막(144)의 일부가 중첩되도록 형성되어 있는 것이 바람직하다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 적어도 일부가 중첩되도록 형성되어 있다. 예를 들어, 용량 소자(164)의 도전층(148b)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩하여 형성된다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적을 저감할 수 있기 때문에, 고집적화를 도모할 수 있다.
다음에, 도 5c는 도 5a 및 도 5b에 대응한 회로 구성의 일례를 도시한 것이다.
도 5c에, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은, 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속된다.
도 5c에서 도시한 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위가 유지 가능한 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능해진다.
정보의 기록 및 유지에 대하여 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 설정하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 주어진다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 주어진다(기록). 여기서는, 다른 2개의 전위 레벨을 주어지는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 어느 하나가 주어지는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 설정하여 트랜지스터(162)를 오프 상태로 함으로써 트랜지스터(160)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 극히 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에, 정보의 판독에 대하여 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태대로 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위가 된다. 일반적으로, 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극에 High 레벨 전하가 주어지는 경우의 외견상의 임계값 전압(Vth _H)은, 트랜지스터(160)의 게이트 전극에 Low 레벨 전하가 주어지는 경우의 외견상 임계값 전압(Vth _L)보다 낮아지기 때문이다. 여기서, 외견상 임계값 전압이란, 트랜지스터(160)를“온 상태”로 하기 위하여 필요한 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth _H와 Vth _L의 중간의 전위 V0로 설정함으로써 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 기록에 있어서, High 레벨 전하가 주어진 경우에는, 제 5 배선의 전위가 V0(＞Vth _H)가 되어도, 트랜지스터(160)는“온 상태”가 된다. Low 레벨 전하가 부여된 경우에는, 제 5 배선의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(160)는“오프 상태”인 채이다. 따라서, 제 2 배선의 전위에 의하여 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 필요가 있다. 이와 같이, 정보를 판독하지 않는 경우에는, 게이트 전극의 상태에 상관없이 트랜지스터(160)가“오프 상태”가 되는 전위, 즉, Vth _H보다 작은 전위를 제 5 배선에 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이, 트랜지스터(160)가 “온 상태”가 되는 전위, 즉 Vth _L보다 큰 전위를 제 5 배선에 공급하면 좋다.
본 실시형태에서 나타낸 반도체 장치에서는, 채널 형성 영역에 결정성 산화물 반도체(CAAC-OS)를 사용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작을 행할 필요가 없거나, 또는 리프레쉬 동작의 빈도를 극히 낮게 할 수 있으므로 소비 전력을 충분히 저감할 수 있다. 또한, 전력이 공급되지 않는 경우(다만, 전위는 고정되어 있는 것이 바람직함)라도 장기간에 걸쳐 기억 내용을 유지할 수 있다.
또한, 본 실시형태에서 나타낸 반도체 장치에서는, 정보의 기록에 높은 전압을 필요로 하지 않아, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 부유 게이트에 전자를 주입하거나, 부유 게이트로부터 전자를 뽑을 필요가 없으므로 게이트 절연층이 열화한다는 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되어 있는 재기록 가능 횟수에 제한이 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태와 오프 상태를 스위칭함으로써 정보가 기록되기 때문에 고속 동작도 용이하게 실현할 수 있다.
또한, 트랜지스터(162)에 트랜치 구조를 채용함으로써, 트랜지스터(162)의 평면 면적을 축소할 수 있어 고집적화가 가능하다.
상술한 바와 같이, 본 실시형태에서 나타낸 구성, 방법 등은, 다른 실시형태에서 나타낸 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(162)를 사용하여 전력이 공급되지 않은 상황에서도 기억 내용을 유지할 수 있고, 또 기록 횟수에도 제한이 없는 반도체 장치에 대하여, 실시형태 3에서 나타낸 구성과 상이한 구성에 대하여 도 6a 내지 도 7b를 사용하여 설명한다. 또한, 본 실시형태의 반도체 장치는, 실시형태 1 또는 실시형태 2에서 나타낸 트랜지스터(320) 또는 트랜지스터(330)를 사용할 수도 있다.
도 6a는, 반도체 장치의 회로 구성의 일례를 도시한 것이고, 도 6b는 반도체 장치의 일례를 도시한 개념도이다. 우선, 도 6a에서 도시한 반도체 장치에 대하여 설명을 행하고, 이어서 도 6b에서 도시한 반도체 장치에 대하여, 이하에서 설명한다.
도 6a에서 도시한 반도체 장치에 있어서, 비트선 BL과 트랜지스터(162)의 소스 전극 또는 드레인 전극은 전기적으로 접속되고, 워드선 WL과 트랜지스터(162)의 게이트 전극은 전기적으로 접속되고, 트랜지스터(162)의 소스 전극 또는 드레인 전극과 용량 소자(254)의 제 1 단자는 전기적으로 접속되어 있다.
결정성 산화물 반도체(CAAC-OS)를 사용한 트랜지스터(162)는, 오프 전류가 매우 작은 특징을 갖는다. 그래서, 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위(또는, 용량 소자(254)에 축적된 전하)를 매우 장기간에 걸쳐 유지할 수 있다. 또한, 결정성 산화물 반도체(CAAC-OS)를 사용한 트랜지스터(162)에서는, 단채널 효과가 쉽게 나타나지 않는다는 장점도 있다.
다음에, 도 6a에서 도시한 반도체 장치(메모리 셀(250))에 정보의 기록 및 유지를 행하는 경우에 대하여 설명한다.
우선, 워드선 WL의 전위를, 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 비트선 BL의 전위가 용량 소자(254)의 제 1 단자에 주어진다(기록). 그 후, 워드선 WL의 전위를 트랜지스터(162)가 오프 상태로 되는 전위로 하여 트랜지스터(162)를 오프 상태로 함으로써 용량 소자(254)의 제 1 단자의 전위가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자에 축적된 전하)는 장시간에 걸쳐 유지할 수 있다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(162)가 온 상태가 되면, 부유 상태인 비트선 BL과 용량 소자(254)가 도통하고, 비트선 BL과 용량 소자(254) 사이에서 전하가 다시 분배된다. 결과적으로, 비트선 BL의 전위가 변동된다. 비트선 BL의 전위 변동량은 용량 소자(254)의 제 1 단자의 전위(또는 용량 소자(254)에 축적된 전하)에 따라 상이한 값을 취한다.
예를 들어, 용량 소자(254)의 제 1 단자의 전위를 V, 용량 소자(254)의 용량을 C, 비트선 BL이 갖는 용량 성분(이하, 비트선 용량이라고도 부름)을 CB, 전하가 다시 분배되기 전의 비트선 BL의 전위를 VB0으로 하면, 전하가 다시 분배된 후의 비트선 BL의 전위는, (CB×VB0+C×V)/(CB+C)가 된다. 따라서, 메모리 셀(250)의 상태로서, 용량 소자(254)의 제 1 단자의 전위가 V1과 V0(V1>V0)의 2상태를 취한다면, 전위 V1을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V1)/(CB+C))는 전위 V0을 유지한 경우의 비트선 BL의 전위(=(CB×VB0+C×V0)/(CB+C))보다 높게 되는 것을 알 수 있다.
그리고, 비트선 BL의 전위를 소정의 전위와 비교함으로써 정보를 판독할 수 있다.
이와 같이, 도 6a에서 도시한 반도체 장치는, 트랜지스터(162)는 오프 전류가 매우 작기 때문에, 용량 소자(254)에 축적된 전하는 장기간에 걸쳐 유지할 수 있다. 즉, 리프레쉬 동작이 불필요하게 되거나 또는, 리프레쉬 동작의 빈도를 매우 낮게 할 수 있게 되므로, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기간에 걸쳐 기억된 내용을 유지할 수 있다.
다음에, 도 6b에서 도시한 반도체 장치에 대하여 설명한다.
도 6b에서 도시한 반도체 장치는, 상부에 기억 회로로서 도 6a에서 도시한 메모리 셀(250)을 복수로 갖는 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 갖고, 하부에 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))를 동작시키기 위하여 필요한 주변 회로(253)를 갖는다. 또한, 주변 회로(253)는 메모리 셀 어레이(251)와 전기적으로 접속되어 있다.
도 6b에서 도시한 구성으로 함으로써, 주변 회로(253)를 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))의 바로 밑에 형성할 수 있기 때문에 반도체 장치의 소형화를 도모할 수 있다.
주변 회로(253)에 형성되는 트랜지스터는, 트랜지스터(162)와는 다른 반도체 재료를 사용하는 것이 더 바람직하다. 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이 외에 유기 반도체 재료 등을 사용하여도 좋다. 이와 같은 반도체 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하다. 따라서, 상기 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 바람직하게 실현할 수 있다.
또한, 도 6b에서 도시한 반도체 장치에서는, 2개의 메모리 셀 어레이(251)(메모리 셀 어레이(251a) 및 메모리 셀 어레이(251b))가 적층된 구성을 예시하였지만 적층하는 메모리 셀 어레이의 개수는 이것에 한정되지 않는다. 3개 이상의 메모리 셀 어레이를 적층하는 구성으로 하여도 좋다.
다음에, 도 6a에서 도시한 메모리 셀(250)의 구체적인 구성에 대하여 도 7a 및 도 7b를 사용하여 설명한다.
도 7a 및 도 7b는 메모리 셀(250)의 구성의 일례이다. 도 7a는 메모리 셀(250)의 단면도, 도 7b는 메모리 셀(250)의 평면도를 각각 도시한 것이다. 여기서, 도 7a는 도 7b의 F1-F2 및 G1-G2에 있어서의 단면에 상당한다.
도 7a 및 도 7b에서 도시한 트랜지스터(162)는, 실시형태 1 또는 실시형태 2에서 나타낸 구성과 동일 구성이기 때문에, 도 7a 및 도 7b에 있어서 도 1a 및 도 1b와 같은 개소는 같은 부호를 사용하여 설명한다.
트랜지스터(162) 위에는 절연층(256)이 단층 또는 적층으로 형성되어 있다. 또한, 절연층(256)을 개재하여 트랜지스터(162)의 전극층(142a)과 중첩되는 영역에는 도전층(262)이 형성되고, 전극층(142a)과 절연층(256)과 도전층(262)에 의하여 용량 소자(254)가 구성된다. 즉, 트랜지스터(162)의 전극층(142a)은 용량 소자(254)의 한쪽의 전극으로서 기능하고, 도전층(262)은 용량 소자(254)의 다른 쪽 전극으로서 기능한다.
트랜지스터(162) 및 용량 소자(254) 위에는, 절연층(258)이 형성되어 있다. 또한, 절연층(258) 위에는 메모리 셀(250)과, 인접된 메모리 셀(250)을 접속하기 위한 배선(260)이 형성되어 있다. 도시하지 않았지만, 배선(260)은 절연층(256) 및 절연층(258) 등에 형성된 개구를 통하여 트랜지스터(162)의 전극층(142b)과 전기적으로 접속되어 있다. 다만, 개구에 다른 도전층을 형성하고, 상기 다른 도전층을 개재하여 배선(260)과 전극층(142b)을 전기적으로 접속하여도 좋다. 또한, 배선(260)은 도 6a의 회로도에 있어서의 비트선 BL에 상당한다.
도 7a 및 도 7b에 있어서 트랜지스터(162)의 전극층(142b)은 인접된 메모리 셀에 포함되는 트랜지스터의 소스 전극으로서도 기능할 수 있다. 이와 같은 평면 레이아웃을 채용함으로써, 반도체 장치의 점유 면적을 저감할 수 있기 때문에, 고집적화를 도모할 수 있다.
상술한 바와 같이, 상부에 다층으로 형성된 복수의 메모리 셀은, 결정성 산화물 반도체(CAAC-OS)를 사용한 트랜지스터에 의하여 형성되어 있다. 결정성 산화물 반도체(CAAC-OS)를 사용한 트랜지스터는 오프 전류가 작기 때문에, 이것을 사용함으로써 매우 장기간에 걸쳐 기억 내용을 유지할 수 있다. 즉, 리프레쉬 동작의 빈도를 매우 낮게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(바꿔 말하면, 충분히 고속 동작할 수 있는 트랜지스터)를 사용한 주변 회로와, 산화물 반도체를 사용한 트랜지스터(더 넓은 의미로서는 오프 전류가 충분히 작은 트랜지스터)를 사용한 기억 회로를 일체로 구비함으로써, 여태까지 없었던 특징을 갖는 반도체 장치를 실현할 수 있다. 또한, 주변 회로와 기억 회로를 적층 구조로 함으로써 반도체 장치의 집적화를 도모할 수 있다.
또한, 트랜지스터(162)에 트렌치 구조를 채용함으로써, 트랜지스터(162)의 평면 면적을 축소할 수 있어 고집적화가 가능하다.
본 실시형태는 다른 실시형태에서 기재한 구성과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 앞선 실시형태에서 나타낸 반도체 장치를 휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 응용한 경우의 예를 도 8 및 도 11을 사용하여 설명한다.
휴대 전화, 스마트폰, 전자 서적 등의 휴대 기기에 있어서는, 화상 데이터의 임시 기억 등에 SRAM 또는 DRAM이 사용되고 있다. SRAM 또는 DRAM이 사용되는 이유로서는 플래시 메모리는 응답이 늦고, 화상 처리에는 적합하지 않기 때문이다. 한편, SRAM 또는 DRAM을 화상 데이터의 일시 기억에 사용한 경우 이하의 특징이 있다.
일반적인 SRAM은 도 8a에서 도시한 바와 같이 1개의 메모리 셀이 트랜지스터(801) 내지 트랜지스터(806)의 6개의 트랜지스터로 구성되어 있고, 그것을 X디코더(807), Y디코더(808)로 구동한다. 트랜지스터(803)와 트랜지스터(805), 및 트랜지스터(804)와 트랜지스터(806)가 인버터를 구성하고, 고속 구동을 가능하게 한다. 그러나, 1개의 메모리 셀이 6 트랜지스터로 구성되어 있기 때문에, 셀 면적이 크다는 결점이 있다. 디자인 룰의 최소 치수를 F로 하였을 때에 SRAM의 메모리 셀 면적은 통상 100F2 내지 150F2이다. 그래서, SRAM은 비트당의 단가가 각종 메모리 중에서 가장 비싸다.
한편, 도 8b에 도시된 바와 같이, DRAM은 메모리 셀이 트랜지스터(811) 및 유지 용량(812)으로 구성되고, 그것을 X디코더(813) 및 Y디코더(814)로 구동한다. 하나의 셀이 1 트랜지스터 1 용량의 구성으로 되어 있어, 면적이 작다. DRAM의 메모리 셀 면적은 보통 10F2 이하다. 그러나, DRAM은 항상 리프레쉬 동작이 필요하고, 재기록을 행하지 않는 경우라도 소비 전력이 발생한다.
그러나, 상기 실시형태에서 설명한 반도체 장치의 메모리 셀 면적은 10F2 전후이면서, 또 빈번한 리프레쉬는 필요하지 않다. 따라서, 메모리 셀 면적이 축소되고, 또 소비 전력을 저감할 수 있다.
다음에, 도 9는 휴대 기기의 블록도를 도시한 것이다. 도 9에서 도시한 휴대 기기는, RF 회로(901), 아날로그 베이스 밴드 회로(902), 디지털 베이스 밴드 회로(903), 배터리(904), 전원 회로(905), 애플리케이션 프로세서(906), 플래시 메모리(910), 디스플레이 컨트롤러(911), 메모리 회로(912), 디스플레이(913), 터치 센서(919), 음성 회로(917) 및 키보드(918) 등으로 구성되어 있다. 디스플레이(913)는, 표시부(914), 소스 드라이버(915), 게이트 드라이버(916)로 구성된다. 애플리케이션 프로세서(906)는 CPU(907), DSP(908), 인터페이스(IF)(909)를 갖는다. 일반적으로 메모리 회로(912)는 SRAM 또는 DRAM으로 구성되어 있고, 이 부분에 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또 소비 전력을 충분히 저감할 수 있다.
도 10은 디스플레이의 메모리 회로(950)에 상술한 실시형태에서 설명한 반도체 장치를 사용한 예를 도시한 것이다. 도 10에서 도시한 메모리 회로(950)는 메모리(952), 메모리(953), 스위치(954), 스위치(955) 및 메모리 컨트롤러(951)에 의하여 구성되어 있다. 또한, 메모리 회로(950)는 신호선으로부터 입력된 화상 데이터(입력 화상 데이터), 메모리(952), 및 메모리(953)에 기억된 데이터(기억 화상 데이터)의 판독, 및 제어를 행하는 디스플레이 컨트롤러(956)와, 디스플레이 컨트롤러(956)로부터의 신호에 의하여 표시하는 디스플레이(957)가 접속되어 있다.
우선, 어느 한 화상 데이터가 어플리케이션 프로세서(도시하지 않음)에 의하여 형성된다(입력 화상 데이터 A). 입력 화상 데이터 A는 스위치(954)를 통하여 메모리(952)에 기억된다. 그리고 메모리(952)에 기억된 화상 데이터(기억 화상 데이터 A)는 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 보내져 표시된다.
입력 화상 데이터 A에 변경이 없는 경우, 기억 화상 데이터 A는 통상 30Hz 내지 60Hz 정도의 주기로 메모리(952)로부터 스위치(955)를 통하여, 디스플레이 컨트롤러(956)로부터 판독된다.
이어서, 예를 들어 유저가 화면을 재기입하는 조작을 하였을 때(즉, 입력 화상 데이터 A에 변경이 있는 경우), 어플리케이션 프로세서는 새로운 화상 데이터(입력 화상 데이터 B)를 형성한다. 입력 화상 데이터 B는 스위치(954)를 통하여 메모리(953)에 기억된다. 그 동안에도 정기적으로 메모리(952)로부터 스위치(955)를 통하여 기억 화상 데이터 A는 판독된다. 메모리(953)에 새로운 화상 데이터(기억 화상 데이터 B)가 모두 기억되면, 디스플레이(957)의 다음의 프레임에서, 기억 화상 데이터 B는 판독되고, 스위치(955) 및 디스플레이 컨트롤러(956)를 통하여 디스플레이(957)에 기억 화상 데이터 B가 보내져, 표시가 행해진다. 이 판독은 그 다음에 새로운 화상 데이터가 메모리(952)에 기억될 때까지 계속된다.
이와 같이 메모리(952) 및 메모리(953)는 교대로 화상 데이터의 기록과 화상 데이터의 판독을 행함으로써, 디스플레이(957)의 표시를 행한다. 또한, 메모리(952) 및 메모리(953)는 각각 다른 메모리로 한정되지 않고, 1개의 메모리를 분할하여 사용하여도 좋다. 상술한 실시형태에서 설명한 반도체 장치를 메모리(952), 및 메모리(953)에 채용함으로써 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또 소비 전력을 충분히 저감할 수 있다.
도 11은 전자 서적의 블록도를 도시한 것이다. 도 11에서 도시한 전자 서적은 배터리(1001), 전원 회로(1002), 마이크로 프로세서(1003), 플래시 메모리(1004), 음성 회로(1005), 키보드(1006), 메모리 회로(1007), 터치 패널(1008), 디스플레이(1009), 디스플레이 컨트롤러(1010)에 의하여 구성된다.
여기서는, 도 11의 메모리 회로(1007)에 상술한 실시형태에서 설명한 반도체 장치를 사용할 수 있다. 메모리 회로(1007)의 역할은 서적의 내용을 임시적으로 유지하는 기능을 갖는다. 예를 들어, 유저가 하이라이트 기능을 사용하는 경우, 메모리 회로(1007)는 유저가 지정한 개소의 정보를 기억하고 유지한다. 또한, 하이라이트 기능이란, 유저가 전자 서적을 읽고 있을 때 특정 개소에 마킹, 예를 들어 표시의 색을 바꾸거나, 언더라인을 그리거나, 문자를 굵게 하거나, 문자의 서체를 바꾸는 등에 의하여 주위와의 차이를 나타내는 것을 가리킨다. 이 정보를 장기간 동안 유지하는 경우에는 플래시 메모리(1004)에 복사하여도 좋다. 이와 같은 경우에 있어서도, 상술한 실시형태에서 설명한 반도체 장치를 채용함으로써 정보의 기록 및 판독이 고속이고, 장기간의 기억 유지가 가능하고, 또 소비 전력을 충분히 저감할 수 있다.
상술한 바와 같이, 본 실시형태에서 제시하는 휴대 기기에는 상술한 실시형태에 따른 기억 장치가 탑재된다. 따라서, 고속 판독, 장기간의 기억 유지가 가능하고, 또 소비 전력을 저감한 휴대 기기가 실현된다.
본 실시형태에서 나타낸 구성, 방법 등은, 다른 실시형태에서 나타낸 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시예 1)
본 실시예에서는, 트렌치를 포함하는 절연층을 형성하고, 상기 트렌치에 산화물 반도체막을 형성한 시료를 제작하고, 산화물 반도체막의 결정 상태에 대하여 관찰을 행하였다.
우선, 시료로서 제작 공정이 상이한 실시예 시료 1 및 실시예 시료 2의 2가지의 시료를 제작하였다.
실시예 시료 1 및 실시예 시료 2에 있어서, 절연층으로서 실리콘 기판 위에 스퍼터링법에 의한 산화 실리콘막을 막 두께 500nm 형성하였다.
산화 실리콘막의 형성 조건은, 타깃으로서 산화 실리콘(SiO2) 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 전원 2kW, 아르곤 및 산소(아르곤 유량 25sccm：산소 유량 25sccm) 분위기하, 기판 온도 100℃로 하였다.
포토리소그래피 공정에 의하여 산화 실리콘막 위에 레지스트 마스크를 형성하고, 레지스트 마스크를 사용하여 산화 실리콘막을 에칭함으로써 트렌치를 형성하였다. 에칭 공정으로서는, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법에 의하여 에칭 가스로서 삼불화메탄(CHF3), 헬륨(He), 및 메탄(CH4)(CHF3: He: CH4= 22.5sccm: 127.5sccm: 5sccm)를 사용하고, 전원 전력 475W, 바이어스 전력 300W, 압력 3.5Pa로 96초간 행하였다. 또한, 에칭 공정 후에 산소에 의한 애싱(전원 전력 200W, 압력 67Pa(0.5Torr), 300초간)을 행하였다. 트렌치의 단면에 있어서의 측면(내벽)의 길이(도 1b에 있어서의 트렌치의 깊이(d))의 2배와 저부의 길이(도 1b에 있어서의 길이(L))의 합계는 약 350nm로 하였다.
박리액을 사용하여 산화 실리콘막 위에서 레지스트 마스크를 제거하고, 트렌치의 저면, 하단 코너부, 및 내벽면에 접하여 산화 실리콘막 위에 산화물 반도체막을 형성하였다. 산화물 반도체막으로서, 스퍼터링법에 의하여 In-Ga-Zn-O막을 막 두께 40nm로 형성하였다.
실시예 시료 1에서는, 기판을 400℃로 가열하면서 산화물 반도체막을 형성하였다. 또한, 실시예 시료 1의 In-Ga-Zn-O막의 형성 조건은, 조성 비율로서 In: Ga: Zn=1:1:1[atom비]의 산화물 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5kW, 아르곤 및 산소(아르곤 유량 30sccm: 산소 유량 15sccm) 분위기하, 기판 온도 400℃로 하였다. 산화물 반도체막의 형성에 사용하는 아르곤 및 산소는 물, 수소 등이 포함되지 않은 것이 바람직하다. 예를 들어, 아르곤의 순도를 9N, 노점 -121℃, 물 0.1ppb, 수소 0.5ppb, 산소 순도 8N, 노점 -112℃, 물 1ppb, 수소 1ppb가 바람직하다.
한편, 실시예 시료 2에서는, 기판을 200℃로 가열하면서 산화물 반도체막을 형성한 후, 질소 분위기하 600℃로 1시간 가열 처리를 행하였다. 또한, 실시예 시료 2의 In-Ga-Zn-O막의 형성 조건은, 조성 비율로서 In: Ga: Z=1:1:1[atom비]의 산화물 타깃을 사용하고, 실리콘 기판과 타깃 사이의 거리를 60mm, 압력 0.4Pa, 직류(DC) 전원 0.5 kW, 아르곤 및 산소(아르곤 유량 30sccm: 산소 유량 15sccm) 분위기하, 기판 온도 200℃로 하였다.
상술한 바와 같은 공정으로 얻어진 실시예 시료 1 및 실시예 시료 2에 있어서, 단면을 분리하고, 고분해능 투과 전자 현미경(Hitachi High-Technologies Corporation 제작,“H9000-NAR”: TEM)으로 가속 전압을 300kV로 하여 하단 코너부의 단면 관찰을 행하였다. 도 12a는 실시예 시료 1의 배율 200만배의 TEM상, 도 12b에서 실시예 시료 1의 배율 800만배의 TEM상, 도 13a는 실시예 시료 2의 배율 200만배의 TEM상, 도 13b는 실시예 시료 2의 배율 800만배의 TEM상을 각각 도시한 것이다.
도 12a 및 도 13a에서 도시한 바와 같이, 트렌치에 있어서의 하단 코너부는 곡면 상태이고, 상기 곡률 반경은 20nm 이상 30nm 이하이었다. 또한, 곡면 상태의 하단 코너부에는 표면에 대략 수직의 c축을 갖는 결정을 포함한 In-Ga-Zn-O막(CAAC-OS막)이 확인되었다. 표면에 대략 수직의 c축을 갖는 결정은 고배율의 도 12b 및 도 13b를 보면 더 현저하고, In-Ga-Zn-O막 중에 하단 코너부의 곡면을 따라 다수의 층으로 중첩되는 층 형상의 In-Ga-Zn-O 결정 상태가 확인되었다.
이 결과로부터, 실시예 시료 1 및 실시예 시료 2에 있어서, 트렌치의 하단 코너부에 접하여 형성된 산화물 반도체막은 표면에 대략 수직의 c축을 갖는 결정을 포함한 결정성 산화물 반도체막(CAAC-OS막)이며, 그 CAAC-OS막의 성장면은 곡면 상태의 하단 코너부에 있어서 연속성을 갖는 것이 확인되었다.
상술한 바와 같은, 표면에 대략 수직의 c축을 갖는 결정을 포함한 결정성 산화물 반도체막(CAAC-OS막)을 트렌치에 형성한 트랜지스터는, 가시광이나 자외선의 조사로 인한 트랜지스터의 전기적인 특성 변화, 및 단채널 효과를 더 억제할 수 있다. 따라서, 신뢰성이 높은 미세화된 반도체 장치를 제공할 수 있다.
100: 기판 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
116: 채널 형성 영역 120: 불순물 영역
124: 금속 화합물 영역 130: 절연층
131: 트렌치 142a: 전극층
142b: 전극층 144: 결정성 산화물 반도체막
146: 게이트 절연층 148: 게이트 전극층
148b: 도전층 150: 절연층
152: 절연층 156: 배선
160: 트랜지스터 162: 트랜지스터
164: 용량 소자 250: 메모리 셀
251: 메모리 셀 어레이 251a: 메모리 셀 어레이
251b: 메모리 셀 어레이 253: 주변 회로
254: 용량 소자 256: 절연층
258: 절연층 260: 배선
262: 도전층 300: 하단 코너부
302: 비정질 산화물 반도체막 304a: 배선층
304b: 배선층 306: 절연층
308: 평탄화 절연막 320: 트랜지스터
330: 트랜지스터 348: 게이트 전극층
801: 트랜지스터 803: 트랜지스터
804: 트랜지스터 805: 트랜지스터
806: 트랜지스터 807: X디코더
808: Y디코더 811: 트랜지스터
812: 유지 용량 813: X디코더
814: Y디코더 901: RF 회로
902: 아날로그 베이스 밴드 회로 903: 디지털 베이스 밴드 회로
904: 배터리 905: 전원 회로
906: 애플리케이션 프로세서 907: CPU
908: DSP 909: 인터페이스(IF)
910: 플래시 메모리 911: 디스플레이 컨트롤러
912: 메모리 회로 913: 디스플레이
914: 표시부 915: 소스 드라이버
916: 게이트 드라이버 917: 음성 회로
918: 키보드 919: 터치 센서
950: 메모리 회로 951: 메모리 컨트롤러
952: 메모리 953: 메모리
954: 스위치 955: 스위치
956: 디스플레이 컨트롤러 957: 디스플레이
1001: 배터리 1002: 전원 회로
1003: 마이크로 프로세서 1004: 플래시 메모리
1005: 음성 회로 1006: 키보드
1007: 메모리 회로 1008: 터치 패널
1009: 디스플레이 1010:디스플레이 컨트롤러

Claims (20)

  1. 반도체 장치에 있어서,
    절연층에 형성된, 곡면 상태를 갖는 하단 코너부를 포함한 트렌치와;
    상기 트렌치의 저면, 상기 하단 코너부, 및 내벽면에 접하는 산화물 반도체막과;
    상기 산화물 반도체막 위의 게이트 절연층과;
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 하단 코너부는 20nm 이상 60nm 이하의 곡률 반경을 갖는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 곡면 상태를 갖는 하단 코너부에서 상기 절연층 표면은 0.1nm 이상 0.5nm 미만의 평균면 거칠기를 갖는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 산화물 반도체막에 접하는 상기 절연층 표면은 0.1nm 이상 0.5nm 미만의 평균면 거칠기를 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막에 접하는 소스 전극 및 드레인 전극을 더 포함하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 전극층과 중첩하지 않는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 트렌치는 상기 게이트 전극층으로 충전되는, 반도체 장치.
  7. 제 1 항에 따른 상기 반도체 장치를 포함하는, 기억 장치.
  8. 반도체 장치에 있어서,
    절연층에 형성된, 곡면 상태를 갖는 하단 코너부를 포함한 트렌치와;
    상기 트렌치의 저면, 하단 코너부, 및 내벽면에 접하는 산화물 반도체막과;
    상기 산화물 반도체막과 접하는 소스 전극층 및 드레인 전극층과;
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 게이트 절연층과;
    상기 게이트 절연층 위의 게이트 전극층을 포함하고,
    상기 하단 코너부는 20nm 이상 60nm 이하의 곡률 반경을 갖고,
    상기 산화물 반도체막은 적어도 상기 하단 코너부 위에 상기 산화물 반도체막의 표면에 대략 수직의 c축을 갖는 결정을 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 곡면 상태를 갖는 하단 코너부에서 상기 절연층 표면은 0.1nm 이상 0.5nm 미만의 평균면 거칠기를 갖는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 산화물 반도체막에 접하는 상기 절연층 표면은 0.1nm 이상 0.5nm 미만의 평균면 거칠기를 갖는, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 게이트 전극층과 중첩하지 않는, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 트렌치는 상기 게이트 전극층으로 충전되는, 반도체 장치.
  13. 제 8 항에 따른 상기 반도체 장치를 포함하는, 기억 장치.
  14. 반도체 장치에 있어서,
    제 1 트랜지스터로서,
    반도체 재료를 포함하는 채널 형성 영역과;
    상기 채널 형성 영역과 중첩하는 제 1 게이트 전극을 포함하는, 상기 제 1 트랜지스터와;
    상기 제 1 트랜지스터를 덮는 절연층으로서,
    상기 제 1 게이트 전극의 일부는 상기 절연층으로 덮이지 않고 노출되는, 상기 절연층과;
    제 2 트랜지스터로서,
    상기 절연층에 형성된, 곡면 상태의 하단 코너부를 포함한 트렌치와;
    상기 트렌치의 저면, 하단 코너부, 및 내벽면에 접하는 산화물 반도체막과;
    상기 산화물 반도체막과 접하는 소스 전극층 및 드레인 전극층과;
    상기 산화물 반도체막, 상기 소스 전극층, 및 상기 드레인 전극층 위의 게이트 절연층과;
    상기 게이트 절연층 위의 제 2 게이트 전극층을 포함하는, 상기 제 2 트랜지스터를 포함하고,
    상기 하단 코너부는 20nm 이상 60nm 이하의 곡률 반경을 갖고,
    상기 제 2 트랜지스터의 상기 소스 전극층 및 상기 드레인 전극층 중 하나는 상기 제 1 게이트 전극의 일부와 직접 접하는, 반도체 장치.
  15. 제 14 항에 있어서,
    용량 소자를 더 포함하고,
    상기 용량 소자는 상기 소스 전극층 및 상기 드레인 전극층 중 하나, 상기 게이트 절연층, 및 상기 게이트 절연층 위에 제공된 전극을 포함하는, 반도체 장치.
  16. 제 14 항에 있어서,
    상기 산화물 반도체막은 적어도 상기 하단 코너부 위에 상기 산화물 반도체막의 표면에 대략 수직의 c축을 갖는 결정을 포함하는, 반도체 장치.
  17. 제 14 항에 있어서,
    상기 곡면 상태를 갖는 하단 코너부에서 상기 절연층 표면은 0.1nm 이상 0.5nm 미만의 평균면 거칠기를 갖는, 반도체 장치.
  18. 제 14 항에 있어서,
    상기 산화물 반도체막에 접하는 상기 절연층 표면은 0.1nm 이상 0.5nm 미만의 평균면 거칠기를 갖는, 반도체 장치.
  19. 제 14 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 상기 제 2 게이트 전극층과 중첩하지 않는, 반도체 장치.
  20. 제 14 항에 있어서,
    상기 트렌치는 상기 제 2 게이트 전극층으로 충전되는, 반도체 장치.
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