JP2015130536A - 半導体装置 - Google Patents
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Abstract
した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタ(半導体装置)において、酸化物半導体
膜を、絶縁層に設けられたトレンチ(溝)に設ける。トレンチは曲率半径が20nm以上
60nm以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端
コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部
において表面に概略垂直なc軸を有している結晶を含む酸化物半導体膜である。
【選択図】図1
Description
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
タ(TFT)ともいう)を構成する技術が注目されている。該トランジスタは集積回路(
IC)や画像表示装置(表示装置)のような電子デバイスに広く応用されている。トラン
ジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その
他の材料として酸化物半導体が注目されている。
インジウム(In)、ガリウム(Ga)、及び亜鉛(Zn)を含む非晶質酸化物を用いた
トランジスタが開示されている(特許文献1参照)。
る。これまでは半導体装置が微細化されるに従って、高速動作が可能となり、低消費電力
化が図られてきた。
とは、トランジスタの微細化(チャネル長(L)の縮小)に伴って顕在化する電気特性の
劣化である。短チャネル効果は、ドレインの電界の効果がソースにまでおよぶことに起因
するものである。短チャネル効果の具体例としては、しきい値電圧の低下、S値の増大、
漏れ電流の増大などがある。特に、酸化物半導体を用いたトランジスタは、シリコンを用
いたトランジスタのようにドーピングによるしきい値制御を適用することが難しいため、
短チャネル効果が現れやすい傾向にある。
において、安定した電気的特性を付与し、高信頼性化することを目的の一とする。
に設けられたトレンチ(溝)に設ける。トレンチは曲率半径が20nm以上60nm以下
(好ましくは20nm以上30nm以下)の曲面状の下端コーナ部を含み、酸化物半導体
膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜
は、少なくとも下端コーナ部において表面に概略垂直なc軸を有している結晶を含む酸化
物半導体膜である。
た形状となっており、トレンチの深さが深くなればなるほどトランジスタのチャネル長が
長くなる構造である。よって、ソース電極層とドレイン電極層との距離を狭くしてもトレ
ンチの深さを適宜設定することで、酸化物半導体膜のチャネル長を制御することができ、
短チャネル効果の発現を抑制することができる。
体膜ともいう)は、完全な単結晶構造ではなく、完全な非晶質構造でもない構造であり、
c軸配向を有したCAAC−OS(C Axis Aligned Crystalli
ne Oxide Semiconductor)膜である。結晶性酸化物半導体膜とす
ることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信
頼性の高い半導体装置とすることができる。
好ましくは曲率半径が20nm以上60nm以下(より好ましくは20nm以上30nm
以下))とする。下端コーナ部が急峻な角部であると、結晶性酸化物半導体膜において、
結晶の配向不良や被覆性低下による形状不良などを招き、安定した結晶構造及び電気導電
性が得られにくくなる恐れがある。
の低減された表面であることが好ましい。具体的には、表面の平均面粗さは0.1nm以
上0.5nm未満であると好ましい。表面粗さの低減された表面に酸化物半導体膜を形成
することで、安定及び良好な結晶性を有する酸化物半導体膜を得ることができる。
O4287:1997)で定義されている中心線平均粗さ(Ra)を、測定面に対して適
用できるよう三次元に拡張したものであり、基準面から指定面までの偏差の絶対値を平均
した値で表現される。
を抜き取り、この抜き取り部の中心線の方向をX軸、縦倍率の方向(X軸に垂直な方向)
をY軸とし、粗さ曲線をY=F(X)で表すとき、次の式(1)で与えられる。
表すとき、基準面から指定面までの偏差の絶対値を平均した値で表現され、次の式(2)
で与えられる。
)(X2,Y1)(X2,Y2)で表される4点により囲まれる長方形の領域とし、指定
面が理想的にフラットであるとしたときの面積をS0とする。
まり、指定面の高さの平均値をZ0とするとき、基準面の高さもZ0で表される。
含むトレンチと、トレンチの底面、下端コーナ部、及び内壁面に接する酸化物半導体膜と
、酸化物半導体膜上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、下端コ
ーナ部の曲率半径は20nm以上60nm以下であり、酸化物半導体膜は、少なくとも下
端コーナ部において酸化物半導体膜の表面に概略垂直なc軸を有している結晶を含む半導
体装置である。
含むトレンチと、トレンチの底面、下端コーナ部、及び内壁面に接する酸化物半導体膜と
、酸化物半導体膜上にソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極
層、及びドレイン電極層上にゲート絶縁層と、ゲート絶縁層上にゲート電極層とを有し、
下端コーナ部の曲率半径は20nm以上60nm以下であり、酸化物半導体膜は、少なく
とも下端コーナ部において酸化物半導体膜の表面に概略垂直なc軸を有している結晶を含
む半導体装置である。
層において絶縁層の表面の平均面粗さは0.1nm以上0.5nm未満であることが好ま
しい。
きる。
縁層に設けられた曲率半径が20nm以上60nm以下(好ましくは20nm以上30n
m以下)の曲面状の下端コーナ部を含むトレンチに設ける。ソース電極層とドレイン電極
層との距離を狭くしてもトレンチの深さを適宜設定することで、酸化物半導体膜のチャネ
ル長を制御することができ、微細化による短チャネル効果の発現を抑制することができる
。
ている結晶を含む酸化物半導体膜である。このような結晶性酸化物半導体膜とすることで
、可視光や紫外光の照射によるトランジスタの電気的特性変化をより抑制し、信頼性の高
い半導体装置とすることができる。
装置、及び半導体装置の作製工程において、安定した電気的特性を付与し、高信頼性化す
ることができる。
よく作製する技術を提供することができる。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第1、第
2として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではな
い。また、本明細書において発明を特定するための事項として固有の名称を示すものでは
ない。
本実施の形態では、半導体装置及び半導体装置の作製方法の一形態を、図1、図2及び図
4を用いて説明する。本実施の形態では、半導体装置の一例として酸化物半導体膜を有す
るトランジスタを示す。図1(A)はトランジスタ162の平面図であり、図1(B)は
、図1(A)における鎖線A1−A2の断面図であり、トランジスタ162のチャネル長
(L)方向の断面図の一例を示している。
縁層130、結晶性酸化物半導体膜144、ゲート絶縁層146、ソース電極層又はドレ
イン電極層として機能する電極層142a、電極層142b、ゲート電極層148を含む
。図示しないが、トランジスタ162は基板上に設けられている。
(溝とも呼ぶ)を形成し、トレンチ131を有する絶縁層130を形成する。トレンチ1
31の下端コーナ部300は、曲面状であり、曲率半径は20nm以上60nm以下(好
ましくは20nm以上30nm以下)である(図2(A)参照)。
用いることができる。
)法、ICP(Inductively Coupled Plasma)エッチング法
、ECR(Electron Cyclotron Resonance)エッチング法
、平行平板型(容量結合型)エッチング法、マグネトロンプラズマエッチング法、2周波
プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を
用いることができる。また、エッチングガスとしては、三フッ化メタン(CHF3)、四
フッ化炭素(CF4)、パーフルオロシクロブタン(C4F8)などのフルオロカーボン
系ガス、メタン(CH4)、水素、ヘリウム、又はアルゴンなどの希ガスを、適宜混合し
て用いることができる。
成する。複数回のエッチング工程を行う場合、ドライエッチング工程とウェットエッチン
グ工程を組み合わせてもよい。
度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミ
ノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板など
を用いることができる。
ルマニウムなどの化合物半導体基板、SOI基板、また、これらの基板上に半導体素子が
設けられたもの、例えばMOSFET構造のトランジスタを含む駆動回路が形成された半
導体基板、容量が形成された半導体基板などを用いることができる。
とも化学量論比を超える量の酸素が存在することが好ましい。例えば、絶縁層130とし
て、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とする。このよ
うな絶縁層130を用いることで、結晶性酸化物半導体膜144に酸素を供給することが
でき、特性を良好にすることができる。結晶性酸化物半導体膜144へ酸素を供給するこ
とにより、膜中の酸素欠損を補填することができる。
体膜144と接して設けることによって、該酸化物絶縁層から結晶性酸化物半導体膜14
4へ酸素を供給することができる。結晶性酸化物半導体膜144及び酸化物絶縁層を少な
くとも一部が接した状態で加熱工程を行うことによって結晶性酸化物半導体膜144への
酸素の供給を行ってもよい。
素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。酸素の導入方法
としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプラン
テーション法、プラズマ処理などを用いることができる。酸素の導入は、露出された結晶
性酸化物半導体膜144に直接行ってもよいし、ゲート絶縁層146などを通過させて行
ってもよい。
の下端コーナ部300は曲面状(好ましくは曲率半径が20nm以上60nm以下(より
好ましくは20nm以上30nm以下))とする。下端コーナ部300が急峻な角部であ
ると、結晶性酸化物半導体膜144において、結晶の配向不良や被覆性低下による形状不
良などを招き、安定した結晶構造及び電気導電性が得られにくくなる恐れがある。
なくとも下端コーナ部)は、表面粗さの低減された表面であることが好ましい。具体的に
は、表面の平均面粗さは0.1nm以上0.5nm未満であると好ましい。表面粗さの低
減された表面に結晶性酸化物半導体膜144を形成することで、安定及び良好な結晶性を
有する結晶性酸化物半導体膜144を得ることができる。
平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例え
ば化学的機械研磨(Chemical Mechanical Polishing:C
MP)法)、ドライエッチング処理、プラズマ処理等を用いることができる。
タリングを行うことができる。逆スパッタリングとは、ターゲット側に電圧を印加せずに
、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形
成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素
などを用いてもよい。
く、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限
定されず、絶縁層130表面の凹凸状態に合わせて適宜設定すればよい。
発生させる逆スパッタリングを行い、絶縁層130の表面に付着している粉状物質(パー
ティクル、ごみともいう)を除去することが好ましい。
又は水がなるべく含まれないようにするために、結晶性酸化物半導体膜144の成膜の前
処理として、スパッタリング装置の予備加熱室で絶縁層130が形成された基板を予備加
熱し、基板及び絶縁層130に吸着した水素、水分などの不純物を脱離し排気することが
好ましい。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。
参照)。結晶性酸化物半導体膜144は、結晶化した部分を有する酸化物半導体膜であり
、CAAC−OS(C Axis Aligned Crystalline Oxid
e Semiconductor)膜を用いている。結晶性酸化物半導体膜144は、少
なくとも下端コーナ部300において結晶性酸化物半導体膜144の表面に概略垂直なc
軸を有している結晶を含む。
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡(TEM:Transmission Electro
n Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレ
インバウンダリーともいう。)は確認できない。そのため、CAAC−OS膜は、粒界に
起因する電子移動度の低下が抑制される。
ルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または
金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸お
よびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、8
5°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5
°以上5°以下の範囲も含まれることとする。
C−OS膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CA
AC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
ルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成
面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。な
お、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に加熱処理などの結晶化処理を行うことにより形成される。
成膜温度を200℃以上450℃以下として酸化物半導体膜の成膜を行い、表面に概略垂
直にc軸配向させる方法である。二つ目は、膜厚を薄く成膜した後、200℃以上700
℃以下の加熱処理を行い、表面に概略垂直にc軸配向させる方法である。三つ目は、一層
目の膜厚を薄く成膜した後、200℃以上700℃以下の加熱処理を行い、2層目の成膜
を行い、表面に概略垂直にc軸配向させる方法である。
行い、表面に概略垂直なc軸配向を有した結晶性酸化物半導体膜144を形成する。
よるトランジスタの電気的特性変化をより抑制し、信頼性の高い半導体装置とすることが
できる。
法、MBE(Molecular Beam Epitaxy)法、CVD法、パルスレ
ーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用
いることができる。また、結晶性酸化物半導体膜144は、スパッタリングターゲット表
面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置、所
謂CPスパッタ装置(Columnar Plasma Sputtering sys
tem)を用いて成膜してもよい。いずれの方法であっても、酸化物半導体膜の表面の凹
凸に対して垂直な方向に結晶成長が行われ、c軸配向した結晶性酸化物半導体を得ること
ができる。
選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるIn−Sn−G
a−Zn−O系酸化物半導体や、三元系金属の酸化物であるIn−Ga−Zn−O系酸化
物半導体、In−Sn−Zn−O系酸化物半導体、In−Al−Zn−O系酸化物半導体
、Sn−Ga−Zn−O系酸化物半導体、Al−Ga−Zn−O系酸化物半導体、Sn−
Al−Zn−O系酸化物半導体、Hf−In−Zn−O系酸化物半導体や、二元系金属の
酸化物であるIn−Zn−O系酸化物半導体、Sn−Zn−O系酸化物半導体、Al−Z
n−O系酸化物半導体、Zn−Mg−O系酸化物半導体、Sn−Mg−O系酸化物半導体
、In−Mg−O系酸化物半導体や、In−Ga−O系酸化物半導体、一元系金属の酸化
物であるIn−O系酸化物半導体、Sn−O系酸化物半導体、Zn−O系酸化物半導体な
どを用いることができる。また、上記酸化物半導体にInとGaとSnとZn以外の元素
、例えばSiO2を含ませてもよい。
a)、亜鉛(Zn)を有する酸化物半導体、という意味であり、その組成比は問わない。
される薄膜を用いることができる。ここで、Mは、Zn、Ga、Al、Mn及びCoから
選ばれた一または複数の金属元素を示す。例えばMとして、Ga、Ga及びAl、Ga及
びMn、またはGa及びCoなどがある。
いるターゲットの組成比は、原子数比で、In:Sn:Zn=1:2:2、In:Sn:
Zn=2:1:3、In:Sn:Zn=1:1:1などとすればよい。
成比は、原子数比で、In:Zn=50:1〜1:2(モル数比に換算するとIn2O3
:ZnO=25:1〜1:4)、好ましくはIn:Zn=20:1〜1:1(モル数比に
換算するとIn2O3:ZnO=10:1〜1:2)、さらに好ましくはIn:Zn=1
5:1〜1.5:1(モル数比に換算するとIn2O3:ZnO=15:2〜3:4)と
する。例えば、In−Zn−O系酸化物半導体の形成に用いるターゲットは、原子数比が
In:Zn:O=X:Y:Zのとき、Z>1.5X+Yとする。
、酸素100%の雰囲気下でスパッタリング法により成膜を行うなど)で成膜して、酸素
を多く含む(好ましくは酸化物半導体が結晶状態における化学量論的組成比に対し、酸素
の含有量が過剰な領域が含まれている)膜とすることが好ましい。
または脱水素化)するための加熱処理を行ってもよい。加熱処理の温度は、300℃以上
700℃以下、または基板の歪み点未満とする。例えば、加熱処理装置の一つである電気
炉に基板を導入し、酸化物半導体膜に対して窒素雰囲気下450℃において1時間の加熱
工程を行う。
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas R
apid Thermal Anneal)装置、LRTA(Lamp Rapid T
hermal Anneal)装置等のRTA(Rapid Thermal Anne
al)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置であ
る。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。
水素や水分などの不純物をブロックする機能を有する膜(例えば酸化アルミニウム膜)を
結晶性酸化物半導体膜144上に形成する前であれば、トランジスタ162の作製工程に
おいてどのタイミングで行ってもよい。
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましく
は7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1
ppm以下)とすることが好ましい。
、高純度の二窒化酸素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザ
ー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55
℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)を導入してもよ
い。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。また
は、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、6N以上好ましくは
7N以上(即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を1ppm以下、好まし
くは0.1ppm以下)とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用によ
り、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった
結晶性酸化物半導体を構成する主成分材料である酸素を供給することによって、結晶性酸
化物半導体膜144を高純度化及び電気的にI型(真性)化することができる。
のままでもよい。また、結晶性酸化物半導体膜を素子ごとに分離する絶縁層からなる素子
分離領域を設けてもよい。素子分離領域にもトレンチ構造を用いることができる。
のエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよ
い。例えば、結晶性酸化物半導体膜144のウェットエッチングに用いるエッチング液と
しては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ITO07N
(関東化学社製)を用いてもよい。
じ層で形成される配線を含む)となる導電膜を形成する。該導電膜は後の加熱処理に耐え
られる材料を用いる。ソース電極層、及びドレイン電極層に用いる導電膜としては、例え
ば、Al、Cr、Cu、Ta、Ti、Mo、Wからから選ばれた元素を含む金属膜、また
は上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タン
グステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側又は上側の
一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化
チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。ま
た、ソース電極層、及びドレイン電極層に用いる導電膜としては、導電性の金属酸化物で
形成しても良い。導電性の金属酸化物としては酸化インジウム(In2O3)、酸化スズ
(SnO2)、酸化亜鉛(ZnO)、インジウムスズ酸化物(In2O3―SnO2)、
インジウム亜鉛酸化物(In2O3―ZnO)またはこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
を行ってソース電極層又はドレイン電極層として機能する電極層142a、電極層142
bを形成した後、レジストマスクを除去する。
Ga−Zn−O系酸化物半導体を用いたので、エッチング液としてアンモニア過水(アン
モニア、水、過酸化水素水の混合液)を用いる。
機能する電極層142a、142bを覆うゲート絶縁層146を形成する。また、チャネ
ル幅方向のトレンチの内壁及び底面にもゲート絶縁層146を成膜する(図2(C)参照
)。
E法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いることができる。また、ゲ
ート絶縁層146は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面
がセットされた状態で成膜を行うスパッタ装置、所謂CPスパッタ装置を用いて成膜して
もよい。
ム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化
シリコン膜を用いて形成することができる。ゲート絶縁層146は、結晶性酸化物半導体
膜144と接する部分において酸素を含むことが好ましい。特に、酸化物絶縁膜は、膜中
(バルク中)に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例え
ば、ゲート絶縁層146として、酸化シリコン膜を用いる場合には、SiO2+α(ただ
し、α>0)とする。本実施の形態では、ゲート絶縁層146として、SiO2+α(た
だし、α>0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層14
6として用いることで、結晶性酸化物半導体膜144に酸素を供給することができ、特性
を良好にすることができる。さらに、ゲート絶縁層146は、作製するトランジスタのサ
イズやゲート絶縁層146の段差被覆性を考慮して形成することが好ましい。
シリケート(HfSixOy(x>0、y>0))、窒素が添加されたハフニウムシリケ
ート、ハフニウムアルミネート(HfAlxOy(x>0、y>0))、酸化ランタンな
どのhigh−k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶
縁層146は、単層構造としても良いし、積層構造としても良い。
8をゲート絶縁層146上に形成する(図2(D)参照)。ゲート電極層148の材料は
、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム
、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成すること
ができる。また、ゲート電極層148としてリン等の不純物元素をドーピングした多結晶
シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよ
い。ゲート電極層148は、単層構造としてもよいし、積層構造としてもよい。
ジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジ
ウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素
を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導
電性材料と、上記金属材料の積層構造とすることもできる。
化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜
や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−
O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることがで
きる。これらの膜は5電子ボルト、好ましくは5.5電子ボルト以上の仕事関数を有し、
ゲート電極層として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにする
ことができ、所謂ノーマリーオフのスイッチング素子を実現できる。
が形成される。
ており、結晶性酸化物半導体膜144中の水素濃度は5×1019atoms/cm3以
下、好ましくは5×1018atoms/cm3以下である。なお、結晶性酸化物半導体
膜144中の水素濃度は、二次イオン質量分析法(SIMS:Secondary Io
n Mass Spectrometry)で測定されるものである。
)、キャリア濃度は1×1014/cm3未満、好ましくは1×1012/cm3未満、
さらに好ましくは1×1011/cm3未満である。
、酸化窒化アルミニウム膜、酸化ハフニウム膜、酸化ガリウム膜、窒化シリコン膜、窒化
アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜の単層
又は積層を用いることができる。
、絶縁層上にさらに水分や水素などの不純物が結晶性酸化物半導体膜144に再混入しな
いように、これらが外部から侵入することをブロックする保護絶縁層を形成することが好
ましい。保護絶縁層としては、無機絶縁膜を用い、窒化シリコン膜、酸化アルミニウム膜
、窒化酸化シリコン膜、窒化アルミニウム膜、窒化酸化アルミニウム膜などの無機絶縁膜
を用いればよい。例えば、水素、水分などの不純物、及び酸素の両方に対して膜を通過さ
せない遮断効果(ブロック効果)が高い酸化アルミニウム膜を用いることができる。
℃以下、1時間以上30時間以下での加熱工程を行ってもよい。この加熱工程は一定の加
熱温度を保持して加熱してもよいし、室温から、100℃以上200℃以下の加熱温度へ
の昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。
い。平坦化絶縁膜としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系
樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(l
ow−k材料)等を用いることができる。なお、これらの材料で形成される絶縁膜を複数
積層させることで、平坦化絶縁膜を形成してもよい。
て絶縁層306が形成され、さらに絶縁層306上に平坦化絶縁膜308が形成されてい
る例である。また、ゲート絶縁層146、絶縁層306、及び平坦化絶縁膜308に電極
層142a、電極層142bに達する開口をそれぞれ形成し、開口に電極層142aと電
気的に接続する配線層304a、電極層142bと電気的に接続する配線層304bが形
成されている。
凹部を充填するように平坦化絶縁膜308が形成される例である。
ランジスタ162は、オフ状態における電流値(オフ電流値。ここでは室温(25℃)に
おける単位チャネル幅(1μm)あたりの値)を、100zA/μm(1zA(ゼプトア
ンペア)は1×10−21A)以下、好ましくは10zA/μm以下、より好ましくは1
zA/μm以下、さらに好ましくは100yA/μm以下レベルにまで低くすることがで
きる。
た曲率半径が20nm以上60nm以下(好ましくは20nm以上30nm以下)の曲面
状の下端コーナ部300を含むトレンチ131に設ける。電極層142aと電極層142
bとの距離を狭くしてもトレンチ131の深さを適宜設定することで、結晶性酸化物半導
体膜144のチャネル長を制御することができ、微細化による短チャネル効果の発現を抑
制することができる。
略垂直なc軸を有している結晶を含む酸化物半導体膜である。このような結晶性酸化物半
導体膜とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより
抑制し、信頼性の高い半導体装置とすることができる。
平板状でなくともキャリアの流れが、結晶性酸化物半導体膜144(CAAC−OS膜)
のIn−O−In−Oとスムーズに流れる。本実施の形態では、トランジスタ162にお
いて、トレンチ内壁、底部に接して結晶性酸化物半導体膜144を形成するため、チャネ
ル長は、トレンチの側面(内壁)の長さ(図1(B)におけるトレンチの深さd)の2倍
とトレンチの底部の長さ(図1(B)における長さL)との合計となり、トレンチの底部
の長さ(図1(B)における長さL)より長くすることができる。このようなチャネル長
とすることで、ノーマリーオフのトランジスタとすることができ、短チャネル効果も生じ
ないようにすることができる。また、トレンチ構造を採用することで、トランジスタの平
面面積を縮小できるため、微細化及び高集積化が可能である。
、安定した電気的特性を付与し、高信頼性化することができる。
本実施の形態では、半導体装置の作製方法の他の一形態を、図3を用いて説明する。上記
実施の形態と同一部分又は同様な機能を有する部分、及び工程は、上記実施の形態と同様
に行うことができ、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省略する。
導体膜に加熱処理を行い、少なくとも一部を結晶化させて、表面に概略垂直なc軸を有し
ている結晶を含む結晶性酸化物半導体膜を形成する例を示す。
す。
(溝とも呼ぶ)を形成し、トレンチ131を有する絶縁層130を形成する。トレンチ1
31の下端コーナ部300は、曲面状であり、曲率半径は20nm以上60nm以下(好
ましくは20nm以上30nm以下)である。
参照)。非晶質酸化物半導体膜302は実施の形態1で示した結晶性酸化物半導体膜14
4と同様の材料及び作製方法を用いることができるが、基板温度は成膜時に結晶化が生じ
ない温度(好ましくは200℃以下)とする。
たは脱水素化)するための加熱処理を行ってもよい。加熱処理の温度は、非晶質酸化物半
導体膜が結晶化しない温度とし、代表的には250℃以上400℃以下、好ましくは30
0℃以下とする。
る前に行うと、絶縁層130に含まれる酸素が加熱処理によって放出されるのを防止する
ことができるため好ましい。
、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘ
リウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましく
は7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1
ppm以下)とすることが好ましい。
、高純度の二窒化酸素ガス、又は超乾燥エア(CRDS(キャビティリングダウンレーザ
ー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55
℃)以下、好ましくは1ppm以下、好ましくは10ppb以下の空気)を導入してもよ
い。酸素ガスまたは二窒化酸素ガスに、水、水素などが含まれないことが好ましい。また
は、熱処理装置に導入する酸素ガスまたは二窒化酸素ガスの純度を、6N以上好ましくは
7N以上(即ち、酸素ガスまたは二窒化酸素ガス中の不純物濃度を1ppm以下、好まし
くは0.1ppm以下)とすることが好ましい。酸素ガス又は二窒化酸素ガスの作用によ
り、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった
非晶質酸化物半導体を構成する主成分材料である酸素を供給することによって、非晶質酸
化物半導体膜を高純度化及び電気的にI型(真性)化することができる。
なくとも一部を結晶化させて、表面に概略垂直なc軸を有している結晶を含む結晶性酸化
物半導体膜144を形成する(図3(B)参照)。
℃以上700℃以下、好ましくは400℃以上、より好ましくは500℃以上、さらに好
ましくは550℃以上とする。
に対して減圧下450℃において1時間の加熱処理を行う。
輻射によって、被処理物を加熱する装置を用いてもよい。例えば、GRTA(Gas R
apid Thermal Anneal)装置、LRTA(Lamp Rapid T
hermal Anneal)装置等のRTA(Rapid Thermal Anne
al)装置を用いることができる。LRTA装置は、ハロゲンランプ、メタルハライドラ
ンプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどのランプから発する光(電磁波)の輻射により、被処理物を加熱する装置であ
る。GRTA装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、
アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不
活性気体が用いられる。
れ、数分間加熱した後、基板を不活性ガス中から出すGRTAを行ってもよい。
m以下、より好ましくは10ppb以下の空気)、または希ガス(アルゴン、ヘリウムな
ど)の雰囲気下で行えばよいが、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気
に水、水素などが含まれないことが好ましい。また、加熱処理装置に導入する窒素、酸素
、または希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.999
99%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とするこ
とが好ましい。
機能する電極層142a、142bを形成した後、電極層142a、142bを覆うゲー
ト絶縁層146を形成する。また、チャネル幅方向のトレンチの内壁及び底面にもゲート
絶縁層146を成膜する(図3(C)参照)。
8をゲート絶縁層146上に形成する(図3(D)参照)。
が形成される。
た曲率半径が20nm以上60nm以下(好ましくは20nm以上30nm以下)の曲面
状の下端コーナ部300を含むトレンチ131に設ける。電極層142aと電極層142
bとの距離を狭くしてもトレンチ131の深さを適宜設定することで、結晶性酸化物半導
体膜144のチャネル長を制御することができ、微細化による短チャネル効果の発現を抑
制することができる。
略垂直なc軸を有している結晶を含む酸化物半導体膜である。このような結晶性酸化物半
導体膜とすることで、可視光や紫外光の照射によるトランジスタの電気的特性変化をより
抑制し、信頼性の高い半導体装置とすることができる。
領域が平板状でなくとも、キャリアの流れは結晶性酸化物半導体膜144(CAAC−O
S膜)のIn−O−In−Oとスムーズに流れる。本実施の形態では、トランジスタ16
2において、トレンチ131内壁、底部に接して結晶性酸化物半導体膜144を形成する
ため、チャネル長は、トレンチの側面(内壁)の長さ(図1(B)におけるトレンチの深
さd)の2倍とトレンチの底部の長さ(図1(B)における長さL)との合計となり、ト
レンチの底部の長さ(図1(B)における長さL)より長くすることができる。このよう
なチャネルとすることで、ノーマリーオフのトランジスタとすることができ、短チャネル
効果も生じないようにすることができる。また、トレンチ構造を採用することで、トラン
ジスタの平面面積を縮小できるため、微細化及び高集積化が可能である。
、安定した電気的特性を付与し、高信頼性化することができる。
本実施の形態では、実施の形態1又は実施の形態2に示すトランジスタ162を使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、実
施の形態1又は2で示すトランジスタ320、又はトランジスタ330を用いることもで
きる。
憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは
、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、
消費電力を十分に低減することができる。
B)に半導体装置の平面図を、図5(C)に半導体装置の回路図をそれぞれ示す。ここで
、図5(A)は、図5(B)のC1−C2、及びD1−D2における断面に相当する。
ジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するもの
である。トランジスタ162は、実施の形態1又は実施の形態2で示した構成と同一であ
るため、図5(A)、(B)において図1と同じ箇所は、同じ符号を用いて説明する。
望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)
とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の記憶内容の保持を可能とする。
るが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために結晶性酸化物半導体(CAAC−OS
)をトランジスタ162に用いる点にあるから、半導体装置に用いられる材料や半導体装
置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むよう
に設けられた不純物領域120と、不純物領域120に接する金属化合物領域124と、
チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に
設けられたゲート電極110と、を有する。なお、図において、明示的にはソース電極や
ドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと
呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領
域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり
、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
れており、トランジスタ160を覆うように絶縁層128、絶縁層130が設けられてい
る。なお、高集積化を実現するためには、図5(A)に示すようにトランジスタ160が
サイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ16
0の特性を重視する場合には、ゲート電極110の側面にサイドウォール絶縁層を設け、
不純物濃度が異なる領域を含む不純物領域120としてもよい。
を用いた結晶性酸化物半導体膜144を有するトレンチ構造のトランジスタである。ここ
で、結晶性酸化物半導体膜144は、高純度化されたものであることが望ましい。高純度
化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得
ることができる。
縁層150を介して、トランジスタ162の電極層142aと重畳する領域には、導電層
148bが設けられており、電極層142aと、絶縁層150と、導電層148bとによ
って、容量素子164が構成される。すなわち、トランジスタ162の電極層142aは
、容量素子164の一方の電極として機能し、導電層148bは、容量素子164の他方
の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成と
することもできる。また、容量素子164は、別途、トランジスタ162の上方に設けて
もよい。例えば、トレンチ型のキャパシタやスタック型の容量素子を別途、トランジスタ
162の上方、或いは、トランジスタ160の下方に形成し、3次元的に積み重ねること
でより高集積化を図ってもよい。
て、絶縁層152上にはトランジスタ162と、他のトランジスタを接続するための配線
156が設けられている。図5(A)には図示しないが、配線156は、絶縁層150及
び絶縁層152などに形成された開口に形成された電極を介して電極層142bと電気的
に接続される。ここで、該電極は、少なくともトランジスタ162の結晶性酸化物半導体
膜144の一部と重畳するように設けられることが好ましい。
直接接触させて行ってもよいし、本実施の形態に示すように間の絶縁層に電極を設けて、
該電極を介して行ってもよい。また、間に介する電極は、複数でもよい。
少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域また
はドレイン領域と結晶性酸化物半導体膜144の一部が重畳するように設けられているの
が好ましい。また、トランジスタ162及び容量素子164が、トランジスタ160の少
なくとも一部と重畳するように設けられている。例えば、容量素子164の導電層148
bは、トランジスタ160のゲート電極110と少なくとも一部が重畳して設けられてい
る。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図
ることができるため、高集積化を図ることができる。
極とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のド
レイン電極とは、電気的に接続されている。また、第3の配線(3rd Line)とト
ランジスタ162のソース電極またはドレイン電極の一方とは、電気的に接続され、第4
の配線(4th Line)と、トランジスタ162のゲート電極とは、電気的に接続さ
れている。そして、トランジスタ160のゲート電極と、トランジスタ162のソース電
極またはドレイン電極の他方は、容量素子164の電極の一方と電気的に接続され、第5
の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている
。
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより
、第3の配線の電位が、トランジスタ160のゲート電極、および容量素子164に与え
られる。すなわち、トランジスタ160のゲート電極には、所定の電荷が与えられる(書
き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、H
ighレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電
位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態
とすることにより、トランジスタ160のゲート電極に与えられた電荷が保持される(保
持)。
電荷は長時間にわたって保持される。
で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート
電極に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジス
タ160をnチャネル型とすると、トランジスタ160のゲート電極にHighレベル電
荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート
電極にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くな
るためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態」
とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位
をVth_HとVth_Lの中間の電位V0とすることにより、トランジスタ160のゲ
ート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電
荷が与えられていた場合には、第5の配線の電位がV0(>Vth_H)となれば、トラ
ンジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第
5の配線の電位がV0(<Vth_L)となっても、トランジスタ160は「オフ状態」
のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出
すことができる。
出せることが必要になる。このような場合、情報を読み出さないメモリセルは、ゲート電
極の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、V
th_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極の状態にかか
わらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大
きい電位を第5の配線に与えればよい。
−OS)を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期に
わたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか
、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を
十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されて
いることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である
。
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
面積を縮小できるため、高集積化が可能である。
宜組み合わせて用いることができる。
本実施の形態においては、実施の形態1又は実施の形態2に示すトランジスタ162を使
用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制
限が無い半導体装置について、実施の形態3に示した構成と異なる構成について、図6及
び図7を用いて説明を行う。なお、本実施の形態の半導体装置は、実施の形態1又は2で
示すトランジスタ320、又はトランジスタ330を用いることもできる。
す概念図である。まず、図6(A)に示す半導体装置について説明を行い、続けて図6(
B)に示す半導体装置について、以下説明を行う。
又はドレイン電極とは電気的に接続され、ワード線WLとトランジスタ162のゲート電
極とは電気的に接続され、トランジスタ162のソース電極又はドレイン電極と容量素子
254の第1の端子とは電気的に接続されている。
て小さいという特徴を有している。このため、トランジスタ162をオフ状態とすること
で、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)
を極めて長時間にわたって保持することが可能である。また、結晶性酸化物半導体(CA
AC−OS)を用いたトランジスタ162では、短チャネル効果が現れにくいというメリ
ットもある。
を行う場合について説明する。
ジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の
第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ1
62がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容
量素子254の第1の端子の電位が保持される(保持)。
(あるいは容量素子に蓄積された電荷)は長時間にわたって保持することができる。
状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の
間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電
位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積され
た電荷)によって、異なる値をとる。
BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前の
ビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、
(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態とし
て、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとす
ると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)
/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB×VB
0+C×V0)/(CB+C))よりも高くなることがわかる。
る。
さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持すること
ができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度
を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また
、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能であ
る。
50を複数有するメモリセルアレイ251(メモリセルアレイ251a及び251b)を
有し、下部に、メモリセルアレイ251(メモリセルアレイ251a及び251b)を動
作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルア
レイ251と電気的に接続されている。
メモリセルアレイ251a及び251b)の直下に設けることができるため半導体装置の
小型化を図ることができる。
を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、
炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが
好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたト
ランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速
動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能であ
る。
アレイ251aと、メモリセルアレイ251b)が積層された構成を例示したが、積層す
るメモリセルアレイの数はこれに限定されない。3つ以上のメモリセルアレイを積層する
構成としても良い。
行う。
図を、図7(B)にメモリセル250の平面図をそれぞれ示す。ここで、図7(A)は、
図7(B)のF1−F2、及びG1−G2における断面に相当する。
で示した構成と同一であるため、図7(A)、(B)において図1と同じ箇所は、同じ符
号を用いて説明する。
縁層256を介して、トランジスタ162の電極層142aと重畳する領域には、導電層
262が設けられており、電極層142aと、絶縁層256と、導電層262とによって
、容量素子254が構成される。すなわち、トランジスタ162の電極層142aは、容
量素子254の一方の電極として機能し、導電層262は、容量素子254の他方の電極
として機能する。
て、絶縁層258上にはメモリセル250と、隣接するメモリセル250を接続するため
の配線260が設けられている。図示しないが、配線260は、絶縁層256及び絶縁層
258などに形成された開口を介してトランジスタ162の電極層142bと電気的に接
続されている。但し、開口に他の導電層を設け、該他の導電層を介して、配線260と電
極層142bとを電気的に接続してもよい。なお、配線260は、図6(A)の回路図に
おけるビット線BLに相当する。
メモリセルに含まれるトランジスタのソース電極としても機能することができる。このよ
うな平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることがで
きるため、高集積化を図ることができる。
AC−OS)を用いたトランジスタにより形成されている。結晶性酸化物半導体(CAA
C−OS)を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長
期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極
めて低くすることが可能となるため、消費電力を十分に低減することができる。
作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(よ
り広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
面積を縮小できるため、高集積化が可能である。
である。
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図8乃至図11を用いて説明する。
などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴があ
る。
06の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー
808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ80
4とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つ
のメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点があ
る。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100
〜150F2である。このためSRAMはビットあたりの単価が各種メモリの中で最も高
い。
持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆
動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。D
RAMのメモリセル面積は通常10F2以下である。ただし、DRAMは常にリフレッシ
ュが必要であり、書き換えをおこなわない場合でも電力を消費する。
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力を低減することができる。
ースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路
905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコ
ントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声
回路917、キーボード918などより構成されている。ディスプレイ913は表示部9
14、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケ
ーションプロセッサ906はCPU907、DSP908、インターフェイス(IF)9
09を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており
、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き
込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を十分に低減す
ることができる。
用した例を示す。図10に示すメモリ回路950は、メモリ952、メモリ953、スイ
ッチ954、スイッチ955およびメモリコントローラ951により構成されている。ま
た、メモリ回路950は、信号線から入力された画像データ(入力画像データ)、メモリ
952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御
を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号
により表示するディスプレイ957が接続されている。
る(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に
記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイ
ッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ
、表示される。
期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956により
読み出される。
に変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データ
B)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される
。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出
されている。メモリ953に新たな画像データ(記憶画像データB)を記憶し終わると、
ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ95
5、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像デー
タBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモ
リ952に記憶されるまで継続される。
の読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ9
52及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使
用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に
採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減することができる。
、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボ
ード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、デ
ィスプレイコントローラ1010によって構成される。
ることができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ
。例えば、ユーザーがハイライト機能を使用する場合、メモリ回路1007は、ユーザー
が指定した箇所の情報を記憶し、保持する。なおハイライト機能とは、ユーザーが電子書
籍を読んでいるときに、特定の箇所にマーキング、例えば表示の色を変える、アンダーラ
インを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すこ
とである。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても
良い。このような場合においても、先の実施の形態で説明した半導体装置を採用すること
によって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消
費電力が十分に低減することができる。
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
合わせて用いることができる。
試料を作製し、酸化物半導体膜の結晶状態について観察を行った。
た。
グ法による酸化シリコン膜を膜厚500nm形成した。
用い、シリコン基板とターゲットの間との距離を60mm、圧力0.4Pa、電源2kW
、アルゴン及び酸素(アルゴン流量25sccm:酸素流量25sccm)雰囲気下、基
板温度100℃とした。
スクを用いて酸化シリコン膜をエッチングしトレンチを形成した。エッチング工程として
は、ICP(Inductively Coupled Plasma:誘導結合型プラ
ズマ)エッチング法により、エッチングガスとして三フッ化メタン(CHF3)、ヘリウ
ム(He)、及びメタン(CH4)(CHF3:He:CH4=22.5sccm:12
7.5sccm:5sccm)を用い、電源電力475W、バイアス電力300W、圧力
3.5Paで、96秒間行った。なお、エッチング工程の後に、酸素によるアッシング(
電源電力200W、圧力67Pa(0.5Torr)、300秒間)を行った。トレンチ
の断面における側面(内壁)の長さ(図1(B)におけるトレンチの深さd)の2倍と底
部の長さ(図1(B)における長さL)の合計は約350nmとした。
ーナ部、及び内壁面に接して酸化シリコン膜上に酸化物半導体膜を形成した。酸化物半導
体膜として、スパッタリング法によりIn−Ga−Zn−O膜を膜厚40nmで形成した
。
、実施例試料1のIn−Ga−Zn−O膜の成膜条件は、組成比としてIn:Ga:Zn
=1:1:1[atom比]の酸化物ターゲットを用い、シリコン基板とターゲットとの
間の距離を60mm、圧力0.4Pa、直流(DC)電源0.5kW、アルゴン及び酸素
(アルゴン流量30sccm:酸素流量15sccm)雰囲気下、基板温度400℃とし
た。酸化物半導体膜の成膜に用いるアルゴン及び酸素は、水、水素などが含まれないこと
が好ましい。例えば、アルゴンの純度を9N、露点−121℃、水0.1ppb、水素0
.5ppb、酸素の純度を8N、露点−112℃、水1ppb、水素1ppbが好ましい
。
成膜後窒素雰囲気下、600℃で1時間加熱処理を行った。なお、実施例試料2のIn−
Ga−Zn−O膜の成膜条件は、組成比としてIn:Ga:Z=1:1:1[atom比
]の酸化物ターゲットを用い、シリコン基板とターゲットとの間の距離を60mm、圧力
0.4Pa、直流(DC)電源0.5kW、アルゴン及び酸素(アルゴン流量30scc
m:酸素流量15sccm)雰囲気下、基板温度200℃とした。
能透過電子顕微鏡(日立ハイテクノロジーズ製「H9000−NAR」:TEM)で加速
電圧を300kVとし、下端コーナ部の断面観察を行った。図12(A)に実施例試料1
の倍率200万倍のTEM像、図12(B)に実施例試料1の倍率800万倍のTEM像
、図13(A)に実施例試料2の倍率200万倍のTEM像、図13(B)に実施例試料
2の倍率800万倍のTEM像をそれぞれ示す。
り、該曲率半径は20nm以上30nm以下であった。そして曲面状の下端コーナ部には
、表面に概略垂直なc軸を有している結晶を含むIn−Ga−Zn−O膜(CAAC−O
S膜)が確認できる。表面に概略垂直なc軸を有している結晶は高倍率の図12(B)、
図13(B)でより顕著であり、In−Ga−Zn−O膜中に下端コーナ部の曲面に沿っ
て幾層に重なる層状のIn−Ga−Zn−Oの結晶状態が確認できた。
て成膜された酸化物半導体膜は、表面に概略垂直なc軸を有している結晶を含む結晶性酸
化物半導体膜(CAAC−OS膜)であり、そのCAAC−OS膜の成長面は曲面状の下
端コーナ部において連続性を有することが確認できた。
AAC−OS膜)をトレンチに設けたトランジスタは、可視光や紫外光の照射によるトラ
ンジスタの電気的特性変化、及び短チャネル効果がより抑制できる。従って、信頼性の高
い微細化された半導体装置を提供することができる。
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極
116 チャネル形成領域
120 不純物領域
124 金属化合物領域
128 絶縁層
130 絶縁層
131 トレンチ
142a 電極層
142b 電極層
144 結晶性酸化物半導体膜
146 ゲート絶縁層
148 ゲート電極層
148b 導電層
150 絶縁層
152 絶縁層
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251b メモリセルアレイ
253 周辺回路
254 容量素子
256 絶縁層
258 絶縁層
260 配線
262 導電層
300 下端コーナ部
302 非晶質酸化物半導体膜
304a 配線層
304b 配線層
306 絶縁層
308 平坦化絶縁膜
320 トランジスタ
330 トランジスタ
348 ゲート電極層
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
909 インターフェイス(IF)
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ
Claims (1)
- 絶縁層と、酸化物半導体膜と、ゲート絶縁層と、ゲート電極層と、を有し、
前記絶縁層は、トレンチを有し、
前記トレンチは、曲面を有する第1の領域を有し、
前記酸化物半導体膜は、前記第1の領域に接する第2の領域を有し、
前記第2の領域は、前記酸化物半導体膜の表面に概略垂直なc軸を有する結晶を有し、
前記ゲート電極層は、前記ゲート絶縁層を介して前記第2の領域と重なる位置に設けられることを特徴とする半導体装置。
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