KR102631152B1 - 반도체 장치 및 그 제작 방법 - Google Patents

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다이스케 마츠바야시
료타 호도
다이고 이토
히로아키 혼다
사토루 오카모토
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Abstract

전기 특성이 양호한 반도체 장치를 제공한다. 반도체 장치는 산화물, 산화물 위의 제 1 도전체 및 제 2 도전체, 산화물 위의 제 3 도전체, 산화물과 제 3 도전체 사이에 제공되고 제 3 도전체의 측면을 덮는 제 1 절연체, 제 3 도전체 및 제 1 절연체 위의 제 2 절연체, 제 1 도전체 위 및 제 2 절연체의 측면에 배치되는 제 3 절연체, 제 2 도전체 위 및 제 2 절연체의 측면에 배치되는 제 4 절연체, 제 3 절연체의 상면 및 측면과 접하고 제 1 도전체에 전기적으로 접속되는 제 4 도전체, 및 제 4 절연체의 상면 및 측면과 접하고 제 2 도전체에 전기적으로 접속되는 제 5 도전체를 포함한다. 제 1 절연체는 제 3 절연체와 제 3 도전체 사이에 있고, 제 4 절연체와 제 3 도전체 사이에 있다.

Description

반도체 장치 및 그 제작 방법
본 발명의 일 형태는 반도체 장치 및 그 제작 방법에 관한 것이다. 본 발명의 다른 일 형태는 반도체 웨이퍼, 모듈, 및 전자 기기에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 표시 장치(예를 들어, 액정 표시 장치 및 발광 표시 장치), 투영 장치, 조명 장치, 전기 광학 장치, 전력 저장 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 포함할 수 있다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태는 물건, 방법, 또는 제작 방법에 관한 것이다. 또한, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
근년, 반도체 장치는 주로 LSI, CPU, 또는 메모리에 사용하기 위하여 개발되고 있다. CPU는 반도체 웨이퍼에서 분리된 반도체 집적 회로(적어도 트랜지스터 및 메모리를 포함함)를 포함하고, 접속 단자인 전극이 각각 제공된 반도체 소자들의 집합체이다.
LSI, CPU, 또는 메모리 등의 반도체 회로(IC칩)는 회로 기판, 예를 들어 인쇄 배선 기판에 실장되어 다양한 전자 기기의 부품 중 하나로서 사용된다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 형성하는 기술이 주목을 받고 있다. 이 트랜지스터는 집적 회로(IC) 또는 화상 표시 장치(단순히 표시 장치라고도 함) 등의 전자 기기에 널리 사용되고 있다. 트랜지스터에 사용할 수 있는 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있고, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체의 예에는 산화 인듐 및 산화 아연 등의 1원계 금속 산화물(single-component metal oxide)뿐만 아니라 다원계 금속 산화물(multi-component metal oxide)도 포함된다. 다원계 금속 산화물 중에서도 특히 In-Ga-Zn 산화물(이하 IGZO라고도 함)이 활발히 연구되고 있다.
IGZO에 관한 연구로부터, 산화물 반도체에서 단결정도 아니고 비정질도 아닌 CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(비특허문헌 1 내지 3 참조). 비특허문헌 1 및 2에서는 CAAC 구조를 갖는 산화물 반도체를 사용하여 트랜지스터를 형성하는 기술이 개시되어 있다. 또한, CAAC 구조 및 nc 구조보다 결정성이 낮은 산화물 반도체에도 미소한 결정이 포함되는 것이 비특허문헌 4 및 5에 개시되어 있다.
또한, IGZO를 활성층으로서 포함하는 트랜지스터는 오프 상태 전류가 매우 낮고(비특허문헌 6 참조), 이 특성을 이용한 LSI 및 디스플레이가 보고되어 있다(특허문헌 1, 그리고 비특허문헌 7 및 8 참조).
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서의 누설 전류가 매우 낮다는 것이 알려져 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한 저소비전력의 CPU가 개시되어 있다(특허문헌 1 참조).
또한, 게이트 전극이 개구부에 매립된 산화물 반도체를 포함하는 트랜지스터의 제작 방법이 개시되어 있다(특허문헌 2 참조).
근년, 전자 기기의 소형화 및 경량화에 따라, 트랜지스터 등을 고밀도로 집적한 집적 회로에 대한 요구가 높아지고 있다. 또한, 집적 회로를 포함하는 반도체 장치의 생산성 향상이 요구되고 있다.
일본 공개특허공보 특개2012-257187호 일본 공개특허공보 특개2017-050530호
S. Yamazaki et al., "SID Symposium Digest of Technical Papers", 2012, volume 43, issue 1, pp.183-186. S. Yamazaki et al., "Japanese Journal of Applied Physics", 2014, volume 53, Number 4S, pp.04ED18-1-04ED18-10. S. Ito et al., "The Proceedings of AM-FPD'13 Digest of Technical Papers", 2013, pp.151-154. S. Yamazaki et al., "ECS Journal of Solid State Science and Technology", 2014, volume 3, issue 9, pp.Q3012-Q3022. S. Yamazaki, "ECS Transactions", 2014, volume 64, issue 10, pp.155-164. K. Kato et al., "Japanese Journal of Applied Physics", 2012, volume 51, pp.021201-1-021201-7. S. Matsuda et al., "2015 Symposium on VLSI Technology Digest of Technical Papers", 2015, pp.T216-T217. S. Amano et al., "SID Symposium Digest of Technical Papers", 2010, volume 41, issue 1, pp.626-629.
본 발명의 일 형태의 과제는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 전기 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 주파수 특성이 양호한 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신뢰성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 생산성이 높은 반도체 장치를 제공하는 것이다.
본 발명의 일 형태의 다른 과제는 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 데이터를 고속으로 기록할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 설계의 유연성이 높은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 저전력의 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서는, 상기 과제 모두를 달성할 필요는 없다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
본 발명의 일 형태는 산화물, 산화물 위의 제 1 도전체 및 제 2 도전체, 산화물 위의 제 3 도전체, 산화물과 제 3 도전체 사이에 제공되고 제 3 도전체의 측면을 덮는 제 1 절연체, 제 3 도전체 및 제 1 절연체 위의 제 2 절연체, 제 1 도전체 위에 있고 제 2 절연체의 제 1 측면과 접하는 제 3 절연체, 제 2 도전체 위에 있고 제 2 절연체의 제 2 측면과 접하는 제 4 절연체, 제 3 절연체의 상면 및 측면과 접하고 제 1 도전체에 전기적으로 접속되는 제 4 도전체, 및 제 4 절연체의 상면 및 측면과 접하고 제 2 도전체에 전기적으로 접속되는 제 5 도전체를 포함하는 반도체 장치이다. 제 1 절연체는 제 3 절연체와 제 3 도전체의 측면 사이에 있다. 제 1 절연체는 제 4 절연체와 제 3 도전체의 측면 사이에 있다.
상기 구조에서, 제 1 절연체는 산화물과 제 3 도전체 사이에 제 1 두께를, 제 3 도전체와 제 1 도전체 및 제 2 도전체의 각각 사이에 제 2 두께를 갖고, 제 1 두께는 제 2 두께보다 얇은 것이 바람직하다.
상기 구조에서, 제 1 절연체는 산화물과 제 3 도전체 사이에 제 5 절연체를 포함하고, 제 3 도전체와 제 1 도전체 및 제 2 도전체의 각각 사이에 제 5 절연체 및 제 6 절연체를 포함하는 것이 바람직하다.
상기 구조에서, 반도체 장치는 제 7 절연체 및 제 8 절연체를 더 포함하고, 제 7 절연체는 제 1 도전체와 제 3 절연체 사이에 제공되고, 제 7 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물이고, 제 8 절연체는 제 2 도전체와 제 4 절연체 사이에 제공되고, 제 8 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물인 것이 바람직하다.
상기 구조에서, 반도체 장치는 제 9 절연체를 더 포함하고, 제 9 절연체는 제 3 도전체와 제 1 절연체 사이에 제공되고, 제 9 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물인 것이 바람직하다.
상기 구조에서, 제 2 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물 또는 실리콘을 포함하는 질화물을 포함하는 것이 바람직하다.
상기 구조에서, 제 3 절연체 및 제 4 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물 또는 실리콘을 포함하는 질화물을 포함하는 것이 바람직하다.
상기 구조에서, 산화물은 In, 원소 M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다.
상기 구조에서, 제 1 도전체 및 제 2 도전체는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중 적어도 하나를 포함하는 것이 바람직하다.
상기 구조에서, 제 1 도전체 및 제 2 도전체는 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 및 란타넘과 니켈을 포함하는 산화물 중 적어도 하나를 포함하는 것이 바람직하다.
본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 주파수 특성이 양호한 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 생산성이 높은 반도체 장치를 제공할 수 있다.
본 발명의 일 형태에 따르면, 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 데이터를 고속으로 기록할 수 있는 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 설계의 유연성이 높은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 저전력의 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 효과 모두를 반드시 가질 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 3의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 4의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 5의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 6의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 7의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 8의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 9의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 10의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 11의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 13의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 15의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 16의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 20의 (A) 및 (B)는 본 발명의 일 형태에 따른 반도체 장치의 단면도.
도 21의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 22의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 23의 (A) 내지 (C)는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면도.
도 24의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치의 상면도 및 단면도.
도 25는 본 발명의 일 형태에 따른 기억 장치의 회로도.
도 26은 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 27은 본 발명의 일 형태에 따른 기억 장치의 모식도.
도 28은 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 29는 본 발명의 일 형태에 따른 기억 장치의 구조를 도시한 단면도.
도 30은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 31의 (A) 내지 (E)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 각각 도시한 회로도.
도 32는 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 회로도.
도 33은 본 발명의 일 형태에 따른 기억 장치의 구성예를 도시한 블록도.
도 34의 (A) 및 (B)는 본 발명의 일 형태에 따른 기억 장치의 구성예를 나타낸 블록도 및 회로도.
도 35는 본 발명의 일 형태에 따른 AI 시스템의 구조예를 도시한 블록도.
도 36의 (A) 및 (B)는 본 발명의 일 형태에 따른 AI 시스템의 응용예를 각각 도시한 블록도.
도 37은 본 발명의 일 형태에 따른 AI 시스템을 제공한 IC의 구조예를 도시한 사시 모식도.
도 38의 (A) 및 (B)는 본 발명의 일 형태에 따른 전자 기기를 도시한 것.
도 39의 (A) 내지 (F)는 본 발명의 일 형태에 따른 전자 기기를 도시한 것.
도 40의 (A) 내지 (E)는 본 발명의 일 형태에 따른 전자 기기를 도시한 것.
이하에서는, 실시형태에 대하여 도면을 참조하여 설명한다. 또한, 실시형태는 다양한 형태로 실시될 수 있고, 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되는 것은 아니다.
도면에서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 크기, 층의 두께, 또는 영역은 도시된 스케일에 한정되지 않는다. 또한, 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태는 도면에 나타낸 형상 또는 값에 한정되지 않는다. 예를 들어, 실제의 제작 공정에서, 층 또는 레지스트 마스크 등은 의도하지 않게 에칭 등의 처리에 의하여 크기가 축소될 수 있고, 이것은 이해하기 쉽게 하기 위하여 도시되지 않은 경우가 있다. 도면에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면에서 같은 부호로 나타내고, 그 설명은 반복하지 않는 경우가 있다. 또한, 비슷한 기능을 갖는 부분에는 같은 해칭 패턴을 적용하고, 이 부분을 특별히 부호로 나타내지 않는 경우가 있다.
특히 상면도("평면도"라고도 함) 또는 사시도 등에서, 발명을 이해하기 쉽게 하기 위하여 일부 구성 요소를 도시하지 않은 경우가 있다. 또한, 일부의 숨은선 등을 나타내지 않는 경우가 있다.
또한, 본 명세서 등에서 "제 1" 및 "제 2" 등의 서수는 편의상 사용하는 것이고, 단계의 순서 또는 적층 순서를 나타내는 것은 아니다. 따라서, 예를 들어 "제 1"을 "제 2" 또는 "제 3"으로 적절히 바꿔도 설명이 가능하다. 또한, 본 명세서 등에서의 서수는 본 발명의 일 형태를 특정하는 것과 반드시 같지는 않다.
본 명세서 등에서 "위에", "상방에", "아래에", 및 "하방에" 등 배치를 설명하는 용어는, 도면을 참조하여 구성 요소 간의 위치 관계를 설명하는 데 있어서 편의상 사용된다. 또한, 구성 요소 간의 위치 관계는, 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서, 위치 관계는 본 명세서에 사용된 용어로 설명되는 것에 한정되지 않고, 상황에 따라 적절히 다른 용어로 설명할 수 있다.
예를 들어, 본 명세서 등에서 "X와 Y가 접속된다"라는 명시적인 기재는 X와 Y가 전기적으로 접속되는 것, X와 Y가 기능적으로 접속되는 것, 그리고 X와 Y가 직접 접속되는 것을 의미한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에는 다른 접속 관계가 포함된다.
여기서, X 및 Y는 각각 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)을 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속되지 않는 경우와, X와 Y 사이의 전기적인 접속을 가능하게 하는 상기 소자를 개재(介在)하지 않고 X와 Y가 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 온 또는 오프가 되어, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하고 변경하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우가 포함된다.
예를 들어, X와 Y가 기능적으로 접속되는 경우에는, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; D/A 변환 회로, A/D 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, 스텝업 회로 또는 스텝다운 회로) 또는 신호의 전위 레벨을 변경하는 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 전환 회로; 신호 진폭 또는 전류량 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 기억 회로; 또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어, X와 Y 사이에 또 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전송된다면, X와 Y는 기능적으로 접속된다. 또한, X와 Y가 기능적으로 접속되는 경우에는 X와 Y가 직접 접속되는 경우 및 X와 Y가 전기적으로 접속되는 경우가 포함된다.
본 명세서 등에서 트랜지스터는, 게이트, 드레인, 및 소스의 적어도 3개의 단자를 갖는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널이 형성되는 영역을 갖고, 채널이 형성되는 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서 채널이 형성되는 영역이란, 전류가 주로 흐르는 영역을 말한다.
또한, 소스 및 드레인의 기능은, 예를 들어 반대 극성의 트랜지스터를 채용하거나 회로 동작에서 전류가 흐르는 방향이 변화되는 경우에 바뀔 수 있다. 따라서, 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어를 서로 바꿀 수 있는 경우가 있다.
또한, 채널 길이란 예를 들어, 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 하나의 트랜지스터에서, 채널 길이는 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값을 채널 길이로 한다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트 전극이 서로 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 하나의 트랜지스터에서, 채널 폭은 모든 영역에서 반드시 같을 필요는 없다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값으로 고정되지 않는 경우가 있다. 그러므로, 본 명세서에서는 채널이 형성되는 영역에서의 어느 하나의 값, 최댓값, 최솟값, 또는 평균값을 채널 폭으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하, "실효적인 채널 폭"이라고 함)은 트랜지스터의 상면도에 나타낸 채널 폭(이하, "외견상 채널 폭"이라고 함)과 상이한 경우가 있다. 예를 들어, 반도체의 측면을 덮는 게이트 전극을 갖는 트랜지스터에서는, 실효적인 채널 폭이 외견상 채널 폭보다 크고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 반도체의 측면을 덮는 게이트 전극을 갖는 미세화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 형성 영역의 비율이 증가된다. 이 경우, 실효적인 채널 폭이 외견상 채널 폭보다 크다.
이러한 경우, 실효적인 채널 폭을 측정하기 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 추산하기 위해서는, 가정 조건으로서 반도체의 형상을 알고 있는 것으로 가정할 필요가 있다. 그러므로, 반도체의 형상을 정확하게 모르는 경우에는 실효적인 채널 폭을 정확하게 측정하기 어렵다.
따라서, 본 명세서에서 외견상 채널 폭을 SCW(surrounded channel width)라고 하는 경우가 있다. 또한, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 SCW 또는 외견상 채널 폭을 나타내는 경우가 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는 실효적인 채널 폭을 나타내는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, 및 SCW 등은 단면 TEM 이미지 등을 분석함으로써 결정할 수 있다.
또한, 반도체의 불순물이란, 예를 들어 반도체의 주성분 이외의 원소를 말한다. 예를 들어, 농도가 0.1atomic% 미만인 원소는 불순물로 간주할 수 있다. 불순물이 포함되면, 반도체에서의 DOS(density of states)가 증가되거나, 또는 결정성이 저하될 수 있다. 반도체가 산화물 반도체인 경우, 반도체의 특성을 변화시키는 불순물의 예에는 1족 원소, 2족 원소, 13족 원소, 14족 원소, 15족 원소, 및 산화물 반도체의 주성분 이외의 전이 금속이 포함되며, 예로서 수소, 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소를 들 수 있다. 산화물 반도체의 경우, 물도 불순물로서 기능하는 경우가 있다. 산화물 반도체의 경우, 예를 들어 불순물이 들어가면, 산소 결손이 형성되는 경우가 있다. 또한, 반도체가 실리콘인 경우에는, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소를 제외한 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서 등에서, 산화질화 실리콘막은 질소보다 산소를 더 많이 포함한다. 산화질화 실리콘막은 예를 들어 산소, 질소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 및 0.1atomic% 내지 10atomic%의 범위로 포함하는 것이 바람직하다. 질화산화 실리콘막은 산소보다 질소를 더 많이 포함한다. 질화산화 실리콘막은 질소, 산소, 실리콘, 및 수소를 각각, 55atomic% 내지 65atomic%, 1atomic% 내지 20atomic%, 25atomic% 내지 35atomic%, 및 0.1atomic% 내지 10atomic%의 범위로 포함하는 것이 바람직하다.
본 명세서 등에서는, "막" 및 "층"이라는 용어를 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서, "절연체"라는 용어는 "절연막" 또는 "절연층"이라는 용어와 치환할 수 있다. 또한, "도전체"라는 용어는 "도전막" 또는 "도전층"이라는 용어와 치환할 수 있다. 또한, "반도체"라는 용어는 "반도체막" 또는 "반도체층"이라는 용어와 치환할 수 있다.
또한, 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 전계 효과 트랜지스터이다. 따로 명시되지 않는 한, 본 명세서 등에서 설명하는 트랜지스터는 n채널 트랜지스터이다. 그러므로, 따로 명시되지 않는 한, 문턱 전압("V th"라고도 함)은 0V보다 크다.
본 명세서 등에서, "평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -10° 이상 10° 이하임을 나타내기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한, "실질적으로 평행"이라는 용어는 2개의 직선 사이에 형성되는 각도가 -30° 이상 30° 이하임을 나타낸다. "수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 80° 이상 100° 이하임을 나타내기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다. 또한, "실질적으로 수직"이라는 용어는 2개의 직선 사이에 형성되는 각도가 60° 이상 120° 이하임을 나타낸다.
또한, 본 명세서에서 배리어막이란 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 막을 말한다. 도전성을 갖는 상기 배리어막을 도전성 배리어막이라고 하는 경우가 있다.
본 명세서 등에서 금속 산화물이란 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 반도체층에 사용되는 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET 또는 OS 트랜지스터는 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
본 명세서 등에서, "노멀리 오프"라는 용어는 게이트에 전위를 인가하지 않거나 게이트에 접지 전위를 공급한 경우에 트랜지스터를 흐르는 채널 폭 1μm당 전류가 실온에서 1×10-20A 이하, 85℃에서 1×10-18A 이하, 또는 125℃에서 1×10-16A 이하인 것을 의미한다.
(실시형태 1)
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 포함하는 반도체 장치의 예에 대하여 설명한다.
<반도체 장치의 구조예>
도 1의 (A) 내지 (C)는 본 발명의 일 형태에 따른 트랜지스터(200) 및 트랜지스터(200) 주변의 상면도 및 단면도이다.
도 1의 (A)는 트랜지스터(200)를 포함하는 반도체 장치의 상면도이다. 도 1의 (B) 및 (C)는 반도체 장치의 단면도이다. 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도에 상당한다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도에 상당한다. 또한, 도면의 명료화를 위하여, 도 1의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
본 발명의 일 형태에 따른 반도체 장치는 트랜지스터(200)와, 층간막으로서 기능하는 절연체(210, 212, 280, 및 281)를 포함한다. 상기 반도체 장치는 배선으로서 기능하는 도전체(203) 및 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 더 포함한다. 도전체(203) 및 도전체(240)는 트랜지스터(200)에 전기적으로 접속된다.
도전체(203)는 절연체(212)의 개구의 내벽과 접하는 도전체(203a) 및 도전체(203a)보다 내측에 위치하는 도전체(203b)를 포함한다. 여기서, 도전체(203)의 상면을 절연체(212)의 상면과 실질적으로 같은 높이로 할 수 있다. 트랜지스터(200)에서는 도전체(203a)와 도전체(203b)가 적층되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(203)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다. 적층 구조가 사용되는 경우에는, 형성 순서에 대응하는 숫자로 층들을 구별하는 경우가 있다.
도전체(240)는 절연체(244, 280, 및 281)의 개구의 내벽과 접하는 도전체(240)의 제 1 도전체 및 이 제 1 도전체보다 내측에 위치하는 도전체(240)의 제 2 도전체를 포함한다. 여기서, 도전체(240)의 상면을 절연체(281)의 상면과 실질적으로 같은 높이로 할 수 있다. 트랜지스터(200)에서는 도전체(240)의 제 1 도전체와 도전체(240)의 제 2 도전체가 적층되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(240)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다. 적층 구조가 사용되는 경우에는, 형성 순서에 대응하는 숫자로 층들을 구별하는 경우가 있다.
[트랜지스터(200)]
도 1의 (A) 내지 (C)에 도시된 바와 같이, 트랜지스터(200)는 기판(도시하지 않았음) 위에 제공된 절연체(214), 절연체(214) 위에 제공된 절연체(216), 절연체(214 및 216)에 매립되도록 제공된 도전체(205), 절연체(216) 및 도전체(205) 위에 제공된 절연체(220), 절연체(220) 위에 제공된 절연체(222), 절연체(222) 위에 제공된 절연체(224), 절연체(224) 위에 제공된 절연체(226), 절연체(226) 위에 제공된 산화물(230a), 산화물(230a) 위에 제공된 산화물(230b), 산화물(230b) 위에 제공된 도전체(242), 절연체(226), 산화물(230a), 산화물(230b), 및 도전체(242)를 덮는 절연체(244), 절연체(244) 위에 제공되고 개구부를 포함하는 절연체(280), 상기 개구부에서 절연체(244) 위에 제공된 절연체(273), 산화물(230b)의 상면, 도전체(242)의 측면, 절연체(244)의 측면, 및 절연체(273)의 한쪽 측면과 접하도록 제공된 산화물(230c), 산화물(230c)보다 내측에 제공된 절연체(250), 절연체(250)보다 내측에 제공된 절연체(272), 절연체(272)보다 내측에 제공된 도전체(260a), 도전체(260a)보다 내측에 매립되도록 제공된 도전체(260b), 절연체(273)의 한쪽 측면, 산화물(230c)의 상면, 절연체(250)의 상면, 절연체(272)의 상면, 도전체(260a)의 상면, 및 도전체(260b)의 상면과 접하도록 제공된 절연체(270), 및 적어도 절연체(273)의 상면 및 절연체(273)의 다른 쪽 측면과 접하고 도전체(242)에 전기적으로 접속되는 도전체(240)를 포함한다.
트랜지스터(200)는, 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함) 및 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)이 적층되는 구조를 갖지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 트랜지스터(200)는 산화물(230b)의 단층 구조, 산화물(230b)과 산화물(230a 또는 230c)의 2층 구조, 또는 4층 이상의 적층 구조를 가져도 좋다. 트랜지스터(200)에서 도전체(260)는 2층 구조를 갖지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(260)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다.
여기서, 도전체(260)는 트랜지스터의 게이트 전극으로서 기능하고, 도전체(242a) 및 도전체(242b)는 소스 전극 및 드레인 전극으로서 기능한다. 상술한 바와 같이 도전체(260)는, 절연체(280)의 개구, 및 도전체(242a)와 도전체(242b) 사이의 영역에, 절연체(273) 및 절연체(250) 등이 도전체(260)와 개구의 내벽 사이에 위치하는 상태로 매립되어 있다. 여기서, 절연체(280)의 개구에 대한 도전체(260), 도전체(242a), 및 도전체(242b)의 배치는 자기 정합(self-aligned)적으로 선택된다. 즉, 트랜지스터(200)에서는 소스 전극과 드레인 전극 사이에 게이트 전극을 자기 정합적으로 배치할 수 있다. 그러므로, 정렬 마진(alignment margin) 없이 도전체(260)를 형성할 수 있기 때문에, 트랜지스터(200)의 차지 공간이 축소된다. 이로써, 반도체 장치의 미세화 및 고집적화를 실현할 수 있다.
또한, 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)가 자기 정합적으로 형성되기 때문에, 도전체(260)는 도전체(242a)와 중첩되는 영역도 도전체(242b)와 중첩되는 영역도 갖지 않는다. 그러므로, 도전체(260)와 도전체(242a 및 242b) 사이에 형성되는 기생 용량을 저감할 수 있다. 이 결과, 트랜지스터(200)의 스위칭 속도를 높이고 주파수 특성을 우수하게 할 수 있다.
트랜지스터(200)에서는, 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))이 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다.
채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(200)는 오프 상태에서 누설 전류가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터(200)에 사용할 수 있다.
예를 들어 산화물(230)로서, In-M-Zn 산화물(M은 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중 하나 이상) 등의 금속 산화물을 사용하는 것이 바람직하다. 산화물(230)로서 In-Ga 산화물 또는 In-Zn 산화물을 사용하여도 좋다.
여기서 산화물(230)은, 수소, 질소, 및 금속 원소 등의 불순물을 포함하면, 캐리어 밀도가 증가되어 저항이 저감되는 경우가 있다. 또한, 산화물(230)의 산소 농도가 저하되면, 상기 산화물은 캐리어 밀도가 증가되어 저항이 저감되는 경우가 있다.
산화물(230) 위에서 접하여 제공되고, 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 산화물(230)의 산소를 흡수하는 기능을 갖는 경우, 또는 산화물(230)이 수소, 질소, 또는 금속 원소 등의 불순물을 공급하는 기능을 갖는 경우에는, 산화물(230)의 일부가 저저항 영역을 갖는 경우가 있다.
도전체(242)와 도전체(260) 사이의 절연체(250)의 두께는, 산화물(230b)과 도전체(260) 사이의 절연체(250)의 두께보다 두꺼운 것이 바람직하다. 이 구조를 얻기 위해서는, 산화물(230b)과 도전체(260) 사이에 위치하는 절연체(250)가 단층 구조를 갖고, 도전체(242)와 도전체(260) 사이에 위치하는 절연체(250)가 적층 구조를 갖는 것이 바람직하다. 산화물(230b)과 도전체(260) 사이에 위치하는 절연체(250)가 적층 구조를 갖는 경우에는, 도전체(242)와 도전체(260) 사이의 절연체(250)의 층수를 산화물(230b)과 도전체(260) 사이의 절연체(250)의 층수보다 많게 한다.
도전체(242)와 도전체(260) 사이의 절연체(250)의 두께를 산화물(230b)과 도전체(260) 사이의 절연체(250)의 두께보다 두껍게 함으로써, 도전체(260)와 도전체(242) 사이의 기생 용량을 저감할 수 있고, 트랜지스터(200)의 주파수 특성을 우수하게 할 수 있다. 또한, 산화물(230b)과 도전체(260) 사이의 절연체(250)의 두께가 얇으면, 게이트 전극으로부터의 전계가 감소되지 않기 때문에, 전기 특성이 양호한 트랜지스터(200)를 제공할 수 있다.
절연체(244)는 도전체(242)의 산화를 억제하기 위하여 제공되어 있다. 그러므로, 도전체(242)가 내산화성 재료인 경우 또는 도전체(242)가 산소를 흡수한 후에도 그 도전성을 크게 잃지 않는 경우에는, 절연체(244)를 반드시 제공할 필요는 없다.
절연체(272)는 도전체(260)의 산화를 억제하기 위하여 제공되어 있다. 그러므로, 도전체(260)가 내산화성 재료인 경우 또는 도전체(260)가 산소를 흡수한 후에도 그 도전성을 크게 잃지 않는 경우에는, 절연체(272)를 반드시 제공할 필요는 없다.
절연체(273)는 사이드월로서 기능한다. 절연체(270)는 에칭 스토퍼(etching stopper)로서 기능한다. 절연체(273) 및 절연체(270)에 의하여 도전체(242)를 노출시키기 위한 개구를 자기 정합적으로 형성함으로써, 도전체(242)와 도전체(240)를 전기적으로 서로 접속시킬 수 있다. 이러한 구조에 의하여 형성되는 개구를 자기 정합 접촉(self-aligned contact)이라고 하고, 상기 개구 및 도전체의 형성 방법을 자기 정합 접촉 공정(self-aligned contact process)이라고 하는 경우가 있다.
도 2는 도 1의 (B)에서 일점쇄선으로 둘러싼 영역(239)을 도시한 확대도이다.
도 2에 도시된 바와 같이, 산화물(230b) 위에서 접하여 도전체(242)가 제공되고, 산화물(230b)의 도전체(242)와의 계면 및 그 근방에는 저저항 영역으로서 영역(243)(영역(243a) 및 영역(243b))이 제공되어 있다. 산화물(230)은 트랜지스터(200)의 채널 형성 영역으로서 기능하는 영역(234), 영역(243)의 일부를 포함하고 소스 영역 및 드레인 영역으로서 기능하는 영역(231)(영역(231a) 및 영역(231b)), 및 영역(243)의 일부를 포함하고 접합 영역으로서 기능하는 영역(232)(영역(232a) 및 영역(232b))을 포함한다.
소스 영역 및 드레인 영역으로서 기능하는 영역(231)에서, 특히 영역(243)은 산소 농도가 낮거나, 수소, 질소, 또는 금속 원소 등의 불순물을 포함하는 것으로 인하여 캐리어 농도가 증가되어 저항이 저감되어 있다. 바꿔 말하면, 영역(231)은 영역(234)보다 캐리어 밀도가 높고 저항이 낮다. 또한, 채널 형성 영역으로서 기능하는 영역(234)은 영역(231), 구체적으로는 영역(231)의 영역(243)보다 산소 농도가 높거나 불순물 농도가 낮기 때문에, 캐리어 밀도가 낮은 고저항 영역이다. 영역(232)의 산소 농도는, 영역(231)의 산소 농도 이상, 영역(234)의 산소 농도 이하인 것이 바람직하다. 그 대신에, 영역(232)의 불순물 농도는 영역(231)의 불순물 농도 이하, 영역(234)의 불순물 농도 이상인 것이 바람직하다.
또한, 저저항 영역인 영역(243)이 금속 원소를 포함하는 경우, 영역(243)은 산화물(230)에 포함되는 금속 원소에 더하여, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등 중에서 선택되는 하나 이상의 금속 원소를 포함하는 것이 바람직하다.
본 발명의 일 형태는, 산화물(230b)의 두께 방향에서 산화물(230b)의 도전체(242)와의 계면 근방에 형성되고, 도 2에 도시된 영역(243)에 한정되지 않는다. 예를 들어, 영역(243)은 산화물(230b)과 두께가 실질적으로 같아도 좋고, 산화물(230a)에도 형성되어도 좋다. 도 2에서는 영역(231 및 232)에 영역(243)이 형성되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 영역(243)은 영역(231)에만, 영역(231), 및 영역(232)의 일부에, 또는 영역(231), 영역(232), 및 영역(234)의 일부에 형성되어도 좋다.
산화물(230)에서는, 영역들 사이의 경계를 명확하게 관찰할 수 없는 경우가 있다. 각 영역에서 검출되는 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도는, 영역들 사이뿐만 아니라 각 영역 내에서도 서서히 변화(이러한 변화를 그러데이션(gradation)이라고도 함)되어도 좋다. 즉, 채널 형성 영역에 가까운 영역일수록 금속 원소, 그리고 수소 및 질소 등의 불순물 원소의 농도가 저감되어 있는 것이 바람직하다.
산화물(230)의 저항을 선택적으로 저감하기 위해서는, 도전체(242)를 예를 들어, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등의 도전성을 높이는 금속 원소, 및 불순물 중 적어도 하나를 포함하는 재료를 사용하여 형성하는 것이 바람직하다. 또는, 도전체(242)가 되는 도전막(242A)은, 산화물(230)에 불순물(예를 들어, 산소 결손을 형성하는 원소 또는 산소 결손에 의하여 트랩되는 원소)을 주입하는 재료 또는 막 형성 방법 등을 사용하여 형성된다. 상기 원소의 대표적인 예로서는 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 및 희가스 원소가 있다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다.
산화물 반도체를 사용하여 형성된 트랜지스터는 산화물 반도체 내의 채널 형성 영역의 불순물 및 산소 결손에 의하여 전기 특성이 변화되기 쉬우므로, 신뢰성이 저하되는 경우가 있다. 또한, 산화물 반도체 내의 채널 형성 영역이 산소 결손을 포함하면, 트랜지스터는 노멀리 온 특성을 갖는 경향이 있다. 그러므로, 채널이 형성되는 영역(234) 내의 산소 결손은 가능한 한 저감되어 있는 것이 바람직하다.
트랜지스터가 노멀리 온이 되는 것을 억제하기 위해서는, 산화물(230) 근방의 절연체(250)가 화학량론적 조성에서의 산소보다 많은 산소(과잉 산소라고도 함)를 포함하는 것이 바람직하다. 절연체(250) 내의 산소는 산화물(230)로 확산되어, 산화물(230) 내의 산소 결손을 저감하고 트랜지스터가 노멀리 온이 되는 것을 억제한다.
즉, 절연체(250)에 포함되는 산소가 산화물(230)의 영역(234)으로 확산됨으로써, 산화물(230)의 영역(234)에서의 산소 결손을 저감할 수 있다.
또한, 산화물(230) 및 절연체(250)에 포함되는 산소가 트랜지스터(200) 외부로 확산되는 것을 억제하기 위하여, 절연체(222), 절연체(226), 절연체(244), 절연체(273), 절연체(272), 및 절연체(270) 등을 제공하는 것이 바람직하다. 이들 절연체에는 산소를 쉽게 통과시키지 않는 재료를 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 하프늄을 포함하는 산화물, 혹은 실리콘의 질화물을 사용할 수 있다. 또한, 이들 절연체는 수소, 물, 질소, 또는 금속 원소 등 불순물을 쉽게 통과시키지 않는 재료 중 임의의 것이 바람직하다. 이러한 재료를 사용함으로써, 트랜지스터(200) 외부로부터 트랜지스터(200)로 불순물이 들어가는 것을 억제할 수 있다.
산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다. 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터는 오프 상태에서 누설 전류(오프 전류)가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다.
이로써, 온 상태 전류가 높은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는, 오프 상태 전류가 낮은 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 변동이 작은, 즉 전기 특성이 안정적이고 신뢰성이 높은 반도체 장치를 제공할 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 포함하는 반도체 장치의 구조에 대하여 자세히 설명한다.
도 1의 (A) 및 (C)에 도시된 바와 같이 도전체(203)는 채널 폭 방향으로 연장되고, 도전체(205)에 전위를 인가하는 배선으로서 기능한다. 도전체(203)는 절연체(212)에 매립되도록 제공되는 것이 바람직하다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩하도록 제공된다. 또한, 도전체(205)는 도전체(203) 위에서 접하여 제공되어도 좋다. 도전체(205)는 절연체(214) 및 절연체(216)에 매립되도록 제공되는 것이 바람직하다.
여기서, 도전체(260)는 제 1 게이트(톱 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 도전체(205)는 제 2 게이트(보텀 게이트라고도 함) 전극으로서 기능하는 경우가 있다. 이 경우, 도전체(205)에 인가되는 전위를 도전체(260)에 인가되는 전위와는 독립적으로 변화시킴으로써, 트랜지스터(200)의 V th를 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 V th를 0V보다 크게 할 수 있고 오프 상태 전류를 감소시킬 수 있다. 따라서, 도전체(205)에 음의 전위를 인가한 경우에는 도전체(205)에 음의 전위를 인가하지 않는 경우보다 도전체(260)에 인가되는 전위가 0V일 때의 드레인 전류를 작게 할 수 있다.
도전체(203) 위에 도전체(205)를 제공하면, 도전체(203)와, 제 1 게이트 전극 및 배선으로서 기능하는 도전체(260) 사이의 거리를 적절히 설정할 수 있다. 즉, 도전체들(203 및 260) 사이에 절연체(214 및 216) 등을 제공함으로써, 도전체들(203 및 260) 사이의 기생 용량을 저감하고, 도전체들(203 및 260) 사이의 절연 내압을 높일 수 있다.
도전체들(203 및 260) 사이의 기생 용량을 저감하면, 트랜지스터(200)의 스위칭 속도를 향상시킬 수 있기 때문에, 트랜지스터(200)의 주파수 특성을 높일 수 있다. 도전체들(203 및 260) 사이의 절연 내압을 높이면, 트랜지스터(200)의 신뢰성을 향상시킬 수 있다. 그러므로, 절연체(214) 및 절연체(216)를 두껍게 하는 것이 바람직하다. 또한, 도전체(203)의 연장 방향은 이 예에 한정되지 않고, 예를 들어 도전체(203)는 트랜지스터(200)의 채널 길이 방향으로 연장되어도 좋다.
도 1의 (A)에 도시된 바와 같이, 도전체(205)는 산화물(230) 및 도전체(260)와 중첩하도록 제공된다. 도전체(205)는 산화물(230)의 영역(234)보다 큰 것이 바람직하다. 도 1의 (C)에 도시된 바와 같이, 도전체(205)는, 산화물(230)의 영역(234)에서 채널 폭 방향과 교차되는 단부를 넘어 연장되는 것이 특히 바람직하다. 즉, 산화물(230a 및 230b)의 채널 폭 방향에서의 측면 외측에서, 도전체(205)와 도전체(260)는 절연체를 개재하여 서로 중첩되어 있는 것이 바람직하다.
상기 구조로 하면, 도전체(260) 및 도전체(205)에 전위를 인가한 경우에, 도전체(260)로부터 발생되는 전계와 도전체(205)로부터 발생되는 전계가 접속되어, 산화물(230)의 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로 영역(234)의 채널 형성 영역을 전기적으로 둘러싸일 수 있다. 본 명세서에서, 제 1 게이트 전극 및 제 2 게이트 전극의 전계로 채널 형성 영역을 전기적으로 둘러싸는 이러한 트랜지스터 구조를 s-channel(surrounded channel) 구조라고 한다.
도전체(205)는 절연체(214 및 216)의 개구의 내벽과 접하는 도전체(205a) 및 도전체(205a)보다 내측에 위치하는 도전체(205b)를 포함한다. 여기서, 도전체(205a 및 205b)의 상면을 절연체(216)의 상면과 실질적으로 같은 높이로 할 수 있다. 트랜지스터(200)에서는 도전체(205a 및 205b)가 적층되어 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 도전체(205)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다. 적층 구조가 사용되는 경우에는, 형성 순서에 대응하는 숫자로 층들을 구별하는 경우가 있다.
도전체(205a 또는 203a)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료, 즉 상기 불순물이 통과하기 어려운 도전성 재료를 사용하여 형성되는 것이 바람직하다. 또는, 도전체(205a 또는 203a)는 산소(예를 들어 산소 원자 및 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료, 즉 상기 산소가 통과하기 어려운 도전성 재료를 사용하여 형성되는 것이 바람직하다. 또한, 본 명세서에서 불순물 또는 산소의 확산을 억제하는 기능이란, 상기 불순물 및 상기 산소 중 어느 하나 또는 모두의 확산을 억제하는 기능을 의미한다.
도전체(205a 또는 203a)가 산소의 확산을 억제하는 기능을 가지면, 도전체(205b 또는 203b)의 산화로 인하여 도전체(205b 또는 203b)의 도전율이 저하되는 것을 방지할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 그러므로, 도전체(205a 또는 203a)를 상술한 도전성 재료의 단층 또는 적층으로 할 수 있다. 따라서, 물 또는 수소 등의 불순물이 도전체(203 및 205)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다.
도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전성 재료를 사용하는 것이 바람직하다. 또한, 도면에서 도전체(205b)는 단층이지만, 적층 구조, 예를 들어 타이타늄, 질화 타이타늄, 및 상기 도전성 재료 중 임의의 것의 적층 구조를 가져도 좋다.
도전체(203b)는 배선으로서 기능하기 때문에, 도전체(205b)보다 도전성이 높은 도전체인 것이 바람직하다. 예를 들어, 구리 또는 알루미늄을 주성분으로서 포함하는 도전성 재료를 사용할 수 있다. 도전체(203b)는 적층 구조, 예를 들어 타이타늄, 질화 타이타늄, 및 상기 도전성 재료 중 임의의 것의 적층 구조를 가져도 좋다.
도전체(203b)에는 구리를 사용하는 것이 특히 바람직하다. 구리는 저항이 낮기 때문에 배선 등에 사용되는 것이 바람직하다. 그러나, 구리는 확산되기 쉽다. 구리는 산화물(230)로 확산되면, 트랜지스터(200)의 전기 특성을 저하시키는 경우가 있다. 상기 관점에서, 예를 들어 구리의 투과성이 낮은 산화 알루미늄 또는 산화 하프늄 등의 재료를 사용하여 절연체(214)를 형성함으로써, 구리의 확산을 억제할 수 있다.
도전체(205), 절연체(214), 및 절연체(216)를 반드시 제공할 필요는 없다. 이 경우, 도전체(203)의 일부가 제 2 게이트 전극으로서 기능할 수 있다.
절연체(210 및 214)의 각각은, 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 들어가는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서, 절연체(210 및 214)의 각각은 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 절연성 재료, 즉 상기 불순물이 통과하기 어려운 절연성 재료를 사용하여 형성되는 것이 바람직하다. 또는, 절연체(210 및 214)의 각각은, 산소(예를 들어 산소 원자 및 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 절연성 재료, 즉 상기 산소가 통과하기 어려운 절연성 재료를 사용하여 형성되는 것이 바람직하다.
예를 들어, 절연체(210)에 산화 알루미늄 등을 사용하고, 절연체(214)에 질화 실리콘 등을 사용하는 것이 바람직하다. 이로써, 물 또는 수소 등의 불순물이 절연체(210 및 214)보다 기판 측으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또한, 절연체(224) 등에 포함되는 산소가 절연체(210 및 214)보다 기판에 가까운 영역으로 확산되는 것을 억제할 수 있다.
또한, 도전체(203) 위에 도전체(205)를 적층하는 구조로 함으로써, 도전체(203)와 도전체(205) 사이에 절연체(214)를 제공할 수 있다. 여기서, 도전체(203b)로서 구리 등 확산되기 쉬운 금속을 사용하여도, 절연체(214)로서 질화 실리콘 등을 제공함으로써, 상기 금속이 절연체(214) 상방에 위치하는 층으로 확산되는 것을 억제할 수 있다.
층간막으로서 기능하는 절연체(212, 216, 280, 및 281) 각각의 유전율은 절연체(210 또는 214)의 유전율보다 낮은 것이 바람직하다. 유전율이 낮은 재료를 층간막으로서 사용하면, 배선들 사이의 기생 용량을 저감할 수 있다.
예를 들어 절연체(212, 216, 280, 및 281)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 및 (Ba,Sr)TiO3(BST) 등의 절연체 중 임의의 것을 사용한 단층 구조 또는 적층 구조를 갖도록 형성할 수 있다. 또는, 예를 들어 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는, 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
절연체(220, 222, 224, 및 250)는 게이트 절연체로서 기능한다.
절연체(226)는 산화물(230c), 절연체(250), 절연체(272), 및 도전체(260) 등을 형성하기 위한 개구 형성 시, 또는 절연체(244), 도전체(242a), 및 도전체(242b) 형성 시의 에칭 스토퍼로서 기능한다. 또한, 이러한 가공에서 절연체(224) 등이 에칭 스토퍼로서 기능하는 경우에는 절연체(226)를 반드시 제공할 필요는 없다.
여기서, 절연체(226)를 제공하지 않고 산화물(230)과 절연체(224)가 서로 접하는 경우에는, 절연체(224)로서 화학량론적 조성에서의 산소보다 많은 산소를 포함하는 절연체를 사용하는 것이 바람직하다. 즉, 절연체(224)에는 과잉 산소 영역이 형성되어 있는 것이 바람직하다. 이러한 과잉 산소를 포함하는 절연체를 산화물(230)과 접하여 제공하면, 산화물(230) 내의 산소 결손을 저감할 수 있어, 트랜지스터(200)의 신뢰성이 향상된다.
과잉 산소 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 절연체를 사용하는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체는, TDS(thermal desorption spectroscopy) 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 절연체이다. TDS 분석에서, 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하가 바람직하다.
절연체(224)가 과잉 산소 영역을 포함하는 경우, 절연체(222)는 산소(예를 들어 산소 원자 및 산소 분자 중 적어도 하나)의 확산을 억제하는 기능을 갖는 것이 바람직하다. 즉, 상기 산소가 절연체(222)를 통과하기 어려운 것이 바람직하다.
절연체(222) 또는 절연체(226)가 산소 또는 불순물의 확산을 억제하는 기능을 가지면, 산화물(230)에 포함되는 산소가 절연체(220) 측으로 확산되는 것이 방지되므로 바람직하다. 도전체(205)는 절연체(224) 또는 산화물(230)의 산소와 반응하는 것이 억제될 수 있다.
절연체(222 또는 226)는 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등의 소위 high-k 재료를 포함하는 절연체를 사용한 단층 구조 또는 적층 구조를 갖는 것이 바람직하다. 트랜지스터가 미세화 및 고집적화되면, 게이트 절연체가 얇아지는 것으로 인하여 누설 전류의 생성 등 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용하면, 게이트 절연체의 물리적 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위를 저감할 수 있다.
특히, 불순물 및 산소 등의 확산을 억제하는 기능을 갖는 절연성 재료, 즉 상기 산소가 통과하기 어려운 절연성 재료인, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체에는, 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이러한 재료로 형성된 절연체(222 또는 226)는, 산화물(230)로부터의 산소의 방출, 및 트랜지스터(200) 주변으로부터 산화물(230)로의 수소 등의 불순물의 침입을 방지하는 층으로서 기능한다.
또는, 예를 들어 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 또는, 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여도 좋다.
절연체(220 및 226)는 열적으로 안정적인 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 적합하다. 또한, high-k 재료인 절연체와, 산화 실리콘 또는 산화질화 실리콘을 조합함으로써, 절연체(220 및 226)는 열적으로 안정적이고 비유전율이 높은 적층 구조를 가질 수 있다.
또한, 절연체(220, 222, 및 224)는 각각 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 적층은 반드시 같은 재료로 형성될 필요는 없고, 다른 재료로 형성되어도 좋다.
산화물(230)은 산화물(230a), 산화물(230a) 위의 산화물(230b), 및 산화물(230b) 위의 산화물(230c)을 포함한다. 산화물(230b) 아래에 산화물(230a)이 제공되면, 산화물(230a) 아래에 형성된 구성 요소로부터 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다. 산화물(230b) 위에 산화물(230c)이 제공되면, 산화물(230c) 상방에 형성된 구성 요소로부터 산화물(230b)로 불순물이 확산되는 것을 억제할 수 있다.
산화물(230)은 금속 원소들의 원자수비가 상이한 산화물의 적층 구조를 갖는 것이 바람직하다. 구체적으로는, 산화물(230a)로서 사용되는 금속 산화물에서의 구성 원소에 대한 원소 M의 원자수비가, 산화물(230b)로서 사용되는 금속 산화물에서의 구성 원소에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230a)로서 사용되는 금속 산화물에서의 In에 대한 원소 M의 원자수비가, 산화물(230b)로서 사용되는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한, 산화물(230b)로서 사용되는 금속 산화물에서의 원소 M에 대한 In의 원자수비가, 산화물(230a)로서 사용되는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 산화물(230a 또는 230b)로서 사용할 수 있는 금속 산화물을 사용하여 산화물(230c)을 형성할 수 있다.
산화물(230a 및 230c)의 각각의 전도대 하단의 에너지는 산화물(230b)의 전도대 하단의 에너지보다 높은 것이 바람직하다. 바꿔 말하면, 산화물(230a 및 230c)의 각각의 전자 친화력이 산화물(230b)의 전자 친화력보다 작은 것이 바람직하다.
여기서, 산화물(230a, 230b, 및 230c)의 각각의 접합부에서 전도대 하단의 에너지 준위는 서서히 변화된다. 바꿔 말하면, 산화물(230a, 230b, 및 230c)의 각각의 접합부에서의 전도대 하단의 에너지 준위는 연속적으로 변화되거나 연속적으로 접속된다. 에너지 준위를 서서히 변화시키기 위해서는, 산화물들(230a 및 230b)의 계면 및 산화물들(230b 및 230c)의 계면에 형성되는 혼합층의 결함 준위 밀도를 감소시킨다.
구체적으로는, 산화물(230a 및 230b) 또는 산화물(230b 및 230c)이 산소에 더하여 같은 원소를 (주성분으로서) 포함하면, 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물(230b)이 In-Ga-Zn 산화물인 경우, 산화물(230a 및 230c)의 각각으로서 In-Ga-Zn 산화물, Ga-Zn 산화물, 또는 산화 갈륨 등을 사용하는 것이 바람직하다.
이때, 산화물(230b)은 주된 캐리어의 경로로서 기능한다. 산화물(230a 및 230c)이 상기 구조를 가지면, 산화물들(230a 및 230b)의 계면 및 산화물들(230b 및 230c)의 계면에서의 결함 준위 밀도를 낮게 할 수 있다. 그러므로, 계면 산란의 캐리어 전도에 대한 영향이 작고, 트랜지스터(200)의 온 상태 전류를 높일 수 있다.
산화물(230)은 영역(231 및 234)을 포함한다. 또한, 영역(231)의 적어도 일부는 도전체(242)와 접한다.
트랜지스터(200)를 온으로 하면, 영역(231a 또는 231b)은 소스 영역 또는 드레인 영역으로서 기능한다. 영역(234)의 적어도 일부는 채널 형성 영역으로서 기능한다. 또한, 영역(231)과 영역(234) 사이에 접합 영역으로서 기능하는 영역(232)을 제공하여도 좋다.
따라서, 영역들의 범위를 적절히 선택함으로써, 회로 설계에 필요한 전기 특성을 갖는 트랜지스터를 쉽게 제공할 수 있다.
산화물(230)은 산화물 반도체로서 기능하는 금속 산화물(이하, 이 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다. 예를 들어 영역(234)이 되는 금속 산화물은 밴드 갭이 2eV 이상, 바람직하게는 2.5eV 이상인 것이 바람직하다. 이와 같이, 밴드 갭이 넓은 금속 산화물을 사용함으로써, 트랜지스터의 오프 상태 전류를 저감할 수 있다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서 누설 전류가 매우 낮기 때문에, 저소비전력의 반도체 장치를 제공할 수 있다. 산화물 반도체는 스퍼터링법 등에 의하여 형성할 수 있기 때문에, 고집적화된 반도체 장치에 포함되는 트랜지스터에 사용할 수 있다.
산화물(230b) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중에서 선택된 금속 원소, 상기 금속 원소 중 임의의 것을 포함한 합금, 또는 상기 금속 원소의 조합을 포함한 합금 등을 사용하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 또는 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 및 란타넘과 니켈을 포함한 산화물은, 내산화성의 도전성 재료, 또는 산소를 흡수한 후에도 도전성이 유지되는 재료이기 때문에 바람직하다.
산화물(230)과 접하여 도전체(242)를 제공하면, 영역(243)의 산소 농도가 저감되는 경우가 있다. 또한, 도전체(242)에 포함되는 금속과 산화물(230)의 성분을 포함한 금속 화합물층이 영역(243)에 형성되는 경우가 있다. 이러한 경우, 영역(243)은 캐리어 밀도가 증가하여 저저항 영역이 된다.
여기서, 도전체(242a)와 도전체(242b) 사이의 영역은 절연체(280)의 개구와 중첩하여 형성된다. 이러한 식으로, 도전체(242a)와 도전체(242b) 사이에 도전체(260)를 자기 정합적으로 형성할 수 있다.
절연체(244)는 도전체(242)를 덮도록 제공되고 도전체(242)의 산화를 억제한다. 절연체(244)는 산화물(230)의 측면을 덮고 절연체(226)와 접하도록 제공되어도 좋다.
절연체(244)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체, 예를 들어 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트)을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높기 때문에, 나중의 단계에서의 열 이력에서 결정화되기 어렵다. 그러므로, 하프늄 알루미네이트를 사용하는 것이 바람직하다. 또한, 도전체(242)가 내산화성을 갖거나, 산소를 흡수한 후에도 그 도전성을 크게 잃지 않는 경우에는, 절연체(244)를 반드시 제공할 필요는 없다. 요구되는 트랜지스터 특성을 고려하여 설계를 적절히 결정한다.
절연체(244) 위에는 절연체(273)가 제공된다. 절연체(273)는 사이드월로서 기능한다. 절연체(273)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다. 또는, 질화 실리콘 또는 질화산화 실리콘 등의 실리콘 질화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체, 예를 들어 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트)을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높기 때문에, 나중의 단계에서의 열 이력에서 결정화되기 어렵다. 그러므로, 하프늄 알루미네이트를 사용하는 것이 바람직하다.
산화물(230c)은 산화물(230b)의 상면, 도전체(242)의 측면, 절연체(244)의 측면, 및 절연체(273)의 측면과 접하여 제공된다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 내측(바닥 부분의 상면, 및 측면)과 접하는 것이 바람직하다. 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 절연체(250)는, 예를 들어 TDS 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1018atoms/cm3 이상, 바람직하게는 1.0×1019atoms/cm3 이상, 더 바람직하게는 2.0×1019atoms/cm3 이상, 또는 3.0×1020atoms/cm3 이상인 절연체이다. TDS 분석에서, 막의 표면 온도는 100℃ 이상 700℃ 이하인 것이 바람직하다.
구체적으로는, 과잉 산소를 각각 포함한 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 다공성 산화 실리콘 중 임의의 것을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다.
절연체(250)로서 가열에 의하여 산소가 방출되는 절연체를 산화물(230c)의 상면과 접하여 제공하면, 절연체(250)로부터 산화물(230c)을 통하여 산화물(230b)의 영역(234)에 산소를 효율적으로 공급할 수 있다. 또한, 절연체(224)와 같이, 절연체(250) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 두께는 1nm 이상 20nm 이하인 것이 바람직하다.
절연체(250)는 산화물(230b)과 도전체(260) 사이뿐만 아니라, 도전체(242)와 도전체(260) 사이에도 제공된다. 절연체(250)에 요구되는 두께에 따라서는, 도전체(242)와 도전체(260) 사이에 기생 용량이 형성되어 트랜지스터(200) 또는 반도체 장치의 특성에 악영향을 미치는 경우가 있다. 이 경우에는, 도전체(242)와 도전체(260) 사이의 절연체(250)의 두께를 산화물(230b)과 도전체(260) 사이의 절연체(250)의 두께보다 두껍게 하는 것이 바람직하다. 이 구조를 얻기 위해서는, 도전체(242)와 도전체(260) 사이의 절연체(250)가 2층 구조를 가질 수 있고, 산화물(230b)과 도전체(260) 사이의 절연체(250)가 단층 구조를 가질 수 있다. 나중에 자세히 설명하지만, 산화물(230c)이 되는 산화막(230C) 내측에 제 1 절연체가 되는 절연막을 형성하고, 상기 절연막을 이방성 에칭함으로써 산화막(230C)의 내벽에만 제 1 절연체를 형성한다. 그리고, 제 2 절연체가 되는 절연막을 형성함으로써, 산화물(230b)과 도전체(260) 사이의 절연체(250)는 단층 구조를 갖고, 도전체(242)와 도전체(260) 사이의 절연체(250)는 2층 구조를 갖는다. 이로써, 도전체(242)와 도전체(260) 사이의 절연체(250)의 두께를 산화물(230b)과 도전체(260) 사이의 절연체(250)의 두께보다 두껍게 할 수 있다.
또한, 절연체(250)의 과잉 산소를 산화물(230)에 효율적으로 공급할 수 있기 위해서는, 절연체(250)와 도전체(260) 사이에 절연체(272)를 제공하여도 좋다. 절연체(272)는 절연체(250)로부터의 산소의 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 절연체(272)를 제공함으로써, 절연체(250)로부터 도전체(260)로의 과잉 산소의 확산이 억제된다. 즉, 산화물(230)에 공급되는 과잉 산소량의 감소를 억제할 수 있다. 또한, 과잉 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
절연체(272)는 게이트 절연체의 일부로서 기능하는 경우가 있다. 따라서, 절연체(250)에 산화 실리콘 또는 산화질화 실리콘 등을 사용하는 경우에는, 절연체(272)로서 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 절연체(250)와 절연체(272)의 적층 구조를 갖는 게이트 절연체는 열적으로 안정적이 될 수 있고 비유전율이 높아질 수 있다. 따라서, 게이트 절연체의 물리적 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한, 게이트 절연체로서 기능하는 절연체의 EOT(equivalent oxide thickness)를 저감할 수 있다.
구체적으로는, 절연체(272)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체, 예를 들어 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트)을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높기 때문에, 나중의 단계에서의 열 이력에서 결정화되기 어렵다. 그러므로, 하프늄 알루미네이트를 사용하는 것이 바람직하다. 또한, 절연체(272)를 반드시 제공할 필요는 없다. 요구되는 트랜지스터 특성을 고려하여 설계를 적절히 결정한다.
도 1의 (A) 내지 (C)에서 제 1 게이트 전극으로서 기능하는 도전체(260)는 2층 구조를 갖지만, 도전체(260)는 단층 구조 또는 3층 이상의 적층 구조를 가져도 좋다. 예를 들어, 도전체(260)가 2층 구조를 갖는 경우에는, 도전체(205a)와 같이 도전체(260a)는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(예를 들어 N2O, NO, 및 NO2), 및 구리 원자 등의 불순물의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하여 형성되는 것이 바람직하다. 또는, 도전체(260a)는 산소(예를 들어 산소 원자 및 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 갖는 도전성 재료를 사용하여 형성되는 것이 바람직하다.
도전체(260a)가 산소의 확산을 억제하는 기능을 가지면, 절연체(250)의 산소로 인하여 산화되어 도전체(260b)의 도전율이 저하되는 것을 방지할 수 있다. 산소의 확산을 억제하는 기능을 갖는 도전성 재료로서는, 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체인 것이 바람직하다. 예를 들어, 도전체(260b)로서 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전성 재료를 사용할 수 있다. 도전체(260b)는 적층 구조, 예를 들어 타이타늄, 질화 타이타늄, 및 상기 도전성 재료 중 임의의 것의 적층 구조를 가져도 좋다.
도 1의 (C)에 도시된 바와 같이 도전체(205)가 산화물(230)의 채널 폭 방향과 교차되는 단부를 넘어 연장되는 경우, 도전체(260)는 절연체(250)를 개재하여 도전체(205)와 중첩되어 있는 것이 바람직하다. 즉, 산화물(230a 및 230b)의 측면의 외측에 도전체(205), 절연체(250), 및 도전체(260)의 적층 구조가 형성되는 것이 바람직하다.
상기 구조로 하면, 도전체(260) 및 도전체(205)에 전위를 인가한 경우에, 도전체(260)로부터 발생되는 전계와 도전체(205)로부터 발생되는 전계가 접속되어, 산화물(230)의 채널 형성 영역을 덮을 수 있다.
즉, 제 1 게이트 전극으로서 기능하는 도전체(260)의 전계와 제 2 게이트 전극으로서 기능하는 도전체(205)의 전계로 영역(234)의 채널 형성 영역을 전기적으로 둘러싸일 수 있다.
절연체(273)의 측면과 접하여, 도전체(260), 절연체(272), 절연체(250), 및 산화물(230c) 위에 에칭 스토퍼로서 기능하는 절연체(270)를 제공하는 것이 바람직하다. 절연체(270)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다. 또는, 질화 실리콘 또는 질화산화 실리콘 등의 실리콘 질화물을 사용할 수 있다.
특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체, 예를 들어 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트)을 사용하는 것이 바람직하다. 특히, 하프늄 알루미네이트는 산화 하프늄막보다 내열성이 높기 때문에, 나중의 단계에서의 열 이력에서 결정화되기 어렵다. 그러므로, 하프늄 알루미네이트를 사용하는 것이 바람직하다.
절연체(280)는 절연체(244)를 개재하여 도전체(242) 위에 제공된다. 절연체(280)는 과잉 산소 영역을 포함하는 것이 바람직하다. 예를 들어, 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 바람직하다.
절연체(244)가 제공되지 않는 경우, 절연체(280)는 산화물(230a) 및 산화물(230b)의 측면과 접한다. 이 경우, 절연체(280)에 포함되는 산소가 가열에 의하여 산화물(230)의 영역(234)에 공급되는 경우가 있다. 절연체(280) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(280) 위에 층간막으로서 기능하는 절연체(281)를 제공하는 것이 바람직하다. 절연체(224) 또는 절연체(280) 등과 같이, 절연체(281) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다.
절연체(281), 절연체(280), 및 절연체(244)에 형성된 개구에 도전체(240a) 및 도전체(240b)를 제공한다. 상기 개구의 일부는 절연체(273)와 중첩된다. 도전체(240a 및 240b)는 도전체(260)를 개재하여 서로 대향하여 제공된다. 도전체(240a) 및 도전체(240b)는 절연체(273)의 상면 및 측면과 접하고, 각각 도전체(242a) 및 도전체(242b)에 전기적으로 접속된다. 또한, 도전체(240a 및 240b)의 상면은 절연체(281)의 상면과 높이가 같아도 좋다.
절연체(281), 절연체(280), 및 절연체(244)의 개구의 내벽과 접하여 도전체(240a)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥의 적어도 일부에는 도전체(242a)가 위치하므로, 도전체(240a)가 도전체(242a)와 접한다. 마찬가지로, 절연체(281), 절연체(280), 및 절연체(244)의 개구의 내벽과 접하여 도전체(240b)의 제 1 도전체가 형성되어 있다. 상기 개구의 바닥의 적어도 일부에는 도전체(242b)가 위치하므로, 도전체(240b)가 도전체(242b)와 접한다.
여기서, 도 3의 (A)는 도 1의 (A)의 일점쇄선 A5-A6을 따르는 부분, 즉 트랜지스터(200)의 소스 영역 또는 드레인 영역을 도시한 단면도이다. 도 3의 (A) 및 (B)에 도시된 바와 같이, 도전체(240a)(도전체(240b))는 적어도 도전체(242a)(도전체(242b))의 상면 및 측면과 접하고, 산화물(230b)의 측면 및 산화물(230a)의 측면과 접하는 것이 바람직하다. 특히, 도전체(240a)(도전체(240b))는 채널 폭 방향과 교차되는, 산화물(230)의 A5 측 측면 및 산화물(230)의 A6 측 측면 중 한쪽 또는 양쪽과 접하는 것이 바람직하다. 도전체(240a)(도전체(240b))는, 산화물(230)의 채널 길이 방향과 교차되는, 산화물(230)의 A1 측(A2 측) 측면과 접하여도 좋다. 이와 같이, 도전체(240a 및 240b)가 도전체(242a)(도전체(242b))의 상면 및 측면뿐만 아니라 산화물(230b) 및 산화물(230a)의 측면과도 접하면, 도전체(240a)(도전체(240b))와 도전체(242a)(도전체(242b))가 서로 접하는 부분의 면적을, 이 접하는 부분의 상면의 면적을 크게 할 일 없이 크게 할 수 있기 때문에, 도전체(240a)(도전체(240b))와 도전체(242a)(도전체(242b)) 사이의 접촉 저항을 저감할 수 있다. 이로써, 트랜지스터의 소스 전극 및 드레인 전극의 미세화를 실현할 수 있고, 또한 온 상태 전류를 높일 수 있다.
도 3의 (B)는, 도전체(242a)(도전체(242b))의 일부를 노출시키는 개구를 형성하기 위한 리소그래피법에서 사용되는 마스크가 A5 방향으로 어긋난 경우의 예를 도시한 것이다. 채널 폭 방향에서 도전체(242a)(도전체(242b)), 산화물(230b), 및 산화물(230a)의 폭보다 개구의 폭이 넓으면, 어긋남이 있어도 도전체(240a)(도전체(240b))가 도전체(242a)(도전체(242b))의 상면 및 측면, 산화물(230b)의 측면, 및 산화물(230a)의 측면과 접하는 것이 저해되지 않으므로, 양호한 접촉이 얻어진다.
도전체(240a 및 240b)는 각각 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전성 재료를 사용하여 형성되는 것이 바람직하다. 도전체(240a 및 240b)는 적층 구조를 가져도 좋다.
도전체(240)가 적층 구조를 갖는 경우, 산화물(230a), 산화물(230b), 도전체(242), 절연체(244), 절연체(280), 및 절연체(281)와 접하는 도전체에는, 도전체(205a) 등의 경우와 같이 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 물 또는 수소 등의 불순물의 투과를 억제하는 기능을 갖는 도전성 재료는 단층 구조를 가져도 좋고 적층 구조를 가져도 좋다. 상기 도전성 재료를 사용함으로써, 물 또는 수소 등의 불순물이 절연체(281) 상방의 층으로부터 도전체(240a 및 240b)를 통하여 산화물(230)에 들어가는 것을 억제할 수 있다.
도시하지 않았지만, 도전체(240a 및 240b)의 상면과 접하여 배선으로서 기능하는 도전체를 제공하여도 좋다. 배선으로서 기능하는 도전체는 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전성 재료를 사용하여 형성되는 것이 바람직하다. 상기 도전체는 적층 구조, 예를 들어 타이타늄, 질화 타이타늄, 및 상기 도전성 재료 중 임의의 것의 적층을 가져도 좋다. 또한, 도전체(203) 등과 같이, 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성되어도 좋다.
<반도체 장치의 재료>
이하에서는, 반도체 장치에 사용할 수 있는 재료에 대하여 설명한다.
<<기판>>
트랜지스터(200)가 형성되는 기판으로서는 예를 들어, 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용할 수 있다. 절연체 기판으로서는 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(예를 들어, 이트리아 안정화 지르코니아 기판), 또는 수지 기판을 사용한다. 반도체 기판으로서는 예를 들어, 실리콘 또는 저마늄 등으로 이루어진 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 또는 산화 갈륨으로 이루어진 화합물 반도체 기판을 사용할 수 있다. 상술한 반도체 기판에 절연체 영역이 제공된 반도체 기판, 예를 들어 SOI(silicon on insulator) 기판 등을 사용할 수도 있다. 도전체 기판으로서는, 흑연 기판, 금속 기판, 합금 기판, 또는 도전성 수지 기판 등을 사용한다. 금속 질화물을 포함한 기판 또는 금속 산화물을 포함한 기판 등을 사용한다. 도전체 또는 반도체가 제공된 절연체 기판, 도전체 또는 절연체가 제공된 반도체 기판, 혹은 반도체 또는 절연체가 제공된 도전체 기판 등을 사용한다. 또는, 이들 기판 중 어느 것 위에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공하는 소자로서는, 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 또는 기억 소자 등을 사용한다.
또는, 기판으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판 위에 트랜지스터를 제공하는 방법으로서는, 비(非)플렉시블 기판 위에 트랜지스터를 형성한 다음에 트랜지스터를 분리하여, 플렉시블 기판인 기판으로 전치(轉置)하는 방법이 있다. 이 경우, 비플렉시블 기판과 트랜지스터 사이에 분리층을 제공하는 것이 바람직하다. 기판은 탄성을 가져도 좋다. 기판은, 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 가져도 좋다. 또는, 기판은 원래의 형상으로 되돌아가지 않는 성질을 가져도 좋다. 기판은, 예를 들어, 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하인 영역을 갖는다. 기판의 두께가 얇으면, 트랜지스터를 포함하는 반도체 장치의 중량을 감소시킬 수 있다. 기판의 두께가 얇으면, 유리 등을 사용한 경우에도, 기판이 탄성, 또는 구부리거나 잡아당기는 것을 멈췄을 때에 원래의 형상으로 되돌아가는 성질을 갖는 경우가 있다. 따라서, 떨어뜨리는 것 등으로 인하여 기판 위의 반도체 장치에 가해지는 충격을 줄일 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
플렉시블 기판인 기판에는 예를 들어 금속, 합금, 수지, 유리, 또는 이들의 섬유를 사용할 수 있다. 기판으로서는 섬유를 포함한 시트, 필름, 또는 포일을 사용하여도 좋다. 플렉시블 기판은, 선 팽창 계수가 낮을수록 환경에 기인한 변형이 억제되므로 바람직하다. 플렉시블 기판은 예를 들어, 선 팽창 계수가 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재료를 사용하여 형성된다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 특히, 아라미드는 선 팽창 계수가 낮기 때문에 플렉시블 기판에 바람직하게 사용된다.
<<절연체>>
절연체의 예에는 절연성 산화물, 절연성 질화물, 절연성 산화질화물, 절연성 질화산화물, 절연성 금속 산화물, 절연성 금속 산화질화물, 및 절연성 금속 질화산화물이 포함된다.
예를 들어 트랜지스터가 미세화 및 고집적화되면, 게이트 절연체가 얇아지는 것으로 인하여 누설 전류의 생성 등 문제가 발생하는 경우가 있다. 게이트 절연체로서 기능하는 절연체에 high-k 재료를 사용하면, 게이트 절연체의 물리적 두께를 유지하면서 트랜지스터의 구동 전압을 저감할 수 있다. 한편, 층간막으로서 기능하는 절연체에는, 비유전율이 낮은 재료를 사용하면, 배선들 사이의 기생 용량을 저감할 수 있다. 따라서, 절연체의 기능에 따라 재료를 선택하는 것이 바람직하다.
비유전율이 높은 절연체로서는 산화 갈륨, 산화 하프늄, 산화 지르코늄, 알루미늄과 하프늄을 포함한 산화물, 알루미늄과 하프늄을 포함한 산화질화물, 실리콘과 하프늄을 포함한 산화물, 실리콘과 하프늄을 포함한 산화질화물, 또는 실리콘과 하프늄을 포함한 질화물 등을 들 수 있다.
비유전율이 낮은 절연체로서는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 들 수 있다.
특히, 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이다. 따라서, 예를 들어 수지와 조합함으로써 열적으로 안정적이고 비유전율이 낮은 적층 구조를 얻을 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다. 또한, 예를 들어 산화 실리콘 또는 산화질화 실리콘과, 비유전율이 높은 절연체를 조합함으로써, 열적으로 안정적이고 비유전율이 높은 적층 구조로 할 수 있다.
또한, 산화물 반도체를 포함하는 트랜지스터가 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체로 둘러싸이면, 트랜지스터의 전기 특성을 안정화시킬 수 있다.
산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체는, 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함하는 절연체의 단층 구조 또는 적층 구조를 가질 수 있다. 구체적으로는, 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체로서는, 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
예를 들어, 절연체(270) 및 절연체(273)로서 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다. 질화 실리콘 또는 질화산화 실리콘 등 실리콘 질화물 또는 산소를 포함한 실리콘 질화물을 사용할 수도 있다.
절연체(270) 및 절연체(273)는 절연체(280) 및 절연체(281)에 개구를 형성할 때 에칭 스토퍼로서 기능하기 때문에, 절연체(280) 및 절연체(281)의 가공에 있어서 에칭 레이트가 절연체(280) 및 절연체(281)의 에칭 레이트보다 낮은 재료를 사용하여 절연체(270 및 273)를 형성하는 것이 바람직하다.
특히, 산화 알루미늄은 배리어성이 높으므로, 산화 알루미늄막의 두께가 0.5nm 이상 3.0nm 이하로 얇아도 수소 및 질소의 확산을 억제할 수 있다. 산화 하프늄은 산화 알루미늄보다 배리어성이 낮지만, 산화 하프늄의 두께가 두꺼우면 배리어성을 높일 수 있다. 그러므로, 산화 하프늄의 두께를 조정함으로써, 수소 및 질소의 적절한 첨가량을 조정할 수 있다.
예를 들어, 게이트 절연체로서 기능하는 절연체(250)는 과잉 산소 영역을 포함하는 절연체인 것이 바람직하다. 절연체(226)를 제공하지 않고, 게이트 절연체의 일부로서 기능하는 절연체(224)가 산화물(230)과 접하는 경우, 절연체(224)는 과잉 산소 영역을 포함하는 것이 바람직하다. 과잉 산소 영역을 포함하는 산화 실리콘 또는 산화질화 실리콘이 산화물(230)과 접하는 구조를 채용하면, 산화물(230)의 산소 결손을 보충할 수 있다.
예를 들어, 게이트 절연체의 일부로서 기능하는 절연체(222) 및 절연체(226)의 각각에는 알루미늄, 하프늄, 및 갈륨 중 하나 이상의 산화물을 포함한 절연체를 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체, 예를 들어 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트)을 사용하는 것이 바람직하다.
예를 들어, 절연체(220)는 열적으로 안정적인 산화 실리콘 또는 산화질화 실리콘을 사용하여 형성되는 것이 바람직하다. 게이트 절연체가 열적으로 안정적인 막과 비유전율이 높은 막의 적층 구조를 가지면, 게이트 절연체의 물리적 두께를 유지하면서 게이트 절연체의 EOT(equivalent oxide thickness)를 저감할 수 있다.
상기 적층 구조로 함으로써, 게이트 전극으로부터 인가되는 전계의 영향을 감소시키지 않고 온 상태 전류를 높일 수 있다. 게이트 절연체의 물리적 두께에 의하여 게이트 전극과 채널 형성 영역 사이의 거리가 유지되기 때문에, 게이트 전극과 채널 형성 영역 사이의 누설 전류를 억제할 수 있다.
절연체(212, 216, 280, 및 281)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(212, 216, 280, 및 281)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 또는, 절연체(212, 216, 280, 및 281)의 각각은 수지와, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 및 다공성 산화 실리콘 중 하나의 재료의 적층 구조를 갖는 것이 바람직하다. 열적으로 안정적인 산화 실리콘 또는 산화질화 실리콘이 수지와 조합되면, 열적으로 안정적이고 비유전율이 낮은 적층 구조로 할 수 있다. 수지의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 및 아크릴이 포함된다.
절연체(210, 214, 244, 및 272)로서는, 산소, 및 수소 등의 불순물의 투과를 억제하는 기능을 갖는 절연체를 사용할 수 있다. 절연체(210, 214, 244, 및 272)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용할 수 있다.
<<도전체>>
도전체는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 등 중에서 선택된 하나 이상의 금속 원소를 포함한 재료를 사용하여 형성될 수 있다. 또는, 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
상기 재료로 형성된 복수의 도전층의 적층을 사용하여도 좋다. 예를 들어, 위에서 열거한 금속 원소 중 임의의 것을 포함한 재료와, 산소를 포함한 도전성 재료의 조합을 사용하여 형성된 적층 구조를 사용하여도 좋다. 또는, 위에서 열거한 금속 원소 중 임의의 것을 포함한 재료와, 질소를 포함한 도전성 재료의 조합을 사용하여 형성된 적층 구조를 사용하여도 좋다. 또는, 위에서 열거한 금속 원소 중 임의의 것을 포함한 재료와, 산소를 포함한 도전성 재료와, 질소를 포함한 도전성 재료의 조합을 사용하여 형성된 적층 구조를 사용하여도 좋다.
트랜지스터의 채널 형성 영역에 산화물을 사용하는 경우에는, 상술한 금속 원소를 포함한 재료와, 산소를 포함한 도전성 재료를 사용하여 형성된 적층 구조를 게이트 전극으로서 기능하는 도전체에 사용하는 것이 바람직하다. 이 경우, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 형성하는 것이 바람직하다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하면, 상기 도전성 재료로부터 방출된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히, 게이트 전극으로서 기능하는 도전체에는 산소, 및 채널이 형성되는 금속 산화물에 포함되는 금속 원소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 상술한 금속 원소와 질소를 포함한 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄 또는 질화 탄탈럼 등 질소를 포함한 도전성 재료를 사용하여도 좋다. 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 또는 실리콘이 첨가된 인듐 주석 산화물을 사용하여도 좋다. 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료를 사용하면, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 들어오는 수소를 포획할 수 있는 경우가 있다.
도전체(260), 도전체(203), 도전체(205), 도전체(242), 및 도전체(240)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중에서 선택된 금속 원소, 상기 금속 원소 중 임의의 것을 포함한 합금, 또는 상기 금속 원소의 조합을 포함한 합금 등을 사용하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 또는 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 및 란타넘과 니켈을 포함한 산화물은, 내산화성의 도전성 재료, 또는 산소를 흡수한 후에도 도전성이 유지되는 재료이기 때문에 바람직하다. 또는, 인 등의 불순물 원소를 포함한 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
<<금속 산화물>>
산화물(230)은 산화물 반도체로서 기능하는 금속 산화물(이하, 이 금속 산화물을 산화물 반도체라고도 함)을 사용하여 형성되는 것이 바람직하다. 이하에서는, 본 발명의 일 형태에 따른 산화물(230)에 사용할 수 있는 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 알루미늄, 갈륨, 이트륨, 또는 주석 등을 포함하는 것이 바람직하다. 또한, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 하나 이상의 원소를 포함하여도 좋다.
여기서는, 금속 산화물이 인듐, 원소 M, 및 아연을 포함한 In-M-Zn 산화물인 경우에 대하여 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 원소 M으로서 사용할 수 있는 다른 원소에는 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘이 포함된다. 또한, 상기 원소 중 2개 이상을 조합하여 원소 M으로서 사용하여도 좋다.
또한, 본 명세서 등에서는, 질소를 포함하는 금속 산화물도 금속 산화물이라고 부르는 경우가 있다. 또한, 질소를 포함하는 금속 산화물을 금속 산화질화물(metal oxynitride)이라고 불러도 좋다.
산화물 반도체는 단결정 산화물 반도체 또는 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 다결정 산화물 반도체 및 비정질 산화물 반도체가 포함된다.
트랜지스터의 반도체에 사용하는 산화물 반도체로서는, 결정성이 높은 박막을 사용하는 것이 바람직하다. 상기 박막에 의하여, 트랜지스터의 안정성 및 신뢰성을 향상시킬 수 있다. 상기 박막으로서는 예를 들어, 단결정 산화물 반도체의 박막 또는 다결정 산화물 반도체의 박막을 사용할 수 있다. 그러나, 단결정 산화물 반도체의 박막 또는 다결정 산화물 반도체의 박막을 기판 위에 형성하기 위해서는, 고온 프로세스 또는 레이저 가열 프로세스가 필요하다. 그러므로, 제작 비용이 증가되고, 또한 스루풋이 저하된다.
CAAC 구조를 갖는 In-Ga-Zn 산화물(CAAC-IGZO라고 함)이 2009년에 발견된 것이 비특허문헌 1 및 2에서 보고되어 있다. CAAC-IGZO가 c축 배향을 갖고, CAAC-IGZO에서는 결정립계가 명확히 관찰되지 않고, CAAC-IGZO는 저온에서 기판 위에 형성할 수 있다는 것이 보고되어 있다. CAAC-IGZO를 포함하는 트랜지스터는 전기 특성 및 신뢰성이 우수하다는 것도 보고되어 있다.
또한, 2013년에는, nc 구조를 갖는 In-Ga-Zn 산화물(nc-IGZO라고 함)이 발견되었다(비특허문헌 3 참조). nc-IGZO는 미소한 영역(예를 들어 1nm 이상 3nm 이하의 크기의 영역)에서 주기적인 원자 배열을 갖고, 상이한 영역들 사이에서 결정 배향에 규칙성이 없다는 것이 보고되어 있다.
비특허문헌 4 및 5에는 상술한 CAAC-IGZO, 상술한 nc-IGZO, 및 결정성이 낮은 IGZO의 박막에 대한 전자 빔 조사에 의한 평균 결정 크기의 변화에 대하여 제시되어 있다. 결정성이 낮은 IGZO의 박막에서는, 전자 빔 조사 전에도 결정 크기가 약 1nm인 결정성 IGZO가 관찰되었다. 따라서, IGZO에서는 완전한 비정질 구조(completely amorphous structure)가 관찰되지 않았다고 보고되어 있다. 또한, CAAC-IGZO 및 nc-IGZO의 박막은 각각, 결정성이 낮은 IGZO의 박막보다 전자 빔 조사에 대한 안정성이 높다는 것이 제시되어 있다. 따라서, 트랜지스터의 반도체는 CAAC-IGZO의 박막 또는 nc-IGZO의 박막을 사용하여 형성되는 것이 바람직하다.
산화물 반도체를 포함하는 트랜지스터는 오프 상태에서 누설 전류가 매우 낮고, 구체적으로는 트랜지스터의 채널 폭 1μm당 오프 상태 전류가 yA/μm(10-24A/μm) 오더(order)인 것이 비특허문헌 6에 개시되어 있다. 예를 들어, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한 저소비전력의 CPU 등이 개시되어 있다(비특허문헌 7 참조).
또한, 산화물 반도체를 포함하는 트랜지스터의 누설 전류가 낮다는 특성을 이용한, 상기 트랜지스터의 표시 장치에 대한 응용이 보고되어 있다(특허문헌 8 참조). 표시 장치에서는, 표시되는 화상이 1초에 수십 번 전환된다. 1초에 화상이 전환되는 횟수를 리프레시 레이트라고 부른다. 리프레시 레이트는 구동 주파수라고도 한다. 이러한 사람 눈으로 인식하기 어려운 고속의 화면 전환이 눈의 피로의 원인으로서 생각된다. 그러므로, 비특허문헌 8에서는 표시 장치의 리프레시 레이트를 저하시켜 화상의 재기록 동작의 횟수를 줄이는 것이 제안되어 있다. 또한, 리프레시 레이트를 저하시킨 구동에 의하여 표시 장치의 소비전력을 저감할 수 있다. 여기서, 이러한 구동 방법을 아이들링(idling) 스톱(IDS) 구동이라고 한다.
CAAC 구조 및 nc 구조의 발견은, CAAC 구조 또는 nc 구조를 갖는 산화물 반도체를 포함하는 트랜지스터의 전기 특성 및 신뢰성의 향상, 제작 비용의 절감, 및 스루풋의 향상에 기여하고 있다. 또한, 누설 전류가 낮다는 것을 이용한 트랜지스터의 표시 장치 및 LSI에 대한 응용이 연구되고 있다.
[금속 산화물의 구성]
이하에서는, 본 발명의 일 형태에 개시된 트랜지스터에 적용할 수 있는 CAC-OS(cloud-aligned composite oxide semiconductor)의 구성에 대하여 설명한다.
본 명세서 등에서는, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. 또한, CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
CAC-OS 또는 CAC metal oxide는 재료의 일부에서는 도전성 기능을 갖고, 재료의 다른 일부에서는 절연성 기능을 갖고, 전체로서는 CAC-OS 또는 CAC metal oxide는 반도체의 기능을 갖는다. CAC-OS 또는 CAC metal oxide를 트랜지스터의 반도체층에 사용하는 경우, 도전성 기능은 캐리어로서 기능하는 전자(또는 정공)를 흐르게 하는 것이고, 절연성 기능은 캐리어로서 기능하는 전자가 흐르는 것을 방지하는 것이다. 도전성 기능과 절연성 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC metal oxide는 스위칭 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC metal oxide에서는, 상기 기능을 분리함으로써 각 기능을 극대화할 수 있다.
CAC-OS 또는 CAC metal oxide는 도전성 영역 및 절연성 영역을 포함한다. 도전성 영역은 상술한 도전성 기능을 갖고, 절연성 영역은 상술한 절연성 기능을 갖는다. 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 재료 내에서 도전성 영역과 절연성 영역은 고르지 않게 분포되어 있는 경우가 있다. 도전성 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 관찰되는 경우가 있다.
또한, CAC-OS 또는 CAC metal oxide에서, 도전성 영역 및 절연성 영역 각각은 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기를 갖고, 재료 내에서 분산되어 있는 경우가 있다.
CAC-OS 또는 CAC metal oxide는 밴드 갭이 상이한 성분을 포함한다. 예를 들어, CAC-OS 또는 CAC metal oxide는 절연성 영역에 기인하는 와이드 갭(wide gap)을 갖는 성분 및 도전성 영역에 기인하는 내로 갭(narrow gap)을 갖는 성분을 포함한다. 이러한 구성의 경우, 내로 갭을 갖는 성분에 캐리어가 주로 흐른다. 내로 갭을 갖는 성분은 와이드 갭을 갖는 성분을 보완하고, 내로 갭을 갖는 성분과 연동하여 와이드 갭을 갖는 성분에도 캐리어가 흐른다. 그러므로, 상술한 CAC-OS 또는 CAC metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서의 높은 전류 구동 능력, 즉 높은 온 상태 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
[금속 산화물의 구조]
산화물 반도체(금속 산화물)는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
CAAC-OS는 c축 배향을 갖고, 그 나노 결정들이 a-b면 방향에서 연결되어 있고, 그 결정 구조가 변형을 갖는다. 또한, 변형이란, 나노 결정들이 연결된 영역에서, 격자 배열이 규칙적인 영역과 격자 배열이 규칙적인 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 말한다.
나노 결정의 형상은 기본적으로 육각형이지만, 반드시 정육각형인 것은 아니고, 비정육각형인 경우가 있다. 변형에는 오각형의 격자 배열 및 칠각형의 격자 배열 등이 포함되는 경우가 있다. 또한, CAAC-OS의 변형 근방에서도 명확한 결정립계를 관찰하는 것은 어렵다. 즉, 격자 배열이 변형되어 있기 때문에 결정립계의 형성이 억제된다. 이는, a-b면 방향에서 산소 원자의 배열의 밀도가 낮은 것, 및 금속 원소의 치환에 의하여 원자간 결합 거리가 변화되는 것 등에 의하여 CAAC-OS가 변형을 허용할 수 있기 때문이다.
CAAC-OS는, 인듐 및 산소를 포함하는 층(이하, In층), 그리고 원소 M, 아연, 및 산소를 포함하는 층(이하, (M, Zn)층)이 적층된 층상 결정 구조(적층 구조라고도 함)를 갖는 경향이 있다. 또한, 인듐 및 원소 M은 서로 치환될 수 있고, (M, Zn)층의 원소 M이 인듐으로 치환되는 경우, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. In층의 인듐이 원소 M으로 치환되는 경우에는, 상기 층을 (In, M)층이라고 할 수도 있다.
CAAC-OS는 결정성이 높은 금속 산화물이다. 한편, CAAC-OS에서는, 명확한 결정립계를 관찰하기 어렵기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다. 불순물의 침입 또는 결함의 형성 등에 의하여 금속 산화물의 결정성이 저하되는 경우가 있다. 이는, CAAC-OS는 불순물 및 결함(예를 들어, 산소 결손(VO))의 양이 적다는 것을 의미한다. 따라서, CAAC-OS를 포함하는 금속 산화물은 물리적으로 안정적이다. 그러므로, CAAC-OS를 포함하는 금속 산화물은 내열성이 있고 신뢰성이 높다.
nc-OS에서, 미소한 영역(예를 들어, 크기가 1nm 이상 10nm 이하의 영역, 특히 크기가 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 갖는다. nc-OS에서 상이한 나노 결정들 사이에 결정 배향의 규칙성은 없다. 따라서, 막 전체에서 배향이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS를 a-like OS 또는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다.
또한, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물인 인듐-갈륨-아연 산화물(이하 IGZO라고 함)은, 상술한 나노 결정으로 형성됨으로써 안정적인 구조를 갖는 경우가 있다. 특히, IGZO 결정은 대기 중에서 성장하지 않는 경향이 있기 때문에, 큰 결정(여기서는 크기가 수mm 또는 수cm의 결정)보다 작은 결정(예를 들어 상술한 나노 결정)으로 IGZO가 형성되는 경우에 안정적인 구조가 얻어진다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 갖는 금속 산화물이다. a-like OS는 공동 또는 밀도가 낮은 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체(금속 산화물)는 다양하고 상이한 특성을 나타내는 여러 가지 구조 중 임의의 것을 가질 수 있다. 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 본 발명의 일 형태에 따른 산화물 반도체에 포함되어도 좋다.
[금속 산화물을 포함하는 트랜지스터]
다음으로, 상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하는 경우에 대하여 설명한다.
상기 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터의 전계 효과 이동도를 높일 수 있다. 또한, 트랜지스터의 신뢰성을 높일 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 금속 산화물을 사용하는 것이 바람직하다. 금속 산화막의 캐리어 밀도를 저감하기 위해서는, 결함 준위 밀도가 저감될 수 있도록 금속 산화막 내의 불순물 농도를 저감한다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 예를 들어, 금속 산화물은 캐리어 밀도가 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이고 1×10-9/cm3 이상이다.
고순도 진성 또는 실질적으로 고순도 진성인 금속 산화막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도가 낮은 경우가 있다.
금속 산화물의 트랩 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서, 트랩 준위 밀도가 높은 금속 산화물에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정한 경우가 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 금속 산화물 내의 불순물 농도를 저감하는 것이 효과적이다. 또한, 금속 산화물 내의 불순물 농도를 저감하기 위해서는, 금속 산화물에 인접한 막의 불순물 농도를 저감하는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 제시된다.
[불순물]
여기서는, 금속 산화물에서의 불순물의 영향에 대하여 설명한다.
[0228]
14족 원소 중 하나인 실리콘 또는 탄소가 금속 산화물에 포함되면, 결함 준위가 형성된다. 그러므로, 금속 산화물에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)와, 금속 산화물과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS에 의하여 측정되는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
금속 산화물이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 트랜지스터가 되기 쉽다. 그러므로, 금속 산화물에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 금속 산화물에서의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
금속 산화물이 질소를 포함하면, 캐리어로서 기능하는 전자의 생성 및 캐리어 밀도의 증가에 의하여 금속 산화물이 n형화되기 쉽다. 따라서, 질소가 포함된 금속 산화물을 채널 형성 영역에 포함하는 트랜지스터는 노멀리 온 트랜지스터가 되기 쉽다. 이러한 이유로, 상기 금속 산화물에서 채널 형성 영역의 질소량은 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 SIMS에 의하여 측정되는 금속 산화물에서의 질소의 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
금속 산화물에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 이 산소 결손에 수소가 들어감으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합되는 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소를 포함한 금속 산화물을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다.
금속 산화물에 포함되는 수소는 금속 산화물 내에 얕은 결함 준위를 형성하는 경우가 있다. 얕은 결함 준위란 전도대 하단 근방의 계면 준위를 말한다. 얕은 결함 준위는 금속 산화물 내의 고밀도 영역과 저밀도 영역의 경계 근방에 존재하는 것으로 생각된다. 여기서, 금속 산화물 내의 고밀도 영역과 저밀도 영역은 영역에 포함되는 수소량에 의하여 구별된다. 즉, 고밀도 영역은 저밀도 영역보다 수소를 더 많이 포함한다. 금속 산화물 내의 고밀도 영역과 저밀도 영역의 계면 근방에서는, 이 영역들 사이의 응력 왜곡으로 미세한 크랙이 생기기 쉽고, 상기 크랙 근방에 산소 결손 및 인듐의 댕글링 본드(dangling bond)가 발생되고, 거기에 수소 및 물 등의 불순물이 국재함으로써 얕은 결함 준위가 형성되는 것으로 생각된다.
상기 금속 산화물 내의 고밀도 영역은 저밀도 영역보다 결정성이 높은 경우가 있다. 또한, 상기 금속 산화물 내의 고밀도 영역은 저밀도 영역보다 막 밀도가 높은 경우가 있다. 상기 금속 산화물이 인듐, 갈륨, 및 아연을 포함하는 구성을 갖는 경우, 고밀도 영역은 인듐, 갈륨, 및 아연을 포함하고, 저밀도 영역은 인듐 및 아연을 포함하는 경우가 있다. 바꿔 말하면, 저밀도 영역의 갈륨의 비율은 고밀도 영역의 갈륨의 비율보다 낮은 경우가 있다.
또한, 이러한 얕은 결함 준위는 산소 결손에 기인하는 것으로 생각된다. 금속 산화물 내의 산소 결손이 많아지면, 얕은 결함 준위 밀도(sDOS: shallow-level density of states)가 증가될 뿐만 아니라 깊은 결함 준위 밀도(dDOS: deep-level density of states)도 증가되는 것으로 생각된다. 이것은 깊은 결함 준위도 산소 결손에 기인하기 때문이다. 또한, 깊은 결함 준위란, 밴드 갭 중앙 부근에 위치하는 결함 준위를 말한다.
따라서, 금속 산화물 내의 산소 결손을 저감하면, 얕은 결함 준위 밀도 및 깊은 결함 준위 밀도의 양쪽을 저감할 수 있다. 또한, 얕은 결함 준위는, 금속 산화물의 퇴적 시의 온도를 조정함으로써, 어느 정도 제어될 수 있을 가능성이 있다. 구체적으로는, 금속 산화물의 퇴적 시의 온도를 170℃ 근방, 바람직하게는 130℃ 근방, 더 바람직하게는 실온 근방으로 함으로써, 얕은 결함 준위 밀도를 저감할 수 있다.
금속 산화물의 얕은 결함 준위는, 금속 산화물을 반도체층에 사용한 트랜지스터의 전기 특성에 영향을 미친다. 바꿔 말하면, 얕은 결함 준위에 의하여, 트랜지스터의 드레인 전류-게이트 전압(I d-V g) 특성에서 드레인 전류 I d는 게이트 전압 V g에 응하여 단지 완만하게 변화되어, 트랜지스터의 오프 상태로부터 온 상태로의 상승 특성의 판단 기준인 S값(subthreshold swing 또는 SS)이 악화된다. 이것은 얕은 결함 준위에 의하여 전자가 트랩되기 때문이라고 생각된다.
이러한 이유로, 금속 산화물 내의 수소량은 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 금속 산화물의 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 불순물 농도가 충분히 저감된 금속 산화물을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터의 전기 특성을 안정적으로 할 수 있다.
<반도체 장치의 제작 방법>
다음으로, 본 발명에 따른 트랜지스터(200)를 포함한 반도체 장치의 제작 방법에 대하여 도 4의 (A) 내지 (C) 내지 도 19의 (A) 내지 (C)를 참조하여 설명한다. 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 및 도 19의 (A)는 상면도이다. 도 4의 (B), 도 5의 (B), 도 6의 (B), 도 7의 (B), 도 8의 (B), 도 9의 (B), 도 10의 (B), 도 11의 (B), 도 12의 (B), 도 13의 (B), 도 14의 (B), 도 15의 (B), 도 16의 (B), 도 17의 (B), 도 18의 (B), 및 도 19의 (B)는 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 및 도 19의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도에 상당한다. 도 4의 (C), 도 5의 (C), 도 6의 (C), 도 7의 (C), 도 8의 (C), 도 9의 (C), 도 10의 (C), 도 11의 (C), 도 12의 (C), 도 13의 (C), 도 14의 (C), 도 15의 (C), 도 16의 (C), 도 17의 (C), 도 18의 (C), 및 도 19의 (C)는 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 및 도 19의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도에 상당한다. 또한, 도 4의 (A), 도 5의 (A), 도 6의 (A), 도 7의 (A), 도 8의 (A), 도 9의 (A), 도 10의 (A), 도 11의 (A), 도 12의 (A), 도 13의 (A), 도 14의 (A), 도 15의 (A), 도 16의 (A), 도 17의 (A), 도 18의 (A), 및 도 19의 (A)의 상면도에서는, 도면의 명료화를 위하여 일부 구성 요소를 도시하지 않았다.
우선, 기판(도시하지 않았음)을 준비하고, 상기 기판 위에 절연체(210)를 형성한다. 절연체(210)는 스퍼터링법, CVD(chemical vapor deposition)법, MBE(molecular beam epitaxy)법, PLD(pulsed laser deposition)법, 또는 ALD(atomic layer deposition)법 등에 의하여 형성할 수 있다.
또한, CVD법은 플라스마를 사용하는 플라스마 강화 CVD(PECVD)법, 열을 사용하는 열 CVD(TCVD)법, 및 광을 사용하는 광 CVD(photo CVD)법 등으로 분류될 수 있다. 또한, CVD법은, 원료 가스에 따라 MCVD(metal CVD)법 및 MOCVD(metal organic CVD)법으로 분류될 수 있다.
PECVD법을 사용함으로써, 비교적 낮은 온도에서 고품질의 막을 제공할 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않기 때문에, 물체에 대한 플라스마 대미지가 적다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 또는 소자(예를 들어, 트랜지스터 또는 용량 소자) 등은 플라스마로부터 전하를 받음으로써 차지 업(charge up)하는 경우가 있다. 이 경우, 축적된 전하에 의하여, 반도체 장치에 포함되는 배선, 전극, 또는 소자 등이 파괴될 수 있다. 한편, 플라스마를 사용하지 않는 열 CVD법을 채용하는 경우에는, 이러한 플라스마 대미지가 발생하지 않아, 반도체 장치의 수율을 높일 수 있다. 열 CVD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다.
ALD법도 물체에 대한 플라스마 대미지가 적다. ALD법은 퇴적 중에 플라스마 대미지가 발생하지 않기 때문에, 결함이 적은 막을 얻을 수 있다. 또한, ALD법에서 사용되는 전구체는 탄소 등의 불순물을 포함하는 경우가 있다. 그러므로, ALD법에 의하여 형성된 막은, 다른 퇴적법에 의하여 형성된 막보다 탄소 등의 불순물을 더 많이 포함하는 경우가 있다. 또한, 불순물은 XPS(X-ray photoelectron spectroscopy)에 의하여 정량화할 수 있다.
타깃 등으로부터 방출되는 입자가 퇴적되는 퇴적 방법과는 달리, CVD법 및 ALD법에서는, 물체의 표면에서의 반응에 의하여 막이 형성된다. 따라서, CVD법 및 ALD법은, 물체의 형상에 거의 상관없이, 단차 피복성을 양호하게 할 수 있다. 특히 예를 들어, ALD법은 단차 피복성 및 두께의 균일성을 양호하게 할 수 있고, 종횡비가 높은 개구부의 표면을 덮는 데 바람직하게 사용할 수 있다. 한편, ALD법은 퇴적 속도가 비교적 느리기 때문에, CVD법 등의 퇴적 속도가 빠른 다른 퇴적 방법과 ALD법을 조합하는 것이 바람직한 경우가 있다.
CVD법 또는 ALD법을 사용하면, 형성되는 막의 조성을 원료 가스의 유량비에 의하여 제어할 수 있다. 예를 들어, CVD법 또는 ALD법에 의하여, 임의의 조성을 갖는 막을 원료 가스의 유량비에 따라 형성할 수 있다. 또한, CVD법 또는 ALD법에 의하여, 막을 형성하면서 원료 가스의 유량비를 변화시킴으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 막을 형성하는 경우에는, 복수의 퇴적 체임버를 사용하여 막을 형성하는 경우와 비교하여 반송 및 압력 조정에 걸리는 시간이 생략되기 때문에, 막 형성에 걸리는 시간을 단축할 수 있다. 그러므로, 향상된 생산성으로 반도체 장치를 제작할 수 있는 경우가 있다.
본 실시형태에서는, 절연체(210)로서 스퍼터링법에 의하여 산화 알루미늄을 형성한다. 절연체(210)는 다층 구조를 가져도 좋다. 예를 들어, 스퍼터링법에 의하여 산화 알루미늄을 형성하고, 이 산화 알루미늄 위에 ALD법에 의하여 산화 알루미늄을 형성하는 식으로 다층 구조를 형성하여도 좋다. 또는, ALD법에 의하여 산화 알루미늄을 형성하고, 이 산화 알루미늄 위에 스퍼터링법에 의하여 산화 알루미늄을 형성하는 식으로 다층 구조를 형성하여도 좋다.
다음으로, 절연체(210) 위에 절연체(212)를 형성한다. 절연체(212)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연체(212)로서 산화 실리콘을 CVD법에 의하여 형성한다.
다음으로, 절연체(210)에 도달되도록 절연체(212)에 개구를 형성한다. 개구의 예에는 홈 및 슬릿이 포함된다. 개구가 형성되는 영역을 개구부라고 하는 경우가 있다. 개구는 웨트 에칭법에 의하여 형성될 수 있지만, 미세 가공에는 드라이 에칭법이 적합하다. 절연체(210)는, 절연체(212)를 에칭함으로써 개구를 형성할 때 사용되는 에칭 스토퍼로서 기능하는 절연체인 것이 바람직하다. 예를 들어 개구가 형성되는 절연체(212)에 산화 실리콘을 사용하는 경우에는, 질화 실리콘, 산화 알루미늄, 또는 산화 하프늄을 사용하여 절연체(210)를 형성하는 것이 바람직하다.
개구를 형성한 후, 도전체(203a)가 되는 도전막을 형성한다. 상기 도전막은, 산소의 투과를 억제하는 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 또는 질화 타이타늄을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 또는 몰리브데넘-텅스텐 합금과 도전체를 사용하여 형성되는 적층막을 사용할 수 있다. 도전체(203a)가 되는 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
본 실시형태에서는 도전체(203a)가 되는 도전막으로서, 스퍼터링법에 의하여 질화 탄탈럼, 또는 질화 탄탈럼과 이 질화 탄탈럼 위에 형성된 질화 타이타늄의 적층막을 형성한다. 도전체(203a)로서 이러한 금속 질화물을 사용하면, 구리 등의 확산되기 쉬운 금속을 후술하는 도전체(203b)에 사용하는 경우에도, 상기 금속이 도전체(203a) 외부로 확산되는 것을 억제할 수 있다.
다음으로, 도전체(203a)가 되는 도전막 위에 도전체(203b)가 되는 도전막을 형성한다. 상기 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 도전체(203b)가 되는 도전막으로서, 구리 등의 저저항 도전성 재료를 형성한다.
다음으로, CMP 처리에 의하여 도전체(203a)가 되는 도전막 및 도전체(203b)가 되는 도전막을 부분적으로 제거하여 절연체(212)를 노출시킨다. 이 결과, 개구부에만 도전체(203a)가 되는 도전막 및 도전체(203b)가 되는 도전막이 잔존한다. 이로써, 상면이 평탄한, 도전체(203a 및 203b)를 포함하는 도전체(203)를 형성할 수 있다(도 4의 (A) 내지 (C) 참조). 또한, 절연체(212)는 상기 CMP 처리에 의하여 부분적으로 제거되는 경우가 있다.
다음으로, 절연체(212) 및 도전체(203) 위에 절연체(214)를 형성한다. 절연체(214)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연체(214)로서 CVD법에 의하여 질화 실리콘을 형성한다. 절연체(214)로서 질화 실리콘 등 구리가 통과하기 어려운 절연체를 사용함으로써, 도전체(203b)에 구리 등의 확산되기 쉬운 금속을 사용한 경우에도 상기 금속이 절연체(214) 상방의 층으로 확산되는 것을 억제할 수 있다.
다음으로, 절연체(214) 위에 절연체(216)를 형성한다. 절연체(216)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연체(216)로서 산화 실리콘을 CVD법에 의하여 형성한다.
다음으로, 절연체(214 및 216)에 도전체(203)에 도달되는 개구를 형성한다. 개구는 웨트 에칭법에 의하여 형성될 수 있지만, 미세 가공에는 드라이 에칭법이 적합하다.
개구를 형성한 후, 도전체(205a)가 되는 도전막을 형성한다. 상기 도전막은, 산소의 투과를 억제하는 기능을 갖는 도전성 재료를 포함하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 텅스텐, 또는 질화 타이타늄을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 또는 몰리브데넘-텅스텐 합금과 도전체를 사용하여 형성되는 적층막을 사용할 수 있다. 도전체(205a)가 되는 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
본 실시형태에서는, 도전체(205a)가 되는 도전막으로서 질화 탄탈럼을 스퍼터링법에 의하여 형성한다.
다음으로, 도전체(205a)가 되는 도전막 위에 도전체(205b)가 되는 도전막을 형성한다. 상기 도전막은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
본 실시형태에서는, 도전체(205b)가 되는 도전막으로서, CVD법에 의하여 질화 타이타늄을 형성하고, 이 질화 타이타늄 위에 CVD법에 의하여 텅스텐을 형성한다.
다음으로, CMP 처리에 의하여 도전체(205a)가 되는 도전막 및 도전체(205b)가 되는 도전막을 부분적으로 제거하여 절연체(216)를 노출시킨다. 이 결과, 개구부에만 도전체(205a)가 되는 도전막 및 도전체(205b)가 되는 도전막이 잔존한다. 이로써, 상면이 평탄한, 도전체(205a 및 205b)를 포함하는 도전체(205)를 형성할 수 있다(도 4의 (A) 내지 (C) 참조). 또한, 절연체(216)는 상기 CMP 처리에 의하여 부분적으로 제거되는 경우가 있다.
다음으로, 절연체(216) 및 도전체(205) 위에 절연체(220)를 형성한다. 절연체(220)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연체(220)로서 CVD법에 의하여 산화 실리콘을 형성한다.
다음으로, 절연체(220) 위에 절연체(222)를 형성한다. 절연체(222)로서는, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 형성하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서는, 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체는 산소, 수소, 및 물에 대한 배리어성을 갖는다. 절연체(222)가 수소 및 물에 대한 배리어성을 가지면, 트랜지스터(200) 주변에 제공된 구조체에 포함되는 수소 및 물이 절연체(222)를 통하여 트랜지스터(200)로 확산되는 것이 억제되고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(222)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로, 절연체(222) 위에 절연체(224)를 형성한다. 절연체(224)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연체(224)로서 산화 실리콘을 CVD법에 의하여 형성한다.
이어서, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하의 온도에서 수행될 수 있다. 가열 처리는 질소 분위기, 불활성 가스 분위기, 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 수행된다. 가열 처리는 감압하에서 수행되어도 좋다. 또는, 가열 처리는, 질소 분위기 또는 불활성 가스 분위기에서 가열 처리를 수행한 다음, 방출된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하는 식으로 수행되어도 좋다.
본 실시형태에서는 절연체(224)를 형성한 후에 질소 분위기에 있어서 400
Figure 112020003522558-pct00001
에서 1시간 동안 가열 처리를 수행한다. 상기 가열 처리에 의하여, 예를 들어 절연체(224)에 포함되는 물 또는 수소 등의 불순물을 제거할 수 있다.
이 가열 처리는 절연체(220)를 형성한 후 및 절연체(222)를 형성한 후에 수행될 수도 있다. 이 가열 처리는 상술한 가열 처리 조건하에서 수행될 수 있지만, 절연체(220)를 형성한 후의 가열 처리는 질소를 포함하는 분위기에서 수행되는 것이 바람직하다.
여기서, 절연체(224)에 과잉 산소 영역을 형성하기 위하여, 감압하에서 산소를 사용한 플라스마 처리를 수행하여도 좋다. 산소를 사용하는 플라스마 처리는, 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 포함한 장치를 사용하여 수행되는 것이 바람직하다. 또는, 기판 측에 RF(radio frequency)를 인가하는 전원이 제공되어도 좋다. 고밀도 플라스마를 사용함으로써 고밀도의 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 발생시킨 산소 라디칼을 절연체(224)에 효율적으로 도입할 수 있다. 또는, 상기 장치에 의하여 불활성 가스를 사용한 플라스마 처리를 수행한 후, 방출된 산소를 보충하기 위하여 산소를 사용하는 플라스마 처리를 수행하여도 좋다. 또한, 상기 플라스마 처리의 조건을 적절히 선택함으로써, 절연체(224)에 포함되는 물 또는 수소 등의 불순물을 제거할 수 있다. 이 경우, 가열 처리는 필요하지 않다.
다음으로, 절연체(224) 위에 절연체(226)를 형성한다. 절연체(226)는 절연체(280), 절연체(273A), 절연체(244A), 및 도전체(242B)를 에칭하는 나중의 단계에서 스토퍼로서 기능한다. 절연체(226)로서는, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 형성하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서는, 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체는 산소, 수소, 및 물에 대한 배리어성을 갖는다. 절연체(226)가 수소 및 물에 대한 배리어성을 가지면, 트랜지스터(200) 주변에 제공된 구조체에 포함되는 수소 및 물이 절연체(226)를 통하여 트랜지스터(200)로 확산되는 것이 억제되고, 산화물(230) 내의 산소 결손의 생성을 억제할 수 있다.
절연체(226)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
절연체(226)를 형성한 후에 상술한 가열 처리를 수행하여도 좋다.
다음으로, 산화물(230a)이 되는 산화막(230A) 및 산화물(230b)이 되는 산화막(230B)을 절연체(226) 위에 순차적으로 형성한다(도 4의 (A) 내지 (C) 참조). 또한, 상기 산화막은 대기에 노출시키지 않고 연속하여 형성되는 것이 바람직하다. 산화막을 대기에 노출시키지 않고 형성하면, 대기로부터의 불순물 또는 수분이 산화막(230A 및 230B)에 부착되는 것을 방지할 수 있어, 산화막들(230A 및 230B)의 계면 및 이 계면 근방을 깨끗하게 유지할 수 있다.
산화막(230A 및 230B)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
예를 들어 산화막(230A 및 230B)을 스퍼터링법에 의하여 형성하는 경우에는, 산소 또는 산소와 희가스의 혼합 가스를 스퍼터링 가스로서 사용한다. 스퍼터링 가스에서의 산소의 비율을 높임으로써, 형성되는 산화막 내의 과잉 산소량을 증가시킬 수 있다. 상기 산화막을 스퍼터링법에 의하여 형성하는 경우에는, 예를 들어 In-M-Zn 산화물 타깃을 사용할 수 있다.
특히, 산화막(230A)을 형성할 때, 스퍼터링 가스에 포함되는 산소의 일부가 절연체(224) 및 절연체(226)에 공급되는 경우가 있다. 그러므로, 산화막(230A)의 형성을 위한 스퍼터링 가스 내의 산소의 비율을 바람직하게는 70% 이상, 더 바람직하게는 80% 이상, 더욱 바람직하게는 100%로 한다.
산화막(230B)을 스퍼터링법에 의하여 형성하는 경우, 스퍼터링 가스 내의 산소의 비율을 1% 이상 30% 이하, 바람직하게는 5% 이상 20% 이하로 하면, 산소 결핍형 산화물 반도체가 형성된다. 채널 형성 영역에 산소 결핍형 산화물 반도체를 포함하는 트랜지스터의 전계 효과 이동도를 비교적 높게 할 수 있다.
본 실시형태에서, 산화막(230A)은 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 스퍼터링법에 의하여 형성된다. 산화막(230B)은 원자수비가 In:Ga:Zn=4:2:4.1인 타깃을 사용하여 스퍼터링법에 의하여 형성된다. 또한, 각 산화막은, 막 형성 조건 및 원자수비를 적절히 선택하여 산화물(230)에 요구하는 특성을 갖도록 형성되는 것이 바람직하다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상기 가열 처리 조건을 사용할 수 있다. 가열 처리에 의하여, 예를 들어 산화막(230A 및 230B)에 포함되는 물 또는 수소 등의 불순물을 제거할 수 있다. 본 실시형태에서는, 질소 분위기에 있어서 400℃에서 1시간 동안 처리를 수행하고, 연속하여 산소 분위기에 있어서 400℃에서 1시간 동안 다른 처리를 수행한다.
다음으로, 산화막(230B) 위에 도전막(242A)을 형성한다(도 4의 (A) 내지 (C) 참조). 도전막(242A)에는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중에서 선택된 금속 원소, 상기 금속 원소 중 임의의 것을 포함한 합금, 또는 상기 금속 원소의 조합을 포함한 합금 등을 사용하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 또는 란타넘과 니켈을 포함한 산화물 등을 사용하는 것이 바람직하다. 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 및 란타넘과 니켈을 포함한 산화물은, 내산화성의 도전성 재료, 또는 산소를 흡수한 후에도 도전성이 유지되는 재료이기 때문에 바람직하다. 또한, 도전막(242A)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
다음으로, 도전막(242A)을 가공하여, 산화막(230A) 및 산화막(230B)을 가공하기 위한 하드 마스크를 형성한다.
또한, 도전막(242A)은 리소그래피법에 의하여 가공하여도 좋다. 상기 가공은 드라이 에칭법 또는 웨트 에칭법에 의하여 수행할 수 있다. 드라이 에칭법은 미세 가공에 적합하다.
리소그래피법에서는, 우선 마스크를 통하여 레지스트를 노광시킨다. 다음으로, 노광된 영역을 현상액을 사용하여 제거하거나 잔존시켜, 레지스트 마스크를 형성한다. 그리고, 레지스트 마스크를 통하여 에칭을 실시한다. 이 결과, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 레지스트 마스크는, 예를 들어 KrF 엑시머 레이저광, ArF 엑시머 레이저광, 또는 EUV(extreme ultraviolet)광 등을 사용하여 레지스트를 노광시킴으로써 형성된다. 또는, 기판과 투영 렌즈 사이의 부분을 액체(예를 들어, 물)로 채워 노광을 수행하는 액침 기술을 채용하여도 좋다. 상술한 광 대신에 전자 빔 또는 이온 빔을 사용하여도 좋다. 또한, 전자 빔 또는 이온 빔을 사용하는 경우에는 레지스터에 직접 묘화하기 때문에 상기 레지스트 노광용 마스크가 필요하지 않다. 레지스트 마스크의 제거에는 애싱 등의 드라이 에칭 처리 또는 웨트 에칭 처리를 사용할 수 있다. 또는, 드라이 에칭 처리 후에 웨트 에칭 처리를 수행할 수 있다. 또는, 웨트 에칭 처리 후에 드라이 에칭 처리를 수행할 수 있다.
본 실시형태에서는, 레지스트 마스크를 사용하여 도전막(242A)을 에칭함으로써, 하드 마스크로서 기능하는 도전체(242B)를 형성한다(도 5의 (A) 내지 (C) 참조). 도전체(242B)를 형성한 후에는, 레지스트 마스크를 제공한 후에 산화막을 가공하여도 좋고 레지스트 마스크를 제거하지 않고 산화막을 가공하여도 좋다. 후자의 경우, 에칭 중에 레지스트 마스크가 제거되는 경우가 있다. 상기 산화막을 에칭한 후에 하드 마스크로서 기능하는 도전체(242B)를 에칭에 의하여 제거하여도 좋지만, 본 실시형태에서는 도전체(242B)를 더 가공하여 소스 전극 및 드레인 전극을 형성하기 때문에, 도전체(242B)를 남겨 놓는다.
드라이 에칭 장치로서는, 평행 평판형 전극들을 포함하는 용량 결합형 플라스마(CCP: capacitively coupled plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극들을 포함하는 CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는, 평행 평판형 전극들 중 한쪽에 다른 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는, 평행 평판형 전극들에 주파수가 같은 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, CCP 에칭 장치는, 평행 평판형 전극들에 주파수가 다른 고주파 전원을 인가하는 구조를 가져도 좋다. 또는, 고밀도 플라스마원을 포함하는 드라이 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 포함하는 드라이 에칭 장치로서는, 예를 들어, 유도 결합형 플라스마(ICP: inductively coupled plasma) 에칭 장치를 사용할 수 있다.
다음으로, 도전체(242B)를 하드 마스크로서 사용하여, 산화막(230A 및 230B)을 섬 형상으로 가공함으로써 산화물(230a 및 230b)을 형성한다(도 5의 (A) 내지 (C) 참조). 또한, 상기 가공 처리에 의하여 절연체(226)가 부분적으로 제거되는 경우가 있다.
산화물(230a) 및 산화물(230b)은 적어도 일부가 도전체(205)와 중첩되도록 형성된다. 산화물(230a 및 230b)의 측면은 절연체(222)의 상면 또는 기판의 상면에 대하여 테이퍼가 되는 것이 바람직하고, 이 경우 나중의 단계에서 산화물(230a) 및 산화물(230b)의 측면에 형성되는 막을 쉽게 제거할 수 있다.
산화물(230a), 산화물(230b), 및 도전체(242B)의 측면과 도전체(242B)의 상면 사이에는 곡면이 있다. 즉, 측면의 단부 및 상면의 단부는 만곡되어 있는 것이 바람직하다(이하, 이러한 곡면 형상을 라운드 형상(rounded shape)이라고도 함). 도전체(242B)의 단부의 곡면의 곡률 반경은 3nm 이상 10nm 이하, 바람직하게는 5nm 이상 6nm 이하이다. 단부에 각도가 없으면, 나중의 막 형성 공정에서 형성되는 막의 피복성을 향상시킬 수 있다.
또한, 상기 산화막은 도전체(242B)를 하드 마스크로서 사용하여 드라이 에칭법 또는 웨트 에칭법에 의하여 가공할 수 있다. 드라이 에칭법은 미세 가공에 적합하다.
드라이 에칭 등의 처리에 의하여, 에칭 가스 등에 기인한 불순물이 산화물(230a) 또는 산화물(230b) 등의 측면 또는 내부에 부착되거나 이들로 확산되는 경우가 있다. 불순물의 예에는 플루오린 및 염소가 포함된다.
상기 불순물을 제거하기 위하여 세정을 수행한다. 세정으로서는, 세정액 등을 사용한 웨트 세정, 플라스마를 사용한 플라스마 처리, 및 가열 처리에 의한 세정 등 중 임의의 것을 단독으로 또는 적절히 조합하여 수행할 수 있다.
옥살산, 인산, 과산화 수소수, 또는 플루오린화 수소산 등을 탄산수 또는 순수로 희석한 수용액을 사용하여 웨트 세정을 수행하여도 좋다. 또는, 순수 또는 탄산수를 사용한 초음파 세정을 수행하여도 좋다. 본 실시형태에서는, 순수 또는 탄산수를 사용한 초음파 세정을 수행한다.
다음으로, 가열 처리를 수행하여도 좋다. 가열 처리에는 상기 가열 처리 조건을 사용할 수 있다. 또한, 상기 가열 처리에 의하여 도전체(242B)가 산화될 수 있는 경우, 상기 가열 처리는 산소를 포함하지 않는 분위기에서 수행되는 것이 바람직하다. 도전체(242B)가 내산화성 재료를 포함하는 경우에는, 상기 가열 처리를 산소를 포함하는 분위기에서 수행하여도 좋다.
다음으로, 절연체(226), 산화물(230a), 산화물(230b), 및 도전체(242B) 위에 절연체(244A)를 형성한다(도 6의 (A) 내지 (C) 참조). 또한, 절연체(244A)는 절연성 배리어로서 기능하는 것이 바람직하고, 절연체(244A)로서는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 형성하는 것이 바람직하다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체로서는, 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 배리어성을 갖는 절연체(244A)에 의하여 도전체(242B)의 산화를 억제할 수 있다. 또한, 도전체(242B)가 내산화성 재료를 포함하는 경우에는, 절연체(244A)를 반드시 제공할 필요는 없다. 절연체(244A)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다.
그리고, 절연체(244A) 위에 절연체(280)를 형성한다. 절연체(280)는 비유전율이 낮은 절연체를 포함하는 것이 바람직하다. 예를 들어, 절연체(280)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린이 첨가된 산화 실리콘, 탄소가 첨가된 산화 실리콘, 탄소 및 질소가 첨가된 산화 실리콘, 다공성 산화 실리콘, 또는 수지 등을 포함하는 것이 바람직하다. 특히, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 및 다공성 산화 실리콘은 나중의 단계에서 절연체(280)에 과잉 산소 영역을 쉽게 형성할 수 있으므로 바람직하다. 또한, 산화 실리콘 및 산화질화 실리콘은, 열적으로 안정적이기 때문에 바람직하다. 절연체(280)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 또는, 절연체(280)는 스핀 코팅법, 침지법, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄 또는 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등에 의하여 형성할 수 있다. 본 실시형태에서는, 절연체(280)로서 CVD법에 의하여 산화질화 실리콘을 퇴적한다.
절연체(280)는 평탄한 상면을 갖도록 형성되는 것이 바람직하다. 예를 들어 절연체(280)는, 형성 직후에 평탄한 상면을 가져도 좋다. 또는, 절연체(280)는, 상면이 기판의 이면 등의 기준면에 대하여 평행하게 되도록, 퇴적 후에 상면에서 절연체 등을 제거함으로써 평탄화되어도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는 예를 들어 CMP(chemical mechanical polishing) 처리 또는 드라이 에칭 처리 등을 수행할 수 있다. 본 실시형태에서는 평탄화 처리로서 CMP 처리를 사용한다. 또한, 절연체(280)의 상면이 반드시 평탄성을 가질 필요는 없다.
다음으로, 절연체(280) 위에 도전체(246A)를 형성한다. 또한, 도전체(246A)는 절연체(280), 절연체(273A), 절연체(244A), 및 도전체(242B)를 에칭하는 나중의 단계에서 하드 마스크로서 기능하기만 하면 좋고, 도전성을 반드시 가질 필요는 없다. 하드 마스크로서 기능하기만 하면, 246A로 나타내어지는 절연체(280) 위의 구성 요소는 절연체이어도 좋다.
다음으로, 리소그래피법에 의하여 도전체(246A)를 가공함으로써, 하드 마스크로서 기능하는 도전체(246)를 형성한다(도 7의 (A) 내지 (C) 참조).
그리고, 적어도 도전체(205)와 중첩되는 영역을 갖도록 도전체(246)를 하드 마스크로서 사용하여 절연체(280)를 가공함으로써, 개구(245)를 형성한다(도 7의 (A) 내지 (C) 참조). 개구의 형성에는 웨트 에칭법을 사용하여도 좋지만, 드라이 에칭법은 미세 가공이 가능하고, 절연체(280)의 측면을 절연체(222) 또는 절연체(280)의 표면에 대하여 실질적으로 수직으로 가공할 수 있기 때문에 더 바람직하다. 절연체(280)의 측면을 절연체(222) 또는 절연체(280)의 표면에 대하여 실질적으로 수직으로 가공하고, 나중의 단계에서 절연체(280)의 측면에 사이드월로서 기능하는 절연체(273)를 형성한다.
다음으로, 개구(245) 내 및 도전체(246) 위에 절연체(273A)를 형성한다(도 8의 (A) 내지 (C) 참조). 절연체(273A)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다. 절연체(273A)는 실리콘 질화물 또는 산소를 포함한 실리콘 질화물, 즉 질화 실리콘 또는 질화산화 실리콘 등을 사용하여 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
나중의 단계에 의하여 절연체(273A)는 사이드월로서 기능하는 절연체(273)로 가공된다. 사이드월의 폭은 절연체(273A)의 두께에 따라 결정된다. 절연체(273A)의 두께는 5nm 이상 30nm 이하, 바람직하게는 5nm 이상 15nm 이하로 할 수 있다. 이 경우, 완성된 사이드월의 폭은 5nm 이상 30nm 이하, 또는 5nm 이상 15nm 이하로 할 수 있다.
다음으로, 절연체(273A)를 이방성 에칭에 의하여 가공함으로써, 사이드월로서 기능하는 절연체(273)를 형성한다(도 9의 (A) 내지 (C) 참조). 상기 이방성 에칭으로서는 드라이 에칭을 사용하는 것이 바람직하다.
그리고, 절연체(273)를 마스크로서 사용하여, 절연체(244A) 및 도전체(242B)를 가공함으로써 절연체(244) 및 도전체(242)(도전체(242a) 및 도전체(242b))를 형성한다(도 10의 (A) 내지 (C) 참조). 상기 가공은 이방성 에칭이 가능한 드라이 에칭에 의하여 수행되는 것이 바람직하다. 상기 가공은 산화물(230a)의 측면, 산화물(230b)의 상면 및 측면, 그리고 절연체(226)의 표면의 일부를 노출시킨다. 또한, 상기 가공은 절연체(226)의 일부를 에칭하는 경우가 있다. 도전체(242a)와 도전체(242b)가 마주 보는 단면은, 절연체(222) 또는 절연체(280)의 표면에 대하여 테이퍼 형상을 갖는 경우가 있다. 또는, 상기 단면은 절연체(222) 또는 절연체(280)의 표면에 대하여 실질적으로 수직이어도 좋다.
또한, 나중의 단계에서 형성되는 도전체(260)는 절연체(273)의 부분들 사이, 즉 도전체(242a)와 도전체(242b) 사이에 자기 정합적으로 제공된다.
여기서, 가열 처리를 수행하는 것이 바람직하다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하의 온도에서 수행될 수 있다. 가열 처리는 질소 분위기 또는 불활성 가스 분위기에서 수행된다. 도전체(242)가 내산화성을 갖는 경우에는, 상기 가열 처리를 산소를 포함하는 분위기에서 수행하여도 좋다. 가열 처리는 감압하에서 수행되어도 좋다. 예를 들어 가열 처리는 질소 분위기하에 있어서 400℃에서 1시간 동안 수행한다.
상기 가열 처리에 의하여, 예를 들어 산화물(230a 및 230b)에 포함되는 물 또는 수소 등의 불순물을 제거할 수 있다. 또한, 상기 가공에서의 드라이 에칭에 의하여 산화물(230a) 또는 산화물(230b)에 생긴 대미지를 회복시킬 수 있다. 산소를 포함하는 분위기에서 가열 처리를 수행하는 경우에는, 산화물(230a) 및 산화물(230b)에 산소를 첨가할 수 있다.
상기 가열 처리에 의하여, 도전체(242)에 포함되는 금속 원소가 도전체(242)로부터 산화물(230b)로 확산되고 산화물(230b)에 첨가되는 경우가 있다. 또한, 산화물(230b)의 도전체(242)와의 계면 근방에서의 산소가 도전체(242)에 의하여 흡수되는 경우가 있다. 이 결과, 산화물(230b)의 도전체(242)와의 계면 근방이 금속 화합물이 되고 저항이 저감된다. 이때, 산화물(230b)의 일부는 상기 금속 원소와 합금화되어도 좋다. 산화물(230b)의 일부가 상기 금속 원소와 합금화되면, 산화물(230b)에 첨가된 금속 원소는 비교적 안정되기 때문에 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 도 10의 (B)에서는, 산화물(230b)의 이러한 저저항 영역의 예로서, 영역(243a) 및 영역(243b)을 점선으로 나타내었다.
제시한 예에서 영역(243a) 및 영역(243b)은 산화물(230b)의 도전체(242) 근방에서 깊이 방향 및 수평 방향으로 확산되지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 영역(243a) 및 영역(243b)은 깊이 방향에서 산화물(230b) 전체에 형성되어도 좋고 산화물(230a)에 형성되어도 좋다. 제시한 예에서 영역(243a) 및 영역(243b)은 수평 방향에서 도전체(242)로부터 수평 방향으로 확산된 영역(도 2에 도시된 영역(231) 및 영역(232))에 형성되지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 영역(243a) 및 영역(243b)은 도전체(242)와 중첩되는 영역(영역(231))에만 형성되어도 좋고, 나중의 단계에서 형성되는 도전체(260)의 일부와 중첩되는 영역(영역(234)의 일부)에도 형성되어도 좋다.
산화물(230) 내의 수소가 도 2에 도시된 영역(231)으로 확산되고 영역(231)의 산소 결손에 들어가면, 수소는 비교적 안정해진다. 영역(234)의 산소 결손 내의 수소는 250℃ 이상의 가열 처리에 의하여 산소 결손으로부터 방출되고, 영역(231)으로 확산되고, 영역(231)의 산소 결손에 들어가고, 비교적 안정해진다. 그러므로, 가열 처리에 의하여, 영역(231)의 저항은 더 저감되고, 영역(234)은 고순도화(물 또는 수소 등의 불순물량이 저감)되어 저항이 높아진다.
질소 분위기 또는 불활성 가스 분위기에서 가열 처리를 수행한 다음, 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함하는 분위기에서 다른 가열 처리를 수행하여도 좋다. 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하, 더 바람직하게는 320℃ 이상 450℃ 이하의 온도에서 수행될 수 있다.
도전막(242A)을 형성한 후 또는 도전체(242) 형성 후의 가열 처리 중에 도전막(242A) 또는 도전체(242)가 산화물(230)의 영역(231) 내의 산소를 흡수함으로써, 영역(231)에 산소 결손이 생기는 경우가 있다. 산화물(230) 내의 수소가 상기 산소 결손에 들어가면, 영역(231)의 캐리어 밀도가 증가된다. 따라서, 산화물(230)의 영역(231)은 n형 저저항 영역이 된다.
영역(231)의 산소 농도는 영역(234)의 산소 농도보다 낮은 경우가 있다. 영역(232)의 산소 농도는 영역(231)의 산소 농도 이상, 영역(234)의 산소 농도 이하가 되는 경우가 있다. 영역(231)의 수소 농도는 영역(234)의 수소 농도보다 높은 경우가 있다. 영역(232)의 수소 농도는 영역(234)의 수소 농도 이상, 영역(231)의 수소 농도 이하가 되는 경우가 있다.
그리고, 산화물(230a)의 측면, 산화물(230b)의 상면 및 측면, 도전체(242)의 측면, 및 절연체(273)의 측면과 접하는 영역을 갖도록, 도전체(246) 위에 산화물(230c)이 되는 산화막(230C)을 형성한다(도 11의 (A) 내지 (C) 참조).
산화막(230C)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 산화막(230C)은, 산화물(230c)에 요구되는 특성에 따라 산화막(230A) 또는 산화막(230B)과 비슷한 방법에 의하여 형성되어도 좋다. 본 실시형태에서 산화막(230C)은, 원자수비가 In:Ga:Zn=1:3:4인 타깃을 사용하여 스퍼터링법에 의하여 형성된다.
그리고, 산화막(230C) 위에 절연체(250A)를 형성한다(도 11의 (A) 내지 (C) 참조).
절연체(250A)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 절연체(250A)로서는 CVD법에 의하여 산화질화 실리콘을 형성하는 것이 바람직하다. 절연체(250A)의 막 형성 온도는 350℃ 이상 450℃ 미만으로 하는 것이 바람직하고, 특히 약 400℃로 하는 것이 바람직하다. 절연체(250A)를 400℃에서 형성하면, 불순물이 적은 절연체를 형성할 수 있다.
또한, 마이크로파에 의하여 산소를 여기시켜 고밀도 산소 플라스마를 발생시키고, 상기 산소 플라스마에 절연체(250A)를 노출시킴으로써, 절연체(250A)에 산소를 공급할 수 있다.
또한, 가열 처리를 수행하여도 좋다. 가열 처리에는 상기 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여 절연체(250A) 내의 수분 농도 및 수소 농도를 저감할 수 있다.
여기서, 도전체(242) 및 나중의 단계에서 형성되는 도전체(260)는 기생 용량을 형성할 수 있다. 바꿔 말하면, 도전체(242)의 측면에 형성되는 절연막은 상기 기생 용량의 유전체로서 기능할 수 있다. 그러나, 상기 절연막은 트랜지스터(200)의 게이트 절연체로서 기능하기 때문에, 얇은 것이(두께 20nm 이하, 더 바람직하게는 10nm 이하, 더욱 바람직하게는 5nm 이하) 바람직하다. 도전체(242)의 측면에 제공되는 절연막을 상기 기생 용량을 무시할 수 있을 정도로 두껍게 하기 위해서는, 적어도 도전체(242)의 측면에서 절연막이 2층 이상의 적층 구조를 갖는 것이 바람직하다.
따라서, 절연체(250A)에 이방성 에칭을 수행하여, 도전체(242)의 측면 및 절연체(273)의 측면에, 절연체(250B)와 상기 측면들 사이에 산화막(230C)을 개재하여 절연체(250B)를 형성하는 것이 바람직하다(도 12의 (A) 내지 (C) 참조).
다음으로, 산화막(230C) 및 절연체(250B)를 덮도록 절연체(250C)를 형성한다(도 13의 (A) 내지 (C) 참조). 절연체(250C)는 절연체(250A)에 사용한 것과 비슷한 장치 및 재료를 사용하여 형성될 수 있다. 상기 단계를 통하여, 산화물(230b) 위에는 절연체(250C)가 제공되고, 도전체(242)의 측면에는 절연체(250B) 및 절연체(250C)가 제공될 수 있다. 즉, 도전체(242) 측면의 절연체를 산화물(230b) 위의 절연체보다 두껍게 할 수 있다.
다음으로, 도 13의 (A) 내지 (C)에 도시된 바와 같이, 절연체(272A)를 형성하는 것이 바람직하다. 절연체(272A)에 절연성 배리어를 사용함으로써, 게이트 전극으로서 기능하는, 나중의 단계에서 형성되는 도전체(260)의 산화를 억제할 수 있다. 한편, 도전체(260)가 내산화성 재료를 사용하여 형성되는 경우 또는 산소를 흡수한 후에도 그 도전성을 크게 잃지 않는 재료의 경우에는, 절연체(272A)를 반드시 제공할 필요는 없다. 절연체(272A)는 절연체(244A)에 사용한 것과 비슷한 장치 및 재료를 사용하여 형성될 수 있다.
절연체(272A)를 스퍼터링 장치를 사용하여 산소 가스 분위기에서 형성하면, 절연체(272A)를 형성하면서 절연체(250B 및 250C)에 산소를 도입할 수 있다. 절연체(272A)에 배리어성을 갖는 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 사용함으로써, 절연체(250B) 및 절연체(250C)에 도입된 과잉 산소를 효과적으로 밀봉할 수 있다.
다음으로, 도전막(260A) 및 도전막(260B)을 순차적으로 형성한다(도 13의 (A) 내지 (C) 참조). 도전막(260A 및 260B)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성할 수 있다. 도전막(260A)으로서 질화 타이타늄을 형성하고 도전막(260B)으로서 텅스텐을 형성하여도 좋다.
도전막(260A)으로서, CVD법 또는 스퍼터링법에 의하여 금속 질화물을 퇴적하는 것이 바람직하다. 도전막(260A)에 금속 질화물을 사용함으로써, 절연체(250C)의 산소로 인하여 도전막(260B)이 산화되어 도전막(260B)의 도전율이 저하되는 것을 방지할 수 있다.
또한, 도전막(260B)으로서 저저항 금속막을 적층함으로써, 구동 전압이 낮은 트랜지스터를 제공할 수 있다.
이어서, 가열 처리를 수행할 수 있다. 가열 처리에는 상기 가열 처리 조건을 사용할 수 있다. 또한, 가열 처리가 필요하지 않은 경우가 있다. 이 가열 처리에 의하여, 절연체(272A)로부터 절연체(250A)에 과잉 산소가 첨가됨으로써, 절연체(250A)에 과잉 산소 영역을 쉽게 형성할 수 있다. 또한, 이 가열 처리에 의하여 산화물(230b)에 저저항 영역(영역(243))이 형성되는 경우가 있다.
다음으로, 도전막(260B)을 가공하고 평탄화 처리를 수행하여, 도전체(260C)를 형성한다(도 14의 (A) 내지 (C) 참조). 평탄화 처리에서는, 예를 들어 CMP법을 사용하여 도전막(260B)을 연마하거나 에치백법(etch-back method)을 사용한다. 도 14의 (A) 내지 (C)에는 도전막(260A)이 노출될 때까지 도전막(260B)을 가공하는 예를 도시하였지만, 본 발명의 일 형태는 이 예에 한정되지 않는다. 도전막(260B)의 표면이 평탄성을 갖기만 하면, 도전막(260A)이 노출되기 전에 평탄화 처리를 끝내도 좋고, 절연체(272A)가 노출될 때까지 도전막(260A)을 가공하여도 좋다.
그리고, 도전체(260C) 및 도전막(260A)을 가공하여 도전체(260)(도전체(260a) 및 도전체(260b))를 형성한다(도 15의 (A) 내지 (C) 참조). 도전체(260C) 및 도전막(260A)의 가공에는 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 상기 가공은 도전체(260)의 상면이 절연체(280)의 상면 아래가 되도록 수행되는 것이 바람직하다.
이때, 도전체(260)는 적어도 일부가 도전체(205), 산화물(230a), 및 산화물(230b)과 중첩되도록 형성된다. 도전체(260)의 채널 길이 방향의 폭은 절연체(280)에 제공되는 개구(245)의 폭, 절연체(273)의 폭, 산화막(230C)의 두께, 절연체(250B)의 두께, 절연체(250C)의 두께, 및 절연체(272A)의 두께에 따라 결정된다. 트랜지스터(200) 또는 반도체 장치에 요구되는 성능에 따라 상기 폭 및 두께를 조정함으로써, 원하는 폭의 도전체(260)를 형성할 수 있다.
상기 단계를 통하여, 도전체(260)는 절연체(280)의 개구 내의 절연체(273)의 부분들 사이의 영역, 및 도전체(242a)와 도전체(242b) 사이의 영역에 매립되도록 형성된다. 도전체(260)는 리소그래피법을 사용하지 않고 자기 정합적으로 형성되기 때문에, 도전체(260)의 정렬 마진이 필요하지 않다. 따라서, 트랜지스터(200)의 차지 공간을 축소하고, 반도체 장치의 미세화 및 고집적화를 실현할 수 있다. 또한, 리소그래피 공정이 필요하지 않기 때문에, 공정 간략화에 의한 생산성 향상이 기대된다.
반도체 장치를 미세화하기 위해서는 도전체(260)의 도전성을 저하시키지 않고 게이트 길이를 짧게 할 필요가 있다. 이를 실현하기 위하여 도전체(260)를 두껍게 하면, 도전체(260)는 종횡비가 높은 형상을 가질 수 있다. 본 실시형태에서는, 절연체(280)의 개구에 매립되도록 도전체(260)를 제공하기 때문에, 종횡비가 높은 형상을 갖는 경우에도 공정 중에 붕괴하지 않고 도전체(260)를 형성할 수 있다.
다음으로, 절연체(272A), 절연체(250C), 절연체(250B), 및 산화막(230C)을 순차적으로 가공하여 절연체(272), 절연체(250)(절연체(250a) 및 절연체(250b)), 및 산화물(230c)을 형성한다(도 16의 (A) 내지 (C) 참조). 상기 가공에는 드라이 에칭 또는 웨트 에칭을 채용할 수 있다. 상기 가공에 의하여 절연체(272), 절연체(250), 및 산화물(230c)의 상면이 도전체(260)의 상면과 실질적으로 같은 높이가 되는 것이 바람직하다.
다음으로, 적어도 도전체(260), 절연체(272), 절연체(250), 및 산화물(230c)을 덮고 절연체(273)와 접하도록 절연체(270A)를 형성한다(도 17의 (A) 내지 (C) 참조). 절연체(270A)로서는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중 하나 이상을 포함한 금속 산화물을 사용할 수 있다. 절연체(270A)는 실리콘 질화물 또는 산소를 포함한 실리콘 질화물, 즉 질화 실리콘 또는 질화산화 실리콘 등을 사용하여 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등에 의하여 형성될 수 있다.
그리고, 절연체(280)가 노출될 때까지 절연체(270A)를 연마함으로써, 절연체(270)를 형성한다(도 18의 (A) 내지 (C) 참조). 상기 연마에는 CMP법을 사용할 수 있다. 절연체(270)는 도전체(260) 위에서 에칭 스토퍼로서 기능한다. 이 단계에 의하여, 도전체(260)의 상면 및 측면은 절연체(273) 및 절연체(270)로 둘러싸인다.
여기서, 가열 처리를 수행하여도 좋다. 가열 처리에는 상기 가열 처리 조건을 사용할 수 있다. 상기 가열 처리에 의하여, 절연체(250) 등의 절연체에 포함되는 산소를 산화물(230)에 공급할 수 있다. 또한, 산화물(230c), 절연체(250), 절연체(272), 도전체(260), 또는 절연체(270)의 형성에 기인한 산화물(230b)에 대한 대미지를 회복시킬 수 있다. 또한, 이 가열 처리에 의하여 산화물(230b)에 저저항 영역(영역(243))이 형성되는 경우가 있다.
상술한 방법에 의하여, 절연체(250)에서의 도전체(242)와 도전체(260) 사이의 두께를 절연체(250)에서의 산화물(230b)과 도전체(260) 사이의 두께보다 두껍게 할 수 있다. 이러한 식으로, 도전체(260)와 도전체(242) 사이의 기생 용량을 저감하고 트랜지스터(200)의 주파수 특성을 높일 수 있다.
본 실시형태에서 설명하는 방법에서는 절연체(250a) 및 절연체(250b)를 사용하여 절연체(250)를 형성하지만, 본 실시형태에서 설명하는 반도체 장치의 제작 방법은 이 방법에 한정되지 않는다. 예를 들어, 도 12의 (A) 내지 (C)에 도시된 이방성 에칭의 단계에 있어서, 절연체(250A)에서의 개구(245)의 바닥 부분의 영역을 완전히 제거하는 대신에 얇게 하여도 좋다. 이 경우, 절연체(250A)만을 사용하여, 산화물(230b)과 도전체(260) 사이의 두께가 도전체(242)와 도전체(260) 사이의 두께보다 얇은 절연체(250)를 형성할 수 있다.
본 실시형태에서 절연체(250)는 절연체(250a)와 절연체(250b)의 2층 구조를 갖지만, 트랜지스터(200)의 구조는 이 구조에 한정되지 않는다. 도전체(242)와 도전체(260) 사이에 적층되는 절연체(250)의 층수가 산화물(230b)과 도전체(260) 사이에 적층되는 절연체(250)의 층수보다 많은 경우, 절연체(250)는 3층 이상의 층을 포함하여도 좋다.
그리고, 절연체(280), 절연체(270), 및 절연체(273)를 덮도록 절연체(281)를 형성한다(도 19의 (A) 내지 (C) 참조). 절연체(281)는 절연체(280)에 사용한 것과 비슷한 장치 및 재료를 사용하여 형성될 수 있다. 예를 들어, CVD법에 의하여 산화질화 실리콘을 포함한 절연체(281)를 형성한다.
그리고, 절연체(281), 절연체(280), 및 절연체(244)를 리소그래피법에 의하여 가공함으로써, 도전체(242)에 도달하는 개구를 형성한다(도 19의 (A) 내지 (C) 참조). 개구를 형성할 때, 마스크의 개구 패턴의 일부가 절연체(273)와 중첩되면, 개구부와 도전체(260) 사이의 거리를 작게 할 수 있고 반도체 장치의 집적도를 향상시킬 수 있기 때문에 바람직하다. 여기서, 절연체(273) 및 절연체(270)의 에칭 레이트는 절연체(281) 및 절연체(280)의 에칭 레이트보다 충분히 낮은 것이 바람직하다.
개구를 형성할 때, 절연체(273) 및 절연체(270)의 에칭 레이트는 충분히 낮기 때문에, 이들이 개구 패턴 내부에 있어도 절연체(273 및 270)의 에칭의 진행이 억제되고, 개구는 절연체(273)의 측면을 따라 형성된다. 절연체(273) 및 절연체(270)를 각각 사이드월 및 에칭 스토퍼로서 사용하여 형성되는 상술한 바와 같은 접촉을 자기 정합 접촉(SAC)이라고 하고, SAC를 형성하는 공정을 SAC 공정이라고 하는 경우가 있다.
다음으로, 개구에 매립되도록 도전체(240)(도전체(240a) 및 도전체(240b))를 형성함으로써, 도 1의 (A) 내지 (C)에 도시된 트랜지스터(200)를 형성할 수 있다.
본 실시형태에서는 개구를 SAC 공정을 통하여 형성하기 때문에, 도전체(260)와 도전체(240) 사이의 간격이 일정하다.
상술한 공정을 통하여, 트랜지스터(200)를 포함하는 반도체 장치를 제작할 수 있다. 본 실시형태에서 설명되고 도 4의 (A) 내지 (C) 내지 도 19의 (A) 내지 (C)에 도시된 반도체 장치의 제작 방법에 의하여, 트랜지스터(200)를 형성할 수 있다.
본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 오프 상태 전류가 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 온 상태 전류가 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 생산성이 높은 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에서 설명한 구성 및 방법 등은, 다른 실시형태에서 설명하는 구성 및 방법 등 중 임의의 것과 적절히 조합할 수 있다.
<반도체 장치의 변형예 1>
이하에서는, <반도체 장치의 구조예>에서 설명한 반도체 장치와는 다른, 본 발명의 일 형태에 따른 트랜지스터(200)를 포함한 반도체 장치의 예에 대하여 도 20의 (A) 및 (B)를 참조하여 설명한다.
도 20의 (A)는 트랜지스터(200a)와 트랜지스터(200b)가 직렬로 접속된 반도체 장치의 단면도이다. 여기서, 트랜지스터(200a) 및 트랜지스터(200b)는 산화물(230)을 포함하고, 트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 도전체(240)에 전기적으로 접속되어 있다. 이와 같이, 트랜지스터(200a) 및 트랜지스터(200b)는 접촉 부분을 공유하므로, 플러그 및 콘택트 홀의 개수가 감소된다. 상술한 바와 같이 소스 및 드레인 중 한쪽에 전기적으로 접속되는 배선을 공유함으로써, 메모리 셀 어레이에 의하여 점유되는 면적을 더 감소시킬 수 있다.
또한, 도 20의 (A) 및 (B)에 도시된 반도체 장치에서, <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내었다.
트랜지스터(200a) 및 트랜지스터(200b)는 도전체(242b)를 공유하고, 트랜지스터(200a)의 절연체(273)에도 트랜지스터(200b)의 절연체(273)에도 중첩되지 않는 영역에서 도전체(242b)가 자기 정합적으로 도전체(240b)에 전기적으로 접속되어 있다.
도 20의 (B)는, 도전체(242)의 일부를 노출시키는 개구를 형성하기 위한 리소그래피법에서 사용되는 마스크가 A1 방향으로 어긋난 경우의 예를 도시한 것이다. 도전체(242b)와의 접촉은 자기 정합적으로 형성되기 때문에, 도 20의 (B)에 도시된 경우와 같이 마스크의 어긋남이 생겨도, 도 20의 (A)에 나타낸 도전체(242b)와 도전체(240b)의 접촉 면적과 같은 도전체(242b)와 도전체(240b)의 접촉 면적을 얻을 수 있고, 접촉 저항이 증가되지 않는다.
<반도체 장치의 변형예 2>
이하에서는, <반도체 장치의 구조예>에서 설명한 반도체 장치와는 다른, 본 발명의 일 형태에 따른 트랜지스터(200)를 포함한 반도체 장치의 예에 대하여 도 21의 (A) 내지 (C)를 참조하여 설명한다.
도 21의 (A)는 트랜지스터(200)를 포함하는 반도체 장치의 상면도이다. 도 21의 (B) 및 (C)는 반도체 장치의 단면도이다. 도 21의 (B)는 도 21의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도에 상당한다. 도 21의 (C)는 도 21의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도에 상당한다. 도면의 명료화를 위하여, 도 21의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
또한, 도 21의 (A) 내지 (C)에 도시된 반도체 장치에서, <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내었다.
이하에서는, 트랜지스터(200)의 구조에 대하여 도 21의 (A) 내지 (C)를 참조하여 설명한다. 또한, 본 항목에서도 트랜지스터(200)의 재료로서는 <반도체 장치의 구조예>에서 자세히 설명한 재료를 사용할 수 있다.
도 21의 (A) 내지 (C)에 도시된 반도체 장치는, 도전체(242)와 산화물(230c) 사이에 절연체(252)가 제공되어 있다는 점에서 <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)와 다르다. 또한, 절연체(252)는 절연체(244)와 산화물(230c) 사이, 그리고 절연체(273)와 산화물(230c) 사이로 연장되고, 절연체(270)의 바닥 부분과 접하는 것이 바람직하다. 절연체(252)에 의하여 도전체(260)를 도전체(242)로부터 충분히 떨어지게 할 수 있기 때문에, 이 도전체들 사이의 기생 용량을 저감할 수 있다. 이 경우, 산화물(230b)과 도전체(260) 사이의 절연체(250)의 두께, 및 도전체(242)와 도전체(260) 사이의 절연체(250)의 두께는 실질적으로 서로 같아도 좋고, 산화물(230b)과 도전체(260) 사이의 절연체(250)의 막 구조 또는 적층 구조를 도전체(242)와 도전체(260) 사이의 절연체(250)의 막 구조 또는 적층 구조와 다르게 할 필요는 없다.
또한, 절연체(252)는 절연체(222), 절연체(226), 절연체(244), 절연체(272), 또는 절연체(270)와 같은 재료를 사용하여 형성할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽을 포함한 산화물을 사용하는 것이 바람직하다. 절연체(252)에 의하여, 도전체(242)의 측면에서의 산소의 흡수, 및 산화로 인한 도전체(242)의 도전성 저하를 방지할 수 있다.
절연체(252)는, 도 10의 (A) 내지 (C)에서의 도전체(242a) 및 도전체(242b)의 형성 후, 그리고 산화막(230C)의 형성 전에 절연체(252)가 되는 절연막을 형성하고 이방성 에칭을 수행함으로써 도전체(242), 절연체(244), 및 절연체(273)의 측면에 형성된다.
<반도체 장치의 변형예 3>
이하에서는, <반도체 장치의 구조예>에서 설명한 반도체 장치와는 다른, 본 발명의 일 형태에 따른 트랜지스터(200)를 포함한 반도체 장치의 예에 대하여 도 22의 (A) 내지 (C)를 참조하여 설명한다.
도 22의 (A)는 트랜지스터(200)를 포함하는 반도체 장치의 상면도이다. 도 22의 (B) 및 (C)는 반도체 장치의 단면도이다. 도 22의 (B)는 도 22의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도에 상당한다. 도 22의 (C)는 도 22의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도에 상당한다. 도면의 명료화를 위하여, 도 22의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
또한, 도 22의 (A) 내지 (C)에 도시된 반도체 장치에서, <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내었다.
이하에서는, 트랜지스터(200)의 구조에 대하여 도 22의 (A) 내지 (C)를 참조하여 설명한다. 또한, 본 항목에서도 트랜지스터(200)의 재료로서는 <반도체 장치의 구조예>에서 자세히 설명한 재료를 사용할 수 있다.
도 22의 (A) 내지 (C)에 도시된 반도체 장치는, 트랜지스터(200)가 산화물(230c)을 포함하지 않는다는 점에서 <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)와 다르다. 트랜지스터(200)를 포함한 반도체 장치에 요구되는 특성에 따라서는, 산화물(230c)을 반드시 제공할 필요는 없다.
이 경우, 절연체(280)에 형성된 개구(245)에 대한 도전체(260)의 A1-A2 방향의 폭이 크다. 따라서, 개구(245)의 크기 또는 절연체(273A)의 두께를 조정함으로써 도전체(260)의 폭을 조정하여도 좋다(도 7의 (A) 내지 (C) 및 도 8의 (A) 내지 (C) 참조).
<반도체 장치의 변형예 4>
이하에서는, <반도체 장치의 구조예>에서 설명한 반도체 장치와는 다른, 본 발명의 일 형태에 따른 트랜지스터(200)를 포함한 반도체 장치의 예에 대하여 도 23의 (A) 내지 (C)를 참조하여 설명한다.
도 23의 (A)는 트랜지스터(200)를 포함하는 반도체 장치의 상면도이다. 도 23의 (B) 및 (C)는 반도체 장치의 단면도이다. 도 23의 (B)는 도 23의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이고, 트랜지스터(200)의 채널 길이 방향의 단면도에 상당한다. 도 23의 (C)는 도 23의 (A)의 일점쇄선 A3-A4를 따라 취한 단면도이고, 트랜지스터(200)의 채널 폭 방향의 단면도에 상당한다. 도면의 명료화를 위하여, 도 23의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
또한, 도 23의 (A) 내지 (C)에 도시된 반도체 장치에서, <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)의 구성 요소와 같은 기능을 갖는 구성 요소는 같은 부호로 나타내었다.
이하에서는, 트랜지스터(200)의 구조에 대하여 도 23의 (A) 내지 (C)를 참조하여 설명한다. 또한, 본 항목에서도 트랜지스터(200)의 재료로서는 <반도체 장치의 구조예>에서 자세히 설명한 재료를 사용할 수 있다.
도 23의 (A) 내지 (C)에 도시된 반도체 장치는, 트랜지스터(200)가 절연체(244)를 포함하지 않는다는 점에서 <반도체 장치의 구조예>에서 설명한 반도체 장치(도 1의 (A) 내지 (C) 참조)와 다르다. 절연체(244)는 적어도 산소의 통과를 억제하는 기능을 갖기 때문에, 도전체(242)의 산화를 억제한다. 그러나, 산소를 쉽게 흡수하지 않는 재료 또는 산소를 흡수한 후에도 그 도전성을 크게 잃지 않는 재료를 사용하여 도전체(242)를 형성하는 경우에는, 도 23의 (A) 내지 (C)에 도시된 바와 같이 절연체(244)가 없는 구조를 채용하여도 좋다.
이 경우, 도 10의 (A) 내지 (C)에 도시된 절연체(244A)의 에칭, 및 도 19의 (A) 내지 (C)에 도시된 도전체(242)를 노출시키는 개구의 형성을 위한 절연체(244)의 에칭이 필요하지 않으므로, 공정을 간략화할 수 있다.
산소를 쉽게 흡수하지 않는 재료 또는 산소를 흡수한 후에도 그 도전성을 크게 잃지 않는 재료로서는, 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함한 질화물, 탄탈럼과 알루미늄을 포함한 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함한 산화물, 또는 란타넘과 니켈을 포함한 산화물 등을 사용할 수 있다.
본 실시형태에서 설명한 구조 및 방법 등은, 다른 실시형태에서 설명하는 구조 및 방법 등 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 기억 장치로서 기능하고 상기 실시형태의 것과는 다른 반도체 장치의 일 형태에 대하여 도 24의 (A) 및 (B), 도 25, 도 26, 및 도 27을 참조하여 설명한다.
<기억 장치 1>
도 24의 (A) 및 (B)는 기억 장치에 포함되는 셀(600)을 도시한 것이다. 셀(600)은 트랜지스터(200a), 트랜지스터(200b), 용량 소자(100a), 및 용량 소자(100b)를 포함한다. 도 24의 (A)는 셀(600)의 상면도이다. 도 24의 (B)는 도 24의 (A)의 일점쇄선 A1-A2를 따라 취한 단면도이다. 또한, 도면의 명료화를 위하여, 도 24의 (A)의 상면도에는 일부 구성 요소를 도시하지 않았다.
셀(600)은 트랜지스터(200a), 트랜지스터(200b), 트랜지스터(200a)와 중첩되는 용량 소자(100a), 및 트랜지스터(200b)와 중첩되는 용량 소자(100b)를 포함한다. 셀(600)에서, 트랜지스터(200a)는 트랜지스터(200b)에 대하여 선대칭이고, 용량 소자(100a)는 용량 소자(100b)에 대하여 선대칭인 경우가 있다. 그러므로, 트랜지스터(200a)와 트랜지스터(200b)가 비슷한 구조를 갖고, 용량 소자(100a)와 용량 소자(100b)가 비슷한 구조를 갖는 것이 바람직하다.
트랜지스터(200a) 및 트랜지스터(200b) 위의 절연체(281) 위에 절연체(130)가 제공되고, 절연체(130) 위에 절연체(150)가 제공된다. 절연체(150)로서는, 절연체(281)로서 사용할 수 있는 절연체를 사용할 수 있다.
절연체(150) 위에 도전체(160)가 제공된다. 절연체(280), 절연체(281), 절연체(130), 및 절연체(150)에 형성된 개구에 매립되도록 도전체(240)가 제공된다. 도전체(240)의 바닥면은 도전체(242b)와 접하고, 도전체(240)의 상면은 도전체(160)와 접한다. 도전체(240)는 절연체(273)의 상면 및 측면과 접하고, 도전체(242b)에 전기적으로 접속되어 있다.
트랜지스터(200a 및 200b)에는 상기 실시형태에서 설명한 트랜지스터(200)를 적용할 수 있다. 그러므로, 트랜지스터(200a) 및 트랜지스터(200b)의 구조에는 트랜지스터(200)에 관한 상기 설명을 참조할 수 있다. 도 24의 (A) 및 (B)에서 트랜지스터(200a 및 200b)의 구성 요소의 부호는 나타내지 않았다. 또한, 도 24의 (A) 및 (B)의 트랜지스터(200a) 및 트랜지스터(200b)는 단지 예일 뿐이고, 트랜지스터(200a) 및 트랜지스터(200b)는 도시된 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다.
트랜지스터(200a) 및 트랜지스터(200b)는 산화물(230)을 포함하고, 트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 도전체(242b)와 접한다. 따라서, 트랜지스터(200a)의 소스 및 드레인 중 한쪽과 트랜지스터(200b)의 소스 및 드레인 중 한쪽은 도전체(240)에 전기적으로 접속되어 있다. 이와 같이, 트랜지스터(200a) 및 트랜지스터(200b)는 접촉 부분을 공유하므로, 플러그 및 콘택트 홀의 개수가 감소된다. 상술한 바와 같이 소스 및 드레인 중 한쪽에 전기적으로 접속되는 배선을 공유함으로써, 메모리 셀 어레이에 의하여 점유되는 면적을 더 감소시킬 수 있다.
[용량 소자(100a) 및 용량 소자(100b)]
도 24의 (A) 및 (B)에 도시된 바와 같이, 용량 소자(100a)는 트랜지스터(200a)와 중첩되는 영역에 제공된다. 마찬가지로, 용량 소자(100b)는 트랜지스터(200b)와 중첩되는 영역에 제공된다. 또한, 용량 소자(100b)의 구성 요소는 용량 소자(100a)의 구성 요소에 대응한다. 이하에서는 용량 소자(100a)의 구조에 대하여 자세히 설명하지만, 특별히 명시되지 않는 한, 용량 소자(100b)에는 용량 소자(100a)에 관한 설명을 참조할 수 있다.
용량 소자(100a)는 도전체(110), 절연체(130), 및 절연체(130) 위의 도전체(120)를 포함한다. 여기서, 도전체(110) 및 도전체(120)에는, 도전체(203), 도전체(205), 또는 도전체(260) 등에 사용할 수 있는 도전체를 사용할 수 있다.
용량 소자(100a)는 절연체(244), 절연체(280), 및 절연체(281)에 제공된 개구에 형성되어 있다. 상기 개구의 바닥면 및 측면에서, 하부 전극으로서 기능하는 도전체(110)와 상부 전극으로서 기능하는 도전체(120)가 유전체로서의 절연체(130)를 재개하여 서로 대향한다. 여기서, 용량 소자(100a)의 도전체(110)는 트랜지스터(200a)의 도전체(242a)와 접하여 형성되어 있다.
여기서, 절연체(280) 및 절연체(281)의 개구를 깊게 함으로써, 투영 면적을 확대시키지 않고 용량 소자(100a)의 정전 용량을 크게 할 수 있다. 그러므로, 용량 소자(100a)는 원뿔 형상(즉, 측면의 면적이 바닥면의 면적보다 큼)을 갖는 것이 바람직하다.
상기 구조에 의하여, 용량 소자(100a)의 단위 면적당 정전 용량을 크게 할 수 있어, 반도체 장치를 더 미세화하고 더 고집적화할 수 있다. 용량 소자(100a)의 정전 용량의 값은 절연체(280) 및 절연체(281)의 두께를 조정함으로써 적절히 설정할 수 있다. 그러므로, 설계 유연성이 높은 반도체 장치를 제공할 수 있다.
절연체(130)는 유전율이 높은 절연체를 사용하여 형성되는 것이 바람직하다. 예를 들어, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 사용할 수 있다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체에는 산화 알루미늄, 산화 하프늄, 또는 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
절연체(130)는 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 및 알루미늄과 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등 중 2개 이상의 적층 구조를 가져도 좋다. 예를 들어, ALD법에 의하여 산화 하프늄, 산화 알루미늄, 및 산화 하프늄을 이 순서대로 형성하여 적층 구조를 형성하는 것이 바람직하다. 산화 하프늄 및 산화 알루미늄은 각각 두께가 0.5nm 이상 5nm 이하이다. 이러한 적층 구조로 함으로써, 용량 소자(100a)의 용량값을 크게, 그리고 누설 전류를 낮게 할 수 있다.
도전체(110 또는 120)는 적층 구조를 가져도 좋다. 예를 들어, 도전체(110 또는 120)는 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 주성분으로서 포함하는 도전성 재료와, 텅스텐, 구리, 또는 알루미늄을 주성분으로서 포함하는 도전성 재료의 적층 구조를 가져도 좋다. 도전체(110 또는 120)는 단층 구조를 가져도 좋고 3층 이상의 적층 구조를 가져도 좋다.
또한, 용량 소자(100a)를 형성하는 개구에서, 도전체(120)보다 내측에 절연체(140)를 형성하는 것이 바람직하다. 여기서, 절연체(140)로서는 절연체(281)로서 사용할 수 있는 절연체를 사용할 수 있다. 또한, 절연체(140)의 상면은 도전체(120)의 상면과 실질적으로 높이가 같은 것이 바람직하다. 그러나, 본 발명의 일 형태는 이 예에 한정되지 않고, 예를 들어 두께가 두꺼운 도전체(120)가 개구를 충전하여도 좋고, 도전체(120)보다 내측에 개구가 제공된 상태에서 절연체(150)를 형성하여 상기 개구를 충전하여도 좋다.
[셀 어레이의 구성]
다음으로, 상술한 셀을 매트릭스로 배열한 셀 어레이의 예에 대하여 도 25, 도 26, 및 도 27을 참조하여 설명한다.
도 25는 도 24의 (A) 및 (B)의 셀을 매트릭스로 배열한 일 형태를 나타낸 회로도이다. 도 26은 도 25의 회로도의 셀(600), 셀(600)에 인접한 셀(601), 및 이들 근방의 단면 구조를 도시한 모식도이다. 도 27은 도 25의 회로도의 배선(WL) 및 배선(BL), 및 산화물(230)의 레이아웃을 도시한 모식도이다. 도 25, 도 26, 및 도 27에서는, 배선(BL)의 연장 방향이 x방향이고, 배선(WL)의 연장 방향이 y방향이고, x-y 평면에 수직인 방향이 z방향이다. 도 25 및 도 27에는 셀을 3×3의 매트릭스로 배열한 예를 도시하였지만, 본 실시형태는 이 예에 한정되지 않고, 셀 어레이에 포함되는 메모리 셀 또는 배선 등의 개수 및 위치는 적절히 설정된다. 도면의 명료화를 위하여, 도 27의 상면도에는 도 25에 도시된 일부 구성 요소를 도시하지 않았다.
도 25에 도시된 바와 같이, 셀에 포함되는 트랜지스터(200a) 및 트랜지스터(200b) 각각의 소스 및 드레인 중 한쪽은, 배선(BL)(BL01, BL02, 및 BL03)에 전기적으로 접속된다. 또한, 배선(BL)은, x방향으로 배열된 셀(600)에 포함되는 트랜지스터(200a 및 200b) 각각의 소스 및 드레인 중 한쪽에도 전기적으로 접속된다. 한편, 셀(600)에 포함되는 트랜지스터(200a) 및 트랜지스터(200b)의 제 1 게이트는 상이한 배선(WL)(WL01 내지 WL06)에 전기적으로 접속된다. 또한, 이들 배선(WL)은 y방향으로 배열된 셀(600)에 포함되는 트랜지스터(200a)의 제 1 게이트 및 트랜지스터(200b)의 제 1 게이트에 전기적으로 접속된다.
또한, 셀(600)에서의 용량 소자(100a)의 한쪽 전극 및 용량 소자(100b)의 한쪽 전극은 배선(PL)에 전기적으로 접속된다. 예를 들어, 배선(PL)은 y방향으로 연장되어 형성된다.
또한, 셀(600)에 포함되는 트랜지스터(200a 및 200b)에는 각각 제 2 게이트(BG)가 제공되어도 좋다. 제 2 게이트(BG)에 인가되는 전위에 의하여 트랜지스터의 문턱 전압을 제어할 수 있다. 제 2 게이트(BG)는 트랜지스터(400)에 접속되어 있고, 제 2 게이트(BG)에 인가되는 전위는 트랜지스터(400)에 의하여 제어할 수 있다.
예를 들어, 도 26에 도시된 바와 같이, 도전체(160)를 x방향으로 연장시켜 배선(BL)으로서 기능시키고, 도전체(260)를 y방향으로 연장시켜 배선(WL)으로서 기능시키고, 도전체(120)를 y방향으로 연장시켜 배선(PL)으로서 기능시킨다. 또한, 도전체(203)를 y방향으로 연장시켜 제 2 게이트(BG)에 접속되는 배선으로서 기능시킬 수 있다.
도 26에 도시된 바와 같이, 셀(600)에 포함되는 용량 소자(100b)의 한쪽 전극으로서 기능하는 도전체(120)는 셀(601)에 포함되는 용량 소자(100a)의 한쪽 전극으로서도 기능하는 것이 바람직하다. 또한, 나타내지 않았지만, 셀(600)에 포함되는 용량 소자(100a)의 한쪽 전극으로서 기능하는 도전체(120)는 셀(600)의 왼쪽에 인접한 셀에 포함되는 용량 소자의 한쪽 전극으로서도 기능한다. 이는 셀(601)의 오른쪽 셀에 대해서도 마찬가지이다. 그러므로, 셀 어레이를 형성할 수 있다. 이 셀 어레이의 구조로 함으로써, 인접한 셀들 사이의 간격을 좁힐 수 있기 때문에, 셀 어레이의 투영 면적을 축소하고 고집적화를 실현할 수 있다.
도 27에 도시된 바와 같이, 산화물(230) 및 배선(WL)을 매트릭스로 배열함으로써, 도 25에 나타낸 회로도의 반도체 장치를 형성할 수 있다. 여기서, 배선(BL)은 배선(WL) 및 산화물(230)과 상이한 층에 제공되는 것이 바람직하다. 구체적으로는, 배선(BL) 아래에 용량 소자(100a) 및 용량 소자(100b)를 제공하면, 레이아웃에서 산화물(230)의 긴 변 방향과 배선(BL)이 실질적으로 서로 평행하게 될 수 있다. 따라서, 셀의 레이아웃을 단순화할 수 있고, 설계 유연성이 높아지고, 공정 비용을 삭감할 수 있다.
또한, 도 27에서는 산화물(230)의 긴 변이 배선(WL)의 연장 방향과 실질적으로 직교되도록 산화물(230) 및 배선(WL)을 제공하였지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 산화물(230)의 긴 변이 배선(WL)의 연장 방향과 직교되지 않고 산화물(230)의 긴 변이 배선(WL)의 연장 방향에 대하여 기울어져 있는 구조를 채용할 수도 있다. 산화물(230)의 긴 변과 배선(WL) 사이의 각도가 20° 이상 70° 이하, 바람직하게는 30° 이상 60° 이하가 되도록 산화물(230) 및 배선(WL)을 제공하는 것이 바람직하다.
또한, 단층의 셀 어레이 대신에 적층된 셀 어레이를 사용하여도 좋다. 복수의 셀 어레이를 적층함으로써, 셀 어레이가 점유하는 면적을 확대시키지 않고 셀을 집적할 수 있다. 바꿔 말하면, 3D 셀 어레이를 형성할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에 따르면, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 전기 특성이 양호한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 오프 상태 전류가 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 온 상태 전류가 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 따르면, 높은 생산성으로 제작할 수 있는 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에서 설명한 구성 및 방법 등은, 다른 실시형태에서 설명하는 구성 및 방법 등 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 기억 장치로서 기능하고 상기 실시형태의 것과는 다른 반도체 장치의 일 형태에 대하여 도 28 및 도 29를 참조하여 설명한다.
<기억 장치 2>
도 28에 도시된 기억 장치는 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 도 28은 트랜지스터(200 및 300)의 채널 길이 방향의 단면도이다. 도 29는 트랜지스터(300) 및 그 근방의 채널 폭 방향의 단면도이다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 낮기 때문에, 트랜지스터(200)를 포함하는 기억 장치에 의하여, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 이러한 기억 장치는 리프레시 동작이 필요하지 않거나 리프레시 동작의 빈도가 매우 낮으므로, 기억 장치의 소비전력이 충분히 저감된다.
도 28에 도시된 기억 장치에서는, 배선(1001)이 트랜지스터(300)의 소스에 전기적으로 접속되어 있다. 배선(1002)이 트랜지스터(300)의 드레인에 전기적으로 접속되어 있다. 배선(1003)이 트랜지스터(200)의 소스 및 드레인 중 한쪽에 전기적으로 접속되어 있다. 배선(1004)이 트랜지스터(200)의 톱 게이트에 전기적으로 접속되어 있다. 배선(1006)이 트랜지스터(200)의 보텀 게이트에 전기적으로 접속되어 있다. 트랜지스터(300)의 게이트 및 트랜지스터(200)의 소스 및 드레인 중 다른 쪽이 용량 소자(100)의 한쪽 전극에 전기적으로 접속되어 있다. 배선(1005)이 용량 소자(100)의 다른 쪽 전극에 전기적으로 접속되어 있다.
도 28에 도시된 기억 장치는 트랜지스터(300)의 게이트의 전위가 유지될 수 있다는 특징을 갖기 때문에, 이하와 같이 데이터의 기록, 유지, 및 판독이 가능하다.
데이터의 기록 및 유지에 대하여 설명한다. 먼저, 배선(1004)의 전위를 트랜지스터(200)가 온이 되는 전위로 하여 트랜지스터(200)를 온으로 한다. 이로써, 트랜지스터(300)의 게이트와 용량 소자(100)의 한쪽 전극이 서로 전기적으로 접속되는 노드(SN)에 배선(1003)의 전위가 공급된다. 즉, 소정의 전하가 트랜지스터(300)의 게이트에 공급된다(기록). 여기서는, 상이한 전위 레벨을 제공하는 2종류의 전하(이하, 로(low) 레벨 전하 및 하이(high) 레벨 전하라고 함) 중 한쪽이 공급된다. 그 후, 배선(1004)의 전위를 트랜지스터(200)가 오프가 되는 전위로 하여 트랜지스터(200)를 오프로 한다. 이에 의하여, 노드(SN)에 전하가 유지된다(유지).
트랜지스터(200)의 오프 상태 전류가 낮은 경우, 노드(SN)의 전하가 오랫동안 유지된다.
다음으로, 데이터의 판독에 대하여 설명한다. 배선(1001)에 소정의 전위(정전위)를 공급하면서 배선(1005)에 적절한 전위(판독 전위)를 공급함으로써, 노드(SN)에 유지된 전하량에 따라 배선(1002)의 전위가 변동된다. 이는, 트랜지스터(300)로서 n채널 트랜지스터를 사용하는 경우, 트랜지스터(300)의 게이트에 하이 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_H가, 트랜지스터(300)의 게이트에 로 레벨 전하가 주어질 때의 외견상 문턱 전압 V th_L보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란 트랜지스터(300)를 온으로 하기 위하여 필요한 배선(1005)의 전위를 말한다. 그러므로, 배선(1005)의 전위를 V th_H와 V th_L 사이의 전위 V 0으로 함으로써 노드(SN)에 공급된 전하를 판정할 수 있다. 예를 들어 기록에서 노드(SN)에 하이 레벨 전하가 공급되고 배선(1005)의 전위가 V 0(>V th_H)인 경우에는 트랜지스터(300)는 온이 된다. 한편, 기록에서 노드(SN)에 로 레벨 전하가 공급된 경우에는, 배선(1005)의 전위가 V 0(<V th_L)이어도 트랜지스터(300)는 오프를 유지한다. 따라서, 배선(1002)의 전위를 판정함으로써, 노드(SN)에 유지된 데이터를 판독할 수 있다.
메모리 셀이 배열되는 경우, 판독 시에 원하는 메모리 셀의 데이터가 판독될 필요가 있다. 예를 들어, NOR형 메모리 셀 어레이의 경우, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 오프로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드(SN)에 공급된 전하에 상관없이 트랜지스터(300)가 오프가 되는 전위, 즉 V th_H보다 낮은 전위를 데이터를 판독하지 않는 메모리 셀에 접속되는 배선(1005)에 공급한다. 또는, 예를 들어 NAND형 메모리 셀 어레이의 경우에는, 데이터를 판독하지 않는 메모리 셀의 트랜지스터(300)를 온으로 함으로써, 원하는 메모리 셀의 데이터만을 판독할 수 있다. 이 경우, 노드(SN)에 공급된 전하에 상관없이 트랜지스터(300)가 온이 되는 전위, 즉 V th_L보다 높은 전위를 데이터를 판독하지 않는 메모리 셀에 접속되는 배선(1005)에 공급한다.
<기억 장치의 구조 2>
본 발명의 일 형태에 따른 기억 장치는 도 28에 도시된 바와 같이 트랜지스터(300), 트랜지스터(200), 및 용량 소자(100)를 포함한다. 트랜지스터(200)는 트랜지스터(300) 상방에 제공되고, 용량 소자(100)는 트랜지스터(300) 및 트랜지스터(200) 상방에 제공된다.
트랜지스터(300)는 기판(311) 내 및 위에 제공되고, 도전체(316), 절연체(315), 기판(311)의 일부인 반도체 영역(313), 그리고 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 포함한다.
도 29에 도시된 바와 같이, 트랜지스터(300)의 반도체 영역(313)의 상면 및 채널 폭 방향에서의 측면이 절연체(315)를 개재하여 도전체(316)로 덮여 있다. 이와 같이, Fin형 트랜지스터(300)에서 실효적인 채널 폭이 증가됨으로써 트랜지스터(300)의 온 상태 특성을 향상시킬 수 있다. 또한, 게이트 전극의 전계의 기여를 높일 수 있기 때문에, 트랜지스터(300)의 오프 상태 특성을 향상시킬 수 있다.
트랜지스터(300)는 p채널 트랜지스터 및 n채널 트랜지스터 중 어느 쪽이다.
반도체 영역(313)에서 채널이 형성되는 영역, 그 근방의 영역, 그리고 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(314a 및 314b) 등은, 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 더 바람직하다. 또는, 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함한 재료가 포함되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량이 조정된 실리콘이 포함되어도 좋다. 또는, 트랜지스터(300)는 GaAs 및 GaAlAs 등을 사용한 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역(314a 및 314b)은, 반도체 영역(313)에 사용되는 반도체 재료에 더하여, 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(316)는 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 혹은 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다.
또한, 도전체의 일함수는 도전체의 재료에 따라 결정되기 때문에, 도전체의 재료를 변경함으로써 트랜지스터의 V th를 조정할 수 있다. 구체적으로는, 도전체에 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한, 도전성 및 매립성을 확보하기 위하여, 도전체에 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히, 텅스텐을 사용하는 것이 내열성의 관점에서 바람직하다.
또한, 도 28에 도시된 트랜지스터(300)는 단지 예일 뿐이고, 트랜지스터(300)의 구조는 도 28에 도시된 것에 한정되지 않고, 회로 구성 또는 구동 방법에 적절한 트랜지스터를 사용할 수 있다.
트랜지스터(300)를 덮도록 절연체(320), 절연체(322), 절연체(324), 및 절연체(326)가 순차적으로 적층되어 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)는 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄을 사용하여 형성할 수 있다.
절연체(322)는, 절연체(322) 아래에 놓인 트랜지스터(300) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능하여도 좋다. 예를 들어 절연체(322)의 상면은 평탄화의 수준을 높이기 위하여 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(324)는 기판(311) 또는 트랜지스터(300) 등으로부터 트랜지스터(200)가 제공되는 영역으로, 수소 또는 불순물이 확산되는 것을 방지하는 배리어성을 갖는 막을 사용하여 형성되는 것이 바람직하다.
수소에 대한 배리어성을 갖는 막에는, 예를 들어 CVD법에 의하여 형성된 질화 실리콘을 사용할 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(200)와 트랜지스터(300) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 수소의 확산을 방지하는 막은 구체적으로, 수소의 방출량이 적은 막이다.
수소의 방출량은 예를 들어 TDS 분석에 의하여 측정할 수 있다. 예를 들어, 절연체(324)의 단위 면적당 수소 원자로 환산된 절연체(324)로부터의 수소의 방출량은, TDS 분석에 있어서 50℃ 이상 500℃ 이하의 절연체(324)의 막 표면 온도에서 10×1015atoms/cm2 이하, 바람직하게는 5×1015atoms/cm2 이하이다.
또한, 절연체(326)의 유전율은 절연체(324)의 유전율보다 낮은 것이 바람직하다. 예를 들어, 절연체(326)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(326)의 비유전율은 절연체(324)의 비유전율의 0.7배 이하가 바람직하고, 절연체(324)의 비유전율의 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다.
절연체(320), 절연체(322), 절연체(324), 및 절연체(326)에는 용량 소자(100) 또는 트랜지스터(200)에 전기적으로 접속되는 도전체(328) 및 도전체(330) 등이 제공되어 있다. 또한, 도전체(328) 및 도전체(330)는 각각 플러그 또는 배선으로서 기능한다. 플러그 또는 배선으로서 기능하는 복수의 도전체를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한, 본 명세서 등에서는, 배선 및 배선에 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 다른 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어 도전체(328) 및 도전체(330))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 구조 또는 적층 구조로 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 갖는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선의 저항을 저감할 수 있다.
절연체(326) 및 도전체(330) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 28에서는, 절연체(350), 절연체(352), 및 절연체(354)가 순차적으로 적층되어 있다. 또한, 절연체(350), 절연체(352), 및 절연체(354)에는 도전체(356)가 형성되어 있다. 도전체(356)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(356)는 도전체(328) 및 도전체(330)와 비슷한 재료를 사용하여 형성할 수 있다.
또한, 예를 들어 절연체(350)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(356)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(350)의 개구부에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있으므로, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
또한, 수소에 대한 배리어성을 갖는 도전체로서는 예를 들어, 질화 탄탈럼을 사용하는 것이 바람직하다. 질화 탄탈럼과 도전성이 높은 텅스텐을 포함하는 적층을 사용함으로써, 배선의 도전성을 확보하면서, 트랜지스터(300)로부터의 수소의 확산을 억제할 수 있다. 이 경우, 수소에 대한 배리어성을 갖는 질화 탄탈럼층이, 수소에 대한 배리어성을 갖는 절연체(350)와 접하는 것이 바람직하다.
절연체(354) 및 도전체(356) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 28에서는, 절연체(360), 절연체(362), 및 절연체(364)가 순차적으로 적층되어 있다. 또한, 절연체(360), 절연체(362), 및 절연체(364)에는 도전체(366)가 형성되어 있다. 도전체(366)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(366)는 도전체(328) 및 도전체(330)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다.
또한, 예를 들어 절연체(360)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(366)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(360)의 개구부에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있으므로, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(364) 및 도전체(366) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 28에서는, 절연체(370), 절연체(372), 및 절연체(374)가 순차적으로 적층되어 있다. 또한, 절연체(370), 절연체(372), 및 절연체(374)에는 도전체(376)가 형성되어 있다. 도전체(376)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(376)는 도전체(328) 및 도전체(330)와 비슷한 재료를 사용하여 형성할 수 있다.
또한, 예를 들어 절연체(370)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(376)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(370)의 개구부에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있으므로, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(374) 및 도전체(376) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 28에서는, 절연체(380), 절연체(382), 및 절연체(384)가 순차적으로 적층되어 있다. 또한, 절연체(380), 절연체(382), 및 절연체(384)에는 도전체(386)가 형성되어 있다. 도전체(386)는 플러그 또는 배선으로서 기능한다. 또한, 도전체(386)는 도전체(328) 및 도전체(330)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다.
또한, 예를 들어 절연체(380)는 절연체(324)와 같이, 수소에 대한 배리어성을 갖는 절연체를 사용하여 형성되는 것이 바람직하다. 또한, 도전체(386)는 수소에 대한 배리어성을 갖는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 갖는 절연체(380)의 개구부에, 수소에 대한 배리어성을 갖는 도전체가 형성된다. 이러한 구조에서는, 트랜지스터(300)와 트랜지스터(200)를 배리어층에 의하여 분리할 수 있으므로, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
위에서는 도전체(356)를 포함하는 배선층, 도전체(366)를 포함하는 배선층, 도전체(376)를 포함하는 배선층, 및 도전체(386)를 포함하는 배선층에 대하여 설명하였지만, 본 실시형태에 따른 기억 장치는 이에 한정되지 않는다. 도전체(356)를 포함하는 배선층과 비슷한 배선층의 개수를 3층 이하로 하여도 좋고 5층 이상으로 하여도 좋다.
절연체(384) 위에는 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)가 순차적으로 적층되어 있다. 절연체들(210, 212, 214, 및 216) 중 하나에는, 산소 또는 수소에 대한 배리어성을 갖는 재료를 사용하는 것이 바람직하다.
예를 들어 절연체(210) 및 절연체(214)의 각각은, 기판(311), 또는 트랜지스터(300)가 제공되는 영역 등으로부터 트랜지스터(200)가 제공되는 영역으로, 수소 또는 불순물이 확산되는 것을 방지하는 배리어성을 갖는 막을 사용하여 형성되는 것이 바람직하다. 그러므로, 절연체(210) 및 절연체(214)의 각각을 절연체(324)와 비슷한 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 갖는 막에는, 예를 들어 CVD법에 의하여 형성된 질화 실리콘을 사용할 수 있다. 트랜지스터(200) 등, 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 상기 반도체 소자의 특성이 저하되는 경우가 있다. 그러므로, 트랜지스터(200)와 트랜지스터(300) 사이에, 수소의 확산을 방지하는 막이 제공되는 것이 바람직하다. 수소의 확산을 방지하는 막은 구체적으로, 수소의 방출량이 적은 막이다.
수소에 대한 배리어성을 갖는 막으로서, 예를 들어, 절연체(210) 및 절연체(214)의 각각으로서는 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 갖는다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)에 포함되는 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 그러므로, 트랜지스터(200)의 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
예를 들어, 절연체(212) 및 절연체(216)는 절연체(320)와 비슷한 재료를 사용하여 형성할 수 있다. 유전율이 비교적 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(212 및 216)에 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
절연체(210, 212, 214, 및 216)에는 도전체(218), 및 트랜지스터(200)에 포함되는 도전체(도전체(205)) 등이 제공되어 있다. 또한, 도전체(218)는 용량 소자(100) 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(218)는 도전체(328 및 330)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다.
특히, 도전체(218)에서 절연체(210 및 214)와 접하는 부분이 산소, 수소, 및 물에 대한 배리어성을 갖는 도전체인 것이 바람직하다. 이러한 구조에서는, 산소, 수소, 및 물에 대한 배리어성을 갖는 층으로 트랜지스터들(300 및 200)을 분리할 수 있다. 이 결과, 트랜지스터(300)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(216) 위에는 트랜지스터(200)가 제공되어 있다. 또한, 상기 실시형태에서 설명한 반도체 장치의 트랜지스터의 구조를 트랜지스터(200)의 구조로서 사용할 수 있다. 또한, 도 28의 트랜지스터(200)는 단지 예일 뿐이고, 트랜지스터(200)의 구조는 도 28에 도시된 것에 한정되지 않고, 회로 구성 또는 구동 방법에 적절한 트랜지스터를 사용할 수 있다.
트랜지스터(200) 위에는 절연체(281)가 제공되어 있다.
절연체(281) 위에는 절연체(282)가 제공되어 있다. 절연체(282)에는 산소 또는 수소에 대한 배리어성을 갖는 물질을 사용하는 것이 바람직하다. 그러므로, 절연체(282)는 절연체(214)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다. 예를 들어 절연체(282)에는, 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 갖는다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한, 트랜지스터(200)에 포함되는 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 그러므로, 트랜지스터(200)의 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
절연체(282) 위에는 절연체(286)가 제공되어 있다. 절연체(286)는 절연체(320)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다. 유전율이 비교적 낮은 재료를 층간막에 사용하는 경우, 배선들 사이의 기생 용량을 저감할 수 있다. 예를 들어, 절연체(286)에는 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연체(220, 222, 224, 280, 281, 282, 및 286)에는 도전체(246) 및 도전체(248) 등이 제공되어 있다.
도전체(246 및 248)는, 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(246 및 248)는, 도전체(328 및 330)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다.
트랜지스터(200) 상방에는 용량 소자(100)가 제공되어 있다. 용량 소자(100)는 도전체(110), 도전체(120), 및 절연체(130)를 포함한다.
도전체(246 및 248) 위에 도전체(112)를 제공하여도 좋다. 도전체(112)는 용량 소자(100), 트랜지스터(200), 또는 트랜지스터(300)에 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(110)는 용량 소자(100)의 전극으로서 기능한다. 도전체(112) 및 도전체(110)는 동시에 형성될 수 있다.
몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 포함하는 금속막; 또는 그 성분으로서 상기 원소 중 임의의 것을 포함하는 금속 질화물막(질화 탄탈럼막, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 도전체(112) 및 도전체(110)를 형성할 수 있다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
도 28에서 도전체(112) 및 도전체(110)는 각각 단층 구조를 갖지만, 본 발명의 일 형태는 이에 한정되지 않고, 2층 이상의 적층 구조를 사용하여도 좋다. 예를 들어, 배리어성을 갖는 도전체와 도전성이 높은 도전체 사이에, 배리어성을 갖는 도전체 및 도전성이 높은 도전체에 대한 밀착성이 높은 도전체를 형성하여도 좋다.
절연체(130)를 재개하여 도전체(110)와 중첩되도록 도전체(120)를 제공한다. 또한, 도전체(120)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 갖는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(120)를 도전체 등의 다른 구성 요소와 동시에 형성하는 경우에는, 저저항 금속 재료인 구리(Cu) 또는 알루미늄(Al) 등을 사용할 수 있다.
도전체(120) 및 절연체(130) 위에는 절연체(150)가 제공되어 있다. 절연체(150)는 절연체(320)를 형성하는 데 사용하는 것과 비슷한 재료를 사용하여 형성할 수 있다. 절연체(150)는 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
상기 구조를 사용함으로써, 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치에서 전기 특성의 변동을 방지할 수 있고 신뢰성을 향상시킬 수 있다. 온 상태 전류가 높은 산화물 반도체를 포함한 반도체 장치를 제공할 수 있다. 오프 상태 전류가 낮은 산화물 반도체를 포함한 반도체 장치를 제공할 수 있다. 소비전력이 낮은 반도체 장치를 제공할 수 있다. 산화물 반도체를 포함하는 트랜지스터를 포함한 반도체 장치를 미세화 또는 고집적화할 수 있다.
상술한 바와 같이, 본 실시형태에서 설명한 구성, 구조, 및 방법 등은, 다른 실시형태에서 설명하는 구성, 구조, 및 방법 등 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 도 30, 도 31의 (A) 내지 (E), 및 도 32를 참조하여, 본 발명의 일 형태인, 산화물을 반도체에 사용한 트랜지스터(이하, OS 트랜지스터라고 함) 및 용량 소자를 포함하는 기억 장치의 예로서 NOSRAM에 대하여 설명한다. NOSRAM(등록 상표)이란 "nonvolatile oxide semiconductor RAM"의 약칭이고, 게인 셀(2T 또는 3T)의 메모리 셀을 포함하는 RAM을 가리킨다. 이하에서는, NOSRAM 등 OS 트랜지스터를 포함하는 기억 장치를 OS 메모리라고 하는 경우가 있다.
메모리 셀에 OS 트랜지스터가 사용되는 기억 장치(이하, OS 메모리라고 함)를 NOSRAM에 사용한다. OS 메모리는 적어도 용량 소자, 및 용량 소자의 충방전을 제어하는 OS 트랜지스터를 포함하는 메모리이다. OS 트랜지스터는 오프 상태 전류가 매우 낮기 때문에, OS 메모리는 유지 특성이 우수하므로 비휘발성 메모리로서 기능할 수 있다.
<<NOSRAM(1600)>>
도 30은 NOSRAM의 구성예를 나타낸 것이다. 도 30의 NOSRAM(1600)은 메모리 셀 어레이(1610), 컨트롤러(1640), 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)를 포함한다. 또한, NOSRAM(1600)은 하나의 메모리 셀이 멀티레벨 데이터를 저장하는 멀티레벨 NOSRAM이다.
메모리 셀 어레이(1610)는 복수의 메모리 셀(1611), 복수의 워드선(WWL), 복수의 워드선(RWL), 복수의 비트선(BL), 및 복수의 소스선(SL)을 포함한다. 워드선(WWL)은 기록 워드선이고, 워드선(RWL)은 판독 워드선이다. NOSRAM(1600)에서는 하나의 메모리 셀(1611)이 3비트(8레벨)의 데이터를 저장한다.
컨트롤러(1640)는 NOSRAM(1600)을 전체적으로 제어하고, 데이터(WDA[31:0])를 기록하고 데이터(RDA[31:0])를 판독한다. 컨트롤러(1640)는 외부로부터 입력되는 명령 신호(예를 들어 칩 이네이블 신호 및 기록 이네이블 신호)를 처리하여, 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 제어 신호를 생성한다.
행 드라이버(1650)는 액세스되는 행을 선택하는 기능을 갖는다. 행 드라이버(1650)는 행 디코더(1651) 및 워드선 드라이버(1652)를 포함한다.
열 드라이버(1660)는 소스선(SL) 및 비트선(BL)을 구동한다. 열 드라이버(1660)는 열 디코더(1661), 기록 드라이버(1662), 및 디지털-아날로그 변환 회로(DAC)(1663)를 포함한다.
DAC(1663)는 3비트의 디지털 데이터를 아날로그 전압으로 변환한다. DAC(1663)는 32비트의 데이터(WDA[31:0])를 3비트마다 아날로그 전압으로 변환한다.
기록 드라이버(1662)는 소스선(SL)을 프리차지하는 기능, 소스선(SL)을 전기적으로 부유 상태로 하는 기능, 소스선(SL)을 선택하는 기능, 선택된 소스선(SL)에 DAC(1663)에서 생성된 기록 전압을 입력하는 기능, 비트선(BL)을 프리차지하는 기능, 및 비트선(BL)을 전기적으로 부유 상태로 하는 기능 등을 갖는다.
출력 드라이버(1670)는 실렉터(1671), 아날로그-디지털 변환 회로(ADC)(1672), 및 출력 버퍼(1673)를 포함한다. 실렉터(1671)는 액세스되는 소스선(SL)을 선택하고, 선택된 소스선(SL)의 전위를 ADC(1672)로 송신한다. ADC(1672)는 아날로그 전압을 3비트의 디지털 데이터로 변환하는 기능을 갖는다. 소스선(SL)의 전위는 ADC(1672)에서 3비트의 데이터로 변환되고, 출력 버퍼(1673)는 ADC(1672)로부터 출력되는 데이터를 저장한다.
본 실시형태에서 설명하는 행 드라이버(1650), 열 드라이버(1660), 및 출력 드라이버(1670)의 구성은 상술한 구성에 한정되지 않는다. 메모리 셀 어레이(1610)의 구성 또는 구동 방법 등에 따라, 이들 드라이버 및 드라이버에 접속되는 배선의 배치를 변경하여도 좋고, 또는 이들 드라이버 및 드라이버에 접속되는 배선의 기능을 변경 또는 추가하여도 좋다. 예를 들어, 비트선(BL)은 소스선(SL)의 기능의 일부를 가져도 좋다.
상기 설명에서 각 메모리 셀(1611)에서 유지되는 데이터양은 3비트이지만, 본 실시형태의 기억 장치의 구조는 이에 한정되지 않는다. 각 메모리 셀(1611)에서 유지되는 데이터양을 2비트 이하로 하여도 좋고 4비트 이상으로 하여도 좋다. 예를 들어 각 메모리 셀(1611)에서 유지되는 데이터양이 1비트인 경우, DAC(1663) 및 ADC(1672)는 필요하지 않은 경우가 있다.
<메모리 셀(1611 내지 1614)>
도 31의 (A)는 메모리 셀(1611)의 구성예를 나타낸 회로도이다. 메모리 셀(1611)은 2T 게인 셀이고, 워드선(WWL 및 RWL), 비트선(BL), 소스선(SL), 및 배선(BGL)에 전기적으로 접속되어 있다. 메모리 셀(1611)은 노드(SN), OS 트랜지스터(MO61), 트랜지스터(MP61), 및 용량 소자(C61)를 포함한다. OS 트랜지스터(MO61)는 기록 트랜지스터이다. 트랜지스터(MP61)는 판독 트랜지스터이고, 예를 들어 p채널 Si 트랜지스터를 사용하여 형성된다. 용량 소자(C61)는 노드(SN)의 전위를 유지하기 위한 저장 용량 소자(storage capacitor)이다. 노드(SN)는 데이터 유지 노드이고, 여기서는 트랜지스터(MP61)의 게이트에 상당한다.
메모리 셀(1611)의 기록 트랜지스터는 OS 트랜지스터(MO61)를 사용하여 형성되므로, NOSRAM(1600)은 데이터를 장시간 유지할 수 있다.
도 31의 (A)의 예에서, 기록 비트선과 판독 비트선은 공통의 비트선이지만, 도 31의 (B)에 나타낸 바와 같이 기록 비트선으로서 기능하는 비트선(WBL) 및 판독 비트선으로서 기능하는 비트선(RBL)을 제공하여도 좋다.
도 31의 (C) 내지 (E)는 메모리 셀의 다른 구성예를 나타낸 것이다. 도 31의 (C) 내지 (E)는 기록 비트선(WBL) 및 판독 비트선(RBL)이 제공된 예를 나타낸 것이지만, 도 31의 (A)에 나타낸 바와 같이, 기록 비트선과 판독 비트선이 공통의 비트선이어도 좋다.
도 31의 (C)에 나타낸 메모리 셀(1612)은 판독 트랜지스터가 n채널 트랜지스터(MN61)로 변경된, 메모리 셀(1611)의 변형예이다. 트랜지스터(MN61)는 OS 트랜지스터이어도 좋고 Si 트랜지스터이어도 좋다.
메모리 셀(1611 및 1612)에서, OS 트랜지스터(MO61)는 보텀 게이트가 없는 OS 트랜지스터이어도 좋다.
도 31의 (D)에 나타낸 메모리 셀(1613)은 3T 게인 셀이고, 워드선(WWL 및 RWL), 비트선(WBL 및 RBL), 소스선(SL), 배선(BGL), 및 배선(PCL)에 전기적으로 접속되어 있다. 메모리 셀(1613)은 노드(SN), OS 트랜지스터(MO62), 트랜지스터(MP62), 트랜지스터(MP63), 및 용량 소자(C62)를 포함한다. OS 트랜지스터(MO62)는 기록 트랜지스터이다. 트랜지스터(MP62)는 판독 트랜지스터이고, 트랜지스터(MP63)는 선택 트랜지스터이다.
도 31의 (E)에 나타낸 메모리 셀(1614)은 판독 트랜지스터 및 선택 트랜지스터가 n채널 트랜지스터(트랜지스터(MN62 및 MN63))로 변경된, 메모리 셀(1613)의 변형예이다. 트랜지스터(MN62 및 MN63)의 각각은 OS 트랜지스터이어도 좋고 Si 트랜지스터이어도 좋다.
메모리 셀(1611 내지 1614)에 제공되는 OS 트랜지스터 각각은 보텀 게이트가 없는 트랜지스터이어도 좋고, 보텀 게이트가 있는 트랜지스터이어도 좋다.
위에서는 메모리 셀(1611) 등이 병렬로 접속된 소위 NOR 기억 장치에 대하여 설명하였지만, 본 실시형태의 기억 장치는 이에 한정되지 않는다. 예를 들어, 이하에서 설명하는 메모리 셀(1615)이 직렬로 접속된 소위 NAND 기억 장치를 제공하여도 좋다.
도 32는 NAND 메모리 셀 어레이인 메모리 셀 어레이(1610)의 구성예를 나타낸 회로도이다. 도 32에 나타낸 메모리 셀 어레이(1610)는 소스선(SL), 비트선(RBL), 비트선(WBL), 워드선(WWL), 워드선(RWL), 배선(BGL), 및 메모리 셀(1615)을 포함한다. 메모리 셀(1615)은 노드(SN), OS 트랜지스터(MO63), 트랜지스터(MN64), 및 용량 소자(C63)를 포함한다. 여기서, 트랜지스터(MN64)는 예를 들어 n채널 Si 트랜지스터이지만, 트랜지스터(MN64)는 이에 한정되지 않고 p채널 Si 트랜지스터이어도 좋고 OS 트랜지스터이어도 좋다.
이하에서는 도 32에 나타낸 메모리 셀(1615a 및 1615b)을 예로서 설명한다. 메모리 셀(1615a) 또는 메모리 셀(1615b)에 접속되는 배선 및 회로 소자의 부호에는 "a" 또는 "b"라는 문자를 붙였다.
메모리 셀(1615a)에서는, 트랜지스터(MN64a)의 게이트, OS 트랜지스터(MO63a)의 소스 및 드레인 중 한쪽, 그리고 용량 소자(C63a)의 한쪽 전극이 서로 전기적으로 접속되어 있다. 비트선(WBL)과 OS 트랜지스터(MO63a)의 소스 및 드레인 중 다른 쪽이 서로 전기적으로 접속되어 있다. 워드선(WWLa)과 OS 트랜지스터(MO63a)의 게이트가 서로 전기적으로 접속되어 있다. 배선(BGLa)과 OS 트랜지스터(MO63a)의 보텀 게이트가 서로 전기적으로 접속되어 있다. 워드선(RWLa)과 용량 소자(C63a)의 다른 쪽 전극이 서로 전기적으로 접속되어 있다.
메모리 셀(1615b)은 비트선(WBL), 메모리 셀(1615a), 및 메모리 셀(1615b)의 접촉 부분에 대하여 메모리 셀(1615a)과 대칭을 이루도록 제공될 수 있다. 따라서, 메모리 셀(1615b)의 회로 소자는 메모리 셀(1615a)과 마찬가지로 배선에 접속된다.
메모리 셀(1615a)의 트랜지스터(MN64a)의 소스는 메모리 셀(1615b)의 트랜지스터(MN64b)의 드레인에 전기적으로 접속된다. 메모리 셀(1615a)의 트랜지스터(MN64a)의 드레인은 비트선(RBL)에 전기적으로 접속된다. 메모리 셀(1615b)의 트랜지스터(MN64b)의 소스는 복수의 메모리 셀(1615)의 트랜지스터(MN64)를 통하여 소스선(SL)에 전기적으로 접속된다. 여기서 설명하는 바와 같이, NAND 메모리 셀 어레이(1610)에서는 비트선(RBL)과 소스선(SL) 사이에 복수의 트랜지스터(MN64)가 직렬로 접속된다.
도 32에 도시된 메모리 셀 어레이(1610)를 포함한 기억 장치에서는, 같은 워드선(WWL)(또는 워드선(RWL))에 접속된 메모리 셀의 그룹(이하, 메모리 셀 열이라고 함)마다 기록 동작 및 판독 동작을 수행한다. 예를 들어 기록 동작은 다음과 같이 수행할 수 있다. 데이터가 기록되는 메모리 셀 열에 접속된 워드선(WWL)에 OS 트랜지스터(MO63)가 온이 되는 전위를 공급하여, 상기 메모리 셀 열의 OS 트랜지스터(MO63)를 온으로 한다. 이로써, 선택한 메모리 셀 열의 트랜지스터(MN64)의 게이트 및 용량 소자(C63)의 한쪽 전극에 비트선(WBL)의 전위가 공급되므로, 상기 게이트에 소정의 전하가 공급된다. 그 후, 상기 메모리 셀 열의 OS 트랜지스터(MO63)를 오프로 하면, 상기 게이트에서 소정의 전하를 유지할 수 있다. 그러므로, 선택한 메모리 셀 열의 메모리 셀(1615)에 데이터를 기록할 수 있다.
예를 들어, 판독 동작은 다음과 같이 수행할 수 있다. 먼저, 데이터를 판독하는 메모리 셀 열에 접속되지 않는 워드선(RWL)에, 트랜지스터(MN64)의 게이트에 공급된 전하에 상관없이 트랜지스터(MN64)가 온이 되는 전위를 공급하여, 데이터를 판독하지 않는 메모리 셀 열의 트랜지스터(MN64)를 온으로 한다. 그리고, 데이터를 판독하는 메모리 셀 열에 접속된 워드선(RWL)에, 트랜지스터(MN64)의 게이트의 전하에 따라, 트랜지스터(MN64)의 온 상태 또는 오프 상태를 결정하는 전위(판독 전위)를 공급한다. 그 후, 소스선(SL)에 고정 전위를 공급하고, 비트선(RBL)에 접속되는 판독 회로를 동작시킨다. 여기서, 소스선(SL)과 비트선(RBL) 사이의 복수의 트랜지스터(MN64)는 데이터를 판독하는 메모리 셀 열의 트랜지스터(MN64)를 제외하여 온이 되므로, 소스선(SL)과 비트선(RBL) 사이의 콘덕턴스(conductance)는 데이터를 판독하는 메모리 셀 열의 트랜지스터(MN64)의 상태(온 상태 또는 오프 상태)에 따라 결정된다. 데이터를 판독하는 메모리 셀 열의 트랜지스터(MN64)의 게이트의 전하에 따라 트랜지스터의 콘덕턴스는 달라지기 때문에, 이에 따라 비트선(RBL)의 전위는 달라진다. 비트선(RBL)의 전위를 판독 회로에 의하여 판독함으로써, 선택한 메모리 셀 열의 메모리 셀(1615)로부터 데이터를 판독할 수 있다.
용량 소자(C61, C62, 또는 C63)의 충방전에 의하여 데이터를 재기록하기 때문에, 이론상 NOSRAM(1600)의 재기록 동작의 횟수에 제한은 없고, 낮은 에너지로 NOSRAM에 데이터를 기록하고, NOSRAM으로부터 데이터를 판독할 수 있다. 또한, 데이터를 장시간 유지할 수 있기 때문에 리프레시 레이트를 저감할 수 있다.
상술한 실시형태 중 어느 것에서 설명한 반도체 장치를 메모리 셀(1611, 1612, 1613, 1614, 및 1615)에 사용하는 경우, OS 트랜지스터(MO61, MO62, 및 MO63)로서 트랜지스터(200)를 사용하고, 용량 소자(C61, C62, 및 C63)로서 용량 소자(100)를 사용하고, 트랜지스터(MP61, MP62, MP63, MN61, MN62, MN63, 및 MN64)로서 트랜지스터(300)를 사용할 수 있다. 그러므로, 상면시에서 하나의 트랜지스터와 하나의 용량 소자로 이루어지는 각 세트가 차지하는 면적이 축소될 수 있기 때문에, 본 실시형태에 따른 기억 장치를 더 고집적화할 수 있다. 이 결과, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 임의의 것에서 설명하는 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 도 33, 그리고 도 34의 (A) 및 (B)를 참조하여, 본 발명의 일 형태에 따른, OS 트랜지스터 및 용량 소자를 포함한 기억 장치의 다른 예로서 DOSRAM에 대하여 설명한다. DOSRAM(등록 상표)이란, "dynamic oxide semiconductor RAM"을 나타낸 것이고, 1T1C(하나의 트랜지스터/하나의 용량 소자) 메모리 셀을 포함하는 RAM이다. NOSRAM과 마찬가지로 OS 메모리가 DOSRAM에 사용된다.
<<DOSRAM(1400)>>
도 33은 DOSRAM의 구성예를 도시한 것이다. 도 33에 도시된 바와 같이, DOSRAM(1400)은 컨트롤러(1405), 행 회로(1410), 열 회로(1415), 그리고 메모리 셀 및 센스 앰프 어레이(1420)(이하에서는 MC-SA 어레이(1420)라고 함)를 포함한다.
행 회로(1410)는 디코더(1411), 워드선 드라이버 회로(1412), 열 실렉터(1413), 및 센스 앰프 드라이버 회로(1414)를 포함한다. 열 회로(1415)는 글로벌 센스 앰프 어레이(1416) 및 입출력 회로(1417)를 포함한다. 글로벌 센스 앰프 어레이(1416)는 복수의 글로벌 센스 앰프(1447)를 포함한다. MC-SA 어레이(1420)는 메모리 셀 어레이(1422), 센스 앰프 어레이(1423), 및 글로벌 비트선(GBLL 및 GBLR)을 포함한다.
(MC-SA 어레이(1420))
MC-SA 어레이(1420)는 메모리 셀 어레이(1422)가 센스 앰프 어레이(1423) 위에 적층된 적층 구조를 갖는다. 글로벌 비트선(GBLL 및 GBLR)은 메모리 셀 어레이(1422) 위에 적층된다. DOSRAM(1400)은 비트선이 로컬 비트선과 글로벌 비트선으로 적층화된 계층 비트선 구조를 취한다.
메모리 셀 어레이(1422)는 N개의 로컬 메모리 셀 어레이(1425<0> 내지 1425<N-1>)를 포함하고, N은 2 이상의 정수(整數)이다. 도 34의 (A)는 로컬 메모리 셀 어레이(1425)의 구성예를 도시한 것이다. 로컬 메모리 셀 어레이(1425)는 복수의 메모리 셀(1445), 복수의 워드선(WL), 복수의 비트선(BLL), 및 복수의 비트선(BLR)을 포함한다. 도 34의 (A)의 예에서 로컬 메모리 셀 어레이(1425)는 오픈 비트선 구조를 갖지만 폴디드 비트선 구조를 가져도 좋다.
도 34의 (B)는 같은 비트선(BLL)(비트선(BLR))에 접속되는 한 쌍의 메모리 셀(1445a 및 1445b)의 회로 구성예를 도시한 것이다. 메모리 셀(1445a)은 트랜지스터(MW1a), 용량 소자(CS1a), 및 단자(B1a 및 B2a)를 포함한다. 메모리 셀(1445a)은 워드선(WLa) 및 비트선(BLL)(비트선(BLR))에 접속된다. 메모리 셀(1445b)은 트랜지스터(MW1b), 용량 소자(CS1b), 및 단자(B1b 및 B2b)를 포함한다. 메모리 셀(1445b)은 워드선(WLb) 및 비트선(BLL)(비트선(BLR))에 접속된다. 이하에서, 상기 설명이 메모리 셀(1445a) 및 메모리 셀(1445b)의 양쪽 모두에 해당되는 경우에는, 메모리 셀(1445) 및 그 구성 요소에 "a" 또는 "b"라는 문자를 사용하지 않고 설명하는 경우가 있다.
트랜지스터(MW1a)는 용량 소자(CS1a)의 충방전을 제어하는 기능을 갖고, 트랜지스터(MW1b)는 용량 소자(CS1b)의 충방전을 제어하는 기능을 갖는다. 트랜지스터(MW1a)의 게이트는 워드선(WLa)에 전기적으로 접속되고, 트랜지스터(MW1a)의 제 1 단자는 비트선(BLL)(비트선(BLR))에 전기적으로 접속되고, 트랜지스터(MW1a)의 제 2 단자는 용량 소자(CS1a)의 제 1 단자에 전기적으로 접속된다. 트랜지스터(MW1b)의 게이트는 워드선(WLb)에 전기적으로 접속되고, 트랜지스터(MW1b)의 제 1 단자는 비트선(BLL)(비트선(BLR))에 전기적으로 접속되고, 트랜지스터(MW1b)의 제 2 단자는 용량 소자(CS1b)의 제 1 단자에 전기적으로 접속된다. 이와 같이, 비트선(BLL)(비트선(BLR))은 트랜지스터(MW1a)의 제 1 단자 및 트랜지스터(MW1b)의 제 1 단자의 양쪽에 전기적으로 접속된다.
트랜지스터(MW1)는 용량 소자(CS1)의 충방전을 제어하는 기능을 갖는다. 용량 소자(CS1)의 제 2 단자는 단자(B2)에 전기적으로 접속된다. 단자(B2)에는 정전위(예를 들어 저전원 전위)가 인가된다.
상기 실시형태 중 어느 것에서 설명한 반도체 장치를 메모리 셀(1445a 및 1445b)의 각각에 사용하는 경우, 트랜지스터(200a 및 200b)를 각각 트랜지스터(MW1a 및 MW1b)로서 사용하고, 용량 소자(100a 및 100b)를 각각 용량 소자(CS1a 및 CS1b)로서 사용할 수 있다. 이 경우, 상면시에서 하나의 트랜지스터와 하나의 용량 소자로 이루어지는 각 세트가 차지하는 면적이 축소될 수 있기 때문에, 본 실시형태에 따른 기억 장치를 고집적화할 수 있다. 이 결과, 본 실시형태에 따른 기억 장치의 단위 면적당 기억 용량을 증가시킬 수 있다.
트랜지스터(MW1)는 보텀 게이트를 포함하고, 보텀 게이트는 단자(B1)에 전기적으로 접속된다. 이로써, 단자(B1)에 인가되는 전위에 의하여 트랜지스터(MW1)의 V th를 변경할 수 있다. 예를 들어 고정 전위(예를 들어 음의 정전위)가 단자(B1)에 인가되어도 좋고, 또는 DOSRAM(1400)의 동작에 응하여 단자(B1)에 인가되는 전위를 변화시켜도 좋다.
트랜지스터(MW1)의 보텀 게이트를 트랜지스터(MW1)의 게이트, 소스, 또는 드레인에 전기적으로 접속하여도 좋다. 트랜지스터(MW1)는 보텀 게이트를 포함하지 않아도 된다.
센스 앰프 어레이(1423)는 N개의 로컬 센스 앰프 어레이(1426<0> 내지 1426<N-1>)를 포함한다. 로컬 센스 앰프 어레이(1426)는 하나의 스위치 어레이(1444) 및 복수의 센스 앰프(1446)를 각각 포함한다. 비트선쌍에는 각 센스 앰프(1446)가 전기적으로 접속된다. 센스 앰프(1446)는 대응하는 비트선쌍을 프리차지하는 기능, 비트선쌍의 전위차를 증폭시키는 기능, 및 이 전위차를 유지하는 기능을 각각 갖는다. 스위치 어레이(1444)는 비트선쌍을 선택하고, 선택한 비트선쌍과 글로벌 비트선쌍을 서로 전기적으로 접속하는 기능을 갖는다.
여기서는 센스 앰프에 의하여 동시에 비교되는 2개의 비트선을 통틀어 비트선쌍이라고 하고, 글로벌 센스 앰프에 의하여 동시에 비교되는 2개의 글로벌 비트선을 통틀어 글로벌 비트선쌍이라고 한다. 비트선쌍을 한 쌍의 비트선이라고 하고, 글로벌 비트선쌍을 한 쌍의 글로벌 비트선이라고 할 수 있다. 여기서는 비트선(BLL)과 비트선(BLR)이 하나의 비트선쌍을 형성하고, 글로벌 비트선(GBLL)과 글로벌 비트선(GBLR)이 하나의 글로벌 비트선쌍을 형성한다. 이하의 설명에서는 "비트선쌍(BLL, BLR)" 및 "글로벌 비트선쌍(GBLL, GBLR)"이라는 표현도 사용한다.
(컨트롤러(1405))
컨트롤러(1405)는 DOSRAM(1400)의 동작 전반을 제어하는 기능을 갖는다. 컨트롤러(1405)는 외부로부터 입력되는 명령 신호를 논리 연산하여 동작 모드를 결정하는 기능, 결정한 동작 모드가 실행되도록 행 회로(1410) 및 열 회로(1415)의 제어 신호를 생성하는 기능, 외부로부터 입력되는 어드레스 신호를 유지하는 기능, 및 내부 어드레스 신호를 생성하는 기능을 갖는다.
(행 회로(1410))
행 회로(1410)는 MC-SA 어레이(1420)를 구동시키는 기능을 갖는다. 디코더(1411)는 어드레스 신호를 디코딩하는 기능을 갖는다. 워드선 드라이버 회로(1412)는 액세스되는 행의 워드선(WL)을 선택하는 선택 신호를 생성한다.
열 실렉터(1413) 및 센스 앰프 드라이버 회로(1414)는 센스 앰프 어레이(1423)를 구동시키기 위한 회로이다. 열 실렉터(1413)는 액세스되는 열의 비트선을 선택하기 위한 선택 신호를 생성하는 기능을 갖는다. 열 실렉터(1413)로부터의 선택 신호에 의하여 각 로컬 센스 앰프 어레이(1426)의 스위치 어레이(1444)가 제어된다. 센스 앰프 드라이버 회로(1414)로부터의 제어 신호에 의하여 복수의 로컬 센스 앰프 어레이(1426)의 각각이 독립적으로 구동된다.
(열 회로(1415))
열 회로(1415)는 데이터 신호(WDA[31:0])의 입력을 제어하는 기능 및 데이터 신호(RDA[31:0])의 출력을 제어하는 기능을 갖는다. 데이터 신호(WDA[31:0])는 기록 데이터 신호이고, 데이터 신호(RDA[31:0])는 판독 데이터 신호이다.
글로벌 센스 앰프(1447)의 각각은 글로벌 비트선쌍(GBLL, GBLR)에 전기적으로 접속된다. 글로벌 센스 앰프(1447)는 글로벌 비트선쌍(GBLL, GBLR)의 전위차를 증폭시키는 기능, 및 이 전위차를 유지하는 기능을 각각 갖는다. 데이터는 입출력 회로(1417)에 의하여, 글로벌 비트선쌍(GBLL, GBLR)에 기록되고 글로벌 비트선쌍(GBLL, GBLR)으로부터 판독된다.
DOSRAM(1400)의 기록 동작에 대하여 간단하게 설명한다. 입출력 회로(1417)에 의하여 데이터가 글로벌 비트선쌍에 기록된다. 글로벌 비트선쌍의 데이터는 글로벌 센스 앰프 어레이(1416)에 의하여 유지된다. 어드레스 신호에 의하여 지정되는 로컬 센스 앰프 어레이(1426)의 스위치 어레이(1444)에 의하여, 글로벌 비트선쌍의 데이터는, 데이터가 기록되는 열의 비트선쌍에 기록된다. 로컬 센스 앰프 어레이(1426)는 기록된 데이터를 증폭시킨 후, 그 증폭시킨 데이터를 유지한다. 지정된 로컬 메모리 셀 어레이(1425)에서는, 행 회로(1410)에 의하여 데이터가 기록되는 행의 워드선(WL)이 선택되고, 선택된 행의 메모리 셀(1445)에 로컬 센스 앰프 어레이(1426)에서 유지되는 데이터가 기록된다.
DOSRAM(1400)의 판독 동작에 대하여 간단하게 설명한다. 어드레스 신호에 의하여 로컬 메모리 셀 어레이(1425)의 1행이 지정된다. 지정된 로컬 메모리 셀 어레이(1425)에서는, 데이터가 판독되는 행의 워드선(WL)이 선택되고, 메모리 셀(1445)의 데이터가 비트선에 기록된다. 로컬 센스 앰프 어레이(1426)는 각 열의 비트선쌍의 전위차를 데이터로서 검출하고 이 데이터를 유지한다. 스위치 어레이(1444)는 어드레스 신호에 의하여 지정되는 열의 데이터를 글로벌 비트선쌍에 기록하는데, 이 데이터는 로컬 센스 앰프 어레이(1426)에서 유지되는 데이터로부터 선택된다. 글로벌 센스 앰프 어레이(1416)는 글로벌 비트선쌍의 데이터를 특정하고 유지한다. 글로벌 센스 앰프 어레이(1416)에서 유지되는 데이터는 입출력 회로(1417)에 출력된다. 이로써, 판독 동작이 완료된다.
용량 소자(CS1)의 충방전에 의하여 데이터를 재기록하기 때문에, 이론상 DOSRAM(1400)의 재기록 동작의 횟수에 제한은 없고, 낮은 에너지로 DOSRAM에 데이터를 기록하고, DOSRAM으로부터 데이터를 판독할 수 있다. 메모리 셀(1445)의 회로 구성이 단순하기 때문에 메모리 용량을 증가시킨다.
트랜지스터(MW1)는 OS 트랜지스터이다. OS 트랜지스터는 오프 상태 전류가 매우 낮기 때문에 용량 소자(CS1)로부터의 전하 누설을 억제할 수 있다. 따라서, DOSRAM(1400)의 유지 시간은 DRAM보다 매우 길다. 이로써, 리프레시의 빈도를 감소시킬 수 있어 리프레시 동작에 필요한 전력을 저감할 수 있다. 그러므로, DOSRAM(1400)은 대량의 데이터를 높은 빈도로 재기록할 수 있는 기억 장치, 예를 들어 화상 처리에 사용되는 프레임 메모리에 사용하는 데 적합하다.
MC-SA 어레이(1420)는 적층 구조를 갖기 때문에, 비트선을 로컬 센스 앰프 어레이(1426)의 길이와 비슷한 길이로 짧게 할 수 있다. 더 짧은 비트선으로 함으로써 비트선 용량이 작아지므로, 메모리 셀(1445)의 유지 용량을 저감할 수 있다. 또한, 로컬 센스 앰프 어레이(1426)에 스위치 어레이(1444)를 제공함으로써, 긴 비트선의 개수를 줄일 수 있다. 상술한 이유로 DOSRAM(1400)에 액세스하는 동안에 구동되는 부하가 저감되므로, 소비전력을 저감할 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 임의의 것에서 설명하는 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는 도 35를 참조하여, 상술한 실시형태 중 어느 것의 반도체 장치가 사용된 AI 시스템에 대하여 설명한다.
도 35는 AI 시스템(4041)의 구조예를 도시한 블록도이다. AI 시스템(4041)은 연산부(4010), 제어부(4020), 및 입출력부(4030)를 포함한다.
연산부(4010)는 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(field programmable gate array)(4014)를 포함한다. DOSRAM(4012) 및 NOSRAM(4013)으로서 각각, 상술한 실시형태에서 설명한 DOSRAM(1400) 및 NOSRAM(1600)을 사용할 수 있다. FPGA(4014)에서는, 컨피규레이션 메모리 및 레지스터에 OS 메모리를 사용한다. 여기서는, 이러한 FPGA를 "OS-FPGA"라고 한다.
제어부(4020)는 CPU(central processing unit)(4021), GPU(graphics processing unit)(4022), PLL(phase locked loop)(4023), SRAM(static random access memory)(4024), PROM(programmable read only memory)(4025), 메모리 컨트롤러(4026), 전원 회로(4027), 및 PMU(power management unit)(4028)를 포함한다.
입출력부(4030)는 외부 기억 제어 회로(4031), 음성 코덱(4032), 영상 코덱(4033), 범용 입출력 모듈(4034), 및 통신 모듈(4035)을 포함한다.
연산부(4010)는 신경망(neural network) 학습 또는 신경망 추론을 수행할 수 있다.
아날로그 연산 회로(4011)는 아날로그/디지털(A/D) 변환 회로, 디지털/아날로그(D/A) 변환 회로, 및 적화 연산(product-sum operation) 회로를 포함한다.
아날로그 연산 회로(4011)는 OS 트랜지스터를 사용하여 형성되는 것이 바람직하다. OS 트랜지스터를 사용하여 형성된 아날로그 연산 회로(4011)는 아날로그 메모리를 포함하고, 학습 및 추론에 필요한 적화 연산을 저소비전력으로 실행할 수 있다.
DOSRAM(4012)은 CPU(4021)로부터 전송되는 디지털 데이터를 일시적으로 저장하는, OS 트랜지스터를 포함하는 DRAM이다. DOSRAM(4012)은 OS 트랜지스터를 포함하는 메모리 셀, 및 Si 트랜지스터를 포함하는 판독 회로부를 포함한다. 상기 메모리 셀 및 상기 판독 회로부는 적층된 상이한 층에 제공될 수 있기 때문에, DOSRAM(4012)의 전체 회로 면적을 축소시킬 수 있다.
신경망을 사용한 계산에서는 입력 데이터의 수가 1000을 넘는 경우가 있다. 상기 입력 데이터를 SRAM에 저장하는 경우, SRAM은 회로 면적에 제한이 있고 기억 용량이 작기 때문에, 상기 입력 데이터를 잘게 나누어서 저장하여야 한다. DOSRAM의 메모리 셀은 제한된 회로 면적에서도 고집적화할 수 있기 때문에, DOSRAM(4012)은 SRAM보다 기억 용량이 크다. 그러므로, DOSRAM(4012)은 상기 입력 데이터를 효율적으로 저장할 수 있다.
NOSRAM(4013)은 OS 트랜지스터를 포함하는 비휘발성 메모리이다. NOSRAM(4013)은 플래시 메모리, ReRAM(resistive random access memory), 및 MRAM(magnetoresistive random access memory) 등 다른 비휘발성 메모리보다 데이터 기록 시의 소비전력이 낮다. 또한, 데이터 기록에 의하여 열화되는 플래시 메모리 및 ReRAM과는 달리, NOSRAM은 데이터 기록의 횟수에 제한이 없다.
또한, NOSRAM(4013)은 1비트의 바이너리 데이터에 더하여, 2비트 이상의 멀티레벨 데이터를 저장할 수 있다. NOSRAM(4013)에서 멀티레벨 데이터를 저장함으로써, 비트당 메모리 셀 면적이 축소된다.
NOSRAM(4013)은 디지털 데이터에 더하여 아날로그 데이터를 저장할 수 있기 때문에, 아날로그 연산 회로(4011)는 NOSRAM(4013)을 아날로그 메모리로서 사용할 수 있다. NOSRAM(4013)은 아날로그 데이터를 그대로 저장할 수 있기 때문에, D/A 변환 회로 및 A/D 변환 회로가 필요하지 않다. 그러므로, NOSRAM(4013)의 주변 회로의 면적을 축소시킬 수 있다. 본 명세서에서 아날로그 데이터란, 3비트(8레벨) 이상의 분해능을 갖는 데이터를 말한다. 상술한 멀티레벨 데이터는 아날로그 데이터에 포함되는 경우가 있다.
신경망 계산에서 사용되는 데이터 및 파라미터는 일단 NOSRAM(4013)에 저장될 수 있다. 상기 데이터 및 파라미터는 CPU(4021)를 통하여 AI 시스템(4041) 외부에 제공된 메모리에 저장되어도 좋다. 그러나, AI 시스템(4041) 내부에 제공된 NOSRAM(4013)은 상기 데이터 및 파라미터를 더 빨리 더 낮은 소비전력으로 저장할 수 있다. 또한, NOSRAM(4013)은 DOSRAM(4012)보다 비트선을 길게 할 수 있으므로, 기억 용량을 증가시킬 수 있다.
FPGA(4014)는 OS 트랜지스터를 포함하는 FPGA이다. AI 시스템(4041)은 FPGA(4014)를 포함함으로써, 하드웨어에 의하여 후술하는 DNN(deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), 오토인코더(autoencoder), DBM(deep Boltzmann machine), 또는 DBN(deep belief network) 등의 신경망의 접속을 구축할 수 있다. 하드웨어에 의한 상기 신경망의 접속에 의하여 더 고속으로 실행할 수 있다.
FPGA(4014)는 OS 트랜지스터를 포함한 FPGA이다. OS-FPGA는 SRAM을 사용하여 형성되는 FPGA보다 메모리 면적을 작게 할 수 있다. 그러므로, 컨텍스트 전환 기능을 추가하여도 면적의 증가가 적다. 또한, OS-FPGA는 부스팅을 이용함으로써 데이터 및 파라미터를 고속으로 전송할 수 있다.
AI 시스템(4041)에서는, 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 하나의 다이(칩) 상에 제공할 수 있다. 그러므로, AI 시스템(4041)은 저소비전력으로 고속으로 신경망 계산을 실행할 수 있다. 아날로그 연산 회로(4011), DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)는 같은 제작 공정으로 제작할 수 있다. 이에 의하여 AI 시스템(4041)을 저렴하게 제작할 수 있다.
또한, 연산부(4010)는 DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014)를 반드시 모두 포함할 필요는 없다. AI 시스템(4041)에서 해결하려는 과제에 따라, DOSRAM(4012), NOSRAM(4013), 및 FPGA(4014) 중에서 하나 이상의 메모리를 선택한다.
AI 시스템(4041)은 해결하려는 과제에 따라, DNN(deep neural network), CNN(convolutional neural network), RNN(recurrent neural network), 오토인코더, DBM(deep Boltzmann machine), 또는 DBN(deep belief network) 등의 방법을 실시할 수 있다. PROM(4025)은 이 방법들 중 적어도 하나를 실시하기 위한 프로그램을 저장할 수 있다. 상기 프로그램의 일부 또는 모두를 NOSRAM(4013)에 저장하여도 좋다.
라이브러리로서 사용되는 기존의 프로그램의 대부분은 GPU에 의하여 처리되는 프로그램이라는 것을 전제로 하여 설계되어 있다. 그러므로, AI 시스템(4041)은 GPU(4022)를 포함하는 것이 바람직하다. AI 시스템(4041)은, 학습 및 추론에 사용되는 모든 적화 연산 중에서 보틀넥이 되는 적화 연산을 연산부(4010)에서 실행하고, 그 이외의 적화 연산을 GPU(4022)에서 실행할 수 있다. 이러한 식으로, 학습 및 추론을 고속으로 수행할 수 있다.
전원 회로(4027)는 논리 회로용 저전원 전위뿐만 아니라, 아날로그 연산을 위한 전위도 생성한다. 전원 회로(4027)는 OS 메모리를 포함하여도 좋다. 이 경우, 기준 전위를 OS 메모리에 저장함으로써, 전원 회로(4027)의 소비전력을 저감할 수 있다.
PMU(4028)는 AI 시스템(4041)에 대한 전력 공급을 일시적으로 정지시킨다.
CPU(4021) 및 GPU(4022)의 각각에서 레지스터로서 OS 메모리를 포함하는 것이 바람직하다. CPU(4021) 및 GPU(4022)의 각각은 OS 메모리를 포함함으로써, 전력 공급이 정지되어도 OS 메모리에 데이터(논리값)를 유지할 수 있다. 이 결과, AI 시스템(4041)은 전력을 절약할 수 있다.
PLL(4023)은 클럭을 생성한다. AI 시스템(4041)은 PLL(4023)에 의하여 생성된 클럭에 기초하여 동작을 수행한다. PLL(4023)은 OS 메모리를 포함하는 것이 바람직하다. PLL(4023)에 OS 메모리가 포함되면, 클럭 발진 주파수를 제어하는 아날로그 전위를 유지할 수 있다.
AI 시스템(4041)은 DRAM 등의 외부 메모리에 데이터를 저장하여도 좋다. 그러므로, AI 시스템(4041)은 외부 DRAM과의 인터페이스로서 기능하는 메모리 컨트롤러(4026)를 포함하는 것이 바람직하다. 또한, 메모리 컨트롤러(4026)는 CPU(4021) 또는 GPU(4022) 가까이에 제공되는 것이 바람직하다. 이로써, 빠른 데이터 전송을 실현할 수 있다.
제어부(4020)에 도시된 일부 또는 모든 회로는 연산부(4010)와 같은 다이 상에 형성할 수 있다. 그러므로, AI 시스템(4041)은 저소비전력으로 고속으로 신경망 계산을 실행할 수 있다.
신경망 계산에 사용되는 데이터는 HDD(hard disk drive) 또는 SSD(solid state drive) 등 외부 기억 장치에 저장되는 경우가 많다. 그러므로, AI 시스템(4041)은 외부 기억 장치와의 인터페이스로서 기능하는 외부 기억 제어 회로(4031)를 포함하는 것이 바람직하다.
음성 및 영상은, 신경망을 사용한 학습 및 추론의 대상이 되는 경우가 많기 때문에, AI 시스템(4041)은 음성 코덱(4032) 및 영상 코덱(4033)을 포함한다. 음성 코덱(4032)은 음성 데이터를 인코드 및 디코드하고, 영상 코덱(4033)은 영상 데이터를 인코드 및 디코드한다.
AI 시스템(4041)은 외부 센서로부터 얻어진 데이터를 사용하여 학습을 수행하거나 추론을 할 수 있다. 그러므로, AI 시스템(4041)은 범용 입출력 모듈(4034)을 포함한다. 범용 입출력 모듈(4034)은 예를 들어, USB(universal serial bus) 또는 I2C(inter-integrated circuit) 등을 포함한다.
AI 시스템(4041)은 인터넷을 경유하여 얻어지는 데이터를 사용하여 학습을 수행하거나 추론을 할 수 있다. 그러므로, AI 시스템(4041)은 통신 모듈(4035)을 포함하는 것이 바람직하다.
아날로그 연산 회로(4011)는 멀티레벨 플래시 메모리를 아날로그 메모리로서 포함하여도 좋다. 그러나, 플래시 메모리는 재기록 횟수에 제한이 있다. 또한, 멀티레벨 플래시 메모리는 임베디드하기 매우 어렵고, 바꿔 말하면 연산 회로와 메모리를 같은 다이 상에 형성하는 것이 어렵다.
또는, 아날로그 연산 회로(4011)는 ReRAM을 아날로그 메모리로서 포함하여도 좋다. 그러나, ReRAM은 재기록 횟수에 제한이 있고, 기억 정확도에서도 문제가 있다. 또한, ReRAM은 2단자 소자이기 때문에, 데이터 기록과 데이터 판독을 분리하기 위하여 복잡한 회로 설계가 필요하다.
또는, 아날로그 연산 회로(4011)는 MRAM을 아날로그 메모리로서 포함하여도 좋다. 그러나, MRAM은 자기 저항 비율(magnetoresistive ratio)이 낮기 때문에 기억 정확도에서 문제가 있다.
상술한 것을 고려할 때, 아날로그 연산 회로(4011)에서 OS 메모리를 아날로그 메모리로서 사용하는 것이 바람직하다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 임의의 것에서 설명하는 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 7)
<AI 시스템의 응용예>
본 실시형태에서는 위의 실시형태에서 설명한 AI 시스템의 응용예에 대하여 도 36의 (A) 및 (B)를 참조하여 설명한다.
도 36의 (A)는, 도 35를 참조하여 설명한 AI 시스템(4041)을 병렬로 배치하여, 신호가 버스 라인을 통하여 시스템들 사이에서 전송될 수 있는 AI 시스템(4041A)을 도시한 것이다.
도 36의 (A)에 도시된 AI 시스템(4041A)은 AI 시스템(4041_1 내지 4041_n)(n은 자연수)을 포함한다. AI 시스템(4041_1 내지 4041_n)은 버스 라인(4098)을 통하여 서로 접속되어 있다.
도 36의 (B)는, 도 35를 사용하여 설명한 AI 시스템(4041)을 도 36의 (A)와 마찬가지로 병렬로 배치하여, 신호가 네트워크를 통하여 시스템들 사이에서 전송될 수 있는 AI 시스템(4041B)을 도시한 것이다.
도 36의 (B)에 도시된 AI 시스템(4041B)은 AI 시스템(4041_1 내지 4041_n)을 포함한다. AI 시스템(4041_1 내지 4041_n)은 네트워크(4099)를 통하여 서로 접속되어 있다.
AI 시스템(4041_1 내지 4041_n)의 각각에 통신 모듈이 제공되고, 이러한 구성은 네트워크(4099)를 통한, 무선 또는 유선 통신을 가능하게 한다. 통신 모듈은 안테나를 통하여 통신할 수 있다. 통신은 예를 들어 인터넷(World Wide Web(WWW)의 기반), 인트라넷(intranet), 엑스트라넷(extranet), PAN(personal area network), LAN(local area network), CAN(campus area network), MAN(metropolitan area network), WAN(wide area network), 또는 GAN(global area network) 등의 컴퓨터 네트워크에 전자 기기를 접속하면 수행될 수 있다. 무선 통신을 수행하는 경우 통신 프로토콜 또는 통신 기술로서, LTE(Long-Term Evolution), GSM(Global System for Mobile Communication: 등록 상표), EDGE(Enhanced Data Rates for GSM Evolution), CDMA2000(Code Division Multiple Access 2000), 또는 W-CDMA(등록 상표) 등의 통신 규격, 또는 Wi-Fi(등록 상표), Bluetooth(등록 상표), 또는 ZigBee(등록 상표) 등 IEEE에 준거하여 개발된 통신 규격을 사용할 수 있다.
도 36의 (A) 또는 (B)에 도시된 구성으로 함으로써, 외부 센서 등에 의하여 얻어진 아날로그 신호들을 상이한 AI 시스템으로 처리할 수 있다. 예를 들어, 뇌파 센서, 맥파 센서, 혈압 센서, 및 온도 센서 등의 각종 센서에 의하여 얻어진 뇌파, 맥박, 혈압, 및 체온 등의 생체 정보를 포함하는 아날로그 신호들을 상이한 AI 시스템으로 처리할 수 있다. AI 시스템의 각각이 신호의 처리 또는 학습을 수행하므로, 각 AI 시스템으로 처리되는 정보량을 줄일 수 있다. 따라서, 신호의 처리 또는 학습에 요구되는 연산 처리량이 적어진다. 이 결과, 인식의 정확도를 높일 수 있다. 각 AI 시스템에 의하여 얻어진 데이터를 사용함으로써, 불규칙하게 변화되는 생체 정보를 즉시 총괄적으로 파악할 수 있을 것이다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 임의의 것에서 설명하는 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 8)
본 실시형태는 상기 실시형태에서 설명한 AI 시스템이 포함된 IC의 예를 제시한다.
상기 실시형태에서 설명한 AI 시스템에서는, Si 트랜지스터를 포함하는 디지털 처리 회로(예를 들어 CPU), OS 트랜지스터를 포함하는 아날로그 연산 회로, OS-FPGA, 및 OS 메모리(예를 들어 DOSRAM 또는 NOSRAM)를 하나의 다이에 집적할 수 있다.
도 37은 AI 시스템을 포함한 IC의 예를 도시한 것이다. 도 37에 도시된 AI 시스템 IC(7000)는 리드(7001) 및 회로부(7003)를 포함한다. AI 시스템 IC(7000)는 예를 들어 인쇄 회로 기판(7002)에 실장된다. 이러한 복수의 IC 칩이 조합되고, 인쇄 회로 기판(7002) 상에서 서로 전기적으로 접속됨으로써, 전자 부품이 실장된 회로 기판(회로 기판(7004))이 형성된다. 회로부(7003)에서는, 위의 실시형태에서 설명한 회로들이 하나의 다이 상에 제공된다. 회로부(7003)는 상기 실시형태에서 설명한 바와 같이 적층 구조를 갖고, Si 트랜지스터층(7031), 배선층(7032), 및 OS 트랜지스터층(7033)으로 대별된다. OS 트랜지스터층(7033)을 Si 트랜지스터층(7031) 위에 적층할 수 있으므로, AI 시스템 IC(7000)의 크기를 쉽게 축소시킬 수 있다.
도 37에서는 AI 시스템 IC(7000)의 패키지로서 QFP(Quad Flat Package)를 사용하였지만, 패키지는 이에 한정되지 않는다.
디지털 처리 회로(예를 들어 CPU), OS 트랜지스터를 포함하는 아날로그 연산 회로, OS-FPGA, 및 OS 메모리(예를 들어 DOSRAM 또는 NOSRAM)는 모두, Si 트랜지스터층(7031), 배선층(7032), 및 OS 트랜지스터층(7033)에 형성될 수 있다. 바꿔 말하면, 상기 AI 시스템에 포함되는 소자들은 같은 제작 공정으로 형성될 수 있다. 그러므로, 본 실시형태에서 설명한 IC의 제작 공정의 단계 수는, 소자의 수가 증가되더라도 증가시킬 필요가 없기 때문에, 상기 AI 시스템을 저렴하게 IC에 포함시킬 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 임의의 것에서 설명하는 구조와 적절히 조합하여 사용할 수 있다.
(실시형태 9)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용할 수 있다. 도 38의 (A) 및 (B), 그리고 도 39의 (A) 내지 (F)는 본 발명의 일 형태에 따른 반도체 장치를 각각 포함한 전자 기기의 구체적인 예를 도시한 것이다.
도 38의 (A)에 도시된 로봇(2000)은 연산 장치(2001), 센서(2002), 라이트(2003), 리프트(2004), 구동부(2005), 및 이동 기구(2011)를 포함하고, 이동하면서 정지 화상 및 동영상을 찍을 수 있다. 이러한 로봇은 보안 시스템 또는 감시 시스템에 사용할 수 있다.
로봇(2000)은 통신 수단(2006), 스피커(2007), 마이크로폰(2008), 표시부(2009), 및 발광부(2010) 등을 더 포함하여도 좋다.
연산 장치(2001)에는 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 연산 장치(2001)에는 본 발명의 일 형태에 따른 AI 시스템이 포함된 IC를 사용할 수 있다. 센서(2002)는 로봇(2000) 주위를 촬상하는 카메라로서 기능한다. 라이트(2003)는 센서(2002)에 의하여 로봇(2000) 주위를 촬상할 때 사용할 수 있다. 센서(2002)에 의하여 정지 화상을 찍는 경우에는, 라이트(2003)는 플래시라이트로서 기능하는 것이 바람직하다. 센서(2002)는 리프트(2004)에 의하여 로봇 본체와 접속되어 있다. 센서(2002)의 높이는 리프트(2004)에 의하여 조정할 수 있다. 리프트(2004)는 신축자재한 것이 바람직하다. 또는, 리프트(2004)는 복수의 붐(boom)으로 구성된 접을 수 있는 리프트이어도 좋다. 구동부(2005), 및 구동부(2005)에 접속된 이동 기구(2011)를 포함한 로봇(2000)을 사용하면, 센서(2002)의 촬상 범위, 즉 감시 범위가 확장되기 때문에 바람직하다.
통신 수단(2006)은 센서(2002)에 의하여 찍은 데이터를 관리자 또는 관리자가 소유하는 서버에 전송할 수 있다. 또한, 센서(2002)에 의하여 찍은 영상을 연산 장치(2001)가 해석한 후, 범죄, 사고, 또는 화재 등의 비상 사태가 발생하고 있다고 판단된 경우에는, 통신 수단(2006)이 보안 회사, 경찰서, 소방서, 의료 기관, 혹은 토지 또는 건물의 소유자에게 알릴 수 있다. 스피커(2007)는 범인에 대한 경고, 부상자 또는 응급 환자에 대한 말 걸기, 및 피난 유도 등의 정보를 로봇 주위에 전송할 수 있다. 마이크로폰(2008)은 로봇(2000) 주위의 음성을 취득하는 데 사용할 수 있다. 통신 수단(2006)과 스피커(2007)를 사용하면, 로봇(2000)은 전화기로서 기능할 수 있다. 로봇(2000) 주위에 있는 사람은 관리자 또는 특정 개인과 대화를 할 수 있다. 표시부(2009)는 특정 데이터를 표시할 수 있다. 비상 시에는, 재해 정보 및 피난 경로를 표시할 수 있다. 통신 수단(2006), 스피커(2007), 및 마이크로폰(2008)을 사용함으로써, 로봇(2000)은 영상 전화기로서 기능할 수 있다. 로봇(2000) 주위에 있는 사람은 관리자 또는 임의의 사람과 표시부(2009)를 보면서 대화를 할 수 있다.
발광부(2010)는 광을 방출하거나 문자를 표시하여 로봇(2000)의 이동 방향 및 정지 상태를 나타낸다. 또한, 비상 사태도 나타내어도 좋다.
도 38의 (B)는 로봇(2000)의 구성을 도시한 블록도이다. 연산 장치(2001)는 센서(2002)에 의하여 얻어진 영상 등의 데이터로부터 라이트(2003)의 온 또는 오프 및 밝기를 조정한다. 또한, 리프트(2004)의 높이를 조정하거나 구동부(2005)를 제어함으로써 로봇(2000) 및 센서(2002)의 위치를 맞춘다. 구동부(2005)의 작동 상태를 발광부(2010)를 사용하여 나타낼 수 있다. 통신 수단(2006)에 의하여, 센서(2002) 및 마이크로폰(2008)으로부터 얻어진 로봇(2000) 주위의 정보를 관리자 또는 관리자가 소유하는 서버에 전송할 수 있다. 연산 장치(2001) 또는 관리자의 판단에 따라, 스피커(2007) 및 표시부(2009)를 사용하여 로봇(2000) 주위에 정보를 전송할 수 있다.
주위가 어두워도 촬상할 수 있는 센서를 센서(2002)로서 사용하는 경우에는, 라이트(2003)를 반드시 제공할 필요는 없다. 이러한 센서로서는, 수광부에 셀레늄(Se)을 포함한 이미지 센서를 사용할 수 있다.
로봇(2000)은 상업 시설, 및 사무소의 경비에 사용할 수 있다. 센서(2002) 및 마이크로폰(2008)으로부터 얻어진 데이터는 연산 장치(2001) 또는 서버에 저장된다. 저장된 데이터는 AI 시스템에 의하여 해석되어, 물품의 분실 또는 파손, 의심스러운 사람의 침입, 또는 화재 등의 재해와 같은 이상 사태의 유무를 확인한다. 데이터 해석에는 심층 학습을 사용하여도 좋다. 이상 사태가 있는 경우, 로봇(2000)은 관리자에게 알리고 주위에 정보를 전달하고, 주위의 상황을 기록한다.
로봇(2000)은 농작물의 재배 상태를 감시하는 데 사용하여도 좋다. 논 또는 밭에 배치된 로봇(2000)은, 센서(2002)에 의하여 잎 또는 열매의 형상, 크기, 또는 색깔을 감시하여 농작물이 손상되지 않았는지, 또는 농작물이 해충에 의하여 손상되지 않았는지 여부를 확인한다. 로봇(2000)에는 이동 기구(2011)가 제공되어 있기 때문에, 넓은 범위에서 농작물의 재배 상태를 감시할 수 있다. 또한, 로봇(2000)에는 리프트(2004)가 제공되어 있기 때문에, 농작물의 종류 및 재배 상태에 상관없이 임의의 높이에 있는 잎 및 열매를 감시할 수 있다. 감시 결과는 통신 수단(2006)을 사용하여 재배자에게 전송되고, 재배자는 농작물에 필요한 비료 및 농약의 종류, 양, 및 살포의 시기를 결정할 수 있다. 또는, 연산 장치(2001)를 사용하여 감시 결과를 AI 시스템에 의하여 해석하고, 농작물에 필요한 비료 및 농약의 종류, 양, 및 살포의 시기를 결정하고 재배자에게 알려도 좋다. 감시 결과의 해석에는 심층 학습을 사용하여도 좋다.
도 39의 (A)는 로봇(3001)을 사용한 분류 시스템(3000)을 도시한 것이다. 로봇(3001)은 연산 장치(3002), 붐(3003), 및 암(arm)(3004)을 포함한다. 로봇(3001)은 유선 또는 무선 통신 수단(3011)을 더 포함하여도 좋다. 또한, 분류 시스템(3000)은 센서(3009)를 포함한 하우징(3008)을 포함한다. 하우징(3008)은 통신 수단(3010)을 포함한다. 하우징(3008)은 분류 시스템(3000) 또는 분류 작업 공간의 천장, 벽, 또는 들보(도시하지 않았음)에 제공된다. 하우징(3008)은 로봇(3001)에 제공되어도 좋다. 예를 들어, 하우징(3008)은 붐(3003) 또는 암(3004)에 제공되어도 좋다. 하우징(3008)을 로봇(3001)에 제공하는 경우, 센서(3009)에 의하여 얻어진 데이터는 통신 수단(3010) 또는 통신 수단(3011)을 경유하지 않고 연산 장치(3002)에 전송되고 처리되어도 좋다.
붐(3003)은 가동식이므로, 암(3004)을 원하는 위치에 배치할 수 있다. 암(3004)은 신축자재하여도 좋다. 원하는 물건(3007) 위에 배치된 암(3004)을, 펴서 원하는 물건(3007)을 잡고, 접은 후, 붐(3003)에 의하여 이동시켜도 좋다.
분류 시스템(3000)은 용기(3005) 내의 물건(3007)을 용기(3006)로 옮길 수 있다. 용기(3005) 및 용기(3006)는 같은 형상을 가져도 좋고 다른 형상을 가져도 좋다. 또한, 하나의 용기(3005)에 넣은 복수의 물건(3007)을 복수의 용기(3006)로 나누어 옮겨도 좋다.
용기(3005) 및 용기(3006)로서는, 컨테이너, 판지 상자, 상품 포장용 상자, 케이스, 필름, 봉지, 식품 저장용 쟁반, 또는 도시락 상자 등을 사용한다. 또한, 용기(3005) 및 용기(3006) 중 적어도 한쪽은 냄비 또는 프라이팬 등의 조리 기구이어도 좋다.
연산 장치(3002)에는 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있다. 연산 장치(3002)에는 본 발명의 일 형태에 따른 AI 시스템이 포함된 IC를 사용할 수 있다.
센서(3009)는 용기(3005)의 위치 또는 개수, 용기(3006)의 위치 또는 개수, 용기(3005) 내의 상태, 및 용기(3005) 내의 물건(3007)의 상태를 수신하고, 통신 수단(3010)을 사용하여 이 데이터를 연산 장치(3002)에 전송한다. 데이터의 전송은 유선 또는 무선으로 수행된다. 또는, 데이터는 통신 수단(3010) 없이 유선으로 전송되어도 좋다. 연산 장치(3002)는 전송된 데이터를 해석한다. 여기서, 물건(3007)의 상태는 물건(3007)의 형상 또는 개수, 혹은 물건들(3007) 간의 중첩 등을 가리킨다. 연산 장치(3002)는 센서(3009)로부터의 정보에 기초하여 해석을 수행하고 물건(3007)의 자세한 정보를 얻는다. 연산 장치(3002), 또는 로봇(3001)과 통신할 수 있는 서버에 저장된 데이터와 비교함으로써, 물건(3007)의 3차원 형상 및 단단함(또는 부드러움)을 구한다. 물건(3007)의 3차원 형상 및 단단함(또는 부드러움)에 따라 암(3004)의 형상을 바꿀 수 있다. 또한, 물건(3007)의 형상 또는 크기에 따라, 용기(3006) 내의 위치를 바꾸거나 복수의 용기(3006)를 제공하여, 물건(3007)을 분류하여도 좋다.
물건(3007)의 자세한 데이터를 얻기 위해서는, AI 시스템을 사용한 해석을 이용할 수 있다. 데이터를 해석하는 데 심층 학습을 사용하여도 좋다.
도 39의 (B)는 한 쌍의 판(plate)(3021)이 수평 방향으로 이동하여 물건(3007)을 집을 수 있는 암을 도시한 것이다. 한 쌍의 판(3021)이 중심을 향하여 수평으로 이동함으로써, 물건(3007)을 집을 수 있다. 이러한 암은 물건(3007)을 면으로 잡을 수 있어, 입방체 또는 직방체 등 기둥 형상을 갖는 물건(3007)을 집는 데 적합하다. 도 39의 (C)는 복수의 바(3022)가 수평 방향으로 이동하여 물건(3007)을 집을 수 있는 암을 도시한 것이다. 복수의 바(3022)가 중심을 향하여 수평으로 이동함으로써, 물건(3007)을 집을 수 있다. 이러한 암은 물건(3007)을 점으로 집을 수 있어, 구형 또는 고정되지 않은 형상의 물건(3007), 즉 불규칙한 형상의 물건(3007)을 집는 데 적합하다. 또한, 도 39의 (C)에서 바(3022)의 개수는 4개이지만, 본 실시형태는 이 구조에 한정되지 않는다. 바(3022)의 개수는 3개이어도 좋고 5개 이상이어도 좋다. 도 39의 (D)는 한 쌍의 판(3023)이 공통의 축을 중심으로 하여 서로 가까워지도록 회전함으로써 물건(3007)을 집는 암을 도시한 것이다. 이러한 암은 물건(3007)을 면으로 잡을 수 있어, 종이 또는 필름 등 박막 형상을 갖는 물건(3007)을 집는 데 적합하다. 도 39의 (E)는 한 쌍의 갈고리 모양의 판(3024)이 공통의 축을 중심으로 하여 이들의 선단이 서로 가까워지도록 회전함으로써 물건(3007)을 집는 암을 도시한 것이다. 이러한 암은 물건(3007)을 점 또는 선으로 집을 수 있어, 종이 또는 필름 등 박막 형상을 갖는 물건(3007), 혹은 더 작은 입자 형상을 갖는 물건(3007)을 집는 데 적합하다. 도 39의 (F)에 도시된 바와 같이, 암의 선단에 주걱(3025)을 장착하고, 더 작은 입자 형상을 갖는 물건(3007)을 퍼내어도 좋다.
도 39의 (A) 내지 (F)에 도시된 암은 단지 예일 뿐이고, 본 발명의 일 형태는 이들 형상에 한정되지 않는다. 또한, 암의 용도도 단지 예일 뿐이고, 본 발명의 일 형태는 이에 한정되지 않는다.
로봇(3001)은 연산 장치(3002)로부터의 신호에 기초하여 붐(3003)을 이동시켜, 암(3004)을 용기(3005) 내의 원하는 물건(3007) 위로 이동시킨다. 신축자재한 암(3004)을 사용하는 경우, 암(3004)을 펴고, 암(3004)의 선단을 물건(3007)과 같은 높이까지 내린다. 암의 선단을 이동시켜 원하는 물건(3007)을 잡는다. 물건(3007)을 잡은 채 암을 접는다. 붐(3003)을 다시 이동시켜, 암(3004)을 용기(3006) 내의 원하는 위치로 이동시킨다. 이때, 용기(3006)에 대한 물건(3007)의 각도를 조정하기 위하여 암(3004)을 회전시켜도 좋다. 암(3004)을 펴서 물건(3007)을 용기(3006)에 배치하면, 암(3004)은 물건(3007)을 놓아 준다. 상기 동작을 반복함으로써, 로봇(3001)은 물건(3007)을 용기(3005)에서 용기(3006)로 이동시킬 수 있다.
용기(3005 및 3006)의 위치 정보 및 물건(3007)의 상태를 AI 시스템을 사용하여 해석하기 때문에, 물건(3007)의 형상 또는 경도에 상관없이 물건(3007)을 확실히 이동시킬 수 있다. 물건(3007)의 예에는 입방체 또는 직방체의 형상을 갖는 상자, 혹은 임의의 형상을 갖는 상자 또는 케이스에 포장된 물건뿐만 아니라, 계란, 햄버그스테이크, 및 크로켓 등의 성형된 가공 식품, 감자 및 토마토와 같은 불규칙한 형상을 갖는 야채 등의 식품, 나사 및 너트 등의 기계 부품, 그리고 종이 또는 필름의 박막 등도 포함된다. 본 실시형태의 분류 시스템(3000)에서는, 물건(3007)의 형상 및 경도를 고려하여 암의 형상을 바꿀 수 있기 때문에, 위에서 예시한 물건(3007)을 형상 및 경도에 상관없이 용기(3005)에서 용기(3006)로 이동시킬 수 있다.
본 발명의 일 형태에 따른 반도체 장치를 포함한 기억 장치는, 상기 전자 기기의 제어 데이터 또는 제어 프로그램 등을 오랫동안 유지할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써, 신뢰성이 높은 전자 기기를 제공할 수 있다.
예를 들어, 상기 AI 시스템이 포함된 IC를 상술한 전자 기기의 연산 장치 등에 사용할 수 있다. 이로써, 본 실시형태에 따른 전자 기기는 AI 시스템을 이용함으로써, 상황에 따른 최적의 동작을 저소비전력으로 수행할 수 있다.
본 실시형태는 다른 실시형태 및 실시예 등에서 설명하는 구조 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는 위의 실시형태에서 설명한 반도체 장치를 사용한 기억 장치의 적용예에 대하여 설명한다. 위의 실시형태에서 설명한 반도체 장치는 예를 들어 각종 전자 기기(예를 들어 정보 단말기, 컴퓨터, 스마트폰, 전자책 단말기, 디지털 카메라(비디오 카메라를 포함함), 영상 녹화/재생 장치, 및 내비게이션 시스템)의 기억 장치에 적용할 수 있다. 여기서 컴퓨터란 태블릿 컴퓨터, 노트북 컴퓨터, 및 데스크톱 컴퓨터뿐만 아니라, 서버 시스템 등의 대형 컴퓨터도 말한다. 또는, 위의 실시형태에서 설명한 반도체 장치는 메모리 카드(예를 들어 SD 카드), USB 메모리, 및 SSD(solid state drives) 등의 리무버블 기억 장치에 적용된다. 도 40의 (A) 내지 (E)는 리무버블 기억 장치의 몇 가지 구조예를 모식적으로 도시한 것이다. 예를 들어 위의 실시형태에서 설명한 반도체 장치를 포함하는 패키징된 메모리 칩은 다양한 기억 장치 및 리무버블 메모리에 사용된다.
도 40의 (A)는 USB 메모리의 모식도이다. USB 메모리(1100)는 하우징(1101), 캡(1102), USB 커넥터(1103), 및 기판(1104)을 포함한다. 기판(1104)은 하우징(1101)에 포함된다. 예를 들어, 기판(1104)에는 메모리 칩(1105) 및 컨트롤러 칩(1106)이 장착되어 있다. 기판(1104)의 메모리 칩(1105) 등에는 위의 실시형태에서 설명한 반도체 장치가 포함될 수 있다.
도 40의 (B)는 SD 카드의 외관 모식도이고, 도 40의 (C)는 SD 카드의 내부 구조를 도시한 모식도이다. SD 카드(1110)는 하우징(1111), 커넥터(1112), 및 기판(1113)을 포함한다. 기판(1113)은 하우징(1111)에 포함된다. 예를 들어, 기판(1113)에는 메모리 칩(1114) 및 컨트롤러 칩(1115)이 장착되어 있다. 기판(1113)의 뒷면 측에도 메모리 칩(1114)을 제공하면, SD 카드(1110)의 용량을 증가시킬 수 있다. 또한, 무선 통신 기능을 갖는 무선 칩을 기판(1113)에 제공하여도 좋다. 이러한 무선 칩에 의하여, 호스트 장치와 SD 카드(1110) 간의 무선 통신으로 메모리 칩(1114)은 데이터를 판독하고 기록할 수 있다. 기판(1113)의 메모리 칩(1114) 등에는 위의 실시형태에서 설명한 반도체 장치가 포함될 수 있다.
도 40의 (D)는 SSD의 외관 모식도이고, 도 40의 (E)는 SSD의 내부 구조를 도시한 모식도이다. SSD(1150)는 하우징(1151), 커넥터(1152), 및 기판(1153)을 포함한다. 기판(1153)은 하우징(1151)에 포함된다. 예를 들어, 기판(1153)에는 메모리 칩(1154), 메모리 칩(1155), 및 컨트롤러 칩(1156)이 장착되어 있다. 메모리 칩(1155)은 컨트롤러 칩(1156)의 작업 메모리이고, 예를 들어 DRAM 칩을 사용할 수 있다. 기판(1153)의 뒷면 측에도 메모리 칩(1154)을 제공하면 SSD(1150)의 용량을 증가시킬 수 있다. 기판(1153)의 메모리 칩(1154) 등에는 위의 실시형태에서 설명한 반도체 장치가 포함될 수 있다.
본 실시형태에서 설명한 구조는 다른 실시형태 중 임의의 것에서 설명하는 구조와 적절히 조합하여 사용할 수 있다.
100: 용량 소자, 100a: 용량 소자, 100b: 용량 소자, 110: 도전체, 112: 도전체, 120: 도전체, 130: 절연체, 140: 절연체, 150: 절연체, 160: 도전체, 200: 트랜지스터, 200a: 트랜지스터, 200b: 트랜지스터, 203: 도전체, 203a: 도전체, 203b: 도전체, 205: 도전체, 205a: 도전체, 205b: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 226: 절연체, 230: 산화물, 230a: 산화물, 230A: 산화막, 230b: 산화물, 230B: 산화막, 230c: 산화물, 230C: 산화막, 231: 영역, 231a: 영역, 231b: 영역, 232: 영역, 232a: 영역, 232b: 영역, 234: 영역, 239: 영역, 240: 도전체, 240a: 도전체, 240A: 도전막, 240b: 도전체, 242: 도전체, 242a: 도전체, 242A: 도전막, 242b: 도전체, 242B: 도전체, 243: 영역, 243a: 영역, 243b: 영역, 244: 절연체, 244A: 절연체, 245: 개구, 246: 도전체, 246A: 도전체, 248: 도전체, 250: 절연체, 250a: 절연체, 250A: 절연체, 250b: 절연체, 250B: 절연체, 250C: 절연체, 252: 절연체, 260: 도전체, 260a: 도전체, 260A: 도전막, 260b: 도전체, 260B: 도전막, 260C: 도전체, 270: 절연체, 270A: 절연체, 272: 절연체, 272A: 절연체, 273: 절연체, 273A: 절연체, 280: 절연체, 281: 절연체, 282: 절연체, 286: 절연체, 300: 트랜지스터, 311: 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 320: 절연체, 322: 절연체, 324: 절연체, 326: 절연체, 328: 도전체, 330: 도전체, 350: 절연체, 352: 절연체, 354: 절연체, 356: 도전체, 360: 절연체, 362: 절연체, 364: 절연체, 366: 도전체, 370: 절연체, 372: 절연체, 374: 절연체, 376: 도전체, 380: 절연체, 382: 절연체, 384: 절연체, 386: 도전체, 400: 트랜지스터, 600: 셀, 601: 셀, 1001: 배선, 1002: 배선, 1003: 배선, 1004: 배선, 1005: 배선, 1006: 배선, 1100: USB 메모리, 1101: 하우징, 1102: 캡, 1103: USB 커넥터, 1104: 기판, 1105: 메모리 칩, 1106: 컨트롤러 칩, 1110: SD 카드, 1111: 하우징, 1112: 커넥터, 1113: 기판, 1114: 메모리 칩, 1115: 컨트롤러 칩, 1150: SSD, 1151: 하우징, 1152: 커넥터, 1153: 기판, 1154: 메모리 칩, 1155: 메모리 칩, 1156: 컨트롤러 칩, 1400: DOSRAM, 1405: 컨트롤러, 1410: 행 회로, 1411: 디코더, 1412: 워드선 드라이버 회로, 1413: 열 실렉터, 1414: 센스 앰프 드라이버 회로, 1415: 열 회로, 1416: 글로벌 센스 앰프 어레이, 1417: 입출력 회로, 1420: 센스 앰프 어레이, 1422: 메모리 셀 어레이, 1423: 센스 앰프 어레이, 1425: 로컬 메모리 셀 어레이, 1426: 로컬 센스 앰프 어레이, 1444: 스위치 어레이, 1445: 메모리 셀, 1445a: 메모리 셀, 1445b: 메모리 셀, 1446: 센스 앰프, 1447: 글로벌 센스 앰프, 1600: NOSRAM, 1610: 메모리 셀 어레이, 1611: 메모리 셀, 1612: 메모리 셀, 1613: 메모리 셀, 1614: 메모리 셀, 1615: 메모리 셀, 1615a: 메모리 셀, 1615b: 메모리 셀, 1640: 컨트롤러, 1650: 행 드라이버, 1651: 행 디코더, 1652: 워드선 드라이버, 1660: 열 드라이버, 1661: 열 디코더, 1662: 드라이버, 1663: DAC, 1670: 출력 드라이버, 1671: 실렉터, 1672: ADC, 1673: 출력 버퍼, 2000: 로봇, 2001: 연산 장치, 2002: 센서, 2003: 라이트, 2004: 리프트, 2005: 구동부, 2006: 통신 수단, 2007: 스피커, 2008: 마이크로폰, 2009: 표시부, 2010: 발광부, 2011: 이동 기구, 3000: 시스템, 3001: 로봇, 3002: 연산 장치, 3003: 붐(boom), 3004: 암(arm), 3005: 용기, 3006: 용기, 3007: 물건, 3008: 하우징, 3009: 센서, 3010: 통신 수단, 3011: 통신 수단, 3021: 판(plate), 3022: 바, 3023: 판, 3024: 판, 3025: 주걱, 4010: 연산부, 4011: 아날로그 연산 회로, 4012: DOSRAM, 4013: NOSRAM, 4014: FPGA(field programmable gate array), 4020: 제어부, 4021: CPU(central processing unit), 4022: GPU(graphics processing unit), 4023: PLL(phase locked loop), 4025: PROM(programmable read only memory), 4026: 메모리 컨트롤러, 4027: 전원 회로, 4028: PMU(power management unit), 4030: 입출력부, 4031: 외부 기억 제어 회로, 4032: 음성 코덱, 4033: 영상 코덱, 4034: 범용 입출력 모듈, 4035: 통신 모듈, 4041: AI 시스템, 4041_n: AI 시스템, 4041_1: AI 시스템, 4041A: AI 시스템, 4041B: AI 시스템, 4098: 버스 라인, 4099: 네트워크, 7000: AI 시스템 IC, 7001: 리드, 7002: 인쇄 회로 기판, 7003: 회로부, 7004: 회로 기판, 7031: Si 트랜지스터층, 7032: 배선층, 7033: OS 트랜지스터층.
본 출원은 2017년 8월 4일에 일본 특허청에 출원된 일련 번호 2017-151412의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (19)

  1. 반도체 장치로서,
    산화물;
    상기 산화물 위의 제 1 도전체 및 제 2 도전체;
    상기 산화물 위의 제 3 도전체;
    상기 산화물과 상기 제 3 도전체 사이에 있고 상기 제 3 도전체의 제 1 측면 및 상기 제 3 도전체의 제 2 측면을 덮는 제 1 절연체;
    상기 제 3 도전체 및 상기 제 1 절연체 위의 제 2 절연체;
    상기 제 1 도전체 위에 있고 상기 제 2 절연체의 제 1 측면과 접하는 제 3 절연체;
    상기 제 2 도전체 위에 있고 상기 제 2 절연체의 제 2 측면과 접하는 제 4 절연체;
    상기 제 3 절연체의 상면 및 측면과 접하고 상기 제 1 도전체에 전기적으로 접속되는 제 4 도전체; 및
    상기 제 4 절연체의 상면 및 측면과 접하고 상기 제 2 도전체에 전기적으로 접속되는 제 5 도전체를 포함하고,
    상기 제 1 절연체는 상기 제 3 절연체와 상기 제 3 도전체의 상기 제 1 측면 사이에 있고,
    상기 제 1 절연체는 상기 제 4 절연체와 상기 제 3 도전체의 상기 제 2 측면 사이에 있는, 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 절연체는 상기 산화물과 상기 제 3 도전체 사이에 제 5 절연체를 포함하고, 상기 제 3 도전체와 상기 제 1 도전체 및 상기 제 2 도전체의 각각 사이에 상기 제 5 절연체 및 제 6 절연체를 포함하는, 반도체 장치.
  4. 제 1 항에 있어서,
    제 7 절연체; 및
    제 8 절연체를 더 포함하고,
    상기 제 7 절연체는 상기 제 1 도전체와 상기 제 3 절연체 사이에 있고,
    상기 제 7 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물이고,
    상기 제 8 절연체는 상기 제 2 도전체와 상기 제 4 절연체 사이에 있고,
    상기 제 8 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물인, 반도체 장치.
  5. 제 1 항에 있어서,
    제 9 절연체를 더 포함하고,
    상기 제 9 절연체는 상기 제 3 도전체와 상기 제 1 절연체 사이에 있고,
    상기 제 9 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물인, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 2 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물 또는 실리콘을 포함하는 질화물을 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 제 3 절연체 및 상기 제 4 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물 또는 실리콘을 포함하는 질화물을 포함하는, 반도체 장치.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제 1 도전체 및 상기 제 2 도전체는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 및 란타넘 중 적어도 하나를 포함하는, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 1 도전체 및 상기 제 2 도전체는 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 및 란타넘과 니켈을 포함하는 산화물 중 적어도 하나를 포함하는, 반도체 장치.
  11. 제 1 항에 있어서,
    제 2 산화물을 더 포함하고,
    상기 제 2 산화물은 상기 산화물과 상기 제 1 절연체 사이에 있고,
    상기 제 2 산화물은 상기 제 1 도전체의 측면 및 상기 제 2 도전체의 측면과 접하는, 반도체 장치.
  12. 반도체 장치로서,
    산화물;
    상기 산화물 위의 제 1 도전체 및 제 2 도전체;
    상기 산화물 위의 제 3 도전체;
    상기 산화물과 상기 제 3 도전체 사이에 있고 상기 제 3 도전체의 측면을 덮는 제 1 절연체;
    상기 제 1 도전체의 상면과 접하는 제 4 도전체; 및
    상기 제 2 도전체의 상면과 접하는 제 5 도전체를 포함하고,
    상기 제 1 절연체는 상기 제 1 도전체와 상기 제 3 도전체 사이에 있고,
    상기 제 1 절연체는 상기 제 2 도전체와 상기 제 3 도전체 사이에 있고,
    상기 제 1 절연체는 상기 산화물과 상기 제 3 도전체 사이에 제 1 두께를, 상기 제 3 도전체와 상기 제 1 도전체 및 상기 제 2 도전체의 각각 사이에 제 2 두께를 갖고,
    상기 제 1 두께는 상기 제 2 두께보다 얇은, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 1 절연체는 상기 산화물과 상기 제 3 도전체 사이에 제 2 절연체를 포함하고, 상기 제 3 도전체와 상기 제 1 도전체 및 상기 제 2 도전체의 각각 사이에 상기 제 2 절연체 및 제 3 절연체를 포함하는, 반도체 장치.
  14. 제 12 항에 있어서,
    제 4 절연체를 더 포함하고,
    상기 제 4 절연체는 상기 제 3 도전체와 상기 제 1 절연체 사이에 있고,
    상기 제 4 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물인, 반도체 장치.
  15. 반도체 장치로서,
    산화물;
    상기 산화물 위의 제 1 도전체 및 제 2 도전체;
    상기 산화물 위의 제 3 도전체;
    상기 산화물과 상기 제 3 도전체 사이에 있고 상기 제 3 도전체의 제 1 측면 및 상기 제 3 도전체의 제 2 측면을 덮는 제 1 절연체;
    상기 제 3 도전체 및 상기 제 1 절연체 위의 제 2 절연체;
    상기 제 1 도전체 위에 있고 상기 제 2 절연체의 제 1 측면과 접하는 제 3 절연체;
    상기 제 2 도전체 위에 있고 상기 제 2 절연체의 제 2 측면과 접하는 제 4 절연체;
    상기 제 1 절연체와 상기 제 1 도전체 및 상기 제 2 도전체의 각각 사이에 있는 제 5 절연체;
    상기 제 3 절연체의 상면 및 측면과 접하고 상기 제 1 도전체에 전기적으로 접속되는 제 4 도전체; 및
    상기 제 4 절연체의 상면 및 측면과 접하고 상기 제 2 도전체에 전기적으로 접속되는 제 5 도전체를 포함하고,
    상기 제 1 절연체는 상기 제 3 절연체와 상기 제 3 도전체의 상기 제 1 측면 사이에 있고,
    상기 제 1 절연체는 상기 제 4 절연체와 상기 제 3 도전체의 상기 제 2 측면 사이에 있는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 절연체는 상기 산화물과 상기 제 3 도전체 사이에 제 6 절연체를 포함하고, 상기 제 3 도전체와 상기 제 1 도전체 및 상기 제 2 도전체의 각각 사이에 상기 제 6 절연체 및 제 7 절연체를 포함하는, 반도체 장치.
  17. 제 15 항에 있어서,
    제 8 절연체; 및
    제 9 절연체를 더 포함하고,
    상기 제 8 절연체는 상기 제 1 도전체와 상기 제 3 절연체 사이에 있고,
    상기 제 8 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물이고,
    상기 제 9 절연체는 상기 제 2 도전체와 상기 제 4 절연체 사이에 있고,
    상기 제 9 절연체는 알루미늄 및 하프늄 중 적어도 하나를 포함하는 산화물인, 반도체 장치.
  18. 제 1 항 또는 제 15 항에 있어서,
    상기 제 1 절연체는 상기 산화물과 상기 제 3 도전체 사이에 제 1 두께를, 상기 제 3 도전체와 상기 제 1 도전체 및 상기 제 2 도전체의 각각 사이에 제 2 두께를 갖고,
    상기 제 1 두께는 상기 제 2 두께보다 얇은, 반도체 장치.
  19. 제 1 항, 제 12 항 및 제 15 항 중 어느 한 항에 있어서,
    상기 산화물은 In, 원소 M, 및 Zn을 포함하고,
    상기 원소 M은 Al, Ga, Y, 또는 Sn인, 반도체 장치.
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