JP2022153461A - 半導体装置 - Google Patents

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JP2022153461A
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oxide
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舜平 山崎
Shunpei Yamazaki
大介 松林
Daisuke Matsubayashi
涼太 方堂
Ryota Hodo
大吾 伊藤
Daigo Ito
大章 本多
Hiroaki Honda
悟 岡本
Satoru Okamoto
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Semiconductor Energy Laboratory Co Ltd
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Abstract

【課題】良好な電気特性を有する半導体装置を提供する。【解決手段】半導体装置は、酸化物２３０と、酸化物上の第１の導電体２４２ａ及び第２の導電体２４２ｂと、酸化物上の第３の導電体２６０と、酸化物と、第３の導電体の間に配置され、かつ、第３の導電体の側面を覆うように配置された第１の絶縁体２５０ａと、第３の導電体及び第１の絶縁体上の第２の絶縁体２５０ｂと、第１の導電体上と、第２の絶縁体の側面と、第１の絶縁体を介して、第３の導電体の側面と、に配置された第３の絶縁体２７３と、第２の導電体上と、第２の絶縁体の側面と、第１の絶縁体を介して、第３の導電体の側面に配置された第４の絶縁体２７３と、第３の絶縁体の上面及び側面に接し、かつ、第１の導電体と電気的に接続する第４の導電体２４０ａと、第４の絶縁体の上面及び側面に接し、かつ、第２の導電体と電気的に接続する第５の導電体２４０ｂと、を有する。【選択図】図２

Description

本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本
発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装
置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装
置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影
装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電
子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明
の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様
は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マ
ター）に関するものである。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。
ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよ
びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えば、プリ
ント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成す
る技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表
示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適
用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料と
して酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、
酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多
元系金属の酸化物の中でも、特に、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。
）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡ
ＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａ
ｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。
）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いて
トランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よ
りも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４およ
び非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特
許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（特
許文献１、非特許文献７および非特許文献８参照。）。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が
小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が
低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。
）。
また、酸化物半導体を用いたトランジスタで、ゲート電極を開口部に埋め込んで作製す
る方法などが開示されている（特許文献２参照。）。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積し
た集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求
められている。
特開２０１２－２５７１８７号公報 特開２０１７－０５０５３０号公報
Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１２， ｖｏｌｕｍｅ ４３， ｉｓｓｕｅ １， ｐ．１８３－１８６ Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"， ２０１４， ｖｏｌｕｍｅ ５３， Ｎｕｍｂｅｒ ４Ｓ， ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０ Ｓ． Ｉｔｏ ｅｔ ａｌ．， "Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１３， ｐ．１５１－１５４ Ｓ． Ｙａｍａｚａｋｉ ｅｔ ａｌ．， "ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"， ２０１４， ｖｏｌｕｍｅ ３， ｉｓｓｕｅ ９， ｐ．Ｑ３０１２－Ｑ３０２２ Ｓ． Ｙａｍａｚａｋｉ， "ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４， ｖｏｌｕｍｅ ６４， ｉｓｓｕｅ １０， ｐ．１５５－１６４ Ｋ． Ｋａｔｏ ｅｔ ａｌ．， "Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"， ２０１２， ｖｏｌｕｍｅ ５１， ｐ．０２１２０１－１－０２１２０１－７ Ｓ． Ｍａｔｓｕｄａ ｅｔ ａｌ．， "２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１５， ｐ．Ｔ２１６－Ｔ２１７ Ｓ． Ａｍａｎｏ ｅｔ ａｌ．， "ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"， ２０１０， ｖｏｌｕｍｅ ４１， ｉｓｓｕｅ １， ｐ．６２６－６２９
本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の
一つとする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課
題の一つとする。本発明の一態様は、良好な周波数特性を有する半導体装置を提供するこ
とを課題の一つとする。本発明の一態様は、信頼性が良好な半導体装置を提供することを
課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の
一つとする。
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを
課題の一つとする。本発明の一態様は、データの書き込み速度が速い半導体装置を提供す
ることを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供する
ことを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置
を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供するこ
とを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の
一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課
題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、
図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物と、酸化物上の第１の導電体、および第２の導電体と、酸化
物上の第３の導電体と、酸化物と、第３の導電体の間に配置され、かつ第３の導電体の側
面を覆うように配置された第１の絶縁体と、第３の導電体、および第１の絶縁体上の第２
の絶縁体と、第１の導電体上と、第２の絶縁体の側面と、第１の絶縁体を介して、第３の
導電体の側面と、に配置された第３の絶縁体と、第２の導電体上と、第２の絶縁体の側面
と、第１の絶縁体を介して、第３の導電体の側面に配置された第４の絶縁体と、第３の絶
縁体の上面、および側面に接し、かつ第１の導電体と電気的に接続する第４の導電体と、
第４の絶縁体の上面、および側面に接し、かつ第２の導電体と電気的に接続する第５の導
電体と、を有する半導体装置である。
上記において、第１の絶縁体は、酸化物と、第３の導電体の間において、第１の膜厚を
有し、第１の導電体または第２の導電体と、第３の導電体の間において、第２の膜厚を有
し、第１の膜厚は、第２の膜厚より薄いことが好ましい。
上記において、第１の絶縁体は、酸化物と、第３の導電体の間において、第５の絶縁体
を有し、第１の導電体または第２の導電体と、第３の導電体の間において、第５の絶縁体
、および第６の絶縁体を有することが好ましい。
上記において、半導体装置は、さらに第７の絶縁体と、第８の絶縁体と、を有し、第７
の絶縁体は、第１の導電体と、第３の絶縁体の間に設けられ、第７の絶縁体は、アルミニ
ウムおよびハフニウムの少なくとも一方を含む酸化物であり、第８の絶縁体は、第２の導
電体と、第４の絶縁体の間に設けられ、第８の絶縁体は、アルミニウムおよびハフニウム
の少なくとも一方を含む酸化物である、ことが好ましい。
上記において、半導体装置は、さらに第９の絶縁体を有し、第９の絶縁体は、第３の導
電体と、第１の絶縁体の間に設けられ、第９の絶縁体は、アルミニウムおよびハフニウム
の少なくとも一方を含む酸化物である、ことが好ましい。
上記において、第２の絶縁体は、アルミニウムおよびハフニウムの少なくとも一方を含
む酸化物、またはシリコンを含む窒化物、を含むことが好ましい。
上記において、第３の絶縁体、および第４の絶縁体は、アルミニウムおよびハフニウム
の少なくとも一方を含む酸化物、またはシリコンを含む窒化物、を含むことが好ましい。
上記において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚ
ｎと、を有することが好ましい。
上記において、第１の導電体、および第２の導電体は、アルミニウム、クロム、銅、銀
、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バ
ナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、
ルテニウム、イリジウム、ストロンチウム、ランタンの少なくとも一を有することが好ま
しい。
上記において、第１の導電体、および第２の導電体は、窒化タンタル、窒化チタン、チ
タンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウ
ム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを
含む酸化物の少なくとも一を有することが好ましい。
本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することがで
きる。本発明の一態様により、良好な電気特性を有する半導体装置を提供することができ
る。本発明の一態様により、良好な周波数特性を有する半導体装置を提供することができ
る。本発明により、信頼性が良好な半導体装置を提供することができる。本発明の一態様
により、生産性の高い半導体装置を提供することができる。
または、長期間においてデータの保持が可能な半導体装置を提供することができる。ま
たは、データの書き込み速度が速い半導体装置を提供することができる。または、設計自
由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる
半導体装置を提供することができる。または、新規な半導体装置を提供することができる
。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の
一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書
、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項
などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る記憶装置の上面図および断面図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図および回路図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの
異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその
形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがっ
て、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されてい
る場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な
例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、
実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せ
ずに目減りすることがあるが、理解を容易とするために図に反映しないことがある。また
、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間
で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場
合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易
とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記
載を省略する場合がある。
また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるもので
あり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２
の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に
記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しな
い場合がある。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置
関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で
説明した語句に限定されず、状況に応じて適切に言い換えることができる。
例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている
場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている
場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているもの
とする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定
されず、図または文章に示された接続関係以外のものも、図または文章に記載されている
ものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合で
あり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容
量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さず
に、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流す
か流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択
して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、Ｘ
とＹとが直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（
電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など
）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きくでき
る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生
成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能で
ある。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信
号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、Ｘと
Ｙとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、Ｘと
Ｙとが電気的に接続されている場合とを含むものとする。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含
む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイ
ン領域、またはドレイン電極）とソース（ソース端子、ソース領域、またはソース電極）
の間にチャネルが形成される領域を有しており、チャネルが形成される領域を介して、ソ
ースとドレインとの間に電流を流すことができるものである。なお、本明細書等において
、チャネルが形成される領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合があ
る。
なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトラ
ンジスタがオン状態のときに、半導体の中で電流の流れる部分）とゲート電極とが互いに
重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソー
ス電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一
つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すな
わち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため
、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、
最大値、最小値、または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに、半導体の
中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成され
る領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つ
のトランジスタにおいて、チャネル幅が全ての領域で同じ値をとるとは限らない。すなわ
ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、
本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最
大値、最小値、または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において
示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合が
ある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上
のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細
かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャ
ネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも
、実効的なチャネル幅の方が大きくなる。
このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある
。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知とい
う仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的な
チャネル幅を正確に測定することは困難である。
そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓ
ｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細
書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャ
ネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、
実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネ
ル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析する
ことなどによって、値を決定することができる。
なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃
度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、
半導体のＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が高くなることや、結晶性が低
下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を
変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族
元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、
水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物
半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例え
ば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである
場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素
、第２族元素、第１３族元素、第１５族元素などがある。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸
素の含有量が多いものである。例えば、好ましくは酸素が５５原子％以上６５原子％以下
、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素
が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シ
リコン膜とは、その組成として、酸素よりも窒素の含有量が多いものである。例えば、好
ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シ
リコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度
範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」
という用語に変更することが可能な場合がある。
また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換え
ることができる。また、「導電体」という用語を、導電膜または導電層と言い換えること
ができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることが
できる。
また、本明細書等に示すトランジスタは、明示されている場合を除き、電界効果トラン
ジスタとする。また、本明細書等に示すトランジスタは、明示されている場合を除き、ｎ
チャネル型のトランジスタとする。よって、その閾値電圧（「Ｖｔｈ」ともいう。）は、
明示されている場合を除き、０Ｖよりも大きいものとする。
また、本明細書等において、「平行」とは、二つの直線が－１０度以上１０度以下の角
度で配置されている状態をいう。したがって、－５度以上５度以下の場合も含まれる。ま
た、「略平行」とは、二つの直線が－３０度以上３０度以下の角度で配置されている状態
をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されて
いる状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「略垂直
」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制す
る機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜
と呼ぶことがある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
。）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう
。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当
該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ ＦＥＴあるいはＯＳ
トランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジス
タと換言することができる。
また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、または
ゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流
が、室温において１×１０－２０Ａ以下、８５℃において１×１０－１８Ａ以下、または
１２５℃において１×１０－１６Ａ以下であることをいう。
（実施の形態１）
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の一例につい
て説明する。
＜半導体装置の構成例＞
図１（Ａ）、図１（Ｂ）、および図１（Ｃ）は、本発明の一態様に係るトランジスタ２
００、およびトランジスタ２００周辺の上面図および断面図である。
図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（
Ｂ）、および図１（Ｃ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図
１（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャ
ネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３－Ａ４の一点鎖線
で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。な
お、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体
２１０、絶縁体２１２、絶縁体２８０、および絶縁体２８１を有する。また、トランジス
タ２００と電気的に接続し、配線として機能する導電体２０３、およびプラグとして機能
する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）とを有する。
なお、導電体２０３は、絶縁体２１２の開口の内壁に接して導電体２０３ａが形成され
、さらに内側に導電体２０３ｂが形成されている。ここで、導電体２０３の上面の高さと
、絶縁体２１２の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体
２０３ａおよび導電体２０３ｂを積層する構成について示しているが、本発明はこれに限
られるものではない。例えば、導電体２０３を単層、または３層以上の積層構造として設
ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別す
る場合がある。
また、導電体２４０は、絶縁体２４４、絶縁体２８０、および絶縁体２８１の開口の内
壁に接して導電体２４０の第１の導電体が形成され、さらに内側に導電体２４０の第２の
導電体が形成されている。ここで、導電体２４０の上面の高さと、絶縁体２８１の上面の
高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体お
よび導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに
限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として
設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別
する場合がある。
［トランジスタ２００］
図１に示すように、トランジスタ２００は、基板（図示しない。）の上に配置された絶
縁体２１４と、絶縁体２１４の上に配置された絶縁体２１６と、絶縁体２１４および絶縁
体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６と導電体２０５
の上に配置された絶縁体２２０と、絶縁体２２０の上に配置された絶縁体２２２と、絶縁
体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された絶縁体２２６
と、絶縁体２２６の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された
酸化物２３０ｂと、酸化物２３０ｂの上に配置された導電体２４２と、絶縁体２２６、酸
化物２３０ａ、酸化物２３０ｂ、および導電体２４２を覆う絶縁体２４４と、絶縁体２４
４の上に配置され、開口部を有する絶縁体２８０と、該開口部内で絶縁体２４４の上に配
置された絶縁体２７３と、酸化物２３０ｂの上面と、導電体２４２の側面と、絶縁体２４
４の側面と、絶縁体２７３の一方の側面と、に接するように設けられた酸化物２３０ｃと
、酸化物２３０ｃの内側に設けられた絶縁体２５０と、絶縁体２５０の内側に設けられた
絶縁体２７２と、絶縁体２７２の内側に設けられた導電体２６０ａと、導電体２６０ａの
内側に埋め込まれるように設けられた導電体２６０ｂと、絶縁体２７３の一方の側面と、
酸化物２３０ｃの上面と、絶縁体２５０の上面と、絶縁体２７２の上面と、導電体２６０
ａの上面と、導電体２６０ｂの上面と、に接するように設けられた絶縁体２７０と、少な
くとも絶縁体２７３の上面、および絶縁体２７３の他方の側面に接し、導電体２４２と電
気的に接続する導電体２４０と、を有する。
なお、トランジスタ２００では、チャネルが形成される領域（以下、チャネル形成領域
ともいう。）と、その近傍において、酸化物２３０ａ、および酸化物２３０ｂ、および酸
化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるもの
ではない。例えば、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造
、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成
にしてもよい。また、トランジスタ２００では、導電体２６０を２層構造として示してい
るが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造でも、
３層以上の積層構造であってもよい。
ここで、導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよ
び導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のよ
うに、導電体２６０は、絶縁体２８０の開口、および導電体２４２ａと導電体２４２ｂに
挟まれた領域に、絶縁体２７３や、絶縁体２５０などが、導電体２６０と開口の内壁との
間に位置する状態で、埋め込まれるように形成される。ここで、導電体２６０、導電体２
４２ａおよび導電体２４２ｂの配置は、絶縁体２８０の開口に対して、自己整合的に選択
される。つまり、トランジスタ２００において、ゲート電極を、ソース電極とドレイン電
極の間に、自己整合的に配置させることができる。よって、導電体２６０を位置合わせの
マージンを設けることなく形成することができるので、トランジスタ２００の占有面積の
縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができ
る。
さらに、導電体２６０が、導電体２４２ａと導電体２４２ｂの間の領域に自己整合的に形
成されるので、導電体２６０は、導電体２４２ａまたは導電体２４２ｂと重畳する領域を
有さない。これにより、導電体２６０と導電体２４２ａおよび導電体２４２ｂとの間に形
成される寄生容量を低減することができる。よって、トランジスタ２００のスイッチング
速度を向上させ、高い周波数特性を有せしめることができる。
また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ
、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物
（以下、酸化物半導体ともいう。）を用いることが好ましい。
チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において
極めてリーク電流が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半
導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成す
るトランジスタ２００に用いることができる。
例えば、酸化物２３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリ
ウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲ
ルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、
タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等
の金属酸化物を用いるとよい。また、酸化物２３０として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚ
ｎ酸化物を用いてもよい。
ここで、酸化物２３０は、水素、窒素、または金属元素などの不純物が存在すると、キ
ャリア密度が増大し、低抵抗化する場合がある。また、酸化物２３０に含まれる酸素濃度
が低下すると、キャリア密度が増大し、低抵抗化する場合がある。
酸化物２３０上に接するように設けられ、ソース電極やドレイン電極として機能する導
電体２４２（導電体２４２ａ、および導電体２４２ｂ）が、酸化物２３０の酸素を吸収す
る機能を有する場合、または酸化物２３０に水素、窒素、または金属元素などの不純物を
供給する機能を有する場合、酸化物２３０には、部分的に低抵抗領域が形成される場合が
ある。
また、絶縁体２５０は、酸化物２３０ｂと、導電体２６０の間の膜厚に対して、導電体
２４２と、導電体２６０の間の膜厚は、厚いことが好ましい。このような構造を得るには
、酸化物２３０ｂと、導電体２６０の間に位置する絶縁体２５０を単層とし、導電体２４
２と、導電体２６０の間に位置する絶縁体２５０を積層構造とすることが好ましい。また
、酸化物２３０ｂと、導電体２６０の間に位置する絶縁体２５０を積層構造とする場合、
導電体２４２と、導電体２６０の間に位置する絶縁体２５０の積層数は、酸化物２３０ｂ
と、導電体２６０の間に位置する絶縁体２５０の積層数より多くすればよい。
このように絶縁体２５０の、導電体２４２と導電体２６０の間の膜厚を、酸化物２３０ｂ
と導電体２６０の間の膜厚より厚くすることにより、導電体２６０と導電体２４２の間の
寄生容量を低減し、高い周波数特性を有するトランジスタ２００を提供することができる
。さらに、酸化物２３０ｂと、導電体２６０の間の膜厚が薄いので、ゲート電極からの電
界が弱まることもないので、良好な電気特性を有するトランジスタ２００を提供すること
ができる。
絶縁体２４４は、導電体２４２の酸化を抑制するために設けられている。よって、導電
体２４２が、耐酸化性材料、または酸素を吸収しても導電性が著しく低下することがない
場合は、絶縁体２４４は必ずしも設ける必要はない。
絶縁体２７２は、導電体２６０の酸化を抑制するために設けられている。よって、導電
体２６０が、耐酸化性材料、または酸素を吸収しても導電性が著しく低下することがない
場合は、絶縁体２７２は必ずしも設ける必要はない。
絶縁体２７３は、サイドウォールとしての機能を有する。また、絶縁体２７０は、エッ
チングストッパとしての機能を有する。絶縁体２７３、および絶縁体２７０により、導電
体２４２を露出するための開口を自己整合的に形成し、導電体２４２と導電体２４０を電
気的に接続することができる。このような構造により形成される開口をセルフアラインコ
ンタクト、該開口、および導電体の形成方法を、セルフアラインコンタクトプロセスと呼
ぶ場合がある。
ここで、図１（Ｂ）において一点鎖線で囲む、領域２３９の拡大図を図２に示す。
図２に示すように、酸化物２３０ｂ上に接するように導電体２４２が設けられ、酸化物
２３０ｂの、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領
域２４３ａ、および領域２４３ｂ）が形成されている。酸化物２３０は、トランジスタ２
００のチャネル形成領域として機能する領域２３４と、領域２４３の一部を含み、ソース
領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ
）と、領域２４３の一部を含み、接合領域として機能する領域２３２（領域２３２ａ、お
よび領域２３２ｂ）と、を有する。
ソース領域またはドレイン領域として機能する領域２３１において、特に領域２４３は
、酸素濃度が低い、または水素や、窒素や、金属元素などの不純物を含む、ことでキャリ
ア濃度が増加し、低抵抗化した領域である。すなわち、領域２３１は、領域２３４と比較
して、キャリア密度が高く、低抵抗な領域である。また、チャネル形成領域として機能す
る領域２３４は、領域２３１のうち、特に領域２４３よりも、酸素濃度が高い、または不
純物濃度が低いため、キャリア密度が低い高抵抗領域である。また、領域２３２の酸素濃
度は、領域２３１の酸素濃度と同等、またはそれよりも高く、領域２３４の酸素濃度と同
等、またはそれよりも低いことが好ましい。または、領域２３２の不純物濃度は、領域２
３１の不純物濃度と同等、またはそれよりも低く、領域２３４の不純物濃度と同等、また
はそれよりも高いことが好ましい。
なお、低抵抗領域である領域２４３が金属元素を含む場合、領域２４３は、酸化物２３
０に含まれる金属元素の他に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニ
ッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガ
ン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、
ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金
属元素を有することが好ましい。
また、図２では、領域２４３が、酸化物２３０ｂの膜厚方向において、酸化物２３０ｂ
の導電体２４２との界面近傍に形成されているが、これに限られない。例えば、領域２４
３は、酸化物２３０ｂの膜厚と概略同じ厚さを有していてもよいし、酸化物２３０ａにも
、形成されていてもよい。また、図２では、領域２４３が領域２３１、および領域２３２
に形成されているが、これに限らない。例えば、領域２３１のみに形成されていてもよい
し、領域２３１と、領域２３２の一部と、に形成されていてもよいし、領域２３１と、領
域２３２と、領域２３４の一部と、に形成されていてもよい。
また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある
。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は
、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともい
う。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、な
らびに水素、および窒素などの不純物元素の濃度が減少していればよい。
酸化物２３０を、選択的に低抵抗化するには、導電体２４２として、例えば、アルミニ
ウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングス
テン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリ
リウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの導電性
を高める金属元素、および不純物の少なくとも一を含む材料を用いることが好ましい。ま
たは、導電体２４２となる導電膜２４２Ａの形成において、酸化物２３０に、酸素欠損を
形成する元素、または酸素欠損に捕獲される元素などの不純物が注入される材料や成膜方
法などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、
リン、硫黄、塩素、希ガス元素等が挙げられる。また、希ガス元素の代表例としては、ヘ
リウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成され
る領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くな
る場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれて
いると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネルが形成
される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
トランジスタのノーマリーオン化を抑制するには、酸化物２３０と近接する絶縁体２５
０が、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう。）を含むこと
が好ましい。絶縁体２５０が有する酸素は、酸化物２３０へと拡散し、酸化物２３０の酸
素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
つまり、絶縁体２５０が有する酸素が、酸化物２３０の領域２３４へと拡散することで
、酸化物２３０の領域２３４における酸素欠損を低減することができる。
また、酸化物２３０、および絶縁体２５０が有する酸素の、トランジスタ２００より外
方への拡散を抑制するために、絶縁体２２２、絶縁体２２６、絶縁体２４４、絶縁体２７
３、絶縁体２７２、絶縁体２７０などが設けられることが好ましい。これら絶縁体として
、酸素が透過しにくい材料を用いることが好ましい。例えば、アルミニウム、およびハフ
ニウムの一方を含む酸化物や、シリコンの窒化物などを用いることができる。さらに、こ
れら絶縁体は、水素、水、窒素、金属元素などの不純物が透過しにくい材料であることが
好ましい。このような材料を用いることで、トランジスタ２００の外方から、トランジス
タ２００への不純物の混入を抑制することができる。
また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半
導体装置を構成するトランジスタに用いることができる。また、チャネル形成領域に酸化
物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が
小さいため、低消費電力の半導体装置を提供できる。
以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる
。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
または、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上さ
せた半導体装置を提供することができる。
以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成
について説明する。
導電体２０３は、図１（Ａ）および図１（Ｃ）に示すように、チャネル幅方向に延伸さ
れており、導電体２０５に電位を印加する配線として機能する。なお、導電体２０３は、
絶縁体２１２に埋め込まれて設けることが好ましい。
導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また
、導電体２０５は、導電体２０３の上に接して設けるとよい。また、導電体２０５は、絶
縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。
ここで、導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能す
る場合がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう。）電極と
して機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印
加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを
制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジ
スタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したが
って、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０
に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、導電体２０３上に導電体２０５を設けることで、第１のゲート電極、および配線
としての機能を有する導電体２６０と、導電体２０３との距離を適宜設計することが可能
となる。つまり、導電体２０３と導電体２６０の間に絶縁体２１４および絶縁体２１６な
どが設けられることで、導電体２０３と導電体２６０の間の寄生容量を低減し、導電体２
０３と導電体２６０の間の絶縁耐圧を高めることができる。
また、導電体２０３と導電体２６０の間の寄生容量を低減することで、トランジスタ２
００のスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることが
できる。また、導電体２０３と導電体２６０の間の絶縁耐圧を高めることで、トランジス
タ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６
の膜厚を厚くすることが好ましい。なお、導電体２０３の延伸方向はこれに限られず、例
えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
なお、導電体２０５は、図１（Ａ）に示すように、酸化物２３０、および導電体２６０
と重なるように配置する。また、導電体２０５は、酸化物２３０における領域２３４より
も、大きく設けるとよい。特に、図１（Ｃ）に示すように、導電体２０５は、酸化物２３
０の領域２３４のチャネル幅方向と交わる端部よりも外側の領域においても、延伸してい
ることが好ましい。つまり、酸化物２３０ａおよび酸化物２３０ｂのチャネル幅方向にお
ける側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳して
いることが好ましい。
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、
導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２
３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート
電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域
を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２の
ゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を
、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体２０５は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体
２０５ａが形成され、さらに内側に導電体２０５ｂが形成されている。ここで、導電体２
０５ａおよび導電体２０５ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にでき
る。なお、トランジスタ２００では、導電体２０５ａおよび導電体２０５ｂを積層する構
成について示しているが、本発明はこれに限られるものではない。例えば、導電体２０５
は、単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造
を有する場合、形成順に序数を付与し、区別する場合がある。
ここで、導電体２０５ａまたは導電体２０３ａは、水素原子、水素分子、水分子、窒素
原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡
散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好
ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制
する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。な
お、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、ま
たは上記酸素のいずれか一またはすべての拡散を抑制する機能とする。
導電体２０５ａまたは導電体２０３ａが酸素の拡散を抑制する機能を持つことにより、
導電体２０５ｂまたは導電体２０３ｂが酸化して導電率が低下することを抑制することが
できる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒
化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって
、導電体２０５ａまたは導電体２０３ａとしては、上記導電性材料を単層または積層とす
ればよい。これにより、水素、水などの不純物が、導電体２０３、および導電体２０５を
通じて、トランジスタ２００側に拡散するのを抑制することができる。
また、導電体２０５ｂは、タングステン、銅、またはアルミニウムを主成分とする導電
性材料を用いることが好ましい。なお、導電体２０５ｂを単層で図示したが、積層構造と
してもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体２０３ｂは、配線として機能するため、導電体２０５ｂより導電性が高い
導電体を用いることが好ましい。例えば、銅、またはアルミニウムを主成分とする導電性
材料を用いることができる。また、導電体２０３ｂは積層構造としてもよく、例えば、チ
タン、窒化チタンと上記導電性材料との積層としてもよい。
特に、導電体２０３ｂに、銅を用いることが好ましい。銅は抵抗が小さいため、配線等
に用いることが好ましい。一方、銅は拡散しやすいため、酸化物２３０に拡散することで
、トランジスタ２００の電気特性を低下させる場合がある。そこで、例えば、絶縁体２１
４には、銅の透過性が低い酸化アルミニウム、または酸化ハフニウムなどの材料を用いる
ことで、銅の拡散を抑えることができる。
なお、導電体２０５、絶縁体２１４、および絶縁体２１６は必ずしも設けなくともよい
。その場合、導電体２０３の一部が第２のゲート電極として機能することができる。
絶縁体２１０、および絶縁体２１４は、水または水素などの不純物が、基板側からトラ
ンジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。し
たがって、絶縁体２１０、および絶縁体２１４は、水素原子、水素分子、水分子、窒素原
子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散
を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ま
しい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制す
る機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
例えば、絶縁体２１０として酸化アルミニウムなどを用い、絶縁体２１４として窒化シ
リコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１０
および絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制すること
ができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１０および絶縁体２１
４よりも基板側に、拡散するのを抑制することができる。
また、導電体２０３の上に導電体２０５を積層して設ける構成にすることにより、導電
体２０３と導電体２０５の間に絶縁体２１４を設けることができる。ここで、導電体２０
３ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設け
ることにより、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる
。
また、層間膜として機能する絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁
体２８１は、絶縁体２１０、または絶縁体２１４よりも誘電率が低いことが好ましい。誘
電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる
。
例えば、絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８１として、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム
、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロ
ンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層
または積層で用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム
、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タン
グステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁
体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン、または窒化
シリコンを積層して用いてもよい。
絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２５０は、ゲート絶縁体と
しての機能を有する。
絶縁体２２６は、酸化物２３０ｃ、絶縁体２５０、絶縁体２７２、導電体２６０などを
形成するための開口を形成する際、または、絶縁体２４４、導電体２４２ａ、および導電
体２４２ｂを形成する際、のエッチングストッパとして機能する。ただし、上記加工にお
いて絶縁体２２４などがエッチングストッパとして機能する場合、絶縁体２２６は必ずし
も設ける必要はない。
ここで、絶縁体２２６を設けず、酸化物２３０と絶縁体２２４が接する場合、絶縁体２
２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ま
しい。つまり、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。この
ような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中
の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する絶
縁体を用いることが好ましい。加熱により酸素を脱離する絶縁体とは、昇温脱離ガス分析
（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析）
にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、
好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１
９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁
体である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃
以下、または１００℃以上４００℃以下の範囲が好ましい。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素（例えば、
酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透
過しにくい。）ことが好ましい。
絶縁体２２２や、絶縁体２２６が、酸素や不純物の拡散を抑制する機能を有することで
、酸化物２３０が有する酸素は、絶縁体２２０側へ拡散することがなく、好ましい。また
、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制す
ることができる。
絶縁体２２２や、絶縁体２２６は、例えば、酸化アルミニウム、酸化ハフニウム、酸化
タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウ
ム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－
ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、
および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる
場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物
理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにく
い。）絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む
絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む
絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含
む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用
いて絶縁体２２２や、絶縁体２２６を形成した場合、絶縁体２２２や、絶縁体２２６は、
酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水
素等の不純物の混入を抑制する層として機能する。
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニ
ウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、
酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記
の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい
。
また、絶縁体２２０や、絶縁体２２６は、熱的に安定していることが好ましい。例えば
、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、
ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせること
で、熱的に安定かつ比誘電率の高い積層構造の絶縁体２２０や、絶縁体２２６を得ること
ができる。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有
していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からな
る積層構造でもよい。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２
３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有するこ
とで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の
拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで
、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散
を抑制することができる。
なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有す
ることが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素
中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元
素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物
において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物におけ
る、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに
用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる
金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、
酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化
物を、用いることができる。
また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３
０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化
物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さ
いことが好ましい。
ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、
伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化
物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連
続的に変化または連続接合するともいうことができる。このようにするためには、酸化物
２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面に
おいて形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、
酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を
形成することができる。例えば、酸化物２３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化
物２３０ａおよび酸化物２３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、
酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２
３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸
化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。
そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高
いオン電流を得られる。
また、酸化物２３０は、領域２３１および領域２３４を有する。なお、領域２３１の少
なくとも一部は、導電体２４２と接する領域を有する。
なお、トランジスタ２００をオンさせると、領域２３１ａ、または領域２３１ｂは、ソ
ース領域、またはドレイン領域として機能する。一方、領域２３４の少なくとも一部は、
チャネルが形成される領域として機能する。また、領域２３１と領域２３４との間に、接
合領域として機能する領域２３２を有していてもよい。
つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う
電気特性を有するトランジスタを容易に提供することができる。
酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともい
う。）を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンド
ギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。この
ように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を
低減することができる。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい
ため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法
などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いるこ
とができる。
酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２
（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２としては、アル
ミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タン
グステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、
ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ば
れた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合
わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステ
ン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ル
テニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッ
ケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタ
ンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム
、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含
む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料
であるため、好ましい。
酸化物２３０と接するように上記導電体２４２を設けることで、領域２４３の酸素濃度
が低減する場合がある。また、領域２４３に導電体２４２に含まれる金属と、酸化物２３
０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域２４３の
キャリア密度が増加し、領域２４３は、低抵抗領域となる。
ここで、導電体２４２ａと導電体２４２ｂの間の領域は、絶縁体２８０の開口に重畳し
て形成される。これにより、導電体２４２ａと導電体２４２ｂの間に導電体２６０を自己
整合的に配置することができる。
絶縁体２４４は、導電体２４２を覆うように設けられ、導電体２４２の酸化を抑制する
。このとき、絶縁体２４４は、酸化物２３０の側面を覆い、絶縁体２２６と接するように
設けられてもよい。
絶縁体２４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニ
ウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウ
ムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である
、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハ
フニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは
、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結
晶化しにくいため好ましい。なお、導電体２４２が耐酸化性を有する材料、または、酸素
を吸収しても著しく導電性が低下しない場合、絶縁体２４４は、必須の構成ではない。求
めるトランジスタ特性により、適宜設計すればよい。
絶縁体２４４上には、絶縁体２７３が配置される。絶縁体２７３は、サイドウォールと
しての機能を有する。絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、イッ
トリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、
または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用
いることができる。または、窒化シリコンや、窒化酸化シリコンなどのシリコン窒化物を
用いることができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である
、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハ
フニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは
、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結
晶化しにくいため好ましい。
酸化物２３０ｃは、酸化物２３０ｂの上面、導電体２４２の側面、絶縁体２４４の側面
、絶縁体２７３の側面に接するように設けられる。
絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの内
側（側面、および底部上面）に接して配置することが好ましい。絶縁体２５０は、加熱に
より酸素が放出される絶縁体を用いて形成することが好ましい。例えば、ＴＤＳ分析にて
、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ま
しくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａ
ｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁体で
ある。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下
の範囲が好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素およ
び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に
、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に
接して設けることにより、絶縁体２５０から、酸化物２３０ｃを通じて、酸化物２３０ｂ
の領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶
縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体
２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体２５０は、酸化物２３０ｂと導電体２６０の間だけでなく、導電体２４２
と導電体２６０の間にも設けられる。絶縁体２５０として要求される膜厚により、導電体
２４２と導電体２６０の間に寄生容量が形成され、トランジスタ２００、あるいは半導体
装置の特性に悪影響を与えてしまう場合には、導電体２４２と導電体２６０の間に位置す
る絶縁体２５０の膜厚を酸化物２３０ｂと導電体２６０の間に位置する絶縁体２５０の膜
厚より、厚くするのが好ましい。そのためには、導電体２４２と導電体２６０の間に位置
する絶縁体２５０を２層構造とし、酸化物２３０ｂと導電体２６０の間に位置する絶縁体
２５０を単層構造とすればよい。詳細は後述するが、酸化物２３０ｃとなる酸化膜２３０
Ｃの内側に、第１の絶縁体となる絶縁膜を形成し、該絶縁膜に対して異方性エッチングを
行い、酸化膜２３０Ｃの内壁のみに第１の絶縁体を形成する。続けて、第２の絶縁体とな
る絶縁膜を形成することで、酸化物２３０ｂと導電体２６０の間に位置する絶縁体２５０
は単層構造となり、導電体２４２と導電体２６０の間に位置する絶縁体２５０は２層構造
となる。よって、導電体２４２と導電体２６０の間に位置する絶縁体２５０の膜厚を酸化
物２３０ｂと導電体２６０の間に位置する絶縁体２５０の膜厚より、厚くすることができ
る。
また、絶縁体２５０が有する過剰酸素を、効率的に酸化物２３０へ供給するために、絶
縁体２５０と導電体２６０との間に絶縁体２７２を設けてもよい。絶縁体２７２は、絶縁
体２５０からの酸素拡散を抑制することが好ましい。酸素の拡散を抑制する絶縁体２７２
を設けることで、絶縁体２５０から導電体２６０への過剰酸素の拡散が抑制される。つま
り、酸化物２３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素
による導電体２６０の酸化を抑制することができる。
また、絶縁体２７２は、ゲート絶縁体の一部としての機能を有する場合がある。したが
って、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、絶縁体２７２
は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい。ゲート
絶縁体を、絶縁体２５０と絶縁体２７２との積層構造とすることで、熱に対して安定、か
つ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を
保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、
ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
具体的には、絶縁体２７２として、ハフニウム、アルミニウム、ガリウム、イットリウ
ム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または
、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いるこ
とができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である
、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハ
フニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは
、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結
晶化しにくいため好ましい。なお、絶縁体２７２は、必須の構成ではない。求めるトラン
ジスタ特性により、適宜設計すればよい。
第１のゲート電極として機能する導電体２６０は、図１では２層構造として示している
が、単層構造でもよいし、３層以上の積層構造であってもよい。例えば、導電体２６０が
、２層構造である場合、導電体２６０ａは、導電体２０５ａと同様に、水素原子、水素分
子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子
などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または
、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有す
る導電性材料を用いることが好ましい。
導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれ
る酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる
。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タン
タル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが
好ましい。例えば、導電体２６０ｂとして、タングステン、銅、またはアルミニウムを主
成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としても
よく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
また、図１（Ｃ）に示すように、導電体２０５が、酸化物２３０のチャネル幅方向と交
わる端部よりも外側の領域において、延伸している場合、導電体２６０は、当該領域にお
いて、絶縁体２５０を介して、導電体２０５と重畳していることが好ましい。つまり、酸
化物２３０ａおよび酸化物２３０ｂの側面の外側において、導電体２０５と、絶縁体２５
０と、導電体２６０とは、積層構造を形成することが好ましい。
上記構成を有することで、導電体２６０、および導電体２０５に電位を印加した場合、
導電体２６０から生じる電界と、導電体２０５から生じる電界と、がつながり、酸化物２
３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート
電極としての機能を有する導電体２０５の電界によって、領域２３４のチャネル形成領域
を電気的に取り囲むことができる。
また、絶縁体２７３の側面に接し、導電体２６０、絶縁体２７２、絶縁体２５０、およ
び酸化物２３０ｃの上に、エッチングストッパとして機能する絶縁体２７０を設けること
が好ましい。絶縁体２７０として、ハフニウム、アルミニウム、ガリウム、イットリウム
、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、
マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いること
ができる。または、窒化シリコンや、窒化酸化シリコンなどのシリコン窒化物を用いるこ
とができる。
特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である
、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハ
フニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは
、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱履歴において、結
晶化しにくいため好ましい。
絶縁体２８０は、絶縁体２４４を介して、導電体２４２上に設けられる。絶縁体２８０
は、過剰酸素領域を有することが好ましい。例えば、絶縁体２８０として、酸化シリコン
、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン
、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する
酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコンおよび酸化
窒化シリコンは、熱的に安定であるため好ましい。
絶縁体２４４が設けられない場合、絶縁体２８０は、酸化物２３０ａ、および酸化物２
３０ｂの側面と接する。このとき、絶縁体２８０に含まれる酸素が、加熱により酸化物２
３０の領域２３４に供給される場合がある。なお、絶縁体２８０中の水または水素などの
不純物濃度が低減されていることが好ましい。
また、絶縁体２８０の上に、層間膜として機能する絶縁体２８１を設けることが好まし
い。絶縁体２８１は、絶縁体２２４や、絶縁体２８０などと同様に、膜中の水または水素
などの不純物濃度が低減されていることが好ましい。
また、絶縁体２８１、絶縁体２８０、および絶縁体２４４に形成された開口に、導電体
２４０ａおよび導電体２４０ｂを配置する。このとき、該開口の一部は、絶縁体２７３と
重なるように形成される。導電体２４０ａ、および導電体２４０ｂは、導電体２６０を挟
んで対向して設ける。また、導電体２４０ａおよび導電体２４０ｂは、絶縁体２７３の上
面、および側面と接し、かつ導電体２４２ａ、および導電体２４２ｂそれぞれと電気的に
接続する。なお、導電体２４０ａおよび導電体２４０ｂの上面は、絶縁体２８１の上面と
、同一平面上にしてもよい。
なお、絶縁体２８１、絶縁体２８０、および絶縁体２４４の開口の内壁に接して、導電
体２４０ａの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電
体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体
２８１、絶縁体２８０、および絶縁体２４４の開口の内壁に接して、導電体２４０ｂの第
１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位
置しており、導電体２４０ｂが導電体２４２ｂと接する。
ここで、図３（Ａ）に、図１（Ａ）にＡ５－Ａ６の一点鎖線で示す部位、すなわちトラ
ンジスタ２００のソース領域またはドレイン領域の断面図を示す。図３に示すように、導
電体２４０ａ（導電体２４０ｂ）は、少なくとも導電体２４２ａ（導電体２４２ｂ）の上
面、および側面と接し、さらに酸化物２３０ｂの側面、および酸化物２３０ａの側面と接
することが好ましい。特に、導電体２４０ａ（導電体２４０ｂ）は、酸化物２３０のチャ
ネル幅方向と交わる側面において、Ａ５側の側面、およびＡ６側の側面の双方または一方
と接することが好ましい。また、導電体２４０ａ（導電体２４０ｂ）が、酸化物２３０の
チャネル長方向と交わる側面において、Ａ１側（Ａ２側）の側面と接する構成にしてもよ
い。このように、導電体２４０ａ、および導電体２４０ｂを、導電体２４２ａ（導電体２
４２ｂ）の上面、および側面に加えて、酸化物２３０ｂの側面、および酸化物２３０ａの
側面と接する構成にすることにより、導電体２４０ａ（導電体２４０ｂ）と導電体２４２
ａ（導電体２４２ｂ）のコンタクト部の上面積を増やすことなく、コンタクト部の接触面
積を増加させ、導電体２４０ａ（導電体２４０ｂ）と導電体２４２ａ（導電体２４２ｂ）
の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレ
イン電極の微細化を図りつつ、オン電流を大きくすることができる。
また、図３（Ｂ）は、導電体２４２ａ（導電体２４２ｂ）の一部を露出する開口を形成
する際、リソグラフィー法におけるマスクのアライメントが、Ａ５方向にずれてしまった
場合の例を示している。チャネル幅方向において、導電体２４２ａ（導電体２４２ｂ）、
酸化物２３０ｂ、および酸化物２３０ａの幅よりも、開口の幅を大きくすることにより、
アライメントずれが生じても、導電体２４０ａ（導電体２４０ｂ）は、導電体２４２ａ（
導電体２４２ｂ）の上面、および側面、酸化物２３０ｂの側面、および酸化物２３０ａの
側面と接することができ、良好なコンタクトが得られる。
導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主
成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４
０ｂは積層構造としてもよい。
また、導電体２４０を積層構造とする場合、酸化物２３０ａ、酸化物２３０ｂ、導電体
２４２、絶縁体２４４、絶縁体２８０、絶縁体２８１と接する導電体には、導電体２０５
ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を
用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニ
ウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不
純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該
導電性材料を用いることで、絶縁体２８１より上層から水素、水などの不純物が、導電体
２４０ａおよび導電体２４０ｂを通じて酸化物２３０に混入するのを抑制することができ
る。
また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配
線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン
、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当
該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との
積層としてもよい。なお、当該導電体は、導電体２０３などと同様に、絶縁体に設けられ
た開口に埋め込むように形成してもよい。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、また
は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サ
ファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基
板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導
体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム
、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導
体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金
基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を
有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、
半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が
設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよ
い。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記
憶素子などがある。
また、基板として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを
設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥
離し、可撓性基板である基板に転置する方法もある。その場合には、非可撓性基板とトラ
ンジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基
板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、
元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、
好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下
の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量
化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性
を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合が
ある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和すること
ができる。すなわち、丈夫な半導体装置を提供することができる。
可撓性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそ
れらの繊維などを用いることができる。また、基板として、繊維を編み込んだシート、フ
ィルムまたは箔などを用いてもよい。可撓性基板である基板は、線膨張率が低いほど環境
による変形が抑制されて好ましい。可撓性基板である基板としては、例えば、線膨張率が
１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質
を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（
ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に
、アラミドは、線膨張率が低いため、可撓性基板である基板として好適である。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化
物、金属酸化窒化物、金属窒化酸化物などがある。
例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化によ
り、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、
ｈｉｇｈ－ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化
が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いるこ
とで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応
じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニ
ウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを
有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウ
ムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シ
リコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、
炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などが
ある。
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、
例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすること
ができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロ
ン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、
例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせ
ることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑
制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にするこ
とができる。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、
ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩
素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオ
ジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい
。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として
、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イット
リウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化
タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることがで
きる。
例えば、絶縁体２７０、絶縁体２７３として、ハフニウム、アルミニウム、ガリウム、
イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウ
ム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物
を用いることができる。また、シリコンの窒化物や、酸素を含むシリコンの窒化物、すな
わち、窒化シリコンや、窒化酸化シリコンなどを用いることができる。
絶縁体２７０、および絶縁体２７３は、絶縁体２８０、および絶縁体２８１に開口を形成
する際、エッチングストッパとして機能するため、絶縁体２８０、および絶縁体２８１の
加工において絶縁体２８０、および絶縁体２８１のエッチングレートよりも低いエッチン
グレートを有する材料を用いることが好ましい。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であ
っても、水素、および窒素の拡散を抑制することができる。また、酸化ハフニウムは、酸
化アルミニウムよりもバリア性が低いが、膜厚を厚くすることによりバリア性を高めるこ
とができる。したがって、酸化ハフニウムの膜厚を調整することで、水素、および窒素の
適切な添加量を調整することができる。
例えば、ゲート絶縁体として機能する絶縁体２５０は、過剰酸素領域を有する絶縁体で
あることが好ましい。また、絶縁体２２６を設けず、ゲート絶縁体の一部として機能する
絶縁体２２４が酸化物２３０と接する場合、絶縁体２２４は、過剰酸素領域を有する絶縁
体であることが好ましい。例えば、過剰酸素領域を有する酸化シリコンまたは酸化窒化シ
リコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償
することができる。
また、例えば、ゲート絶縁体の一部として機能する絶縁体２２２、および絶縁体２２６
において、アルミニウム、ハフニウム、およびガリウムの一種または複数種の酸化物を含
む絶縁体を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方
の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよび
ハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
例えば、絶縁体２２０には、熱に対して安定である酸化シリコンまたは酸化窒化シリコ
ンを用いることが好ましい。ゲート絶縁体として、熱に対して安定な膜と、比誘電率が高
い膜との積層構造とすることで、物理膜厚を保持したまま、ゲート絶縁体の等価酸化膜厚
（ＥＯＴ）の薄膜化が可能となる。
上記積層構造とすることで、ゲート電極からの電界の影響を弱めることなく、オン電流
の向上を図ることができる。また、ゲート絶縁体の物理的な厚みにより、ゲート電極と、
チャネルが形成される領域との間の距離を保つことで、ゲート電極とチャネル形成領域と
の間のリーク電流を抑制することができる。
絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８１は、比誘電率の低い
絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２１６、絶縁体２８０、
および絶縁体２８１は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリ
コン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を
添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ま
しい。または、絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８１は、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸
化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、ま
たは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シ
リコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、
熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポ
リエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポ
リカーボネート、またはアクリルなどがある。
絶縁体２１０、絶縁体２１４、絶縁体２４４、および絶縁体２７２としては、水素など
の不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体２１０
、絶縁体２１４、絶縁体２４４、および絶縁体２７２、としては、例えば、酸化アルミニ
ウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イッ
トリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、または酸化タンタルなどの
金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チ
タン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネ
シウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチ
ウム、ランタンなどから選ばれた金属元素を１種以上含む材料を用いることができる。ま
た、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半
導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した
金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい
。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層
構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒
素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極と
して機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を
組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチ
ャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設ける
ことで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含
まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金
属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタル
などの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングス
テンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタ
ンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化
物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウ
ムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成
される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶
縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０、導電体２０３、導電体２０５、導電体２４２、および導電体２４０とし
ては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブ
デン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジル
コニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタ
ンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元
素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、
タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化
物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ラン
タンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チ
タン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化
ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニ
ッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維
持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコ
ンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用い
てもよい。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体と
もいう。）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な
金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジ
ウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム
、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、
鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジ
ム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、
または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ－Ｍ－Ｚｎ酸化
物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、また
はスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、
ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、
ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして
、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単
結晶酸化物半導体としては、例えば、多結晶酸化物半導体、および非晶質酸化物半導体な
どが知られている。
トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好
ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることが
できる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の
薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体
の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって
、製造コストが増加し、さらに、スループットも低下してしまう。
２００９年に、ＣＡＡＣ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物（ＣＡＡＣ－ＩＧＺＯと呼
ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここで
は、ＣＡＡＣ－ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温
で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ－ＩＧＺＯを用い
たトランジスタは、優れた電気特性および信頼性を有することが報告されている。
また、２０１３年には、ｎｃ構造を有するＩｎ－Ｇａ－Ｚｎ酸化物（ｎｃ－ＩＧＺＯと呼
ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ－ＩＧＺＯは、微小な領域
（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領
域間で結晶方位に規則性が見られないことが報告されている。
非特許文献４および非特許文献５では、上記のＣＡＡＣ－ＩＧＺＯ、ｎｃ－ＩＧＺＯ、お
よび結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズ
の推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前で
さえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにお
いて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕ
ｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの
薄膜と比べて、ＣＡＡＣ－ＩＧＺＯの薄膜およびｎｃ－ＩＧＺＯの薄膜は電子線照射に対
する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ
－ＩＧＺＯの薄膜またはｎｃ－ＩＧＺＯの薄膜を用いることが好ましい。
酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、
具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０－２
４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、酸化物半導体
を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなど
が開示されている（非特許文献７参照。）。
また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該
トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置で
は、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回
数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶ
こともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の
原因として考えられている。そこで、非特許文献８において、表示装置のリフレッシュレ
ートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッ
シュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。
このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導
体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造コスト低下およ
びスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという
特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている
。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃ
ｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａ
ｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場
合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の
一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機
能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有す
る。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの半導
体層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であ
り、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁
性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏ
ｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与すること
ができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機
能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶
縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶
縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子
レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料
中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察
される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、
絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎ
ｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップ
を有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘ
ｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因する
ナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際
に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャッ
プを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有
する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域
に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流
、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合
材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ
ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半
導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－
ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ
：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および
非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある
。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウ
ンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結
晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向
において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距
離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元
素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶
構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置
換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ
）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，
Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結
晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにく
いといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下す
る場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖ
ａｃａｎｃｙともいう。）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ
－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有す
る金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジ
ウム－ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶により構成されるこ
とで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向
があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな
結晶（例えば、上述のナノ結晶）により構成される方が、構造的に安定となる場合がある
。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸
化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉ
ｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。
本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉ
ｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明
する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効
果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実
現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金
属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低
くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準
位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は
、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さ
らに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよ
い。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長
く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い
金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合が
ある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃
度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸
化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃
度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られ
る濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ
／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金
属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン
特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃
度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアル
カリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ま
しくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア
密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形
成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属
酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。
例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ
３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８
ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物を
用いたトランジスタは、ノーマリーオン特性となりやすい。
また、金属酸化物に含まれる水素は、金属酸化物中に浅い欠陥準位を形成する場合があ
る。浅い欠陥準位とは、伝導帯下端の近くに位置する界面準位を指す。浅い欠陥準位は、
金属酸化物中の高密度領域と低密度領域の境界近傍に存在することが推定される。ここで
は、金属酸化物中の高密度領域と低密度領域は、領域に含まれる水素の量で区別する。す
なわち、低密度領域と比較して、高密度領域は、水素をより多く含む領域とする。金属酸
化物中の高密度領域と低密度領域の境界近傍は、両領域間の応力歪によって、微小なクラ
ックが生じやすく、当該クラック近傍に酸素欠損およびインジウムのダングリングボンド
が発生し、ここに、水素または水などの不純物が局在することで、浅い欠陥準位が形成さ
れるものと推定される。
また、上記金属酸化物中の高密度領域は、低密度領域よりも結晶性が高くなる場合があ
る。また、上記金属酸化物中の高密度領域は、低密度領域よりも膜密度が高くなる場合が
ある。また、上記金属酸化物が、インジウムと、ガリウムと、亜鉛と、有する組成の場合
、高密度領域は、インジウムと、ガリウムと、亜鉛と、を有し、低密度領域は、インジウ
ムと、亜鉛と、を有する場合がある。別言すると、低密度領域は、高密度領域よりもガリ
ウムの割合が少ない場合がある。
なお、上記浅い欠陥準位は、酸素欠損に起因すると推定される。金属酸化物中の酸素欠
損が増えると、浅い欠陥準位密度（ｓＤＯＳ：ｓｈａｌｌｏｗ ｌｅｖｅｌ Ｄｅｎｓｉ
ｔｙ ｏｆ Ｓｔａｔｅｓ）とともに深い欠陥準位密度（ｄＤＯＳ：ｄｅｅｐ ｌｅｖｅ
ｌ Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）も増えると推定される。これは、深い欠陥準
位も酸素欠損によるものだと考えられるためである。なお、深い欠陥準位とは、バンドギ
ャップの中央付近に位置する欠陥準位を指す。
したがって、金属酸化物中の酸素欠損を抑制することで、浅い欠陥準位及び深い欠陥準
位の双方の準位密度を低減させることが可能となる。また、浅い欠陥準位については、金
属酸化物の成膜時の温度を調整することで、ある程度制御できる可能性がある。具体的に
は、金属酸化物の成膜時の温度を、１７０℃またはその近傍、好ましくは１３０℃または
その近傍、さらに好ましくは室温とすることで、浅い欠陥準位密度を低減することができ
る。
また、金属酸化物の浅い欠陥準位は、金属酸化物を半導体層に用いたトランジスタの電
気特性に影響を与える。すなわち、浅い欠陥準位によって、トランジスタのドレイン電流
－ゲート電圧（Ｉｄ－Ｖｇ）特性において、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの
変化が緩やかとなり、トランジスタのオフ状態からオン状態への立ち上がり特性の良し悪
しの目安の１つである、Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ、ＳＳとも言う。
）が悪化する。これは浅い欠陥準位に電子がトラップされたためと考えられる。
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的に
は、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ
／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満
とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用い
ることで、安定した電気特性を付与することができる。
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図４
乃至図１９を用いて説明する。また、図４乃至図１９において、各図の（Ａ）は上面図を
示す。また、各図の（Ｂ）は、（Ａ）に示すＡ１－Ａ２の一点鎖線で示す部位に対応する
断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図の（
Ｃ）は、（Ａ）にＡ３－Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジス
タ２００のチャネル幅方向の断面図でもある。なお、各図の（Ａ）の上面図では、図の明
瞭化のために一部の要素を省いて図示している。
まず、基板（図示しない。）を準備し、当該基板上に絶縁体２１０を成膜する。絶縁体
２１０の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐ
ｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ
Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ
Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉ
ｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ
Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ Ｃ
ＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用
いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ
（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラ
ズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など
）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき
、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合
がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生
じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成
膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法
である。また、ＡＬＤ法は、成膜中のプラズマダメージが生じないため、欠陥の少ない膜
が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある
。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して
、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（
ＸＰＳ：Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用い
て行うことができる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法と
は異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがっ
て、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特
に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比
の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜
速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いること
が好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御する
ことができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意
の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜
しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜
することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用
いて成膜する場合と比べて、搬送や圧力調整にかかる時間を要さない分、成膜にかかる時
間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合
がある。
本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウム
を成膜する。また、絶縁体２１０は、多層構造としてもよい。例えば、スパッタリング法
によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、ＡＬＤ法によって酸化
アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウム
を成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成
膜する構造としてもよい。
次に絶縁体２１０上に絶縁体２１２を成膜する。絶縁体２１２の成膜は、スパッタリン
グ法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２１２に、絶縁体２１０に達する開口を形成する。開口とは、例えば、溝
やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合があ
る。開口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用い
るほうが微細加工には好ましい。また、絶縁体２１０は、絶縁体２１２をエッチングして
開口を形成する際のエッチングストッパとして機能する絶縁体を選択することが好ましい
。例えば、開口を形成する絶縁体２１２に酸化シリコンを用いた場合は、絶縁体２１０は
、窒化シリコン、酸化アルミニウム、酸化ハフニウムを用いるとよい。
開口の形成後に、導電体２０３ａとなる導電膜を成膜する。当該導電膜は、酸素の透過
を抑制する機能を有する導電体を含むことが好ましい。例えば、窒化タンタル、窒化タン
グステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタ
ン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすること
ができる。導電体２０３ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ
法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０３ａとなる導電膜として、スパッタリング法によって窒
化タンタル、または、窒化タンタルの上に窒化チタンを積層した膜を成膜する。導電体２
０３ａとしてこのような金属窒化物を用いることにより、後述する導電体２０３ｂで銅な
ど拡散しやすい金属を用いても、当該金属が導電体２０３ａから外に拡散するのを抑制す
ることができる。
次に、導電体２０３ａとなる導電膜上に、導電体２０３ｂとなる導電膜を成膜する。当
該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法
などを用いて行うことができる。本実施の形態では、導電体２０３ｂとなる導電膜として
、銅などの低抵抗導電性材料を成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０３ａとなる導電膜、ならびに導電体２０３
ｂとなる導電膜の一部を除去し、絶縁体２１２を露出する。その結果、開口部のみに、導
電体２０３ａとなる導電膜、ならびに導電体２０３ｂとなる導電膜が残存する。これによ
り、上面が平坦な、導電体２０３ａおよび導電体２０３ｂを含む導電体２０３を形成する
ことができる（図４参照。）。なお、当該ＣＭＰ処理により、絶縁体２１２の一部が除去
される場合がある。
次に、絶縁体２１２、および導電体２０３上に絶縁体２１４を成膜する。絶縁体２１４
の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用
いて行うことができる。本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化
シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過し
にくい絶縁体を用いることにより、導電体２０３ｂに銅など拡散しやすい金属を用いても
、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる
。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２１４および絶縁体２１６に、導電体２０３に達する開口を形成する。開
口の形成にはウエットエッチング法を用いてもよいが、ドライエッチング法を用いるほう
が微細加工には好ましい。
開口の形成後に、導電体２０５ａとなる導電膜を成膜する。該導電膜は、酸素の透過を
抑制する機能を有する導電性材料を含むことが好ましい。例えば、窒化タンタル、窒化タ
ングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チ
タン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とするこ
とができる。導電体２０５ａとなる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢ
Ｅ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
本実施の形態では、導電体２０５ａとなる導電膜として、スパッタリング法によって窒
化タンタルを成膜する。
次に、導電体２０５ａとなる導電膜上に、導電体２０５ｂとなる導電膜を成膜する。当
該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法
などを用いて行うことができる。
本実施の形態では、導電体２０５ｂとなる導電膜として、ＣＶＤ法によって窒化チタン
を成膜し、当該窒化チタン上にＣＶＤ法によってタングステンを成膜する。
次に、ＣＭＰ処理を行うことで、導電体２０５ａとなる導電膜、ならびに導電体２０５
ｂとなる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導
電体２０５ａ、および導電体２０５ｂとなる導電膜が残存する。これにより、上面が平坦
な、導電体２０５ａおよび導電体２０５ｂを含む導電体２０５を形成することができる（
図４参照。）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合があ
る。
次に、絶縁体２１６、および導電体２０５上に絶縁体２２０を成膜する。絶縁体２２０
の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用
いて行うことができる。本実施の形態では、絶縁体２２０として、ＣＶＤ法によって酸化
シリコンを成膜する。
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウム
およびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アル
ミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニ
ウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミ
ネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方
の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２
２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設け
られた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の
内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができ
る。
絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡ
ＬＤ法などを用いて行うことができる。
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリ
ング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる
。本実施の形態では、絶縁体２２４として、ＣＶＤ法によって酸化シリコンを成膜する。
続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好まし
くは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよ
い。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以
上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行っ
てもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離
した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰
囲気で加熱処理を行ってもよい。
本実施の形態では、加熱処理として、絶縁体２２４の成膜後に窒素雰囲気にて４００℃
の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２４に含まれる水素や水
などの不純物を除去することなどができる。
また、加熱処理は、絶縁体２２０成膜後、および絶縁体２２２の成膜後のそれぞれのタ
イミングで行うこともできる。当該加熱処理は、上述した加熱処理条件を用いることがで
きるが、絶縁体２２０成膜後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズ
マ処理を行ってもよい。酸素を含むプラズマ処理は、例えば、マイクロ波を用いた高密度
プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ
（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを
用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加する
ことで、高密度プラズマによって生成された酸素ラジカルを効率良く絶縁体２２４内に導
くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に
、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズ
マ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水素や水などの不純物
を除去することができる。その場合、加熱処理は行わなくてもよい。
次に、絶縁体２２４上に、絶縁体２２６を成膜する。絶縁体２２６は、後工程において
、絶縁体２８０、絶縁体２７３Ａ、絶縁体２４４Ａ、および導電体２４２Ｂをエッチング
する際のストッパとして機能する。絶縁体２２６として、アルミニウムおよびハフニウム
の一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハ
フニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニ
ウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用
いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶
縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２６が、水素および
水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含
まれる水素、および水が、絶縁体２２６を通じてトランジスタ２００の内側へ拡散するこ
とが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
絶縁体２２６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡ
ＬＤ法などを用いて行うことができる。
絶縁体２２６の成膜後に、前述した加熱処理を行ってもよい。
次に、絶縁体２２６上に、酸化物２３０ａとなる酸化膜２３０Ａと、酸化物２３０ｂと
なる酸化膜２３０Ｂを順に成膜する（図４参照。）。なお、上記酸化膜は、大気環境に晒
さずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０
Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐこ
とができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ
法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂの成膜をスパッタリング法によって行
う場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。
スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸
素を増やすことができる。また、上記の酸化膜の成膜をスパッタリング法によって行う場
合は、例えば、Ｉｎ－Ｍ－Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体
２２４および絶縁体２２６に供給される場合がある。したがって、酸化膜２３０Ａのスパ
ッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好まし
くは１００％とすればよい。
また、酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含ま
れる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると
、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領
域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：
Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂと
して、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のタ
ーゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択す
ることで、酸化物２３０に求める特性に合わせて形成するとよい。
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることがで
きる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水素や水などの不
純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で
１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行
う。
次に、酸化膜２３０Ｂ上に導電膜２４２Ａを形成する（図４参照。）。導電膜２４２Ａ
は、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデ
ン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコ
ニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタン
から選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素
を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タ
ングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物
、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタ
ンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタ
ン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ル
テニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッ
ケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持
する材料であるため、好ましい。なお、導電膜２４２Ａの形成は、スパッタリング法、Ｃ
ＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
次に、導電膜２４２Ａを加工して、酸化膜２３０Ａ、および酸化膜２３０Ｂを加工する
ためのハードマスクを形成する。
なお、導電膜２４２Ａの加工はリソグラフィー法を用いて行えばよい。また、当該加工
はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング
法による加工は微細加工に適している。
リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された
領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レ
ジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望
の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレー
ザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを
露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体
（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて
、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる
場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要とな
る。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエット
エッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、また
はウエットエッチング処理後にドライエッチング処理を行う、などで、除去することがで
きる。
本実施の形態では、レジストマスクを用いて、導電膜２４２Ａをエッチングすることで
ハードマスクとして機能する導電体２４２Ｂを形成する（図５参照。）。導電体２４２Ｂ
形成後は、レジストマスクを除去してから酸化膜の加工を行ってもよいし、レジストマス
クを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失するこ
とがある。上記酸化膜のエッチング後にハードマスクとして機能する導電体２４２Ｂをエ
ッチングにより除去してもよいが、本実施の形態では、導電体２４２Ｂをさらに加工して
、ソース電極、およびドレイン電極を形成するため、導電体２４２Ｂは除去しない。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ
：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いる
ことができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板
型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方
の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それ
ぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれ
に周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有する
ドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチン
グ装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌ
ｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。
次に、導電体２４２Ｂをハードマスクとして用い、酸化膜２３０Ａ、および酸化膜２３
０Ｂを島状に加工して、酸化物２３０ａ、および酸化物２３０ｂを形成する（図５参照。
）。なお、当該加工処理にて、絶縁体２２６の一部が除去される場合がある。
ここで、酸化物２３０ａ、および酸化物２３０ｂは、少なくとも一部が導電体２０５と
重なるように形成する。また、酸化物２３０ａ、および酸化物２３０ｂの側面は、絶縁体
２２２の上面、または基板の上面に対し、テーパー形状を有することが好ましい。酸化物
２３０ａ、および酸化物２３０ｂの側面が、絶縁体２２２の上面、または基板の上面に対
し、テーパー形状を有することで、後工程において酸化物２３０ａ、および酸化物２３０
ｂの側面に形成される膜を容易に除去できる。
また、酸化物２３０ａ、酸化物２３０ｂ、および導電体２４２Ｂの側面と、導電体２４
２Ｂの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲してい
ることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、導電体２４２Ｂの
端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以
下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
なお、当該酸化膜の加工は、導電体２４２Ｂをハードマスクに用い、ドライエッチング
法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細
加工に適している。
また、上記ドライエッチングなどの処理を行うことによって、エッチングガスなどに起
因した不純物が、酸化物２３０ａ、および酸化物２３０ｂなどの側面または内部に付着ま
たは拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用い
たウエット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、
上記洗浄を適宜組み合わせて行ってもよい。
ウエット洗浄としては、シュウ酸、リン酸、過酸化水素水、またはフッ化水素酸などを
炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水また
は炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用
いた超音波洗浄を行う。
続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いる
ことができる。ただし、該加熱処理により、導電体２４２Ｂの酸化が懸念される場合、該
加熱処理は、酸素を含まない雰囲気で行われることが好ましい。一方、導電体２４２Ｂが
、耐酸化性材料を含む場合、該加熱処理を、酸素を含む雰囲気で行ってもよい。
次に、絶縁体２２６、酸化物２３０ａ、酸化物２３０ｂ、および導電体２４２Ｂ上に絶
縁体２４４Ａを成膜する（図６参照。）。なお、絶縁体２４４Ａは、絶縁性バリアとして
機能することが好ましく、アルミニウムおよびハフニウムの一方または双方の酸化物を含
む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸
化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフ
ニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。バリア性
を有する絶縁体２４４Ａにより、導電体２４２Ｂの酸化を抑制することができる。なお、
導電体２４２Ｂが、耐酸化性材料を含む場合、絶縁体２４４Ａは、必ずしも設ける必要は
無い。なお、絶縁体２４４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ
法、またはＡＬＤ法などを用いて行うことができる。
次に、絶縁体２４４Ａの上に、絶縁体２８０を成膜する。絶縁体２８０は、比誘電率の
低い絶縁体を有することが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸
化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコ
ン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂な
どを有することが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、空孔を有する酸化シリコンを絶縁体２８０に用いると、後の工程で絶縁体２８０中に過
剰酸素領域を容易に形成できるため好ましい。また、酸化シリコンおよび酸化窒化シリコ
ンは、熱的に安定であるため好ましい。絶縁体２８０の成膜は、スパッタリング法、ＣＶ
Ｄ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。または、ス
ピンコート法、ディップ法、液滴吐出法（インクジェット法など）、印刷法（スクリーン
印刷、オフセット印刷など）、ドクターナイフ法、ロールコーター法、またはカーテンコ
ーター法などを用いて行うことができる。本実施の形態では、絶縁体２８０として、ＣＶ
Ｄ法によって酸化窒化シリコンを成膜する。
なお、絶縁体２８０は、上面が平坦性を有するように形成することが好ましい。例えば
、絶縁体２８０は、成膜した直後に上面が平坦性を有していてもよい。または、例えば、
絶縁体２８０は、成膜後に基板裏面などの基準面と平行になるよう絶縁体などを上面から
除去していくことで平坦性を有してもよい。このような処理を、平坦化処理と呼ぶ。平坦
化処理としては、ＣＭＰ処理、ドライエッチング処理などがある。本実施の形態では、平
坦化処理として、ＣＭＰ処理を用いる。ただし、絶縁体２８０の上面は必ずしも平坦性を
有さなくてもよい。
次に、絶縁体２８０上に、導電体２４６Ａを形成する。なお、導電体２４６Ａは、後工
程において、絶縁体２８０、絶縁体２７３Ａ、絶縁体２４４Ａ、および導電体２４２Ｂを
エッチングする際のハードマスクとして機能すればよく、必ずしも導電性を有する必要は
ない。ハードマスクとして機能するならば、絶縁体２８０上に、２４６Ａとして絶縁体を
形成してもよい。
次に、導電体２４６Ａを、リソグラフィー法を用いて加工し、ハードマスクとして機能
する導電体２４６を形成する（図７参照。）。
次に、導電体２４６をハードマスクとして用いて、少なくとも導電体２０５と重なる領
域を有するように、絶縁体２８０に対して加工処理を行い、開口２４５を形成する（図７
参照。）。開口の形成にはウエットエッチング法を用いてもよいが、微細加工が可能な点
、また絶縁体２８０の側面を絶縁体２２２、または絶縁体２８０の表面に対して概略垂直
に加工できる点からドライエッチング法を用いるほうが好ましい。絶縁体２８０の側面を
絶縁体２２２、または絶縁体２８０の表面に対して概略垂直に加工し、後工程にて、絶縁
体２８０の側面にサイドウォールとして機能する絶縁体２７３を設ける。
次に、開口２４５内部、および導電体２４６上に絶縁体２７３Ａを形成する（図８参照
。）。絶縁体２７３Ａは、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコ
ニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシ
ウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる
。また、シリコンの窒化物や、酸素を含むシリコンの窒化物、すなわち、窒化シリコンや
、窒化酸化シリコンなどを用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ま
たはＡＬＤ法などを用いて形成することができる。
また、絶縁体２７３Ａは、後工程の加工によりサイドウォールとして機能する絶縁体２
７３となる。絶縁体２７３Ａの膜厚に応じて、サイドウォールの幅が決まる。絶縁体２７
３Ａの膜厚は、５ｎｍ以上３０ｎｍ以下、好ましくは、５ｎｍ以上１５ｎｍ以下とする。
この場合、形成されるサイドウォールの幅は、５ｎｍ以上３０ｎｍ以下、または、５ｎｍ
以上１５ｎｍ以下とすることができる。
次に、絶縁体２７３Ａを異方性エッチングにより加工し、サイドウォールとして機能す
る絶縁体２７３を形成する（図９参照。）。該異方性エッチングには、ドライエッチング
を用いることが好ましい。
次に、絶縁体２７３をマスクとして用い、絶縁体２４４Ａ、および導電体２４２Ｂを加
工し、絶縁体２４４、および導電体２４２（導電体２４２ａ、および導電体２４２ｂ）を
形成する（図１０参照。）。該加工には、異方性エッチングが可能なドライエッチングを
用いることが好ましい。該加工により、酸化物２３０ａの側面、酸化物２３０ｂの上面と
側面、および絶縁体２２６の表面の一部が露出する。また、該加工により絶縁体２２６の
一部がエッチングされる場合がある。また、導電体２４２ａ、および導電体２４２ｂが互
いに向かい合う面の断面は、絶縁体２２２、または絶縁体２８０の表面に対してテーパー
形状を有する場合がある。一方、該断面は絶縁体２２２、または絶縁体２８０の表面に対
して概略垂直形状を有していてもよい。
なお、後工程にて形成される導電体２６０は、絶縁体２７３の間、すなわち導電体２４
２ａと導電体２４２ｂの間に自己整合的に配置される。
ここで、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好
ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行え
ばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。一方、導電体２４２が
耐酸化性を有する導電体の場合、該加熱処理を、酸素を含む雰囲気で行ってもよい。また
、加熱処理は減圧状態で行ってもよい。例えば、加熱処理として、窒素雰囲気にて４００
℃の温度で１時間の処理を行う。
該加熱処理により、酸化物２３０ａ、および酸化物２３０ｂに含まれる水素や水などの
不純物を除去することができる。また、上記加工におけるドライエッチングにて酸化物２
３０ａ、または酸化物２３０ｂに生じたダメージを回復することができる。また、酸素を
含む雰囲気で加熱処理を行った場合、酸化物２３０ａ、および酸化物２３０ｂに酸素を添
加することができる。
また、上記加熱処理により、導電体２４２から、導電体２４２に含まれる金属元素が酸
化物２３０ｂへ拡散し、酸化物２３０ｂに金属元素が添加される場合がある。また、酸化
物２３０ｂの導電体２４２との界面近傍における酸素が導電体２４２に吸収される場合が
ある。その結果、酸化物２３０ｂの導電体２４２との界面近傍が金属化合物となり、低抵
抗化する。なお、その際、酸化物２３０ｂの一部と、上述した金属元素とが、合金化して
もよい。酸化物２３０ｂの一部と金属元素が、合金化することで、酸化物２３０ｂに添加
された金属元素は、比較的安定な状態となるため、信頼性の高い半導体装置を提供するこ
とができる。なお、図１０（Ｂ）では、酸化物２３０ｂの上記低抵抗化領域の一例として
、点線にて領域２４３ａ、および領域２４３ｂを示している。
領域２４３ａ、および領域２４３ｂは、酸化物２３０ｂの導電体２４２近傍において、
深さ方向、および水平方向に拡散するように設けられる例を示しているが、本発明はこれ
に限らない。領域２４３ａ、および領域２４３ｂは、深さ方向において、酸化物２３０ｂ
の全体に形成されていてもよいし、酸化物２３０ａに形成されていてもよい。また、領域
２４３ａ、および領域２４３ｂは、水平方向において、導電体２４２から水平方向に拡散
した領域（図２に示す領域２３１、および領域２３２）に形成される例を示しているが、
本発明はこれに限らない。領域２４３ａ、および領域２４３ｂは、導電体２４２と重なる
領域（領域２３１）のみに形成されてもよいし、後工程で形成される導電体２６０の一部
と重なる領域（領域２３４の一部）にも形成されてもよい。
また、酸化物２３０中の水素は、図２で示した、領域２３１に拡散し、領域２３１に存
在する酸素欠損の中に入った場合、比較的安定な状態となる。また、領域２３４に存在す
る酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、領域２
３１に拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。し
たがって、熱処理によって、領域２３１は、より低抵抗化し、領域２３４は、高純度化（
水、水素などの不純物の低減）し、より高抵抗化する。
また、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上
、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５
０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０
℃以上４５０℃以下で行えばよい。
なお、導電膜２４２Ａの成膜後、または、導電体２４２の形成後の加熱処理において、
導電膜２４２Ａまたは導電体２４２に、酸化物２３０の領域２３１の酸素が吸収されるこ
とで、領域２３１に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠
損に入ることで、領域２３１のキャリア密度は、増加する。したがって、酸化物２３０の
領域２３１は、ｎ型となり、低抵抗化される。
領域２３１の酸素濃度は、領域２３４の酸素濃度より低い場合がある。また、領域２３２
の酸素濃度は、領域２３１の酸素濃度以上、領域２３４の酸素濃度以下となる場合がある
。また、領域２３１の水素濃度は、領域２３４の水素濃度より高い場合がある。また、領
域２３２の水素濃度は、領域２３４の水素濃度以上、領域２３１の水素濃度以下となる場
合がある。
次に、酸化物２３０ａの側面、酸化物２３０ｂの上面、および側面、導電体２４２の側
面、絶縁体２７３の側面と接する領域を有するように、導電体２４６上に酸化物２３０ｃ
となる酸化膜２３０Ｃを成膜する（図１１参照）。
酸化膜２３０Ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、または
ＡＬＤ法などを用いて行うことができる。酸化物２３０ｃに求める特性に合わせて、酸化
膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜す
ればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ
：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜する。
続いて、酸化膜２３０Ｃ上に、絶縁体２５０Ａを成膜する（図１１参照。）。
絶縁体２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ
法などを用いて成膜することができる。絶縁体２５０Ａとして、ＣＶＤ法により、酸化窒
化シリコンを成膜することが好ましい。なお、絶縁体２５０Ａを成膜する際の成膜温度は
、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁体２５０Ａ
を、４００℃で成膜することで、不純物が少ない絶縁体を成膜することができる。
なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズ
マに絶縁体２５０Ａを曝すことで、絶縁体２５０Ａ、へ酸素を導入することができる。
また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができ
る。当該加熱処理によって、絶縁体２５０Ａの水分濃度および水素濃度を低減させること
ができる。
ここで、導電体２４２と、後工程で形成される導電体２６０は、寄生容量を形成し得る
。すなわち、導電体２４２の側面に設けられる絶縁膜は、該寄生容量の誘電体として機能
し得る。一方、該絶縁膜は、トランジスタ２００のゲート絶縁体として機能するため、２
０ｎｍ以下、好ましくは１０ｎｍ以下、より好ましくは５ｎｍ以下の薄膜で形成するのが
好ましい。導電体２４２の側面に設けられる絶縁膜を、上記寄生容量が無視できる程度に
厚くするためには、少なくとも導電体２４２の側面において絶縁膜を２層以上の積層構造
とするのが好ましい。
そこで、絶縁体２５０Ａに対して異方性エッチングを行い、導電体２４２の側面、およ
び絶縁体２７３の側面に、酸化膜２３０Ｃを介して絶縁体２５０Ｂを形成するのが好まし
い（図１２参照）。
次に、酸化膜２３０Ｃ、および絶縁体２５０Ｂを覆うように絶縁体２５０Ｃを形成する
（図１３参照）。絶縁体２５０Ｃは、絶縁体２５０Ａと同様の装置を用いて、同様の材料
にて形成することができる。上記工程により、酸化物２３０ｂ上方には、絶縁体２５０Ｃ
が設けられ、導電体２４２の側面には、絶縁体２５０Ｂ、および絶縁体２５０Ｃを設ける
ことができる。すなわち、導電体２４２の側面に、酸化物２３０ｂ上方の絶縁体より厚い
絶縁体を設けることができる。
次に、図１３に示すように、絶縁体２７２Ａを形成することが好ましい。絶縁体２７２
Ａとして、絶縁性バリアを用いることで、後工程で形成される、ゲート電極として機能す
る導電体２６０の酸化を抑制することが可能となる。一方、導電体２６０が耐酸化性材料
により形成されている場合、または、酸素を吸収しても導電性が著しく低下しない材料で
ある場合は、絶縁体２７２Ａは必ずしも設ける必要は無い。絶縁体２７２Ａは、絶縁体２
４４Ａと同様の装置を用いて、同様の材料にて形成することができる。
ここで、絶縁体２７２Ａを成膜する手段として、スパッタリング装置を用いて、酸素ガ
ス雰囲気下で成膜を行うことで、絶縁体２７２Ａを成膜しながら、絶縁体２５０Ｂ、およ
び絶縁体２５０Ｃに酸素を導入することができる。また、絶縁体２７２Ａに、バリア性を
有するアルミニウムおよびハフニウムの一方または双方の酸化物を用いることで、絶縁体
２５０Ｂ、および絶縁体２５０Ｃに導入した過剰酸素を、効果的に封じ込めることができ
る。
続いて、導電膜２６０Ａ、および導電膜２６０Ｂを順次成膜する（図１３参照。）。導
電膜２６０Ａ、および導電膜２６０Ｂは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬ
Ｄ法、またはＡＬＤ法などを用いて成膜することができる。導電膜２６０Ａとして、窒化
チタンを成膜し、導電膜２６０Ｂとして、タングステンを成膜してもよい。
導電膜２６０Ａとして、ＣＶＤ法、またはスパッタリング法により、金属窒化物を形成
するとよい。導電膜２６０Ａに金属窒化物を用いることにより、絶縁体２５０Ｃが有する
酸素により、導電膜２６０Ｂが酸化して導電率が低下することを防ぐことができる。
また、導電膜２６０Ｂとして、低抵抗の金属膜を積層することで、駆動電圧が小さなト
ランジスタを提供することができる。
続いて、加熱処理を行うことができる。加熱処理は、前述の加熱処理条件を用いること
ができる。なお、加熱処理は行わなくてもよい場合がある。本加熱処理によって、絶縁体
２７２Ａから、絶縁体２５０Ａに過剰酸素が添加され、絶縁体２５０Ａに過剰酸素領域を
容易に形成することができる。また、本加熱処理により、酸化物２３０ｂに低抵抗領域（
領域２４３）が形成される場合がある。
次に、導電膜２６０Ｂを加工して平坦化処理を行い、導電体２６０Ｃを形成する（図１
４参照。）。平坦化処理には、ＣＭＰ法を用いて、導電膜２６０Ｂを研磨する方法や、エ
ッチバック法を用いる方法などがある。図１４では、導電膜２６０Ｂを導電膜２６０Ａが
露出するまで加工する例を示しているが、本発明はこれに限らない。導電膜２６０Ｂの表
面が平坦性を有していれば導電膜２６０Ａが露出する前に平坦化処理を終了してもよいし
、導電膜２６０Ａを絶縁体２７２Ａが露出するまで加工してもよい。
次に、導電体２６０Ｃ、および導電膜２６０Ａを加工して、導電体２６０（導電体２６
０ａ、および導電体２６０ｂ）を形成する（図１５参照。）。導電体２６０Ｃ、および導
電膜２６０Ａの加工には、ドライエッチングや、ウエットエッチングを用いることができ
る。該加工は、導電体２６０の上面が、絶縁体２８０の上面よりも低くなるまで行うこと
が好ましい。
このとき、導電体２６０は、少なくとも一部が、導電体２０５、酸化物２３０ａ、およ
び酸化物２３０ｂと重なるように形成される。導電体２６０のチャネル長方向の幅は、絶
縁体２８０に設けられる開口２４５の幅と、絶縁体２７３の幅と、酸化膜２３０Ｃの厚さ
と、絶縁体２５０Ｂの厚さと、絶縁体２５０Ｃの厚さと、絶縁体２７２Ａの厚さにより、
決定される。トランジスタ２００、または半導体装置に要求される性能に応じて、上記の
幅や厚さを調整し、所望の幅を有する導電体２６０を形成することができる。
このようにして、導電体２６０は、絶縁体２８０の開口の中の、絶縁体２７３に挟まれた
領域、および導電体２４２ａと導電体２４２ｂに挟まれた領域に、埋め込まれるように形
成される。導電体２６０の形成は、リソグラフィー法を用いることなく自己整合的に行わ
れるので、導電体２６０の位置合わせのマージンを設ける必要がない。よって、トランジ
スタ２００の占有面積の縮小を図り、半導体装置の微細化、高集積化を図ることができる
。また、リソグラフィー工程が不要となるので工程簡略化による生産性の向上が見込まれ
る。
また、半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電
体２６０の導電性が下がらないようにする必要がある。そのために導電体２６０の膜厚を
大きくすると、導電体２６０はアスペクト比が高い形状となりうる。本実施の形態では、
導電体２６０を絶縁体２８０の開口に埋め込むように設けるため、導電体２６０をアスペ
クト比の高い形状にしても、工程中に導電体２６０を倒壊させることなく、形成すること
ができる。
次に、絶縁体２７２Ａ、絶縁体２５０Ｃ、絶縁体２５０Ｂ、酸化膜２３０Ｃを順次加工
して、絶縁体２７２、絶縁体２５０（絶縁体２５０ａ、絶縁体２５０ｂ）、および酸化物
２３０ｃを形成する（図１６参照。）。上記加工には、ドライエッチングや、ウエットエ
ッチングを用いることができる。該加工により、絶縁体２７２、絶縁体２５０、および酸
化物２３０ｃの上面は、導電体２６０の上面と概略一致することが好ましい。
次に、少なくとも導電体２６０、絶縁体２７２、絶縁体２５０、および酸化物２３０ｃ
を覆い、かつ絶縁体２７３と接するように絶縁体２７０Ａを形成する（図１７参照。）。
絶縁体２７０Ａは、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム
、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムな
どから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また
、シリコンの窒化物や、酸素を含むシリコンの窒化物、すなわち、窒化シリコンや、窒化
酸化シリコンなどを用い、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡ
ＬＤ法などを用いて形成することができる。
次に、絶縁体２７０Ａを、絶縁体２８０が露出するまで研磨し、絶縁体２７０を形成す
る（図１８参照。）。上記研磨には、ＣＭＰ法を用いることができる。絶縁体２７０は、
導電体２６０上で、エッチングストッパとして機能する。本工程により、導電体２６０は
、上面および側面が絶縁体２７３、および絶縁体２７０に囲われる。
ここで、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることがで
きる。当該加熱処理によって、絶縁体２５０などの絶縁体が有する酸素を酸化物２３０に
供給することができる。また、酸化物２３０ｃ、絶縁体２５０、絶縁体２７２、導電体２
６０、または絶縁体２７０の形成による酸化物２３０ｂのダメージを回復することができ
る。また、本加熱処理により、酸化物２３０ｂに低抵抗領域（領域２４３）が形成される
場合がある。
以上の方法により、絶縁体２５０の、導電体２４２と導電体２６０の間の膜厚を、酸化
物２３０ｂと導電体２６０の間の膜厚より厚くすることができる。これにより、導電体２
６０と導電体２４２の間の寄生容量を低減し、高い周波数特性を有するトランジスタ２０
０を提供することができる。
なお、本実施の形態では、絶縁体２５０を絶縁体２５０ａと絶縁体２５０ｂを用いて作製
する方法を示したが、本実施の形態に示す半導体装置の作製方法はこれに限られるもので
はない。例えば、図１２に示す工程の異方性エッチングにおいて、絶縁体２５０Ａの開口
２４５の底部に当たる領域を完全に除去するのではなく、当該領域の膜厚を薄くする程度
にすればよい。これにより、絶縁体２５０Ａだけで、酸化物２３０ｂと導電体２６０の間
の膜厚が導電体２４２と導電体２６０の間の膜厚より薄い絶縁体２５０を形成することが
できる。
また、本実施の形態において、絶縁体２５０に絶縁体２５０ａと絶縁体２５０ｂの２層を
用いたが、トランジスタ２００の構成はこれに限られるものではない。導電体２４２と、
導電体２６０の間に位置する絶縁体２５０の積層数を、酸化物２３０ｂと、導電体２６０
の間に位置する絶縁体２５０の積層数より多くするなら、絶縁体２５０が３層以上で構成
されていてもよい。
次に、絶縁体２８０、絶縁体２７０、および絶縁体２７３を覆うように絶縁体２８１を
形成する（図１９参照。）。絶縁体２８１は、絶縁体２８０と同様の装置を用い、同様の
材料を用いて形成することができる。例えば、ＣＶＤ法を用いて、酸化窒化シリコンを含
む絶縁体２８１を形成する。
次に、絶縁体２８１、絶縁体２８０、および絶縁体２４４を、リソグラフィー法を用い
て加工し、導電体２４２に達する開口を形成する（図１９参照。）。開口を形成する際、
マスクが有する開口パターンの一部は、絶縁体２７３と重なるように設けることで、開口
部と導電体２６０の距離を小さくでき、半導体装置の集積度が向上するため好ましい。こ
のとき、絶縁体２８１、および絶縁体２８０のエッチングレートに対して、絶縁体２７３
、および絶縁体２７０のエッチングレートが十分に小さいことが好ましい。
開口の形成において、絶縁体２７３、および絶縁体２７０のエッチングレートが十分に
小さいため、開口パターン内に絶縁体２７３、および絶縁体２７０が存在しても該絶縁体
のエッチングの進行は抑制され、開口は、絶縁体２７３の側面に沿って形成される。この
ように、絶縁体２７３、および絶縁体２７０をそれぞれサイドウォール、およびエッチン
グストッパとして形成されるコンタクトを、セルフアラインコンタクト（ＳＡＣ）、ＳＡ
Ｃを形成する工程を、ＳＡＣプロセスと呼ぶことがある。
次に、開口に埋め込むように導電体２４０（導電体２４０ａ、および導電体２４０ｂ）
を形成して、図１に示すトランジスタ２００を形成することができる。
本実施の形態において、開口の形成にＳＡＣプロセスを用いているため、導電体２６０
と導電体２４０の間隔は、一定に保たれる。
以上により、トランジスタ２００を有する半導体装置を作製することができる。図４乃
至図１９に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トラ
ンジスタ２００を作成することができる。
本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。
または、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。
または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。また
は、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することが
できる。または、本発明の一態様により、消費電力が低減された半導体装置を提供するこ
とができる。または、本発明の一態様により、生産性の高い半導体装置を提供することが
できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
＜半導体装置の変形例１＞
以下では、図２０を用いて、先の＜半導体装置の構成例＞で示したものとは異なる、本
発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
図２０（Ａ）は、トランジスタ２００ａ、およびトランジスタ２００ｂを直列に接続し
た半導体装置の断面図である。ここで、トランジスタ２００ａ、およびトランジスタ２０
０ｂは、両方とも酸化物２３０により構成されており、トランジスタ２００ａのソースお
よびドレインの一方と、トランジスタ２００ｂのソースおよびドレインの一方は、導電体
２４０と電気的に接続している。これにより、トランジスタ２００ａおよびトランジスタ
２００ｂのコンタクト部が共有され、プラグとコンタクトホールの数を低減することがで
きる。このように、ソースおよびドレインの一方と電気的に接続する配線を共有すること
で、メモリセルアレイの占有面積をさらに縮小することができる。
なお、図２０に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置
（図１参照。）を構成する構造と同機能を有する構造には、同符号を付記する。
トランジスタ２００ａ、およびトランジスタ２００ｂは、導電体２４２ｂを共有してお
り、トランジスタ２００ａが有する絶縁体２７３と、トランジスタ２００ｂが有する絶縁
体２７３と、重ならない領域において、自己整合的に導電体２４０ｂと電気的に接続して
いる。
図２０（Ｂ）は、導電体２４２の一部を露出する開口を形成する際、リソグラフィー法
におけるマスクのアライメントが、Ａ１方向にずれてしまった場合の例を示している。導
電体２４２ｂとのコンタクトは、自己整合的に形成されるため、図２０（Ｂ）のようにマ
スクのアライメントがずれたとしても、導電体２４２ｂと導電体２４０ｂとの接触面積は
、図２０（Ａ）で示した導電体２４２ｂと導電体２４０ｂとの接触面積と等しく、コンタ
クト抵抗の増加は起こらない。
＜半導体装置の変形例２＞
以下では、図２１を用いて、先の＜半導体装置の構成例＞で示したものとは異なる、本
発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
図２１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図２
１（Ｂ）、および図２１（Ｃ）は、当該半導体装置の断面図である。ここで、図２１（Ｂ
）は、図２１（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２
００のチャネル長方向の断面図でもある。また、図２１（Ｃ）は、図２１（Ａ）にＡ３－
Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面
図でもある。なお、図２１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて
図示している。
なお、図２１に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置
（図１参照。）を構成する構造と同機能を有する構造には、同符号を付記する。
以下、トランジスタ２００の構成について、それぞれ図２１を用いて説明する。なお、
本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例＞で
詳細に説明した材料を用いることができる。
図２１に示す半導体装置は、＜半導体装置の構成例＞に示した半導体装置（図１参照。
）とは、導電体２４２と、酸化物２３０ｃとの間に、絶縁体２５２が設けられている点が
異なる。また、絶縁体２５２は、絶縁体２４４と、酸化物２３０ｃとの間、絶縁体２７３
と、酸化物２３０ｃとの間にも延伸して設けられ、絶縁体２７０の底部と接することが好
ましい。また、絶縁体２５２を設けることで、導電体２６０と導電体２４２の距離を離す
ことができ、該導電体間の寄生容量を低減できるため好ましい。この場合、絶縁体２５０
の膜厚は、酸化物２３０ｂと導電体２６０の間と、導電体２４２と導電体２６０の間と、
で概略等しくてもよく、酸化物２３０ｂと導電体２６０の間と、導電体２４２と導電体２
６０の間と、で絶縁体２５０の膜構成や、積層構造を変える必要はない。
なお、絶縁体２５２は、絶縁体２２２、絶縁体２２６、絶縁体２４４、絶縁体２７２、
または絶縁体２７０と同様の材料を用いることができる。特に、アルミニウム、およびハ
フニウムの一方を含む酸化物を用いることが好ましい。絶縁体２５２を設けることで、導
電体２４２の側面における酸素の吸収や、酸化による導電性の低下を抑制することができ
るため、好ましい。
絶縁体２５２は、図１０に示す、導電体２４２ａ、および導電体２４２ｂの形成後、酸
化膜２３０Ｃの形成前に、絶縁体２５２となる絶縁膜を形成し、該絶縁膜に対して異方性
エッチングを行うことで、導電体２４２、絶縁体２４４、および絶縁体２７３の側面に形
成される。
＜半導体装置の変形例３＞
以下では、図２２を用いて、先の＜半導体装置の構成例＞で示したものとは異なる、本
発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
図２２（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図２
２（Ｂ）、および図２２（Ｃ）は、当該半導体装置の断面図である。ここで、図２２（Ｂ
）は、図２２（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２
００のチャネル長方向の断面図でもある。また、図２２（Ｃ）は、図２２（Ａ）にＡ３－
Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面
図でもある。なお、図２２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて
図示している。
なお、図２２に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置
（図１参照。）を構成する構造と同機能を有する構造には、同符号を付記する。
以下、トランジスタ２００の構成について、それぞれ図２２を用いて説明する。なお、
本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例＞で
詳細に説明した材料を用いることができる。
図２２に示す半導体装置は、＜半導体装置の構成例＞に示した半導体装置（図１参照。
）とは、トランジスタ２００が酸化物２３０ｃを有さない点が異なる。トランジスタ２０
０を有する半導体装置が求める特性次第で、酸化物２３０ｃは設けなくてもよい。
この場合、絶縁体２８０に形成された開口２４５に対して、導電体２６０のＡ１－Ａ２
方向の幅が大きくなる。このため、開口２４５の大きさや、絶縁体２７３Ａの膜厚により
、導電体２６０の幅を調整してもよい（図７乃至図８参照）。
＜半導体装置の変形例４＞
以下では、図２３を用いて、先の＜半導体装置の構成例＞で示したものとは異なる、本
発明の一態様に係るトランジスタ２００を有する半導体装置の一例について説明する。
図２３（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図２
３（Ｂ）、および図２３（Ｃ）は、当該半導体装置の断面図である。ここで、図２３（Ｂ
）は、図２３（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２
００のチャネル長方向の断面図でもある。また、図２３（Ｃ）は、図２３（Ａ）にＡ３－
Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面
図でもある。なお、図２３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて
図示している。
なお、図２３に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置
（図１参照。）を構成する構造と同機能を有する構造には、同符号を付記する。
以下、トランジスタ２００の構成について、それぞれ図２３を用いて説明する。なお、
本項目においても、トランジスタ２００の構成材料については＜半導体装置の構成例＞で
詳細に説明した材料を用いることができる。
図２３に示す半導体装置は、＜半導体装置の構成例＞に示した半導体装置（図１参照。
）とは、トランジスタ２００が絶縁体２４４を有さない点が異なる。絶縁体２４４は、少
なくとも酸素の透過を抑制する機能を有し、導電体２４２の酸化を抑制している。一方、
導電体２４２が酸素を吸収しにくい材料、または酸素を吸収しても導電性の著しい低下が
ない材料の場合は、図２３に示すように、絶縁体２４４を設けなくてもよい。
この場合、図１０に示す絶縁体２４４Ａのエッチングや、図１９に示す導電体２４２を
露出する開口の形成における、絶縁体２４４のエッチングが不要となるため、工程を簡略
化できる。
酸素を吸収しにくい材料、または酸素を吸収しても導電性の著しい低下がない材料とし
て、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミ
ニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを
含む酸化物、ランタンとニッケルを含む酸化物などを用いることができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造
、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、上記実施の形態とは異なる、記憶装置として機能する半導体装置の
一形態を、図２４乃至図２７を用いて説明する。
＜記憶装置１＞
図２４（Ａ）（Ｂ）に記憶装置を構成するセル６００を示す。セル６００は、トランジ
スタ２００ａ、トランジスタ２００ｂ、容量素子１００ａ、および容量素子１００ｂを有
している。図２４（Ａ）は、セル６００の上面図である。また、図２４（Ｂ）は、図２４
（Ａ）にＡ１－Ａ２の一点鎖線で示す部位の断面図である。なお、図２４（Ａ）の上面図
では、図の明瞭化のために一部の要素を省いて図示している。
セル６００は、トランジスタ２００ａおよびトランジスタ２００ｂを有し、トランジスタ
２００ａの上に重畳して容量素子１００ａを有し、トランジスタ２００ｂの上に重畳して
容量素子１００ｂを有する。セル６００では、トランジスタ２００ａとトランジスタ２０
０ｂ、および容量素子１００ａと容量素子１００ｂは、線対称に配置される場合がある。
よって、トランジスタ２００ａとトランジスタ２００ｂは同様の構成を有することが好ま
しく、容量素子１００ａと容量素子１００ｂは同様の構成を有することが好ましい。
トランジスタ２００ａおよびトランジスタ２００ｂ上の絶縁体２８１の上に絶縁体１３０
を有し、絶縁体１３０の上に絶縁体１５０を有する。ここで、絶縁体１５０は、絶縁体２
８１に用いることができる絶縁体を用いればよい。
さらに、絶縁体１５０の上に導電体１６０を有する。また、絶縁体２８０、絶縁体２８１
、絶縁体１３０、および絶縁体１５０に形成された開口に埋め込まれるように導電体２４
０が設けられる。導電体２４０の下面は導電体２４２ｂと接し、導電体２４０の上面は導
電体１６０と接している。また、導電体２４０は、絶縁体２７３の上面、および側面に接
して、導電体２４２ｂと電気的に接続している。
トランジスタ２００ａおよびトランジスタ２００ｂは、上記実施の形態に示すトランジス
タ２００を用いることができる。よって、トランジスタ２００ａおよびトランジスタ２０
０ｂの構成については、上記トランジスタ２００の記載を参酌することができる。また、
図２４（Ａ）（Ｂ）において、トランジスタ２００ａ、トランジスタ２００ｂの要素の符
号は省略している。なお、図２４（Ａ）（Ｂ）に示すトランジスタ２００ａおよびトラン
ジスタ２００ｂは一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切
なトランジスタを用いればよい。
トランジスタ２００ａとトランジスタ２００ｂは、両方とも酸化物２３０により構成され
ており、トランジスタ２００ａのソースおよびドレインの一方と、トランジスタ２００ｂ
のソースおよびドレインの一方は、いずれも導電体２４２ｂと接している。よって、トラ
ンジスタ２００ａのソースおよびドレインの一方と、トランジスタ２００ｂのソースおよ
びドレインの一方は、導電体２４０と電気的に接続している。これにより、トランジスタ
２００ａおよびトランジスタ２００ｂのコンタクト部が共有され、プラグとコンタクトホ
ールの数を低減することができる。このように、ソースおよびドレインの一方と電気的に
接続する配線を共有することで、メモリセルアレイの占有面積をさらに縮小することがで
きる。
［容量素子１００ａおよび容量素子１００ｂ］
図２４（Ａ）（Ｂ）に示すように、容量素子１００ａは、トランジスタ２００ａと重畳す
る領域に設ける。同様に、容量素子１００ｂは、トランジスタ２００ｂと重畳する領域に
設ける。なお、容量素子１００ｂは、容量素子１００ａが有する構造と、それぞれ対応す
る構造を有する。以下において、容量素子１００ａの詳細な構造について説明するが、特
にことわりが無い限り容量素子１００ｂについては、容量素子１００ａの説明を参酌する
ことができる。
容量素子１００ａは、導電体１１０、絶縁体１３０、絶縁体１３０上の導電体１２０を有
する。ここで、導電体１１０および導電体１２０は、導電体２０３、導電体２０５、また
は導電体２６０などに用いることができる導電体を用いればよい。
容量素子１００ａは、絶縁体２４４、絶縁体２８０、および絶縁体２８１が有する開口に
形成されている。当該開口の、底面、および側面において、下部電極として機能する導電
体１１０と、上部電極として機能する導電体１２０が、誘電体として機能する絶縁体１３
０を挟んで対向する構成である。ここで、容量素子１００ａの導電体１１０は、トランジ
スタ２００ａの導電体２４２ａに接して形成されている。
ここで、絶縁体２８０、および絶縁体２８１が有する開口の深さを深くすることで、投影
面積は変わらず、容量素子１００ａの静電容量を大きくすることができる。従って、容量
素子１００ａは、シリンダー型（底面積よりも、側面積の方が大きい）とすることが好ま
しい。
上記構成とすることで、容量素子１００ａの単位面積当たりの静電容量を大きくでき、半
導体装置の微細化または高集積化を推し進めることができる。また、絶縁体２８０、およ
び絶縁体２８１の膜厚により、容量素子１００ａの静電容量の値を、適宜設定することが
できる。従って、設計自由度が高い半導体装置を提供することができる。
また、絶縁体１３０は、誘電率の大きい絶縁体を用いることが好ましい。例えば、アルミ
ニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。ア
ルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニ
ウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミ
ネート）などを用いることが好ましい。
また、絶縁体１３０は、積層構造であってもよく、例えば、酸化シリコン、酸化窒化シリ
コン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、アルミニ
ウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などから、２層以上を選
び積層構造としても良い。例えば、ＡＬＤ法によって、酸化ハフニウム、酸化アルミニウ
ムおよび酸化ハフニウムを順に成膜し、積層構造とすることが好ましい。酸化ハフニウム
および酸化アルミニウムの膜厚は、それぞれ、０．５ｎｍ以上５ｎｍ以下とする。このよ
うな積層構造とすることで、容量値が大きく、かつ、リーク電流の小さな容量素子１００
ａとすることができる。
なお、導電体１１０、または導電体１２０は、積層構造であってもよい。例えば、導電体
１１０、または導電体１２０は、チタン、窒化チタン、タンタル、または窒化タンタルを
主成分とする導電性材料と、タングステン、銅、またはアルミニウムを主成分とする導電
性材料と、の積層構造としてもよい。また、導電体１１０、または導電体１２０は、単層
構造としてもよいし、３層以上の積層構造としてもよい。
また、容量素子１００ａを形成する開口において、導電体１２０の内側に絶縁体１４０を
形成することが好ましい。ここで、絶縁体１４０は、絶縁体２８１に用いることができる
絶縁体を用いればよい。また、絶縁体１４０の上面は、導電体１２０の上面と概略面一で
あることが好ましい。ただし、これに限られず、例えば、導電体１２０の膜厚を大きくし
て開口を埋めてもよいし、導電体１２０の内側に開口が形成された状態で、絶縁体１５０
を成膜して当該開口を埋めてもよい。
［セルアレイの構造］
次に、上記のセルを行列またはマトリクス状に配置した、セルアレイの一例について、図
２５乃至図２７を用いて説明する。
図２５は、図２４に示すセルを、マトリクス状に配置した一形態を示す回路図である。図
２６は、図２５に示す回路図のセル６００と、セル６００に隣接するセル６０１の近傍の
断面構造を示す模式図である。図２７は、図２５に示す回路図の配線ＷＬ、配線ＢＬ、お
よび酸化物２３０のレイアウトを示した模式図である。図２５乃至図２７では、配線ＢＬ
の延伸方向をｘ方向とし、配線ＷＬの延伸方向をｙ方向とし、ｘｙ平面に垂直な方向をｚ
方向とする。なお、図２５および図２７では、セルを３×３個配置する例を示しているが
、本実施の形態はこれに限られることなく、セルアレイに含まれるメモリセルまたは配線
等の、個数及び配置は、適宜設定すればよい。また、図２７の上面図では、図の明瞭化の
ために、図２５に示す一部の要素を省いて図示している。
図２５に示すように、セルを構成するトランジスタ２００ａとトランジスタ２００ｂのソ
ースおよびドレインの一方が共通の配線ＢＬ（ＢＬ０１、ＢＬ０２、ＢＬ０３）と電気的
に接続する。また、当該配線ＢＬは、ｘ方向に配列されたセル６００が有するトランジス
タ２００ａとトランジスタ２００ｂのソースおよびドレインの一方とも電気的に接続する
。一方、セル６００を構成する、トランジスタ２００ａの第１のゲートと、トランジスタ
２００ｂの第１のゲートは、それぞれ異なる配線ＷＬ（ＷＬ０１乃至ＷＬ０６）と電気的
に接続する。また、これらの配線ＷＬは、ｙ方向に配列されたセル６００が有する、トラ
ンジスタ２００ａの第１のゲートと、トランジスタ２００ｂの第１のゲートと、それぞれ
電気的に接続する。
また、セル６００が有する、容量素子１００ａの一方の電極、および容量素子１００ｂの
一方の電極は、配線ＰＬと電気的に接続する。例えば、配線ＰＬはｙ方向に延伸して形成
すればよい。
また、各セル６００が有するトランジスタ２００ａおよびトランジスタ２００ｂには第２
のゲートＢＧが設けられていてもよい。第２のゲートＢＧに印加される電位により、トラ
ンジスタのしきい値を制御することができる。当該第２のゲートＢＧはトランジスタ４０
０と接続されており、第２のゲートＢＧに印加される電位は、トランジスタ４００によっ
て制御することができる。
例えば、図２６に示すように、導電体１６０をｘ方向に延伸させて配線ＢＬとして機能さ
せ、導電体２６０をｙ方向に延伸させて配線ＷＬとして機能させ、導電体１２０をｙ方向
に延伸させて配線ＰＬとして機能させることができる。また、導電体２０３をｙ方向に延
伸させて第２のゲートＢＧに接続する配線として機能させることもできる。
また、図２６に示すように、セル６００が有する容量素子１００ｂの一方の電極として機
能する導電体１２０が、セル６０１が有する容量素子１００ａの一方の電極をも兼ねる構
成とすることが好ましい。また、図示しないが、セル６００が有する容量素子１００ａの
一方の電極として機能する導電体１２０が、セル６００の左側に隣接するセルの容量素子
の一方の電極を兼ねている。セル６０１の右側のセルについても同様の構成となっている
。従って、セルアレイを構成することができる。当該セルアレイの構成とすることで、隣
り合うセルの間隔を小さくすることができるので、セルアレイの投影面積を小さくするこ
とができ、高集積化が可能となる。
また、図２７に示すように、酸化物２３０および配線ＷＬをマトリクス状に配置すること
で、図２５に示す回路図の半導体装置を形成することができる。ここで、配線ＢＬは、配
線ＷＬおよび酸化物２３０とは異なる層に設けることが好ましい。特に、配線ＢＬよりも
、下層に容量素子１００ａ、および容量素子１００ｂを設けることで、酸化物２３０の長
辺方向と、配線ＢＬが、概略平行になるレイアウトを実現することができる。従って、セ
ルのレイアウトを単純化することができ、設計の自由度が向上し、工程コストを低減する
ことができる。
また、図２７では、酸化物２３０の長辺が配線ＷＬの延伸方向と概略直交するように、酸
化物２３０および配線ＷＬを設けたが、これに限られるものではない。例えば、酸化物２
３０の長辺が配線ＷＬの延伸方向と直交せず、酸化物２３０の長辺が配線ＷＬの延伸方向
に対して傾けて配置されるレイアウトにしてもよい。好ましくは、酸化物２３０の長辺と
配線ＷＬのなす角が、２０°以上７０°以下、好ましくは３０°以上６０°以下になるよ
うに、酸化物２３０と配線ＷＬを設ければよい。
また、当該セルアレイを平面のみでなく積層する構成としてもよい。複数のセルアレイを
積層することにより、セルアレイの専有面積を増やすことなく、セルを集積して配置する
ことができる。つまり、３Ｄセルアレイを構成することができる。
以上のように、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供
することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置
を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置
を提供することができる。または、本発明の一態様により、オン電流の大きい半導体装置
を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提
供することができる。または、本発明の一態様により、消費電力が低減された半導体装置
を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提
供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態とは異なる、記憶装置として機能する半導体装置の
一形態を、図２８および図２９を用いて説明する。
＜記憶装置２＞
図２８に示す記憶装置は、トランジスタ３００と、トランジスタ２００、および容量素
子１００を有している。図２８は、トランジスタ２００およびトランジスタ３００のチャ
ネル長方向の断面図である。図２９には、トランジスタ３００近傍のトランジスタ３００
のチャネル幅方向の断面図を示す。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトラン
ジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いる
ことにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の
消費電力を十分に低減することができる。
図２８に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的
に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。
また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続
され、配線１００４はトランジスタ２００のトップゲートと電気的に接続され、配線１０
０６はトランジスタ２００のボトムゲートと電気的に接続されている。そして、トランジ
スタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量
素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他
方と電気的に接続されている。
図２８に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を
有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジ
スタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これに
より、配線１００３の電位が、トランジスタ３００のゲート、および容量素子１００の電
極の一方と電気的に接続するノードＳＮに与えられる。すなわち、トランジスタ３００の
ゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベル
を与える電荷（以下、Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与
えられるものとする。その後、配線１００４の電位を、トランジスタ２００が非導通状態
となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＳＮに電
荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＳＮの電荷は長期間にわたって保
持される。
次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた
状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノー
ドＳＮに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネ
ル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合
の見かけ上の閾値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が
与えられている場合の見かけ上の閾値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、
見かけ上の閾値電圧とは、トランジスタ３００を導通状態とするために必要な配線１００
５の電位をいうものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌ
の間の電位Ｖ０とすることにより、ノードＳＮに与えられた電荷を判別できる。例えば、
書き込みにおいて、ノードＳＮにＨｉｇｈレベル電荷が与えられていた場合には、配線１
００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は導通状態となる。
一方、ノードＳＮにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位が
Ｖ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は非導通状態のままである。この
ため、配線１００２の電位を判別することで、ノードＳＮに保持されている情報を読み出
すことができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情
報を読み出さなくてはならない。例えば、メモリセルアレイがＮＯＲ型の構成の場合、情
報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメ
モリセルの情報のみを読み出すことができる。この場合、ノードＳＮに与えられた電荷に
よらずトランジスタ３００が非導通状態となるような電位、つまり、Ｖｔｈ＿Ｈより低い
電位を、情報を読み出さないメモリセルと接続される配線１００５に与えればよい。また
は、例えば、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセ
ルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報のみを読み出
すことができる。この場合、ノードＳＮに与えられた電荷によらずトランジスタ３００が
導通状態となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメ
モリセルと接続される配線１００５に与えればよい。
＜記憶装置２の構造＞
本発明の一態様の記憶装置は、図２８に示すようにトランジスタ３００、トランジスタ
２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設
けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設け
られている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板
３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機
能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、図２９に示すように、半導体領域３１３の上面およびチャネル
幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トラン
ジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりト
ランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与
を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる
。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、または
ドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリ
コン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい
。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリ
ウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成しても
よい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコン
を用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジ
スタ３００をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉ
ｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半
導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ
型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する
元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材
料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる
。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、
トランジスタのＶｔｈを調整することができる。具体的には、導電体に窒化チタンや窒化
タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するため
に導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好まし
く、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構
成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶
縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸
化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、
酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を
平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、
平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化され
ていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジ
スタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を
用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリ
コンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導
体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したが
って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を
用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少な
い膜とする。
水素の脱離量は、例えば、ＴＤＳ分析などを用いて分析することができる。例えば、絶
縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃
の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、
１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以
下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶
縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体
３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下
がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低
減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子
１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３
０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配
線として機能する。また、プラグまたは配線として機能する導電体は、複数の構造をまと
めて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気
的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機
能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属
材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層また
は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンな
どの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または
、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材
料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２８にお
いて、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている
。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成さ
れている。導電体３５６は、プラグ、または配線として機能する。なお導電体３５６は、
導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用い
るとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線とし
ての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができ
る。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性
を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２８にお
いて、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている
。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成さ
れている。導電体３６６は、プラグ、または配線として機能する。なお導電体３６６は、
導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２８にお
いて、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている
。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成さ
れている。導電体３７６は、プラグ、または配線として機能する。なお導電体３７６は、
導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２８にお
いて、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている
。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成さ
れている。導電体３８６は、プラグ、または配線として機能する。なお導電体３８６は、
導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６
を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に
係る記憶装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層
を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にして
もよい。
絶縁体３８４上には絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６
が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、絶縁体２１４、および
絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ま
しい。
例えば、絶縁体２１０、および絶縁体２１４には、例えば、基板３１１、またはトラン
ジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物
が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３
２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用
いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に
、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、ト
ランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いるこ
とが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とす
る。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、および絶縁体
２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用い
ることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水
素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、
酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分など
の不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２
００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジス
タ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を
用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生
じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６とし
て、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体
２１８、およびトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれて
いる。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接
続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８、およ
び導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１４と接する領域の導電体２１８は、酸素、水素
、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、ト
ランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を
有する層で、分離することができ、トランジスタ３００からトランジスタ２００への水素
の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ
２００の構造は、先の実施の形態で説明した半導体装置が有するトランジスタを用いれば
よい。また、図２８に示すトランジスタ２００は一例であり、その構造に限定されず、回
路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ２００の上方には、絶縁体２８１を設ける。
絶縁体２８１上には、絶縁体２８２が設けられている。絶縁体２８２は、酸素や水素に
対してバリア性のある物質を用いることが好ましい。したがって、絶縁体２８２には、絶
縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミ
ニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水
素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、
酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分など
の不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２
００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジス
タ２００に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体
３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とす
ることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６とし
て、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２８０、絶縁体２８１、絶
縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込ま
れている。
導電体２４６、および導電体２４８は、容量素子１００、トランジスタ２００、または
トランジスタ３００と電気的に接続するプラグ、または配線として機能する。導電体２４
６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設
けることができる。
続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子
１００は、導電体１１０と、導電体１２０、絶縁体１３０とを有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。導電体
１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に
接続するプラグ、または配線としての機能を有する。導電体１１０は、容量素子１００の
電極としての機能を有する。なお、導電体１１２、および導電体１１０は、同時に形成す
ることができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステ
ン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜
、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化
モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸
化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜
鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適
用することもできる。
図２８では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限
定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高
い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性
が高い導電体を形成してもよい。
絶縁体１３０を介して、導電体１１０と重畳するように、導電体１２０を設ける。なお
、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用い
ることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料
を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体など
の他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニ
ウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１
５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は
、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置におい
て、電気特性の変動を抑制するとともに、信頼性を向上させることができる。または、オ
ン電流が大きい酸化物半導体を有する半導体装置を提供することができる。または、オフ
電流が小さい酸化物半導体を有する半導体装置を提供することができる。または、消費電
力が低減された半導体装置を提供することができる。または、酸化物半導体を有するトラ
ンジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造
、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図３０乃至図３２を用いて、本発明の一態様に係る、酸化物を半導
体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用さ
れている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商
標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ
」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。
なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、Ｏ
Ｓメモリと呼ぶ場合がある。
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「
ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量
素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極
小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メ
モリとして機能させることができる。
＜＜ＮＯＳＲＡＭ１６００＞＞
図３０にＮＯＳＲＡＭの構成例を示す。図３０に示すＮＯＳＲＡＭ１６００は、メモリ
セルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０
、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多
値データを記憶する多値ＮＯＳＲＡＭである。
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、複数
のワード線ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワ
ード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、
１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ
［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１
６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブ
ル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ
１６７０の制御信号を生成する。
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０
は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６
６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル－アナログ
変換回路）１６６３を有する。
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６
３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する
。
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを
電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬに
ＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージす
る機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ－デジタル変換回路）
１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線
ＳＬを選択し、選択されたソース線ＳＬの電位をＡＤＣ１６７２に送信する。ＡＤＣ１６
７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬ
の電位はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３
はＡＤＣ１６７２から出力されるデータを保持する。
なお、本実施の形態に示す、行ドライバ１６５０、列ドライバ１６６０、および出力ド
ライバ１６７０の構成は、上記に限定されるものではない。メモリセルアレイ１６１０の
構成または駆動方法などに応じて、これらのドライバおよび当該ドライバに接続される配
線の配置を変更してもよいし、これらのドライバおよび当該ドライバに接続される配線の
有する機能を変更または追加してもよい。例えば、上記のソース線ＳＬが有する機能の一
部を、ビット線ＢＬに有せしめる構成にしてもよい。
なお、上記においては、各メモリセル１６１１に保持させる情報量を３ビットとしたが
、本実施の形態に示す記憶装置の構成はこれに限られない。各メモリセル１６１１に保持
させる情報量を２ビット以下にしてもよいし、４ビット以上にしてもよい。例えば、各メ
モリセル１６１１に保持させる情報量を１ビットにする場合、ＤＡＣ１６６３およびＡＤ
Ｃ１６７２を設けない構成にしてもよい。
＜メモリセル１６１１乃至メモリセル１６１４＞
図３１（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１
は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ワード線ＲＷＬ、
ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１
１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１
を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ
６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される
。容量素子Ｃ６１はノードＳＮの電位を保持するための保持容量である。ノードＳＮはデ
ータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されて
いるため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
図３１（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、
図３１（Ｂ）に示すように、書き込みビット線として機能する、ビット線ＷＢＬと、読み
出しビット線として機能する、ビット線ＲＢＬとを設けてもよい。
図３１（Ｃ）乃至図３１（Ｅ）にメモリセルの他の構成例を示す。図３１（Ｃ）乃至図
３１（Ｅ）には、書き込み用のビット線ＷＢＬと読み出し用のビット線ＲＢＬを設けた例
を示しているが、図３１（Ａ）のように書き込みと読み出しで共有されるビット線を設け
てもよい。
図３１（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み
出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トラ
ンジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよ
い。
メモリセル１６１１、メモリセル１６１２において、ＯＳトランジスタＭＯ６１はボト
ムゲートの無いＯＳトランジスタであってもよい。
図３１（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ
、ＲＷＬ、ビット線ＷＢＬ、ビット線ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、配線ＰＣＬに
電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６
２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトラ
ンジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトラ
ンジスタであり、トランジスタＭＰ６３は選択トランジスタである。
図３１（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み
出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（トランジスタＭ
Ｎ６２、トランジスタＭＮ６３）に変更したものである。トランジスタＭＮ６２、トラン
ジスタＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい
。
メモリセル１６１１乃至メモリセル１６１４に設けられるＯＳトランジスタは、ボトム
ゲートの無いトランジスタでもよいし、ボトムゲートが有るトランジスタであってもよい
。
上記においては、メモリセル１６１１などが並列に接続された、いわゆるＮＯＲ型の記
憶装置について説明したが、本実施の形態に示す記憶装置はこれに限られるものではない
。例えば、以下に示すようなメモリセル１６１５が直列に接続された、いわゆるＮＡＮＤ
型の記憶装置にしてもよい。
図３２はＮＡＮＤ型のメモリセルアレイ１６１０の構成例を示す回路図である。図３２
に示すメモリセルアレイ１６１０は、ソース線ＳＬ、ビット線ＲＢＬ、ビット線ＷＢＬ、
ワード線ＷＷＬ、ワード線ＲＷＬ、配線ＢＧＬ、およびメモリセル１６１５を有する。メ
モリセル１６１５は、ノードＳＮ、ＯＳトランジスタＭＯ６３、トランジスタＭＮ６４、
容量素子Ｃ６３を有する。ここで、トランジスタＭＮ６４は、例えばｎチャネル型Ｓｉト
ランジスタで構成される。これに限られず、トランジスタＭＮ６４は、ｐチャネル型Ｓｉ
トランジスタ、であってもよいし、ＯＳトランジスタであってもよい。
以下では、図３２に示すメモリセル１６１５ａおよびメモリセル１６１５ｂを例として
説明する。ここで、メモリセル１６１５ａまたはメモリセル１６１５ｂのいずれかに接続
する配線、または回路素子の符号については、ａまたはｂの符号を付して表す。
メモリセル１６１５ａにおいて、トランジスタＭＮ６４ａのゲートと、ＯＳトランジス
タＭＯ６３ａのソースおよびドレインの一方と、容量素子Ｃ６３ａの電極の一方とは、電
気的に接続されている。また、ビット線ＷＢＬとＯＳトランジスタＭＯ６３ａのソースお
よびドレインの他方とは、電気的に接続されている。また、ワード線ＷＷＬａと、ＯＳト
ランジスタＭＯ６３ａのゲートとは、電気的に接続されている。また、配線ＢＧＬａと、
ＯＳトランジスタＭＯ６３ａのボトムゲートとは、電気的に接続されている。そして、ワ
ード線ＲＷＬａと、容量素子Ｃ６３ａの電極の他方は電気的に接続されている。
メモリセル１６１５ｂは、ビット線ＷＢＬとのコンタクト部を対称の軸として、メモリ
セル１６１５ａと対称的に設けることができる。よって、メモリセル１６１５ｂに含まれ
る回路素子も、上記メモリセル１６１５ａと同じように配線と接続される。
さらに、メモリセル１６１５ａが有するトランジスタＭＮ６４ａのソースは、メモリセ
ル１６１５ｂのトランジスタＭＮ６４ｂのドレインと電気的に接続される。メモリセル１
６１５ａが有するトランジスタＭＮ６４ａのドレインは、ビット線ＲＢＬと電気的に接続
される。メモリセル１６１５ｂが有するトランジスタＭＮ６４ｂのソースは、複数のメモ
リセル１６１５が有するトランジスタＭＮ６４を介してソース線ＳＬと電気的に接続され
る。このように、ＮＡＮＤ型のメモリセルアレイ１６１０では、ビット線ＲＢＬとソース
線ＳＬの間に、複数のトランジスタＭＮ６４が直列に接続される。
図３２に示すメモリセルアレイ１６１０を有する記憶装置では、同じワード線ＷＷＬ（
またはワード線ＲＷＬ）に接続された複数のメモリセル（以下、メモリセル列と呼ぶ。）
ごとに、書き込み動作および読み出し動作を行う。例えば、書き込み動作は次のように行
うことができる。書き込みを行うメモリセル列に接続されたワード線ＷＷＬにＯＳトラン
ジスタＭＯ６３がオン状態となる電位を与え、書き込みを行うメモリセル列のＯＳトラン
ジスタＭＯ６３をオン状態にする。これにより、指定したメモリセル列のトランジスタＭ
Ｎ６４のゲートおよび容量素子Ｃ６３の電極の一方にビット線ＷＢＬの電位が与えられ、
当該ゲートに所定の電荷が与えられる。それから当該メモリセル列のＯＳトランジスタＭ
Ｏ６３をオフ状態にすると、当該ゲートに与えられた所定の電荷を保持することができる
。このようにして、指定したメモリセル列のメモリセル１６１５にデータを書き込むこと
ができる。
また、例えば、読み出し動作は次のように行うことができる。まず、読み出しを行うメ
モリセル列に接続されていないワード線ＲＷＬに、トランジスタＭＮ６４のゲートに与え
られた電荷によらず、トランジスタＭＮ６４がオン状態となるような電位を与え、読み出
しを行うメモリセル列以外のトランジスタＭＮ６４をオン状態とする。それから、読み出
しを行うメモリセル列に接続されたワード線ＲＷＬに、トランジスタＭＮ６４のゲートが
有する電荷によって、トランジスタＭＮ６４のオン状態またはオフ状態が選択されるよう
な電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＲＢ
Ｌに接続されている読み出し回路を動作状態とする。ここで、ソース線ＳＬ－ビット線Ｒ
ＢＬ間の複数のトランジスタＭＮ６４は、読み出しを行うメモリセル列を除いてオン状態
となっているため、ソース線ＳＬ－ビット線ＲＢＬ間のコンダクタンスは、読み出しを行
うメモリセル列のトランジスタＭＮ６４の状態（オン状態またはオフ状態）によって決定
される。読み出しを行うメモリセル列のトランジスタＭＮ６４のゲートが有する電荷によ
って、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＲＢＬの電
位は異なる値をとることになる。ビット線ＲＢＬの電位を読み出し回路によって読み出す
ことで、指定したメモリセル列のメモリセル１６１５から情報を読み出すことができる。
容量素子Ｃ６１、容量素子Ｃ６２、または容量素子Ｃ６３の充放電によってデータを書
き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低
エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保
持することが可能であるので、リフレッシュ頻度を低減できる。
上記実施の形態に示す半導体装置をメモリセル１６１１、メモリセル１６１２、メモリ
セル１６１３、メモリセル１６１４、メモリセル１６１５に用いる場合、ＯＳトランジス
タＭＯ６１、ＯＳトランジスタＭＯ６２、ＯＳトランジスタＭＯ６３としてトランジスタ
２００を用い、容量素子Ｃ６１、容量素子Ｃ６２、容量素子Ｃ６３として容量素子１００
を用い、トランジスタＭＰ６１、トランジスタＭＰ６２、トランジスタＭＰ６３、トラン
ジスタＭＮ６１、トランジスタＭＮ６２、トランジスタＭＮ６３、トランジスタＭＮ６４
としてトランジスタ３００を用いることができる。これにより、トランジスタと容量素子
一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る
記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の
単位面積当たりの記憶容量を増加させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態５）
本実施の形態では、図３３および図３４を用いて、本発明の一態様に係る、ＯＳトラン
ジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて
説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモ
リセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適
用されている。
＜＜ＤＯＳＲＡＭ１４００＞＞
図３３にＤＯＳＲＡＭの構成例を示す。図３３に示すように、ＤＯＳＲＡＭ１４００は
、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスア
ンプアレイ１４２０（以下、「ＭＣ－ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４
１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンス
アンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１
４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ－ＳＡアレイ１４２０は
メモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ
、ＧＢＬＲを有する。
（ＭＣ－ＳＡアレイ１４２０）
ＭＣ－ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２
３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、グローバルビット線ＧＢ
ＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビッ
ト線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構
造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ
１４２５＜０＞乃至ローカルメモリセルアレイ１４２５＜Ｎ－１＞を有する。図３４（Ａ
）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４
２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、複数
のビット線ＢＬＲを有する。図３４（Ａ）の例では、ローカルメモリセルアレイ１４２５
の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図３４（Ｂ）に共通のビット線ＢＬＬ（ビット線ＢＬＲ）に接続される、ペア状の一組
のメモリセル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１
４４５ａはトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、端子Ｂ２ａを有し、
ワード線ＷＬａ、ビット線ＢＬＬ（ビット線ＢＬＲ）に接続される。また、メモリセル１
４４５ｂはトランジスタＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、端子Ｂ２ｂを有し、
ワード線ＷＬｂ、ビット線ＢＬＬ（ビット線ＢＬＲ）に接続される。なお、以下において
、メモリセル１４４５ａおよびメモリセル１４４５ｂのいずれかを特に限定しない場合は
、メモリセル１４４５およびそれに付属する構成にａまたはｂの符号を付さない場合があ
る。
トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジス
タＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａの
ゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ビット線ＢＬ
Ｒ）に電気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されて
いる。また、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１
端子はビット線ＢＬＬ（ビット線ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ
１ｂの第１端子に電気的に接続されている。このように、ビット線ＢＬＬ（ビット線ＢＬ
Ｒ）がトランジスタＭＷ１ａの第１端子とトランジスタＭＷ１ｂの第１端子に共通で用い
られる。
トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１
の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電位（例えば、低電
源電位）が入力される。
上記実施の形態に示す半導体装置をメモリセル１４４５ａ、メモリセル１４４５ｂに用
いる場合、トランジスタＭＷ１ａとしてトランジスタ２００ａ、トランジスタＭＷ１ｂと
してトランジスタ２００ｂを用い、容量素子ＣＳ１ａとして容量素子１００ａを用い、容
量素子ＣＳ１ｂとして容量素子１００ｂを用いることができる。これにより、トランジス
タと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施
の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶
装置の単位面積当たりの記憶容量を増加させることができる。
トランジスタＭＷ１はボトムゲートを備えており、ボトムゲートは端子Ｂ１に電気的に
接続されている。そのため、端子Ｂ１の電位によって、トランジスタＭＷ１のＶｔｈを変
更することができる。例えば、端子Ｂ１の電位は固定電位（例えば、負の定電位）であっ
てもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電位を変化させてもよい
。
トランジスタＭＷ１のボトムゲートをトランジスタＭＷ１のゲート、ソース、またはド
レインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にボトムゲートを設け
なくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞乃
至ローカルセンスアンプアレイ１４２６＜Ｎ－１＞を有する。ローカルセンスアンプアレ
イ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。セ
ンスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６
は、ビット線対をプリチャージする機能、ビット線対の電位差を増幅する機能、この電位
差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択した
ビット線対とグローバルビット線対との間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線の
ことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較
される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶこと
ができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここで
は、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線Ｇ
ＢＬＬとグローバルビット線ＧＢＬＲとが１組のグローバルビット線対をなす。以下、ビ
ット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。
コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モー
ドを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１
４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内
部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ－ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４
１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、ア
クセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２
３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選
択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、
各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センス
アンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１
４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号
ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書
き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電
気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢ
ＬＬ，ＧＢＬＲ）間の電位差を増幅する機能、この電位差を保持する機能を有する。グロ
ーバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入
出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって
、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グ
ローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するロー
カルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット
線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４
２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ
１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行
のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれ
る。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ロー
カルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレ
イ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデ
ータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列の
ビット線対の電位差がデータとして検出され、かつ保持される。スイッチアレイ１４４４
によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定
する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレ
イ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスア
ンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し
動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には
原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび
読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量
化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて
小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがっ
て、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレ
ッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、
ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像
処理に利用されるフレームメモリに好適である。
ＭＣ－ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ
１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くする
ことで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することがで
きる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けるこ
とで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４０
０のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態６）
本実施の形態では、図３５を用いて、上記実施の形態に示す半導体装置を適用した、Ａ
Ｉシステムについて説明を行う。
図３５は、ＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０
４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲ
ＡＭ４０１３と、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）４０１４と、を有
する。ＤＯＳＲＡＭ４０１２およびＮＯＳＲＡＭ４０１３として、上記実施の形態に示す
、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００を用いることができる。また、ＦＰＧＡ
４０１４は、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されて
いる。ここでは、このようなＦＰＧＡを「ＯＳ－ＦＰＧＡ」と呼ぶ。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０
２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、Ｐ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６
と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０
２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像
コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、
を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することがで
きる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタ
ル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳ
トランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または
推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯ
ＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納す
るメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉ
トランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層
された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を
小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。
上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量
が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１
２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡ
Ｍに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効
率良く格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡ
Ｍ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎ
ｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書
き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを
書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値デ
ータを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１
ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶すること
ができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメ
モリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶す
ることができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳ
ＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてア
ナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した
多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡ
Ｍ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介し
て、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けら
れたＮＯＳＲＡＭ４０１３の方が、より高速かつ低消費電力に上記データやパラメータを
格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビ
ット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４
１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニュ
ーラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニ
ューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深
層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することが
できる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高
速に実行することができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを有するＦＰＧＡである。ＯＳ－ＦＰＧＡは、
ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため
、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ－ＦＰＧＡはブ
ースティングによりデータやパラメータを高速に伝えることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳ
ＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることがで
きる。そのため、ＡＩシステム４０４１は、高速かつ低消費電力に、ニューラルネットワ
ークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４
０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製す
ることができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる
。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰ
ＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じ
て、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または
複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク
（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワー
ク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク
（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少
なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラ
ムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが
多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩ
システム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演
算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。
そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算
のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０
２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有す
る。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好
ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給が
オフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結
果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬ
Ｌ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有す
ることが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を
制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。その
ため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメ
モリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６
は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうするこ
とで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成
することができる。そうすることで、ＡＩシステム４０４１は、高速かつ低消費電力に、
ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ
Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保
存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフ
ェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、Ａ
Ｉシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。
音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）
を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行
うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有
する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒ
ｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）など
を含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習また
は推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３
５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いて
もよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラ
ッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成す
る。）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい
。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。
さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が
複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。
しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いる
ことが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態７）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３６を用い
て説明を行う。
図３６（Ａ）は、図３５で説明したＡＩシステム４０４１を並列に配置し、バス線を介
してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図３６（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至
ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図３６（Ｂ）は、図３５で説明したＡＩシステム４０４１を図３６（Ａ）と同様に
並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシ
ステム４０４１Ｂである。
図３６（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１
乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４
０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎの
それぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。
通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉ
ｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネッ
ト、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａ
ｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡ
Ｎ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒ
ｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコン
ピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行
う場合、通信プロトコルまたは通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌ
ｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍ
ｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ
ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉ
ｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの
通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢ
ｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図３６（Ａ）および図３６（Ｂ）の構成とすることで、外部のセンサ等で得られたアナ
ログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳
波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度セン
サといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することがで
きる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩ
システムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理
、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれ
のＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把
握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態８）
本実施の形態では、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示
す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処
理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－ＦＰＧＡおよびＤＯＳＲ
ＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
図３７に、ＡＩシステムを組み込んだＩＣの一例を示す。図３７に示すＡＩシステムＩ
Ｃ７０００は、リード７００１および回路部７００３を有する。ＡＩシステムＩＣ７００
０は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わ
されて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装
された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示
した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示す
ように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジ
スタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３
１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である
。
図３７では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ－
ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ
層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる
。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが
可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセ
スを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
（実施の形態９）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３８お
よび図３９に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図３８（Ａ）に示すロボット２０００は、演算装置２００１、センサ２００２、ライト
２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しな
がら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監
視システムとして用いることができる。
ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン
２００８、表示部２００９、発光部２０１０などを備えていてもよい。
演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また
、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用い
ることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとして
の機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影す
る際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際
には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２０
０２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高
さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であるこ
とが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のも
のでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続さ
れた移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち
監視範囲が広がり、好ましい。
通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有
するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算
装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会
社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２
００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周
囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲
の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７
と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。
ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２
００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を
表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフ
ォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有
することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００
９を見ながら会話することができる。
発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことがで
きる。また、非常事態を示してもよい。
図３８（Ｂ）は、ロボット２０００の構成を示すブロック図である。演算装置２００１
は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、
明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の
制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２
００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００
６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の
周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演
算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、
ロボット２０００の周囲に情報を発信することができる。
センサ２００２として、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２
００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いた
イメージセンサを用いることができる。
このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。
センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサー
バに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、
不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープ
ラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理
者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設
置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大
きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２
０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視
することができる。また、ロボット２０００には、リフト２００４が設けられているため
、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監
視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や
農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、
監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布
時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを
用いてもよい。
図３９（Ａ）は、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボッ
ト３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている
。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。
また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。
筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０
００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また
、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３
、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設
けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および
通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置すること
ができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置さ
れたアーム３００４を伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、
ブーム３００３によりアーム３００４を移動してもよい。
仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させ
ることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でも
よい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６
に振り分けて移動してもよい。
容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱
、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、
容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具
でもよい。
演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また
、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用い
ることができる。
センサ３００９は、容器３００５の位置や個数、容器３００６の位置や個数、容器３０
０５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用
いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、
通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送
信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同
士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに
解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３
００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、
硬さ（柔らかさ）を導出する。また、物品３００７の三次元形状や硬さ（柔らかさ）から
、アーム３００４の形状を変えることができる。また、物品３００７の形状や大きさに応
じて容器３００６内の配置場所を変え、仕分けを行ってもよいし、複数の異なる容器３０
０６に配置し、仕分けを行ってもよい。
物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することが
できる。情報の解析には、ディープラーニングを用いてもよい。
図３９（Ｂ）は、一対の板３０２１が水平方向に移動し、物品３００７を挟むことがで
きるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品
３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることがで
き、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図３９
（Ｃ）は、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるア
ームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３０
０７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、
球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不
定型な物品３００７を掴むに適している。なお、図３９（Ｃ）では、バー３０２２の数を
４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以
上でも良い。図３９（Ｄ）は、一対の板３０２３が、共通の軸を中心に、お互いが近づく
ように回転することで物品３００７を挟むことができるアームである。このようなアーム
は、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品
３００７を掴むのに適している。図３９（Ｅ）は、一対のかぎ状の板３０２４が、共通の
軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができ
るアームである。このようなアームは、物品３００７を点、または線で捉えることができ
、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する
物品３００７を掴むのに適している。また、図３９（Ｆ）に示すように、アームの先端に
ヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。
図３９（Ａ）乃至図３９（Ｆ）に示すアームは、一例であり、本発明の一態様はこれら
の形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれら
の記載に限らない。
ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし
、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアー
ム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高
さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴ん
だまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００
６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整
する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容
器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行
い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させるこ
とができる。
容器３００５、および容器３００６の位置情報、および物品３００７の状態をＡＩシス
テムを用いて解析しているため、物品３００７の形状や硬さによらず、確実に物品３００
７を移動することができる。物品３００７の例としては、立方体、または直方体の箱、ま
たは任意の形状の箱やケースに詰められた物品だけでなく、卵、ハンバーグやコロッケな
ど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナ
ットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した
仕分けシステム３０００は、物品３００７の形状や硬さを考慮してアームの形状を変える
ことができるため、上記に例示した物品３００７を、形状や硬さによらず、容器３００５
から容器３００６に移動させることができる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情
報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体
装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれた
ＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステム
によって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施すること
が可能である。
（実施の形態１０）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例につい
て説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報
端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも
含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、
ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや
、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含
むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、Ｓ
Ｄカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムー
バブル記憶装置に適用される。図４０にリムーバブル記憶装置の幾つかの構成例を模式的
に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチッ
プに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図４０（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１
、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０
４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０
５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１
１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図４０（Ｂ）はＳＤカードの外観の模式図であり、図４０（Ｃ）は、ＳＤカードの内部
構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基
板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１
１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。
基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の
容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設
けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メ
モリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリ
チップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図４０（Ｄ）はＳＳＤの外観の模式図であり、図４０（Ｅ）は、ＳＳＤの内部構造の模
式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を
有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メ
モリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けら
れている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、
例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４
を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチ
ップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いること
ができる。
１００ 容量素子
１００ａ 容量素子
１００ｂ 容量素子
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１４０ 絶縁体
１５０ 絶縁体
１６０ 導電体
２００ トランジスタ
２００ａ トランジスタ
２００ｂ トランジスタ
２０３ 導電体
２０３ａ 導電体
２０３ｂ 導電体
２０５ 導電体
２０５ａ 導電体
２０５ｂ 導電体
２１０ 絶縁体
２１２ 絶縁体
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２６ 絶縁体
２３０ 酸化物
２３０ａ 酸化物
２３０Ａ 酸化膜
２３０ｂ 酸化物
２３０Ｂ 酸化膜
２３０ｃ 酸化物
２３０Ｃ 酸化膜
２３１ 領域
２３１ａ 領域
２３１ｂ 領域
２３２ 領域
２３２ａ 領域
２３２ｂ 領域
２３４ 領域
２３９ 領域
２４０ 導電体
２４０ａ 導電体
２４０Ａ 導電膜
２４０ｂ 導電体
２４２ 導電体
２４２ａ 導電体
２４２Ａ 導電膜
２４２ｂ 導電体
２４２Ｂ 導電体
２４３ 領域
２４３ａ 領域
２４３ｂ 領域
２４４ 絶縁体
２４４Ａ 絶縁体
２４５ 開口
２４６ 導電体
２４６Ａ 導電体
２４８ 導電体
２５０ 絶縁体
２５０ａ 絶縁体
２５０Ａ 絶縁体
２５０ｂ 絶縁体
２５０Ｂ 絶縁体
２５０Ｃ 絶縁体
２５２ 絶縁体
２６０ 導電体
２６０ａ 導電体
２６０Ａ 導電膜
２６０ｂ 導電体
２６０Ｂ 導電膜
２６０Ｃ 導電体
２７０ 絶縁体
２７０Ａ 絶縁体
２７２ 絶縁体
２７２Ａ 絶縁体
２７３ 絶縁体
２７３Ａ 絶縁体
２８０ 絶縁体
２８１ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４００ トランジスタ
６００ セル
６０１ セル
１００１ 配線
１００２ 配線
１００３ 配線
１００４ 配線
１００５ 配線
１００６ 配線
１１００ ＵＳＢメモリ
１１０１ 筐体
１１０２ キャップ
１１０３ ＵＳＢコネクタ
１１０４ 基板
１１０５ メモリチップ
１１０６ コントローラチップ
１１１０ ＳＤカード
１１１１ 筐体
１１１２ コネクタ
１１１３ 基板
１１１４ メモリチップ
１１１５ コントローラチップ
１１５０ ＳＳＤ
１１５１ 筐体
１１５２ コネクタ
１１５３ 基板
１１５４ メモリチップ
１１５５ メモリチップ
１１５６ コントローラチップ
１４００ ＤＯＳＲＡＭ
１４０５ コントローラ
１４１０ 行回路
１４１１ デコーダ
１４１２ ワード線ドライバ回路
１４１３ 列セレクタ
１４１４ センスアンプドライバ回路
１４１５ 列回路
１４１６ グローバルセンスアンプアレイ
１４１７ 入出力回路
１４２０ センスアンプアレイ
１４２２ メモリセルアレイ
１４２３ センスアンプアレイ
１４２５ ローカルメモリセルアレイ
１４２６ ローカルセンスアンプアレイ
１４４４ スイッチアレイ
１４４５ メモリセル
１４４５ａ メモリセル
１４４５ｂ メモリセル
１４４６ センスアンプ
１４４７ グローバルセンスアンプ
１６００ ＮＯＳＲＡＭ
１６１０ メモリセルアレイ
１６１１ メモリセル
１６１２ メモリセル
１６１３ メモリセル
１６１４ メモリセル
１６１５ メモリセル
１６１５ａ メモリセル
１６１５ｂ メモリセル
１６４０ コントローラ
１６５０ 行ドライバ
１６５１ 行デコーダ
１６５２ ワード線ドライバ
１６６０ 列ドライバ
１６６１ 列デコーダ
１６６２ ドライバ
１６６３ ＤＡＣ
１６７０ 出力ドライバ
１６７１ セレクタ
１６７２ ＡＤＣ
１６７３ 出力バッファ
２０００ ロボット
２００１ 演算装置
２００２ センサ
２００３ ライト
２００４ リフト
２００５ 駆動部
２００６ 通信手段
２００７ スピーカ
２００８ マイクロフォン
２００９ 表示部
２０１０ 発光部
２０１１ 移動機構
３０００ システム
３００１ ロボット
３００２ 演算装置
３００３ ブーム
３００４ アーム
３００５ 容器
３００６ 容器
３００７ 物品
３００８ 筐体
３００９ センサ
３０１０ 通信手段
３０１１ 通信手段
３０２１ 板
３０２２ バー
３０２３ 板
３０２４ 板
３０２５ ヘラ
４０１０ 演算部
４０１１ アナログ演算回路
４０１２ ＤＯＳＲＡＭ
４０１３ ＮＯＳＲＡＭ
４０１４ ＦＰＧＡ
４０２０ 制御部
４０２１ ＣＰＵ
４０２２ ＧＰＵ
４０２３ ＰＬＬ
４０２５ ＰＲＯＭ
４０２６ メモリコントローラ
４０２７ 電源回路
４０２８ ＰＭＵ
４０３０ 入出力部
４０３１ 外部記憶制御回路
４０３２ 音声コーデック
４０３３ 映像コーデック
４０３４ 汎用入出力モジュール
４０３５ 通信モジュール
４０４１ ＡＩシステム
４０４１＿ｎ ＡＩシステム
４０４１＿１ ＡＩシステム
４０４１Ａ ＡＩシステム
４０４１Ｂ ＡＩシステム
４０９８ バス線
４０９９ ネットワーク
７０００ ＡＩシステムＩＣ
７００１ リード
７００２ プリント基板
７００３ 回路部
７００４ 実装基板
７０３１ Ｓｉトランジスタ層
７０３２ 配線層
７０３３ ＯＳトランジスタ層

Claims (3)

  1. 第１の導電体と、前記第１の導電体上の酸化物と、前記酸化物上の第２の導電体と、前記酸化物上の第３の導電体と、前記酸化物上の第１の絶縁体と、前記酸化物上の第４の導電体と、を有し、
    前記酸化物は前記第１の導電体と重なる領域を有し、
    前記第１の絶縁体は、前記酸化物及び前記第４の導電体の間に配置され、
    前記第１の絶縁体は、前記第２の導電体と前記第３の導電体の間に配置され、
    前記第１の絶縁体は、前記第４の導電体の側面と接する、半導体装置。
  2. 請求項１において、
    前記酸化物と前記第４の導電体の間の長さは、前記第２の導電体と前記第４の導電体の間の長さより小さい、半導体装置。
  3. 請求項１または請求項２において、
    前記第１の絶縁体は、アルミニウムおよびハフニウムの少なくとも一方を含む酸化物、またはシリコンを含む窒化物を含む半導体装置。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11289487B2 (en) * 2018-02-23 2022-03-29 Micron Technology, Inc. Doped titanium nitride materials for DRAM capacitors, and related semiconductor devices, systems, and methods
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10924090B2 (en) * 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
US11211461B2 (en) 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US20220189766A1 (en) * 2019-04-10 2022-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102601225B1 (ko) * 2019-04-15 2023-11-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화
US11183242B1 (en) * 2020-05-18 2021-11-23 Micron Technology, Inc. Preventing parasitic current during program operations in memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
JP2017034051A (ja) * 2015-07-31 2017-02-09 株式会社半導体エネルギー研究所 半導体装置、モジュールおよび電子機器
JP2017050530A (ja) * 2015-07-08 2017-03-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2017076789A (ja) * 2015-10-15 2017-04-20 株式会社半導体エネルギー研究所 半導体装置
JP2017108397A (ja) * 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
JP2017121046A (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 半導体装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333229B1 (en) 2000-03-13 2001-12-25 International Business Machines Corporation Method for manufacturing a field effect transitor (FET) having mis-aligned-gate structure
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
JP2004152790A (ja) 2002-10-28 2004-05-27 Toshiba Corp 半導体装置、及び、半導体装置の製造方法
US6673683B1 (en) 2002-11-07 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd Damascene gate electrode method for fabricating field effect transistor (FET) device with ion implanted lightly doped extension regions
DE112011102644B4 (de) 2010-08-06 2019-12-05 Semiconductor Energy Laboratory Co., Ltd. Integrierte Halbleiterschaltung
US8659015B2 (en) 2011-03-04 2014-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6087672B2 (ja) 2012-03-16 2017-03-01 株式会社半導体エネルギー研究所 半導体装置
JP2014027263A (ja) 2012-06-15 2014-02-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20160126991A (ko) * 2014-02-28 2016-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
TWI663726B (zh) * 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
CN105528967B (zh) * 2014-10-24 2018-02-23 环视先进数字显示无锡有限公司 一种复合led玻璃基板显示模组的制备方法
CN113793872A (zh) * 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9660100B2 (en) * 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
US10056497B2 (en) * 2015-04-15 2018-08-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20170062192A1 (en) 2015-08-28 2017-03-02 Semiconductor Energy Laboratory Co., Ltd. Film forming apparatus
US10147681B2 (en) * 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011139055A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 半導体素子、半導体装置及びそれらの作製方法
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