WO2018215878A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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山崎舜平
奥野直樹
遠藤佑太
井本裕己
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株式会社半導体エネルギー研究所
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Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may include a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • the CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and formed with electrodes serving as connection terminals.
  • a semiconductor circuit such as an LSI, a CPU, or a memory is mounted on a circuit board, for example, a printed wiring board, and used as one of various electronic device components.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • a transistor using an oxide semiconductor is known to have extremely small leakage current in a non-conduction state.
  • a low power consumption CPU using a characteristic that a transistor including an oxide semiconductor has low leakage current is disclosed (see Patent Document 1).
  • a self-aligned transistor As a transistor including an oxide semiconductor, a self-aligned transistor has been proposed. As the self-aligned transistor, a metal film is formed over the source region and the drain region, and heat treatment is performed on the metal film, thereby increasing the resistance of the metal film and reducing the resistance of the source region and the drain region. Is disclosed (see Patent Document 2).
  • Patent Document 2 when the resistance of the source region and the drain region is reduced, a metal film is formed over the source region and the drain region, and the metal film is heat-treated in an oxygen atmosphere.
  • the constituent element of the metal film enters the source region and the drain region of the oxide semiconductor film as a dopant to reduce the resistance.
  • heat treatment is performed in an oxygen atmosphere to oxidize the conductive film and increase the resistance of the conductive film.
  • the metal film since heat treatment is performed in an oxygen atmosphere, the metal film has a low effect of extracting oxygen from the oxide semiconductor film.
  • one embodiment of the present invention provides a semiconductor device having favorable electrical characteristics by stably reducing resistance of a source region and a drain region of a transistor and highly purifying a channel formation region.
  • One of the issues is to do.
  • Another object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated.
  • An object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a transistor, the transistor including a first oxide, a second oxide over the first oxide, and an insulator over the second oxide.
  • the first oxide has a channel formation region, a first region located so as to sandwich the channel formation region, and a second region,
  • the second oxide is provided in contact with the channel formation region, a part of the first region, and a part of the second region.
  • the first region and the second region are more than the channel formation region.
  • Another embodiment of the present invention is a semiconductor device including a transistor, a first insulator that covers the transistor, a first conductor that is electrically connected to the transistor, and a second conductor.
  • the transistor includes a first oxide, a first layer including a metal element and oxygen over the first oxide, and a second layer, a first oxide, a first layer, And a second oxide on the second layer, a second insulator on the second oxide, and a third conductor on the second insulator, the first oxidation
  • the object has a channel formation region, a first region located so as to sandwich the channel formation region, and a second region, and the first region is provided in contact with the first layer, The second region is provided so as to be in contact with the second layer, and the second oxide includes a channel formation region, a part of the first layer, and a second layer
  • the first insulator and the first layer are provided so as to be in contact with a part of the layer, and the first layer has a first opening exposing the first region
  • the first oxide preferably includes In, an element M (M is Al, Ga, Y, or Sn), and Zn.
  • the first oxide preferably contains more In than the element M in the atomic ratio.
  • the first region and the second region may include at least one of aluminum, ruthenium, titanium, tantalum, chromium, and tungsten.
  • first region and the second region may further contain nitrogen.
  • the channel formation region preferably has a lower hydrogen concentration than the first region and the second region.
  • the transistor is preferably a normally-off transistor.
  • the metal element preferably includes at least one of aluminum, ruthenium, titanium, tantalum, chromium, and tungsten.
  • the first layer and the second layer may further contain nitrogen.
  • the film thicknesses of the first layer and the second layer are preferably 0.5 nm or more and less than 5 nm.
  • a first layer containing a metal element is formed over a first oxide, and the first oxide is processed into an island shape using the first layer as a mask. Processing the first layer on the first oxide processed to expose the first region of the first oxide and the second layer on the second region of oxide; And a third layer is formed over the third region of the oxide, and at least the first oxide, the second layer, and the third layer are subjected to the first heat treatment in an atmosphere containing nitrogen. By performing, the oxygen contained in the second region is extracted to the second layer, the oxygen contained in the third region is extracted to the third layer, and the second oxide is formed on the first oxide.
  • This is a method for manufacturing a semiconductor device in which an insulator is formed over a second oxide and a conductor is formed over the insulator.
  • the first layer is preferably formed by a sputtering method using one or both of argon and nitrogen.
  • the first layer and the second layer may be removed after the first heat treatment.
  • a second heat treatment may be further performed after the first heat treatment.
  • a semiconductor device having favorable electric characteristics can be provided by stably reducing the resistance of a source region and a drain region of a transistor and highly purifying a channel formation region. .
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a highly productive semiconductor device can be provided.
  • a semiconductor device capable of holding data for a long period can be provided.
  • a semiconductor device with high information writing speed can be provided.
  • a semiconductor device with a high degree of design freedom can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a novel semiconductor device can be provided.
  • 4A and 4B are a top view and cross-sectional views illustrating a structure of a transistor according to one embodiment of the present invention.
  • 4A and 4B are a top view and cross-sectional views illustrating a structure of a transistor according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view illustrating the structure of a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • 4A to 4C are a top view and cross-sectional views illustrating a method for manufacturing a transistor according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • the circuit diagram which shows the structural example of an inverter circuit, and the timing chart which shows the operation example.
  • FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • 4A and 4B are a block diagram and a circuit diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 10A and 10B are a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, a circuit diagram, and a timing chart illustrating an operation example of the semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • 4A and 4B are a block diagram and a circuit diagram
  • FIG. 10 is a block diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a circuit diagram illustrating a structure example of a semiconductor device according to one embodiment of the present invention, and a timing chart illustrating an operation example of the semiconductor device.
  • 1 is a block diagram illustrating a configuration example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating an application example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a schematic perspective view illustrating a configuration example of an IC incorporating an AI system according to one embodiment of the present invention.
  • 4A and 4B each illustrate an electronic device according to one embodiment of the present invention and a block diagram illustrating a structure example of the electronic device.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel formation region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and between the source and drain via the channel formation region. It is possible to pass a current through. Note that in this specification and the like, a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • the channel length refers to, for example, a region where a semiconductor (or a portion where current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor, or a region where a channel is formed
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width is, for example, a region in which a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap each other, or a source and a drain in a region where a channel is formed. This is the length of the part. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as “effective channel width”) and the channel width (hereinafter “apparently” shown in the top view of the transistor).
  • channel width Sometimes referred to as “channel width”).
  • the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • the apparent channel width may be referred to as “surrounded channel width (SCW)”.
  • SCW surrounded channel width
  • channel width in the case where the term “channel width” is simply used, it may denote an enclosed channel width or an apparent channel width.
  • channel width in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, enclosed channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the calculation may be performed using the enclosed channel width. In that case, the value may be different from that calculated using the effective channel width.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • a nitrided oxide refers to a compound having a higher nitrogen content than oxygen.
  • oxynitride refers to a compound having a higher oxygen content than nitrogen.
  • content of each element can be measured using Rutherford backscattering method (RBS: Rutherford Backscattering Spectrometry) etc., for example.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • a barrier layer is a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier layer has conductivity, the barrier layer is referred to as a conductive barrier layer. There is.
  • the normally on characteristic of a transistor means that the transistor is on when no potential is applied by a power supply (0 V).
  • the normally-on characteristic of a transistor may refer to an electric characteristic in which the threshold voltage is negative when the voltage (Vg) applied to the gate of the transistor is 0V.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as an OS FET, it can be said to be a transistor including a metal oxide or an oxide semiconductor.
  • normally-off means that when a voltage is not applied to the gate or a ground potential is applied to the gate, a current per channel width of 1 ⁇ m flowing through the transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or lower, 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • FIG. 1A is a top view of a transistor which is one embodiment of the present invention.
  • FIG. 1B is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. That is, a cross-sectional view of the transistor in the channel length direction is shown.
  • FIG. 1C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. That is, a cross-sectional view in the channel width direction in the channel formation region of the transistor is shown.
  • FIG. 1D is a cross-sectional view taken along the dashed-dotted line A5-A6 in FIG.
  • the channel length direction of a transistor means a direction in which carriers move between a source (source region or source electrode) and a drain (drain region or drain electrode) in a plane horizontal to the substrate
  • the channel width direction Means a direction perpendicular to the channel length direction in a plane horizontal to the substrate.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 280 functioning as an interlayer film, the insulator 282 (the insulator 282a and the insulator 282b), the insulator 286, the insulator 280, and the insulator 282. And a conductor 252 (conductor) embedded in the opening of the insulator 280, the insulator 282, and the insulator 286 functioning as an interlayer film through the barrier layer 276. 252a, a conductor 252b, a conductor 252c, and a conductor 252), and a conductor 256 that is electrically connected to the conductor 252.
  • the conductor 252 and the conductor 256 have a function as a plug or a wiring.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • the transistor 200 includes a conductor 260 functioning as a first gate electrode (a conductor 260a and a conductor 260b), a conductor 205 functioning as a second gate electrode, a barrier layer 270 covering the conductor 260, An insulator 250 functioning as a first gate insulating layer, an insulator 220 functioning as a second gate insulating layer, an insulator 222, an insulator 224, and an oxide 230 having a region where a channel is formed (oxidized oxide) 230a, oxide 230b, oxide 230c, and oxide 230d).
  • a conductor 203 (a conductor 203a and a conductor 203b) that is electrically connected to the conductor 205 functioning as the second gate electrode of the transistor 200 may be provided.
  • the conductor 203 has a function as a gate wiring.
  • the conductor 203 is electrically connected to the conductor 252d through a conductor 207 provided in the same layer as the conductor 205. That is, the conductor 205 is electrically connected to the conductor 252d through the conductor 203 and the conductor 207.
  • the conductor 205 may function as a gate electrode and a gate wiring.
  • the threshold voltage of the transistor 200 can be controlled. In particular, by applying a negative potential to the conductor 205, the threshold voltage of the transistor 200 can be substantially shifted to the positive side. Further, when the threshold value of the transistor 200 is set higher than 0 V, off-state current can be reduced. Therefore, the train current when the voltage applied to the conductor 260 is 0 V can be reduced. In addition, by setting the potential applied to the conductor 205 to be equal to or equal to the potential applied to the conductor 260, the on-state current of the transistor is increased and the leakage current (off-state current) during non-conduction is reduced. can do.
  • the oxide 230 is preferably formed using a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor). Since a transistor including an oxide semiconductor has extremely low leakage current in a non-conduction state, a semiconductor device with low power consumption can be provided.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • a transistor including an oxide semiconductor its electrical characteristics are likely to vary due to impurities and oxygen vacancies in the oxide semiconductor, and reliability may deteriorate.
  • hydrogen contained in the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the oxide 230 has a low resistance region.
  • the region 231 is a region where the oxygen concentration is reduced and the resistance is reduced as compared with the region where the channel of the transistor 200 is formed.
  • a layer containing a metal element may be formed in contact with the oxide 230.
  • the oxygen concentration in the region 231 is further reduced by performing heat treatment after the layer including the metal element is formed.
  • the region 231 preferably has a high content of indium (In) in the oxide 230.
  • the high content of indium (In) is preferable because the region 231 has a lower resistance.
  • a metal compound layer including a metal element included in the layer including a metal element and a component of the oxide 230 is preferably formed. Since the metal compound layer is formed in the region 231, the region 231 is preferable because the resistance is further reduced.
  • the region 231 may be formed by adding an element that forms oxygen vacancies or an element that combines with oxygen vacancies to the oxide 230.
  • the addition of the element include an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, a plasma Processing etc. can be used.
  • Oxygen vacancies capture impurities such as hydrogen, carriers are generated, and the resistance of the oxide 230, that is, the region 231 is reduced. Impurities such as hydrogen may be present in the oxide 230. At this time, the impurity may exist in an unbonded state with a metal element or an oxygen atom.
  • Examples of an element that forms oxygen vacancies in the oxide 230 or an element that bonds with oxygen vacancies include boron and phosphorus.
  • boron and phosphorus hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, and the like can be used.
  • metal elements such as lanthanum.
  • One or more elements selected from the above elements may be added to the oxide 230.
  • boron and phosphorus are preferable as the added element.
  • equipment of an amorphous silicon or low-temperature polysilicon production line can be used, so that capital investment can be suppressed.
  • the concentration of the element may be measured by using secondary ion mass spectrometry (SIMS) or the like.
  • Heat treatment is preferably performed after the addition of the above elements.
  • the heat treatment it is considered that the element added to the oxide 230 is more effectively combined with oxygen in the oxide 230 and more oxygen vacancies are formed.
  • the resistance value of the region 231 of the oxide 230 is further reduced.
  • the heat treatment may be performed immediately after the addition of the element, or after the formation of the insulator, the conductor, or the like, or after the processing. That is, a plurality of steps may be performed between the addition of the element and the heat treatment.
  • the insulator 280 functioning as an interlayer film is preferably an insulator containing oxygen, such as a silicon oxide film or a silicon oxynitride film.
  • the insulator 280 provided in the vicinity of the transistor 200 is preferably an insulator containing oxygen, such as a silicon oxide film or a silicon oxynitride film.
  • the insulator 280 is preferably formed using an oxide containing more oxygen than that in the stoichiometric composition. That is, the insulator 280 is preferably formed with a region where oxygen is present in excess of the stoichiometric composition (hereinafter also referred to as an excess oxygen region).
  • an excess oxygen region oxygen region where oxygen is present in excess of the stoichiometric composition
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 3 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a thickness of 0.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • silicon oxide refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • the insulator 282a is preferably formed using a metal oxide formed by a sputtering method, for example, aluminum oxide.
  • a metal oxide formed by a sputtering method for example, aluminum oxide.
  • oxygen can be supplied to the insulator 280 through a surface where the insulator 282a and the insulator 280 are in contact with each other, so that the insulator 280 can be in an oxygen-excess state.
  • the excess oxygen is supplied to the region where the channel of the oxide 230 is formed (referred to as a channel formation region) through the insulator 280 and the insulator 250 in contact with the insulator 280 or the insulator 224 by heat treatment or the like. Accordingly, oxygen vacancies in the channel formation region of the oxide 230 can be reduced.
  • the insulator 282 (the insulator 282a and the insulator 282b) preferably has a barrier property against oxygen, hydrogen, and water. Since the insulator 282 has a barrier property against oxygen, oxygen in the excess oxygen region can be efficiently supplied to the oxide 230 without diffusing to the insulator 286 side.
  • the insulator 282 may have a stacked structure, in which a metal oxide is formed by a sputtering method, and then a metal oxide is further formed on the metal oxide by an ALD method.
  • a film formed using the ALD method has good coverage, and can form a metal oxide with a uniform film thickness on a side surface caused by unevenness or a stepped portion, and a barrier against oxygen, hydrogen, and water. This is preferable because the property is further improved.
  • the insulator 282 having a stacked structure in this manner is preferable because it has a function of supplying excess oxygen to the insulator 280 and a barrier property against oxygen, hydrogen, and water.
  • the barrier property is a function of suppressing diffusion of hydrogen and impurities typified by water and oxygen.
  • hydrogen diffusion can be suppressed in an atmosphere of 350 ° C., preferably 400 ° C.
  • hydrogen release is 5.0 ⁇ 10 14 pieces / cm 2 at 400 ° C. or lower.
  • the second film has a barrier property against hydrogen.
  • hydrogen release is 3.4 ⁇ 10 14 atoms / cm 2 or less at 400 ° C. or less, more preferably 7.1 ⁇ 10 14 atoms / cm 2 or less at 500 ° C. or less.
  • the insulator 222 included in the transistor 200 also preferably has a barrier property against oxygen, hydrogen, and water, like the insulator 282. Since the insulator 222 has a barrier property against oxygen, oxygen in the excess oxygen region can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side.
  • Insulator 282 for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3) or (Ba, Sr) so high, such as TiO 3 (BST)
  • an insulator including a -k material in a single layer or a stacked layer.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide and hafnium oxide, is preferably used. In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the outside.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to the above-described insulator.
  • nitriding treatment may be performed on the above-described insulator. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the insulator described above.
  • the insulator 286 can be formed using a material similar to that of the insulator 280.
  • the insulator 280, the insulator 282, and the insulator 286 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the insulator 280 that covers the transistor 200 may function as a planarization film that covers the uneven shape below the transistor 280.
  • the transistor 200 is electrically connected to another structure through a plug or a wiring of the insulator 280, the insulator 282, the conductor 252 embedded in the insulator 286, the conductor 256, or the like. There is. At this time, when the conductor 252 is in contact with the insulator 280, excess oxygen included in the insulator 280 may be absorbed by the conductor 252 in some cases.
  • excess oxygen included in the insulator 280 is insufficient, oxygen vacancies in the oxide 230 included in the transistor 200 are not compensated, and the reliability of the semiconductor device is reduced. there is a possibility. Therefore, when an excess oxygen region is formed in the insulator 280, it is necessary to design in consideration of the amount of oxygen absorbed by the conductor 252.
  • hydrogen which is an impurity contained in another structure formed around the transistor 200 may diffuse into a structure in contact with the conductor through a conductor used for a plug or a wiring.
  • a barrier layer 276 is preferably provided between the conductor 252, the insulator 280 having an excess oxygen region, and the insulator 282 having a barrier property.
  • the barrier layer 276 is preferably provided in contact with the insulator 282 having a barrier property.
  • the barrier layer 276 is preferably in contact with part of the insulator 286.
  • excess oxygen included in the insulator 280 can be prevented from being absorbed by the conductor 252. Therefore, excess oxygen for compensating oxygen vacancies in the oxide 230 included in the transistor 200 is not absorbed by the conductor 252 and compensation for oxygen vacancies in the oxide 230 included in the transistor 200 is not hindered. A decrease in the reliability of the apparatus can be suppressed.
  • barrier layer 276 diffusion of hydrogen which is an impurity can be suppressed.
  • hydrogen contained in the structure formed on the insulator 286 side than the insulator 282 is prevented from being diffused to the insulator 280 in contact with the transistor 200 through the conductor 252. can do.
  • excess oxygen included in the insulator 280 can be provided at an appropriate value regardless of the shape, number, or position of plugs and wirings provided in the semiconductor device.
  • excess oxygen can be stably supplied to the transistor 200, so that the electrical characteristics of the transistor 200 are stabilized. Further, the degree of freedom in designing the semiconductor device can be increased.
  • a low power consumption semiconductor device can be provided by using a metal material that has a property of absorbing oxygen and has high conductivity for the conductor 252.
  • a material having high conductivity while having low oxidation resistance such as tungsten or aluminum can be used.
  • a conductor that can be easily formed or processed can be used.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material can be used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • the conductor 252 for example, a single layer or a stacked layer using tantalum nitride, which is a conductor having a barrier property against hydrogen and oxygen, or tungsten having high conductivity may be used.
  • tantalum nitride which is a conductor having a barrier property against hydrogen and oxygen
  • tungsten having high conductivity may be used.
  • tantalum nitride and tungsten as the conductor 252
  • diffusion of impurities from the outside can be suppressed while maintaining conductivity as a wiring.
  • titanium nitride may be formed over tantalum nitride, and tungsten may be formed using titanium nitride as a seed layer.
  • the resistance of the oxide 230 in the vicinity of the conductor may be reduced.
  • the use of the above conductor for the first layer of the conductor 252 is preferable because the contact resistance between the conductor 252 and the oxide 230 is reduced.
  • a stacked structure in which the first layer is tungsten, the second layer is titanium nitride, and the third layer is tungsten is preferable as the conductor 252 from the viewpoint of contact resistance.
  • a metal oxide can be used for the barrier layer 276, for example.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, and gallium oxide, is preferably used.
  • silicon nitride formed by a chemical vapor deposition (CVD) method may be used.
  • a semiconductor device having stable electrical characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with low power consumption can be provided.
  • the degree of freedom in designing the semiconductor device can be increased.
  • the transistor 200 in this embodiment includes an insulator 208 provided over a substrate (not illustrated), an insulator 210 provided over the insulator 208, an insulator 212, and an insulator 212.
  • a conductor 203 is provided so as to be embedded.
  • a so-called damascene process in which an opening such as a groove or a slit is formed in the insulator 212 and the conductor 203 is formed in the opening may be used.
  • the insulator 212 may be formed so as to cover the conductor 203, and unnecessary portions of the insulator 212 may be removed.
  • the conductor 203 has a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride containing the above-described element as a component.
  • a film (a tantalum nitride film, a titanium nitride film, a molybdenum nitride film, a tungsten nitride film) or the like can be used.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and is difficult to oxidize (high oxidation resistance).
  • indium tin oxide indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon oxide added It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 203a tantalum nitride, titanium nitride, or the like is used as a conductor having a barrier property against hydrogen, and tungsten having high conductivity is stacked as the conductor 203b.
  • the combination diffusion of hydrogen contained in the insulator 208 and the element located closer to the substrate than the insulator 208 to the oxide 230 side can be suppressed while maintaining conductivity as a wiring. it can.
  • the insulator 210 has an opening and the conductor 203 is electrically connected to an element located on the substrate side of the insulator 210, the insulator 210 and the conductor 203a have a barrier property against hydrogen. The above effect can be expected, which is preferable.
  • FIG. 1 illustrates a two-layer structure of the conductor 203a and the conductor 203b; however, the structure is not limited thereto, and may be a single layer or a stacked structure including three or more layers.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • tantalum nitride is preferably used as the conductor 203a
  • a stack of titanium nitride and tungsten is preferably used as the conductor 203b.
  • an insulator 216 and a conductor 205 arranged to be embedded in the insulator 216 are provided.
  • the conductor 205 and the insulator 216 can be formed in a manner similar to that of the conductor 203 and the insulator 212.
  • the insulator 222 and the insulator 224 are preferably insulators containing oxygen, such as a silicon oxide film or a silicon oxynitride film, like the insulator 280.
  • the insulator 224 preferably has an excess oxygen region.
  • an insulator having an excess oxygen region is provided in a peripheral material of the transistor 200, whereby oxygen vacancies in the oxide 230 included in the transistor 200 are reduced, so that reliability is improved. be able to.
  • the insulator 222 preferably has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against oxygen, oxygen in the excess oxygen region can be efficiently supplied to the oxide 230 without diffusing to the insulator 220 side. In addition, the conductor 205 and the conductor 203 can be prevented from reacting with oxygen in the excess oxygen region of the insulator 224.
  • the insulator 222 includes aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, an oxide including aluminum and hafnium, an oxynitride including aluminum and hafnium, an oxide including silicon and hafnium, and an oxide including silicon and hafnium.
  • An insulator including a so-called high-k material such as nitride or nitride including silicon and hafnium is preferably used in a single layer or a stacked layer.
  • an insulating film having a barrier property against oxygen and hydrogen, such as aluminum oxide and hafnium oxide is preferably used. In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the outside.
  • the insulator 220, the insulator 222, and the insulator 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the oxide 230 includes an oxide 230a, an oxide 230b on the oxide 230a, an oxide 230c on the oxide 230b, and an oxide 230d on the oxide 230c.
  • a current flows mainly in the oxide 230b and the oxide 230c (a channel is formed).
  • a current may flow in the vicinity of the interface with the oxide 230b and the oxide 230c (which may be a mixed region), but the other region is an insulator. May work. Note that one of the oxide 230c and the oxide 230d is not necessarily provided.
  • the oxide 230c and the oxide 230d are preferably provided so as to cover the side surfaces of the oxide 230a and the oxide 230b.
  • the oxide 230c and the oxide 230d are interposed between the insulator 280 and the oxide 230b having a region where a channel is formed, so that impurities such as hydrogen, water, and halogen can be extracted from the insulator 280. Diffusion to the oxide 230b can be suppressed.
  • the oxide 230a, the oxide 230b, the oxide 230c, and the oxide 230d are In-M-Zn oxides (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, silicon, titanium, iron, It is formed of a metal oxide such as nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like. Further, as the oxide 230, an In—Ga oxide or an In—Zn oxide may be used.
  • a metal oxide functioning as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • an oxide semiconductor a metal oxide functioning as an oxide semiconductor
  • the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in part of a material and an insulating function in part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • the CAC-OS or the CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and have a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS since it is difficult to confirm a clear crystal grain boundary in the CAAC-OS, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS since the crystallinity of the metal oxide may be deteriorated due to entry of impurities or generation of defects, the CAAC-OS is a metal oxide having few impurities and defects (also referred to as oxygen deficiency (Vo: oxygen vacancy)). It can be said. Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • indium-gallium-zinc oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO indium-gallium-zinc oxide
  • a smaller crystal for example, the above-mentioned nanocrystal
  • a large crystal here, several mm or several cm. May become stable.
  • the a-like OS is a metal oxide having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and different properties.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon and carbon in the metal oxide and the concentration of silicon and carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS, Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor using a metal oxide containing hydrogen is likely to be normally on.
  • hydrogen contained in the metal oxide may form a shallow defect level (sDOS: shallow level of states) in the metal oxide.
  • the shallow defect level refers to an interface level located near the lower end of the conduction band. It is presumed that the shallow defect level exists in the vicinity of the boundary between the high density region and the low density region in the metal oxide.
  • the high density region and the low density region in the metal oxide are distinguished by the amount of hydrogen contained in the region.
  • the high density region is a region containing more hydrogen than the low density region.
  • minute cracks are likely to occur due to stress strain between the two regions, and oxygen deficiency and indium dangling bonds are generated near the crack. It is presumed that shallow defect levels are formed when impurities such as hydrogen or water are localized.
  • the high-density region in the metal oxide may have higher crystallinity than the low-density region.
  • the high density region in the metal oxide may have a higher film density than the low density region.
  • the metal oxide has a composition including indium, gallium, and zinc
  • the high-density region includes indium, gallium, and zinc
  • the low-density region includes indium, zinc, and the like. , May have.
  • the low density region may have a smaller percentage of gallium than the high density region.
  • the shallow defect level is presumed to be caused by oxygen vacancies.
  • dDOS deep level of states
  • shallow defect levels This is because deep defect levels are also considered to be due to oxygen vacancies.
  • the deep defect level refers to a defect level located near the center of the band gap.
  • the shallow defect level may be controlled to some extent by adjusting the temperature at the time of forming the metal oxide. Specifically, when the temperature at the time of forming the metal oxide film is set to 170 ° C. or the vicinity thereof, preferably 130 ° C. or the vicinity thereof, and more preferably room temperature, the shallow defect level can be reduced.
  • the shallow defect level of a metal oxide affects the electrical characteristics of a transistor using the metal oxide as a semiconductor. That is, due to the shallow defect level, in the drain current-gate voltage (Id-Vg) characteristics of the transistor, the change of the drain current Id with respect to the gate voltage Vg becomes gradual, and the rising characteristics of the transistor from the off state to the on state are good or bad.
  • the S value also referred to as Subthreshold Swing, SS), which is one of the criteria for the above, deteriorates. This is probably because electrons were trapped in shallow defect levels.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the oxide 230 has a low resistance region.
  • the region 231 is a region where the oxygen concentration is reduced and the resistance is reduced as compared with the region where the channel of the transistor 200 is formed.
  • a metal layer containing a metal element, a nitride layer containing a metal element, or an oxide layer containing a metal element is formed over an oxide semiconductor. It is good to provide. Further, by providing the layer, part of oxygen in the oxide semiconductor located at or near the interface between the layer and the oxide semiconductor is absorbed by the layer and the like, and oxygen vacancies are formed. The vicinity of the interface may be reduced in resistance.
  • Heat treatment may be performed. By the heat treatment in an atmosphere containing nitrogen, the oxygen concentration in the region 231 is further reduced.
  • the region 231 may be formed by adding an element that forms oxygen vacancies or an element that combines with oxygen vacancies to the oxide 230.
  • the addition of the element include an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, a plasma Processing etc. can be used.
  • One of the low-resistance regions 231 functions as a source of the transistor 200 and the other functions as a drain.
  • a region between the pair of regions 231 functions as a channel formation region of the transistor 200.
  • the metal element aluminum, ruthenium, titanium, tantalum, chromium, tungsten, or the like is preferably used. More preferably, aluminum, titanium, tantalum, tungsten, or the like can be used. Accordingly, the metal layer containing a metal element is preferably a layer containing aluminum, titanium, tantalum, tungsten, or an alloy containing two or more of these metal elements.
  • nitride layer containing a metal element aluminum nitride, titanium nitride, tantalum nitride, tungsten nitride, nitride containing titanium and aluminum (TiAlNx or TiAlxNy (hereinafter, x and y are arbitrary numbers)), Alternatively, a layer containing nitride containing tantalum and aluminum (TaAlNx or TaAlxNy) is preferable. Note that a layer containing a nitride containing three or more of the above metal elements may be used.
  • oxide layer containing a metal element aluminum oxide, titanium oxide, tantalum oxide, tungsten oxide, an oxide containing titanium and aluminum (TiAlOx or TiAlxOy), an oxide containing tantalum and aluminum (TaAlOx, or TaAlxOy), etc. are preferred.
  • a metal compound may be formed to reduce resistance.
  • a layer containing the metal element may be formed over the oxide semiconductor by a sputtering method.
  • a compound layer (hereinafter referred to as a different layer) is formed at the interface between a metal layer containing a metal element, a nitride layer containing a metal element, or an oxide layer containing a metal element (a layer containing a metal element) and the oxide semiconductor. May be formed).
  • the compound layer may be formed in a layer containing a metal element in contact with the oxide layer, or may be formed in an oxide layer in contact with the layer containing a metal element.
  • the compound layer (different layer) is a layer including a metal compound including a component of a layer containing a metal element and a component of an oxide semiconductor.
  • a layer in which a metal element of an oxide semiconductor and an added metal element are alloyed may be formed as the compound layer.
  • the compound layer may contain nitrogen or oxygen.
  • the alloyed layer is in a relatively stable state, and a highly reliable semiconductor device can be provided.
  • the region 231 is preferable because the resistance is further reduced.
  • formation of the compound layer in the region 231 is preferable because the region 231 has a lower resistance.
  • formation of the compound layer over the region 231 is preferable because contact resistance between a conductor 252a or a conductor 252b described later and the oxide 230 can be reduced.
  • the layer containing a metal element is preferably removed.
  • the layer containing a metal element By removing the layer containing a metal element, unevenness due to the layer containing the metal element over the oxide 230b is reduced, and the flatness of the insulator 250 and the conductor 260 formed thereover is improved, which is preferable.
  • alignment accuracy is improved when the conductive film 260A is processed by a lithography method. Therefore, desired mask formation and processing are performed. Is preferable.
  • hydrogen in the oxide 230 is absorbed into the layer containing a metal element.
  • the layer containing the metal element is provided with a thickness of 0.5 nm to 5 nm, preferably 1 nm to 2 nm.
  • the insulator 250 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • silicon oxide and silicon oxynitride are thermally stable, a stacked structure having high thermal stability and high relative dielectric constant can be obtained by combining with an insulator having high relative dielectric constant.
  • the insulator 250 is preferably formed using an oxide insulator containing oxygen in excess of the stoichiometric composition, like the insulator 224. By providing such an insulator containing excess oxygen in contact with the oxide 230, oxygen vacancies in the oxide 230 can be reduced.
  • the insulator 250 has a barrier property against oxygen and hydrogen such as aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, and silicon nitride.
  • An insulating film can be used. In the case of using such a material, it functions as a layer which prevents release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the outside.
  • the insulator 250 may have a stacked structure similar to that of the insulator 220, the insulator 222, and the insulator 224.
  • the transistor 200 can shift the threshold voltage to the positive side.
  • the transistor 200 is a normally-off transistor that is non-conductive (also referred to as an off state) even when the gate voltage is 0 V.
  • the conductor 260 functioning as a gate electrode is, for example, a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, tungsten, an alloy containing the above-described metal as a component, or an alloy combining the above-described metals. Etc. can be used.
  • a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen and has high oxidation resistance.
  • a metal selected from one or more of manganese and zirconium may be used.
  • a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • the conductor 260 may have a stacked structure including the conductor 260a and the conductor 260b on the conductor 260a.
  • the conductor 260a is formed using a thermal CVD method, a MOCVD (Metal Organic CVD) method, or an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • the conductor 260a is preferably formed by an ALD method or the like. Therefore, the transistor 200 with high reliability can be provided.
  • the conductor 260b is formed by a sputtering method.
  • the conductor 260 a by including the conductor 260 a over the insulator 250, it is possible to prevent the damage on the insulator 250 from being damaged when the conductor 260 b is formed. Further, since the sputtering method has a higher film formation rate than the ALD method, the yield is high and the productivity can be improved.
  • a conductive oxide may be used as the conductor 260a.
  • a metal oxide that can be used as the oxide 230a or the oxide 230b can be used.
  • oxygen can be added to the insulator 250 and oxygen can be supplied to the oxide 230b. Accordingly, oxygen vacancies in the channel formation region of the oxide 230 can be reduced.
  • the conductor 260b is preferably formed by stacking titanium nitride and tungsten by a sputtering method. By forming titanium nitride in an atmosphere containing nitrogen, nitrogen is added to the conductor 260a, and the resistance of the conductor 260a is further reduced.
  • a barrier layer 270 may be provided so as to cover the conductor 260.
  • the barrier layer 270 is formed using a substance having a barrier property against oxygen. With this structure, oxygen in the excess oxygen region of the insulator 280 can be prevented from reacting with the conductor 260 and being oxidized.
  • a metal oxide for example, a metal oxide can be used.
  • an insulating film having a barrier property against oxygen and hydrogen such as aluminum oxide, hafnium oxide, an oxide containing hafnium and aluminum (hafnium aluminate), and gallium oxide, is preferably used.
  • silicon nitride formed by a CVD method may be used.
  • the barrier layer 270 may be provided with a thickness that prevents the conductor 260 from being oxidized.
  • the conductor 260 can be made of a material that has low oxidation resistance but high conductivity, such as tungsten or aluminum.
  • a conductor that can be easily formed or processed can be used.
  • oxidation of the conductor 260 can be suppressed, and oxygen released from the insulator 224 and the insulator 280 can be efficiently supplied to the oxide 230.
  • the transistor 200 with low power consumption can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a substrate over which the transistor 200 is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • there is a semiconductor substrate having an insulator region inside the semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate examples include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate having a metal nitride examples include a substrate having a metal oxide, and the like.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate examples include a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • a flexible substrate may be used as the substrate.
  • a method for providing a transistor over a flexible substrate there is a method in which after a transistor is formed over a non-flexible substrate, the transistor is peeled off and transferred to a substrate which is a flexible substrate.
  • a separation layer is preferably provided between the non-flexible substrate and the transistor.
  • the substrate may have elasticity.
  • the substrate may have a property of returning to the original shape when bending or pulling is stopped. Or you may have a property which does not return to an original shape.
  • the substrate has a region having a thickness of, for example, 5 ⁇ m to 700 ⁇ m, preferably 10 ⁇ m to 500 ⁇ m, more preferably 15 ⁇ m to 300 ⁇ m.
  • a semiconductor device including a transistor can be reduced in weight. Further, by making the substrate thin, it may have elasticity even when glass or the like is used, or may have a property of returning to its original shape when bending or pulling is stopped. Therefore, an impact applied to the semiconductor device on the substrate due to dropping or the like can be reduced. That is, a durable semiconductor device can be provided.
  • the substrate which is a flexible substrate for example, metal, alloy, resin or glass, or fiber thereof can be used. Further, as the substrate, a sheet woven with fibers, a film, a foil, or the like may be used.
  • a substrate that is a flexible substrate is preferably as the linear expansion coefficient is lower because deformation due to the environment is suppressed.
  • the substrate which is a flexible substrate for example, a material having a linear expansion coefficient of 1 ⁇ 10 ⁇ 3 / K or less, 5 ⁇ 10 ⁇ 5 / K or less, or 1 ⁇ 10 ⁇ 5 / K or less may be used.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic. In particular, since aramid has a low coefficient of linear expansion, it is suitable as a substrate that is a flexible substrate.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • transistors can be miniaturized and highly integrated.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, aluminum and hafnium-containing oxides, aluminum and hafnium-containing oxynitrides, silicon and hafnium-containing oxides, silicon And oxynitride having hafnium or nitride having silicon and hafnium.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, Examples include silicon oxide or resin having holes.
  • silicon oxide and silicon oxynitride are thermally stable. Therefore, for example, by combining with a resin, a laminated structure having a thermally stable and low relative dielectric constant can be obtained.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • silicon oxide and silicon oxynitride can be combined with an insulator having a high relative dielectric constant to provide a thermally stable and high stacked dielectric structure.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used as the insulator 222, the insulator 210, and the insulator 287.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen can be used as the insulator 222 and the insulator 210.
  • the insulator 222 and the insulator 210 can be formed using an insulator containing one or both of aluminum and hafnium.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • Examples of the insulator 220, the insulator 224, and the insulator 250 include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, zirconium, lanthanum,
  • An insulator containing neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer. Specifically, silicon oxide, silicon oxynitride, or silicon nitride is preferably included.
  • the insulator 224 and the insulator 250 that function as gate insulators have a structure in which aluminum oxide, gallium oxide, hafnium aluminate, or hafnium oxide is in contact with the oxide 230, so that silicon oxide or silicon oxynitride is included. It is possible to prevent silicon to be mixed into the oxide 230.
  • the insulator 224 and the insulator 250 by using silicon oxide or silicon oxynitride in contact with the oxide 230, aluminum oxide, gallium oxide, hafnium aluminate, or hafnium oxide, and silicon oxide or silicon oxynitride In some cases, a trap center is formed at the interface. In some cases, the trap center can change the threshold voltage of the transistor in the positive direction by capturing electrons.
  • the insulator 212, the insulator 216, the insulator 280, and the insulator 286 preferably include an insulator with a low relative dielectric constant.
  • the insulator 212, the insulator 216, the insulator 280, and the insulator 286 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon, and It is preferable to include silicon oxide to which nitrogen is added, silicon oxide having holes, or a resin.
  • the insulator 212, the insulator 216, the insulator 280, and the insulator 286 include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, carbon, and carbon It is preferable to have a stacked structure of silicon oxide to which nitrogen is added or silicon oxide having holes and a resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon. Examples of the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used.
  • the barrier layer 270 include aluminum oxide, hafnium oxide, hafnium aluminate, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide, and silicon nitride oxide. Alternatively, silicon nitride or the like may be used.
  • Conductor a metal selected from aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, etc.
  • a material containing one or more elements can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed using the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed is preferably used as the conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, silicon were added Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • the conductor 260, the conductor 203, the conductor 205, the conductor 207, the conductor 252, and the conductor 256 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium
  • a material containing one or more metal elements selected from vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • FIG. 2 shows a transistor according to a different embodiment of the present invention.
  • FIG. 2A is a top view of the transistor.
  • FIG. 2B is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. That is, a cross-sectional view of the transistor in the channel length direction is shown.
  • FIG. 2C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. That is, a cross-sectional view in the channel width direction in the channel formation region of the transistor is shown.
  • FIG. 2D is a cross-sectional view taken along dashed-dotted line A5-A6 in FIG. That is, a cross-sectional view in the channel width direction in the source region or drain region of the transistor is shown.
  • FIG. 2A some elements are omitted for clarity.
  • the transistor 200 is different from the above-described transistor 200 in that a layer 285 containing a metal element is left over the oxide 230b. This is preferable because the manufacturing process is simplified in that the number of steps for removing the layer 285 is reduced.
  • the region 231 is reduced in resistance by heat treatment after the layer 285 is formed over the oxide 230b. At this time, oxygen contained in the region 231 is attracted to the layer 285 and is diffused, whereby the region 231 is considered to have low resistance.
  • 2B illustrates an example in which the region 231 is formed in the vicinity of the interface with the layer 285 of the oxide 230b; however, this embodiment is not limited to this.
  • the region 231 may diffuse from the interface between the oxide 230b and the layer 285 to the vicinity of the interface between the oxide 230b and the oxide 230a, or may further diffuse into the oxide 230a.
  • a metal compound layer including the metal element included in the layer 285 and a component of the oxide 230 may be formed at the interface between the layer 285 and the oxide 230. Since the metal compound is formed in the region 231, the region 231 has a lower resistance, which is preferable.
  • the layer 285 may be oxidized by extracting oxygen from the region 231.
  • the layer 285 can function as a source electrode or a drain electrode of the transistor 200.
  • the layer 285 does not have sufficient conductivity as an electrode due to oxidation or the like, or has an insulating property
  • the region 231 is electrically connected to the conductor 252a and the conductor 252b.
  • At least a portion of layer 285 needs to be removed.
  • FIG. 3 is an enlarged view of a region surrounded by a broken line 239 in FIG.
  • description will be made using the transistor 200 illustrated in FIG. 1, but the same applies to the transistor 200 illustrated in FIG. 2.
  • FIG. 3A illustrates a state where the conductor 252a and the oxide 230b are electrically connected to each other at or near the surface of the oxide 230b.
  • a region 231 with reduced resistance is formed on the surface of the oxide 230b, and the conductor 252a is electrically connected to the region 231.
  • the conductor 252a is formed so as to be in contact with a portion where the region 231a which is a low resistance region is removed.
  • the resistance of the concave portion is also reduced and the region 231b may be formed in some cases.
  • the metal element used for the conductor 252a acts in the same manner as the metal element-containing layer 285, the resistance of the region 231b in contact with the conductor 252a is reduced. For this reason, even if part or all of the region 231a is removed in the opening due to the formation of the opening, the region 231b is reduced in resistance by the formation of the conductor 252a and the process involving heating in a later step. Therefore, the contact resistance between the conductor 252a and the oxide 230 can be reduced.
  • FIG. 3C is an enlarged view of a region surrounded by a broken line 239 in FIG.
  • FIG. 3D is an enlarged view of a region surrounded by a broken line 240 in FIG.
  • a compound layer 290 is formed on the top surface of the oxide 230b, and the conductor 252a (conductor 252b) is electrically connected to the oxide 230 through the compound layer 290. Connected to.
  • the compound layer 290 includes a component included in the oxide 230b and a metal element, and has conductivity. In addition to the above, the compound layer may contain one or both of oxygen and nitrogen.
  • the compound layer 290 is formed by forming a layer containing a metal element in contact with the oxide 230 and performing heat treatment.
  • the heat treatment is preferably performed in an atmosphere containing nitrogen.
  • the heat treatment may be performed in an inert gas atmosphere, an oxygen atmosphere, an oxidizing gas atmosphere, or a mixed gas atmosphere of the above gases.
  • the layer containing a metal element is removed.
  • the compound layer 290 is formed over the oxide 230b, and the oxide 230c is formed so as to cover part of the compound layer 290.
  • the compound layer 290 is formed over the top surface of the oxide 230b, and the layer 285 containing a metal element is provided over the compound layer.
  • the insulator 286, the insulator 282, the insulator 280, and the layer 285 each have an opening that exposes the compound layer 290, and the conductor 252a (conductor 252b) provided in the opening passes through the compound layer 290. , And electrically connected to the oxide 230.
  • the compound layer 290 includes a component included in the oxide 230b and part of the metal element included in the layer 285, and has conductivity. In addition to the above, the compound layer may contain one or both of oxygen and nitrogen.
  • the compound layer 290 may have a function of suppressing oxygen permeation. At this time, oxidation of the layer 285 due to oxygen contained in the oxide 230b is suppressed, and the layer 285 may have conductivity.
  • the opening may not be formed.
  • the conductor 252a (conductor 252b) is electrically connected to the oxide 230 through the layer 285 and the compound layer 290.
  • the compound layer 290 is formed by forming the layer 285 in contact with the oxide 230 and performing heat treatment.
  • the heat treatment is preferably performed in an atmosphere containing nitrogen.
  • the heat treatment may be performed in an inert gas atmosphere, an oxygen atmosphere, an oxidizing gas atmosphere, or a mixed gas atmosphere of the above gases.
  • the layer 285 may be oxidized and conductivity may be reduced.
  • the layer 285 may be an insulator.
  • part of the layer 285 is considered to react with a component included in the oxide 230 to be a compound.
  • part of the oxide 230 reacts with a component included in the layer 285 to be a compound by the steam heat treatment.
  • the compound layer 290 is formed at the interface between the oxide 230 b and the layer 285.
  • FIGS. 4 to 13 (A) in each drawing shows a top view. Moreover, (B) of each figure is sectional drawing corresponding to the site
  • a substrate (not shown) is prepared, and an insulator 208 is formed over the substrate.
  • the insulator 208 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, or an ALD (ALD) method. (Atomic Layer Deposition) method or the like can be used.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to an object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • a silicon oxide film is formed as the insulator 208 by a CVD method.
  • the insulator 210 is formed over the insulator 208.
  • an aluminum oxide film is formed as the insulator 210 by a sputtering method.
  • the insulator 210 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and an aluminum oxide film may be formed on the aluminum oxide by an ALD method.
  • a structure in which an aluminum oxide film is formed by an ALD method and an aluminum oxide film is formed on the aluminum oxide by a sputtering method may be employed.
  • the insulator 212 is formed over the insulator 210.
  • the insulator 212 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxynitride is formed as the insulator 212 by a CVD method.
  • a resist mask is formed over the insulator 212 using a lithography method or the like. Unnecessary portions of the insulator 212 are removed. After that, the opening can be formed by removing the resist mask.
  • a method for processing a film to be processed will be described.
  • various fine processing techniques can be used.
  • a method of performing a slimming process on a resist mask formed by a lithography method or the like may be used.
  • a dummy pattern may be formed by lithography or the like, a sidewall may be formed on the dummy pattern, the dummy pattern may be removed, and the processed film may be etched using the remaining sidewall as a resist mask.
  • anisotropic dry etching as etching of the film to be processed.
  • a hard mask made of an inorganic film or a metal film may be used.
  • i-line wavelength 365 nm
  • g-line wavelength 436 nm
  • h-line wavelength 405 nm
  • light obtained by mixing them can be used.
  • ultraviolet light, KrF laser light, ArF laser light, or the like can be used.
  • exposure may be performed by an immersion exposure technique.
  • extreme ultraviolet light (EUV: Extreme-violet) or X-rays may be used as light used for exposure.
  • an electron beam can be used instead of the light used for exposure. It is preferable to use extreme ultraviolet light, X-rays, or an electron beam because extremely fine processing is possible. Note that a photomask is not necessary when exposure is performed by scanning a beam such as an electron beam.
  • an organic resin film having a function of improving the adhesion between the film to be processed and the resist film may be formed before forming the resist film to be a resist mask.
  • the organic resin film can be formed, for example, by a spin coating method so as to cover the level difference below and flatten the surface, and variations in the thickness of the resist mask provided above the organic resin film Can be reduced.
  • a material that functions as an antireflection film for light used for exposure as the organic resin film.
  • an organic resin film having such a function for example, there is a BARC (Bottom Anti-Reflection Coating) film.
  • the organic resin film may be removed at the same time as the resist mask is removed or after the resist mask is removed.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film that serves as a hard mask material is formed over the conductive film, a resist mask is formed thereover, and the hard mask material is etched to form a hard mask having a desired shape. be able to.
  • a dry etching method or a wet etching method can be used for the processing. Processing by the dry etching method is suitable for fine processing.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • the etching treatment may be performed after removing the resist mask used for forming the hard mask, or may be performed while the resist mask is left. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the conductive film is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a conductive film to be the conductor 203a and the conductor 203b is formed over the opening and the insulator 212.
  • the conductive film can be formed by a sputtering method, an evaporation method, a CVD method (including a thermal CVD method, an MOCVD method, a PECVD method, or the like). In order to reduce damage caused by plasma, thermal CVD, MOCVD, or ALD is preferable.
  • the conductor 203a, and A conductor 203b is formed.
  • the conductor 203a and the conductor 203b may be collectively referred to as the conductor 203 in some cases.
  • the insulator 212 can also be used as a stopper layer, and the insulator 212 may be thin.
  • the CMP process is a technique for flattening the surface of a workpiece by a combined chemical and mechanical action. More specifically, a polishing cloth is attached on the polishing stage, and the polishing stage and the workpiece are rotated or swung while supplying slurry (abrasive) between the workpiece and the polishing cloth. In this method, the surface of the workpiece is polished by a chemical reaction between the slurry and the surface of the workpiece and by mechanical polishing between the polishing cloth and the workpiece.
  • the CMP process may be performed only once or a plurality of times. When performing the CMP process in a plurality of times, it is preferable to perform primary polishing at a low polishing rate after performing primary polishing at a high polishing rate. In this way, polishing with different polishing rates may be combined.
  • the insulator 216 is formed over the insulator 212 and the conductor 203.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide or silicon oxynitride is formed as the insulator 216 by a CVD method.
  • an opening is formed in the insulator 216 by using a lithography method or the like. At this time, the opening is formed so that at least a part of the conductor 203 is exposed.
  • a conductor 205 and a conductor 207 are formed so as to be embedded in the opening.
  • the conductor 205 and the conductor 207 can be formed in a manner similar to that of the conductor 203.
  • tantalum nitride, titanium nitride, and tungsten are formed by a sputtering method or a CVD method, and unnecessary portions are removed by CMP treatment, whereby the conductor 205 having a three-layer structure and the conductor Although 207 is formed, the present embodiment is not limited to this.
  • the conductor 205 and the conductor 207 may have a one-layer structure, a two-layer structure, or a structure including four or more layers. For example, a conductor having a two-layer structure in which tantalum nitride or titanium nitride and tungsten or copper are stacked may be used.
  • the insulator 216 may be thin when a CMP process is used.
  • the method for forming the conductor 203, the conductor 205, and the conductor 207 is not limited to the above.
  • a conductive film to be the conductor 203 is formed over the insulator 210, the conductive film is processed by a lithography method, the conductor 203 is formed, and the insulator 212 is formed so as to cover the conductor 203. Unnecessary portions of the body 212 may be removed.
  • a conductive film to be the conductor 205 and the conductor 207 is formed over the insulator 212 and the conductor 203, the conductive film is processed by a lithography method, and the conductor 205 and the conductor 207 are formed.
  • the insulator 216 may be formed so as to cover the conductor 205, and unnecessary portions of the insulator 216 may be removed.
  • the insulator 220 is formed over the insulator 216, the conductor 205, and the conductor 207.
  • the insulator 220 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 220 silicon oxide or silicon oxynitride can be used.
  • the thickness of the insulator 220 is 1 nm to 10 nm, preferably 1 nm to 5 nm.
  • the insulator 222 is formed over the insulator 220.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulator including one or both of aluminum and hafnium is preferably used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 is preferably formed by an ALD method.
  • the insulator 222 formed by the ALD method has a barrier property against oxygen, hydrogen, and water. Since the insulator 222 has a barrier property against hydrogen and water, hydrogen and water contained in a structure provided around the transistor 200 do not diffuse inside the transistor 200 and are contained in the oxide 230. Generation of oxygen vacancies can be suppressed.
  • the insulator 222 for example, hafnium oxide is used.
  • the thickness of the insulator 222 is 1 nm to 30 nm, preferably 1 nm to 10 nm, more preferably 1 nm to 5 nm.
  • the heat treatment of the substrate that is necessary in a later step can be omitted. That is, the formation of the insulator 222 and the heat treatment of the substrate can be performed.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere, an oxygen atmosphere, or an atmosphere containing an oxidizing gas of 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment is performed in an oxygen atmosphere or an atmosphere containing an oxidizing gas in an amount of 10 ppm or more, 1% or more, or 10% or more to supplement desorbed oxygen. You may go.
  • oxygen may be supplied to the insulator 220 and the insulator 222 by heat treatment in an oxygen atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • plasma treatment containing oxygen in a reduced pressure state may be performed as the heat treatment.
  • the plasma treatment including oxygen it is preferable to use an apparatus having a power source that generates high-density plasma using microwaves, for example.
  • a power source for applying RF (Radio Frequency) may be provided on the substrate side.
  • High-density oxygen radicals can be generated by using high-density plasma, and oxygen radicals generated by high-density plasma can be efficiently guided into the insulator 222 by applying RF to the substrate side.
  • plasma treatment containing oxygen may be performed to supplement oxygen that has been desorbed after performing plasma treatment containing an inert gas using this apparatus. Note that the heat treatment may not be performed.
  • the heat treatment can also be performed before and after the formation of the insulator 220.
  • the heat treatment conditions described above can be used for the heat treatment, the heat treatment before and after the formation of the insulator 220 is preferably performed in an atmosphere containing nitrogen.
  • treatment is performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then, the treatment is performed at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 224 for example, silicon oxide and silicon oxynitride can be used.
  • the thickness of the insulator 224 is 1 nm to 30 nm, preferably 1 nm to 10 nm, more preferably 1 nm to 5 nm.
  • the insulator 222 and the insulator 224 may be formed in succession.
  • the insulator 220, the insulator 222, and the insulator 224 may be formed in succession.
  • the above heat treatment may be performed after the insulator 224 is formed.
  • impurities such as hydrogen and water contained in the insulator 224 can be removed.
  • an oxide film 230A to be the oxide 230a and an oxide film 230B to be the oxide 230b are formed over the insulator 224 (see FIG. 4).
  • the oxide film 230A and the oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the oxide film is formed by a sputtering method
  • the In-M-Zn oxide target can be used.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed.
  • the ratio of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the formation of the oxide film 230B is preferably performed continuously without being exposed to the air atmosphere.
  • the formation of the oxide film 230A and the formation of the oxide film 230B are performed using a multi-chamber film formation apparatus, so that the substrate on which the oxide film is formed starts to form the oxide film 230A and then the oxide film 230B.
  • the formation of the oxide film 230B can be performed on the oxide film 230A without exposing the surface of the oxide film 230A to the air atmosphere until the formation of is completed.
  • contamination of the interface between the oxide film 230A and the oxide film 230B can be prevented.
  • a semiconductor device using these oxide films is excellent. Can have characteristics and high reliability.
  • the oxide film 230A and the oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the oxide film is formed by a sputtering method
  • the In-M-Zn oxide target can be used.
  • oxygen-deficient oxidation is performed by forming the film so that the proportion of oxygen contained in the sputtering gas is 1% to 30%, preferably 5% to 20%.
  • a physical semiconductor is formed.
  • a transistor including an oxygen-deficient oxide semiconductor can have a relatively high field-effect mobility.
  • the oxide film 230A and the oxide film 230B are continuously formed by using a multi-chamber type sputtering rig apparatus without being exposed to the air atmosphere.
  • the oxide film is preferably formed in accordance with characteristics required for the oxide 230 by appropriately selecting a deposition condition and an atomic ratio.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as hydrogen and water in the oxide film 230A and the oxide film 230B can be removed.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • a film 285A containing a metal element is formed over the oxide film 230B (see FIG. 5).
  • the film 285A is preferably used as a hard mask in the processing of the oxide film 230A and the oxide film 230B.
  • the film 285A has a thickness of 0.5 nm to 5 nm, preferably, 1 nm to 3 nm.
  • a metal layer containing a metal element, a nitride layer containing a metal element, or an oxide layer (a layer containing a metal element) containing a metal element is used as the film 285A.
  • the film 285A is a film containing a metal element such as aluminum, ruthenium, titanium, tantalum, tungsten, or chromium. Note that the film 285A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the film 285A can be obtained by a sputtering method using a target containing titanium and aluminum and processed into an island shape using a lithography method.
  • the ratio of titanium to aluminum contained in the target is between 1: 4 and 4: 1, preferably between 2: 3 and 3: 2, more preferably 1: 1.
  • the gas used for forming the film 285A preferably contains nitrogen or oxygen.
  • a mixed gas of nitrogen and argon or a mixed gas of oxygen and argon is preferably used.
  • the film 285A thus formed contains titanium (Ti) and aluminum (Al), and further contains nitrogen (N) or oxygen (O). Therefore, TiAlNx (or TiAlxNy (hereinafter, x and y are arbitrary) Number)) or TiAlOx (or TiAlxOy).
  • the film containing a metal element in addition to TiAlNx and TiAlOx, aluminum nitride, aluminum oxide, tantalum (Ta) and aluminum containing TaAlNx (or TaAlxNy), TaAlOx (or TaAlxOy), and the like are used. be able to.
  • the oxide film 230A and the oxide film 230B are processed using the island-shaped film 285A as a mask to form the island-shaped oxide 230a and the island-shaped oxide 230b (see FIG. 6).
  • a mask used for processing the film 285A may be used for processing the oxide film 230A and the oxide film 230B.
  • the film 285A is processed by a lithography method, and a layer 285 is formed over the oxide 230b (see FIG. 7).
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C. Note that the heat treatment is performed in a nitrogen or inert gas atmosphere. Further, the heat treatment may be performed in a reduced pressure state.
  • Oxygen contained in the region 231 in the vicinity of the interface with the oxide 230, particularly the layer 285, may be absorbed by the layer 285 by heat treatment in an atmosphere containing nitrogen. As a result, the resistance of the region 231 is reduced (see FIG. 8).
  • the layer 285 may be oxidized by oxygen absorbed from the region 231 to be an insulator and have high resistance. The layer 285 with increased resistance may be used as an interlayer film.
  • FIG. 8 shows an example in which the region 231 is formed in the vicinity of the interface with the layer 285 of the oxide 230
  • the region 231 may be formed in a region overlapping with the layer 285 in the oxide 230b.
  • the region 231 may be formed in a region overlapping with the layer 285 among the oxides 230a and 230b.
  • the region 231 may extend from the interface between the oxide 230b and the layer 285 to the interface between the oxide 230b and the oxide 230a, or from the interface between the oxide 230b and the layer 285. It may extend to the interface between 230a and the insulator 224.
  • oxidation is performed by performing heat treatment in an oxidizing gas atmosphere, whereby an insulator is formed and resistance is increased.
  • the layer 285 By leaving the layer 285 as an insulator, the layer 285 can function as an interlayer film.
  • heat treatment may be performed in an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the layer 285 is partly oxidized by oxygen contained in the region 231 of the oxide 230 by heat treatment in a nitrogen or inert gas atmosphere, and then the entire layer 285 is oxidized by heat treatment in an oxidizing gas atmosphere. To do.
  • the region 231 is n-type and has a low resistance.
  • hydrogen in the oxide 230 diffuses into the region 231 and enters a relatively stable state when it enters oxygen vacancies existing in the region 231.
  • hydrogen existing in a region where the channel of the transistor 200 is formed is diffused by heat treatment at 250 ° C. or higher, enters oxygen vacancies in the region 231, and becomes relatively stable. Therefore, by the heat treatment, the region 231 has a lower resistance, and the channel formation region has a higher purity (reduction of impurities such as water and hydrogen) and has a higher resistance.
  • the metal element which is a component of the layer 285 is diffused from the layer 285 to the oxide 230, or the metal element which is a component of the oxide 230 is diffused to the layer 285, and a metal is present at the interface between the oxide 230 and the layer 285.
  • a compound may be formed to lower the resistance. Since the metal compound formed at the interface between the oxide 230 and the layer 285 is in a relatively stable state, a highly reliable semiconductor device can be provided.
  • the metal compound is preferably formed in part of the region 231.
  • the layer 285 is removed (see FIG. 9).
  • a dry etching method or a wet etching method can be used as a method for removing the layer 285. It is preferable to remove the layer 285 because unevenness over the oxide 230 is reduced and planarity is improved. That is, the upper surface of the region where the channel of the oxide 230b is formed and the upper surface of the region 231 are compared with the difference in height between the upper surface of the region where the channel of the oxide 230b is formed and the upper surface of the layer 285. The difference in height is small.
  • the insulator 250 and the conductor 260 which are formed in a later step are formed over the oxide 230 with improved planarity, so that coverage is poor or the electric field between the conductor 260 and the oxide 230 is reduced. Problems such as concentration are suppressed. Further, by removing the layer 285, hydrogen in the oxide 230 absorbed by the layer 285 can be removed at the same time. Accordingly, hydrogen which is an impurity in the transistor 200 can be reduced. A semiconductor device manufactured through such a process has favorable characteristics and improved reliability.
  • the layer 285 is not necessarily removed.
  • the layer 285 can be used as a conductor that functions as a source electrode and a drain electrode.
  • the layer 285 may function as an interlayer film.
  • the region 231 may be formed by adding an element that forms oxygen vacancies or an element that bonds to oxygen vacancies to the oxide 230.
  • the addition of the element include an ion implantation method in which an ionized source gas is added by mass separation, an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, a plasma Processing etc. can be used.
  • the element can be selectively added to the region 231 by providing a dummy gate over the region where the channel of the oxide 230 is formed and adding the element using the dummy gate as a mask. .
  • the dummy gate may be formed over the film 285A after the formation of the oxide 230a and the oxide 230b, or may be formed so as to be in contact with the oxide 230b after the formation of the layer 285.
  • a dummy gate may be formed after the region 231 is formed by heat treatment after the layer 285 is formed, and the element may be added.
  • the region 231 using the layer 285 is not necessarily formed, and in that case, the film 285A is not necessarily formed.
  • the oxide 230a and the oxide 230b can be processed using a mask provided separately over the oxide film 230B. After formation of the oxide 230a and the oxide 230b, a region 231 can be formed by forming a dummy gate over the oxide 230b and adding the element.
  • an oxide film 230C, an oxide film 230D, an insulating film 250A, a conductive film 260A, and a conductive film 260B are formed (see FIG. 10).
  • oxide film 230C an oxide similar to the oxide 230b is used.
  • oxide film 230D an oxide containing excess oxygen is used like the oxide 230a.
  • oxygen can be supplied to the oxide 230b and the oxide 230c by heat treatment performed later.
  • part of oxygen contained in the sputtering gas may be supplied to the insulator 224 to form an excess oxygen region. Further, part of oxygen supplied to the insulator 224 reacts with hydrogen remaining in the insulator 224 to be water, and is released from the insulator 224 by a subsequent heat treatment. Thus, the hydrogen concentration in the insulator 224 can be reduced.
  • one or both of oxygen doping treatment and heat treatment may be performed.
  • oxygen contained in the oxide 230a and the oxide film 230D can be supplied to the oxide 230b and the oxide film C.
  • oxygen vacancies in the oxide 230b and the oxide film C can be reduced. Therefore, in the case where an oxide-deficient oxide semiconductor is used for the oxide 230b and the oxide film C, a semiconductor containing excess oxygen is preferably used for the oxide film D.
  • the upper surface and side surfaces of the region where the channel of the oxide 230b is formed are covered with the oxide film 230C and the oxide film 230D.
  • the oxide 230b can be surrounded by the oxide 230a, the oxide film 230C, and the oxide film 230D.
  • diffusion of impurities generated in a later step into the oxide 230b can be suppressed.
  • silicon oxynitride is formed as the insulating film 250A by a CVD method.
  • the insulating film 250A is preferably an insulating layer containing excess oxygen.
  • oxygen doping treatment may be performed on the insulating film 250A.
  • heat treatment may be performed after the insulating film 250A is formed.
  • titanium nitride is formed as the conductive film 260A by a sputtering method.
  • tungsten is formed as the conductive film 260B by a sputtering method.
  • an oxide film may be used as the conductive film 260A.
  • the conductive film 260A is preferably formed using the same material as the oxide film 230B and the oxide film 230C by a sputtering method, because oxygen can be supplied to the insulating film 250A.
  • the conductive film 260B may be formed by stacking titanium nitride and tungsten.
  • a resist mask is formed over the conductive film 260B by photolithography. Part of the conductive film 260A and the conductive film 260B is selectively removed using the resist mask, so that the conductor 260 (the conductor 260a and the conductor 260b) is formed (see FIG. 11).
  • an insulating film to be the barrier layer 270 is formed.
  • aluminum oxide, hafnium oxide, silicon nitride, silicon oxide, or the like is formed as the insulating film by an ALD method, a CVD method, or a sputtering method.
  • a resist mask is formed on the insulating film by a photolithography method. Using the resist mask, part of the insulating film, part of the insulating film 250A, part of the oxide film 230D, and part of the oxide film 230C are selectively removed, and the barrier layer 270 and the insulator 250 are removed. , Oxide 230d, and oxide 230c are formed (see FIG. 12).
  • the conductor 260 may be oxidized in a subsequent process such as heat treatment, and the resistance value may be increased. Further, when excess oxygen is supplied to the oxide 230b and the oxide 230c, oxygen may be absorbed by the conductor 260. By providing the barrier layer 270, oxidation of the conductor 260 can be suppressed, and a shortage of oxygen supplied to the oxide 230 can be suppressed.
  • heat treatment is preferably performed after the barrier layer 270 is formed. By performing heat treatment, impurities in the oxide 230 are removed.
  • the insulator 280 is formed so as to cover the insulator 224, the oxide 230, the insulator 250, and the barrier layer 270.
  • the insulator 280 is an insulator containing oxygen, such as a silicon oxide film or a silicon oxynitride film.
  • oxygen such as a silicon oxide film or a silicon oxynitride film.
  • a film formation condition in a CVD method or a sputtering method can be set as appropriate to form a silicon oxide film or a silicon oxynitride film containing a large amount of oxygen in the film. .
  • the insulator 280 may be formed in an oxygen atmosphere.
  • oxygen may be introduced into the insulator 280 after film formation to form a region containing excess oxygen, or both means may be combined.
  • oxygen including at least one of oxygen radicals, oxygen atoms, and oxygen ions
  • oxygen ions is introduced into the insulator 280 after being formed, so that a region containing excess oxygen is formed.
  • a method for introducing oxygen an ion implantation method, an ion doping method, a plasma immersion ion implantation method, plasma treatment, or the like can be used.
  • a gas containing oxygen can be used as the oxygen introduction treatment.
  • oxygen, dinitrogen monoxide, nitrogen dioxide, carbon dioxide, carbon monoxide, or the like can be used.
  • a rare gas may be included in the gas containing oxygen.
  • a mixed gas of carbon dioxide, hydrogen, and argon can be used.
  • an insulator 282 (insulator 282a and insulator 282b) is formed over the insulator 280.
  • the insulator 282a is preferably formed with a sputtering apparatus. By using the sputtering method, an excess oxygen region can be easily formed in the insulator 280 which is a lower layer of the insulator 282a.
  • ions and sputtered particles exist between the target and the substrate.
  • the target is connected to a power source and is supplied with the potential E0.
  • the substrate is given a potential E1 such as a ground potential.
  • the substrate may be electrically floating.
  • Ions in the plasma are accelerated by the potential difference E2-E0 and collide with the target, whereby particles sputtered from the target are ejected.
  • the sputtered particles adhere to and deposit on the film formation surface to form a film.
  • some ions recoil by the target and may be taken into the insulator 280 below the formed film through the film formed as recoil ions.
  • ions in the plasma are accelerated by the potential difference E2-E1, and impact the film formation surface. At this time, some of the ions reach the inside of the insulator 280.
  • the ions are taken into the insulator 280, a region into which the ions are taken is formed in the insulator 280. That is, when the ions are oxygen-containing ions, an excess oxygen region is formed in the insulator 280.
  • an excess oxygen region can be formed. Excess oxygen in the insulator 280 is supplied to the oxide 230, so that oxygen vacancies in the oxide 230 can be filled.
  • oxygen can be introduced into the insulator 280 while the insulator 282a is formed by forming a film in an oxygen gas atmosphere using a sputtering apparatus.
  • a sputtering apparatus For example, when aluminum oxide having a barrier property is used for the insulator 282a, excess oxygen introduced into the insulator 280 can be effectively contained in the transistor 200 side.
  • the substrate is preferably heated by a sputtering apparatus, particularly preferably in a film formation chamber in which the insulator 282a is formed. In the case where heat treatment cannot be performed with a sputtering apparatus, heat treatment may be performed using a furnace or an oven, and the insulator 282a may be formed immediately after heat treatment.
  • An insulator 282b is preferably formed over the insulator 282a.
  • the insulator 282b it is preferable to use an ALD method with excellent film formation coverage.
  • the insulator 282b having a uniform thickness can be formed even in the step portion generated by the oxide 230 or the conductor 260.
  • the insulator 282b even if there is a film formation failure such as a pinhole or an unfilmed portion in a step portion in the insulator 282a, it is preferable because these can be covered with the insulator 282b.
  • an insulator 286 is formed over the insulator 282 (see FIG. 13).
  • an insulator containing oxygen such as a silicon oxide film or a silicon oxynitride film is formed by a CVD method.
  • the insulator 286 preferably has a lower dielectric constant than the insulator 282.
  • an opening reaching the oxide 230 is formed in the insulator 286, the insulator 282, and the insulator 280, and the conductor 260 is reached in the insulator 286, the insulator 282, the insulator 280, and the barrier layer 270. Openings that reach the conductor 207 are formed in the insulator 286, the insulator 282, the insulator 280, the insulator 224, the insulator 222, and the insulator 220. Note that when the opening reaching the oxide 230 is formed, in the case where the layer 285 with high resistance remains over the oxide 230, the opening is also formed in the layer 285. On the other hand, in the case where the layer 285 has conductivity, an opening reaching the layer 285 may be formed.
  • a barrier layer 276 is formed in the opening.
  • aluminum oxide is formed over the opening and the insulator 286 as an insulating film to be the barrier layer 276 by an ALD method, and the excess insulating film is removed, whereby the barrier layer 276 is formed.
  • the barrier layer 276 can be formed by performing an etch-back process on the insulating film until the oxide 230, the conductor 260, and the conductor 207 are exposed.
  • cleaning is preferably performed after the etch-back process.
  • the cleaning process By performing the cleaning process, the etching residue of the insulating film remaining in the opening can be removed.
  • an alkaline solution such as a resist stripping solution can be used.
  • a different layer such as an oxide may be formed on the surfaces of the exposed oxide 230, the conductor 260, and the conductor 207 by the etching process.
  • the different layer refers to a layer including an insulating component in which an opening is formed, a residue including a component of the barrier layer 276, or a product including components of the oxide 230, the conductor 260, and the conductor 207. It is a layer which has.
  • the residue and the product may be combined to form a different layer.
  • the different layer is insulative, contact resistance with the oxide 230, the conductor 260, and the conductor 207 is decreased, and thus is preferably removed.
  • the generated different layer can be removed by performing wet etching, plasma treatment, or the like according to the component or shape.
  • plasma treatment may be performed in an atmosphere containing a rare gas such as argon (Ar).
  • Ar argon
  • the barrier layer 276 covers the side surface of the opening in part of the insulator 280 and the insulator 282.
  • the insulator 280 and the transistor 200 can be sealed. Accordingly, excess oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 252. Further, diffusion of hydrogen as an impurity into the insulator 280 through the conductor 252 can be suppressed.
  • an oxide in which a channel in the transistor 200 is formed can be an oxide semiconductor with low defect state density and stable characteristics. That is, variation in electrical characteristics of the transistor 200 can be suppressed and reliability can be improved.
  • excess oxygen can be stably supplied to the transistor 200 regardless of the shape, number, or position of plugs and wirings provided in the semiconductor device.
  • oxygen defects are less likely to be generated, so that carrier generation can be suppressed. Accordingly, the electrical characteristics of the transistor 200 are stabilized. Further, the degree of freedom in designing the semiconductor device can be increased.
  • the conductor 252 (the conductor 252a, the conductor 252b, the conductor 252c, and the conductor 252d) is formed.
  • the conductor 252 can be formed using a material similar to that of the conductor 203 or the conductor 205 by a similar method.
  • the conductor 252 can have a two-layer structure of titanium nitride and tungsten.
  • a three-layer structure of tungsten, titanium nitride, and tungsten can be used.
  • a material that can reduce the resistance of the oxide 230 connected to the conductor 252 is preferably used.
  • a conductor 256 that is electrically connected to the conductor 252 may be provided.
  • the conductor 256 can be formed by forming a conductive film to be the conductor 256 over the insulator 286 and the conductor 252 and removing an unnecessary portion by a lithography method.
  • the semiconductor device of one embodiment of the present invention can be manufactured.
  • a semiconductor device having favorable electric characteristics can be provided by stably reducing the resistance of a source region and a drain region of a transistor and highly purifying a channel formation region. .
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a highly productive semiconductor device can be provided.
  • a novel semiconductor device can be provided.
  • the memory device illustrated in FIGS. 14A and 15 includes the transistor 200, the capacitor 100, and the transistor 300.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the top gate of the transistor 200, and the wiring 1006 is electrically connected to the bottom gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the memory device illustrated in FIGS. 14A and 15 has the characteristic that the potential of the gate of the transistor 300 can be held; thus, information can be written, held, and read as described below.
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the wiring 1003 is supplied to the node SN that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is given to the gate of the transistor 300 (writing).
  • predetermined charge is given to the gate of the transistor 300 (writing).
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, whereby charge is held at the node SN (holding).
  • the wiring 1002 When an appropriate potential (reading potential) is applied to the wiring 1005 in a state where a predetermined potential (constant potential) is applied to the wiring 1001, the wiring 1002 has a potential corresponding to the amount of charge held in the node SN.
  • the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300.
  • the apparent threshold voltage refers to the potential of the wiring 1005 necessary for bringing the transistor 300 into a “conductive state”.
  • the charge given to the node SN can be determined by setting the potential of the wiring 1005 to the potential V 0 between V th_H and V th_L .
  • the transistor 300 is turned “on” when the potential of the wiring 1005 is V 0 (> V th_H ).
  • the transistor 300 remains in a “non-conduction state” even when the potential of the wiring 1005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the wiring 1002, information held in the node SN can be read.
  • the memory device of one embodiment of the present invention includes the transistor 300, the transistor 200, and the capacitor 100 as illustrated in FIGS.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200.
  • the transistor 300 includes a conductor 316, an insulator 315, a semiconductor region 313 including a part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. Have.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • the region in which the channel of the semiconductor region 313 is formed, the region in the vicinity thereof, the low resistance region 314a that serves as the source region or the drain region, the low resistance region 314b, and the like preferably include a semiconductor such as a silicon-based semiconductor. It preferably contains crystalline silicon. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material used for the semiconductor region 313. Containing elements.
  • the insulator 315 functions as a gate insulating film of the transistor 300.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • transistor 300 illustrated in FIGS. 14A and 15 is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • FIG. 14B is a cross-sectional view in the W width direction of the transistor 300 denoted by W1-W2 in FIGS.
  • a semiconductor region 313 (a part of the substrate 311) where a channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween. Note that the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 may function as a planarization film for planarizing a step generated by the transistor 300 or the like provided thereunder.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property so that hydrogen and impurities do not diffuse from the substrate 311 or the transistor 300 to a region where the transistor 200 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature programmed desorption gas analysis method (TDS).
  • TDS temperature programmed desorption gas analysis method
  • the amount of hydrogen desorbed from the insulator 324 is calculated by converting the amount of desorption converted to hydrogen atoms per area of the insulator 324 in the range of the surface temperature of the film from 50 ° C. to 500 ° C. in TDS analysis. 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 326 is preferably equal to or less than 0.7 times, more preferably equal to or less than 0.6 times that of the insulator 324.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, the conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as a plug or a wiring.
  • a conductor functioning as a plug or a wiring may be given the same symbol by collecting a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • An insulator 210, an insulator 212, and an insulator 216 are stacked in this order over the insulator 354 and the conductor 356. Any of the insulator 210, the insulator 212, and the insulator 216 is preferably formed using a substance having a barrier property against oxygen or hydrogen.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 200, characteristics of the semiconductor element may be reduced. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 200 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 210, the insulator 212, and the insulator 216.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture, which cause variation in electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 200 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 200 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 200.
  • the insulator 212 and the insulator 216 can be formed using a material similar to that of the insulator 320.
  • a material having a relatively low dielectric constant as an interlayer film parasitic capacitance generated between wirings can be reduced.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 212 and the insulator 216.
  • conductors that form the transistor 200 such as the conductor 203 and the conductor 205 are embedded.
  • the conductor 203 and the conductor 205 function as plugs or wirings that electrically connect the transistor 200, the capacitor 100, and the transistor 300.
  • the conductor 203 and the conductor 205 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 210 and the conductor 203 in a region in contact with the insulator 212 are preferably conductors having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 200 can be separated from each other by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 200 can be suppressed.
  • a transistor 200 is provided above the insulator 216. Note that the transistor 200 described in the above embodiment may be used as the structure of the transistor 200.
  • a transistor 200 illustrated in FIG. 14A is an example, and the present invention is not limited to this structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as in the case of the insulator 324.
  • the conductor 356 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked.
  • a conductor 366 is formed in the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 functions as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 360 is preferably an insulator having a barrier property against hydrogen, similarly to the insulator 324.
  • the conductor 366 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked.
  • a conductor 376 is formed in the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 functions as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 370.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 370 having a barrier property against hydrogen.
  • a wiring layer may be provided over the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 functions as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an insulator having a barrier property against hydrogen is preferably used as the insulator 380.
  • the conductor 386 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in an opening portion of the insulator 380 having a barrier property against hydrogen.
  • An insulator 210, an insulator 212, and an insulator 216 are sequentially stacked over the insulator 384 and the conductor 386, and the transistor 200 is provided above the insulator 216. Further, the capacitor 100 is provided over the insulator 280, the insulator 282, and the insulator 286 that cover the transistor 200.
  • the capacitor 100 includes a conductor 110 made of the same material as the conductor 256, an insulator 130, and a conductor 120.
  • the conductor 110 is electrically connected to the gate of the transistor 300 and the other of the source and the drain of the transistor 200.
  • the conductor 120 is provided so as to overlap the conductor 110 with the insulator 130 interposed therebetween.
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the insulator 130 functioning as a dielectric includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, and hafnium nitride oxide
  • hafnium nitride, hafnium aluminate, or the like may be used.
  • a stacked structure of a high-k material such as aluminum oxide and a material with high dielectric strength such as silicon oxynitride is preferable.
  • the capacitive element 100 can secure a sufficient capacity with the high-k material, and the dielectric strength is improved with a material having a high dielectric strength. Therefore, electrostatic breakdown of the capacitive element 100 is suppressed, and the reliability of the capacitive element 100 is improved. Can be improved.
  • the insulator 130 it is preferable that the insulator 130 have a stacked structure in which hafnium oxide, aluminum oxide, and hafnium oxide are sequentially stacked, so that the capacitor 100 can obtain a larger capacitance value.
  • the conductor 120 be disposed so as to cover the side surface of the conductor 110 with the insulator 130 interposed therebetween, because the capacitance value can be increased.
  • the conductor 120 may have a structure provided inside the conductor 110 when viewed from the normal direction of the substrate.
  • a layer including the conductor 356 a layer including the conductor 366, a layer including the conductor 376, and a layer including the conductor 386 are provided between the conductor 330 and the insulator 210.
  • the layer provided between the conductor 330 and the insulator 210 may be a layer including the conductor 356, or two, three, or five or more layers.
  • a layer including a conductor is not necessarily provided between the conductor 330 and the insulator 210.
  • a transistor including an oxide semiconductor in a semiconductor device using a transistor including an oxide semiconductor, variation in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • the semiconductor device illustrated in FIG. 16 is a memory device including the transistor 400, the transistor 200, and the capacitor 100.
  • a memory device including the transistor 400, the transistor 200, and the capacitor 100.
  • FIG. 16A is a circuit diagram illustrating an example of a connection relation of the transistor 200, the transistor 400, and the capacitor 100 in the semiconductor device described in this embodiment.
  • FIG. 16B is a cross-sectional view of the semiconductor device in which the wiring 1003 to the wiring 1010 shown in FIG.
  • Transistor 200 and transistor 400 formed over a substrate have different structures.
  • the transistor 400 may have a lower drain current when the bottom gate voltage and the top gate voltage are 0 V than the transistor 200.
  • the transistor 400 serving as a switching element the potential of the bottom gate of the transistor 200 can be controlled. Accordingly, after the node connected to the bottom gate of the transistor 200 is set to a desired potential, the transistor 400 is turned off, whereby the charge of the node connected to the bottom gate of the transistor 200 is prevented from being lost. it can.
  • the transistor 200 has a gate electrically connected to the wiring 1004, one of a source and a drain is electrically connected to the wiring 1003, and the other of the source and the drain is electrically connected to one of the electrodes of the capacitor 100.
  • the other electrode of the capacitor 100 is electrically connected to the wiring 1005.
  • the drain of the transistor 400 is electrically connected to the wiring 1010. 16A and 16B, the bottom gate of the transistor 200 and the source, top gate, and bottom gate of the transistor 400 are connected to each other through a wiring 1006, a wiring 1007, a wiring 1008, and a wiring 1009. Are electrically connected.
  • the on state and the off state of the transistor 200 can be controlled.
  • the transistor 200 is turned on and a potential is applied to the wiring 1003
  • electric charge can be supplied to the capacitor 100 through the transistor 200.
  • the charge supplied to the capacitor 100 can be held by turning off the transistor 200.
  • the wiring 1005 can be controlled to have a potential at a connection portion between the transistor 200 and the capacitor 100 by capacitive coupling by applying an arbitrary potential. For example, when the ground potential is applied to the wiring 1005, the charge is easily held.
  • Icut refers to the drain current when the voltage applied to the top gate is 0V.
  • the bottom gate voltage of the transistor 200 can be controlled by the wiring 1010. .
  • the voltage between the top gate and the source of the transistor 400 and the voltage between the bottom gate and the source are 0V. Since the Icut of the transistor 400 is very small and the threshold voltage is higher than that of the transistor 200, this configuration maintains the negative potential of the bottom gate of the transistor 200 for a long time without supplying power to the transistor 400. be able to.
  • Icut of the transistor 200 can be extremely reduced without supplying power to the transistor 200. That is, electric charge can be held in the capacitor 100 for a long time without supplying power to the transistor 200 and the transistor 400.
  • a semiconductor device as a memory element, long-term memory retention can be performed without power supply. Therefore, a memory device that has a low refresh operation frequency or does not require a refresh operation can be provided.
  • connection relation of the transistor 200, the transistor 400, and the capacitor 100 is not limited to that illustrated in FIGS.
  • the connection relationship can be changed as appropriate according to the required circuit configuration.
  • FIG. 16B is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, and the transistor 400. Note that in the memory device illustrated in FIG. 16, the structure having the same function as the structure of the semiconductor device and the memory device described in the above embodiment and ⁇ Structure of the memory device 1> is denoted by the same reference numeral. To do.
  • the memory device of one embodiment of the present invention includes the transistor 200, the transistor 400, and the capacitor 100 as illustrated in FIG.
  • the transistor 200 and the transistor 400 are provided in the same layer, and the capacitor 100 is provided above the transistor 200 and the transistor 400.
  • capacitor 100 and the transistor 200 the capacitors and transistors included in the semiconductor device and the memory device described in any of the above embodiments and FIGS. 14A and 15 may be used.
  • the capacitor 100, the transistor 200, and the transistor 400 illustrated in FIGS. 16A and 16B are examples, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 functioning as a top gate electrode (conductors 460a and 460b), a conductor 405 functioning as a bottom gate electrode, an insulator 470 covering the conductor 460, and a gate insulating layer A functioning insulator 220, an insulator 222, an insulator 224, and an insulator 450; an oxide 430c and an oxide 430d each including a region where a channel is formed; and an oxide 431a that functions as one of a source and a drain; And the oxide 431b, the oxide 432a functioning as the other of the source and the drain, and the oxide 432b.
  • the oxide 431b is provided with a low resistance region 433, and in the oxide 432a and the oxide 432b, at least the oxide 432b has a low resistance region. 434 is provided.
  • the conductor 405 functioning as a bottom gate electrode is electrically connected to the conductor 403 functioning as a wiring.
  • the conductor 405 is the same layer as the conductor 205.
  • the oxide 431a and the oxide 432a are the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are the same layer as the oxide 230b.
  • the oxide 430c is the same layer as the oxide 230c.
  • the oxide 430d is the same layer as the oxide 230d.
  • the insulator 450 is the same layer as the insulator 250.
  • the conductor 460 is the same layer as the conductor 260.
  • the insulator 470 is the same layer as the barrier layer 270.
  • the threshold voltage of the transistor 400 can be made higher than 0V, the off current can be reduced, and the drain current when the bottom gate voltage and the top gate voltage are 0V can be made extremely small.
  • the oxide 431a and the oxide 432a are the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are the same layer as the oxide 230b. Therefore, the oxide 431a, the oxide 432a, the oxide 431b, and the oxide 432b are each formed with a low resistance region 433 and a low resistance region 434 corresponding to the region 231a and the region 231b.
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor.
  • miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor.
  • a miniaturized or highly integrated semiconductor device can be provided with high productivity.
  • the semiconductor device illustrated in FIG. 17 is a memory device including the transistor 300, the transistor 400, the transistor 200, and the capacitor 100.
  • a storage device will be described with reference to FIG.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor, and any of the transistors described in the above embodiments can be used. Since the transistor described in any of the above embodiments can be formed with high yield even when miniaturized, the transistor 200 can be miniaturized. By using such a transistor for a memory device, the memory device can be miniaturized or highly integrated. Since the off-state current of the transistor described in any of the above embodiments is small, stored data can be held for a long time by using it for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the top gate of the transistor 200, and the wiring 1006 is electrically connected to the bottom gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the top gate of the transistor 400, the wiring 1009 is electrically connected to the bottom gate of the transistor 400, and the wiring 1010 is connected to the transistor 400. It is electrically connected to the drain.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the semiconductor device illustrated in FIG. 17 has characteristics that the potential of the gate of the transistor 300 can be held, so that information can be written, held, and read as described below.
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned on, so that the transistor 200 is turned on. Accordingly, the potential of the wiring 1003 is supplied to the node SN that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is given to the gate of the transistor 300 (writing).
  • predetermined charge is given to the gate of the transistor 300 (writing).
  • the potential of the wiring 1004 is set to a potential at which the transistor 200 is turned off and the transistor 200 is turned off, whereby charge is held at the node SN (holding).
  • the wiring 1002 When an appropriate potential (reading potential) is applied to the wiring 1005 in a state where a predetermined potential (constant potential) is applied to the wiring 1001, the wiring 1002 has a potential corresponding to the amount of charge held in the node SN.
  • the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300.
  • the apparent threshold voltage refers to the potential of the wiring 1005 necessary for bringing the transistor 300 into a “conductive state”.
  • the charge given to the node SN can be determined by setting the potential of the wiring 1005 to the potential V 0 between V th_H and V th_L .
  • the transistor 300 is turned “on” when the potential of the wiring 1005 is V 0 (> V th_H ).
  • the transistor 300 remains in a “non-conduction state” even when the potential of the wiring 1005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the wiring 1002, information held in the node SN can be read.
  • FIG. 17 is a cross-sectional view of a memory device including the capacitor 100, the transistor 200, the transistor 300, and the transistor 400. Note that the memory device illustrated in FIG. 17 has the same function as the structure of the semiconductor device and the memory device described in the above embodiment, ⁇ Structure of the memory device 1>, and ⁇ Structure of the memory device 2>. The same symbols are added to the structures having the same.
  • the memory device of one embodiment of the present invention includes a transistor 300, a transistor 200, a transistor 400, and a capacitor 100 as illustrated in FIG.
  • the transistor 200 and the transistor 400 are provided above the transistor 300, and the capacitor 100 is provided above the transistor 300, the transistor 200, and the transistor 400.
  • capacitor 100, the transistor 200, the transistor 300, and the transistor 400 the capacitors and transistors included in the semiconductor device and the memory device described in any of the above embodiments and FIGS.
  • the capacitor 100, the transistor 300, the transistor 200, and the transistor 400 illustrated in FIGS. 17A and 17B are examples, and the structure is not limited thereto, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the opening portion 500 is provided in the insulator 212, the insulator 214, the insulator 216, the insulator 220, the insulator 222, the insulator 224, and the insulator 280, and the insulator 210 and the insulator
  • the example which connects 282 is shown.
  • the transistor 200 and the transistor 400 are surrounded by the insulator 210 and the insulator 282 and thus are not easily affected by impurities such as water and hydrogen.
  • release of oxygen in the oxide or the insulator to the outside is reduced.
  • a memory device having such a structure is preferable because reliability is improved.
  • the opening 500 is not necessarily provided.
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor.
  • miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor.
  • a miniaturized or highly integrated semiconductor device can be provided with high productivity.
  • a memory cell array can be formed by arranging the transistors 200 as memory cells in a matrix.
  • the memory device illustrated in FIG. 18 is a semiconductor device which forms a memory cell array by arranging the memory devices illustrated in FIGS. 14, 15, and 17 in a matrix. Note that one transistor 400 can control the bottom gate voltages of the plurality of transistors 200. Therefore, the transistor 400 is preferably provided in a smaller number than the transistor 200.
  • FIG. 18 is a cross-sectional view of a part of rows in the case where the storage devices shown in FIGS. 14 and 17 are arranged in a matrix.
  • a semiconductor region 313 where a channel is formed (a part of the substrate 311) has a convex shape.
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • a memory cell 650a and a memory cell 650b are arranged adjacent to each other.
  • the memory cell 650a and the memory cell 650b each include the transistor 300, the transistor 200, and the capacitor 100, and are electrically connected to the wiring 1001, the wiring 1002, the wiring 1003, the wiring 1004, the wiring 1005, and the wiring 1006.
  • a node where the gate of the transistor 300 and one of the electrodes of the capacitor 100 are electrically connected is referred to as a node SN.
  • the wiring 1002 is a wiring common to the adjacent memory cells 650a and 650b.
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • power consumption can be reduced in a semiconductor device including a transistor including an oxide semiconductor.
  • miniaturization or high integration can be achieved in a semiconductor device including a transistor including an oxide semiconductor.
  • a miniaturized or highly integrated semiconductor device can be provided with high productivity.
  • a high power supply voltage may be referred to as an H level (or VDD), and a low power supply voltage may be referred to as an L level (or GND).
  • a circuit INV illustrated in FIG. 19A includes a capacitor C1, and a transistor M1, a transistor M2, and a transistor M3 connected in series.
  • the circuit INV has a function as an inverter circuit.
  • the transistors M1 to M3 are n-channel transistors. Since the circuit INV includes only n-channel transistors, manufacturing cost can be reduced as compared with an inverter circuit including CMOS transistors.
  • the transistor 200 described in the above embodiment is preferably used.
  • the transistor M1 has a first gate and a second gate that are electrically connected to each other.
  • the first gate and the second gate have regions overlapping each other with a semiconductor layer interposed therebetween.
  • the first gate may be referred to as a front gate and the second gate as a back gate.
  • the circuit INV includes a terminal IN, a terminal OUT, a terminal CLK, and a terminal CLKB.
  • the terminal IN functions as an input terminal
  • the terminal OUT functions as an output terminal.
  • a clock signal is input to the terminal CLK, and an inverted signal of the clock signal input to the terminal CLK is input to the terminal CLKB.
  • the circuit INV is supplied with VDD and VSS as power supply voltages.
  • VDD is a high power supply voltage and is input to the drain of the transistor M1.
  • VSS is a low power supply voltage and is input to the source of the transistor M3.
  • the front gate and the back gate are electrically connected to the terminal CLK, and the source is electrically connected to the drain of the transistor M2.
  • the front gate and the back gate are electrically connected to the terminal CLKB, and the source is electrically connected to the drain of the transistor M3.
  • the front gate and the back gate are electrically connected to the terminal IN.
  • the first terminal of the capacitor C1 is electrically connected to the source of the transistor M1.
  • VSS is input to the second terminal of the capacitive element C1.
  • the terminal OUT is electrically connected to the source of the transistor M1, the drain of the transistor M2, and the first terminal of the capacitor C1.
  • the capacitance element C1 may be replaced with a parasitic capacitance of a wiring or a gate capacitance of a transistor. In that case, the area occupied by these semiconductor devices can be reduced.
  • FIG. 19B is a timing chart for explaining the operation of the circuit INV. Each represents the potential change of the terminals IN, CLK, CLKB, and OUT. Further, FIG. 19B is classified into three periods P1, P2, and P3.
  • the terminal IN is given an H level during the periods P1 to P3. That is, in the periods P1 to P3, the transistor M3 is on.
  • the potential VH is input to the terminal CLK, and the potential VL is input to the terminal CLKB.
  • Transistor M1 is turned on and transistor M2 is turned off. At this time, VDD is supplied to the capacitor C1, and the capacitor C1 starts to be charged (precharge).
  • VH is preferably equal to or higher than a voltage (VDD + V th ) obtained by adding VDD and a threshold voltage (V th ) of the transistor M1. By doing so, VDD can be accurately transmitted to the terminal OUT.
  • VL may be a low power supply voltage (or GND). Note that VH is sometimes called a high potential and VL is sometimes called a low potential.
  • VL is input to the terminal CLK and VH is input to the terminal CLKB.
  • Transistor M1 is turned off and transistor M2 is turned on.
  • the terminal OUT outputs the L level. That is, the terminal OUT outputs an inverted signal of the signal input to the terminal IN.
  • VH is input to the terminal CLK and VL is input to the terminal CLKB.
  • Transistor M1 is turned on and transistor M2 is turned off. Similar to the period P1, the capacitive element C1 starts precharging again.
  • the terminal OUT When the input of the terminal IN in the periods P1 to P3 is set to the L level, the terminal OUT outputs the H level in the period P2. That is, the terminal OUT outputs an inverted signal of the signal input to the terminal IN.
  • the circuit INV precharges the capacitor C1 when the terminal CLK is VH and operates as an inverter circuit when the terminal CLK is VL.
  • the circuit INV functions as a dynamic logic circuit that operates by repeatedly charging and discharging the capacitive element C1.
  • the transistor M1 functions as a precharging transistor that charges the capacitor C1
  • the transistor M2 functions as a discharging transistor that discharges the charge accumulated in the capacitor C1.
  • transistors M1 to M3 transistors with low off-state current are preferably used.
  • a transistor with low off-state current a transistor using a metal oxide or an oxide semiconductor in a channel formation region (hereinafter referred to as an OS transistor) can be given.
  • the small off-state current here means that the off-state current of the transistor is preferably 10 ⁇ 18 A / ⁇ m or less, more preferably 10 ⁇ 21 A / ⁇ m or less, and further preferably 10 ⁇ 24 A / ⁇ m or less.
  • the circuit INV can reduce the through current. As a result, the circuit INV can reduce power consumption.
  • the circuit INV can transmit data more accurately.
  • the transistor M1 by electrically connecting the front gate and the back gate, a gate voltage can be applied to the semiconductor layer from the front gate and the back gate at the same time, and an on-current can be increased.
  • the circuit INV can realize an inverter circuit having a high operating frequency.
  • the terminal IN may be electrically connected to the front gate and the back gate of the transistor M2, and the terminal CLKB may be electrically connected to the front gate and the back gate of the transistor M3.
  • the back gates of the transistors M1 to M3 may have different potentials from the top gate. For example, a common fixed potential may be applied to the back gates of the transistors M1 to M3. By doing so, the circuit INV can control the threshold voltages of the transistors M1 to M3.
  • the circuit INV may omit all the back gates of the transistors M1 to M3 in some cases. In that case, the circuit INV can simplify the manufacturing process.
  • the circuit INV can provide an inverter circuit including a unipolar transistor with low power consumption.
  • an inverter circuit including a unipolar transistor with a high operating frequency can be provided.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • 2T type, 3T type a memory device using an OS transistor such as NOSRAM
  • OS memory a memory device using an OS transistor such as NOSRAM
  • OS memory a memory device using an OS transistor as a memory cell (hereinafter referred to as “OS memory”) is applied.
  • the OS memory is a memory that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the OS transistor is a transistor with a minimum off-state current, the OS memory has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 20 shows a configuration example of NOSRAM.
  • a NOSRAM 1600 illustrated in FIG. 20 includes a memory cell array 1610, a controller 1640, a row driver 1650, a column driver 1660, and an output driver 1670. Note that the NOSRAM 1600 is a multi-value NOSRAM that stores multi-value data in one memory cell.
  • the memory cell array 1610 includes a plurality of memory cells 1611, a plurality of word lines WWL and RWL, a bit line BL, and a source line SL.
  • the word line WWL is a write word line
  • the word line RWL is a read word line.
  • one memory cell 1611 stores 3-bit (eight values) data.
  • the controller 1640 comprehensively controls the entire NOSRAM 1600 and writes data WDA [31: 0] and reads data RDA [31: 0].
  • the controller 1640 processes command signals from the outside (for example, a chip enable signal, a write enable signal, etc.), and generates control signals for the row driver 1650, the column driver 1660, and the output driver 1670.
  • the row driver 1650 has a function of selecting a row to be accessed.
  • the row driver 1650 includes a row decoder 1651 and a word line driver 1652.
  • the column driver 1660 drives the source line SL and the bit line BL.
  • the column driver 1660 includes a column decoder 1661, a write driver 1662, and a DAC (digital-analog conversion circuit) 1663.
  • the DAC 1663 converts 3-bit digital data into an analog voltage.
  • the DAC 1663 converts 32-bit data WDA [31: 0] into an analog voltage every 3 bits.
  • the write driver 1662 has a function of precharging the source line SL, a function of electrically floating the source line SL, a function of selecting the source line SL, and a write voltage generated by the DAC 1663 to the selected source line SL.
  • the output driver 1670 includes a selector 1671, an ADC (analog-digital conversion circuit) 1672, and an output buffer 1673.
  • the selector 1671 selects the source line SL to be accessed and transmits the voltage of the selected source line SL to the ADC 1672.
  • the ADC 1672 has a function of converting an analog voltage into 3-bit digital data. The voltage of the source line SL is converted into 3-bit data in the ADC 1672, and the output buffer 1673 holds data output from the ADC 1672.
  • the structures of the row driver 1650, the column driver 1660, and the output driver 1670 described in this embodiment are not limited to the above.
  • the arrangement of these drivers and wirings connected to the drivers may be changed, or the functions of these drivers and wirings connected to the drivers may be changed. Or you may add.
  • the bit line BL may have a part of the function of the source line SL.
  • the amount of information stored in each memory cell 1611 is 3 bits.
  • the amount of information held in each memory cell 1611 may be 2 bits or less, or 4 bits or more.
  • the DAC 1663 and the ADC 1672 may be omitted.
  • FIG. 21A is a circuit diagram illustrating a structural example of the memory cell 1611.
  • the memory cell 1611 is a 2T type gain cell, and the memory cell 1611 is electrically connected to the word lines WWL and RWL, the bit line BL, the source line SL, and the wiring BGL.
  • the memory cell 1611 includes a node SN, an OS transistor MO61, a transistor MP61, and a capacitor C61.
  • the OS transistor MO61 is a write transistor.
  • the transistor MP61 is a read transistor, and is composed of, for example, a p-channel Si transistor.
  • the capacitive element C61 is a holding capacitor for holding the voltage of the node SN.
  • the node SN is a data holding node and corresponds to the gate of the transistor MP61 here.
  • the NOSRAM 1600 can hold data for a long time.
  • bit line WBL functioning as the writing bit line and the reading bit line
  • bit line RBL that functions as:
  • FIG. 21C to FIG. 21E illustrate other configuration examples of the memory cell.
  • FIGS. 21C to 21E show an example in which a write bit line WBL and a read bit line RBL are provided, but writing and reading are shared as shown in FIG. A bit line may be provided.
  • a memory cell 1612 illustrated in FIG. 21C is a modification example of the memory cell 1611 and is obtained by changing a reading transistor to an n-channel transistor (MN61).
  • the transistor MN61 may be an OS transistor or a Si transistor.
  • the OS transistor MO61 may be an OS transistor without a back gate.
  • a memory cell 1613 illustrated in FIG. 21D is a 3T type gain cell, and is electrically connected to the word lines WWL and RWL, the bit lines WBL and RBL, the source line SL, and the wirings BGL and PCL.
  • the memory cell 1613 includes a node SN, an OS transistor MO62, a transistor MP62, a transistor MP63, and a capacitor C62.
  • the OS transistor MO62 is a write transistor.
  • the transistor MP62 is a read transistor, and the transistor MP63 is a selection transistor.
  • a memory cell 1614 shown in FIG. 21E is a modification example of the memory cell 1613, in which a read transistor and a selection transistor are changed to n-channel transistors (MN62 and MN63).
  • the transistors MN62 and MN63 may be OS transistors or Si transistors.
  • the OS transistor provided in the memory cells 1611 to 1614 may be a transistor without a back gate or a transistor with a back gate.
  • NOR memory device in which the memory cells 1611 and the like are connected in parallel has been described; however, the memory device described in this embodiment is not limited thereto.
  • NAND memory device in which memory cells 1615 as described below are connected in series may be used.
  • FIG. 22 is a circuit diagram showing a configuration example of a NAND type memory cell array 1610.
  • a memory cell array 1610 illustrated in FIG. 22 includes a source line SL, a bit line RBL, a bit line WBL, a word line WWL, a word line RWL, a wiring BGL, and a memory cell 1615.
  • the memory cell 1615 includes a node SN, an OS transistor MO63, a transistor MN64, and a capacitor C63.
  • the transistor MN64 is composed of, for example, an n-channel Si transistor. Without being limited thereto, the transistor MN64 may be a p-channel Si transistor or an OS transistor.
  • the memory cell 1615a and the memory cell 1615b illustrated in FIG. 22 will be described as an example.
  • the reference numerals of the wirings or circuit elements connected to either the memory cell 1615a or the memory cell 1615b are denoted by a or b.
  • the gate of the transistor MN64a, one of the source and the drain of the OS transistor MO63a, and one of the electrodes of the capacitor C63a are electrically connected.
  • the bit line WBL and the other of the source and the drain of the OS transistor MO63a are electrically connected.
  • the word line WWLa and the gate of the OS transistor MO63a are electrically connected.
  • the wiring BGLa and the back gate of the OS transistor MO63a are electrically connected.
  • the word line RWLa and the other electrode of the capacitor C63a are electrically connected.
  • the memory cell 1615b can be provided symmetrically with the memory cell 1615a with the contact portion with the bit line WBL as an axis of symmetry. Accordingly, the circuit elements included in the memory cell 1615b are also connected to the wiring in the same manner as the memory cell 1615a.
  • the source of the transistor MN64a included in the memory cell 1615a is electrically connected to the drain of the transistor MN64b in the memory cell 1615b.
  • the drain of the transistor MN64a included in the memory cell 1615a is electrically connected to the bit line RBL.
  • the source of the transistor MN64b included in the memory cell 1615b is electrically connected to the source line SL through the transistor MN64 included in the plurality of memory cells 1615. In this manner, in the NAND type memory cell array 1610, the plurality of transistors MN64 are connected in series between the bit line RBL and the source line SL.
  • a write operation and a read operation are performed for each of a plurality of memory cells (hereinafter referred to as memory cell columns) connected to the same word line WWL (or word line RWL).
  • the write operation can be performed as follows. A potential at which the OS transistor MO63 is turned on is applied to the word line WWL connected to the memory cell column to be written, so that the OS transistor MO63 of the memory cell column to be written is turned on. As a result, the potential of the bit line WBL is applied to one of the gate of the transistor MN64 and the electrode of the capacitor C63 in the designated memory cell column, and a predetermined charge is applied to the gate. Then, when the OS transistor MO63 in the memory cell column is turned off, a predetermined charge given to the gate can be held. In this manner, data can be written into the memory cell 1615 in the designated memory cell column.
  • the read operation can be performed as follows. First, a potential that turns on the transistor MN64 is applied to the word line RWL that is not connected to the memory cell column to be read regardless of the charge applied to the gate of the transistor MN64, and the memory cell column to be read is read. The other transistors MN64 are turned on. Then, a potential (read potential) is applied to the word line RWL connected to the memory cell column from which reading is performed, so that the on state or the off state of the transistor MN64 is selected by the charge of the gate of the transistor MN64. Then, a constant potential is applied to the source line SL, and the reading circuit connected to the bit line RBL is set in an operating state.
  • the conductance between the source line SL and the bit line RBL is read. It is determined by the state (ON state or OFF state) of the transistor MN64 in the memory cell column. Since the conductance of the transistor varies depending on the charge of the gate of the transistor MN64 of the memory cell column to be read, the potential of the bit line RBL takes a different value accordingly. By reading the potential of the bit line RBL by the reading circuit, information can be read from the memory cell 1615 of the designated memory cell column.
  • the NOSRAM 1600 Since data is rewritten by charging / discharging the capacitive element C61, the capacitive element C62, or the capacitive element C63, the NOSRAM 1600 has no limitation on the number of times of rewriting in principle, and can write and read data with low energy. Further, since the data can be held for a long time, the refresh frequency can be reduced.
  • the transistor 200 is used as the OS transistors MO61, MO62, and MO63
  • the capacitor 100 is used as the capacitors C61, C62, and C63.
  • the transistor 300 can be used as MP61, MP62, MP63, MN61, MN62, MN63, and MN64. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be further integrated. Thus, the storage capacity per unit area of the storage device according to this embodiment can be increased.
  • DOSRAM (Embodiment 5)
  • OS memory is applied to DOSRAM as well as NOSRAM.
  • FIG. 23 shows a configuration example of the DOSRAM.
  • the DOSRAM 1400 includes a controller 1405, a row circuit 1410, a column circuit 1415, a memory cell, and a sense amplifier array 1420 (hereinafter referred to as “MC-SA array 1420”).
  • MC-SA array 1420 a sense amplifier array 1420
  • the row circuit 1410 includes a decoder 1411, a word line driver circuit 1412, a column selector 1413, and a sense amplifier driver circuit 1414.
  • the column circuit 1415 includes a global sense amplifier array 1416 and an input / output circuit 1417.
  • the global sense amplifier array 1416 has a plurality of global sense amplifiers 1447.
  • the MC-SA array 1420 includes a memory cell array 1422, a sense amplifier array 1423, and global bit lines GBLL and GBLR.
  • the MC-SA array 1420 has a stacked structure in which the memory cell array 1422 is stacked on the sense amplifier array 1423.
  • Global bit lines GBLL and GBLR are stacked on the memory cell array 1422.
  • a hierarchical bit line structure in which a local bit line and a global bit line are hierarchized is adopted as the bit line structure.
  • the memory cell array 1422 includes N (N is an integer of 2 or more) local memory cell arrays 1425 ⁇ 0> -1425 ⁇ N-1>.
  • FIG. 24A shows a structural example of the local memory cell array 1425.
  • the local memory cell array 1425 includes a plurality of memory cells 1445, a plurality of word lines WL, and a plurality of bit lines BLL and BLR.
  • the structure of the local memory cell array 1425 is an open bit line type, but may be a folded bit line type.
  • FIG. 24B illustrates a circuit configuration example of a pair of memory cells 1445a and 1445b connected to the common bit line BLL (BLR).
  • the memory cell 1445a includes a transistor MW1a, a capacitor CS1a, and terminals B1a and B2a, and is connected to the word line WLa and the bit line BLL (BLR).
  • the memory cell 1445b includes a transistor MW1b, a capacitor CS1b, and terminals B1b and B2b, and is connected to the word line WLb and the bit line BLL (BLR). Note that in the following description, when either the memory cell 1445a or the memory cell 1445b is not particularly limited, the symbol a or b may not be attached to the memory cell 1445 and the structure attached thereto.
  • the transistor MW1a has a function of controlling charge / discharge of the capacitor CS1a
  • the transistor MW1b has a function of controlling charge / discharge of the capacitor CS1b.
  • the gate of the transistor MW1a is electrically connected to the word line WLa
  • the first terminal is electrically connected to the bit line BLL (BLR)
  • the second terminal is electrically connected to the first terminal of the capacitor CS1a.
  • the gate of the transistor MW1b is electrically connected to the word line WLb
  • the first terminal is electrically connected to the bit line BLL (BLR)
  • the second terminal is electrically connected to the first terminal of the capacitor CS1b.
  • the bit line BLL (BLR) is used in common for the first terminal of the transistor MW1a and the first terminal of the transistor MW1b.
  • the transistor MW1 has a function of controlling charging / discharging of the capacitor CS1.
  • the second terminal of the capacitive element CS1 is electrically connected to the terminal B2.
  • a constant voltage (for example, a low power supply voltage) is input to the terminal B2.
  • the transistor 200 can be used as the transistor MW1a or the transistor MW1b, and the capacitor 100 can be used as the capacitor CS1a or the capacitor CS1b.
  • the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the memory device according to this embodiment can be highly integrated.
  • the storage capacity per unit area of the storage device according to this embodiment can be increased.
  • the transistor MW1 includes a back gate, and the back gate is electrically connected to the terminal B1. Therefore, the threshold voltage of the transistor MW1 can be changed by the voltage of the terminal B1.
  • the voltage at the terminal B1 may be a fixed voltage (for example, a negative constant voltage), or the voltage at the terminal B1 may be changed according to the operation of the DOSRAM 1400.
  • the back gate of the transistor MW1 may be electrically connected to the gate, source, or drain of the transistor MW1. Alternatively, a back gate is not necessarily provided in the transistor MW1.
  • the sense amplifier array 1423 includes N local sense amplifier arrays 1426 ⁇ 0> -1426 ⁇ N-1>.
  • the local sense amplifier array 1426 includes one switch array 1444 and a plurality of sense amplifiers 1446.
  • a bit line pair is electrically connected to the sense amplifier 1446.
  • the sense amplifier 1446 has a function of precharging the bit line pair, a function of amplifying the voltage difference between the bit line pair, and a function of holding this voltage difference.
  • the switch array 1444 has a function of selecting a bit line pair and bringing the selected bit line pair and the global bit line pair into a conductive state.
  • bit line pair refers to two bit lines that are simultaneously compared by the sense amplifier.
  • a global bit line pair refers to two global bit lines that are simultaneously compared by a global sense amplifier.
  • a bit line pair can be called a pair of bit lines, and a global bit line pair can be called a pair of global bit lines.
  • bit line BLL and the bit line BLR form one bit line pair.
  • Global bit line GBLL and global bit line GBLR form a pair of global bit lines.
  • bit line pair (BLL, BLR) and the global bit line pair (GBLL, GBLR) are also represented.
  • the controller 1405 has a function of controlling the overall operation of the DOSRAM 1400.
  • the controller 1405 performs a logical operation on an externally input command signal to determine an operation mode, and a function to generate control signals for the row circuit 1410 and the column circuit 1415 so that the determined operation mode is executed. , A function of holding an address signal input from the outside, and a function of generating an internal address signal.
  • the row circuit 1410 has a function of driving the MC-SA array 1420.
  • the decoder 1411 has a function of decoding an address signal.
  • the word line driver circuit 1412 generates a selection signal for selecting the word line WL of the access target row.
  • a column selector 1413 and a sense amplifier driver circuit 1414 are circuits for driving the sense amplifier array 1423.
  • the column selector 1413 has a function of generating a selection signal for selecting the bit line of the access target column.
  • the switch array 1444 of each local sense amplifier array 1426 is controlled by a selection signal from the column selector 1413.
  • the plurality of local sense amplifier arrays 1426 are independently driven by the control signal of the sense amplifier driver circuit 1414.
  • the column circuit 1415 has a function of controlling input of the data signal WDA [31: 0] and a function of controlling output of the data signal RDA [31: 0].
  • the data signal WDA [31: 0] is a write data signal
  • the data signal RDA [31: 0] is a read data signal.
  • the global sense amplifier 1447 is electrically connected to a global bit line pair (GBLL, GBLR).
  • the global sense amplifier 1447 has a function of amplifying a voltage difference between the global bit line pair (GBLL, GBLR) and a function of holding this voltage difference.
  • Data input / output to / from the global bit line pair (GBLL, GBLR) is performed by an input / output circuit 1417.
  • Data is written to the global bit line pair by the input / output circuit 1417.
  • Data of the global bit line pair is held by the global sense amplifier array 1416.
  • the data of the global bit line pair is written to the bit line pair of the target column by the switch array 1444 of the local sense amplifier array 1426 specified by the address signal.
  • the local sense amplifier array 1426 amplifies and holds the written data.
  • the row circuit 1410 selects the word line WL of the target row, and the data held in the local sense amplifier array 1426 is written into the memory cell 1445 of the selected row.
  • One row of the local memory cell array 1425 is designated by the address signal.
  • the word line WL in the target row is selected, and the data in the memory cell 1445 is written to the bit line.
  • the local sense amplifier array 1426 detects and holds the voltage difference between the bit line pairs in each column as data.
  • the switch array 1444 writes the data in the column specified by the address signal among the data held in the local sense amplifier array 1426 to the global bit line pair.
  • the global sense amplifier array 1416 detects and holds data of the global bit line pair. Data held in the global sense amplifier array 1416 is output to the input / output circuit 1417. This completes the read operation.
  • the DOSRAM 1400 Since data is rewritten by charging / discharging the capacitive element CS1, the DOSRAM 1400 has no restriction on the number of times of rewriting in principle, and data can be written and read with low energy. Further, since the circuit configuration of the memory cell 1445 is simple, the capacity can be easily increased.
  • the transistor MW1 is an OS transistor. Since the off-state current of the OS transistor is extremely small, leakage of charge from the capacitor CS1 can be suppressed. Therefore, the retention time of the DOSRAM 1400 is very long compared to the DRAM. Therefore, since the frequency of refresh can be reduced, the power required for the refresh operation can be reduced. Therefore, the DOSRAM 1400 is suitable for a memory device that rewrites a large amount of data at a high frequency, for example, a frame memory used for image processing.
  • the bit line can be shortened to the same length as the local sense amplifier array 1426. By shortening the bit line, the bit line capacitance can be reduced and the storage capacity of the memory cell 1445 can be reduced. Further, by providing the switch array 1444 in the local sense amplifier array 1426, the number of long bit lines can be reduced. For the above reasons, the load driven when accessing the DOSRAM 1400 is reduced, and the power consumption can be reduced.
  • an FPGA field programmable gate array
  • OS-FPGA field programmable gate array
  • FIG. 25A illustrates a configuration example of the OS-FPGA.
  • the OS-FPGA 3110 shown in FIG. 25A is capable of context switching by a multi-context structure, fine-grain power gating, and NOFF (normally off) computing.
  • the OS-FPGA 3110 includes a controller 3111, a word driver 3112, a data driver 3113, and a programmable area 3115.
  • the programmable area 3115 has two input / output blocks (IOB) 3117 and a core 3119.
  • the IOB 3117 has a plurality of programmable input / output circuits.
  • the core 3119 includes a plurality of logic array blocks (LAB) 3120 and a plurality of switch array blocks (SAB) 3130.
  • the LAB 3120 includes a plurality of PLE 3121s.
  • FIG. 25B illustrates an example in which the LAB 3120 includes five PLE 3121s.
  • the SAB 3130 includes a plurality of switch blocks (SB) 3131 arranged in an array.
  • the LAB 3120 is connected to its own input terminal and the LAB 3120 in the 4 (up / down / left / right) direction via the SAB 3130.
  • the SB 3131 will be described with reference to FIGS. 26 (A) to 26 (C).
  • Data, dataab, signals context [1: 0], and word [1: 0] are input to SB3131 shown in FIG. data and datab are configuration data, and data and datab have a complementary logic relationship.
  • the number of contexts of the OS-FPGA 3110 is 2, and the signal context [1: 0] is a context selection signal.
  • the signal word [1: 0] is a word line selection signal, and the wiring to which the signal word [1: 0] is input is a word line.
  • the SB 3131 includes PRSs (programmable routing switches) 3133 [0] and 3133 [1].
  • the PRSs 3133 [0] and 3133 [1] have a configuration memory (CM) that can store complementary data. Note that PRS 3133 [0] and PRS 3133 [1] are referred to as PRS 3133 when they are not distinguished. The same applies to other elements.
  • FIG. 26B illustrates a circuit configuration example of the PRS 3133 [0].
  • PRS 3133 [0] and PRS 3133 [1] have the same circuit configuration.
  • PRS 3133 [0] and PRS 3133 [1] are different in the input context selection signal and word line selection signal.
  • the signals context [0] and word [0] are input to the PRS 3133 [0]
  • the signals context [1] and word [1] are input to the PRS 3133 [1].
  • the PRS 3133 [0] becomes active.
  • the PRS 3133 [0] includes a CM 3135 and a Si transistor M31.
  • the Si transistor M31 is a pass transistor controlled by the CM 3135.
  • the CM 3135 includes memory circuits 3137 and 3137B.
  • the memory circuits 3137 and 3137B have the same circuit configuration.
  • the memory circuit 3137 includes a capacitor C31 and OS transistors MO31 and MO32.
  • the memory circuit 3137B includes a capacitor CB31 and OS transistors MOB31 and MOB32.
  • the transistor 200 can be used as the OS transistors MO31 and MOB31, and the capacitor 100 can be used as the capacitors C31 and CB31. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
  • the OS transistors MO31, MO32, MOB31, and MOB32 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the gate of the Si transistor M31 is the node N31
  • the gate of the OS transistor MO32 is the node N32
  • the gate of the OS transistor MOB32 is the node NB32.
  • Nodes N32 and NB32 are charge holding nodes of the CM 3135.
  • the OS transistor MO32 controls a conduction state between the node N31 and the signal line for the signal context [0].
  • the OS transistor MOB32 controls a conduction state between the node N31 and the low potential power supply line VSS.
  • Data held in the memory circuits 3137 and 3137B has a complementary relationship. Therefore, either one of the OS transistors MO32 or MOB32 becomes conductive.
  • the PRS 3133 [0] While the signal context [0] is “L”, the PRS 3133 [0] is inactive. During this period, even if the input terminal of the PRS 3133 [0] changes to “H”, the gate of the Si transistor M31 is maintained at “L”, and the output terminal of the PRS 3133 [0] is also maintained at “L”.
  • the PRS 3133 [0] is active.
  • the gate of the Si transistor M31 changes to “H” according to the configuration data stored in the CM 3135.
  • the OS transistor MO32 of the memory circuit 3137 is a source follower, and thus the gate voltage of the Si transistor M31 increases due to boosting. As a result, the OS transistor MO32 of the memory circuit 3137 loses drive capability, and the gate of the Si transistor M31 is in a floating state.
  • the CM 3135 also has a multiplexer function.
  • FIG. 27 shows a configuration example of PLE 3121.
  • the PLE 3121 includes an LUT (Look Up Table) block 3123, a register block 3124, a selector 3125, and a CM 3126.
  • the LUT block 3123 is configured to multiplex the output of the internal 16-bit CM pair according to the inputs inA-inD.
  • the selector 3125 selects the output of the LUT block 3123 or the output of the register block 3124 according to the configuration stored in the CM 3126.
  • the PLE 3121 is electrically connected to the power line for the voltage VDD via the power switch 3127. On / off of the power switch 3127 is set by configuration data stored in the CM 3128. By providing a power switch 3127 for each PLE 3121, fine-grain power gating is possible. Since the fine-grained power gating function can power gating the PLE 3121 that is not used after context switching, standby power can be effectively reduced.
  • the register block 3124 is configured by a nonvolatile register.
  • the nonvolatile register in the PLE 3121 is a flip-flop (hereinafter referred to as [OS-FF]) including an OS memory.
  • the register block 3124 includes OS-FFs 3140 [1] 3140 [2]. Signals user_res, load, and store are input to the OS-FFs 3140 [1] and 3140 [2].
  • the clock signal CLK1 is input to the OS-FF 3140 [1]
  • the clock signal CLK2 is input to the OS-FF 3140 [2].
  • FIG. 28A illustrates a configuration example of the OS-FF 3140.
  • the OS-FF 3140 includes an FF 3141 and a shadow register 3142.
  • the FF 3141 includes nodes CK, R, D, Q, and QB.
  • a clock signal is input to the node CK.
  • a signal user_res is input to the node R.
  • the signal user_res is a reset signal.
  • Node D is a data input node
  • node Q is a data output node.
  • Nodes Q and QB have a complementary logic relationship.
  • the shadow register 3142 functions as a backup circuit for the FF 3141.
  • the shadow register 3142 backs up the data of the nodes Q and QB according to the signal store, and writes back up the backed up data to the nodes Q and QB according to the signal load.
  • the shadow register 3142 includes inverter circuits 3188 and 3189, Si transistors M37 and MB37, and memory circuits 3143 and 3143B.
  • the memory circuits 3143 and 3143B have the same circuit configuration as the memory circuit 3137 of the PRS 3133.
  • the memory circuit 3143 includes a capacitor C36 and OS transistors MO35 and MO36.
  • the memory circuit 3143B includes a capacitor CB36, an OS transistor MOB35, and an OS transistor MOB36.
  • Nodes N36 and NB36 are gates of the OS transistor MO36 and the OS transistor MOB36, respectively, and are charge holding nodes.
  • Nodes N37 and NB37 are gates of the Si transistors M37 and MB37.
  • the transistor 200 can be used as the OS transistors MO35 and MOB35, and the capacitor 100 can be used as the capacitors C36 and CB36. Accordingly, the area occupied by the transistor and the capacitor element in a top view can be reduced, so that the semiconductor device according to this embodiment can be highly integrated.
  • the OS transistors MO35, MO36, MOB35, and MOB36 each have a back gate, and each of these back gates is electrically connected to a power supply line that supplies a fixed voltage.
  • the shadow register 3142 backs up the data in the FF 3141.
  • the node N36 becomes “L” when the data of the node Q is written, and the node NB36 becomes “H” when the data of the node QB is written. Thereafter, power gating is executed and the power switch 3127 is turned off. Although the data of the nodes Q and QB of the FF 3141 are lost, the shadow register 3142 holds the backed up data even when the power is turned off.
  • the power switch 3127 is turned on to supply power to the PLE 3121. After that, when the “H” signal load is input to the OS-FF 3140, the shadow register 3142 writes back-up data back to the FF 3141. Since the node N36 is “L”, the node N37 is maintained at “L”, and the node NB36 is “H”, so that the node NB37 is “H”. Therefore, the node Q becomes “H” and the node QB becomes “L”. That is, the OS-FF 3140 returns to the state during the backup operation.
  • the power consumption of the OS-FPGA 3110 can be effectively reduced.
  • An error that may occur in the memory circuit is a soft error due to the incidence of radiation.
  • a soft error is a secondary universe that is generated when a nuclear reaction occurs between alpha rays emitted from the materials that make up the memory and package, or primary cosmic rays incident on the atmosphere from space and atomic nuclei in the atmosphere. This is a phenomenon in which a malfunction such as inversion of data held in a memory occurs due to irradiation of a line neutron or the like to a transistor to generate an electron-hole pair.
  • An OS memory using an OS transistor has high soft error resistance. Therefore, the OS-FPGA 3110 with high reliability can be provided by installing the OS memory.
  • FIG. 29 is a block diagram illustrating a configuration example of the AI system 4041.
  • the AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input / output unit 4030.
  • the arithmetic unit 4010 includes an analog arithmetic circuit 4011, DOSRAM 4012, NOSRAM 4013, and FPGA 4014.
  • DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014, the DOSRAM 1400, the NOSRAM 1600, and the OS-FPGA 3110 described in the above embodiment can be used.
  • the control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, and a SRAM (Static Random Access MemoryPROM 40 Memory, Memory Memory 4024).
  • the input / output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input / output module 4034, and a communication module 4035.
  • the arithmetic unit 4010 can execute learning or inference using a neural network.
  • the analog operation circuit 4011 includes an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum operation circuit.
  • the analog arithmetic circuit 4011 is preferably formed using an OS transistor.
  • An analog operation circuit 4011 using an OS transistor has an analog memory, and can perform a product-sum operation necessary for learning or inference with low power consumption.
  • the DOSRAM 4012 is a DRAM formed using an OS transistor, and the DOSRAM 4012 is a memory that temporarily stores digital data sent from the CPU 4021.
  • the DOSRAM 4012 includes a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the reading circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
  • the input data may exceed 1000.
  • the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions.
  • the DOSRAM 4012 can arrange memory cells highly integrated even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can store the input data efficiently.
  • a NOSRAM 4013 is a non-volatile memory using an OS transistor.
  • the NOSRAM 4013 consumes less power when writing data than other non-volatile memories such as flash memory, ReRAM (Resistive Random Access Memory), and MRAM (Magnetorescent Random Access Memory). Further, unlike the flash memory and the ReRAM, the element is not deteriorated when data is written, and the number of times data can be written is not limited.
  • the NOSRAM 4013 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
  • the NOSRAM 4013 stores multi-value data, so that the memory cell area per bit can be reduced.
  • the NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, no D / A conversion circuit or A / D conversion circuit is required. Therefore, the NOSRAM 4013 can reduce the area of the peripheral circuit.
  • analog data refers to data having a resolution of 3 bits (8 values) or more. The multi-value data described above may be included in the analog data.
  • Data and parameters used for calculation of the neural network can be temporarily stored in the NOSRAM 4013.
  • the data and parameters may be stored in the memory provided outside the AI system 4041 via the CPU 4021.
  • the data and parameters provided by the internal NOSRAM 4013 are faster and consume less power. Can be stored. Further, since the bit line of the NOSRAM 4013 can be made longer than that of the DOSRAM 4012, the storage capacity can be increased.
  • the FPGA 4014 is an FPGA using an OS transistor.
  • the AI system 4041 uses a FPGA 4014, which will be described later in hardware, a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM).
  • a neural network connection such as a deep belief network (DBN), can be constructed. By configuring the above-mentioned neural network connection with hardware, it can be executed at higher speed.
  • the FPGA 4014 is an FPGA having an OS transistor.
  • the OS-FPGA can reduce the area of the memory compared to the FPGA configured with SRAM. Therefore, even if a context switching function is added, the area increase is small.
  • the OS-FPGA can transmit data and parameters at high speed by boosting.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be provided on one die (chip). Therefore, the AI system 4041 can execute neural network calculations at high speed and with low power consumption.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured through the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
  • the arithmetic unit 4010 need not have all of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014.
  • One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on the problem that the AI system 4041 wants to solve.
  • the AI system 4041 includes a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBM). DBN) etc. can be performed.
  • the PROM 4025 can store a program for executing at least one of these methods. Also, a part or all of the program may be stored in the NOSRAM 4013.
  • the AI system 4041 preferably includes a GPU 4022.
  • the AI system 4041 can execute a product-sum operation that is rate-limiting among the product-sum operations used in learning and inference by the arithmetic unit 4010, and can execute other product-sum operations by the GPU 4022. By doing so, learning and inference can be performed at high speed.
  • the power supply circuit 4027 not only generates a low power supply potential for a logic circuit but also generates a potential for analog calculation.
  • the power supply circuit 4027 may use an OS memory.
  • the power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
  • the PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
  • the CPU 4021 and the GPU 4022 preferably have an OS memory as a register. Since the CPU 4021 and the GPU 4022 have the OS memory, even if the power supply is turned off, the data (logical value) can be continuously held in the OS memory. As a result, the AI system 4041 can save power.
  • the PLL 4023 has a function of generating a clock.
  • the AI system 4041 operates based on the clock generated by the PLL 4023.
  • the PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling the clock oscillation period.
  • the AI system 4041 may store data in an external memory such as a DRAM. Therefore, the AI system 4041 preferably includes a memory controller 4026 that functions as an interface with an external DRAM.
  • the memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
  • Part or all of the circuit shown in the controller 4020 can be formed on the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
  • the AI system 4041 preferably includes an external storage control circuit 4031 that functions as an interface with an external storage device.
  • the AI system 4041 includes an audio codec 4032 and a video codec 4033.
  • the audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data
  • the video codec 4033 encodes and decodes video data.
  • the AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input / output module 4034.
  • the general-purpose input / output module 4034 includes, for example, USB (Universal Serial Bus) and I2C (Inter-Integrated Circuit).
  • the AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably includes a communication module 4035.
  • the analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory.
  • the flash memory has a limited number of rewritable times.
  • it is very difficult to form a multi-level flash memory in an embedded manner an arithmetic circuit and a memory are formed on the same die.
  • the analog arithmetic circuit 4011 may use ReRAM as an analog memory.
  • ReRAM has a limited number of rewritable times and has a problem in terms of storage accuracy.
  • circuit design for separating data writing and reading becomes complicated.
  • the analog arithmetic circuit 4011 may use MRAM as an analog memory.
  • MRAM has a low resistance change rate and has a problem in terms of storage accuracy.
  • the analog arithmetic circuit 4011 preferably uses an OS memory as an analog memory.
  • FIG. 30A shows an AI system 4041A in which the AI systems 4041 described in FIG. 29 are arranged in parallel and signals can be transmitted and received between the systems via a bus line.
  • An AI system 4041A illustrated in FIG. 30A includes a plurality of AI systems 4041_1 to 4041_n (n is a natural number).
  • the AI systems 4041_1 to 4041_n are connected to each other via a bus line 4098.
  • FIG. 30B shows an AI system 4041B in which the AI system 4041 described in FIG. 29 is arranged in parallel as in FIG. 30A, and signals can be transmitted and received between the systems via the network. is there.
  • An AI system 4041B illustrated in FIG. 30B includes a plurality of AI systems 4041_1 to 4041_n.
  • the AI systems 4041_1 to 4041_n are connected to each other via a network 4099.
  • the network 4099 may have a configuration in which a communication module is provided in each of the AI systems 4041_1 to 4041_n to perform wireless or wired communication.
  • the communication module can communicate via an antenna.
  • the Internet Intranet, Extranet, PAN (Personal Area Network), LAN (Local Area Network), MAN (Campure Area Network, MAN (MetropoliAwareNetwork), MAN (MetropoliAureNetwork), which are the foundations of the World Wide Web (WWW).
  • Each electronic device can be connected to a computer network such as Network) or GAN (Global Area Network) to perform communication.
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates for GSM Evolvement, CDMA Emulsion, CDMA Emulsion
  • Communication standards such as W-CDMA (registered trademark), or specifications standardized by IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), ZigBee (registered trademark) can be used.
  • analog signals obtained by an external sensor or the like can be processed by separate AI systems.
  • information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information
  • various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor
  • analog signals can be processed by separate AI systems. it can.
  • the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
  • the AI system described in the above embodiment integrates a digital processing circuit composed of Si transistors such as a CPU, an analog arithmetic circuit using OS transistors, and OS memories such as OS-FPGA, DOSRAM, and NOSRAM into one die. be able to.
  • FIG. 31 shows an example of an IC incorporating an AI system.
  • An AI system IC 7000 illustrated in FIG. 31 includes a lead 7001 and a circuit portion 7003.
  • the AI system IC 7000 is mounted on a printed circuit board 7002, for example.
  • a plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004).
  • the circuit portion 7003 is provided with the various circuits described in the above embodiment in one die. As described in the above embodiment, the circuit portion 7003 has a stacked structure and is roughly classified into a Si transistor layer 7031, a wiring layer 7032, and an OS transistor layer 7033. Since the OS transistor layer 7033 can be stacked over the Si transistor layer 7031, the AI system IC 7000 can be easily downsized.
  • QFP Quad Flat Package
  • a digital processing circuit such as a CPU, an analog arithmetic circuit using an OS transistor, and OS memories such as OS-FPGA and DOSRAM and NOSRAM can all be formed in the Si transistor layer 7031, the wiring layer 7032, and the OS transistor layer 7033. it can. That is, the elements constituting the AI system can be formed by the same manufacturing process. Therefore, the IC shown in this embodiment mode does not need to increase the manufacturing process even if the number of elements constituting the IC is increased, and the AI system can be incorporated at low cost.
  • the semiconductor device according to one embodiment of the present invention can be used for various electronic devices.
  • 32 and 33 illustrate specific examples of electronic devices using the semiconductor device according to one embodiment of the present invention.
  • a robot 2000 illustrated in FIG. 32A includes an arithmetic device 2001, a sensor 2002, a light 2003, a lift 2004, a driving unit 2005, and a moving mechanism 2011, and can capture still images and moving images while moving.
  • a robot can be used as a security system or a monitoring system.
  • the robot 2000 may further include a communication unit 2006, a speaker 2007, a microphone 2008, a display unit 2009, a light emitting unit 2010, and the like.
  • the semiconductor device can be used for the arithmetic device 2001.
  • an IC in which the AI system according to one embodiment of the present invention is incorporated can be used.
  • the sensor 2002 has a function as a camera that captures the surroundings of the robot 2000.
  • the light 2003 can be used as a light when the sensor 2002 captures the surroundings of the robot 2000. Note that when the sensor 2002 captures a still image, the light 2003 preferably functions as a flashlight.
  • the sensor 2002 is connected to the robot main body via a lift 2004.
  • the height of the sensor 2002 can be adjusted by a lift 2004.
  • the lift 2004 is preferably telescopic.
  • the lift 2004 may be a foldable type constituted by a plurality of booms.
  • the robot 2000 is provided with a driving unit 2005 and a moving mechanism 2011 connected to the driving unit 2005, an imaging range by the sensor 2002, that is, a monitoring range is widened, which is preferable.
  • the communication unit 2006 can transmit information captured by the sensor 2002 to an administrator or a server owned by the administrator.
  • the information captured by the sensor 2002 is analyzed by the arithmetic unit 2001, and when it is determined that an emergency such as a crime, an accident, or a fire, the security company, the police, the fire department, the medical institution, the land or building owner You can contact me.
  • the speaker 2007 can transmit information to the surroundings of the robot, such as warning a criminal, asking an injured person or a suddenly ill person, and guiding evacuation.
  • the microphone 2008 can be used to acquire sound around the robot 2000.
  • the robot 2000 can have a function as a telephone by being used in combination with the communication unit 2006 and the speaker 2007. A person around the robot 2000 can talk with an administrator or any person.
  • the display unit 2009 can display arbitrary information. In case of an emergency, disaster information and evacuation routes can be displayed. Further, when used in combination with the communication unit 2006, the speaker 2007, and the microphone 2008, the robot 2000 can have a function as a videophone. A person around the robot 2000 can talk with an administrator or any person while viewing the display unit 2009.
  • the light emitting unit 2010 can indicate the traveling direction or stop state of the robot 2000 with characters or light. It may also indicate an emergency situation.
  • FIG. 32B is a block diagram illustrating a configuration of the robot 2000.
  • the arithmetic device 2001 performs lighting 2003 on / off and brightness adjustment based on information such as an image obtained by the sensor 2002. Further, the height of the lift 2004 is adjusted, or the drive unit 2005 is controlled, and the robot 2000 and the sensor 2002 are aligned. In addition, the operation status of the drive unit 2005 can be indicated using the light emitting unit 2010. Further, by using the communication unit 2006, information around the robot 2000 obtained from the sensor 2002 and the microphone 2008 can be transmitted to the manager or a server owned by the manager. Further, information can be transmitted to the surroundings of the robot 2000 using the speaker 2007 and the display unit 2009 based on the judgment of the arithmetic device 2001 or the administrator.
  • the light 2003 may not be provided.
  • an image sensor using selenium (Se) as a light receiving portion can be used.
  • Such a robot 2000 can be used for commercial facilities and office security.
  • Information obtained from the sensor 2002 or the microphone 2008 is stored in the arithmetic device 2001 or a server.
  • the stored information is analyzed by the AI system to determine whether there is an abnormality such as a lost or damaged article, a suspicious person invading, or a disaster such as a fire.
  • Deep learning may be used for information analysis. If it is determined that an abnormality has occurred, the robot 2000 contacts the administrator and transmits information to the surroundings, and records the surrounding conditions.
  • the robot 2000 may be used for monitoring the growth status of agricultural products.
  • the robot 2000 installed in the rice field or the field monitors the leaves, or the shape, size, and color of the crop by using the sensor 2002, and determines whether the disease is ill or the pest is not attached. Since the robot 2000 is provided with the moving mechanism 2011, it is possible to monitor the growth status of a wide range of agricultural products. Further, since the robot 2004 is provided with a lift 2004, it is possible to monitor leaves and fruits of any height regardless of the type of crops and the growth situation. The monitoring result is sent to the producer using the communication means 2006, and the producer can determine the type and amount of fertilizer and pesticide necessary for the crop and the application time.
  • the monitoring result may be analyzed by the AI system using the arithmetic device 2001, and the type, amount, and application time of the fertilizer and pesticide necessary for the crop may be determined and notified to the producer. Deep learning may be used for analyzing the monitoring result.
  • FIG. 33A shows a sorting system 3000 using a robot 3001.
  • the robot 3001 includes an arithmetic device 3002, a boom 3003, and an arm 3004.
  • the robot 3001 may include a wired or wireless communication unit 3011.
  • the sorting system 3000 includes a housing 3008 having a sensor 3009.
  • the housing 3008 has a communication unit 3010.
  • the housing 3008 is provided on the sorting system 3000 or the ceiling, wall, and beam (none of which are shown) of the sorting work area.
  • the housing 3008 may be provided in the robot 3001.
  • the boom 3003 or the arm 3004 may be provided.
  • the housing 3008 is provided in the robot 3001, the information obtained by the sensor 3009 may be sent to the arithmetic device 3002 and processed without passing through the communication unit 3010 and the communication unit 3011.
  • the boom 3003 is movable, and the arm 3004 can be disposed at a desired position.
  • the arm 3004 may be a telescopic type.
  • the arm 3004 may be moved by the boom 3003 after the arm placed on the desired article 3007 is extended, the desired article 3007 is gripped, and the arm 3004 is contracted.
  • the sorting system 3000 can move the article 3007 in the container 3005 to the container 3006.
  • the container 3005 and the container 3006 may have the same shape or different shapes.
  • a plurality of articles 3007 placed in one container 3005 may be distributed and moved to a plurality of containers 3006.
  • a container, a cardboard box, a box for packing products, a case, a film, or a bag, a food storage bat, a lunch box, or the like is used.
  • at least one of the container 3005 and the container 3006 may be a cooking utensil such as a pan or a frying pan.
  • the semiconductor device according to one embodiment of the present invention can be used for the arithmetic device 3002.
  • an IC in which the AI system according to one embodiment of the present invention is incorporated can be used.
  • the sensor 3009 reads the position of the container 3005, the position of the container 3006, the state of the container 3005, and the state of the article 3007 in the container 3005, and transmits information to the arithmetic device 3002 using the communication unit 3010.
  • Information is transmitted wirelessly or by wire. Further, the information may be transmitted by wire without using the communication unit 3010.
  • the arithmetic device 3002 analyzes the transmitted information.
  • the state of the article 3007 indicates the shape, number, overlap of the articles 3007, and the like.
  • the arithmetic device 3002 performs analysis based on information from the sensor 3009 and derives detailed information of the article 3007.
  • the three-dimensional shape and hardness (softness) of the article 3007 are derived. Further, the shape of the arm 3004 can be changed based on the three-dimensional shape and hardness (softness) of the article 3007.
  • Deep learning may be used for information analysis.
  • FIG. 33B illustrates an arm that can move the pair of plates 3021 in the horizontal direction and sandwich the article 3007.
  • the article 3007 can be sandwiched by the pair of plates 3021 moving in the horizontal direction toward the center.
  • Such an arm can grasp the article 3007 by a surface and is suitable for grasping the article 3007 having a columnar shape such as a cube or a rectangular parallelepiped.
  • FIG. 33C illustrates an arm in which a plurality of bars 3022 can move in the horizontal direction and can sandwich the article 3007.
  • the articles 3007 can be sandwiched by the plurality of bars 3022 moving in the horizontal direction toward the center.
  • Such an arm can grasp the article 3007 with a point, and is suitable for grasping the article 3007 having a spherical shape or when the shape of the article 3007 is not constant, that is, an irregular article 3007.
  • the number of bars 3022 is four in FIG. 33C, this embodiment is not limited to this. There may be three bars 3022 or five or more bars.
  • FIG. 33D illustrates an arm that can sandwich the article 3007 when the pair of plates 3023 rotate around a common axis so as to approach each other.
  • Such an arm can grasp the article 3007 by a surface and is suitable for grasping the article 3007 having a thin film shape such as paper or film.
  • 33E illustrates an arm in which a pair of hook-shaped plates 3024 can pinch the article 3007 by rotating around a common axis so that the tips of each other approach each other.
  • Such an arm can catch the article 3007 with dots or lines, and is suitable for grasping an article 3007 having a thin film shape, such as paper or film, or an article 3007 having a smaller granular shape.
  • a spatula 3025 may be attached to the tip of the arm, and an article 3007 having a smaller granular shape may be scooped.
  • FIGS. 33A to 33F are examples, and one embodiment of the present invention is not limited to these shapes.
  • the description of the use of each arm is also an example, and one embodiment of the present invention is not limited to these descriptions.
  • the boom 3003 is moved and the arm 3004 is moved onto the desired article 3007 in the container 3005.
  • the arm 3004 is extended and the tip of the arm 3004 is lowered to the height of the article 3007.
  • the tip of the arm is moved and the desired article 3007 is gripped. While holding the article 3007, the arm is contracted.
  • the boom 3003 is moved again, and the arm 3004 is moved to a desired position of the container 3006.
  • the arm 3004 is extended, the article 3007 is placed in the container 3006, and the arm 3004 releases the article 3007.
  • the article 3007 can be moved from the container 3005 to the container 3006.
  • the article 3007 can be reliably moved regardless of the shape and rigidity of the article 3007.
  • the article 3007 include not only articles packed in a cube or a rectangular box, but also processed foods such as eggs, hamburgers and croquettes, unshaped vegetables such as potatoes and tomatoes, screws and nuts, etc. Examples include machine parts, thin films such as paper and film. Since the sorting system 3000 shown in this embodiment can change the shape of the arm in consideration of the shape and rigidity of the article 3007, the article 3007 exemplified above can be used as a container regardless of the shape and rigidity.
  • the container 3006 can be moved from 3005.
  • a memory device including the semiconductor device of one embodiment of the present invention can hold control information, a control program, and the like of the above electronic devices for a long period.
  • a highly reliable electronic device can be realized.
  • an IC in which the AI system is incorporated can be used in the arithmetic device of the electronic device described above. Accordingly, the electronic device described in this embodiment can perform an accurate operation according to the situation with low power consumption by using the AI system.
  • the transition of the sheet resistance of the oxide when a metal compound was formed on the oxide was measured.
  • the sheet resistance measuring instrument has a measurement upper limit of 6.0 ⁇ 10 6 ⁇ / sq. The thing which is is used.
  • the transition of the sheet resistance of the oxide is shown in FIG. The sample used for evaluation of transition of sheet resistance will be described below.
  • a method for manufacturing Sample 1 will be described.
  • the surface of the substrate containing silicon was heat-treated in a hydrogen chloride (HCl) atmosphere to form a 100 nm silicon oxide film on the substrate.
  • An oxide with a thickness of 15 nm was formed using a target of Zn: 4: 2: 4.1 [atomic ratio].
  • the formed oxide was subjected to a heat treatment at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and continuously subjected to a heat treatment at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • the sheet resistance of the oxide of Sample 1 was measured, it was overranged, and the oxide sheet resistance was 6.0 ⁇ 10 6 ⁇ / sq. It turns out that it is above.
  • the obtained metal compound contains titanium, aluminum, and nitrogen, and can be expressed as TiAlNx or TiAlxNy (x and y are arbitrary numbers).
  • the sheet resistance of the oxide of Sample 2 was measured, it was 3.8 ⁇ 10 3 ⁇ / sq. Met.
  • the sheet resistance value of the oxide was reduced.
  • Sample 3 Similar to Sample 2, a silicon oxide film and an oxide were formed over the substrate, and heat treatment was performed. After the heat treatment, a metal compound was formed over the oxide. After the formation of the metal compound, heat treatment was performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere. When the sheet resistance of the oxide of Sample 3 was measured, it was 2.9 ⁇ 10 3 ⁇ / sq. Met. Although there was almost no change in the sheet resistance value of the oxide reduced by the formation of the metal compound, the sheet resistance value of the oxide of Sample 3 was reduced as compared with Sample 2.
  • Sample 4 a method for manufacturing Sample 4 will be described. Similarly to Sample 3, a silicon oxide film and an oxide were formed over the substrate, and heat treatment was performed. After the heat treatment, a metal compound was formed over the oxide. After the formation of the metal compound, heat treatment was performed. After the heat treatment, a 20-nm-thick aluminum oxide film was formed by sputtering using a target containing aluminum oxide (Al 2 O 3 ) in an atmosphere containing argon and oxygen. It is considered that oxygen (excess oxygen) is supplied to the oxide by the formation of aluminum oxide.
  • oxygen is supplied to the oxide, the resistance value of the oxide increases and may approach the I-type semiconductor.
  • Sample 5 Similar to Sample 4, a silicon oxide film and an oxide were formed over the substrate, and heat treatment was performed. After the heat treatment, a metal compound was formed over the oxide. After the formation of the metal compound, heat treatment was performed. After the heat treatment, aluminum oxide was formed. After the formation of aluminum oxide, heat treatment was performed for 1 hour at a temperature of 400 ° C. in a nitrogen atmosphere, and then heat treatment was performed for 1 hour at a temperature of 400 ° C. in an oxygen atmosphere. It is conceivable that oxygen contained in aluminum oxide diffuses into the oxide by the heat treatment. When the sheet resistance of the oxide of Sample 5 was measured, it was 1.5 ⁇ 10 3 ⁇ / sq. Met.
  • the oxide sheet resistance was measured after removing the aluminum oxide.
  • the oxide whose sheet resistance value was reduced by the formation of the metal compound formation of aluminum oxide and increase in sheet resistance value due to heat treatment were not observed.
  • the sheet resistance value of the oxide of Sample 5 was reduced as compared with Sample 3 and Sample 4.
  • an interface between an oxide and a layer including a metal element provided thereon was evaluated.
  • Sample 6 in which a layer containing a metal element was formed on an oxide and a sample in which a layer containing a metal element was formed on an oxide in the same manner as Sample 6 and then heat-treated in a nitrogen atmosphere 7 was used.
  • a method for manufacturing Sample 6 will be described.
  • the formed oxide was subjected to heat treatment at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then continuously subjected to heat treatment at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • a containing layer was formed.
  • the obtained layer containing a metal element contains titanium, aluminum, and nitrogen, and can be expressed as TiAlNx or TiAlxNy (x and y are arbitrary numbers).
  • the formed oxide was subjected to heat treatment at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere, and then continuously subjected to heat treatment at a temperature of 400 ° C. for 1 hour in an oxygen atmosphere.
  • the obtained layer containing a metal element contains titanium, aluminum, and nitrogen, and can be expressed as TiAlNx or TiAlxNy. After the formation of the layer containing the metal element, heat treatment was performed at a temperature of 400 ° C. for 1 hour in a nitrogen atmosphere.
  • FIG. 35A shows a cross-sectional STEM observation result of Sample 6.
  • FIG. 35B shows a cross-sectional STEM observation result of Sample 7.
  • FIG. 35B Compared with FIG. 35A, it was found in FIG. 35B that a compound layer (different layer) was formed between the layer containing an oxide and a metal element. This is considered to be formed by heat treatment after formation of the layer containing the metal element.

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Abstract

要約書 良好な特性を有する半導体装置を提供する。 トランジスタを有する半導体装置であって、 トランジスタは、 第１の酸化物と、 第１の酸化物上の第 ２の酸化物と、第２の酸化物上の絶縁体と、絶縁体上の導電体と、を有し、第１の酸化物は、チャネ ル形成領域と、チャネル形成領域を挟むように位置する第１の領域、および第２の領域と、を有し、 第２の酸化物は、 チャネル形成領域、 第１の領域の一部、 および第２の領域の一部と接するように設 けられ、第１の領域、および第２の領域は、チャネル形成領域よりも酸素濃度が小さい。

Description

半導体装置、および半導体装置の作製方法
本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュールおよび電子機器に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置および電子機器などは、半導体装置を有すると言える場合がある。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよびメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。当該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する。）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
また、酸化物半導体を用いたトランジスタとして、セルフアライン構造のトランジスタが提案されている。当該セルフアライン構造のトランジスタとして、ソース領域及びドレイン領域上に金属膜を形成し、当該金属膜に対して熱処理を行うことで、金属膜を高抵抗化させるとともに、ソース領域およびドレイン領域を低抵抗化させる方法が開示されている（特許文献２参照）。
また、近年では電子機器の小型化、軽量化に伴い、トランジスタなどを高密度に集積した集積回路の要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−２２８６２２号公報
特許文献２においては、ソース領域およびドレイン領域を低抵抗化させる際に、ソース領域およびドレイン領域上に金属膜を形成し、当該金属膜に対して酸素雰囲気下で熱処理を行っている。熱処理を行うことで、酸化物半導体膜のソース領域およびドレイン領域中には金属膜の構成元素がドーパントとして入り込んで、低抵抗化させている。また、酸素雰囲気下で熱処理を行うことで、導電膜を酸化させ、当該導電膜を高抵抗化させている。ただし、酸素雰囲気下で熱処理を行っているため、酸化物半導体膜中から金属膜が酸素を引き抜く作用が低い。
また、特許文献２においては、チャネル形成領域の酸素濃度については記載されているが、水、水素などの不純物の濃度については、言及されていない。すなわち、チャネル形成領域の高純度化（水、水素などの不純物の低減化、代表的には脱水・脱水素化）が行われていないため、ノーマリーオンのトランジスタ特性となりやすいといった問題があった。なお、ノーマリーオンのトランジスタ特性とは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことである。一方でノーマリーオフのトランジスタ特性とは、ゲートに電圧を印加しない状態では、トランジスタに電流が流れない状態である。
上述の問題に鑑み、本発明の一態様は、トランジスタのソース領域およびドレイン領域を安定して低抵抗化させるとともに、チャネル形成領域を高純度化させることで良好な電気特性を有する半導体装置を提供することを課題の一つとする。
または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、トランジスタを有する半導体装置であって、トランジスタは、第１の酸化物と、第１の酸化物上の第２の酸化物と、第２の酸化物上の絶縁体と、絶縁体上の導電体と、を有し、第１の酸化物は、チャネル形成領域と、チャネル形成領域を挟むように位置する第１の領域、および第２の領域と、を有し、第２の酸化物は、チャネル形成領域、第１の領域の一部、および第２の領域の一部と接するように設けられ、第１の領域、および第２の領域は、チャネル形成領域よりも酸素濃度が小さい半導体装置である。
また、本発明の一態様は、トランジスタと、トランジスタを覆う第１の絶縁体と、トランジスタと電気的に接続する第１の導電体、および第２の導電体と、を有する半導体装置であって、トランジスタは、第１の酸化物と、第１の酸化物上の、金属元素、および酸素を含む、第１の層、および第２の層と、第１の酸化物、第１の層、および第２の層上の第２の酸化物と、第２の酸化物上の第２の絶縁体と、第２の絶縁体上の第３の導電体と、を有し、第１の酸化物は、チャネル形成領域と、チャネル形成領域を挟むように位置する第１の領域、および第２の領域と、を有し、第１の領域は、第１の層と接するように設けられ、第２の領域は、第２の層と接するように設けられ、第２の酸化物は、チャネル形成領域と、第１の層の一部と、第２の層の一部と、接するように設けられ、第１の絶縁体と、第１の層は、第１の領域を露出する第１の開口を有し、第１の導電体は、第１の開口に設けられ、かつ第１の領域と電気的に接続し、第１の絶縁体と、第２の層は、第２の領域を露出する第２の開口を有し、第２の導電体は、第２の開口に設けられ、かつ第２の領域と電気的に接続し、第１の領域、および第２の領域は、チャネル形成領域よりも酸素濃度が小さい半導体装置である。
上記において、第１の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有することが好ましい。
上記において、第１の酸化物は、原子数比において、元素ＭよりもＩｎの方が多いことが好ましい。
上記において、第１の領域、および第２の領域は、アルミニウム、ルテニウム、チタン、タンタル、クロム、およびタングステンの少なくとも一を有していてもよい。
上記において、第１の領域、および第２の領域は、さらに窒素を有していてもよい。
上記において、チャネル形成領域は、第１の領域、および第２の領域よりも水素濃度が低いことが好ましい。
上記において、トランジスタは、ノーマリーオフ型であることが好ましい。
上記において、金属元素は、アルミニウム、ルテニウム、チタン、タンタル、クロム、およびタングステンの少なくとも一を有することが好ましい。
上記において、第１の層、および第２の層は、さらに窒素を有していてもよい。
上記において、第１の層、および第２の層の膜厚は、０．５ｎｍ以上５ｎｍ未満であることが好ましい。
また、本発明の一態様は、第１の酸化物上に金属元素を含む第１の層を形成し、第１の層をマスクとして、第１の酸化物を島状に加工し、島状に加工された第１の酸化物上の第１の層を加工することで、第１の酸化物の第１の領域を露出し、かつ酸化物の第２の領域上に第２の層、および酸化物の第３の領域上に第３の層を形成し、少なくとも第１の酸化物、第２の層、および第３の層に対して、窒素を含む雰囲気で第１の加熱処理を行うことで、第２の領域に含まれる酸素を第２の層に引き抜き、かつ第３の領域に含まれる酸素を第３の層に引き抜き、第１の酸化物上に第２の酸化物を形成し、第２の酸化物上に絶縁体を形成し、絶縁体上に導電体を形成する半導体装置の作製方法である。
上記において、第１の層は、アルゴン及び窒素のいずれか一方または双方のガスを用いて、スパッタリング法により形成されることが好ましい。
上記において、第１の加熱処理後に、第１の層、および第２の層を除去してもよい。
上記において、第１の加熱処理の後に、さらに第２の加熱処理を行ってもよい。
本発明の一態様により、トランジスタのソース領域およびドレイン領域を安定して低抵抗化させるとともに、チャネル形成領域を高純度化させることで良好な電気特性を有する半導体装置を提供することが可能となる。
または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することが可能となる。本発明の一態様により、良好な電気特性を有する半導体装置を提供することが可能となる。本発明の一態様により、生産性の高い半導体装置を提供することが可能となる。
本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することが可能となる。本発明の一態様により、情報の書き込み速度が速い半導体装置を提供することが可能となる。本発明の一態様により、設計自由度が高い半導体装置を提供することが可能となる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することが可能となる。本発明の一態様により、新規な半導体装置を提供することが可能となる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタの構成を示す上面図および断面図。 本発明の一態様に係るトランジスタの構成を示す上面図および断面図。 本発明の一態様に係るトランジスタの構成を示す断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係るトランジスタの作製方法を示す上面図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の回路図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 インバータ回路の構成例を示す回路図と、その動作例を示すタイミングチャート。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る記憶装置の構成例を示すブロック図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および回路図。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示すブロック図、回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係る半導体装置の構成例を示すブロック図。 本発明の一態様に係る半導体装置の構成例を示す回路図、および半導体装置の動作例を示すタイミングチャート。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図、および電子機器の構成例を示すブロック図。 本発明の一態様に係る電子機器を示す図。 実施例における試料のシート抵抗を説明する図。 実施例におけるサンプルの断面のＳＴＥＭ画像を説明する図。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　そこで、本明細書では、見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ　Ｃｈａｎｎｅｌ　Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
　なお、本明細書において、バリア層とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア層に導電性を有する場合は、導電性バリア層と呼ぶことがある。
　また、本明細書等において、トランジスタのノーマリーオンの特性とは、電源による電位の印加がない（０Ｖ）ときにオン状態であることをいう。例えば、トランジスタのノーマリーオンの特性とは、トランジスタのゲートに与える電圧（Ｖｇ）が０Ｖの際に、しきい値電圧がマイナスとなる電気特性をさす場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書等において、ノーマリーオフとは、ゲートに電圧を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
＜トランジスタの構成＞
　図１（Ａ）は、本発明の一態様であるトランジスタの上面図である。また、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル長方向の断面図をしめす。図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル形成領域におけるチャネル幅方向の断面図をしめす。図１（Ｄ）は、図１（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図である。つまりトランジスタのソース領域、またはドレイン領域におけるチャネル幅方向の断面図をしめす。図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。なお、トランジスタのチャネル長方向とは、基板と水平な面内において、ソース（ソース領域またはソース電極）及びドレイン（ドレイン領域またはドレイン電極）間において、キャリアが移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。
本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２８０、絶縁体２８２（絶縁体２８２ａ、絶縁体２８２ｂ）、および絶縁体２８６と、絶縁体２８０、および絶縁体２８２が有する開口の側面を被覆するバリア層２７６と、層間膜として機能する絶縁体２８０、絶縁体２８２、および絶縁体２８６が有する開口に、バリア層２７６を介して埋め込まれた導電体２５２（導電体２５２ａ、導電体２５２ｂ、導電体２５２ｃ、および導電体２５２）と、導電体２５２と電気的に接続する導電体２５６と、を有する。
なお、半導体装置において、導電体２５２、および導電体２５６はプラグ、または配線としての機能を有する。なお、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
トランジスタ２００は、第１のゲート電極として機能する導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、第２のゲート電極として機能する導電体２０５と、導電体２６０を覆うバリア層２７０と、第１のゲート絶縁層として機能する絶縁体２５０と、第２のゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、および絶縁体２２４と、チャネルが形成される領域を有する酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄ）と、を有する。
また、トランジスタ２００の第２のゲート電極として機能する導電体２０５と電気的に接続する導電体２０３（導電体２０３ａ、導電体２０３ｂ）を設けてもよい。この場合、導電体２０３は、ゲート配線としての機能を有する。また、導電体２０３は、導電体２０５と同じ層に設けられた導電体２０７を介して、導電体２５２ｄと電気的に接続する。すなわち、導電体２０５は、導電体２０３、および導電体２０７を介して、導電体２５２ｄと電気的に接続する。一方、導電体２０３を設けない場合は、導電体２０５は、ゲート電極、およびゲート配線として機能すればよい。
導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧を制御することができる。特に、導電体２０５に負の電位を印加することにより、実質的にトランジスタ２００のしきい値電圧をプラス側にシフトすることができる。また、トランジスタ２００のしきい値を０Ｖより大きくすることで、オフ電流を低減することが可能となる。従って、導電体２６０に印加する電圧が０Ｖのときのトレイン電流を小さくすることができる。また、導電体２０５に印加する電位を、導電体２６０に印加する電位と等しく、または同等とすることで、トランジスタのオン電流を大きくし、かつ、非導通時のリーク電流（オフ電流）を小さくすることができる。
トランジスタ２００において、酸化物２３０は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
一方で、酸化物半導体を用いたトランジスタは、酸化物半導体中の不純物及び酸素欠損によって、その電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。
酸化物２３０は、低抵抗領域を有する。領域２３１は、トランジスタ２００のチャネルが形成される領域と比較して、酸素濃度が低減され、低抵抗化した領域である。詳細は後述するが、領域２３１の酸素濃度を低減するには、酸化物２３０に接して金属元素を含む層を形成すればよい。また、金属元素を含む層を形成した後、加熱処理を行うことで、領域２３１の酸素濃度は、より低減する。また、領域２３１は、酸化物２３０に含まれるインジウム（Ｉｎ）の含有率が高いことが好ましい。インジウム（Ｉｎ）の含有率が高いことで、領域２３１はより低抵抗化するため、好ましい。また、領域２３１には、金属元素を含む層が有する金属元素と、酸化物２３０の成分とを含む金属化合物層が形成されることが好ましい。該金属化合物層が、領域２３１に形成されることで、領域２３１はより低抵抗化するため、好ましい。
また、酸化物２３０に対して、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加することで、領域２３１を形成してもよい。該元素の添加には、例えば、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
酸化物２３０に該元素が添加されると、酸化物２３０中の金属元素と酸素原子の結合が切れ、酸化物２３０中に酸素欠損が生じると考えられる。酸素欠損が水素などの不純物を捕獲することで、キャリアが生じ、酸化物２３０、すなわち領域２３１は低抵抗化する。水素などの不純物は、酸化物２３０中に存在している場合がある。このとき、当該不純物は、金属元素や酸素原子とは未結合の状態で存在していてもよい。
酸化物２３０に、酸素欠損を形成する元素、または酸素欠損と結合する元素として、ホウ素やリンが挙げられる。また、ホウ素やリン以外にも、水素、炭素、窒素、フッ素、硫黄、塩素、チタン等を用いることができる。また、上記元素として、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素も挙げられる。酸化物２３０に対して、上記元素の中から選ばれるいずれか一つまたは複数の元素を添加してもよい。上述した中でも、添加される元素は、ホウ素、及びリンが好ましい。ホウ素およびリンの添加には、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。上記元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
上記元素の添加後には、加熱処理を行うことが好ましい。加熱処理を行うことで、酸化物２３０に添加された元素は、酸化物２３０中の酸素との結合がより効果的に行われ、より多くの酸素欠損を形成することが考えられる。この酸素欠損に水素などの不純物が捕獲されることで、酸化物２３０の領域２３１の抵抗値はより低下する。なお、該加熱処理は、元素の添加後すぐに行ってもよいし、絶縁体や導電体などの形成後や、加工後に行ってもよい。すなわち、元素の添加から、加熱処理の間に複数の工程が行われてもよい。
また、層間膜として機能する絶縁体２８０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。
特に、トランジスタ２００の近傍に設けられる絶縁体２８０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２８０には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。つまり、絶縁体２８０には、化学量論的組成よりも酸素が過剰に存在する領域（以下、過剰酸素領域ともいう）が形成されていることが好ましい。特に、トランジスタ２００近傍の層間膜に、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０のチャネル形成領域の酸素欠損を低減することで、信頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えば、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることができる。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８２ａは、スパッタリング法を用いて形成された金属酸化物を用いることが好ましく、例えば酸化アルミニウムを用いることが好ましい。このような絶縁体２８２ａを用いることにより、絶縁体２８２ａと絶縁体２８０が接する面を介して絶縁体２８０に酸素を供給し、絶縁体２８０を酸素過剰な状態にできる。過剰酸素は、熱処理などによって、絶縁体２８０および絶縁体２８０と接する絶縁体２５０、または絶縁体２２４を通り、酸化物２３０のチャネルが形成される領域（チャネル形成領域と呼ぶ）に供給される。これにより、酸化物２３０のチャネル形成領域の酸素欠損を低減することができる。
絶縁体２８０が、過剰酸素領域を有する場合、絶縁体２８２（絶縁体２８２ａ、絶縁体２８２ｂ）は、酸素、水素、および水に対するバリア性を有することが好ましい。絶縁体２８２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、絶縁体２８６側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、絶縁体２８２は、積層構造としてもよく、スパッタリング法を用いて、金属酸化物を形成した後、該金属酸化物上にＡＬＤ法を用いて、さらに金属酸化物を形成してもよい。ＡＬＤ法を用いて形成される膜は、被覆性が良く、凹凸や段差部などにより生じた側面にも均一な膜厚で金属酸化物を形成することができ、酸素、水素、および水に対するバリア性がより向上するため、好ましい。
このように積層構造を有する絶縁体２８２は、絶縁体２８０に過剰酸素を供給する機能と、酸素、水素、および水に対するバリア性を有するため、好ましい。
ここで、バリア性とは、水素、および水に代表される不純物や、酸素の拡散を抑制する機能とする。例えば、３５０℃、好ましくは４００℃の雰囲気下において、水素の拡散を抑制することができればよい。例えば、水素を放出する第１の膜上に、任意の第２の膜を積層した構造において、ＴＤＳ測定を行った場合、４００℃以下において、水素の放出が５．０×１０１４個／ｃｍ２以下で検出される場合、第２の膜は、水素に対してバリア性を有するとする。なお、好ましくは、４００℃以下において、水素の放出が３．４×１０１４個／ｃｍ２以下、さらに好ましくは、５００℃以下において、水素の放出が７．１×１０１４個／ｃｍ２以下で検出される膜であるとよい。また、より好ましくは、６００℃以下において、水素の放出が１．４×１０１５個／ｃｍ２以下で検出される膜であるとよい。
なお、詳細は後述するが、トランジスタ２００を構成する絶縁体２２２も、絶縁体２８２と同様に、酸素、水素、および水に対するバリア性を有することが好ましい。絶縁体２２２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。
絶縁体２８２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。特に、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
または、上述した絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。または、上述した絶縁体に対して、窒化処理しても良い。上述した絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
絶縁体２８６は、絶縁体２８０と同様の材料を用いることができる。なお、絶縁体２８０、絶縁体２８２、および絶縁体２８６が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。なお、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
また、トランジスタ２００は、絶縁体２８０、絶縁体２８２、および絶縁体２８６に埋め込まれた導電体２５２、および導電体２５６などのプラグや配線を介して、他の構造と電気的に接続される場合がある。この際、導電体２５２が、絶縁体２８０と接することで、絶縁体２８０が有する過剰酸素が、導電体２５２に吸収される場合がある。
半導体装置に設けられるプラグや配線の形状、または個数によっては、絶縁体２８０が有する過剰酸素が不足し、トランジスタ２００が有する酸化物２３０の酸素欠損が補償されず、半導体装置の信頼性が低下する可能性がある。従って、絶縁体２８０に過剰酸素領域を形成する際に、導電体２５２に吸収される酸素量を加味して、設計する必要がある。
また、トランジスタ２００の周辺に形成される他の構造に含まれる不純物である水素は、プラグや配線に用いられる導電体を介して、該導電体と接する構造へと拡散する場合がある。
そこで、導電体２５２と、過剰酸素領域を有する絶縁体２８０、およびバリア性を有する絶縁体２８２との間にバリア層２７６を設けるとよい。特に、バリア層２７６は、バリア性を有する絶縁体２８２と接して設けられることが好ましい。さらに、バリア層２７６は、絶縁体２８６の一部とも接することが好ましい。バリア層２７６が、絶縁体２８６まで延在していることで、酸素や不純物の拡散を、より抑制することができる。
つまり、バリア層２７６を設けることで、絶縁体２８０が有する過剰酸素が、導電体２５２に吸収されることを抑制することができる。従って、トランジスタ２００が有する酸化物２３０の酸素欠損を補償するための過剰酸素は、導電体２５２に吸収されず、トランジスタ２００が有する酸化物２３０の酸素欠損の補償が妨げられることが無いため、半導体装置の信頼性の低下を抑制することができる。
また、バリア層２７６を有することで、不純物である水素の拡散を抑制することができる。例えば、バリア層２７６を有することで、絶縁体２８２よりも絶縁体２８６側に形成される構成に含まれる水素が、導電体２５２を介して、トランジスタ２００と接する絶縁体２８０へ拡散することを抑制することができる。
また、バリア層２７６を有することで、半導体装置に設けられるプラグや配線の形状、個数、または位置に関わらず、絶縁体２８０が有する過剰酸素を、適切な値で設けることができる。また、水素の拡散を抑制することで、酸素欠陥ができにくくなるため、キャリア生成を抑えることができる。従って、トランジスタ２００に、過剰酸素を安定して供給することができるため、トランジスタ２００の電気特性が安定する。また、半導体装置を設計する際の自由度を高くすることができる。
また、バリア層２７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体２５２に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
また、導電体２５２の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
なお、導電体２５２としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタルや、導電性が高いタングステンなどの単層、または積層を用いればよい。例えば、導電体２５２として、窒化タンタルと、タングステンの積層を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。また、窒化タンタル上に窒化チタンを形成し、窒化チタンをシード層としてタングステンを形成してもよい。また、導電体２５２として、酸化物２３０に接するようにタングステン、アルミニウム、およびチタンの少なくとも一つを含む導電体を形成することで、導電体近傍の酸化物２３０は低抵抗化する場合がある。導電体２５２の一層目に上記導電体を用いることで、導電体２５２と酸化物２３０のコンタクト抵抗は低減するため好ましい。例えば、導電体２５２として、一層目をタングステン、二層目を窒化チタン、三層目をタングステンとする積層構造は、コンタクト抵抗の観点から好ましい。
バリア層２７６には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で形成した窒化シリコンを用いてもよい。
以上より、安定した電気特性を有する半導体装置を提供することができる。また、信頼性が高い半導体装置を提供することができる。また、消費電力が小さい半導体装置を提供することができる。さらに、半導体装置を設計する際の自由度を高くすることができる。
＜トランジスタ構造１＞
以下では、トランジスタ２００の一例について説明する。
本実施の形態のトランジスタ２００は、基板（図示せず）の上に配置された絶縁体２０８、および絶縁体２０８上に配置された絶縁体２１０の上に、絶縁体２１２と、絶縁体２１２に埋め込まれるように配置された導電体２０３を有する。導電体２０３および絶縁体２１２の形成方法として、絶縁体２１２に溝やスリットなどの開口部を形成し、該開口部に導電体２０３を形成する、いわゆるダマシンプロセスを用いてもよい。または、導電体２０３を覆うように絶縁体２１２を形成し、絶縁体２１２の不要な部分を除去してもよい。
本実施の形態において、導電体２０３には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、酸化しにくい（耐酸化性が高い）ため、好ましい。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
例えば、導電体２０３ａとして、水素に対するバリア性を有する導電体として、窒化タンタルや窒化チタン等を用い、導電体２０３ｂとして、導電性が高いタングステンを積層するとよい。当該組み合わせを用いることで、配線としての導電性を保持したまま、絶縁体２０８、および絶縁体２０８より基板側に位置する素子に含まれる水素の、酸化物２３０側への拡散を抑制することができる。特に、絶縁体２１０が開口を有し、導電体２０３が絶縁体２１０より基板側に位置する素子と電気的に接続する場合、絶縁体２１０、および導電体２０３ａが水素に対するバリア性を有することで、上記効果が期待できるため、好ましい。なお、図１では、導電体２０３ａ、および導電体２０３ｂの２層構造を示したが、当該構成に限定されず、単層でも３層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。例えば、導電体２０３ａとして、窒化タンタルを用い、導電体２０３ｂとして、窒化チタンとタングステンの積層を用いることが好ましい。
導電体２０３、および絶縁体２１２の上には、絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５が配置される。導電体２０５、および絶縁体２１６は、導電体２０３、および絶縁体２１２と同様に形成することができる。
絶縁体２２２、および絶縁体２２４は、絶縁体２８０と同様、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体であることが好ましい。特に、絶縁体２２４には、過剰酸素領域が形成されていることが好ましい。トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００の周辺材料に、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。
また、絶縁体２２４が、過剰酸素領域を有する場合、絶縁体２２２は、酸素、水素、および水に対するバリア性を有することが好ましい。絶縁体２２２が、酸素に対するバリア性を有することで、過剰酸素領域の酸素は、絶縁体２２０側へ拡散することなく、効率よく酸化物２３０へ供給することができる。また、導電体２０５、および導電体２０３が、絶縁体２２４が有する過剰酸素領域の酸素と反応することを抑制することができる。
絶縁体２２２は、例えば、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。特に、酸化アルミニウム、および酸化ハフニウム、などの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２２０、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、酸化物２３０ｃ上の酸化物２３０ｄと、を有する。トランジスタ２００をオンさせると、主として酸化物２３０ｂ、および酸化物２３０ｃに電流が流れる（チャネルが形成される）。一方、酸化物２３０ａおよび酸化物２３０ｄは、酸化物２３０ｂ、および酸化物２３０ｃとの界面近傍（混合領域となっている場合もある）は電流が流れる場合があるものの、そのほかの領域は絶縁体として機能する場合がある。ただし、酸化物２３０ｃおよび酸化物２３０ｄの一方は設けなくてもよい。
図１（Ｃ）に示すように、酸化物２３０ｃ、および酸化物２３０ｄは、酸化物２３０ａ、および酸化物２３０ｂの側面を覆うように設けることが好ましい。絶縁体２８０と、チャネルが形成される領域を有する酸化物２３０ｂとの間に、酸化物２３０ｃ、および酸化物２３０ｄが介在することにより、絶縁体２８０から、水素、水、およびハロゲン等の不純物が、酸化物２３０ｂへ拡散することを抑制することができる。
酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ、および酸化物２３０ｄは、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物で形成される。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
＜＜金属酸化物＞＞
酸化物２３０として、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（Ｖｏ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。とくに、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍ、または数ｃｍ）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。
また、金属酸化物に含まれる水素は、金属酸化物中に浅い欠陥準位（ｓＤＯＳ：ｓｈａｌｌｏｗ　ｌｅｖｅｌ　Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）を形成する場合がある。浅い欠陥準位とは、伝導帯下端の近くに位置する界面準位をさす。浅い欠陥準位は、金属酸化物中の高密度領域と低密度領域の境界近傍に存在することが推定される。ここでは、金属酸化物中の高密度領域と低密度領域は、領域に含まれる水素の量で区別する。すなわち、低密度領域と比較して、高密度領域は、水素をより多く含む領域とする。金属酸化物中の高密度領域と低密度領域の境界近傍は、両領域間の応力歪によって、微小なクラックが生じやすく、該クラック近傍に酸素欠損およびインジウムのダングリングボンドが発生し、ここに、水素または水などの不純物が局在することで、浅い欠陥準位が形成されるものと推定される。
また、上記金属酸化物中の高密度領域は、低密度領域よりも結晶性が高くなる場合がある。また、上記金属酸化物中の高密度領域は、低密度領域よりも膜密度が高くなる場合がある。また、上記金属酸化物が、インジウムと、ガリウムと、亜鉛と、有する組成の場合、高密度領域は、インジウムと、ガリウムと、亜鉛と、を有し、低密度領域は、インジウムと、亜鉛と、を有する場合がある。別言すると、低密度領域は、高密度領域よりもガリウムの割合が少ない場合がある。
なお、上記浅い欠陥準位は、酸素欠損に起因すると推定される。金属酸化物中の酸素欠損が増えると、浅い欠陥準位とともに深い欠陥準位（ｄＤＯＳ：ｄｅｅｐ　ｌｅｖｅｌ　Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）も増えると推定される。これは、深い欠陥準位も酸素欠損によるものだと考えられるためである。なお、深い欠陥準位とは、バンドギャップの中央付近に位置する欠陥準位をさす。
したがって、金属酸化物中の酸素欠損を抑制することで、浅い欠陥準位及び深い欠陥準位の双方の準位を低減させることが可能となる。また、浅い欠陥準位については、金属酸化物の成膜時の温度を調整することで、ある程度制御できる可能性がある。具体的には、金属酸化物の成膜時の温度を、１７０℃またはその近傍、好ましくは１３０℃またはその近傍、さらに好ましくは室温とすることで、浅い欠陥準位を低減することができる。
また、金属酸化物の浅い欠陥準位は、金属酸化物を半導体として用いたトランジスタの電気特性に影響を与える。即ち、浅い欠陥準位によって、トランジスタのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性において、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化が緩やかとなり、トランジスタのオフ状態からオン状態への立ち上がり特性の良し悪しの目安の１つである、Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、ＳＳとも言う）が悪化する。これは浅い欠陥準位に電子がトラップされたためと考えられる。
このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜低抵抗領域＞
酸化物２３０は、低抵抗領域を有する。領域２３１は、トランジスタ２００のチャネルが形成される領域と比較して、酸素濃度が低減され、低抵抗化した領域である。
領域２３１の酸素濃度を低減するには、例えば、酸化物半導体上に、金属元素を含む金属層、金属元素を有する窒化物層、または金属元素を有する酸化物層（金属元素を含む層）を設けるとよい。また、当該層を設けることで、当該層と酸化物半導体との界面、または当該界面近傍に位置する酸化物半導体中の一部の酸素が当該層などに吸収され、酸素欠損を形成し、当該界面近傍が低抵抗化する場合がある。
また、酸化物半導体上に、金属元素を含む金属層、金属元素を有する窒化物層、または金属元素を有する酸化物層（金属元素を含む層）を設けた後、窒素を含む雰囲気下で、熱処理を行うとよい。窒素を含む雰囲気下での熱処理により、領域２３１の酸素濃度は、より低減する。
また、酸化物２３０に、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加することで、領域２３１を形成してもよい。該元素の添加には、例えば、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
低抵抗化した領域２３１は、一方がトランジスタ２００のソースとして機能し、他方がドレインとして機能する。また、一対の領域２３１に挟まれる領域はトランジスタ２００のチャネル形成領域として機能する。
上記金属元素として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、などを用いることが好ましい。より好ましくは、アルミニウム、チタン、タンタル、タングステンなどを用いることができる。よって、金属元素を含む金属層としては、アルミニウム、チタン、タンタル、タングステン、またはこれらの金属元素を２以上含む合金を含む層が好ましい。また、金属元素を有する窒化物層としては、窒化アルミニウム、窒化チタン、窒化タンタル、窒化タングステン、チタンとアルミニウムを含む窒化物（ＴｉＡｌＮｘ、またはＴｉＡｌｘＮｙ（以下、ｘ，ｙは、任意の数））、またはタンタルとアルミニウムを含む窒化物（ＴａＡｌＮｘ、またはＴａＡｌｘＮｙ）、などを含む層が好ましい。なお、上記金属元素を３以上含む窒化物を含む層でもよい。また、金属元素を含む酸化物層としては、酸化アルミニウム、酸化チタン、酸化タンタル、酸化タングステン、チタンとアルミニウムを含む酸化物（ＴｉＡｌＯｘ、またはＴｉＡｌｘＯｙ）、またはタンタルとアルミニウムを含む酸化物（ＴａＡｌＯｘ、またはＴａＡｌｘＯｙ）、などを含む層が好ましい。
また、酸化物半導体に存在する水素は、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、酸化物半導体に存在する酸素欠損中の水素は、２５０℃以上の熱処理によって、酸素欠損から抜け出し、酸化物半導体の低抵抗化した領域に拡散し、低抵抗化した領域に存在する酸素欠損の中に入り、比較的安定な状態となることがわかっている。従って、熱処理によって、酸化物半導体の低抵抗化した領域、または金属化合物が形成された領域は、より低抵抗化し、低抵抗化していない酸化物半導体は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する傾向がある。すなわち、トランジスタ２００のチャネル形成領域の水素濃度は低減し、領域２３１の水素濃度と比較して、低くなる。また、領域２３１の水素濃度が増加する場合がある。
また、酸化物半導体に、上記金属元素が添加されることで、金属化合物を形成し、低抵抗化する場合がある。酸化物半導体中に上記金属元素を添加するには、スパッタリング法を用いて、酸化物半導体上に上記金属元素を含む層を形成すればよい。
また、金属元素を含む金属層、金属元素を有する窒化物層、または金属元素を有する酸化物層（金属元素を含む層）と、酸化物半導体との界面に、化合物層（以下、異層ともいう。）が形成されていてもよい。化合物層は、酸化物層に接する金属元素を含む層に形成されていてもよいし、金属元素を含む層に接する酸化物層に形成されていてもよい。なお、化合物層（異層）とは、金属元素を含む層の成分と、酸化物半導体の成分とを含む金属化合物を有する層とする。例えば、化合物層として、酸化物半導体の金属元素と、添加された金属元素とが、合金化した層が形成されていてもよい。また、化合物層には、窒素や酸素が含まれていてもよい。当該合金化した層は、比較的安定な状態であり、信頼性の高い半導体装置を提供することができる。
領域２３１に上記金属元素が添加されることで、領域２３１はより低抵抗化するため、好ましい。また、領域２３１に上記化合物層が形成されることで、領域２３１はより低抵抗化するため、好ましい。また、領域２３１上に上記化合物層が形成されることで、後述する導電体２５２ａ、または導電体２５２ｂと、酸化物２３０とのコンタクト抵抗を低減することができるため、好ましい。
領域２３１を低抵抗化した後は、金属元素を含む層は除去することが好ましい。金属元素を含む層を除去することで、酸化物２３０ｂ上の金属元素を含む層による凹凸が低減し、その上に形成される絶縁体２５０や導電体２６０の平坦性が向上するため、好ましい。また、導電体２６０となる導電膜２６０Ａが酸化物２３０ｂ上において平坦性が向上すると、導電膜２６０Ａを、リソグラフィ法を用いて加工する際、アライメント精度が向上するため、所望のマスク形成や、加工が行えるため好ましい。また、金属元素を含む層が、水素を吸収する特性を有する場合、酸化物２３０中の水素は、金属元素を含む層へと吸収される。従って、酸化物２３０中の不純物である水素を低減することができる。金属元素を含む層を除去することで、酸化物２３０から吸収した水素も除去できるため好ましい。一方、金属元素を含む層の膜厚が、絶縁体２５０や導電体２６０の平坦性や被覆性に及ぼす影響が軽微である場合、金属元素を含む層は除去しなくてもよい。この場合、金属元素を含む層の除去のための工程が削減できるため、好ましい。例えば、金属元素を含む層は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けるとよい。
また、絶縁体２５０は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、絶縁体２５０は、絶縁体２２４と同様に、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減することができる。
また、絶縁体２５０は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物２３０からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
なお、絶縁体２５０は、絶縁体２２０、絶縁体２２２、および絶縁体２２４と同様の積層構造を有していてもよい。絶縁体２５０が、電子捕獲準位に必要な量の電子を捕獲させた絶縁体を有することで、トランジスタ２００は、しきい値電圧をプラス側にシフトすることができる。当該構成を有することで、トランジスタ２００は、ゲート電圧が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
また、ゲート電極として機能する導電体２６０は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。
導電体２６０は、導電体２６０ａと、導電体２６０ａ上の導電体２６０ｂを含む積層構造としてもよい。例えば、導電体２６０ａは、熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成する。特に、ＡＬＤを用いて形成することが好ましい。ＡＬＤ法等により形成することで、絶縁体２５０に対する成膜時のダメージを減らすことができる。また、被覆性を向上させることができるため、導電体２６０ａをＡＬＤ法等により成膜することが好ましい。従って、信頼性が高いトランジスタ２００を提供することができる。
続いて、導電体２６０ｂはスパッタリング法を用いて形成する。この時、絶縁体２５０上に、導電体２６０ａを有することで、導電体２６０ｂの成膜時のダメージが、絶縁体２５０に影響することを抑制することができる。また、ＡＬＤ法と比較して、スパッタリング法は成膜速度が速いため、歩留まりが高く、生産性を向上させることができる。
また、導電体２６０ａとして、導電性酸化物を用いてもよい。例えば、酸化物２３０ａまたは酸化物２３０ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体２６０ａを設けることで、導電体２６０ｂへの酸素の透過を抑制し、酸化によって導電体２６０ｂの電気抵抗値が増加することを防ぐことができる。
また、上記導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体２５０に酸素を添加し、酸化物２３０ｂに酸素を供給することが可能となる。これにより、酸化物２３０のチャネル形成領域の酸素欠損を低減することができる。
導電体２６０ａとして、上記のような導電性酸化物を用いた場合、導電体２６０ｂとして、スパッタリング法を用いて、窒化チタンおよびタングステンを積層して形成することが好ましい。窒化チタンを窒素を含む雰囲気で形成することで、導電体２６０ａに窒素が添加され、導電体２６０ａの抵抗はより低減する。
また、導電体２６０を覆うように、バリア層２７０を設けてもよい。絶縁体２８０に酸素が脱離する酸化物材料を用いる場合、バリア層２７０は、酸素に対してバリア性を有する物質を用いる。当該構成により、絶縁体２８０が有する過剰酸素領域の酸素が、導電体２６０と反応し、酸化することを防止することができる。
バリア層２７０には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、ハフニウムとアルミニウムを含む酸化物（ハフニウムアルミネート）、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。またバリア層２７０は、導電体２６０の酸化を防止する程度の膜厚で設けられていればよい。
バリア層２７０を有することで、導電体２６０の材料選択の幅を広げることができる。例えば、導電体２６０に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
また、導電体２６０の酸化を抑制し、絶縁体２２４、および絶縁体２８０から、脱離した酸素を効率的に酸化物２３０へと供給することができる。また、導電体２６０に導電性が高い導電体を用いることで、消費電力が小さいトランジスタ２００を提供することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制すると共に、信頼性を向上させた半導体装置を提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜半導体装置の構成材料＞
以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。また、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜＜絶縁体＞＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
ここで、ゲート絶縁体として機能する絶縁体に、比誘電率の高いｈｉｇｈ−ｋ材料を用いることで、トランジスタの微細化、および高集積化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。従って、絶縁体の機能に応じて、材料を選択するとよい。
また、比誘電率の高い絶縁体としては、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。
また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
また、特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定である。そのため、例えば、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。また、例えば、酸化シリコン、および酸化窒化シリコンは、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。
また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
例えば、絶縁体２２２、絶縁体２１０、および絶縁体２８７として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。なお、絶縁体２２２、および絶縁体２１０は、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
絶縁体２２０、絶縁体２２４、および絶縁体２５０、としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
例えば、ゲート絶縁体として機能する絶縁体２２４および絶縁体２５０において、酸化アルミニウム、酸化ガリウム、ハフニウムアルミネート、または酸化ハフニウムを酸化物２３０と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、酸化物２３０に混入することを抑制することができる。一方、絶縁体２２４および絶縁体２５０において、酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化アルミニウム、酸化ガリウム、ハフニウムアルミネート、または酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８６は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体２１２、絶縁体２１６、絶縁体２８０、および絶縁体２８６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
バリア層２７０としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。バリア層２７０としては、例えば、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネート、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜＜導電体＞＞
導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
導電体２６０、導電体２０３、導電体２０５、導電体２０７、導電体２５２、および導電体２５６としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
＜トランジスタ構造２＞
図２に、本発明の異なる態様のトランジスタを示す。図２（Ａ）は、トランジスタの上面図である。また、図２（Ｂ）は、図２（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル長方向の断面図をしめす。図２（Ｃ）は、図２（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。つまりトランジスタのチャネル形成領域におけるチャネル幅方向の断面図をしめす。図２（Ｄ）は、図２（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図である。つまりトランジスタのソース領域、またはドレイン領域におけるチャネル幅方向の断面図をしめす。図２（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図２（Ｂ）に示すように、酸化物２３０ｂ上に金属元素を含む層２８５が残されている点で、前述のトランジスタ２００とは異なる。層２８５を除去する工程が削減される点で、製造工程が簡略化されるため、好ましい。
詳細は後述するが、酸化物２３０ｂ上に層２８５を形成後、加熱処理を行うことで、領域２３１は低抵抗化する。この時、領域２３１に含まれる酸素が層２８５に引き寄せられ、拡散することで領域２３１は低抵抗化すると考えられる。なお、図２（Ｂ）において、領域２３１は、酸化物２３０ｂの層２８５との界面付近に形成されている例を示しているが、本実施の形態はこれに限定されない。領域２３１は、酸化物２３０ｂと層２８５との界面から、酸化物２３０ｂと酸化物２３０ａとの界面付近まで拡散していてもよいし、さらに酸化物２３０ａまで拡散していてもよい。
また、層２８５と、酸化物２３０との界面に、層２８５の有する金属元素と、酸化物２３０の成分とを含む金属化合物層が形成される場合がある。該金属化合物が、領域２３１に形成されることで、領域２３１はより低抵抗化するため、好ましい。
領域２３１を低抵抗化する際、層２８５は、領域２３１の酸素を引き抜くことで、酸化する場合がある。領域２３１の低抵抗化後、層２８５が導電性を有する場合、層２８５は、トランジスタ２００のソース電極、またはドレイン電極として機能することができる。一方、層２８５が、酸化などにより、電極として十分な導電性が得られない場合、または絶縁性を有する場合、領域２３１と導電体２５２ａ、および導電体２５２ｂとの電気的な接続を行うために、少なくとも層２８５の一部を除去する必要がある。絶縁体２８０、絶縁体２８２、および絶縁体２８６に開口を形成する際、層２８５にも開口を形成し、該開口内部に導電体２５２ａ、および導電体２５２ｂを形成すればよい。
＜トランジスタ構造３＞
図１（Ｂ）、および図２（Ｂ）における、酸化物２３０と、導電体２５２ａ、または導電体２５２ｂとの接続部について、図３（Ａ）、および図３（Ｂ）を用いて説明する。図３は、図１（Ｂ）における破線２３９で囲まれた領域の拡大図である。以下に、図１に示したトランジスタ２００を用いて説明を行うが、図２に示したトランジスタ２００においても同様である。
絶縁体２８０、絶縁体２８２、および絶縁体２８６に形成された開口は、酸化物２３０ｂを露出し、該開口内部に形成された導電体２５２ａは、酸化物２３０ｂと電気的に接続する。図３（Ａ）は、酸化物２３０ｂの表面、またはその近傍で導電体２５２ａと、酸化物２３０ｂと、が電気的に接続する様子を示している。酸化物２３０ｂ表面には低抵抗化した領域２３１が形成されており、導電体２５２ａは、領域２３１と電気的に接続している。
図３（Ｂ）は、絶縁体２８０、絶縁体２８２、および絶縁体２８６に開口を形成する際、酸化物２３０ｂの一部がエッチングされ凹部が形成されている。また、該凹部では、低抵抗領域である領域２３１ａが除去された部分に接するように導電体２５２ａが形成される様子を示している。
このとき、酸化物２３０ｂの該凹部と導電体２５２ａが接することで、該凹部も低抵抗化し、領域２３１ｂを形成する場合がある。導電体２５２ａに用いられる金属元素が、金属元素を含む層２８５と同様に作用することで、導電体２５２ａと接する領域２３１ｂは低抵抗化する。このため、開口部の形成により、開口部において、領域２３１ａの一部または全部が除去されたとしても、導電体２５２ａの形成や、後工程での加熱を伴う処理により、領域２３１ｂは低抵抗化するため、導電体２５２ａと、酸化物２３０とのコンタクト抵抗を低減することができる。
＜トランジスタ構造４＞
上記トランジスタ構造において、酸化物２３０と金属元素を含む層（層２８５）との界面に化合物層（異層）が形成される例を図３（Ｃ）、および図３（Ｄ）を用いて説明する。図３（Ｃ）は、図１（Ｂ）における破線２３９で囲まれた領域の拡大図である。図３（Ｄ）は、図２（Ｂ）における破線２４０で囲まれた領域の拡大図である。
図３（Ｃ）に示すように、酸化物２３０ｂの上面には、化合物層２９０が形成されており、導電体２５２ａ（導電体２５２ｂ）は、化合物層２９０を介して、酸化物２３０と電気的に接続している。化合物層２９０は、酸化物２３０ｂに含まれる成分と、金属元素を含み、導電性を有する。また、化合物層は、上記のほかに、酸素、および窒素の一方、または両方を含んでいてもよい。
化合物層２９０は、酸化物２３０に接して金属元素を含む層を形成し、加熱処理を行うことで形成される。加熱処理は、窒素を含む雰囲気下で行われることが好ましい。また、加熱処理は、不活性ガス雰囲気、酸素雰囲気、酸化性ガス雰囲気や、上記ガスの混合ガス雰囲気で行ってもよい。
上記加熱処理後に金属元素を含む層を除去する。上記工程により、酸化物２３０ｂ上に化合物層２９０が形成され、化合物層２９０の一部を覆うように酸化物２３０ｃが形成される。
一方、図３（Ｄ）においては、酸化物２３０ｂの上面に、化合物層２９０が形成されており、化合物層上に金属元素を含む層２８５が設けられている。絶縁体２８６、絶縁体２８２、絶縁体２８０、および層２８５は、化合物層２９０を露出する開口を有し、該開口に設けられた導電体２５２ａ（導電体２５２ｂ）は、化合物層２９０を介して、酸化物２３０と電気的に接続している。化合物層２９０は、酸化物２３０ｂに含まれる成分と、層２８５に含まれる金属元素の一部を含み、導電性を有する。また、化合物層は、上記のほかに、酸素、および窒素の一方、または両方を含んでいてもよい。
化合物層２９０は、酸素の透過を抑制する機能を有する場合がある。この時、酸化物２３０ｂに含まれる酸素による層２８５の酸化が抑制され、層２８５は、導電性を有している場合がある。
層２８５が導電性を有する場合、該開口は形成しなくてもよい。この場合、導電体２５２ａ（導電体２５２ｂ）は、層２８５、および化合物層２９０を介して、酸化物２３０と電気的に接続する。
化合物層２９０は、酸化物２３０に接して層２８５を形成し、加熱処理を行うことで形成される。加熱処理は、窒素を含む雰囲気下で行われることが好ましい。また、加熱処理は、不活性ガス雰囲気、酸素雰囲気、酸化性ガス雰囲気や、上記ガスの混合ガス雰囲気で行ってもよい。該加熱処理により、層２８５は酸化し、導電率が低下する場合がある。また、層２８５が絶縁体になる場合がある。
上記加熱処理により、層２８５の一部が酸化物２３０に含まれる成分と反応し、化合物になると考えられる。また、蒸気加熱処理により、酸化物２３０の一部が層２８５に含まれる成分と反応し、化合物になる場合もある。上記工程により、酸化物２３０ｂと、層２８５との界面に化合物層２９０が形成される。
＜半導体装置の作製方法＞
次に、本発明に係るトランジスタ２００を有する半導体装置について、作製方法を図４乃至図１３を用いて説明する。また、図４乃至図１３において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図である。また、各図の（Ｄ）は、（Ａ）にＡ５−Ａ６の一点鎖線で示す部位に対応する断面図である。
まず、基板（図示しない）を準備し、当該基板上に絶縁体２０８を成膜する。絶縁体２０８の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
本実施の形態では、絶縁体２０８として、ＣＶＤ法によって酸化シリコンを成膜する。
次に、絶縁体２０８上に絶縁体２１０を形成する。本実施の形態では、絶縁体２１０として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁体２１０は、多層構造としてもよい。例えばスパッタリング法によって酸化アルミニウムを成膜し、該酸化アルミニウム上にＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
次に絶縁体２１０上に絶縁体２１２を形成する。絶縁体２１２の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１２として、ＣＶＤ法によって酸化シリコン、または酸化窒化シリコンを形成する。
続いて、絶縁体２１２上にリソグラフィ法等を用いてレジストマスクを形成する。絶縁体２１２の不要な部分を除去する。その後、レジストマスクを除去することにより、開口部を形成することができる。
ここで、被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、リソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、リソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて、被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ　Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えばスピンコート法などにより、その下方の段差を被覆して表面を平坦化するように形成することができ、当該有機樹脂膜の上方に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ　Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ　Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
続いて、該開口部、および絶縁体２１２上に、導電体２０３ａ、および導電体２０３ｂとなる導電膜を形成する。該導電膜は、スパッタリング法、蒸着法、ＣＶＤ法（熱ＣＶＤ法、ＭＯＣＶＤ法、ＰＥＣＶＤ法等を含む）などにより成膜することができる。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法またはＡＬＤ法が好ましい。
続いて、該導電膜の不要な部分を除去する。例えば、エッチバック処理、または、機械的化学的研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理などにより、絶縁体２１２が露出するまで、該導電膜の一部を除去することで、導電体２０３ａ、および導電体２０３ｂを形成する。導電体２０３ａ、および導電体２０３ｂをまとめて導電体２０３と呼ぶ場合がある。この際、絶縁体２１２をストッパ層として使用することもでき、絶縁体２１２が薄くなる場合がある。
ここで、ＣＭＰ処理とは、被加工物の表面を化学的・機械的な複合作用により平坦化する手法である。より具体的には、研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせてもよい。
次に絶縁体２１２、および導電体２０３上に絶縁体２１６を形成する。絶縁体２１６の形成は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、ＣＶＤ法によって酸化シリコン、または酸化窒化シリコンを形成する。
続いて、リソグラフィ法等を用いて絶縁体２１６に開口部を形成する。このとき、導電体２０３の少なくとも一部が露出するように開口部を形成する。
続いて、該開口部に埋め込まれるように、導電体２０５、および導電体２０７を形成する。導電体２０５、および導電体２０７は、導電体２０３と同様に形成することができる。本実施の形態では、窒化タンタル、窒化チタン、タングステンを、スパッタリング法や、ＣＶＤ法を用いて形成し、ＣＭＰ処理により不要な部分を除去することで、３層構造の導電体２０５、および導電体２０７を形成したが、本実施の形態はこれに限らない。導電体２０５、および導電体２０７は、１層構造、２層構造、または、４層以上の構造としてもよい。例えば、窒化タンタルまたは窒化チタンと、タングステンまたは銅を積層した２層構造の導電体を用いてもよい。
導電体２０５、および導電体２０７の形成において、ＣＭＰ処理を用いる場合、絶縁体２１６が薄くなる場合がある。
導電体２０３、導電体２０５、および導電体２０７の形成方法は上記に限らない。絶縁体２１０上に導電体２０３となる導電膜を形成し、該導電膜をリソグラフィ法を用いて加工し、導電体２０３を形成し、導電体２０３を覆うように絶縁体２１２を形成し、絶縁体２１２の不要な部分を除去してもよい。同様に、絶縁体２１２および導電体２０３上に導電体２０５、および導電体２０７となる導電膜を形成し、該導電膜を、リソグラフィ法を用いて加工し、導電体２０５、および導電体２０７を形成し、導電体２０５を覆うように絶縁体２１６を形成し、絶縁体２１６の不要な部分を除去してもよい。
次に、絶縁体２１６、導電体２０５、および導電体２０７上に絶縁体２２０を成膜する。絶縁体２２０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
絶縁体２２０として、酸化シリコン、または酸化窒化シリコンを用いることができる。絶縁体２２０の膜厚は、１ｎｍ以上１０ｎｍ以下、好ましくは１ｎｍ以上５ｎｍ以下とする。
次に、絶縁体２２０上に絶縁体２２２を成膜する。絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
絶縁体２２２として、アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体を用いることが好ましい。アルミニウム及びハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。絶縁体２２２は、ＡＬＤ法により形成されることが好ましい。ＡＬＤ法により成膜された絶縁体２２２は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水は、トランジスタ２００の内側へ拡散することなく、酸化物２３０中の酸素欠損の生成を抑制することができる。
絶縁体２２２として、例えば、酸化ハフニウムを用いる。絶縁体２２２の膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下、より好ましくは１ｎｍ以上５ｎｍ以下とする。
また、絶縁体２２２の形成において、基板を加熱しながら絶縁体２２２を形成することで、後工程で必要な基板の加熱処理を省略することができる。すなわち、絶縁体２２２の形成と、基板の加熱処理を兼ねることができる。
続いて、加熱処理を行うのが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。加熱処理は、窒素または不活性ガス雰囲気、酸素雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸素雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。
上記加熱処理によって、絶縁体２２０および絶縁体２２２に含まれる水素や水などの不純物を除去することなどができる。さらに、酸素雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行うことで、絶縁体２２０および絶縁体２２２に酸素を供給できる場合がある。
または、加熱処理として、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２２内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。尚、上記加熱処理は行わなくても良い場合がある。
また、加熱処理は、絶縁体２２０成膜前、および絶縁体２２０の成膜後のそれぞれに行うこともできる。該加熱処理は、上述した加熱処理条件を用いることができるが、絶縁体２２０成膜前後の加熱処理は、窒素を含む雰囲気中で行うことが好ましい。
本実施の形態では、加熱処理として、絶縁体２２２成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行い、続けて酸素雰囲気にて４００℃の温度で１時間の処理を行なう。
次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体２２４として、例えば、酸化シリコンおよび酸化窒化シリコンを用いることができる。絶縁体２２４の膜厚は、１ｎｍ以上３０ｎｍ以下、好ましくは１ｎｍ以上１０ｎｍ以下、より好ましくは１ｎｍ以上５ｎｍ以下とする。
また、絶縁体２２２の形成後に加熱処理を行わない場合は、絶縁体２２２と絶縁体２２４を連続で形成してもよい。また、絶縁体２２０、絶縁体２２２、および絶縁体２２４を連続で形成してもよい。
絶縁体２２４の成膜後に上記の加熱処理を行ってもよい。加熱処理により、絶縁体２２４に含まれる水素や水などの不純物を除去することなどができる。
次に、絶縁体２２４上に、酸化物２３０ａとなる酸化膜２３０Ａ、および酸化物２３０ｂとなる酸化膜２３０Ｂを形成する（図４参照。）。
酸化膜２３０Ａ、および酸化膜２３０Ｂの形成はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって形成する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって形成する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
特に、酸化膜２３０Ａの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。なお、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
酸化膜２３０Ａの膜厚は、１ｎｍ以上２０ｎｍ以下、好ましくは、３ｎｍ以上１０ｎｍ以下とする。本実施の形態では、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、膜厚５ｎｍの酸化膜２３０Ａを形成する。また、酸化膜２３０Ｂの膜厚は、１０ｎｍ以上５０ｎｍ以下、好ましくは、１０ｎｍ以上３０ｎｍ以下、より好ましくは、１５ｎｍ以上２５ｎｍ以下とする。本実施の形態では、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、膜厚１５ｎｍの酸化膜２３０Ｂを形成する。なお、酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
酸化膜２３０Ａの形成後、酸化膜２３０Ｂの形成は、大気雰囲気に曝すことなく、連続で行われることが好ましい。酸化膜２３０Ａの形成、および酸化膜２３０Ｂの形成は、マルチチャンバ式の成膜装置を用いることで、当該酸化膜が形成される基板は、酸化膜２３０Ａの形成を開始してから、酸化膜２３０Ｂの形成が終了するまで、減圧雰囲気下とすることができ、酸化膜２３０Ａの表面を大気雰囲気に曝すことなく、酸化膜２３０Ａ上に酸化膜２３０Ｂを形成することができる。酸化膜２３０Ａの形成、および酸化膜２３０Ｂの形成を連続で行うことにより、酸化膜２３０Ａ、および酸化膜２３０Ｂの界面の汚染を防ぐことができ、これらの酸化膜を用いた半導体装置は、良好な特性および高い信頼性を有することができる。
例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって形成する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって形成する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体を用いたトランジスタは、比較的高い電界効果移動度が得られる。
本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜し、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ａ、および酸化膜２３０Ｂ形成は、マルチチャンバ式のスパッタリグ装置を用い、大気雰囲気に曝すことなく連続で行う。なお、酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水素や水などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行なった後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
続いて、酸化膜２３０Ｂ上に、金属元素を含む膜２８５Ａを形成する（図５参照。）。膜２８５Ａは、酸化膜２３０Ａ、および酸化膜２３０Ｂの加工において、ハードマスクとして用いることが好ましい。なお、膜２８５Ａは、０．５ｎｍ以上５ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下の膜厚にするとよい。膜２８５Ａは、金属元素を含む金属層、金属元素を有する窒化物層、または金属元素を有する酸化物層（金属元素を含む層）を用いる。膜２８５Ａは、例えば、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロムなどの金属元素を含む膜とする。なお、膜２８５Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
例えば、膜２８５Ａは、スパッタリング法によって、チタンとアルミニウムを含むターゲットを用いて形成し、リソグラフィ法を用いて島状に加工することで得られる。この時ターゲットに含まれるチタンとアルミニウムの比は、１：４から４：１の間、好ましくは、２：３から３：２の間、より好ましくは１：１とする。膜２８５Ａの形成に用いるガスは、窒素または酸素を含むことが好ましい。例えば、窒素とアルゴンの混合ガスや、酸素とアルゴンの混合ガスを用いることが好ましい。このように形成された膜２８５Ａは、チタン（Ｔｉ）とアルミニウム（Ａｌ）を含み、さらに窒素（Ｎ）または酸素（Ｏ）を含むため、ＴｉＡｌＮｘ（またはＴｉＡｌｘＮｙ（以下、ｘ，ｙは、任意の数））またはＴｉＡｌＯｘ（またはＴｉＡｌｘＯｙ）と表記することができる。
金属元素を含む膜として、ＴｉＡｌＮｘ、およびＴｉＡｌＯｘの他に、アルミニウムを含む、窒化アルミニウムや、酸化アルミニウム、タンタル（Ｔａ）およびアルミニウムを含む、ＴａＡｌＮｘ（またはＴａＡｌｘＮｙ）や、ＴａＡｌＯｘ（またはＴａＡｌｘＯｙ）などを用いることができる。
続いて、島状の膜２８５Ａをマスクとして酸化膜２３０Ａ、および酸化膜２３０Ｂを加工して、島状の酸化物２３０ａ、および島状の酸化物２３０ｂを形成する（図６参照。）。このとき、図示しないが、膜２８５Ａの加工に用いたマスクを、酸化膜２３０Ａ、および酸化膜２３０Ｂの加工に用いてもよい。
続いて、リソグラフィ法を用いて膜２８５Ａを加工し、酸化物２３０ｂ上に、層２８５を形成する（図７参照。）。
続いて、加熱処理を行う。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。
窒素を含む雰囲気下での熱処理により、酸化物２３０、特に層２８５との界面近傍の領域２３１に含まれる酸素が層２８５に吸収される場合がある。その結果、領域２３１は低抵抗化する（図８参照。）。一方、層２８５は、領域２３１から吸収した酸素により、酸化し、絶縁体となり、高抵抗化する場合がある。高抵抗化した層２８５は、層間膜として用いてもよい。
図８では、領域２３１が、酸化物２３０の層２８５との界面近傍に形成される例を示しているが、本発明はこれに限らない。領域２３１は、酸化物２３０ｂの内、層２８５と重なる領域に形成されていてもよい。また、領域２３１は、酸化物２３０ａ、および酸化物２３０ｂの内、層２８５と重なる領域に形成されていてもよい。別言すると、領域２３１は、酸化物２３０ｂと層２８５との界面から、酸化物２３０ｂと酸化物２３０ａとの界面まで広がっていてもよいし、酸化物２３０ｂと層２８５との界面から、酸化物２３０ａと絶縁体２２４との界面まで広がっていてもよい。
また、層２８５に、導電性を有する領域が残存している場合、酸化性ガス雰囲気下で加熱処理を行うことにより、酸化させることで、絶縁体となり、高抵抗化する。層２８５を、絶縁体として残存させることで、層間膜として機能させることができる。
その場合、窒素または不活性ガス雰囲気で加熱処理した後に、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。
窒素または不活性ガス雰囲気での加熱処理により、層２８５は、酸化物２３０の領域２３１に含まれる酸素により一部が酸化し、その後、酸化性ガス雰囲気下での加熱処理により層２８５全体が酸化する。
上記層２８５の形成工程、または加熱処理において、領域２３１に含まれる酸素が、層２８５に吸収されることで、領域２３１に酸素欠損が生じる場合がある。酸化物２３０中の水素が、当該酸素欠損に入ることで、領域２３１のキャリア密度は増加する。従って、領域２３１はｎ型となり、低抵抗化される。
また、酸化物２３０中の水素は、領域２３１に拡散し、領域２３１に存在する酸素欠損の中に入った場合、比較的安定な状態となる。また、トランジスタ２００のチャネルが形成される領域に存在する水素は、２５０℃以上の熱処理によって、拡散し、領域２３１に存在する酸素欠損の中に入り、比較的安定な状態となる。従って、熱処理によって、領域２３１は、より低抵抗化し、チャネル形成領域は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。
また、層２８５から、層２８５の成分である金属元素が酸化物２３０へ、または酸化物２３０の成分である金属元素が層２８５へと、拡散し、酸化物２３０と、層２８５の界面に金属化合物を形成し、低抵抗化することがある。酸化物２３０と層２８５の界面に形成される金属化合物は、比較的安定な状態となるため、信頼性の高い半導体装置を提供することができる。また、該金属化合物は、領域２３１の一部に形成されることが好ましい。
次に、層２８５を除去する（図９参照。）。例えば、層２８５を除去する方法として、ドライエッチング法やウェットエッチング法を用いることができる。層２８５を除去することで、酸化物２３０上の凹凸が低減され、平坦性が向上するため好ましい。すなわち、酸化物２３０ｂのチャネルが形成される領域の上面と、層２８５の上面との高さの差に比べて、酸化物２３０ｂのチャネルが形成される領域の上面と、領域２３１の上面との高さの差は小さい。よって、後工程にて形成される絶縁体２５０、および導電体２６０は、平坦性が向上した酸化物２３０上に形成されるため、カバレッジ不良や、導電体２６０と酸化物２３０との間の電界集中といった不具合が抑制される。また、層２８５を除去することで、層２８５に吸収された酸化物２３０中の水素を同時に除去することができる。従って、トランジスタ２００中の不純物である水素を低減することができる。このような工程によって作製された半導体装置は、良好な特性を有し、信頼性が向上する。
なお、層２８５は除去しなくてもよい。層２８５の抵抗が十分低い場合、層２８５はソース電極、およびドレイン電極として機能する導電体として用いることができる。また、層２８５が絶縁体、または抵抗値が高く、導電体として用いることができない場合は、層間膜として機能させてもよい。
また、酸化物２３０に対して、上述の酸素欠損を形成する元素、または酸素欠損と結合する元素を添加することで、領域２３１を形成してもよい。該元素の添加には、例えば、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。このとき、酸化物２３０のチャネルが形成される領域上に、ダミーゲートを設け、該ダミーゲートをマスクとして該元素の添加を行うことで、領域２３１に選択的に該元素を添加することができる。
ダミーゲートは、酸化物２３０ａ、および酸化物２３０ｂ形成後、膜２８５Ａ上に形成してもよいし、層２８５形成後、酸化物２３０ｂと接するように形成してもよい。また、層２８５形成後の加熱処理により領域２３１を形成した後にダミーゲートを形成し、該元素の添加を行ってもよい。また、層２８５を用いた領域２３１の形成を行わなくてもよく、その場合、必ずしも膜２８５Ａを形成する必要はない。このとき、酸化物２３０ａ、および酸化物２３０ｂの加工は、酸化膜２３０Ｂ上に別途マスクを設け、該マスクを用いて行うことができる。酸化物２３０ａ、および酸化物２３０ｂ形成後に、酸化物２３０ｂ上にダミーゲートを形成し、該元素の添加を行うことで領域２３１を形成することができる。
次に、酸化膜２３０Ｃ、酸化膜２３０Ｄ、絶縁膜２５０Ａ、導電膜２６０Ａ、および導電膜２６０Ｂを形成する（図１０参照。）。
例えば、酸化膜２３０Ｃとして、酸化物２３０ｂと同様の酸化物を用いる。また、酸化膜２３０Ｄとして、酸化物２３０ａと同様に、過剰酸素を含む酸化物を用いる。酸化膜２３０Ｄに過剰酸素を含む酸化物を用いることで、後の加熱処理によって酸化物２３０ｂ、および酸化物２３０ｃに酸素を供給することができる。
また、酸化物２３０ａと同様に、酸化膜２３０Ｃ、および酸化膜２３０Ｄの形成時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給され、過剰酸素領域を形成する場合がある。また、絶縁体２２４中に供給された酸素の一部は、絶縁体２２４中に残存する水素と反応して水となり、後の加熱処理によって絶縁体２２４から放出される。よって、絶縁体２２４中の水素濃度を低減することができる。
なお、酸化膜２３０Ｃ、および酸化膜２３０Ｄを形成後に、酸素ドープ処理、または加熱処理の一方、あるいは両方を行ってもよい。加熱処理を行うことで、酸化物２３０ａおよび酸化膜２３０Ｄに含まれる酸素を酸化物２３０ｂ、および酸化膜Ｃに供給することができる。酸化物２３０ｂ、および酸化膜Ｃに酸素を供給することで、酸化物２３０ｂ、および酸化膜Ｃ中の酸素欠損を低減することができる。よって、酸化物２３０ｂ、および酸化膜Ｃに酸素欠乏型の酸化物半導体を用いる場合は、および酸化膜Ｄに過剰酸素を含む半導体を用いることが好ましい。
酸化物２３０ｂのチャネルが形成される領域の上面および側面は、酸化膜２３０Ｃ、および酸化膜２３０Ｄによって覆われる。このようにして、酸化物２３０ｂを、酸化物２３０ａと、酸化膜２３０Ｃ、および酸化膜２３０Ｄで取り囲むことができる。酸化物２３０ｂを、酸化物２３０ａと、酸化膜２３０Ｃ、および酸化膜２３０Ｄで取り囲むことで、後の工程において生じる不純物の酸化物２３０ｂへの拡散を抑制することができる。
例えば、絶縁膜２５０ＡとしてＣＶＤ法により酸化窒化シリコンを形成する。なお、絶縁膜２５０Ａは過剰酸素を含む絶縁層であることが好ましい。また、絶縁膜２５０Ａに酸素ドープ処理を行ってもよい。また、絶縁膜２５０Ａ形成後に、加熱処理を行ってもよい。
例えば、導電膜２６０Ａとして、スパッタリング法により、窒化チタンを形成する。また、例えば、導電膜２６０Ｂとして、スパッタリング法により、タングステンを形成する。また、導電膜２６０Ａとして、酸化膜を用いてもよい。導電膜２６０Ａとして、酸化膜２３０Ｂ、および酸化膜２３０Ｃと同様の材料を、スパッタリング法を用いて形成することで、絶縁膜２５０Ａに酸素を供給することができるため好ましい。この場合、導電膜２６０Ｂとして、窒化チタンとタングステンを積層して形成してもよい。
次に、導電膜２６０Ｂ上にフォトリソグラフィ法によりレジストマスクを形成する。該レジストマスクを用いて、導電膜２６０Ａ、および導電膜２６０Ｂの一部を選択的に除去して、導電体２６０（導電体２６０ａ、導電体２６０ｂ）を形成する（図１１参照。）。
次に、バリア層２７０となる絶縁膜を形成する。例えば、該絶縁膜として、ＡＬＤ法、ＣＶＤ法、またはスパッタリング法により酸化アルミニウム、酸化ハフニウム、窒化シリコン、酸化シリコンなどを形成する。
次に、該絶縁膜上にフォトリソグラフィ法によりレジストマスクを形成する。該レジストマスクを用いて、該絶縁膜の一部、絶縁膜２５０Ａの一部、酸化膜２３０Ｄの一部、および酸化膜２３０Ｃの一部を選択的に除去して、バリア層２７０、絶縁体２５０、酸化物２３０ｄ、および酸化物２３０ｃを形成する（図１２参照。）。
例えば、導電体２６０に用いる材料によっては、熱処理などの後工程において、導電体２６０が酸化し、抵抗値が高くなる可能性がある。また、酸化物２３０ｂ、および酸化物２３０ｃに過剰酸素を供給する場合において、酸素が導電体２６０に吸収されてしまう場合がある。バリア層２７０を設けることで、導電体２６０の酸化を抑制し、酸化物２３０に供給される酸素が不足することを抑制することができる。
なお、バリア層２７０を形成した後に、加熱処理を行うことが好ましい。加熱処理を行うことで、酸化物２３０中の不純物を除去する。
続いて、絶縁体２２４、酸化物２３０、絶縁体２５０、およびバリア層２７０を覆うように、絶縁体２８０を形成する。
絶縁体２８０は、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体である。過剰酸素を含む絶縁体を形成する方法としては、ＣＶＤ法やスパッタリング法における成膜条件を適宜設定して膜中に酸素を多く含ませた酸化シリコン膜や酸化窒化シリコン膜を形成することができる。
なお、絶縁体２８０に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁体２８０の成膜を行えばよい。または、成膜後の絶縁体２８０に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁体２８０に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
続いて、絶縁体２８０上に、絶縁体２８２（絶縁体２８２ａ、絶縁体２８２ｂ）を形成する。絶縁体２８２ａは、スパッタリング装置により成膜することが好ましい。スパッタリング法を用いることで、容易に絶縁体２８２ａの下層である絶縁体２８０に過剰酸素領域を形成することができる。
スパッタリング法による成膜時には、ターゲットと基板との間には、イオンとスパッタされた粒子とが存在する。例えば、ターゲットは、電源が接続されており、電位Ｅ０が与えられる。また、基板は、接地電位などの電位Ｅ１が与えられる。ただし、基板が電気的に浮いていてもよい。また、ターゲットと基板の間には電位Ｅ２となる領域が存在する。各電位の大小関係は、Ｅ２＞Ｅ１＞Ｅ０である。
プラズマ内のイオンが、電位差Ｅ２−Ｅ０によって加速され、ターゲットに衝突することにより、ターゲットからスパッタされた粒子がはじき出される。このスパッタされた粒子が成膜表面に付着し、堆積することにより成膜が行われる。また、一部のイオンはターゲットによって反跳し、反跳イオンとして形成された膜を介して、形成された膜の下部にある絶縁体２８０に取り込まれる場合がある。また、プラズマ内のイオンは、電位差Ｅ２−Ｅ１によって加速され、成膜表面を衝撃する。この際、イオンの一部のイオンは、絶縁体２８０の内部まで到達する。イオンが絶縁体２８０に取り込まれることにより、イオンが取り込まれた領域が絶縁体２８０に形成される。つまり、イオンが酸素を含むイオンであった場合において、絶縁体２８０に過剰酸素領域が形成される。
絶縁体２８０に過剰な酸素を導入することで、過剰酸素領域を形成することができる。絶縁体２８０の過剰な酸素は、酸化物２３０に供給され、酸化物２３０の酸素欠損を補填することができる。
従って、絶縁体２８２ａを成膜する手段として、スパッタリング装置を用いて、酸素ガス雰囲気下で成膜を行うことで、絶縁体２８２ａを成膜しながら、絶縁体２８０に酸素を導入することができる。例えば、絶縁体２８２ａに、バリア性を有する酸化アルミニウムを用いることで、絶縁体２８０に導入した過剰酸素を、トランジスタ２００側に、効果的に封じ込めることができる。また、絶縁体２８２ａの成膜前、および成膜中の少なくとも一方において基板を加熱することで、絶縁体２８０に含まれる水素を除去することができるため好ましい。基板の加熱は、スパッタリング装置で行うことが好ましく、特に絶縁体２８２ａを成膜する成膜室にて行われることが好ましい。スパッタリング装置にて加熱処理を行うことができない場合は、炉やオーブンを用いて加熱処理を行い、加熱処理後、速やかに絶縁体２８２ａを形成すればよい。
絶縁体２８２ａ上には、絶縁体２８２ｂを形成することが好ましい。絶縁体２８２ｂの形成には、成膜被覆性の優れたＡＬＤ法を用いることが好ましい。ＡＬＤ法を用いることで、酸化物２３０や導電体２６０によって生じた段差部においても均一な厚さを有する絶縁体２８２ｂを形成することができる。また、絶縁体２８２ａにピンホールや、段差部における未成膜部分などの成膜不良があったとしても、絶縁体２８２ｂでこれらを覆うことができるため好ましい。
続いて、絶縁体２８２上に、絶縁体２８６を形成する（図１３参照。）。
例えば、絶縁体２８６として、ＣＶＤ法により、酸化シリコン膜や酸化窒化シリコン膜などの、酸素を含む絶縁体を形成する。絶縁体２８６は、絶縁体２８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
続いて、絶縁体２８６、絶縁体２８２、および絶縁体２８０に、酸化物２３０に到達する開口を、絶縁体２８６、絶縁体２８２、および絶縁体２８０、およびバリア層２７０に、導電体２６０に到達する開口を、絶縁体２８６、絶縁体２８２、および絶縁体２８０、絶縁体２２４、絶縁体２２２、および絶縁体２２０に、導電体２０７に到達する開口を形成する。なお、酸化物２３０に到達する開口を形成する際、酸化物２３０上に高抵抗化した層２８５が残っている場合、層２８５にも開口を形成する。一方、層２８５が導電性を有する場合は、層２８５に到達する開口を形成すればよい。
次に、該開口において、バリア層２７６を形成する。例えば、該開口、および絶縁体２８６上に、バリア層２７６となる絶縁膜として、酸化アルミニウムをＡＬＤ法により形成し、余分な絶縁膜を除去することで、バリア層２７６を形成する。例えば、絶縁膜に対して、酸化物２３０、導電体２６０、および導電体２０７が露出するまで、エッチバック処理を行うことで、バリア層２７６を形成することができる。
なお、上記エッチバック処理の後に、洗浄を行うことが好ましい。洗浄工程を行うことで、開口内に残る絶縁膜のエッチング残渣を除去することができる。洗浄には、例えば、レジストの剥離液のようなアルカリ性溶液を用いることができる。
また、エッチング処理により、露出した酸化物２３０、導電体２６０、および導電体２０７の表面に、酸化物などの異層が生じる場合がある。なお、異層とは、開口が形成される絶縁体の成分や、バリア層２７６の成分を含む残渣物を有する層、または酸化物２３０、導電体２６０、および導電体２０７の成分を含む生成物を有する層である。また、該残渣物および該生成物が複合し、異層となる場合もある。当該異層が、絶縁性である場合、酸化物２３０、導電体２６０、および導電体２０７とのコンタクト抵抗が低下するため、除去することが好ましい。
生じた異層は、成分や形状に応じて、ウェットエッチングや、プラズマ処理などを行うことで、除去することができる。例えば、酸化アルミニウムに由来する異層を除去するには、例えば、アルゴン（Ａｒ）などの希ガスを含む雰囲気下でプラズマ処理を行うとよい。また、窒化タンタルに由来する異層を除去するには、ＣＦ４、ＢＣｌ３、ＮＦ３、およびＳＦ６などのポリマーを生じにくく、ハロゲンを含むガスなどの雰囲気下で、プラズマ処理を行うとよい。
また、この時、少なくとも、バリア層２７６は、絶縁体２８０、および絶縁体２８２の一部において、開口の側面を覆うことが好ましい。当該構造とすることで、絶縁体２８０と、トランジスタ２００を封止することができる。従って、絶縁体２８０に含まれる過剰酸素が、導電体２５２に吸収されることを抑制することができる。また、導電体２５２を介して、不純物である水素が、絶縁体２８０へ拡散することを抑制することができる。
バリア層２７６を有することで、トランジスタ２００におけるチャネルが形成される酸化物を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、バリア層２７６を有することで、半導体装置に設けられるプラグや配線の形状、個数、または位置に関わらず、トランジスタ２００に、過剰酸素を安定して供給することができる。また、水素の拡散を抑制することで、酸素欠陥ができにくくなるため、キャリア生成を抑えることができる。従って、トランジスタ２００の電気特性が安定する。また、半導体装置を設計する際の自由度を高くすることができる。
次に、導電体２５２（導電体２５２ａ、導電体２５２ｂ、導電体２５２ｃ、導電体２５２ｄ）を形成する。例えば、導電体２５２は、導電体２０３や、導電体２０５と同様の材料を用い、同様の方法で形成することができる。本実施の形態では、導電体２５２として、窒化チタンとタングステンの２層積層構造を用いることができる。また、タングステン、窒化チタン、およびタングステンの３層積層構造を用いることができる。導電体２５２の最下層には、導電体２５２と接続する酸化物２３０を低抵抗化できる材料を用いることが好ましい。
導電体２５２と電気的に接続する導電体２５６を設けてもよい。絶縁体２８６、および導電体２５２上に導電体２５６となる導電膜を形成し、リソグラフィ法を用いて不要な部分を除去することで導電体２５６を形成することができる。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
本発明の一態様により、トランジスタのソース領域およびドレイン領域を安定して低抵抗化させるとともに、チャネル形成領域を高純度化させることで良好な電気特性を有する半導体装置を提供することが可能となる。
または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することが可能となる。本発明の一態様により、良好な電気特性を有する半導体装置を提供することが可能となる。本発明の一態様により、生産性の高い半導体装置を提供することが可能となる。
本発明の一態様により、新規な半導体装置を提供することが可能となる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、半導体装置の一形態を、図１４および図１５を用いて説明する。
［記憶装置１］
図１４（Ａ）および図１５に示す記憶装置は、トランジスタ２００、容量素子１００、およびトランジスタ３００と、を有している。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図１４（Ａ）および図１５に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のトップゲートと電気的に接続され、配線１００６はトランジスタ２００のボトムゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
図１４（Ａ）および図１５に示す記憶装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線１００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＳＮに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線１００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＳＮに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＳＮの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノードＳＮに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な配線１００５の電位をいうものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＳＮに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＳＮにＨｉｇｈレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＳＮにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、配線１００２の電位を判別することで、ノードＳＮに保持されている情報を読み出すことができる。
＜記憶装置１の構造＞
本発明の一態様の記憶装置は、図１４（Ａ）および図１５に示すようにトランジスタ３００、トランジスタ２００、容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
絶縁体３１５は、トランジスタ３００のゲート絶縁膜として機能する。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図１４（Ａ）および図１５に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、図１４（Ａ）および図１５において、Ｗ１−Ｗ２で示すトランジスタ３００のＷ幅方向の断面図を、図１４（Ｂ）に示す。図１４（Ｂ）に示すように、トランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。また、プラグまたは配線として機能する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３５４、および導電体３５６の上方には絶縁体２１０、絶縁体２１２、および絶縁体２１６が、順に積層して設けられている。絶縁体２１０、絶縁体２１２、および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体２１０、絶縁体２１２、および絶縁体２１６には、例えば、基板３１１、またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１０、絶縁体２１２、および絶縁体２１６には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１２、および絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１２、および絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１０、絶縁体２１２、および絶縁体２１６には、導電体２０３、および導電体２０５など、トランジスタ２００を構成する導電体が埋め込まれている。なお、導電体２０３、および導電体２０５は、トランジスタ２００、容量素子１００、およびトランジスタ３００を電気的に接続するプラグ、または配線としての機能を有する。導電体２０３、および導電体２０５は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
特に、絶縁体２１０、および絶縁体２１２と接する領域の導電体２０３は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００の構造は、先の実施の形態で説明したトランジスタ２００を用いればよい。また、図１４（Ａ）に示すトランジスタ２００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図１５において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線として機能する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図１５において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ、または配線として機能する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図１５において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ、または配線として機能する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ２００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体３８４、および導電体３８６上には絶縁体２１０、絶縁体２１２、および絶縁体２１６が、順に積層して設けられ、さらに絶縁体２１６の上方には、トランジスタ２００が設けられている。また、トランジスタ２００を覆う絶縁体２８０、絶縁体２８２、絶縁体２８６上には容量素子１００が設けられている。
容量素子１００は、導電体２５６と同じ材料からなる導電体１１０と、絶縁体１３０と、導電体１２０と、を有する。導電体１１０は、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方と電気的に接続される。また、導電体１２０は、絶縁体１３０を間に介して、導電体１１０と重なるように設けられる。ここで、絶縁体１３０は、容量素子１００の誘電体として機能する。
例えば、誘電体として機能する絶縁体１３０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウム、ハフニウムアルミネートなどを用いればよく、積層または単層で設ける。例えば、酸化アルミニウムなどのｈｉｇｈ−ｋ材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料の積層構造とすることが好ましい。当該構成により、容量素子１００は、ｈｉｇｈ−ｋ材料により十分な容量を確保でき、絶縁耐力が大きい材料により絶縁耐力が向上するため、容量素子１００の静電破壊を抑制し、容量素子１００の信頼性を向上させることができる。また、絶縁体１３０を、酸化ハフニウム、酸化アルミニウム、および酸化ハフニウムを順に積層した積層構造とすることで、容量素子１００は、より大きな容量値を得ることができ、好ましい。
導電体１２０は、絶縁体１３０を間に介して、導電体１１０の側面を覆うように配置されると、容量値を増加させることができるため、好ましい。例えば、導電体１２０の少なくとも一辺が、導電体１１０の一辺より長いことが好ましい。一方、導電体１２０は、基板の法線方向から見て、導電体１１０の内側に設けられる構造を有していてもよい。
ここで、図１５では、導電体３３０と、絶縁体２１０の間に、導電体３５６を含む層、導電体３６６を含む層、導電体３７６を含む層、および導電体３８６を含む層の４層を設ける例を示したが、本実施の形態はこれに限定されない。導電体３３０と、絶縁体２１０の間に設けられる層は、導電体３５６を含む層のみでもよいし、２層、３層、または５層以上設けてもよい。または、導電体３３０と、絶縁体２１０の間には、導電体を含む層を設けなくてもよい。
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
＜記憶装置２＞
図１６に示す半導体装置は、トランジスタ４００、トランジスタ２００、および容量素子１００を有する記憶装置である。以下に、記憶装置としての一形態を、図１６を用いて説明する。
本実施の形態に示す半導体装置における、トランジスタ２００、トランジスタ４００、および容量素子１００の接続関係の一例を示した回路図を図１６（Ａ）に示す。また、図１６（Ａ）に示す配線１００３から配線１０１０などを対応させた半導体装置の断面図を図１６（Ｂ）に示す。
基板（図示せず）の上に形成されたトランジスタ２００およびトランジスタ４００は、異なる構成を有する。例えば、トランジスタ４００は、トランジスタ２００と比較して、ボトムゲート電圧及びトップゲート電圧が０Ｖのときのドレイン電流が小さい構成とすればよい。トランジスタ４００をスイッチング素子として、トランジスタ２００のボトムゲートの電位を制御できる構成とする。これにより、トランジスタ２００のボトムゲートと接続するノードを所望の電位にした後、トランジスタ４００をオフ状態にすることで、トランジスタ２００のボトムゲートと接続するノードの電荷が消失することを抑制することができる。
図１６に示すように、トランジスタ２００は、ゲートが配線１００４と、ソースおよびドレインの一方が配線１００３と、ソース及びドレインの他方が容量素子１００の電極の一方と電気的に接続される。また、容量素子１００の電極の他方が配線１００５と電気的に接続される。また、トランジスタ４００のドレインが配線１０１０と電気的に接続される。また、図１６（Ａ）、（Ｂ）に示すように、トランジスタ２００のボトムゲートと、トランジスタ４００のソース、トップゲート、およびボトムゲートが、配線１００６、配線１００７、配線１００８、および配線１００９を介して電気的に接続される。
ここで、配線１００４に電位を印加することで、トランジスタ２００のオン状態、オフ状態を制御することができる。トランジスタ２００をオン状態として、配線１００３に電位を印加することで、トランジスタ２００を介して、容量素子１００に電荷を供給することができる。このとき、トランジスタ２００をオフ状態にすることで、容量素子１００に供給された電荷を保持することができる。また、配線１００５は、任意の電位を与えることで、容量結合によって、トランジスタ２００と容量素子１００の接続部分の電位を制御することができる。例えば、配線１００５に接地電位を与えると、上記電荷を保持しやすくなる。また、配線１０１０に負の電位を印加することで、トランジスタ４００を介して、トランジスタ２００のボトムゲートに負の電位を与え、トランジスタ２００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、Ｉｃｕｔを非常に小さくすることができる。ここで、Ｉｃｕｔとは、トップゲートに印加する電圧が０Ｖのときのドレイン電流のことを指す。
トランジスタ４００のトップゲート及びボトムゲートをソースとダイオード接続し、トランジスタ４００のソースとトランジスタ２００のボトムゲートを接続する構成にすることで、配線１０１０によって、トランジスタ２００のボトムゲート電圧を制御することができる。トランジスタ２００のボトムゲートの負電位を保持するとき、トランジスタ４００のトップゲートとソース間の電圧、およびボトムゲートとソース間の電圧は、０Ｖになる。トランジスタ４００のＩｃｕｔが非常に小さく、しきい値電圧がトランジスタ２００より大きいので、この構成とすることにより、トランジスタ４００に電源供給をしなくてもトランジスタ２００のボトムゲートの負電位を長時間維持することができる。
さらに、トランジスタ２００のボトムゲートの負電位を保持することで、トランジスタ２００に電源供給をしなくてもトランジスタ２００のＩｃｕｔを非常に小さくすることができる。つまり、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、容量素子１００に電荷を長時間保持することができる。例えば、このような半導体装置を記憶素子として用いることにより、電源供給無しで長時間の記憶保持を行うことができる。よって、リフレッシュ動作の頻度が少ない、またはリフレッシュ動作を必要としない記憶装置を提供することができる。
なお、トランジスタ２００、トランジスタ４００および容量素子１００の接続関係は、図１６（Ａ）、（Ｂ）に示すものに限定されない。必要な回路構成に応じて適宜接続関係を変更することができる。
＜記憶装置２の構造＞
図１６（Ｂ）は、容量素子１００、トランジスタ２００、およびトランジスタ４００を有する記憶装置の断面図である。なお、図１６に示す記憶装置において、先の実施の形態、および＜記憶装置１の構造＞に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
本発明の一態様の記憶装置は、図１６に示すようにトランジスタ２００、トランジスタ４００および容量素子１００を有する。トランジスタ２００およびトランジスタ４００は同一層に設けられ、容量素子１００はトランジスタ２００、およびトランジスタ４００の上方に設けられている。
なお、容量素子１００、およびトランジスタ２００としては、先の実施の形態、ならびに図１４（Ａ）、および図１５で説明した半導体装置、および記憶装置が有する容量及びトランジスタを用いればよい。なお、図１６に示す容量素子１００、トランジスタ２００およびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ４００は、トランジスタ２００と同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、トップゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、ボトムゲート電極として機能する導電体４０５と、導電体４６０を覆う絶縁体４７０と、ゲート絶縁層として機能する絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃ、および酸化物４３０ｄと、ソースまたはドレインの一方として機能する酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する酸化物４３２ａ、および酸化物４３２ｂと、を有する。ここで、酸化物４３１ａ、および酸化物４３１ｂにおいて、少なくとも酸化物４３１ｂには、低抵抗領域４３３が設けられており、酸化物４３２ａ、および酸化物４３２ｂにおいて、少なくとも酸化物４３２ｂには、低抵抗領域４３４が設けられている。また、ボトムゲート電極として機能する導電体４０５は、配線として機能する導電体４０３と、電気的に接続されている。
トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層である。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層である。酸化物４３０ｃは、酸化物２３０ｃと同じ層である。酸化物４３０ｄは、酸化物２３０ｄと同じ層である。絶縁体４５０は、絶縁体２５０と、同じ層である。導電体４６０は、導電体２６０と、同じ層である。また、絶縁体４７０は、バリア層２７０と、同じ層である。
トランジスタ４００の活性層として機能する酸化物４３０ｃ、および酸化物４３０ｄは、酸化物２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、ボトムゲート電圧及びトップゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
また、上記の通り、酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと同じ層であり、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと同じ層である。よって、酸化物４３１ａ、酸化物４３２ａ、酸化物４３１ｂ、および酸化物４３２ｂには、領域２３１ａおよび領域２３１ｂに相当する低抵抗領域４３３、および低抵抗領域４３４がそれぞれ形成されている。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
＜記憶装置３＞
図１７に示す半導体装置は、トランジスタ３００、トランジスタ４００、トランジスタ２００、および容量素子１００を有する記憶装置である。以下に、記憶装置としての一形態を、図１７を用いて説明する。
トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタであり、上記実施の形態に示すトランジスタを用いることができる。上記実施の形態に示すトランジスタは、微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。上記実施の形態に示すトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
図１７において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のトップゲートと電気的に接続され、配線１００６はトランジスタ２００のボトムゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のトップゲートと電気的に接続され、配線１００９はトランジスタ４００のボトムゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
図１７に示す半導体装置は、トランジスタ３００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、配線１００４の電位を、トランジスタ２００が導通状態となる電位にして、トランジスタ２００を導通状態とする。これにより、配線１００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＳＮに与えられる。即ち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、配線１００４の電位を、トランジスタ２００が非導通状態となる電位にして、トランジスタ２００を非導通状態とすることにより、ノードＳＮに電荷が保持される（保持）。
トランジスタ２００のオフ電流が小さい場合、ノードＳＮの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。配線１００１に所定の電位（定電位）を与えた状態で、配線１００５に適切な電位（読み出し電位）を与えると、配線１００２は、ノードＳＮに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な配線１００５の電位をいうものとする。したがって、配線１００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＳＮに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＳＮにＨｉｇｈレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＳＮにＬｏｗレベル電荷が与えられていた場合には、配線１００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、配線１００２の電位を判別することで、ノードＳＮに保持されている情報を読み出すことができる。
＜記憶装置３の構造＞
図１７は、容量素子１００、トランジスタ２００、トランジスタ３００、およびトランジスタ４００を有する記憶装置の断面図である。なお、図１７に示す記憶装置において、先の実施の形態、＜記憶装置１の構造＞、および＜記憶装置２の構造＞、に示した半導体装置、および記憶装置を構成する構造と同機能を有する構造には、同符号を付記する。
本発明の一態様の記憶装置は、図１７に示すようにトランジスタ３００、トランジスタ２００、トランジスタ４００および容量素子１００を有する。トランジスタ２００およびトランジスタ４００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、トランジスタ２００およびトランジスタ４００の上方に設けられている。
なお、容量素子１００、トランジスタ２００、トランジスタ３００、およびトランジスタ４００としては、先の実施の形態、および図１４乃至図１６で説明した半導体装置、および記憶装置が有する容量及びトランジスタを用いればよい。なお、図１７に示す容量素子１００、トランジスタ３００、トランジスタ２００およびトランジスタ４００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
図１７に示す記憶装置では、絶縁体２１２、絶縁体２１４、絶縁体２１６、絶縁体２２０、絶縁体２２２、絶縁体２２４、および絶縁体２８０に、開口部５００を設け、絶縁体２１０と絶縁体２８２を接続する例を示している。このような構造とすることで、トランジスタ２００、およびトランジスタ４００は、絶縁体２１０と絶縁体２８２に囲まれるため、水や水素などの不純物の影響を受けにくくなる。また、酸化物や絶縁体中の酸素の外部への放出が低減される。このような構造を有する記憶装置は、信頼性が向上するため、好ましい。なお、開口部５００は設けなくてもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
＜メモリセルアレイの構造＞
本実施の形態のメモリセルアレイの一例を、図１８に示す。トランジスタ２００をメモリセルとして、マトリクス状に配置することで、メモリセルアレイを構成することができる。
なお、図１８に示す記憶装置は、図１４、図１５、および図１７に示す記憶装置をマトリクス状に配置することで、メモリセルアレイを構成する半導体装置である。なお、１個のトランジスタ４００は、複数のトランジスタ２００のボトムゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
従って、図１８には、図１７に示すトランジスタ４００は省略する。図１８は、図１４、および図１７に示す記憶装置を、マトリクス状に配置した場合における、行の一部を抜き出した断面図である。
また、図１７と、トランジスタ３００の構成が異なる。図１８に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
図１８に示す記憶装置では、メモリセル６５０ａとメモリセル６５０ｂが隣接して配置されている。メモリセル６５０ａおよびメモリセル６５０ｂは、トランジスタ３００、トランジスタ２００、および容量素子１００を有し、配線１００１、配線１００２、配線１００３、配線１００４、配線１００５、および配線１００６と電気的に接続される。また、メモリセル６５０ａおよびメモリセル６５０ｂにおいても、同様にトランジスタ３００のゲートと、容量素子１００の電極の一方と、が電気的に接続するノードを、ノードＳＮとする。なお、配線１００２は隣接するメモリセル６５０ａとメモリセル６５０ｂで共通の配線である。
メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、メモリセルアレイがＮＯＲ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を非導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＳＮに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を、情報を読み出さないメモリセルと接続される配線１００５に与えればよい。または、例えば、メモリセルアレイがＮＡＮＤ型の構成の場合、情報を読み出さないメモリセルのトランジスタ３００を導通状態にすることで、所望のメモリセルの情報のみを読み出すことができる。この場合、ノードＳＮに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を、情報を読み出さないメモリセルと接続される配線１００５に与えればよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、消費電力を低減することができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。
以上、本実施の形態に示す構成、構造、方法などは、他の実施の形態に示す構成、構造、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上記実施の形態に示す半導体装置を用いたインバータ回路について説明を行う。なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
＜インバータ回路の構成例＞
図１９（Ａ）に示す回路ＩＮＶは、容量素子Ｃ１と、直列に接続されたトランジスタＭ１、トランジスタＭ２およびトランジスタＭ３と、を有する。回路ＩＮＶは、インバータ回路としての機能を有する。
トランジスタＭ１乃至Ｍ３はｎチャネル型トランジスタである。回路ＩＮＶはｎチャネル型のトランジスタのみで構成されているので、ＣＭＯＳトランジスタで構成されるインバータ回路と比べて、製造コストを低減させることができる。
トランジスタＭ１乃至Ｍ３として、上記実施の形態に示すトランジスタ２００を用いることが好ましい。
トランジスタＭ１は、互いに電気的に接続された第１ゲートと第２ゲートを有する。第１ゲートと第２ゲートとは半導体層を間に介して互いに重なる領域を有する。トランジスタＭ２、Ｍ３についても同様である。なお、第１ゲートをフロントゲート、第２ゲートをバックゲートという場合がある。
回路ＩＮＶは、端子ＩＮ、端子ＯＵＴ、端子ＣＬＫおよび端子ＣＬＫＢを有する。端子ＩＮは入力端子として機能し、端子ＯＵＴは出力端子として機能する。端子ＣＬＫはクロック信号が入力され、端子ＣＬＫＢは端子ＣＬＫに入力されるクロック信号の反転信号が入力される。
また、回路ＩＮＶは、電源電圧としてＶＤＤ、ＶＳＳが供給される。ＶＤＤは、高電源電圧であり、トランジスタＭ１のドレインに入力される。ＶＳＳは、低電源電圧であり、トランジスタＭ３のソースに入力される。
トランジスタＭ１において、フロントゲートおよびバックゲートは端子ＣＬＫに電気的に接続され、ソースはトランジスタＭ２のドレインに電気的に接続される。
トランジスタＭ２において、フロントゲートおよびバックゲートは端子ＣＬＫＢに電気的に接続され、ソースはトランジスタＭ３のドレインに電気的に接続される。
トランジスタＭ３において、フロントゲートおよびバックゲートは端子ＩＮに電気的に接続される。
容量素子Ｃ１の第１端子はトランジスタＭ１のソースに電気的に接続される。容量素子Ｃ１の第２端子はＶＳＳが入力される。
端子ＯＵＴは、トランジスタＭ１のソース、トランジスタＭ２のドレインおよび容量素子Ｃ１の第１端子に電気的に接続される。
なお、容量素子Ｃ１は配線の寄生容量やトランジスタのゲート容量で代用してもよい。その場合、これらの半導体装置の占有面積を小さくすることができる。
次に、回路ＩＮＶの動作について説明を行う。
図１９（Ｂ）は回路ＩＮＶの動作を説明するためのタイミングチャートである。それぞれ、端子ＩＮ、ＣＬＫ、ＣＬＫＢ、ＯＵＴの電位変化を表している。また、図１９（Ｂ）を期間Ｐ１、Ｐ２、Ｐ３の３つの期間に分類している。
端子ＩＮは、期間Ｐ１乃至Ｐ３の間、Ｈレベルが与えられている。すなわち、期間Ｐ１乃至Ｐ３において、トランジスタＭ３はオンになっている。
期間Ｐ１において、端子ＣＬＫに電位ＶＨが入力され、端子ＣＬＫＢに電位ＶＬが入力される。トランジスタＭ１はオンになり、トランジスタＭ２はオフになる。このとき、容量素子Ｃ１にＶＤＤが供給され、容量素子Ｃ１は充電（プリチャージ）を開始する。
なお、ＶＨは、ＶＤＤとトランジスタＭ１のしきい値電圧（Ｖｔｈ）を足し合わせた電圧（ＶＤＤ＋Ｖｔｈ）以上にすることが好ましい。そうすることで、端子ＯＵＴにＶＤＤを正確に伝えることができる。ＶＬは低電源電圧（又はＧＮＤ）とすればよい。なお、ＶＨを高電位、ＶＬを低電位と呼ぶ場合もある。
期間Ｐ２において、端子ＣＬＫにＶＬが入力され、端子ＣＬＫＢにＶＨが入力される。トランジスタＭ１はオフになり、トランジスタＭ２はオンになる。このとき、トランジスタＭ３はオンであるため、容量素子Ｃ１の第１端子とトランジスタＭ３のソースが導通状態になり、容量素子Ｃ１は放電を開始する。最終的に端子ＯＵＴはＬレベルを出力する。すなわち、端子ＯＵＴは端子ＩＮに入力された信号の反転信号を出力する。
期間Ｐ３において、端子ＣＬＫにＶＨが入力され、端子ＣＬＫＢにＶＬが入力される。トランジスタＭ１はオンになり、トランジスタＭ２はオフになる。期間Ｐ１と同様に、容量素子Ｃ１は再びプリチャージを開始する。
期間Ｐ１乃至Ｐ３における端子ＩＮの入力をＬレベルとした場合、期間Ｐ２において、端子ＯＵＴはＨレベルを出力する。すなわち、端子ＯＵＴは端子ＩＮに入力された信号の反転信号を出力する。
以上より、回路ＩＮＶは端子ＣＬＫがＶＨのときに容量素子Ｃ１のプリチャージを行い、端子ＣＬＫがＶＬのときにインバータ回路として動作することがわかる。
また、回路ＩＮＶは、容量素子Ｃ１の充電と放電を繰り返すことで動作するダイナミックロジック回路として機能することがわかる。トランジスタＭ１は容量素子Ｃ１を充電するプリチャージ用のトランジスタとして機能し、トランジスタＭ２は容量素子Ｃ１に蓄積された電荷を放電するディスチャージ用のトランジスタとして機能する。
トランジスタＭ１乃至Ｍ３は、オフ電流が小さいトランジスタを用いることが好ましい。オフ電流が小さいトランジスタとして、チャネル形成領域に金属酸化物または酸化物半導体を用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ）が挙げられる。なお、ここでオフ電流が小さいとは、トランジスタのオフ電流が、好ましくは１０−１８Ａ／μｍ以下、さらに好ましくは１０−２１Ａ／μｍ以下、さらに好ましくは１０−２４Ａ／μｍ以下のことを言う。
トランジスタＭ１乃至Ｍ３にＯＳトランジスタを用いることで、回路ＩＮＶは貫通電流を小さくすることができる。その結果、回路ＩＮＶは消費電力を低減させることができる。
また、トランジスタＭ１乃至Ｍ３にＯＳトランジスタを用いることで、容量素子Ｃ１にプリチャージされた電荷が、リーク電流によって失われずに済む。その結果、回路ＩＮＶはより正確にデータを伝えることができる。
トランジスタＭ１は、フロントゲートとバックゲートを電気的に接続することで、フロントゲートとバックゲートから同時に半導体層にゲート電圧を印加することが可能になり、オン電流を増大させることができる。トランジスタＭ２およびトランジスタＭ３についても同様である。その結果、回路ＩＮＶは、動作周波数の高いインバータ回路を実現することができる。
回路ＩＮＶは、端子ＩＮをトランジスタＭ２のフロントゲートおよびバックゲートに電気的に接続し、端子ＣＬＫＢをトランジスタＭ３のフロントゲートおよびバックゲートに電気的に接続してもよい。
また、トランジスタＭ１乃至Ｍ３がそれぞれ有するバックゲートは、トップゲートと異なる電位を与えてもよい。例えば、トランジスタＭ１乃至Ｍ３がそれぞれ有するバックゲートに共通の固定電位を与えてもよい。そうすることで、回路ＩＮＶは、トランジスタＭ１乃至Ｍ３のしきい値電圧を制御することができる。
また、回路ＩＮＶは、場合によっては、トランジスタＭ１乃至Ｍ３のバックゲートを全て省略してもよい。その場合、回路ＩＮＶは製造工程を簡略化することができる。
以上、回路ＩＮＶは消費電力が小さく単極性のトランジスタで構成されるインバータ回路を提供することができる。また、動作周波数が高く単極性のトランジスタで構成されるインバータ回路を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態では、図２０乃至図２２を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）、および容量素子が適用されている記憶装置の一例として、ＮＯＳＲＡＭについて説明する。ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
ＮＯＳＲＡＭでは、メモリセルにＯＳトランジスタが用いられるメモリ装置（以下、「ＯＳメモリ」と呼ぶ。）が適用されている。ＯＳメモリは、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有するメモリである。ＯＳトランジスタが極小オフ電流のトランジスタであるので、ＯＳメモリは優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜＜ＮＯＳＲＡＭ＞＞
図２０にＮＯＳＲＡＭの構成例を示す。図２０に示すＮＯＳＲＡＭ１６００は、メモリセルアレイ１６１０、コントローラ１６４０、行ドライバ１６５０、列ドライバ１６６０、出力ドライバ１６７０を有する。なお、ＮＯＳＲＡＭ１６００は、１のメモリセルで多値データを記憶する多値ＮＯＳＲＡＭである。
メモリセルアレイ１６１０は複数のメモリセル１６１１、複数のワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬを有する。ワード線ＷＷＬは書き込みワード線であり、ワード線ＲＷＬは読み出しワード線である。ＮＯＳＲＡＭ１６００では、１のメモリセル１６１１で３ビット（８値）のデータを記憶する。
コントローラ１６４０は、ＮＯＳＲＡＭ１６００全体を統括的に制御し、データＷＤＡ［３１：０］の書き込み、データＲＤＡ［３１：０］の読み出しを行う。コントローラ１６４０は、外部からのコマンド信号（例えば、チップイネーブル信号、書き込みイネーブル信号など）を処理して、行ドライバ１６５０、列ドライバ１６６０および出力ドライバ１６７０の制御信号を生成する。
行ドライバ１６５０は、アクセスする行を選択する機能を有する。行ドライバ１６５０は、行デコーダ１６５１、およびワード線ドライバ１６５２を有する。
列ドライバ１６６０は、ソース線ＳＬおよびビット線ＢＬを駆動する。列ドライバ１６６０は、列デコーダ１６６１、書き込みドライバ１６６２、ＤＡＣ（デジタル−アナログ変換回路）１６６３を有する。
ＤＡＣ１６６３は３ビットのデジタルデータをアナログ電圧に変換する。ＤＡＣ１６６３は３２ビットのデータＷＤＡ［３１：０］を３ビットごとに、アナログ電圧に変換する。
書き込みドライバ１６６２は、ソース線ＳＬをプリチャージする機能、ソース線ＳＬを電気的に浮遊状態にする機能、ソース線ＳＬを選択する機能、選択されたソース線ＳＬにＤＡＣ１６６３で生成した書き込み電圧を入力する機能、ビット線ＢＬをプリチャージする機能、ビット線ＢＬを電気的に浮遊状態にする機能等を有する。
出力ドライバ１６７０は、セレクタ１６７１、ＡＤＣ（アナログ−デジタル変換回路）１６７２、出力バッファ１６７３を有する。セレクタ１６７１は、アクセスするソース線ＳＬを選択し、選択されたソース線ＳＬの電圧をＡＤＣ１６７２に送信する。ＡＤＣ１６７２は、アナログ電圧を３ビットのデジタルデータに変換する機能を持つ。ソース線ＳＬの電圧はＡＤＣ１６７２において、３ビットのデータに変換され、出力バッファ１６７３はＡＤＣ１６７２から出力されるデータを保持する。
なお、本実施の形態に示す、行ドライバ１６５０、列ドライバ１６６０、および出力ドライバ１６７０の構成は、上記に限定されるものではない。メモリセルアレイ１６１０の構成または駆動方法などに応じて、これらのドライバおよび当該ドライバに接続される配線の配置を変更してもよいし、これらのドライバおよび当該ドライバに接続される配線の有する機能を変更または追加してもよい。例えば、上記のソース線ＳＬが有する機能の一部を、ビット線ＢＬに有せしめる構成にしてもよい。
　なお、上記においては、各メモリセル１６１１に保持させる情報量を３ビットとしたが、本実施の形態に示す記憶装置の構成はこれに限られない。各メモリセル１６１１に保持させる情報量を２ビット以下にしてもよいし、４ビット以上にしてもよい。例えば、各メモリセル１６１１に保持させる情報量を１ビットにする場合、ＤＡＣ１６６３およびＡＤＣ１６７２を設けない構成にしてもよい。
＜メモリセル＞
図２１（Ａ）はメモリセル１６１１の構成例を示す回路図である。メモリセル１６１１は２Ｔ型のゲインセルであり、メモリセル１６１１はワード線ＷＷＬ、ＲＷＬ、ビット線ＢＬ、ソース線ＳＬ、配線ＢＧＬに電気的に接続されている。メモリセル１６１１は、ノードＳＮ、ＯＳトランジスタＭＯ６１、トランジスタＭＰ６１、容量素子Ｃ６１を有する。ＯＳトランジスタＭＯ６１は書き込みトランジスタである。トランジスタＭＰ６１は読み出しトランジスタであり、例えばｐチャネル型Ｓｉトランジスタで構成される。容量素子Ｃ６１はノードＳＮの電圧を保持するための保持容量である。ノードＳＮはデータの保持ノードであり、ここではトランジスタＭＰ６１のゲートに相当する。
メモリセル１６１１の書き込みトランジスタがＯＳトランジスタＭＯ６１で構成されているため、ＮＯＳＲＡＭ１６００は長時間データを保持することが可能である。
図２１（Ａ）の例では、ビット線は、書き込みと読み出しで共通のビット線であるが、図２１（Ｂ）に示すように、書き込みビット線として機能する、ビット線ＷＢＬと、読み出しビット線として機能する、ビット線ＲＢＬとを設けてもよい。
図２１（Ｃ）乃至図２１（Ｅ）にメモリセルの他の構成例を示す。図２１（Ｃ）乃至図２１（Ｅ）には、書き込み用のビット線ＷＢＬと読み出し用のビット線ＲＢＬを設けた例を示しているが、図２１（Ａ）のように書き込みと読み出しで共有されるビット線を設けてもよい。
図２１（Ｃ）に示すメモリセル１６１２は、メモリセル１６１１の変形例であり、読み出しトランジスタをｎチャネル型トランジスタ（ＭＮ６１）に変更したものである。トランジスタＭＮ６１はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１、１６１２において、ＯＳトランジスタＭＯ６１はバックゲートの無いＯＳトランジスタであってもよい。
図２１（Ｄ）に示すメモリセル１６１３は、３Ｔ型ゲインセルであり、ワード線ＷＷＬ、ＲＷＬ、ビット線ＷＢＬ、ＲＢＬ、ソース線ＳＬ、配線ＢＧＬ、ＰＣＬに電気的に接続されている。メモリセル１６１３は、ノードＳＮ、ＯＳトランジスタＭＯ６２、トランジスタＭＰ６２、トランジスタＭＰ６３、容量素子Ｃ６２を有する。ＯＳトランジスタＭＯ６２は書き込みトランジスタである。トランジスタＭＰ６２は読み出しトランジスタであり、トランジスタＭＰ６３は選択トランジスタである。
図２１（Ｅ）に示すメモリセル１６１４は、メモリセル１６１３の変形例であり、読み出しトランジスタおよび選択トランジスタをｎチャネル型トランジスタ（ＭＮ６２、ＭＮ６３）に変更したものである。トランジスタＭＮ６２、ＭＮ６３はＯＳトランジスタであってもよいし、Ｓｉトランジスタであってもよい。
メモリセル１６１１乃至メモリセル１６１４に設けられるＯＳトランジスタは、バックゲートの無いトランジスタでもよいし、バックゲートが有るトランジスタであってもよい。
上記においては、メモリセル１６１１などが並列に接続された、いわゆるＮＯＲ型の記憶装置について説明したが、本実施の形態に示す記憶装置はこれに限られるものではない。例えば、以下に示すようなメモリセル１６１５が直列に接続された、いわゆるＮＡＮＤ型の記憶装置にしてもよい。
図２２はＮＡＮＤ型のメモリセルアレイ１６１０の構成例を示す回路図である。図２２に示すメモリセルアレイ１６１０は、ソース線ＳＬ、ビット線ＲＢＬ、ビット線ＷＢＬ、ワード線ＷＷＬ、ワード線ＲＷＬ、配線ＢＧＬ、およびメモリセル１６１５を有する。メモリセル１６１５は、ノードＳＮ、ＯＳトランジスタＭＯ６３、トランジスタＭＮ６４、容量素子Ｃ６３を有する。ここで、トランジスタＭＮ６４は、例えばｎチャネル型Ｓｉトランジスタで構成される。これに限られず、トランジスタＭＮ６４は、ｐチャネル型Ｓｉトランジスタ、であってもよいし、ＯＳトランジスタであってもよい。
以下では、図２２に示すメモリセル１６１５ａおよびメモリセル１６１５ｂを例として説明する。ここで、メモリセル１６１５ａまたはメモリセル１６１５ｂのいずれかに接続する配線、または回路素子の符号については、ａまたはｂの符号を付して表す。
　メモリセル１６１５ａにおいて、トランジスタＭＮ６４ａのゲートと、ＯＳトランジスタＭＯ６３ａのソースおよびドレインの一方と、容量素子Ｃ６３ａの電極の一方とは、電気的に接続されている。また、ビット線ＷＢＬとＯＳトランジスタＭＯ６３ａのソースおよびドレインの他方とは、電気的に接続されている。また、ワード線ＷＷＬａと、ＯＳトランジスタＭＯ６３ａのゲートとは、電気的に接続されている。また、配線ＢＧＬａと、ＯＳトランジスタＭＯ６３ａのバックゲートとは、電気的に接続されている。そして、ワード線ＲＷＬａと、容量素子Ｃ６３ａの電極の他方は電気的に接続されている。
　メモリセル１６１５ｂは、ビット線ＷＢＬとのコンタクト部を対称の軸として、メモリセル１６１５ａと対称的に設けることができる。よって、メモリセル１６１５ｂに含まれる回路素子も、上記メモリセル１６１５ａと同じように配線と接続される。
　さらに、メモリセル１６１５ａが有するトランジスタＭＮ６４ａのソースは、メモリセル１６１５ｂのトランジスタＭＮ６４ｂのドレインと電気的に接続される。メモリセル１６１５ａが有するトランジスタＭＮ６４ａのドレインは、ビット線ＲＢＬと電気的に接続される。メモリセル１６１５ｂが有するトランジスタＭＮ６４ｂのソースは、複数のメモリセル１６１５が有するトランジスタＭＮ６４を介してソース線ＳＬと電気的に接続される。このように、ＮＡＮＤ型のメモリセルアレイ１６１０では、ビット線ＲＢＬとソース線ＳＬの間に、複数のトランジスタＭＮ６４が直列に接続される。
　図２２に示すメモリセルアレイ１６１０を有する記憶装置では、同じワード線ＷＷＬ（またはワード線ＲＷＬ）に接続された複数のメモリセル（以下、メモリセル列と呼ぶ。）ごとに、書き込み動作および読み出し動作を行う。例えば、書き込み動作は次のように行うことができる。書き込みを行うメモリセル列に接続されたワード線ＷＷＬにＯＳトランジスタＭＯ６３がオン状態となる電位を与え、書き込みを行うメモリセル列のＯＳトランジスタＭＯ６３をオン状態にする。これにより、指定したメモリセル列のトランジスタＭＮ６４のゲートおよび容量素子Ｃ６３の電極の一方にビット線ＷＢＬの電位が与えられ、該ゲートに所定の電荷が与えられる。それから当該メモリセル列のＯＳトランジスタＭＯ６３をオフ状態にすると、該ゲートに与えられた所定の電荷を保持することができる。このようにして、指定したメモリセル列のメモリセル１６１５にデータを書き込むことができる。
　また、例えば、読み出し動作は次のように行うことができる。まず、読み出しを行うメモリセル列に接続されていないワード線ＲＷＬに、トランジスタＭＮ６４のゲートに与えられた電荷によらず、トランジスタＭＮ６４がオン状態となるような電位を与え、読み出しを行うメモリセル列以外のトランジスタＭＮ６４をオン状態とする。それから、読み出しを行うメモリセル列に接続されたワード線ＲＷＬに、トランジスタＭＮ６４のゲートが有する電荷によって、トランジスタＭＮ６４のオン状態またはオフ状態が選択されるような電位（読み出し電位）を与える。そして、ソース線ＳＬに定電位を与え、ビット線ＲＢＬに接続されている読み出し回路を動作状態とする。ここで、ソース線ＳＬ−ビット線ＲＢＬ間の複数のトランジスタＭＮ６４は、読み出しを行うメモリセル列を除いてオン状態となっているため、ソース線ＳＬ−ビット線ＲＢＬ間のコンダクタンスは、読み出しを行うメモリセル列のトランジスタＭＮ６４の状態（オン状態またはオフ状態）によって決定される。読み出しを行うメモリセル列のトランジスタＭＮ６４のゲートが有する電荷によって、トランジスタのコンダクタンスは異なるから、それに応じて、ビット線ＲＢＬの電位は異なる値をとることになる。ビット線ＲＢＬの電位を読み出し回路によって読み出すことで、指定したメモリセル列のメモリセル１６１５から情報を読み出すことができる。
容量素子Ｃ６１、容量素子Ｃ６２、または容量素子Ｃ６３の充放電によってデータを書き換えるため、ＮＯＳＲＡＭ１６００は原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、長時間データを保持することが可能であるので、リフレッシュ頻度を低減できる。
上記実施の形態に示す半導体装置をメモリセル１６１１、１６１２、１６１３、１６１４に用いる場合、ＯＳトランジスタＭＯ６１、ＭＯ６２、ＭＯ６３としてトランジスタ２００を用い、容量素子Ｃ６１、Ｃ６２、Ｃ６３として容量素子１００を用い、トランジスタＭＰ６１、ＭＰ６２、ＭＰ６３、ＭＮ６１、ＭＮ６２、ＭＮ６３、ＭＮ６４としてトランジスタ３００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置をさらに高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、図２３および図２４を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている記憶装置の一例として、ＤＯＳＲＡＭについて説明する。ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭも、ＮＯＳＲＡＭと同様に、ＯＳメモリが適用されている。
＜＜ＤＯＳＲＡＭ１４００＞＞
図２３にＤＯＳＲＡＭの構成例を示す。図２３に示すように、ＤＯＳＲＡＭ１４００は、コントローラ１４０５、行回路１４１０、列回路１４１５、メモリセルおよびセンスアンプアレイ１４２０（以下、「ＭＣ−ＳＡアレイ１４２０」と呼ぶ。）を有する。
行回路１４１０はデコーダ１４１１、ワード線ドライバ回路１４１２、列セレクタ１４１３、センスアンプドライバ回路１４１４を有する。列回路１４１５はグローバルセンスアンプアレイ１４１６、入出力回路１４１７を有する。グローバルセンスアンプアレイ１４１６は複数のグローバルセンスアンプ１４４７を有する。ＭＣ−ＳＡアレイ１４２０はメモリセルアレイ１４２２、センスアンプアレイ１４２３、グローバルビット線ＧＢＬＬ、ＧＢＬＲを有する。
（ＭＣ−ＳＡアレイ１４２０）
ＭＣ−ＳＡアレイ１４２０は、メモリセルアレイ１４２２をセンスアンプアレイ１４２３上に積層した積層構造をもつ。グローバルビット線ＧＢＬＬ、ＧＢＬＲはメモリセルアレイ１４２２上に積層されている。ＤＯＳＲＡＭ１４００では、ビット線の構造に、ローカルビット線とグローバルビット線とで階層化された階層ビット線構造が採用されている。
メモリセルアレイ１４２２は、Ｎ個（Ｎは２以上の整数）のローカルメモリセルアレイ１４２５＜０＞−１４２５＜Ｎ−１＞を有する。図２４（Ａ）にローカルメモリセルアレイ１４２５の構成例を示す。ローカルメモリセルアレイ１４２５は、複数のメモリセル１４４５、複数のワード線ＷＬ、複数のビット線ＢＬＬ、ＢＬＲを有する。図２４（Ａ）の例では、ローカルメモリセルアレイ１４２５の構造はオープンビット線型であるが、フォールデッドビット線型であってもよい。
図２４（Ｂ）に共通のビット線ＢＬＬ（ＢＬＲ）に接続される、ペア状の一組のメモリセル１４４５ａおよびメモリセル１４４５ｂの回路構成例を示す。メモリセル１４４５ａはトランジスタＭＷ１ａ、容量素子ＣＳ１ａ、端子Ｂ１ａ、Ｂ２ａを有し、ワード線ＷＬａ、ビット線ＢＬＬ（ＢＬＲ）に接続される。また、メモリセル１４４５ｂはトランジスタＭＷ１ｂ、容量素子ＣＳ１ｂ、端子Ｂ１ｂ、Ｂ２ｂを有し、ワード線ＷＬｂ、ビット線ＢＬＬ（ＢＬＲ）に接続される。なお、以下において、メモリセル１４４５ａおよびメモリセル１４４５ｂのいずれかを特に限定しない場合は、メモリセル１４４５およびそれに付属する構成にａまたはｂの符号を付さない場合がある。
トランジスタＭＷ１ａは容量素子ＣＳ１ａの充放電を制御する機能をもち、トランジスタＭＷ１ｂは容量素子ＣＳ１ｂの充放電を制御する機能をもつ。トランジスタＭＷ１ａのゲートはワード線ＷＬａに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ａの第１端子に電気的に接続されている。また、トランジスタＭＷ１ｂのゲートはワード線ＷＬｂに電気的に接続され、第１端子はビット線ＢＬＬ（ＢＬＲ）に電気的に接続され、第２端子は容量素子ＣＳ１ｂの第１端子に電気的に接続されている。このように、ビット線ＢＬＬ（ＢＬＲ）がトランジスタＭＷ１ａの第１端子とトランジスタＭＷ１ｂの第１端子に共通で用いられる。
トランジスタＭＷ１は容量素子ＣＳ１の充放電を制御する機能をもつ。容量素子ＣＳ１の第２端子は端子Ｂ２に電気的に接続されている。端子Ｂ２には、定電圧（例えば、低電源電圧）が入力される。
上記実施の形態に示す半導体装置をメモリセル１４４５ａ、１４４５ｂに用いる場合、トランジスタＭＷ１ａ、またはトランジスタＭＷ１ｂとしてトランジスタ２００を用い、容量素子ＣＳ１ａ、または容量素子ＣＳ１ｂとして容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る記憶装置を高集積化させることができる。よって、本実施の形態に係る記憶装置の単位面積当たりの記憶容量を増加させることができる。
トランジスタＭＷ１はバックゲートを備えており、バックゲートは端子Ｂ１に電気的に接続されている。そのため、端子Ｂ１の電圧によって、トランジスタＭＷ１の閾値電圧を変更することができる。例えば、端子Ｂ１の電圧は固定電圧（例えば、負の定電圧）であってもよいし、ＤＯＳＲＡＭ１４００の動作に応じて、端子Ｂ１の電圧を変化させてもよい。
トランジスタＭＷ１のバックゲートをトランジスタＭＷ１のゲート、ソース、またはドレインに電気的に接続してもよい。あるいは、トランジスタＭＷ１にバックゲートを設けなくてもよい。
センスアンプアレイ１４２３は、Ｎ個のローカルセンスアンプアレイ１４２６＜０＞−１４２６＜Ｎ−１＞を有する。ローカルセンスアンプアレイ１４２６は、１のスイッチアレイ１４４４、複数のセンスアンプ１４４６を有する。センスアンプ１４４６には、ビット線対が電気的に接続されている。センスアンプ１４４６は、ビット線対をプリチャージする機能、ビット線対の電圧差を増幅する機能、この電圧差を保持する機能を有する。スイッチアレイ１４４４は、ビット線対を選択し、選択したビット線対とグローバルビット線対と間を導通状態にする機能を有する。
ここで、ビット線対とは、センスアンプによって、同時に比較される２本のビット線のことをいう。グローバルビット線対とは、グローバルセンスアンプによって、同時に比較される２本のグローバルビット線のことをいう。ビット線対を一対のビット線と呼ぶことができ、グローバルビット線対を一対のグローバルビット線と呼ぶことができる。ここでは、ビット線ＢＬＬとビット線ＢＬＲが１組のビット線対を成す。グローバルビット線ＧＢＬＬとグローバルビット線ＧＢＬＲとが１組のクローバルビット線対をなす。以下、ビット線対（ＢＬＬ，ＢＬＲ）、グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）とも表す。
（コントローラ１４０５）
コントローラ１４０５は、ＤＯＳＲＡＭ１４００の動作全般を制御する機能を有する。コントローラ１４０５は、外部からの入力されるコマンド信号を論理演算して、動作モードを決定する機能、決定した動作モードが実行されるように、行回路１４１０、列回路１４１５の制御信号を生成する機能、外部から入力されるアドレス信号を保持する機能、内部アドレス信号を生成する機能を有する。
（行回路１４１０）
行回路１４１０は、ＭＣ−ＳＡアレイ１４２０を駆動する機能を有する。デコーダ１４１１はアドレス信号をデコードする機能を有する。ワード線ドライバ回路１４１２は、アクセス対象行のワード線ＷＬを選択する選択信号を生成する。
列セレクタ１４１３、センスアンプドライバ回路１４１４はセンスアンプアレイ１４２３を駆動するための回路である。列セレクタ１４１３は、アクセス対象列のビット線を選択するための選択信号を生成する機能をもつ。列セレクタ１４１３の選択信号によって、各ローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４が制御される。センスアンプドライバ回路１４１４の制御信号によって、複数のローカルセンスアンプアレイ１４２６は独立して駆動される。
（列回路１４１５）
列回路１４１５は、データ信号ＷＤＡ［３１：０］の入力を制御する機能、データ信号ＲＤＡ［３１：０］の出力を制御する機能を有する。データ信号ＷＤＡ［３１：０］は書き込みデータ信号であり、データ信号ＲＤＡ［３１：０］は読み出しデータ信号である。
グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）に電気的に接続されている。グローバルセンスアンプ１４４７はグローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）間の電圧差を増幅する機能、この電圧差を保持する機能を有する。グローバルビット線対（ＧＢＬＬ，ＧＢＬＲ）へのデータの書き込み、および読み出しは、入出力回路１４１７によって行われる。
ＤＯＳＲＡＭ１４００の書き込み動作の概要を説明する。入出力回路１４１７によって、データがグローバルビット線対に書き込まれる。グローバルビット線対のデータは、グローバルセンスアンプアレイ１４１６によって保持される。アドレス信号が指定するローカルセンスアンプアレイ１４２６のスイッチアレイ１４４４によって、グローバルビット線対のデータが、対象列のビット線対に書き込まれる。ローカルセンスアンプアレイ１４２６は、書き込まれたデータを増幅し、保持する。指定されたローカルメモリセルアレイ１４２５において、行回路１４１０によって、対象行のワード線ＷＬが選択され、選択行のメモリセル１４４５にローカルセンスアンプアレイ１４２６の保持データが書き込まれる。
ＤＯＳＲＡＭ１４００の読み出し動作の概要を説明する。アドレス信号によって、ローカルメモリセルアレイ１４２５の１行が指定される。指定されたローカルメモリセルアレイ１４２５において、対象行のワード線ＷＬが選択状態となり、メモリセル１４４５のデータがビット線に書き込まれる。ローカルセンスアンプアレイ１４２６によって、各列のビット線対の電圧差がデータとして検出され、かつ保持される。スイッチアレイ１４４４によって、ローカルセンスアンプアレイ１４２６の保持データの内、アドレス信号が指定する列のデータが、グローバルビット線対に書き込まれる。グローバルセンスアンプアレイ１４１６は、グローバルビット線対のデータを検出し、保持する。グローバルセンスアンプアレイ１４１６の保持データは入出力回路１４１７に出力される。以上で、読み出し動作が完了する。
容量素子ＣＳ１の充放電によってデータを書き換えるため、ＤＯＳＲＡＭ１４００には原理的には書き換え回数に制約はなく、かつ、低エネルギーで、データの書き込みおよび読み出しが可能である。また、メモリセル１４４５の回路構成が単純であるため、大容量化が容易である。
トランジスタＭＷ１はＯＳトランジスタである。ＯＳトランジスタはオフ電流が極めて小さいため、容量素子ＣＳ１から電荷がリークすることを抑えることができる。したがって、ＤＯＳＲＡＭ１４００の保持時間はＤＲＡＭに比べて非常に長い。したがってリフレッシュの頻度を低減できるため、リフレッシュ動作に要する電力を削減できる。よって、ＤＯＳＲＡＭ１４００は大容量のデータを高頻度で書き換えるメモリ装置、例えば、画像処理に利用されるフレームメモリに好適である。
ＭＣ−ＳＡアレイ１４２０が積層構造であることよって、ローカルセンスアンプアレイ１４２６の長さと同程度の長さにビット線を短くすることができる。ビット線を短くすることで、ビット線容量が小さくなり、メモリセル１４４５の保持容量を低減することができる。また、ローカルセンスアンプアレイ１４２６にスイッチアレイ１４４４を設けることで、長いビット線の本数を減らすことができる。以上の理由から、ＤＯＳＲＡＭ１４００のアクセス時に駆動する負荷が低減され、消費電力を低減することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、図２５から図２８を用いて、本発明の一態様に係る、ＯＳトランジスタ、および容量素子が適用されている半導体装置の一例として、ＦＰＧＡ（フィールドプログラマブルゲートアレイ）について説明する。本実施の形態のＦＰＧＡは、コンフィギュレーションメモリ、およびレジスタにＯＳメモリが適用されている。ここでは、このようなＦＰＧＡを「ＯＳ−ＦＰＧＡ」と呼ぶ。
＜＜ＯＳ−ＦＰＧＡ＞＞
図２５（Ａ）にＯＳ−ＦＰＧＡの構成例を示す。図２５（Ａ）に示すＯＳ−ＦＰＧＡ３１１０は、マルチコンテキスト構造によるコンテキスト切り替え、細粒度パワーゲーティング、ＮＯＦＦ（ノーマリーオフ）コンピューティングが可能である。ＯＳ−ＦＰＧＡ３１１０は、コントローラ３１１１、ワードドライバ３１１２、データドライバ３１１３、プログラマブルエリア３１１５を有する。
プログラマブルエリア３１１５は、２個の入出力ブロック（ＩＯＢ）３１１７、コア３１１９を有する。ＩＯＢ３１１７は複数のプログラマブル入出力回路を有する。コア３１１９は、複数のロジックアレイブロック（ＬＡＢ）３１２０、複数のスイッチアレイブロック（ＳＡＢ）３１３０を有する。ＬＡＢ３１２０は複数のＰＬＥ３１２１を有する。図２５（Ｂ）には、ＬＡＢ３１２０を５個のＰＬＥ３１２１で構成する例を示す。図２５（Ｃ）に示すようにＳＡＢ３１３０はアレイ状に配列された複数のスイッチブロック（ＳＢ）３１３１を有する。ＬＡＢ３１２０は自身の入力端子と、ＳＡＢ３１３０を介して４（上下左右）方向のＬＡＢ３１２０に接続される。
図２６（Ａ）乃至図２６（Ｃ）を参照して、ＳＢ３１３１について説明する。図２６（Ａ）に示すＳＢ３１３１には、ｄａｔａ、ｄａｔａｂ、信号ｃｏｎｔｅｘｔ［１：０］、ｗｏｒｄ［１：０］が入力される。ｄａｔａ、ｄａｔａｂはコンフィギュレーションデータであり、ｄａｔａとｄａｔａｂは論理が相補的な関係にある。ＯＳ−ＦＰＧＡ３１１０のコンテキスト数は２であり、信号ｃｏｎｔｅｘｔ［１：０］はコンテキスト選択信号である。信号ｗｏｒｄ［１：０］はワード線選択信号であり、信号ｗｏｒｄ［１：０］が入力される配線がそれぞれワード線である。
ＳＢ３１３１は、ＰＲＳ（プログラマブルルーティングスイッチ）３１３３［０］、３１３３［１］を有する。ＰＲＳ３１３３［０］、３１３３［１］は、相補データを格納できるコンフィギュレーションメモリ（ＣＭ）を有する。なお、ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とを区別しない場合、ＰＲＳ３１３３と呼ぶ。他の要素についても同様である。
図２６（Ｂ）にＰＲＳ３１３３［０］の回路構成例を示す。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは同じ回路構成を有する。ＰＲＳ３１３３［０］とＰＲＳ３１３３［１］とは入力されるコンテキスト選択信号、ワード線選択信号が異なる。信号ｃｏｎｔｅｘｔ［０］、ｗｏｒｄ［０］はＰＲＳ３１３３［０］に入力され、信号ｃｏｎｔｅｘｔ［１］、ｗｏｒｄ［１］はＰＲＳ３１３３［１］に入力される。例えば、ＳＢ３１３１において、信号ｃｏｎｔｅｘｔ［０］が“Ｈ”になることで、ＰＲＳ３１３３［０］がアクティブになる。
ＰＲＳ３１３３［０］は、ＣＭ３１３５、ＳｉトランジスタＭ３１を有する。ＳｉトランジスタＭ３１は、ＣＭ３１３５により制御されるパストランジスタである。ＣＭ３１３５は、メモリ回路３１３７、３１３７Ｂを有する。メモリ回路３１３７、３１３７Ｂは同じ回路構成である。メモリ回路３１３７は、容量素子Ｃ３１、ＯＳトランジスタＭＯ３１、ＭＯ３２を有する。メモリ回路３１３７Ｂは、容量素子ＣＢ３１、ＯＳトランジスタＭＯＢ３１、ＭＯＢ３２を有する。
上記実施の形態に示す半導体装置をＳＡＢ３１３０に用いる場合、ＯＳトランジスタＭＯ３１、ＭＯＢ３１としてトランジスタ２００を用い、容量素子Ｃ３１、ＣＢ３１として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
ＯＳトランジスタＭＯ３１、ＭＯ３２、ＭＯＢ３１、ＭＯＢ３２はバックゲートを有し、これらのバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
ＳｉトランジスタＭ３１のゲートがノードＮ３１であり、ＯＳトランジスタＭＯ３２のゲートがノードＮ３２であり、ＯＳトランジスタＭＯＢ３２のゲートがノードＮＢ３２である。ノードＮ３２、ＮＢ３２はＣＭ３１３５の電荷保持ノードである。ＯＳトランジスタＭＯ３２はノードＮ３１と信号ｃｏｎｔｅｘｔ［０］用の信号線との間の導通状態を制御する。ＯＳトランジスタＭＯＢ３２はノードＮ３１と低電位電源線ＶＳＳとの間の導通状態を制御する。
メモリ回路３１３７、３１３７Ｂが保持するデータは相補的な関係にある。したがって、ＯＳトランジスタＭＯ３２またはＭＯＢ３２の何れか一方が導通する。
図２６（Ｃ）を参照して、ＰＲＳ３１３３［０］の動作例を説明する。ＰＲＳ３１３３［０］にコンフィギュレーションデータが既に書き込まれており、ＰＲＳ３１３３［０］のノードＮ３２は“Ｈ”であり、ノードＮＢ３２は“Ｌ”である。
信号ｃｏｎｔｅｘｔ［０］が“Ｌ”である間はＰＲＳ３１３３［０］は非アクティブである。この期間に、ＰＲＳ３１３３［０］の入力端子が“Ｈ”に遷移しても、ＳｉトランジスタＭ３１のゲートは“Ｌ”が維持され、ＰＲＳ３１３３［０］の出力端子も“Ｌ”が維持される。
信号ｃｏｎｔｅｘｔ［０］が“Ｈ”である間はＰＲＳ３１３３［０］はアクティブである。信号ｃｏｎｔｅｘｔ［０］が“Ｈ”に遷移すると、ＣＭ３１３５が記憶するコンフィギュレーションデータによって、ＳｉトランジスタＭ３１のゲートは“Ｈ”に遷移する。
ＰＲＳ３１３３［０］がアクティブである期間に、入力端子が“Ｈ”に遷移すると、メモリ回路３１３７のＯＳトランジスタＭＯ３２がソースフォロアであるために、ブースティングによってＳｉトランジスタＭ３１のゲート電圧は上昇する。その結果、メモリ回路３１３７のＯＳトランジスタＭＯ３２は駆動能力を失い、ＳｉトランジスタＭ３１のゲートは浮遊状態となる。
マルチコンテキスト機能を備えるＰＲＳ３１３３において、ＣＭ３１３５はマルチプレクサの機能を併せ持つ。
図２７にＰＬＥ３１２１の構成例を示す。ＰＬＥ３１２１はＬＵＴ（ルックアップテーブル）ブロック３１２３、レジスタブロック３１２４、セレクタ３１２５、ＣＭ３１２６を有する。ＬＵＴブロック３１２３は、入力ｉｎＡ−ｉｎＤに従って内部の１６ビットＣＭ対の出力をマルチプレクスする構成である。セレクタ３１２５は、ＣＭ３１２６が格納するコンフィギュレーションに従って、ＬＵＴブロック３１２３の出力またはレジスタブロック３１２４の出力を選択する。
ＰＬＥ３１２１は、パワースイッチ３１２７を介して電圧ＶＤＤ用の電源線に電気的に接続されている。パワースイッチ３１２７のオンオフは、ＣＭ３１２８が格納するコンフィギュレーションデータによって設定される。各ＰＬＥ３１２１にパワースイッチ３１２７を設けることで、細粒度パワーゲーティングが可能である。細粒度パワーゲーティング機能により、コンテキストの切り替え後に使用されないＰＬＥ３１２１をパワーゲーティングすることができるので、待機電力を効果的に低減できる。
ＮＯＦＦコンピューティングを実現するため、レジスタブロック３１２４は、不揮発性レジスタで構成される。ＰＬＥ３１２１内の不揮発性レジスタはＯＳメモリを備えるフリップフロップ（以下［ＯＳ−ＦＦ］と呼ぶ）である。
レジスタブロック３１２４は、ＯＳ−ＦＦ３１４０［１］３１４０［２］を有する。信号ｕｓｅｒ＿ｒｅｓ、ｌｏａｄ、ｓｔｏｒｅがＯＳ−ＦＦ３１４０［１］、３１４０［２］に入力される。クロック信号ＣＬＫ１はＯＳ−ＦＦ３１４０［１］に入力され、クロック信号ＣＬＫ２はＯＳ−ＦＦ３１４０［２］に入力される。図２８（Ａ）にＯＳ−ＦＦ３１４０の構成例を示す。
ＯＳ−ＦＦ３１４０は、ＦＦ３１４１、シャドウレジスタ３１４２を有する。ＦＦ３１４１は、ノードＣＫ、Ｒ、Ｄ、Ｑ、ＱＢを有する。ノードＣＫにはクロック信号が入力される。ノードＲには信号ｕｓｅｒ＿ｒｅｓが入力される。信号ｕｓｅｒ＿ｒｅｓはリセット信号である。ノードＤはデータ入力ノードであり、ノードＱはデータ出力ノードである。ノードＱとノードＱＢとは論理が相補関係にある。
シャドウレジスタ３１４２は、ＦＦ３１４１のバックアップ回路として機能する。シャドウレジスタ３１４２は、信号ｓｔｏｒｅに従いノードＱ、ＱＢのデータをそれぞれバックアップし、また、信号ｌｏａｄに従い、バックアップしたデータをノードＱ、ＱＢに書き戻す。
シャドウレジスタ３１４２は、インバータ回路３１８８、３１８９、ＳｉトランジスタＭ３７、ＭＢ３７、メモリ回路３１４３、３１４３Ｂを有する。メモリ回路３１４３、３１４３Ｂは、ＰＲＳ３１３３のメモリ回路３１３７と同じ回路構成である。メモリ回路３１４３は容量素子Ｃ３６、ＯＳトランジスタＭＯ３５、ＭＯ３６を有する。メモリ回路３１４３Ｂは容量素子ＣＢ３６、ＯＳトランジスタＭＯＢ３５、ＯＳトランジスタＭＯＢ３６を有する。ノードＮ３６、ＮＢ３６はＯＳトランジスタＭＯ３６、ＯＳトランジスタＭＯＢ３６のゲートであり、それぞれ電荷保持ノードである。ノードＮ３７、ＮＢ３７は、ＳｉトランジスタＭ３７、ＭＢ３７のゲートである。
上記実施の形態に示す半導体装置をＬＡＢ３１２０に用いる場合、ＯＳトランジスタＭＯ３５、ＭＯＢ３５としてトランジスタ２００を用い、容量素子Ｃ３６、ＣＢ３６として容量素子１００を用いることができる。これにより、トランジスタと容量素子一組当たりの上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を高集積化させることができる。
ＯＳトランジスタＭＯ３５、ＭＯ３６、ＭＯＢ３５、ＭＯＢ３６はバックゲートを有し、これらのバックゲートはそれぞれ固定電圧を供給する電源線に電気的に接続されている。
図２８（Ｂ）を参照して、ＯＳ−ＦＦ３１４０の動作方法例を説明する。
（バックアップ）
“Ｈ”の信号ｓｔｏｒｅがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はＦＦ３１４１のデータをバックアップする。ノードＮ３６は、ノードＱのデータが書き込まれることで、“Ｌ”となり、ノードＮＢ３６は、ノードＱＢのデータが書き込まれることで、“Ｈ”となる。しかる後、パワーゲーティングが実行され、パワースイッチ３１２７をオフにする。ＦＦ３１４１のノードＱ、ＱＢのデータは消失するが、電源オフであっても、シャドウレジスタ３１４２はバックアップしたデータを保持する。
（リカバリ）
パワースイッチ３１２７をオンにし、ＰＬＥ３１２１に電源を供給する。しかる後、“Ｈ”の信号ｌｏａｄがＯＳ−ＦＦ３１４０に入力されると、シャドウレジスタ３１４２はバックアップしているデータをＦＦ３１４１に書き戻す。ノードＮ３６は“Ｌ”であるので、ノードＮ３７は“Ｌ”が維持され、ノードＮＢ３６は“Ｈ”であるので、ノードＮＢ３７は“Ｈ”となる。よって、ノードＱは“Ｈ”になり、ノードＱＢは“Ｌ”になる。つまり、ＯＳ−ＦＦ３１４０はバックアップ動作時の状態に復帰する。
細粒度パワーゲーティングと、ＯＳ−ＦＦ３１４０のバックアップ／リカバリ動作とを組み合わせることで、ＯＳ−ＦＰＧＡ３１１０の消費電力を効果的に低減できる。
メモリ回路において発生しうるエラーとして放射線の入射によるソフトエラーが挙げられる。ソフトエラーは、メモリやパッケージを構成する材料などから放出されるα線や、宇宙から大気に入射した一次宇宙線が大気中に存在する原子の原子核と核反応を起こすことにより発生する二次宇宙線中性子などがトランジスタに照射され、電子正孔対が生成されることにより、メモリに保持されたデータが反転するなどの誤作動が生じる現象である。ＯＳトランジスタを用いたＯＳメモリはソフトエラー耐性が高い。そのため、ＯＳメモリを搭載することで、信頼性の高いＯＳ−ＦＰＧＡ３１１０を提供することができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、図２９を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
図２９はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、を有する。ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４として、上記実施の形態に示す、ＤＯＳＲＡＭ１４００、ＮＯＳＲＡＭ１６００、およびＯＳ−ＦＰＧＡ３１１０を用いることができる。
制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）４０２８と、を有する。
入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３に保存してもよい。
ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などを含む。
ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態８）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図３０を用いて説明を行う。
図３０（Ａ）は、図２９で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
図３０（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
また図３０（Ｂ）は、図２９で説明したＡＩシステム４０４１を図３０（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
図３０（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
図３０（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態９）
本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１のダイに集積することができる。
図３１に、ＡＩシステムを組み込んだＩＣの一例を示す。図３１に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１のダイに設けられている。回路部７００３は、先の実施の形態に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
図３１では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態１０）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図３２および図３３に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
図３２（Ａ）に示すロボット２０００は、演算装置２００１、センサ２００２、ライト２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しながら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監視システムとして用いることができる。
ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン２００８、表示部２００９、発光部２０１０などを備えていてもよい。
演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとしての機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影する際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２００２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であることが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のものでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続された移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち監視範囲が広がり、好ましい。
通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００９を見ながら会話することができる。
発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことができる。また、非常事態を示してもよい。
図３２（Ｂ）は、ロボット２０００の構成を示すブロック図である。演算装置２００１は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、ロボット２０００の周囲に情報を発信することができる。
センサ２００２に用いるセンサとして、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いたイメージセンサを用いることができる。
このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサーバに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視することができる。また、ロボット２０００には、リフト２００４が設けられているため、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを用いてもよい。
図３３（Ａ）は、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボット３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置することができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置されたアームを伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、ブーム３００３によりアーム３００４を移動してもよい。
仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でもよい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６に振り分けて移動してもよい。
容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具でもよい。
演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。
センサ３００９は、容器３００５の位置、容器３００６の位置、容器３００５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、堅さ（柔らかさ）を導出する。また、物品３００７の三次元形状や堅さ（柔らかさ）から、アーム３００４の形状を変えることができる。
物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することができる。情報の解析には、ディープラーニングを用いてもよい。
図３３（Ｂ）は、一対の板３０２１が水平方向に移動し、物品３００７を挟むことができるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることができ、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図３３（Ｃ）は、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるアームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不定型な物品３００７を掴むに適している。なお、図３３（Ｃ）では、バー３０２２の数を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以上でも良い。図３３（Ｄ）は、一対の板３０２３が、共通の軸を中心に、お互いが近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７を掴むのに適している。図３３（Ｅ）は、一対のかぎ状の板３０２４が、共通の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を点、または線で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する物品３００７を掴むのに適している。また、図３３（Ｆ）に示すように、アームの先端にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。
図３３（Ａ）乃至図３３（Ｆ）に示すアームは、一例であり、本発明の一態様はこれらの形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれらの記載に限らない。
ブーム３００３を動かし、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアーム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴んだまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００６の所望の位置に移動する。アーム３００４を伸ばし、物品３００７を容器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行い、物品３００７を容器３００５から容器３００６に移動することができる。
容器３００５、および容器３００６の位置情報、および物品３００７の状態をＡＩシステムを用いて解析しているため、物品３００７の形状や堅さによらず、確実に物品３００７を移動することができる。物品３００７の例としては、立方体、または直方体の箱に詰められた物品だけでなく、卵、ハンバーグやコロッケなど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜、ネジやナットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した仕分けシステム３０００は、物品３００７の形状や堅さを考慮してアームの形状を変えることができるため、上記に例示した物品３００７を、形状や堅さによらず、容器３００５から容器３００６に移動させることができる。
例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
本実施の形態は、他の実施の形態や実施例などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、酸化物上に金属化合物を形成したときの、酸化物のシート抵抗の推移を測定した。シート抵抗測定器には、測定上限が６．０×１０６Ω／ｓｑ．であるものを用いた。酸化物のシート抵抗の推移を図３４に示す。シート抵抗の推移の評価に用いたサンプルを以下に説明する。
サンプル１の作製方法について説明する。シリコンを含む基板の表面を、塩化水素（ＨＣｌ）雰囲気で熱処理し、基板上に１００ｎｍの酸化シリコン膜を形成した。次に、酸化シリコン膜上に、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて、膜厚５ｎｍの酸化物を形成し、さらに、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、膜厚１５ｎｍの酸化物を形成した。次に、形成した酸化物に対して、窒素雰囲気にて４００℃の温度で１時間の加熱処理を行い、連続して酸素雰囲気にて４００℃の温度で１時間の加熱処理を行った。サンプル１の酸化物のシート抵抗を測定したところ、オーバーレンジとなり、酸化物のシート抵抗が６．０×１０６Ω／ｓｑ．以上であることがわかった。
次に、サンプル２の作製方法について説明する。サンプル１と同様に、基板上に酸化シリコン膜、および酸化物を形成し、加熱処理を行った。加熱処理後、酸化物上に、スパッタリング法によって、Ｔｉ：Ａｌ＝１：１［原子数比］のターゲットを用い、窒素を含む雰囲気にて、膜厚２ｎｍの金属化合物を形成した。得られた金属化合物は、チタン、アルミニウム、および窒素を含んでおり、ＴｉＡｌＮｘ、またはＴｉＡｌｘＮｙ（ｘ，ｙは、任意の数）と表記することができる。サンプル２の酸化物のシート抵抗を測定したところ、３．８×１０３Ω／ｓｑ．であった。酸化物上に金属化合物を形成することで、酸化物のシート抵抗値が低減した。
次に、サンプル３の作製方法について説明する。サンプル２と同様に、基板上に酸化シリコン膜、および酸化物を形成し、加熱処理を行った。加熱処理後、酸化物上に、金属化合物を形成した。金属化合物の形成後、窒素雰囲気にて４００℃の温度で１時間の加熱処理を行った。サンプル３の酸化物のシート抵抗を測定したところ、２．９×１０３Ω／ｓｑ．であった。金属化合物の形成により低減した酸化物のシート抵抗値にほぼ変動は無いが、サンプル２と比較して、サンプル３の酸化物のシート抵抗値は、低減した。
次に、サンプル４の作製方法について説明する。サンプル３と同様に、基板上に酸化シリコン膜、および酸化物を形成し、加熱処理を行った。加熱処理後、酸化物上に、金属化合物を形成した。金属化合物の形成後、加熱処理を行った。加熱処理後、スパッタリング法によって、酸化アルミニウム（Ａｌ２Ｏ３）を含むターゲットを用い、アルゴンと酸素を含む雰囲気にて、膜厚２０ｎｍの酸化アルミニウムを形成した。酸化アルミニウムの形成により、酸化物に酸素（過剰酸素）が供給されると考えられる。ここで、酸化物に酸素が供給されることで、酸化物の抵抗値は増加し、Ｉ型半導体に近づく場合がある。サンプル４の酸化物のシート抵抗を測定したところ、１．９×１０３Ω／ｓｑ．であった。なお、サンプル４において、酸化物のシート抵抗の測定は、酸化アルミニウム除去後に行った。金属化合物の形成によりシート抵抗値が低減した酸化物において、酸化アルミニウムの形成によるシート抵抗値の上昇は見られず、サンプル３と比較して、サンプル４の酸化物のシート抵抗値は、低減した。
次に、サンプル５の作製方法について説明する。サンプル４と同様に、基板上に酸化シリコン膜、および酸化物を形成し、加熱処理を行った。加熱処理後、酸化物上に、金属化合物を形成した。金属化合物の形成後、加熱処理を行った。加熱処理後、酸化アルミニウムを形成した。酸化アルミニウムの形成後に、窒素雰囲気にて４００℃の温度で１時間の加熱処理を行い、連続して酸素雰囲気にて４００℃の温度で１時間の加熱処理を行った。加熱処理により、酸化アルミニウムに含まれる酸素が酸化物に拡散することが考えられる。サンプル５の酸化物のシート抵抗を測定したところ、１．５×１０３Ω／ｓｑ．であった。なお、サンプル５において、酸化物のシート抵抗の測定は、酸化アルミニウム除去後に行った。金属化合物の形成によりシート抵抗値が低減した酸化物において、酸化アルミニウムの形成、および加熱処理によるシート抵抗値の上昇は見られなかった。また、サンプル３、およびサンプル４と比較して、サンプル５の酸化物のシート抵抗値は低減した。
本実施例は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例では、酸化物と、その上に設けられた金属元素を含む層と、の界面について評価した。評価には、酸化物上に、金属元素を含む層を形成したサンプル６と、サンプル６と同様に酸化物上に、金属元素を含む層を形成した後、窒素雰囲気下で熱処理を行ったサンプル７を用いた。
サンプル６の作製方法について説明する。酸化物として、基板上にスパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、膜厚５０ｎｍの酸化物を形成した。次に、形成した酸化物に対して、窒素雰囲気にて４００℃の温度で１時間の加熱処理を行ない、連続して酸素雰囲気にて４００℃の温度で１時間の加熱処理を行った。加熱処理後、酸化物上に金属元素を含む層として、スパッタリング法によって、Ｔｉ：Ａｌ＝１：１［原子数比］のターゲットを用い、窒素を含む雰囲気にて、膜厚２０ｎｍの金属元素を含む層を形成した。得られた金属元素を含む層は、チタン、アルミニウム、および窒素を含んでおり、ＴｉＡｌＮｘ、またはＴｉＡｌｘＮｙ（ｘ，ｙは、任意の数）と表記することができる。
次に、サンプル７の作製方法について説明する。酸化物として、基板上にスパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて、膜厚５０ｎｍの酸化物を形成した。次に、形成した酸化物に対して、窒素雰囲気にて４００℃の温度で１時間の加熱処理を行ない、連続して酸素雰囲気にて４００℃の温度で１時間の加熱処理を行った。加熱処理後、酸化物上に金属元素を含む層として、スパッタリング法によって、Ｔｉ：Ａｌ＝１：１［原子数比］のターゲットを用い、窒素を含む雰囲気にて、膜厚２０ｎｍの金属元素を含む層を形成した。得られた金属元素を含む層は、チタン、アルミニウム、および窒素を含んでおり、ＴｉＡｌＮｘ、またはＴｉＡｌｘＮｙと表記することができる。金属元素を含む層形成後、窒素雰囲気にて４００℃の温度で１時間の加熱処理を行った。
サンプル６およびサンプル７において、酸化物と金属元素を含む層の界面の断面観察を行った。なお、断面観察は、走査型透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）により行った。観察用の装置は日立ハイテクノロジーズ社製ＨＤ−２７００を用いた。図３５（Ａ）にサンプル６の断面ＳＴＥＭ観察結果を示す。図３５（Ｂ）にサンプル７の断面ＳＴＥＭ観察結果を示す。
図３５（Ａ）と比較して、図３５（Ｂ）には、酸化物と金属元素を含む層の間に、化合物層（異層）が形成されていることがわかった。これは、金属元素を含む層形成後の加熱処理により形成されたものと考えられる。
本実施例は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：容量素子、１１０：導電体、１２０：導電体、１３０：絶縁体、２００：トランジスタ、２０３：導電体、２０３ａ：導電体、２０３ｂ：導電体、２０５：導電体、２０７：導電体、２０８：絶縁体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２２０：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２３０ｄ：酸化物、２３０Ｄ：酸化膜、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３９：破線、２４０：破線、２５０：絶縁体、２５０Ａ：絶縁膜、２５２：導電体、２５２ａ：導電体、２５２ｂ：導電体、２５２ｃ：導電体、２５２ｄ：導電体、２５６：導電体、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２７０：バリア層、２７６：バリア層、２８０：絶縁体、２８２：絶縁体、２８２ａ：絶縁体、２８２ｂ：絶縁体、２８５：層、２８５Ａ：膜、２８６：絶縁体、２８７：絶縁体、２８６：絶縁体、２８９：バリア層、２９０：化合物層、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、４００：トランジスタ、４０３：導電体、４０５：導電体、４３０ｃ：酸化物、４３０ｄ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４３３：低抵抗領域、４３４：低抵抗領域、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、４７０：絶縁体、５００：開口部、６５０ａ：メモリセル、６５０ｂ：メモリセル、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線、１４００：ＤＯＳＲＡＭ、１４０５：コントローラ、１４１０：行回路、１４１１：デコーダ、１４１２：ワード線ドライバ回路、１４１３：列セレクタ、１４１４：センスアンプドライバ回路、１４１５：列回路、１４１６：グローバルセンスアンプアレイ、１４１７：入出力回路、１４２０：センスアンプアレイ、１４２２：メモリセルアレイ、１４２３：センスアンプアレイ、１４２５：ローカルメモリセルアレイ、１４２６：ローカルセンスアンプアレイ、１４４４：スイッチアレイ、１４４５：メモリセル、１４４５ａ：メモリセル、１４４５ｂ：メモリセル、１４４６：センスアンプ、１４４７：グローバルセンスアンプ、１６００：ＮＯＳＲＡＭ、１６１０：メモリセルアレイ、１６１１：メモリセル、１６１２：メモリセル、１６１３：メモリセル、１６１４：メモリセル、１６１５：メモリセル、１６１５ａ：メモリセル、１６１５ｂ：メモリセル、１６４０：コントローラ、１６５０：行ドライバ、１６５１：行デコーダ、１６５２：ワード線ドライバ、１６６０：列ドライバ、１６６１：列デコーダ、１６６２：ドライバ、１６６３：ＤＡＣ、１６７０：出力ドライバ、１６７１：セレクタ、１６７２：ＡＤＣ、１６７３：出力バッファ、２０００：ロボット、２００１：演算装置、２００２：センサ、２００３：ライト、２００４：リフト、２００５：駆動部、２００６：通信手段、２００７：スピーカ、２００８：マイクロフォン、２００９：表示部、２０１０：発光部、２０１１：移動機構、３０００：システム、３００１：ロボット、３００２：演算装置、３００３：ブーム、３００４：アーム、３００５：容器、３００６：容器、３００７：物品、３００８：筐体、３００９：センサ、３０１０：通信手段、３０１１：通信手段、３０２１：板、３０２２：バー、３０２３：板、３０２４：板、３０２５：ヘラ、３１１０：ＯＳ−ＦＰＧＡ、３１１１：コントローラ、３１１２：ワードドライバ、３１１３：データドライバ、３１１５：プログラマブルエリア、３１１７：ＩＯＢ、３１１９：コア、３１２０：ＬＡＢ、３１２１：ＰＬＥ、３１２３：ＬＵＴブロック、３１２４：レジスタブロック、３１２５：セレクタ、３１２６：ＣＭ、３１２７：パワースイッチ、３１２８：ＣＭ、３１３０：ＳＡＢ、３１３１：ＳＢ、３１３３：ＰＲＳ、３１３５：ＣＭ、３１３７：メモリ回路、３１３７Ｂ：メモリ回路、３１４０：ＯＳ−ＦＦ、３１４１：ＦＦ、３１４２：シャドウレジスタ、３１４３：メモリ回路、３１４３Ｂ：メモリ回路、３１８８：インバータ回路、３１８９：インバータ回路、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１＿１：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、７０００：ＡＩシステムＩＣ、７００１：リード、７００３：回路部、７０３１：Ｓｉトランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層

Claims (15)

  1. 　トランジスタを有する半導体装置であって、
    　前記トランジスタは、
    　第１の酸化物と、
    　前記第１の酸化物上の第２の酸化物と、
    　前記第２の酸化物上の絶縁体と、
    　前記絶縁体上の導電体と、を有し、
    　前記第１の酸化物は、
    　チャネル形成領域と、前記チャネル形成領域を挟むように位置する第１の領域、および第２の領域と、を有し、
    　前記第２の酸化物は、前記チャネル形成領域、前記第１の領域の一部、および前記第２の領域の一部と接するように設けられ、
    　前記第１の領域、および前記第２の領域は、前記チャネル形成領域よりも酸素濃度が小さいことを特徴とする半導体装置。
  2. 　トランジスタと、前記トランジスタを覆う第１の絶縁体と、前記トランジスタと電気的に接続する第１の導電体、および第２の導電体と、を有する半導体装置であって、
    　前記トランジスタは、
    　第１の酸化物と、
    　前記第１の酸化物上の、金属元素、および酸素を含む、第１の層、および第２の層と、
    　前記第１の酸化物、前記第１の層、および前記第２の層上の第２の酸化物と、
    　前記第２の酸化物上の第２の絶縁体と、
    　前記第２の絶縁体上の第３の導電体と、を有し、
    　前記第１の酸化物は、
    　チャネル形成領域と、前記チャネル形成領域を挟むように位置する第１の領域、および第２の領域と、を有し、
    　前記第１の領域は、前記第１の層と接するように設けられ、
    　前記第２の領域は、前記第２の層と接するように設けられ、
    　前記第２の酸化物は、前記チャネル形成領域と、前記第１の層の一部と、前記第２の層の一部と、接するように設けられ、
    　前記第１の絶縁体と、前記第１の層は、前記第１の領域を露出する第１の開口を有し、
    　前記第１の導電体は、前記第１の開口に設けられ、かつ前記第１の領域と電気的に接続し、
    　前記第１の絶縁体と、前記第２の層は、前記第２の領域を露出する第２の開口を有し、
    　前記第２の導電体は、前記第２の開口に設けられ、かつ前記第２の領域と電気的に接続し、
    　前記第１の領域、および前記第２の領域は、前記チャネル形成領域よりも酸素濃度が小さいことを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
    　ことを特徴とする半導体装置。
  4. 　請求項３において、
    　前記第１の酸化物は、原子数比において、前記元素Ｍよりも前記Ｉｎの方が多い、
    　ことを特徴とする半導体装置。
  5. 　請求項１または請求項２において、
    　前記第１の領域、および前記第２の領域は、アルミニウム、ルテニウム、チタン、タンタル、クロム、およびタングステンの少なくとも一を有する、ことを特徴とする半導体装置。
  6. 　請求項１または請求項２において、
    　前記第１の領域、および前記第２の領域は、さらに窒素を有する、ことを特徴とする半導体装置。
  7. 　請求項１または請求項２において、
    　前記チャネル形成領域は、前記第１の領域、および前記第２の領域よりも水素濃度が低い、ことを特徴とする半導体装置。
  8. 　請求項１または請求項２において、
    　前記トランジスタは、
    　ノーマリーオフ型である、ことを特徴とする半導体装置。
  9. 　請求項２において、
    　前記金属元素は、アルミニウム、ルテニウム、チタン、タンタル、クロム、およびタングステンの少なくとも一を有する、ことを特徴とする半導体装置。
  10. 　請求項２または請求項９において、
    　前記第１の層、および前記第２の層は、さらに窒素を有する、ことを特徴とする半導体装置。
  11. 　請求項２または請求項９において、
    　前記第１の層、および前記第２の層の膜厚は、０．５ｎｍ以上５ｎｍ未満である、ことを特徴とする半導体装置。
  12. 　第１の酸化物上に金属元素を含む第１の層を形成し、
    　前記第１の層をマスクとして、前記第１の酸化物を島状に加工し、
    　島状に加工された前記第１の酸化物上の前記第１の層を加工することで、前記第１の酸化物の第１の領域を露出し、かつ前記酸化物の第２の領域上に第２の層、および前記酸化物の第３の領域上に第３の層を形成し、
    　少なくとも前記第１の酸化物、前記第２の層、および前記第３の層に対して、窒素を含む雰囲気で第１の加熱処理を行うことで、前記第２の領域に含まれる酸素を前記第２の層に引き抜き、かつ前記第３の領域に含まれる酸素を前記第３の層に引き抜き、
    　前記第１の酸化物上に第２の酸化物を形成し、
    　前記第２の酸化物上に絶縁体を形成し、
    　前記絶縁体上に導電体を形成する、
    　ことを特徴とする半導体装置の作製方法。
  13. 　請求項１２において、
    　前記第１の層は、
    　アルゴン及び窒素のいずれか一方または双方のガスを用いて、スパッタリング法により形成される、
    　ことを特徴とする半導体装置の作製方法。
  14. 　請求項１２または請求項１３において、
    　前記第１の加熱処理後に、前記第１の層、および前記第２の層を除去する、
    　ことを特徴とする半導体装置の作製方法。
  15. 　請求項１２または請求項１３において、
    　前記第１の加熱処理の後に、さらに第２の加熱処理を行う、ことを特徴とする半導体装置の作製方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210320209A1 (en) * 2018-09-07 2021-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US11544621B2 (en) * 2019-03-26 2023-01-03 International Business Machines Corporation Cognitive model tuning with rich deep learning knowledge

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011228622A (ja) * 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2015519745A (ja) * 2012-05-09 2015-07-09 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 金属酸化物半導体層の電気伝導性を増加させる方法
JP2016111107A (ja) * 2014-12-03 2016-06-20 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、並びに、表示装置
JP2016134578A (ja) * 2015-01-22 2016-07-25 株式会社東芝 半導体装置及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146694A (ja) * 2009-12-18 2011-07-28 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2011228622A (ja) * 2010-03-30 2011-11-10 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
JP2015519745A (ja) * 2012-05-09 2015-07-09 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ 金属酸化物半導体層の電気伝導性を増加させる方法
JP2016111107A (ja) * 2014-12-03 2016-06-20 株式会社Ｊｏｌｅｄ 薄膜トランジスタ及びその製造方法、並びに、表示装置
JP2016134578A (ja) * 2015-01-22 2016-07-25 株式会社東芝 半導体装置及びその製造方法

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