WO2018224904A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

Info

Publication number
WO2018224904A1
WO2018224904A1 PCT/IB2018/053629 IB2018053629W WO2018224904A1 WO 2018224904 A1 WO2018224904 A1 WO 2018224904A1 IB 2018053629 W IB2018053629 W IB 2018053629W WO 2018224904 A1 WO2018224904 A1 WO 2018224904A1
Authority
WO
WIPO (PCT)
Prior art keywords
oxide
insulator
memory
conductor
transistor
Prior art date
Application number
PCT/IB2018/053629
Other languages
English (en)
French (fr)
Inventor
山崎舜平
Original Assignee
株式会社半導体エネルギー研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体エネルギー研究所 filed Critical 株式会社半導体エネルギー研究所
Priority to US16/618,831 priority Critical patent/US11227920B2/en
Priority to DE112018002846.1T priority patent/DE112018002846T5/de
Priority to CN201880037249.6A priority patent/CN110731013B/zh
Priority to KR1020247001085A priority patent/KR20240007728A/ko
Priority to JP2019523201A priority patent/JPWO2018224904A1/ja
Priority to KR1020197038239A priority patent/KR102625630B1/ko
Priority to CN202311302410.7A priority patent/CN117715435A/zh
Publication of WO2018224904A1 publication Critical patent/WO2018224904A1/ja
Priority to US17/575,707 priority patent/US20220140090A1/en
Priority to JP2022033814A priority patent/JP2022081581A/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof

Definitions

  • the present invention relates to a storage device and a semiconductor device, for example.
  • the present invention relates to a memory device and a method for manufacturing a semiconductor device, for example.
  • the present invention relates to a memory transistor included in a memory device and a method for manufacturing the memory transistor.
  • the present invention relates to, for example, a processor and an electronic device.
  • the present invention relates to a method for manufacturing a processor and an electronic device.
  • the present invention relates to a driving method of a storage device, a processor, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of one embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a display device, a light-emitting device, a lighting device, an electro-optical device, a memory device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • a semiconductor pattern provided in a columnar shape is in direct contact with an insulator having a charge storage layer. Further, in Patent Document 2, a semiconductor pattern provided in a columnar shape is in direct contact with an insulator that functions as a tunnel dielectric. When the semiconductor and the insulator are in direct contact with each other, a trap center may be formed at these interfaces. The trap center formed at the interface between the semiconductor and the insulator captures electrons and fluctuates the threshold voltage of the transistor in the positive direction. There is a risk of adversely affecting the effective mobility and reliability.
  • an object of one embodiment of the present invention is to provide a semiconductor device in which formation of a trap center is suppressed and favorable electrical characteristics are provided.
  • Another object is to provide a semiconductor device having a large storage capacity per unit area. Another object is to provide a semiconductor device with a novel structure in which memory cells (also referred to as memory transistors) are stacked. Another object is to provide a highly productive semiconductor device.
  • Another object is to provide a module including the semiconductor device. Another object is to provide an electronic device including the semiconductor device or the module. Another object is to provide a novel semiconductor device. Another object is to provide a new module. Another object is to provide a novel electronic device.
  • One embodiment of the present invention is a semiconductor device including a memory transistor.
  • the memory transistor includes a conductor having an opening, a first insulator provided in contact with an inner side surface of the opening, and a first insulator.
  • a second insulator provided in contact with the inner side of the second insulator, a third insulator provided in contact with the inner side of the second insulator, and a first insulator provided in contact with the inner side of the third insulator.
  • a second oxide provided in contact with the inside of the first oxide, the energy gap of the second oxide being a narrower semiconductor than the energy gap of the first oxide Device.
  • the present invention is a semiconductor device including a memory transistor.
  • the memory transistor includes a conductor having an opening, a first insulator provided in contact with an inner side surface of the opening, A second insulator provided in contact with the inside of the insulator; a third insulator provided in contact with the inside of the second insulator; and provided in contact with the inside of the third insulator.
  • the energy gap of the second oxide is narrower than that of the first oxide
  • the energy gap of the second oxide is narrower than that of the third oxide.
  • the first oxide and the second oxide preferably include In, an element M (M is Al, Ga, Y, or Sn), and Zn.
  • the atomic ratio of the element M to In in the first oxide is preferably larger than the atomic ratio of the element M to In in the second oxide.
  • the semiconductor device further includes a base, the semiconductor device includes a plurality of memory transistors on the base, and the plurality of memory transistors are stacked in a direction perpendicular to one surface of the base. It is preferable to be provided.
  • the first insulator is preferably an oxide containing any one of silicon, aluminum, and hafnium.
  • the third insulator is preferably an oxide containing any one of silicon, aluminum, and hafnium.
  • the memory transistor may further include a fourth insulator, and the fourth insulator is preferably provided in contact with the inside of the third oxide.
  • formation of a trap center is suppressed, and a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device having a large storage capacity per unit area can be provided.
  • a semiconductor device with a novel structure in which memory cells (also referred to as memory transistors) are stacked can be provided.
  • a highly productive semiconductor device can be provided.
  • a module including the semiconductor device can be provided.
  • an electronic device including the semiconductor device or the module can be provided.
  • a novel semiconductor device can be provided.
  • a new module can be provided.
  • a novel electronic device can be provided.
  • FIG. 10 is a perspective view illustrating a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a top view illustrating a semiconductor device according to one embodiment of the present invention.
  • 4A to 4D illustrate a manufacturing process of a semiconductor device according to one embodiment of the present invention.
  • 4A to 4D illustrate a manufacturing process of a semiconductor device according to one embodiment of the present invention.
  • 4A to 4D illustrate a manufacturing process of a semiconductor device according to one embodiment of the present invention.
  • 4A to 4D illustrate a manufacturing process of a semiconductor device according to one embodiment of the present invention.
  • 4A to 4D illustrate a manufacturing process of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a functional block diagram illustrating a structure example of a memory device according to one embodiment of the present invention, and a circuit diagram illustrating a structure example of a memory string.
  • FIG. 6 illustrates a configuration example of a three-dimensional structure of a memory cell array according to one embodiment of the present invention.
  • FIG. 6 illustrates a configuration example of a three-dimensional structure of a memory cell array according to one embodiment of the present invention.
  • FIG. 6 illustrates a configuration example of a three-dimensional structure of a memory cell array according to one embodiment of the present invention.
  • FIG. 5 is a circuit diagram illustrating operation of a memory device according to one embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a memory device according to one embodiment of the present invention.
  • 1 is a block diagram illustrating a configuration example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a block diagram illustrating an application example of an AI system according to one embodiment of the present invention.
  • FIG. 10 is a schematic perspective view illustrating a configuration example of an IC incorporating an AI system according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the process order or the stacking order. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • “electrically connected” includes a case of being connected via “something having an electric action”.
  • the “thing having some electric action” is not particularly limited as long as it can exchange electric signals between connection targets.
  • “thing having some electric action” includes electrodes, wiring, switching elements such as transistors, resistance elements, inductors, capacitors, and other elements having various functions.
  • a nitrided oxide refers to a compound having a higher nitrogen content than oxygen.
  • oxynitride refers to a compound having a higher oxygen content than nitrogen.
  • content of each element can be measured using Rutherford backscattering method (RBS: Rutherford Backscattering Spectrometry) etc., for example.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • a barrier film is a film having a function of suppressing permeation of impurities such as hydrogen and oxygen, and when the barrier film has conductivity, the barrier film is referred to as a conductive barrier film. There is.
  • a metal oxide is a metal oxide in a broad expression.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like.
  • oxide semiconductors also referred to as oxide semiconductors or simply OS
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as an OS FET, it can be said to be a transistor including a metal oxide or an oxide semiconductor.
  • Ga: Zn 1: 1: 1 or the vicinity thereof, when In is 1 with respect to the total number of atoms, Ga is greater than 0.1 and 2 or less (0.1 ⁇ Ga ⁇ 2 And Zn is greater than 0.1 and less than or equal to 2 (0.1 ⁇ Zn ⁇ 2).
  • FIGS. 1A is a top view of the memory cell array 700
  • FIG. 1B is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. 1A
  • FIG. 1C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 1A and is a cross-sectional view illustrating a memory string.
  • FIGS. 1D, 2A, and 2B are enlarged views of a portion surrounded by an alternate long and short dash line in FIG. 1B.
  • a memory transistor that functions as a memory cell is illustrated in FIG. It is a figure explaining.
  • FIG. 1D is a cross-sectional view of the memory transistor
  • FIGS. 2A and 2B are perspective views of the memory transistor
  • FIG. 2C is a perspective view in which a portion surrounded by an alternate long and short dash line in FIG. 1C is enlarged, and is a diagram illustrating a transistor functioning as a selection transistor.
  • an orthogonal coordinate system including an x-axis, a y-axis, and a z-axis is set for convenience.
  • the x-axis and the y-axis are parallel to the top surface of the base 720 on which the memory cell array 700 is provided, and the z-axis is perpendicular to the top surface of the base 720.
  • the memory cell array 700 includes a stacked body in which a conductor 701 (conductors 701_1 to 701_m: m is a natural number of 2 or more) or a conductor 702 and insulating films are alternately stacked over a base 720.
  • a conductor 701 (conductors 701_1 to 701_m: m is a natural number of 2 or more) or a conductor 702 and insulating films are alternately stacked over a base 720.
  • an insulator 703 (insulators 703_1 to 703_4) is provided inside an opening formed so as to penetrate the stacked body, and an oxide 704 (oxide 704_1 to oxide 704_1 is oxidized inside the insulator 703).
  • the conductor 701 is provided extending in the x-axis direction.
  • the insulator 703 and the oxide 704 are provided so as to extend in the z-axis direction.
  • the conductor 701, the insulator 703, and the oxide 704 are preferably provided so as to intersect each other vertically.
  • the conductor 707 is provided to extend in the z-axis direction.
  • the conductor 708 may be provided by extending in the y-axis direction.
  • a conductor functioning as the wiring BL connected to the conductor 705 may be provided so as to extend in the y-axis direction. Note that part of the conductor 705 may function as the wiring BL, and the conductor may be provided extending in the y-axis direction.
  • the oxide 704 is formed in a columnar shape and is provided extending in the z-axis direction.
  • the insulator 703 is provided so as to surround the periphery of the columnar oxide 704 side.
  • the conductor 707 is formed in a columnar shape and is provided extending in the z-axis direction.
  • the columnar oxide 704 is electrically connected to the conductor 706 at the lower end in the z-axis direction and electrically connected to the conductor 705 at the upper end.
  • the conductor 706 is electrically connected to the lower ends of two adjacent columnar oxides 704, and the upper ends of the two columnar oxides 704 are electrically connected to each other. It is electrically connected to the conductor 705 separated into two.
  • the vicinity of the region where the conductor 701 intersects with the insulator 703 and the oxide 704 functions as a memory transistor.
  • the vicinity of a region where the conductor 702 intersects with the insulator 703 and the oxide 704 functions as a selection transistor.
  • the channel length directions of these memory transistors and selection transistors are parallel to the z-axis. Memory transistors or selection transistors are electrically connected in series, and these constitute a memory string.
  • the structure of the semiconductor device described in this embodiment is an example, and the present invention is not limited to the number and arrangement of circuit elements and wirings illustrated in the drawings and the like according to this embodiment. .
  • the number and arrangement of circuit elements and wirings included in the semiconductor device according to this embodiment can be set as appropriate in accordance with a circuit configuration and a driving method.
  • the base 720 on which the memory cell array 700 is provided preferably has an insulating surface.
  • a semiconductor substrate with an insulating film formed on the surface an insulator substrate, a conductor substrate with an insulator formed on the surface, or the like may be used.
  • the semiconductor substrate for example, a semiconductor substrate such as silicon or germanium, or a semiconductor substrate such as silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide may be used.
  • insulator substrate for example, a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), a resin substrate, or the like may be used. Further, a semiconductor substrate having an insulator region inside the above-described semiconductor substrate, for example, an SOI (Silicon On Insulator) substrate may be used. As the conductor substrate, a graphite substrate, a metal substrate, an alloy substrate, a conductive resin substrate, or the like may be used.
  • the conductor 701 functions as a gate of the memory transistor and is electrically connected to the word line. That is, the conductor 701, the conductor 707, and the conductor 708 also function as part of the word line.
  • the conductor 701 is preferably provided in a step shape in which the lower conductor 701 extends to the A2 side from the upper conductor 701. In this manner, by providing the conductor 701, a part of the upper surface of the lower conductor 701 does not overlap with the upper conductor 701. Therefore, the region of each layer of the conductor 701 and each conductor 707 are connected. Can be connected.
  • a conductive material such as silicon or metal can be used.
  • silicon is used for the conductor 701, amorphous silicon or polysilicon can be used.
  • p-type impurities or n-type impurities may be added in order to make silicon conductive.
  • silicide containing titanium, cobalt, or nickel can be used as the conductor 701.
  • a metal material aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium,
  • a material containing one or more metal elements selected from ruthenium or the like can be used.
  • the conductor 702 is provided above the conductor 701 with an insulating film interposed therebetween.
  • the conductor 702 functions as a gate of a selection transistor (bit line side selection transistor: SDT and source line side selection transistor: SST).
  • SDT bit line side selection transistor
  • SST source line side selection transistor
  • a material used for the conductor 701 and the conductor 702 may be determined in consideration of a work function or the like depending on the use of the conductor 701 and the conductor 702.
  • an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, metal oxynitride Things can be used as the insulating film provided in the upper layer and the lower layer of the conductor 701 and the conductor 702.
  • an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, metal oxynitride Things can be used. Silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, silicon oxide or resin with vacancies, relative permittivity Therefore, it is preferable to use it for the insulating film.
  • the insulating film aluminum oxide, gallium oxide, hafnium oxide, zirconium oxide, oxide containing aluminum and hafnium, oxynitride containing aluminum and hafnium, oxide containing silicon and hafnium, oxide containing silicon and hafnium Nitride or nitride containing silicon and hafnium can be used, but since these have high relative dielectric constant, parasitic capacitance may be generated between the conductors 701 or between the conductors 701 and 702. .
  • the material used for the insulating film can be determined according to the design and use of the device.
  • the insulator 703 includes an insulator 703a, an insulator 703b, and an insulator 703c.
  • the insulator 703a is provided on the conductor 701 side
  • the insulator 703c is provided on the oxide 704 side
  • the insulator 703b is provided between the insulator 703a and the insulator 703c.
  • the insulator 703a functions as a gate insulating layer
  • the insulator 703b functions as a charge storage layer
  • the insulator 703c functions as a tunnel insulating layer.
  • the selection transistor may not include the charge storage layer and the tunnel insulating layer. Therefore, in the bit line side transistor: SDT and the source line side transistor: SST, the insulator 703b and the insulator 703c may not be provided as the insulator 703, and only the insulator 703a may be provided.
  • the oxide 704 has a two-layer structure of the oxide 704a and the oxide 704b; however, the present invention is not limited to this. As illustrated in FIG. 2B, the oxide 704 may have a three-layer structure of an oxide 704a, an oxide 704b, and an oxide 704c, or a stacked structure of four or more layers. Further, an insulator 711 may be provided inside the oxide 704b.
  • silicon oxide or silicon oxynitride is preferably used.
  • aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium may be used. Alternatively, these may be stacked to form the insulator 703a.
  • the insulator 703b is preferably formed using a material that functions as a charge storage layer, and silicon nitride or silicon nitride oxide is preferably used. Alternatively, aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium may be used.
  • the insulator 703c It is preferable to use silicon oxide or silicon oxynitride as the insulator 703c. Alternatively, aluminum oxide, hafnium oxide, or an oxide containing aluminum and hafnium may be used. Alternatively, these may be stacked to form the insulator 703c.
  • the insulator 703c is preferably thinner than the insulator 703a. Although details will be described later, when data is written to or erased from the memory transistor, charge is transferred between the oxide 704 and the insulator 702b through the insulator 703c. That is, the insulator 703c functions as a tunnel insulating layer.
  • the insulator 703 formed in the bottom of the opening is different from that using dry etching or the like. It must be removed by isotropic etching. During the anisotropic etching, the insulator 703c is also exposed to plasma, radicals, gases, chemicals, and the like on the side surfaces. When the side surface of the insulator 703c is damaged by these, a trap center is generated in the insulator 703c, which may affect the electrical characteristics of the transistor.
  • the side surface of the insulator 703c is required to have high resistance against damage caused by etching.
  • the insulator 703c is preferably formed using aluminum oxide, a stack of silicon oxide and aluminum oxide, or a stack of silicon oxynitride and aluminum oxide.
  • the insulator 703a, the insulator 703b, and the insulator 703c can be formed by an ALD method or a CVD method.
  • the film is exposed to the air atmosphere in the same chamber or using a multi-chamber film formation apparatus having a plurality of chambers. However, it is preferable to form the film continuously.
  • oxide 704 a metal oxide that functions as an oxide semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used.
  • An oxide semiconductor is preferable because it has favorable on-state characteristics and high mobility as compared with a semiconductor formed of silicon or the like.
  • the oxide 704 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium) It is preferable to use a metal oxide such as one or a plurality selected from hafnium, tantalum, tungsten, or magnesium. Further, as the oxide 704, an In—Ga oxide or an In—Zn oxide may be used as the oxide 704, an In—Ga oxide or an In—Zn oxide may be used.
  • the oxide 704 preferably includes an oxide 704a provided on the insulator 703c side and an oxide 704b provided on the inner side of the oxide 704a.
  • the oxide 704a is preferably an oxide having a relatively wide energy gap with respect to the oxide 704b.
  • an oxide having a wide energy gap may be called a wide gap
  • an oxide having a narrow energy gap may be called a narrow gap.
  • the energy at the lower end of the conduction band of the oxide 704a is preferably higher than the energy at the lower end of the conduction band of the oxide 704b.
  • the electron affinity of the oxide 704a is preferably smaller than the electron affinity of the oxide 704b.
  • the oxide 704a and the oxide 704b have a combination in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 704b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 704b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 704a.
  • a metal oxide having a composition and a composition in the vicinity thereof can be used. These oxides 704a and 704b are preferably combined so as to satisfy the above-described atomic ratio relationship.
  • the said composition shows the atomic ratio in the oxide formed on the base
  • a CAAC-OS described later is preferably used as the oxide 704a
  • a CAC-OS is preferably used as the oxide 704b.
  • the c-axis is parallel to the xy plane illustrated in FIG. 1A or the like, that is, perpendicular to the z-axis and oriented from the side surface of the opening toward the center. It is preferable.
  • the lower end of the conduction band changes gently.
  • the lower end of the conduction band at the junction of the oxide 704a and the oxide 704b is continuously changed or continuously joined.
  • the density of defect states in the mixed layer formed at the interface between the oxide 704a and the oxide 704b is preferably lowered.
  • the oxide 704a and the oxide 704b have a common element other than oxygen (main component), a mixed layer with a low density of defect states can be formed.
  • the oxide 704b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 704a.
  • the density of defect states at the interface between the oxide 704a and the oxide 704b can be reduced. Therefore, the influence on the carrier conduction due to the interface scattering is reduced, and the memory transistor 710 can obtain a high on-current.
  • oxide 704 Note that a more detailed description of the metal oxide that can be used as the oxide 704 will be described later.
  • FIG. 1D is an enlarged view of the memory transistor 710 surrounded by an alternate long and short dash line in FIG.
  • FIG. 2A is a perspective view of the memory transistor 710.
  • the oxide 704b is provided so as to be surrounded by the oxide 704a.
  • the carrier when carriers flow through the oxide 704 in the direction from the conductor 705 to the conductor 706 or in the direction from the conductor 706 to the conductor 705, the carrier mainly includes a carrier having a narrow gap. Flows. Therefore, when the above structure is used, a high current driving capability, that is, a large on-current and high field-effect mobility can be obtained in the on state of the transistor.
  • the oxide 704a between the oxide 704b and the insulator 703c the oxide 704b serving as a carrier path and the insulator 703c are not in direct contact with each other, and formation of a trap center is suppressed. Can do.
  • the trap center formed at the interface between the semiconductor (oxide semiconductor) and the insulator captures electrons and fluctuates the threshold voltage of the transistor in the positive direction. Therefore, the reliability and on / off characteristics of the transistor May adversely affect
  • a transistor including the oxide is not affected by electrical characteristics due to the trap center, and thus can have higher current driving force, that is, higher on-state current and higher field-effect mobility in an on state.
  • the transistor and the semiconductor device including the transistor can have high reliability.
  • FIG. 2B illustrates a different example of the memory transistor 710.
  • the memory transistor 710 includes an insulator 703a, an insulator 703b, and an insulator 703c provided with an oxide 704a and an oxide 704b provided inside the oxide 704a.
  • An oxide 704c is provided inside 704b.
  • an insulator 711 may be embedded inside the oxide 704c. Note that the insulator 711 is not necessarily provided, and the inside of the oxide 704c may be a cavity.
  • the oxide 704b may be provided so as to be sandwiched between the oxide 704a and the oxide 704c.
  • the oxide 704c preferably has a wide gap like the oxide 704a.
  • the insulator 711 is preferably a material that can supply oxygen to the oxide 704 or a material that can supply impurities such as hydrogen and nitrogen.
  • oxygen can be supplied to the oxide 704 by using an oxide containing as little hydrogen or nitrogen as the insulator 711.
  • impurities such as hydrogen and water contained in the oxide 704 can be removed, so that the oxide 704 is highly purified.
  • a memory transistor and a semiconductor device using the transistor can have high reliability.
  • hydrogen or nitrogen can be supplied to the oxide 704 by using an oxide containing hydrogen or nitrogen as the insulator 711.
  • the resistance value of the oxide 704 may be decreased.
  • the memory transistor can be operated with a lower driving voltage.
  • a high current driving capability that is, a large on-state current and a high field effect mobility can be obtained in the on state of the memory transistor.
  • the opening formed in the stacked body in which the memory transistor 710 is provided has a circular top surface in FIGS. 1A, 2A, and 2B, but is not limited thereto.
  • the upper surface may be an ellipse or a polygon such as a triangle or a rectangle.
  • the top surfaces of the insulator 703 and the oxide 704 may be changed in accordance with the top surface shape of the opening.
  • the opening may have a shape in which the cross-sectional area of the lower (conductor 706 side) opening is narrower than the cross-sectional area of the upper (conductor 705 side) opening.
  • a memory transistor is formed using the oxide 704, the insulator 703, and the conductor 701 (any one of the conductors 701_1 to 701_m).
  • FIG. 1 shows an example in which memory transistors are stacked in m stages (m is a natural number of 4 or more).
  • the conductor 705 is electrically connected to the oxide 704 and functions as a part of the source line SL or the bit line BL.
  • a conductive material containing a metal element is preferably used.
  • a metal compound layer including a metal element included in the conductor 705 and a component of the oxide 704 is preferably formed at the interface between the conductor 705 and the oxide 704. The formation of the metal compound is preferable because contact resistance between the conductor 705 and the oxide 704 is reduced.
  • the conductor 705 absorbs oxygen contained in the oxide 704 and reduces the resistance of the oxide 704 in the vicinity of the interface between the conductor 705 and the oxide 704, whereby the conductor 705, the oxide 704, The contact resistance can be reduced.
  • a conductive material containing one or more metal elements selected from aluminum, ruthenium, titanium, tantalum, chromium, tungsten, and copper is preferably used.
  • the conductor 706 includes an oxide 704 that is electrically connected to the conductor 705 functioning as a part of the bit line BL and a conductor 705 functioning as a part of the source line SL.
  • a memory string is formed by being electrically connected to the oxide 704 that is electrically connected to the memory string.
  • a region surrounded by a dotted line in FIG. 1A represents a memory string. That is, FIG. 1A shows a memory cell array 700 having four memory strings.
  • a material similar to that of the conductor 705 can be used.
  • the same material as the conductor 705 may be used, or a different material may be used.
  • a metal compound layer including a metal element included in the conductor 706 and a component of the oxide 704 is preferably formed at the interface between the conductor 706 and the oxide 704.
  • the formation of the metal compound is preferable because contact resistance between the conductor 706 and the oxide 704 is reduced.
  • the conductor 706 absorbs oxygen contained in the oxide 704 and the resistance of the oxide 704 in the vicinity of the interface between the conductor 706 and the oxide 704 is reduced, so that the conductor 706 and the oxide 704 The contact resistance can be reduced.
  • FIG. 3 is a top view illustrating a memory cell array 700A in which a plurality of memory cell arrays 700 having six stages of memory transistors are combined.
  • some components are omitted for ease of explanation.
  • a selection transistor bit line side transistor: SDT and source line side transistor: SST
  • a conductor 705 functioning as part of the bit line BL and the source line SL and a conductor 708 functioning as part of the word line WL are shown by solid lines.
  • each memory cell array 700 has four memory strings having six stages of memory transistors.
  • the end on the bit line side of the memory string is electrically connected to different bit lines BL (BL_1 to BL_4).
  • the end of the memory string on the source line side is electrically connected to the source line SL, and a common potential is applied.
  • the source line SL may be grounded or given a constant potential. Further, the potential may be changed in accordance with the operation of the circuit.
  • the conductors 701_1 to 701_6 are electrically connected to different word lines WL, respectively.
  • the bit line side conductors 701_1 to 701_6 are electrically connected to WLa_1 to WLa_6, respectively, and the source line side conductors 701_1 to 701_6 are electrically connected to WLb_1 to WLb_6, respectively.
  • An arbitrary memory transistor in the memory cell array 700 can be selected by appropriately selecting the bit lines BL (BL_1 to BL_4) and the word lines (WLa_1 to WLa_6 and WLb_1 to WLb_6). In addition, writing, reading, erasing, and the like can be performed on the selected memory transistor.
  • each memory string is provided with a selection transistor (not shown), an arbitrary memory cell array 700 in the memory cell array 700A is selected, and an arbitrary memory transistor in the selected memory cell array 700 is selected. , Writing, reading, erasing, and the like can be performed.
  • the metal oxide preferably contains at least indium or zinc. In particular, it is preferable to contain indium and zinc. In addition to these, it is preferable that aluminum, gallium, yttrium, tin, or the like is contained. One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is a carrier. This function prevents electrons from flowing.
  • a function of switching (a function of turning on / off) can be imparted to CAC-OS or CAC-metal oxide by causing the conductive function and the insulating function to act complementarily. In CAC-OS or CAC-metal oxide, by separating each function, both functions can be maximized.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different energy gaps.
  • CAC-OS or CAC-metal oxide includes a component having a wide gap caused by an insulating region and a component having a narrow gap caused by a conductive region.
  • the carrier when the carrier flows, the carrier mainly flows in the component having the narrow gap.
  • the component having a narrow gap acts in a complementary manner to the component having a wide gap, and the carrier flows through the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or the CAC-metal oxide is used for a channel formation region of a transistor, high current driving force, that is, high on-state current and high field-effect mobility can be obtained in the on-state of the transistor.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the CAAC-OS includes a layered crystal in which a layer containing indium and oxygen (hereinafter referred to as In layer) and a layer including elements M, zinc, and oxygen (hereinafter referred to as (M, Zn) layers) are stacked.
  • In layer a layer containing indium and oxygen
  • M, Zn elements M, zinc, and oxygen
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be expressed as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS impurities and defects oxygen deficiency (V O: also referred to as oxygen vacancy), etc.) with little metal oxide It can be called a thing. Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • A-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field-effect mobility can be realized by using the metal oxide for a channel formation region of the transistor.
  • a highly reliable transistor can be realized.
  • the electrical conduction in the solid is hindered by a scattering source called a scattering center.
  • a scattering source called a scattering center.
  • lattice scattering and ionized impurity scattering are the main scattering centers.
  • the carrier mobility is high.
  • a metal oxide containing less oxygen than oxygen that satisfies the stoichiometric composition is considered to have a large amount of oxygen deficiency V 2 O.
  • the atoms present around this oxygen vacancy are located in a distorted place rather than the essential state. There is a possibility that the distortion caused by this oxygen deficiency becomes the scattering center.
  • excess oxygen exists in a free state in the metal compound becomes O ⁇ or O 2 ⁇ by receiving electrons. There is a possibility that excess oxygen that becomes O ⁇ or O 2 ⁇ becomes a scattering center.
  • the carrier mobility is high when the metal oxide has an essential state containing oxygen that satisfies the stoichiometric composition.
  • Indium-gallium-zinc oxide which is a kind of metal oxide containing indium, gallium, and zinc, has a large crystal structure because it tends to hardly grow in the atmosphere.
  • a smaller crystal for example, the above-described nanocrystal
  • a crystal of several mm or a crystal of several cm is more structurally stable than a crystal of several mm or a crystal of several cm. This is presumably because the strain energy is relaxed when the small crystals are connected to each other than when the large crystals are formed.
  • a defect may be formed in order to relax strain energy in the region. Therefore, carrier mobility can be increased by reducing strain energy without forming defects in the region.
  • a metal oxide with low carrier density is preferably used.
  • the impurity concentration in the metal oxide film may be lowered and the defect level density may be lowered.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the metal oxide has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • the trap level density may also be low.
  • the charge trapped in the trap level of the metal oxide takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor including a metal oxide with a high trap state density in a channel formation region may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon and carbon in the metal oxide and the concentration of silicon and carbon in the vicinity of the interface with the metal oxide are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated. Therefore, a transistor in which a metal oxide containing an alkali metal or an alkaline earth metal is used for a channel formation region is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the metal oxide.
  • the concentration of the alkali metal or alkaline earth metal in the metal oxide obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the channel formation region is preferably reduced as much as possible.
  • the nitrogen concentration in the metal oxide is less than 5 ⁇ 10 19 atoms / cm 3 , preferably 5 ⁇ 10 18 atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less in SIMS, Preferably, it is 5 ⁇ 10 17 atoms / cm 3 or less.
  • the metal oxide reacts with oxygen bonded to the metal atom to become water, so that oxygen vacancies may be formed. When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated. In addition, a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor using a metal oxide containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the metal oxide is reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the off-state current of the transistor can be reduced and stable electric characteristics can be imparted.
  • FIGS. 4A to 13B (A) is a top view as viewed from the z-axis direction, and (B) is a cross-sectional view of a portion indicated by a one-dot chain line in A1-A2 in (A). is there. Further, (C) is a cross-sectional view of a portion indicated by a dashed line A3-A4 in (A).
  • FIGS. 12D and 13D are enlarged cross-sectional views of a portion surrounded by an alternate long and short dash line in FIGS. 12B and 13B, respectively.
  • a conductor 706 is formed over a base 720 having an insulating surface, and an insulating film 721 is formed so as to cover the conductor 706 (see FIG. 4).
  • the conductor 706 can be formed by first forming a conductive film to be the conductor 706 and processing it using a lithography method.
  • the method for forming the conductor 706 and the insulating film 721 is not limited thereto.
  • An insulating film 721 may be formed over the base 720, and unnecessary portions of the insulating film 721 may be removed to form a groove or an opening, and the conductor 706 may be embedded in the groove or the opening.
  • Such a method for forming a conductor may be called a damascene method (single damascene method, dual damascene method).
  • the conductor 706 and the insulating film 721 are formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: Pulsed Laser Deposition). Or ALD (Atomic Layer Deposition) method or the like.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD Atomic Layer Deposition
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can reduce plasma damage to the object to be processed.
  • the ALD method does not cause plasma damage during film formation, a film with few defects can be obtained.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • a resist is exposed through a photomask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by dry etching such as ashing or wet etching.
  • the resist mask can be removed by performing wet etching after dry etching or by performing dry etching after wet etching.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film that serves as a hard mask material is formed over the conductive film, a resist mask is formed thereover, and the hard mask material is etched to form a hard mask having a desired shape. be able to.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • the etching treatment may be performed after removing the resist mask used for forming the hard mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the conductive film is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a conductive film containing a metal element is preferably formed by a sputtering method. Alternatively, it can be formed using a CVD method.
  • the surface of the insulating film 721 is preferably subjected to planarization treatment as necessary.
  • planarization treatment a chemical mechanical polishing (CMP) method or a reflow method can be used.
  • conductive films 701A and insulating films 722A are alternately stacked over the conductor 706 and the insulating film 721.
  • the conductive film 701A is formed over the insulating film 721 and the insulating film 722A is formed over the conductive film 701A; however, the order of formation is not limited to this.
  • the insulating film 722A may be formed over the insulating film 721, and the conductive film 701A may be formed over the insulating film 722A.
  • a CVD method can be used for forming the conductive film 701A and the insulating film 722A. Further, a sputtering method may be used.
  • the number of stacked layers is not limited thereto. Depending on the required performance of the semiconductor device, five or more layers may be formed.
  • the conductive film 701A and the insulating film 722A may be formed in 32 layers, 64 layers, 128 layers, or 200 layers or more, respectively.
  • a conductive film 702A is formed over the top layer of the insulating film 722A.
  • a mask 723 is formed over the conductive film 702A (see FIG. 5).
  • the conductive film 702A can be formed using a method similar to that of the conductive film 701A and using a similar material. Note that the conductive film 702A may be formed by the same method as the conductive film 701A or may be formed by a different method. The conductive film 702A may be the same material as the conductive film 701A or a different material.
  • the conductive film 702A, the conductive film 701A, and the insulating film 722A are processed to form stepwise conductive films 701B, 702B, and 722B as shown in FIG.
  • etching of the conductive film 702A, the conductive film 701A, and the insulating film 722A and slimming of the mask 723 are alternately performed, whereby the step-shaped conductive film 701B, A conductive film 702B and an insulating film 722B can be formed.
  • the mask 723 is reduced in both width and thickness to be a mask 723A (see FIG. 6).
  • the insulating film 724 can be formed by a CVD method.
  • the insulating film 724 is preferably planarized by a CMP method or a reflow method.
  • a mask 725 is formed over the insulating film 724. By forming the mask 725 over the planarized insulating film 724, the accuracy of lithography is improved (see FIG. 7).
  • the insulating film 724, the conductive film 702B, the conductive film 701B, the insulating film 722B, and the insulating film 721 are processed.
  • a conductor 701 that functions as a gate of the memory transistor and is electrically connected to the word line and a conductor 702 that functions as a gate of the selection transistor are formed.
  • the insulating film 722B becomes an insulator 722 by the processing (see FIG. 8).
  • the insulator 726 can be formed by a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio. Alternatively, the insulator 726 may be formed by a combination of the ALD method and the CVD method.
  • the insulator 726 is preferably planarized by a CMP method or a reflow method.
  • the insulator 726 may be polished until the surface of the insulating film 724 is exposed.
  • the insulating film 724 and the insulator 726 may be polished together. In this case, the insulating film 724 is thin.
  • the insulating film 724 is processed using a lithography method to form a first opening so that the conductor 701 is exposed.
  • the first opening is formed for each conductor 701 formed in a step shape.
  • an opening exposing the conductor 702 may be formed at the same time (see FIG. 9).
  • a conductor 707 is formed so as to be embedded in the first opening.
  • the conductor 707 can be formed by a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the conductor 707 may be formed by combining the ALD method and the CVD method.
  • the conductor 707 may have a stacked structure including a plurality of layers.
  • the conductor 707 can be formed by forming a conductive film to be the conductor 707 over the insulating film 724 and inside the first opening, and removing an unnecessary conductive film using CMP or the like.
  • the insulating film 724, the conductor 702, the conductor 701, the insulator 722, and the insulating film 721 are processed by a lithography method, so that a second opening is formed so as to expose the conductor 706 (FIG. 10).
  • an insulating film 703A to be the insulator 703 is formed over the insulating film 724 and the conductor 707 and inside the second opening (see FIG. 11).
  • the insulating film 703A may be formed by sequentially stacking an insulating film to be the insulator 703a, an insulating film to be the insulator 703b, and an insulating film to be the insulator 703c.
  • the insulating film 703A can be formed by a CVD method or an ALD method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio.
  • the insulating film 703A may be formed by a combination of the ALD method and the CVD method.
  • the insulating film to be the insulator 703a, the insulating film to be the insulator 703b, and the insulating film to be the insulator 703c may be formed using the same film formation device or different film formation devices. Note that the insulating film to be the insulator 703c is preferably formed to be thinner than the insulating film to be the insulator 703a so that the insulator 703c is thinner than the insulator 703a.
  • the insulating film 703A formed on the bottom of the second opening is removed to obtain the insulator 703.
  • anisotropic etching is preferably used for removal of the insulating film 703A.
  • the insulator 703 is provided only on the sidewall of the second opening (see FIG. 12).
  • FIG. 12D is an enlarged view of a portion surrounded by an alternate long and short dash line in FIG.
  • a material 727 also referred to as a sacrificial layer
  • the insulator 703 positioned in the horizontal direction (xy direction) of the conductor 702 can be the insulator 703a alone.
  • the gate insulating films of the selection transistors SST and SDT are configured by the insulator 703a.
  • an oxide 704 is formed inside the second opening.
  • the oxide 704 is unnecessary because the oxide to be the oxide 704a and the oxide to be the oxide 704b are sequentially formed over the insulating film 724, the conductor 707, the insulator 703, and inside the second opening.
  • the oxide can be formed by removal using a CMP method or the like (see FIG. 13).
  • FIG. 13D is an enlarged view of a portion surrounded by an alternate long and short dash line in FIG. 13B.
  • FIG. 13D illustrates an example in which the oxide 704 has a two-layer structure of the oxide 704a and the oxide 704b; however, the present invention is not limited to this.
  • the oxide 704 may have a three-layer structure of the oxide 704a, the oxide 704b, and the oxide 704c, or a stacked structure of four or more layers.
  • the oxide 704 can be formed by a CVD method, an ALD method, or a sputtering method. In particular, it is preferable to use the ALD method because a film having a uniform thickness can be formed even for a groove or opening having a large aspect ratio. Alternatively, the oxide 704 may be formed by a combination of the ALD method and the CVD method.
  • the oxide to be the oxide 704a, the oxide to be the oxide 704b, and the oxide to be the oxide 704c may be formed using the same film formation apparatus or different film formation apparatuses.
  • the oxide 704 has a two-layer structure of the oxide 704a and the oxide 704b
  • the oxide 704 includes three layers of the oxide 704a, the oxide 704b, and the oxide 704c inside the oxide 704b.
  • an insulator 711 as illustrated in FIG. 3B may be formed inside the oxide 704c.
  • the insulator 711 can be formed using a material that supplies oxygen to the oxide 704 or a material that supplies hydrogen in accordance with characteristics required for a memory transistor or a semiconductor device including the memory transistor.
  • the oxide 704 is formed so as to be in contact with the conductor 706.
  • a metal compound layer including a metal element included in the conductor 706 and a component of the oxide 704 is formed at the interface between the conductor 706 and the oxide 704. There is.
  • the formation of the metal compound is preferable because contact resistance between the conductor 706 and the oxide 704 is reduced.
  • the conductor 706 may absorb oxygen contained in the region 728 of the oxide 704. At this time, the resistance of the oxide 704 in the vicinity of the interface between the conductor 706 and the oxide 704 is reduced, and the contact resistance between the conductor 706 and the oxide 704 is reduced, which is preferable.
  • the resistance of the oxide 704 is further reduced, and the contact resistance between the conductor 706 and the oxide 704 is further reduced.
  • the heat treatment is preferably performed in an atmosphere containing nitrogen at 200 ° C. to 500 ° C., preferably 300 ° C. to 400 ° C.
  • the conductor 705 and the like may be formed according to the circuit configuration.
  • a memory cell array can be manufactured.
  • the memory cell array includes four layers of memory transistors and four memory strings, but is not limited thereto. Five or more layers of memory transistors may be included. Five or more memory strings may be included.
  • a memory cell array having 32, 64, and 128 memory transistors can be manufactured.
  • a memory cell array having 200 or more memory transistors can be manufactured.
  • the memory cell array By manufacturing the memory cell array as described above, a plurality of layers of memory transistors can be manufactured in a lump without forming a pattern for manufacturing a memory transistor for each layer. Furthermore, when a memory cell array is manufactured by the above method, the number of memory transistor pattern formation and etching processes does not increase even if the number of memory transistor layers is increased. In this manner, the process of manufacturing the memory cell array can be shortened, so that a highly productive semiconductor device can be provided.
  • FIG. 14A illustrates a configuration example of a three-dimensional NAND nonvolatile memory device (3D NAND).
  • a memory device 100 illustrated in FIG. 14A includes a control circuit 105, a memory cell array 110, and a peripheral circuit.
  • the control circuit 105 comprehensively controls the entire storage device 100 to write data and read data.
  • the control circuit 105 processes an external command signal and generates a control signal for the peripheral circuit.
  • peripheral circuits a row decoder 121, a row driver 122, a sense amplifier 123, a source line driver 124, and an input / output circuit 125 are provided.
  • the memory cell array 110 has a plurality of memory strings 112.
  • FIG. 14B shows a circuit configuration example of the memory string 112.
  • the selection transistor SST, the memory transistors MT1 to MT2k (k is an integer of 1 or more), and the selection transistor SDT are electrically connected in series between the bit line BL and the source line SL.
  • the memory transistors MT1 to MT2k may be collectively referred to as a memory transistor MT. The same applies to other elements.
  • the selection transistors SST and SDT and the memory transistors MT1 to MT2k are transistors each having a channel formed of a metal oxide.
  • the memory transistor MT includes a charge storage layer and constitutes a nonvolatile memory cell.
  • the gates of the selection transistors SST and SDT are electrically connected to selection gate lines SGL and DGL, respectively.
  • the gates of the memory transistors MT1 to MT2k are electrically connected to the word lines WL1 to WL2k, respectively.
  • the bit line BL extends in the column direction, and the select gate lines SGL and DGL and the word line WL extend in the row direction.
  • the input / output circuit 125 temporarily holds write data to the memory cell array 110, temporarily holds data read from the memory cell array 110, and the like.
  • the source line driver 124 drives the source line SL.
  • the bit line BL is electrically connected to the sense amplifier 123.
  • the sense amplifier 123 detects and amplifies the voltage read from the memory string 112 to the bit line BL when reading data. In writing data, a voltage corresponding to the write data is input to the bit line BL.
  • the row decoder 121 decodes address data input from the outside and selects a row to be accessed.
  • the row driver 122 inputs voltages necessary for writing, reading, and erasing data to the selection signal lines DGL and SGL and the word line WL according to the decoding result of the row decoder 121.
  • FIG. 15 to 17 show examples of the three-dimensional stacked structure of the memory cell array 110.
  • FIG. FIG. 15 is a diagram schematically illustrating a three-dimensional structure example of the memory cell array 110 with a circuit diagram.
  • FIG. 16 is a cross-sectional view illustrating an example of a three-dimensional structure of the memory cell array 110.
  • FIG. 17 is a cross-sectional view illustrating an example of a three-dimensional structure of a connection portion between the word line WL and the conductor 701.
  • the memory cell array 110 is provided by being stacked in a region where the sense amplifier 123 is formed. Thereby, the layout area of the storage device 100 can be reduced.
  • 18A to 18C show an example in which the memory string 112 includes memory transistors MT1 to MT8 as an example, but the number of memory transistors MT is not limited to this.
  • ⁇ Erase operation> When writing data to the memory transistor MT, it is preferable to erase the data before the writing operation.
  • the data erasing operation may be referred to as a reset operation.
  • the erase operation is performed, for example, by sequentially selecting the memory transistors MT from which data is to be erased. First, a low potential (a potential for extracting electrons accumulated in the charge storage layer, for example, ⁇ 18 V) is applied to the word line WL connected to the gate of the memory transistor MT whose data is to be erased, and a word other than the word line WL is applied. A positive potential (a potential at which the transistor becomes conductive, for example, 3 V) is applied to the line WL.
  • a low potential a potential for extracting electrons accumulated in the charge storage layer, for example, ⁇ 18 V
  • a positive potential (a potential at which the transistor becomes conductive, for example, 3 V) is applied to the line WL.
  • a low potential is applied to the word line WL1 to make the memory transistor MT1 nonconductive
  • a positive potential is applied to the word lines WL2 to WL8 to make the memory transistors MT2 to MT8 conductive.
  • the data of the memory transistor MT1 can be erased by applying the erase potential VE to the source line SL and the bit line BL to turn on the selection transistor SDT and the selection transistor SST.
  • the word lines WL2 to WL8 are sequentially selected, a low potential is applied to the selected word line WL, and a positive potential is applied to the other word lines WL, thereby erasing the data in the memory transistors MT1 to MT8. can do.
  • the erase operation reset operation
  • electrons accumulated in the charge storage layers of the memory transistors MT1 to MT8 can be extracted.
  • the memory transistors MT1 to MT8 are in a state of holding data “1”.
  • the erasing operation is not necessarily performed on all the memory transistors MT, and only the memory transistor MT that needs to be erased may be selected to erase the data.
  • the erase operation may be performed only on the memory transistor MT in which the data “0” is written.
  • the erase operation is not limited to the above method.
  • data can be erased for each memory string 112 (also referred to as a block).
  • a low potential for example, 0 V
  • a high potential for example, +18 V
  • electrons stored in the charge storage layers of the memory transistors MT1 to MT8 can be simultaneously extracted.
  • the data of the memory transistor MT that is not rewritten is preferably stored in another memory area before the block erase operation.
  • Data write operation can be performed for each page described above.
  • a writing potential for example, 15 V
  • a positive potential a potential at which a transistor is conductive, for example, 3 V
  • a write potential is first applied to the word line WL1, and a positive potential is applied to the word lines WL2 to WL8.
  • the selection transistor SST is turned off, and a positive potential is applied to the selection transistor SDT to make it conductive. By doing so, data corresponding to the potential of the bit line BL is written to the memory transistor MT1.
  • the potential of the bit line BL is low (for example, 0 V)
  • electrons are injected into the charge storage layer of the memory transistor MT1 due to a large potential difference from the write potential applied to the word line WL1.
  • the selection transistor SDT and the bit line BL are both positive
  • the selection transistor SDT is nonconductive.
  • the memory transistor MT is in an electrically floating state, electrons are not injected into the charge storage layer of the memory transistor MT1. That is, when a low potential is applied to the bit line BL, data “0” is written to the memory transistor MT1, and when a positive potential is applied, the data of the memory transistor MT1 remains “1”.
  • multi-value data can be written to the memory transistor MT.
  • the amount of charge injected into the charge storage layer of the memory transistor may be controlled by the potential of the bit line BL or the like and the time for which the potential is applied.
  • Data read operation can also be performed for each page.
  • a positive potential (a potential at which a transistor becomes conductive, for example, 3 V) is applied to a word line of a page where reading is performed and a page where reading is not performed.
  • a positive potential is applied to the word lines WL1 to WL8.
  • the selection transistor SDT and the selection transistor SST are turned on.
  • a read potential (for example, 1 V) is applied to the bit line BL
  • a low potential for example, 0 V
  • the sense amplifier 123 detects and amplifies the potential of the bit line BL. As described above, the data in the memory string 112 can be read.
  • the data can be read in page units.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 19 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 19A is a schematic diagram of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 19 (B) is a schematic diagram of the appearance of the SD card
  • FIG. 19 (C) is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 includes a housing 1111, a connector 1112, and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • FIG. 19D is a schematic diagram of the external appearance of the SSD
  • FIG. 19E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156.
  • a DRAM chip may be used.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • FIG. 20 is a block diagram illustrating a configuration example of the AI system 4041.
  • the AI system 4041 includes a calculation unit 4010, a control unit 4020, and an input / output unit 4030.
  • the calculation unit 4010 includes an analog calculation circuit 4011, a DOSRAM 4012, a NOSRAM 4013, an FPGA 4014, and a 3D-NAND 4015.
  • DOSRAM (registered trademark) is an abbreviation of “Dynamic Oxide Semiconductor RAM” and refers to a RAM having 1T (transistor) 1C (capacitance) type memory cells.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • DOSRAM and NOSRAM are memories that utilize a low off-state current of a transistor using an oxide as a semiconductor (hereinafter referred to as an OS transistor).
  • OS transistor oxide as a semiconductor
  • a memory device using an OS transistor such as NOSRAM may be referred to as an OS memory.
  • the control unit 4020 includes a CPU (Central Processing Unit) 4021, a GPU (Graphics Processing Unit) 4022, a PLL (Phase Locked Loop) 4023, and a SRAM (Static Random Access MemoryPROM 40 Memory, Memory Memory 4024).
  • the input / output unit 4030 includes an external storage control circuit 4031, an audio codec 4032, a video codec 4033, a general-purpose input / output module 4034, and a communication module 4035.
  • the calculation unit 4010 can execute learning or inference using a neural network.
  • the analog operation circuit 4011 has an A / D (analog / digital) conversion circuit, a D / A (digital / analog) conversion circuit, and a product-sum operation circuit.
  • the analog arithmetic circuit 4011 is preferably formed using an OS transistor.
  • An analog operation circuit 4011 using an OS transistor has an analog memory, and can perform a product-sum operation necessary for learning or inference with low power consumption.
  • the DOSRAM 4012 is a DRAM formed using an OS transistor, and the DOSRAM 4012 is a memory that temporarily stores digital data sent from the CPU 4021.
  • the DOSRAM 4012 includes a memory cell including an OS transistor and a reading circuit portion including a Si transistor. Since the memory cell and the reading circuit portion can be provided in different stacked layers, the DOSRAM 4012 can reduce the entire circuit area.
  • Calculating using a neural network may have more than 1000 input data.
  • the SRAM has a limited circuit area and has a small storage capacity, so the input data must be stored in small portions.
  • the DOSRAM 4012 can arrange memory cells highly integrated even with a limited circuit area, and has a larger storage capacity than an SRAM. Therefore, the DOSRAM 4012 can store the input data efficiently.
  • NOSRAM 4013 is a non-volatile memory using an OS transistor.
  • the NOSRAM 4013 consumes less power when writing data than other non-volatile memories such as flash memory, ReRAM (Resistive Random Access Memory), and MRAM (Magnetorescent Random Access Memory). Further, unlike the flash memory and the ReRAM, the element is not deteriorated when data is written, and the number of times data can be written is not limited.
  • the NOSRAM 4013 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
  • the NOSRAM 4013 stores multi-value data, so that the memory cell area per bit can be reduced.
  • the NOSRAM 4013 can store analog data in addition to digital data. Therefore, the analog arithmetic circuit 4011 can also use the NOSRAM 4013 as an analog memory. Since the NOSRAM 4013 can store analog data as it is, no D / A conversion circuit or A / D conversion circuit is required. Therefore, the NOSRAM 4013 can reduce the area of the peripheral circuit.
  • the analog data refers to data having a resolution of 3 bits (8 values) or more.
  • the multi-value data described above may be included in the analog data.
  • Data and parameters used for the calculation of the neural network can be temporarily stored in the NOSRAM 4013.
  • the data and parameters may be stored in the memory provided outside the AI system 4041 via the CPU 4021.
  • the data and parameters provided by the internal NOSRAM 4013 are faster and consume less power. Can be stored. Further, since the bit line of the NOSRAM 4013 can be made longer than that of the DOSRAM 4012, the storage capacity can be increased.
  • the FPGA 4014 is an FPGA using an OS transistor.
  • the AI system 4041 uses a FPGA 4014, which will be described later in hardware, a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM).
  • a neural network connection such as a deep belief network (DBN), can be constructed. By configuring the above-mentioned neural network connection with hardware, it can be executed at higher speed.
  • FPGA 4014 is an FPGA having an OS transistor.
  • the OS-FPGA can reduce the area of the memory compared to the FPGA configured with SRAM. Therefore, even if a context switching function is added, the area increase is small.
  • the OS-FPGA can transmit data and parameters at high speed by boosting.
  • 3D-NAND 4015 is a non-volatile memory using an oxide semiconductor.
  • the 3D-NAND 4015 is a highly integrated memory and has a large storage capacity per unit area.
  • the 3D-NAND 4015 can store multi-value data of 2 bits or more in addition to 1-bit binary data.
  • the 3D-NAND 4015 stores multi-value data, whereby the memory cell area per bit can be further reduced.
  • the 3D-NAND 4015 for example, the semiconductor device described in the above embodiment can be used.
  • the area occupied by the memory cell can be reduced, so that the 3D-NAND 4015 can be further highly integrated. Therefore, the storage capacity per unit area of the 3D-NAND 4015 can be increased.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be provided on one die (chip). Therefore, the AI system 4041 can execute neural network calculations at high speed and with low power consumption.
  • the analog arithmetic circuit 4011, the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 can be manufactured through the same manufacturing process. Therefore, the AI system 4041 can be manufactured at low cost.
  • the arithmetic unit 4010 need not have all of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014.
  • One or more of the DOSRAM 4012, the NOSRAM 4013, and the FPGA 4014 may be selected and provided depending on the problem that the AI system 4041 wants to solve.
  • the AI system 4041 includes a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network (DBM). DBN) etc. can be performed.
  • the PROM 4025 can store a program for executing at least one of these methods. A part or all of the program may be stored in the NOSRAM 4013 or the 3D-NAND 4015.
  • the 3D-NAND 4015 is a highly integrated memory and has a large storage capacity per unit area, so that a large-capacity program can be stored.
  • the AI system 4041 preferably includes a GPU 4022.
  • the AI system 4041 can execute a product-sum operation that is rate-limiting among the product-sum operations used in learning and inference by the arithmetic unit 4010, and can execute other product-sum operations by the GPU 4022. By doing so, learning and inference can be performed at high speed.
  • the power supply circuit 4027 not only generates a low power supply potential for a logic circuit but also generates a potential for analog operation.
  • the power supply circuit 4027 may use an OS memory.
  • the power supply circuit 4027 can reduce power consumption by storing the reference potential in the OS memory.
  • the PMU 4028 has a function of temporarily turning off the power supply of the AI system 4041.
  • CPU 4021 and GPU 4022 preferably have OS memory as a register. Since the CPU 4021 and the GPU 4022 have the OS memory, even if the power supply is turned off, the data (logical value) can be continuously held in the OS memory. As a result, the AI system 4041 can save power.
  • the PLL 4023 has a function of generating a clock.
  • the AI system 4041 operates based on the clock generated by the PLL 4023.
  • the PLL 4023 preferably has an OS memory. Since the PLL 4023 has an OS memory, it can hold an analog potential for controlling the clock oscillation period.
  • the AI system 4041 may store data in an external memory such as a DRAM. Therefore, the AI system 4041 preferably includes a memory controller 4026 that functions as an interface with an external DRAM.
  • the memory controller 4026 is preferably arranged near the CPU 4021 or the GPU 4022. By doing so, data can be exchanged at high speed.
  • Part or all of the circuit shown in the control unit 4020 can be formed on the same die as the arithmetic unit 4010. By doing so, the AI system 4041 can execute the calculation of the neural network at high speed and with low power consumption.
  • the AI system 4041 preferably includes an external storage control circuit 4031 that functions as an interface with an external storage device.
  • the AI system 4041 has an audio codec 4032 and a video codec 4033.
  • the audio codec 4032 performs encoding (encoding) and decoding (decoding) of audio data
  • the video codec 4033 encodes and decodes video data.
  • the AI system 4041 can perform learning or inference using data obtained from an external sensor. Therefore, the AI system 4041 has a general-purpose input / output module 4034.
  • the general-purpose input / output module 4034 includes, for example, USB (Universal Serial Bus) and I2C (Inter-Integrated Circuit).
  • the AI system 4041 can perform learning or inference using data obtained via the Internet. Therefore, the AI system 4041 preferably includes a communication module 4035.
  • the analog arithmetic circuit 4011 may use a multi-value flash memory as an analog memory.
  • the flash memory has a limited number of rewritable times.
  • it is very difficult to form a multi-level flash memory in an embedded manner an arithmetic circuit and a memory are formed on the same die.
  • the analog arithmetic circuit 4011 may use ReRAM as an analog memory.
  • ReRAM has a limited number of rewritable times and has a problem in terms of storage accuracy.
  • circuit design for separating data writing and reading becomes complicated.
  • analog arithmetic circuit 4011 may use MRAM as an analog memory.
  • MRAM has a low resistance change rate and has a problem in terms of storage accuracy.
  • the analog arithmetic circuit 4011 preferably uses an OS memory as an analog memory.
  • FIG. 21A shows an AI system 4041A in which the AI systems 4041 described in FIG. 20 are arranged in parallel and signals can be transmitted and received between the systems via a bus line.
  • the AI system 4041A illustrated in FIG. 21A includes a plurality of AI systems 4041_1 to 4041_n (n is a natural number).
  • the AI systems 4041_1 to 4041_n are connected to each other via a bus line 4098.
  • FIG. 21B shows an AI system 4041B in which the AI system 4041 described in FIG. 20 is arranged in parallel as in FIG. 21A, and signals can be transmitted and received between systems via a network. is there.
  • the AI system 4041B illustrated in FIG. 21B includes a plurality of AI systems 4041_1 to 4041_n.
  • the AI systems 4041_1 to 4041_n are connected to each other via a network 4099.
  • the network 4099 may have a configuration in which a communication module is provided in each of the AI system 4041_1 to the AI system 4041_n to perform wireless or wired communication.
  • the communication module can communicate via an antenna.
  • the Internet Intranet, Extranet, PAN (Personal Area Network), LAN (Local Area Network), MAN (Campure Area Network, MAN (MetropoliAwareNetwork), MAN (MetropoliANetwork), which are the foundations of the World Wide Web (WWW).
  • Each AI system can be connected to a computer network such as Network) or GAN (Global Area Network) to perform communication.
  • LTE Long Term Evolution
  • GSM Global System for Mobile Communication: registered trademark
  • EDGE Enhanced Data Rates for GSM Evolvement, CDMA Emulsion, CDMA Emulsion
  • Communication standards such as W-CDMA (registered trademark), or specifications standardized by IEEE such as Wi-Fi (registered trademark), Bluetooth (registered trademark), ZigBee (registered trademark) can be used.
  • analog signals obtained by an external sensor or the like can be processed by separate AI systems.
  • information such as electroencephalogram, pulse, blood pressure, body temperature, etc., such as biological information
  • various sensors such as an electroencephalogram sensor, a pulse wave sensor, a blood pressure sensor, and a temperature sensor
  • analog signals can be processed by separate AI systems. it can.
  • signal processing or learning in each separate AI system the amount of information processing per AI system can be reduced. Therefore, signal processing or learning can be performed with a smaller amount of calculation. As a result, recognition accuracy can be increased. From the information obtained by each AI system, it can be expected that changes in biological information that change in a complex manner can be instantaneously and integratedly grasped.
  • the AI system described in the above embodiment includes a digital processing circuit formed of a Si transistor such as a CPU, an analog arithmetic circuit using an OS transistor, an OS memory such as a 3D-NAND, OS-FPGA, DOSRAM, and NOSRAM. Can be integrated on a die.
  • a digital processing circuit formed of a Si transistor such as a CPU, an analog arithmetic circuit using an OS transistor, an OS memory such as a 3D-NAND, OS-FPGA, DOSRAM, and NOSRAM.
  • FIG. 22 shows an example of an IC incorporating an AI system.
  • An AI system IC 7000 illustrated in FIG. 22 includes a lead 7001 and a circuit portion 7003.
  • the AI system IC 7000 is mounted on a printed circuit board 7002, for example.
  • a plurality of such IC chips are combined and each is electrically connected on the printed circuit board 7002 to complete a substrate on which electronic components are mounted (a mounting substrate 7004).
  • various circuits described in the above embodiment modes are provided in one die.
  • the circuit portion 7003 has a stacked structure and is roughly classified into a Si transistor layer 7031, a wiring layer 7032, and an OS transistor layer 7033. Since the OS transistor layer 7033 can be stacked over the Si transistor layer 7031, the AI system IC 7000 can be easily downsized.
  • QFP Quad Flat Package
  • Digital processing circuits such as CPUs, analog arithmetic circuits using OS transistors, OS memories such as 3D-NANDs, OS-FPGAs and DOSRAMs, and NOSRAMs all have Si transistor layers 7031, wiring layers 7032 and OS transistor layers 7033 Can be formed. That is, the elements constituting the AI system can be formed by the same manufacturing process. Therefore, the IC shown in this embodiment mode does not need to increase the manufacturing process even if the number of elements constituting the IC is increased, and the AI system can be incorporated at low cost.
  • FIG. 23 and FIG. 24 illustrate specific examples of electronic devices using a semiconductor device according to one embodiment of the present invention.
  • a robot 2000 shown in FIG. 23A includes a computing device 2001, a sensor 2002, a light 2003, a lift 2004, a drive unit 2005, and a moving mechanism 2011, and can take still images and moving images while moving.
  • a robot can be used as a security system or a monitoring system.
  • the robot 2000 may further include a communication unit 2006, a speaker 2007, a microphone 2008, a display unit 2009, a light emitting unit 2010, and the like.
  • the semiconductor device can be used for the arithmetic device 2001.
  • an IC in which the AI system according to one embodiment of the present invention is incorporated can be used.
  • the sensor 2002 has a function as a camera that captures the surroundings of the robot 2000.
  • the light 2003 can be used as a light when the sensor 2002 captures the surroundings of the robot 2000. Note that when the sensor 2002 captures a still image, the light 2003 preferably functions as a flashlight.
  • the sensor 2002 is connected to the robot main body via a lift 2004.
  • the height of the sensor 2002 can be adjusted by a lift 2004.
  • the lift 2004 is preferably telescopic.
  • the lift 2004 may be a foldable type constituted by a plurality of booms.
  • the robot 2000 is provided with a driving unit 2005 and a moving mechanism 2011 connected to the driving unit 2005, a photographing range by the sensor 2002, that is, a monitoring range is widened, which is preferable.
  • the communication unit 2006 can transmit information captured by the sensor 2002 to an administrator or a server owned by the administrator.
  • the information captured by the sensor 2002 is analyzed by the arithmetic unit 2001 and it is determined that the emergency state such as a crime, an accident, or a fire, the security company, the police, the fire department, the medical institution, the owner of the land or building You can contact me.
  • the speaker 2007 can transmit information to the surroundings of the robot, such as warning a criminal, asking an injured person or a suddenly ill person, and guiding evacuation.
  • the microphone 2008 can be used to acquire sound around the robot 2000.
  • the robot 2000 can have a function as a telephone by being used in combination with the communication unit 2006 and the speaker 2007. A person around the robot 2000 can talk with an administrator or any person.
  • the display unit 2009 can display arbitrary information. In case of an emergency, disaster information and evacuation routes can be displayed. Further, when used in combination with the communication unit 2006, the speaker 2007, and the microphone 2008, the robot 2000 can have a function as a videophone. A person around the robot 2000 can talk with an administrator or any person while viewing the display unit 2009.
  • the light emitting unit 2010 can indicate the traveling direction or stop state of the robot 2000 with characters or light. Moreover, you may show that it is an emergency by a character and light.
  • FIG. 23B is a block diagram showing a configuration of the robot 2000.
  • the arithmetic device 2001 performs lighting 2003 on / off and brightness adjustment based on information such as an image obtained by the sensor 2002. Further, the height of the lift 2004 is adjusted, or the drive unit 2005 is controlled, and the robot 2000 and the sensor 2002 are aligned. In addition, the operation status of the drive unit 2005 can be indicated using the light emitting unit 2010. Further, by using the communication unit 2006, information around the robot 2000 obtained from the sensor 2002 and the microphone 2008 can be transmitted to the manager or a server owned by the manager. Further, information can be transmitted to the surroundings of the robot 2000 using the speaker 2007 and the display unit 2009 based on the judgment of the arithmetic device 2001 or the administrator.
  • the light 2003 may not be provided.
  • an image sensor using selenium (Se) as a light receiving portion can be used.
  • Such a robot 2000 can be used for security of commercial facilities and offices.
  • Information obtained from the sensor 2002 or the microphone 2008 is stored in the arithmetic device 2001 or a server.
  • the stored information is analyzed by the AI system to determine whether there is an abnormality such as a lost or damaged article, a suspicious person invading, or a disaster such as a fire.
  • Deep learning may be used for information analysis. If it is determined that an abnormality has occurred, the robot 2000 contacts the administrator and transmits information to the surroundings, and records the surrounding conditions.
  • the robot 2000 may be used for monitoring the growth status of crops.
  • the robot 2000 installed in the rice field or the field monitors the leaves, or the shape, size, and color of the crop by using the sensor 2002, and determines whether the disease is ill or the pest is not attached. Since the robot 2000 is provided with the moving mechanism 2011, it is possible to monitor the growth status of a wide range of agricultural products. Further, since the robot 2004 is provided with a lift 2004, it is possible to monitor leaves and fruits of any height regardless of the type of crops and the growth situation. The monitoring result is sent to the producer using the communication means 2006, and the producer can determine the type and amount of fertilizer and pesticide necessary for the crop and the application time.
  • the monitoring result may be analyzed by the AI system using the arithmetic device 2001, and the type, amount, and application time of the fertilizer and pesticide necessary for the crop may be determined and notified to the producer. Deep learning may be used for analyzing the monitoring result.
  • FIG. 24A shows a sorting system 3000 using a robot 3001.
  • the robot 3001 includes an arithmetic device 3002, a boom 3003, and an arm 3004.
  • the robot 3001 may include a wired or wireless communication unit 3011.
  • the sorting system 3000 includes a housing 3008 having a sensor 3009.
  • the housing 3008 has a communication unit 3010.
  • the housing 3008 is provided on the sorting system 3000 or the ceiling, wall, and beam (none of which are shown) of the sorting work area.
  • the housing 3008 may be provided in the robot 3001.
  • the boom 3003 or the arm 3004 may be provided.
  • the housing 3008 is provided in the robot 3001, the information obtained by the sensor 3009 may be sent to the arithmetic device 3002 and processed without passing through the communication unit 3010 and the communication unit 3011.
  • the boom 3003 is movable, and the arm 3004 can be disposed at a desired position.
  • the arm 3004 may be a telescopic type.
  • the arm 3004 may be moved by the boom 3003 after the arm placed on the desired article 3007 is extended, the desired article 3007 is gripped, and the arm 3004 is contracted.
  • the sorting system 3000 can move the article 3007 in the container 3005 to the container 3006.
  • the container 3005 and the container 3006 may have the same shape or different shapes.
  • a plurality of articles 3007 placed in one container 3005 may be distributed and moved to a plurality of containers 3006.
  • a container, a cardboard box, a box for packing products, a case, a film or a bag, a food storage bat, a lunch box, or the like is used.
  • at least one of the container 3005 and the container 3006 may be a cooking utensil such as a pan or a frying pan.
  • the semiconductor device according to one embodiment of the present invention can be used for the arithmetic device 3002.
  • an IC in which the AI system according to one embodiment of the present invention is incorporated can be used.
  • the sensor 3009 reads the position of the container 3005, the position of the container 3006, the state of the container 3005, and the state of the article 3007 in the container 3005, and transmits information to the arithmetic device 3002 using the communication unit 3010.
  • Information is transmitted wirelessly or by wire. Further, the information may be transmitted by wire without using the communication unit 3010.
  • the arithmetic device 3002 analyzes the transmitted information.
  • the state of the article 3007 indicates the shape, number, overlap of the articles 3007, and the like.
  • the arithmetic device 3002 performs analysis based on information from the sensor 3009 and derives detailed information of the article 3007.
  • the three-dimensional shape and hardness (softness) of the article 3007 are derived. Further, the shape of the arm 3004 can be changed based on the three-dimensional shape and hardness (softness) of the article 3007.
  • Deep learning may be used for information analysis.
  • FIG. 24B illustrates an arm that can move the pair of plates 3021 in the horizontal direction and sandwich the article 3007.
  • the article 3007 can be sandwiched by the pair of plates 3021 moving in the horizontal direction toward the center.
  • Such an arm can grasp the article 3007 by a surface and is suitable for grasping the article 3007 having a columnar shape such as a cube or a rectangular parallelepiped.
  • FIG. 24C illustrates an arm in which a plurality of bars 3022 can move in the horizontal direction and can sandwich the article 3007.
  • the articles 3007 can be sandwiched by the plurality of bars 3022 moving in the horizontal direction toward the center.
  • Such an arm can grasp the article 3007 with a point, and is suitable for grasping the article 3007 having a spherical shape or when the shape of the article 3007 is not constant, that is, an irregular article 3007.
  • the number of bars 3022 is four in FIG. 24C, this embodiment is not limited to this. There may be three bars 3022 or five or more bars.
  • FIG. 24D illustrates an arm that can sandwich the article 3007 by rotating a pair of plates 3023 around a common axis so as to approach each other.
  • Such an arm can grasp the article 3007 by a surface and is suitable for grasping the article 3007 having a thin film shape such as paper or film.
  • 24E illustrates an arm that can sandwich an article 3007 by rotating a pair of hook-shaped plates 3024 around a common axis so that the tips of each other approach each other.
  • Such an arm can catch the article 3007 with dots or lines, and is suitable for grasping an article 3007 having a thin film shape, such as paper or film, or an article 3007 having a smaller granular shape.
  • a spatula 3025 may be attached to the tip of the arm, and an article 3007 having a smaller granular shape may be scooped.
  • FIGS. 24A to 24F are examples, and one embodiment of the present invention is not limited to these shapes.
  • the description of the use of each arm is also an example, and one embodiment of the present invention is not limited to these descriptions.
  • the robot 3001 moves the boom 3003 based on a signal from the arithmetic device 3002, and moves the arm 3004 onto a desired article 3007 in the container 3005.
  • the arm 3004 is extended and the tip of the arm 3004 is lowered to the height of the article 3007.
  • the tip of the arm is moved and the desired article 3007 is gripped. While holding the article 3007, the arm is contracted.
  • the boom 3003 is moved again, and the arm 3004 is moved to a desired position of the container 3006.
  • the arm 3004 may be rotated in order to adjust the angle of the article 3007 with respect to the container 3006.
  • the arm 3004 is extended, the article 3007 is placed in the container 3006, and the arm 3004 releases the article 3007.
  • the robot 3001 can move the article 3007 from the container 3005 to the container 3006.
  • the article 3007 can be reliably moved regardless of the shape and rigidity of the article 3007.
  • the article 3007 include not only an article packed in a cube or rectangular parallelepiped box, or a box or case of any shape, but also a molded processed food such as an egg, a hamburger or a croquette, a potato or a tomato, etc. Examples include regular foods such as vegetables, machine parts such as screws and nuts, and thin films such as paper and film.
  • the sorting system 3000 shown in this embodiment can change the shape of the arm in consideration of the shape and rigidity of the article 3007
  • the article 3007 exemplified above can be used as a container regardless of the shape and rigidity.
  • the container 3006 can be moved from 3005.
  • a memory device using the semiconductor device of one embodiment of the present invention can hold the above-described control information of an electronic device, a control program, and the like for a long time.
  • a highly reliable electronic device can be realized.
  • an IC in which the AI system is incorporated can be used in the arithmetic device of the electronic device described above. Accordingly, the electronic device described in this embodiment can perform an accurate operation according to the situation with low power consumption by using the AI system.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

要約書 単位面積あたりの記憶容量の大きい半導体装置を提供する。 メモリトランジスタを有する半導体装置であって、メモリトランジスタは、開口を有する導電体と、 開口の内側側面に接して設けられた第１の絶縁体と、第１の絶縁体の内側に接して設けられた第２の 絶縁体と、 第２の絶縁体の内側に接して設けられた第３の絶縁体と、 第３の絶縁体の内側に接して設 けられた第１の酸化物と、 第１の酸化物の内側に接して設けられた第２の酸化物と、 を有し、 第２の 酸化物のエネルギーギャップは、第１の酸化物のエネルギーギャップより狭い。

Description

半導体装置、および半導体装置の作製方法
　本発明は、例えば、記憶装置および半導体装置に関する。または、本発明は、例えば、記憶装置および半導体装置の作製方法に関する。または、記憶装置が有するメモリトランジスタ、および該メモリトランジスタの作製方法に関する。または、本発明は、例えば、プロセッサ、電子機器に関する。または、プロセッサ、電子機器の作製方法に関する。または、記憶装置、プロセッサ、電子機器の駆動方法に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。
　近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
米国特許公開２０１１／００６５２７０Ａ１公報 米国特許第９６３４０９７Ｂ２公報
　特許文献１においては、柱状に設けられた半導体パターンが、電荷蓄積層を有する絶縁体と直接接している。また、特許文献２においては、柱状に設けられた半導体パターンが、トンネル誘電体として機能する絶縁体と直接接している。半導体と、絶縁体が直接接する場合、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電流、及び電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。
　上記の問題に鑑み、本発明の一態様は、トラップセンターの形成が抑制され、良好な電気特性を有する半導体装置を提供することを課題の一とする。
　また、単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。または、メモリセル（メモリトランジスタともいう）を積層した新規な構造の半導体装置を提供することを課題の一とする。または、生産性の高い半導体装置を提供することを課題の一とする。
　または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、メモリトランジスタを有する半導体装置であって、メモリトランジスタは、開口を有する導電体と、開口の内側側面に接して設けられた第１の絶縁体と、第１の絶縁体の内側に接して設けられた第２の絶縁体と、第２の絶縁体の内側に接して設けられた第３の絶縁体と、第３の絶縁体の内側に接して設けられた第１の酸化物と、第１の酸化物の内側に接して設けられた第２の酸化物と、を有し、第２の酸化物のエネルギーギャップは、第１の酸化物のエネルギーギャップより狭い半導体装置である。
　また、本発明の一態様は、メモリトランジスタを有する半導体装置であって、メモリトランジスタは、開口を有する導電体と、開口の内側側面に接して設けられた第１の絶縁体と、第１の絶縁体の内側に接して設けられた第２の絶縁体と、第２の絶縁体の内側に接して設けられた第３の絶縁体と、第３の絶縁体の内側に接して設けられた第１の酸化物と、第１の酸化物の内側に接して設けられた第２の酸化物と、第２の酸化物の内側に接して設けられた第３の酸化物と、を有し、第２の酸化物のエネルギーギャップは、第１の酸化物のエネルギーギャップより狭く、第２の酸化物のエネルギーギャップは、第３の酸化物のエネルギーギャップより狭い半導体装置である。
　上記において、第１の酸化物、および第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有することが好ましい。
　上記において、第１の酸化物のＩｎに対する元素Ｍの原子数比が、第２の酸化物のＩｎに対する元素Ｍの原子数比より大きいことが好ましい。
　上記において、半導体装置は、さらに基体を有し、半導体装置は、基体上に、メモリトランジスタを複数有し、複数のメモリトランジスタは、基体が有する一の面に対して垂直な方向に積層して設けられていることが好ましい。
　上記において、第１の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。
　上記において、第３の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることが好ましい。
　上記において、メモリトランジスタは、さらに第４の絶縁体を有していてもよく、第４の絶縁体は、第３の酸化物の内側に接して設けられていることが好ましい。
　本発明の一態様により、トラップセンターの形成が抑制され、良好な電気特性を有する半導体装置を提供することが可能となる。
　また、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。または、メモリセル（メモリトランジスタともいう）を積層した新規な構造の半導体装置を提供することができる。または、生産性の高い半導体装置を提供することができる。
　または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係る半導体装置を説明する上面図および断面図。 本発明の一態様に係る半導体装置を説明する斜視図。 本発明の一態様に係る半導体装置を説明する上面図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る半導体装置の作製工程を説明する図。 本発明の一態様に係る記憶装置の構成例を示す機能ブロック図、メモリストリングの構成例を示す回路図。 本発明の一態様に係るメモリセルアレイの３次元構造構成例を示す図。 本発明の一態様に係るメモリセルアレイの３次元構造構成例を示す図。 本発明の一態様に係るメモリセルアレイの３次元構造構成例を示す図。 本発明の一態様に係る記憶装置の動作を説明するための回路図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係るＡＩシステムの構成例を示すブロック図。 本発明の一態様に係るＡＩシステムの応用例を説明するブロック図。 本発明の一態様に係るＡＩシステムを組み込んだＩＣの構成例を示す斜視模式図。 本発明の一態様に係る電子機器を示す図。 本発明の一態様に係る電子機器を示す図。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
　なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ　Ｂａｃｋｓｃａｔｔｅｒｉｎｇ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
　また、本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
　なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。
（実施の形態１）
　本実施の形態では、開示する発明の一態様に係る半導体装置の構成、作製方法、回路構成、および動作について、図１乃至図１８を参照して説明する。
（メモリトランジスタ、メモリセルアレイ７００）
　はじめに、半導体装置のメモリトランジスタ、およびメモリセルアレイの構成について、図１乃至図３を参照して説明する。図１（Ａ）は、メモリセルアレイ７００の上面図であり、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、メモリストリングを説明する断面図である。また、図１（Ｄ）、図２（Ａ）、および図２（Ｂ）は、図１（Ｂ）において、一点鎖線で囲まれた部分の拡大図であり、メモリセルとして機能するメモリトランジスタを説明する図である。なお、図１（Ｄ）は、該メモリトランジスタの断面図を示し、図２（Ａ）、および図２（Ｂ）は、該メモリトランジスタの斜視図を示す。また、図２（Ｃ）は、図１（Ｃ）において、一点鎖線で囲まれた部分を拡大した斜視図であり、選択トランジスタとして機能するトランジスタを説明する図である。なお、以下においては、図１に示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリセルアレイ７００を設ける基体７２０の上面と平行にとり、ｚ軸は基体７２０の上面に対して垂直にとる。
　メモリセルアレイ７００は、基体７２０上に、導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ：ｍは、２以上の自然数）または導電体７０２と、絶縁膜と、が交互に積層された積層体を有し、該積層体を貫通するように形成された開口部の内側に、絶縁体７０３（絶縁体７０３＿１乃至絶縁体７０３＿４）を有し、絶縁体７０３の内側に酸化物７０４（酸化物７０４＿１乃至酸化物７０４＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の上端部と、それぞれ電気的に接続する導電体７０５（導電体７０５＿１乃至導電体７０５＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の下端部と、それぞれ電気的に接続する導電体７０６（導電体７０６＿１乃至導電体７０６＿４）を有し、導電体７０１＿１乃至導電体７０１＿ｍと、それぞれ電気的に接続する導電体７０７（導電体７０７＿１乃至導電体７０７＿ｍ）を有し、導電体７０７＿１乃至導電体７０７＿ｍと、それぞれ電気的に接続する導電体７０８（導電体７０８＿１乃至導電体７０８＿ｍ）を有する。なお、図１（Ｂ）では、複数の導電体７０１を表すために、導電体７０１を４段以上表示しているが、本実施の形態は図１（Ｂ）に限られることなく、少なくとも導電体７０１を２段以上有していればよい。
　ここで、図１（Ａ）および図１（Ｂ）に示すように、導電体７０１はｘ軸方向に延伸して設けられる。また、図１（Ｂ）および図１（Ｃ）に示すように、絶縁体７０３および酸化物７０４はｚ軸方向に延伸して設けられる。つまり、導電体７０１と、絶縁体７０３および酸化物７０４と、は互いに垂直に交差して設けられることが好ましい。また、図１（Ｂ）に示すように、導電体７０７はｚ軸方向に延伸して設けられる。また、導電体７０８をｙ軸方向に延伸して設けてもよい。また、導電体７０５に接続される配線ＢＬとして機能する導電体をｙ軸方向に延伸して設けてもよい。なお、導電体７０５の一部を配線ＢＬとして機能させ、当該導電体をｙ軸方向に延伸して設けてもよい。
　酸化物７０４は、柱状に形成されており、ｚ軸方向に延伸して設けられる。また、絶縁体７０３は、柱状の酸化物７０４の側周辺を囲うように設けられている。また、導電体７０７は、柱状に形成されており、ｚ軸方向に延伸して設けられる。
　柱状の酸化物７０４は、ｚ軸方向の下端において、導電体７０６と電気的に接続し、上端において、導電体７０５と電気的に接続する。また、図１（Ｃ）に示すように、導電体７０６は、隣り合う２つの柱状の酸化物７０４の下端と電気に接続し、該２つの柱状の酸化物７０４の上端は、それぞれ、電気的に分離した導電体７０５と、電気的に接続する。
　ここで、導電体７０１と、絶縁体７０３および酸化物７０４と、が交差する領域近傍がメモリトランジスタとして機能する。また、導電体７０２と、絶縁体７０３および酸化物７０４と、が交差する領域近傍が選択トランジスタとして機能する。これらのメモリトランジスタおよび選択トランジスタのチャネル長方向はｚ軸に平行になる。メモリトランジスタまたは選択トランジスタが電気的に直列に接続されており、これらがメモリストリングを構成している。
　なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。
　メモリセルアレイ７００を設ける基体７２０は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁膜が形成された半導体基板、絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどの半導体基板などを用いればよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用いればよい。また、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。
　導電体７０１は、メモリトランジスタのゲートとして機能し、ワード線と電気的に接続する。すなわち、導電体７０１、導電体７０７、および導電体７０８は、ワード線の一部としても機能する。ここで、導電体７０１は、図１（Ｂ）に示すように、下層の導電体７０１が上層の導電体７０１よりＡ２側に延伸した、階段状に設けられることが好ましい。このように、導電体７０１を設けることにより、下層の導電体７０１の上面の一部の領域が、より上層の導電体７０１と重ならないので、導電体７０１各層の当該領域と各導電体７０７を接続させることができる。
　導電体７０１として、シリコンや、金属など、導電性を有する材料を用いることができる。導電体７０１として、シリコンを用いる場合、アモルファスシリコンや、ポリシリコンを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体７０１として用いることができる。また、金属材料を導電体７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。
　導電体７０２は、絶縁膜を介して導電体７０１の上方に設けられる。導電体７０２は、選択トランジスタ（ビット線側選択トランジスタ：ＳＤＴ、およびソース線側選択トランジスタ：ＳＳＴ）のゲートとして機能する。また、導電体７０２は、導電体７０１と同様の材料を用いることができる。また、導電体７０２は、導電体７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電体７０１、および導電体７０２の用途に応じて、仕事関数などを考慮し、導電体７０１、および導電体７０２に用いる材料を決定すればよい。
　導電体７０１、および導電体７０２の上層、および下層に設けられる絶縁膜として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比誘電率が低いため、該絶縁膜に用いることは好適である。
　一方、該絶縁膜として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いることも可能だが、これらは比誘電率が高いため、導電体７０１間、または導電体７０１および導電体７０２の間に寄生容量が生じる場合がある。デバイスの設計、用途に応じて該絶縁膜に用いる材料を決めることができる。
　図１（Ｄ）に示すように、絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有する。絶縁体７０３ａは、導電体７０１側に設けられ、絶縁体７０３ｃは、酸化物７０４側に設けられ、絶縁体７０３ｂは、絶縁体７０３ａと絶縁体７０３ｃの間に設けられる。絶縁体７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能する。
　なお、図２（Ｃ）に示すように、選択トランジスタには、電荷蓄積層およびトンネル絶縁層を設けなくてもよい。よって、ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴにおいて、絶縁体７０３として絶縁体７０３ｂおよび絶縁体７０３ｃを設けず、絶縁体７０３ａのみを設ける構成にしてもよい。また、図２（Ｃ）において、酸化物７０４は、酸化物７０４ａ、および酸化物７０４ｂの２層構造としているが、これに限らない。図２（Ｂ）に示すように、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃの３層構造を有していてもよいし、４層以上の積層構造でもよい。また、酸化物７０４ｂの内側に、絶縁体７１１が設けられていてもよい。
　絶縁体７０３ａとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体７０３ａとしてもよい。
　絶縁体７０３ｂは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。
　絶縁体７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、またはアルミニウムおよびハフニウムを有する酸化物を用いてもよい。また、これらを積層して絶縁体７０３ｃとしてもよい。また、絶縁体７０３ｃは、絶縁体７０３ａより薄いことが好ましい。詳細は後述するが、メモリトランジスタへのデータの書き込み、または消去において、絶縁体７０３ｃを通って、酸化物７０４と絶縁体７０２ｂの間で、電荷の移動が行われる。すなわち、絶縁体７０３ｃは、トンネル絶縁層として機能する。
　特に、導電体７０１、導電体７０２、および絶縁膜を有する積層体に設けられた開口に絶縁体７０３を形成する場合、開口の底部に形成された絶縁体７０３は、ドライエッチングなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶縁体７０３ｃは、側面においても、プラズマ、ラジカル、ガス、薬液などに曝される。これらによって絶縁体７０３ｃの側面がダメージを受けると、絶縁体７０３ｃにトラップセンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの生成を抑制するためには、絶縁体７０３ｃの側面は、エッチングによるダメージに対して高い耐性を有していることが求められる。この場合、絶縁体７０３ｃとして、酸化アルミニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミニウムの積層を用いることが好ましい。
　絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃは、ＡＬＤ法やＣＶＤ法を用いて形成することができる。また、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有するマルチチャンバ方式の成膜装置を用いて、大気雰囲気に曝すことなく、連続で成膜することが好ましい。
　酸化物７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのオン特性が良好で、高い移動度が得られるため、好ましい。
　例えば、酸化物７０４として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物７０４として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　酸化物７０４は、絶縁体７０３ｃ側に設けられる酸化物７０４ａと酸化物７０４ａの内側に設けられる酸化物７０４ｂを有することが好ましい。このとき、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップ、エネルギーギャップの狭い酸化物をナローギャップと呼ぶことがある。
　酸化物７０４ａをワイドギャップとし、酸化物７０４ｂをナローギャップとする場合、酸化物７０４ａの伝導帯下端のエネルギーが、酸化物７０４ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物７０４ａの電子親和力が、酸化物７０４ｂの電子親和力より小さいことが好ましい。
　また、酸化物７０４ａと酸化物７０４ｂは、各金属原子の原子数比が異なる組み合わせにすることが好ましい。具体的には、酸化物７０４ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物７０４ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物７０４ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物７０４ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
酸化物７０４ａには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、またはＩｎ：Ｇａ：Ｚｎ＝１：１：１の組成およびその近傍の組成を有する金属酸化物を用いることができる。また、酸化物７０４ｂには、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝５：１：６の組成およびその近傍の組成を有する金属酸化物を用いることができる。これらの酸化物７０４ａおよび酸化物７０４ｂを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物７０４ａを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物７０４ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。
　また、酸化物７０４ａとして、後述するＣＡＡＣ−ＯＳを用い、酸化物７０４ｂとして、ＣＡＣ−ＯＳを用いることが好ましい。酸化物７０４ａとして、ＣＡＡＣ−ＯＳを用いる場合、ｃ軸は、図１（Ａ）などに示すｘ−ｙ平面に平行、すなわちｚ軸に垂直で、かつ開口の側面から中心に向かうように配向することが好ましい。
　ここで、酸化物７０４ａと酸化物７０４ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物７０４ａと酸化物７０４ｂの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物７０４ａと酸化物７０４ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物７０４ａと酸化物７０４ｂが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物７０４ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物７０４ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。これにより、酸化物７０４ａと酸化物７０４ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタ７１０は高いオン電流を得られる。
　なお、酸化物７０４として用いることができる金属酸化物のより詳細な説明については、後述する。
　図１（Ｄ）は、図１（Ｂ）において一点鎖線で囲まれたメモリトランジスタ７１０の拡大図である。また、図２（Ａ）は、メモリトランジスタ７１０の斜視図である。図１（Ｄ）、および図２（Ａ）に示すように、酸化物７０４ｂは、酸化物７０４ａに囲まれるように設けられている。このような構成の場合、酸化物７０４に、導電体７０５から導電体７０６への方向、あるいは導電体７０６から導電体７０５への方向にキャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。このため、上記構成を用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　また、酸化物７０４ｂと、絶縁体７０３ｃと、の間に酸化物７０４ａを設けることで、キャリアパスとなる酸化物７０４ｂと、絶縁体７０３ｃが直接接することがなく、トラップセンターの形成を抑制することができる。半導体（酸化物半導体）と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタの信頼性や、オン、オフ特性に悪影響を及ぼす恐れがある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
　なお、図１（Ｄ）、および図２（Ａ）に示す酸化物７０４は、酸化物７０４ａが酸化物７０４ｂを囲うように設けられているが、本実施の形態はこれに限らない。図２（Ｂ）に、メモリトランジスタ７１０の異なる例を示す。図２（Ｂ）において、メモリトランジスタ７１０は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃの内側に、酸化物７０４ａが設けられ、酸化物７０４ａの内側に酸化物７０４ｂが設けられ、酸化物７０４ｂの内側に酸化物７０４ｃが設けられている。また、酸化物７０４ｃの内側には、絶縁体７１１が埋め込まれるように設けられていてもよい。なお、絶縁体７１１は、必ずしも設けなくてよく、酸化物７０４ｃの内側は、空洞でもよい。
　酸化物７０４ｂは、酸化物７０４ａ、および酸化物７０４ｃに挟まれるように設けられていてもよい。このとき、酸化物７０４ｃは、酸化物７０４ａと同様にワイドギャップであることが好ましい。ワイドギャップである酸化物７０４ｃを設けることで、酸化物７０４を流れるキャリアを酸化物７０４ｂに閉じ込めることができ、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　また、酸化物７０４ｃの内側に絶縁体７１１を設ける場合、絶縁体７１１は、酸化物７０４に酸素を供給できる材料、または水素や窒素などの不純物を供給できる材料であることが好ましい。絶縁体７１１として、水素や窒素を極力含まない酸化物を用いることで、酸化物７０４に酸素を供給できる場合がある。酸化物７０４に酸素を供給することで、酸化物７０４中に含まれる水素や水などの不純物を除去することができ、酸化物７０４は高純度化する。不純物が極力低減された酸化物を酸化物７０４として用いることで、メモリトランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。
　また、絶縁体７１１として、水素や窒素を含む酸化物を用いることで、酸化物７０４に水素や窒素を供給できる場合がある。酸化物７０４に水素や窒素を供給することで、酸化物７０４の抵抗値が下がる場合がある。酸化物７０４の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、メモリトランジスタを動作させることができる。また、メモリトランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　なお、メモリトランジスタ７１０が設けられる、積層体に形成された開口は、図１（Ａ）、図２（Ａ）（Ｂ）等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、絶縁体７０３、および酸化物７０４の上面形状も変化することがある。また、当該開口は、上方（導電体７０５側）の開口の断面積に比較して下方（導電体７０６側）の開口の断面積が狭くなる形状としてもよい。
　酸化物７０４、絶縁体７０３、および導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍのいずれか一）により、メモリトランジスタが構成される。図１には、メモリトランジスタがｍ段（ｍは４以上の自然数）積層している例を示している。
　導電体７０５は、酸化物７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬの一部として機能する。導電体７０５として、金属元素を含む導電性材料を用いることが好ましい。また、導電体７０５と酸化物７０４の界面には、導電体７０５が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電体７０５と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０５が吸収し、酸化物７０４の、導電体７０５と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０５と、酸化物７０４とのコンタクト抵抗を低減することができる。
　導電体７０５として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いることが好ましい。
　導電体７０６は、図１（Ｃ）に示すように、ビット線ＢＬの一部として機能する導電体７０５と電気的に接続する酸化物７０４と、ソース線ＳＬの一部として機能する導電体７０５と電気的に接続する酸化物７０４と、電気的に接続することで、メモリストリングを構成する。図１（Ａ）の点線で囲まれた領域は、メモリストリングを表している。すなわち、図１（Ａ）では、４つのメモリストリングを有するメモリセルアレイ７００を示している。
　導電体７０６は、導電体７０５と同様の材料を用いることができる。また、導電体７０６は、導電体７０５と同じ材料を用いてもよいし、異なる材料を用いてもよい。
　また、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０６が吸収し、酸化物７０４の、導電体７０６と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０６と、酸化物７０４とのコンタクト抵抗を低減することができる。
（メモリセルアレイ７００Ａ）
　図３は、メモリトランジスタを６段有するメモリセルアレイ７００を複数組み合わせたメモリセルアレイ７００Ａを説明する上面図である。なお、図３では、説明を容易にするため、一部の構成要素を省略している。例えば、導電体７０１上に設けられる選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴ）や、それらの構成要件である導電体７０２は、省略している。また、ビット線ＢＬやソース線ＳＬの一部として機能する導電体７０５、およびワード線ＷＬの一部として機能する導電体７０８は、実線にて示している。
　メモリセルアレイ７００Ａにおいて、各メモリセルアレイ７００は、６段のメモリトランジスタを有するメモリストリングを４つ有する。
　メモリストリングのビット線側の端は、それぞれ異なるビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿４）と電気的に接続する。一方、メモリストリングのソース線側の端は、ソース線ＳＬと電気的に接続されており、共通の電位が与えられている。ソース線ＳＬは、接地されていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電位を変動させてもよい。
　導電体７０１＿１乃至導電体７０１＿６は、それぞれ異なるワード線ＷＬと電気的に接続する。ビット線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれＷＬａ＿１乃至ＷＬａ＿６と電気的に接続し、ソース線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれＷＬｂ＿１乃至ＷＬｂ＿６と電気的に接続する。
　ビット線ＢＬ（ＢＬ＿１乃至ＢＬ＿４）、およびワード線（ＷＬａ＿１乃至ＷＬａ＿６、およびＷＬｂ＿１乃至ＷＬｂ＿６）を適宜選択することで、メモリセルアレイ７００内の任意のメモリトランジスタを選択することができる。また、選択されたメモリトランジスタに対して、書き込み、読み出し、消去などを行うことができる。
　また、各メモリストリングには、選択トランジスタ（図示しない）が設けられているため、メモリセルアレイ７００Ａ内の任意のメモリセルアレイ７００を選択し、選択されたメモリセルアレイ７００内の任意のメモリトランジスタに対して、書き込み、読み出し、消去などを行うことができる。
＜＜金属酸化物＞＞
　以下では、本発明に係る酸化物７０４に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるエネルギーギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
　続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
　なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　ここで、金属酸化物の電気伝導の仮説の一例について説明する。
　固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られている。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の阻害要因がなく、キャリアの移動度は高い。
　上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損ＶＯが多く存在すると考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。
　また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取ることで、Ｏ−やＯ２−になる。Ｏ−やＯ２−となった過剰酸素が散乱中心になる可能性がある。
　以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有する場合、キャリアの移動度は高いと考えられる。
　インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和されるためと考えられる。
　なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和するために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。
　また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
　したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。
（メモリセルアレイの作製方法）
　次に、本発明のメモリセルアレイの作製方法の一態様を図４乃至図１３を参照して説明する。なお、図４乃至図１３の各図において、（Ａ）は、ｚ軸方向から見た上面図であり、（Ｂ）は、（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図である。また、（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図である。また、図１２（Ｄ）、および図１３（Ｄ）は、それぞれ図１２（Ｂ）、および図１３（Ｂ）において、一点鎖線で囲まれた部分を拡大した断面図である。
　まず、絶縁表面を有する基体７２０上に導電体７０６を形成し、導電体７０６を覆うように、絶縁膜７２１を形成する（図４参照。）。
　導電体７０６は、まず導電体７０６となる導電膜を形成し、リソグラフィー法を用いて加工し、導電体７０６を形成することができる。ただし、導電体７０６、および絶縁膜７２１の形成方法はこれに限らない。基体７２０上に絶縁膜７２１を形成し、絶縁膜７２１の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体７０６を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。ダマシン法で形成された導電体７０６、および絶縁膜７２１上にさらに絶縁膜を形成することで、図４に示す構造を得ることができる。
　導電体７０６や、絶縁膜７２１の形成は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。また、ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理、またはウェットエッチング処理を用いることができる。あるいは、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことによりレジストマスクを除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。
　該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　導電体７０６となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。
　絶縁膜７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。
　次に、導電体７０６、および絶縁膜７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互に積層する。本実施の形態では、絶縁膜７２１上に導電膜７０１Ａを形成し、導電膜７０１Ａ上に絶縁膜７２２Ａを形成する例を示しているが、形成の順序はこれに限らない。絶縁膜７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを形成してもよい。導電膜７０１Ａ、および絶縁膜７２２Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。
　また、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａをそれぞれ４層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ５層以上形成してもよい。例えば、導電膜７０１Ａ、および絶縁膜７２２Ａは、それぞれ３２層、６４層、１２８層形成してもよいし、２００層以上形成してもよい。
　絶縁膜７２２Ａの最上層の上に導電膜７０２Ａを形成する。導電膜７０２Ａの上にマスク７２３を形成する（図５参照。）。導電膜７０２Ａは、導電膜７０１Ａと同様な方法を用い、同様な材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。
　次に、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａを加工し、図６（Ｂ）に示すような階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成する。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工において、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａのエッチングと、マスク７２３のスリミングを交互に行うことで、階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成することができる。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工により、マスク７２３は、幅、厚さ共に縮小し、マスク７２３Ａとなる（図６参照。）。
　次に、マスク７２３Ａを除去し、絶縁膜７２４を形成する。絶縁膜７２４は、ＣＶＤ法を用いて形成することができる。絶縁膜７２４は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。次に、絶縁膜７２４上にマスク７２５を形成する。平坦化された絶縁膜７２４上にマスク７２５を形成することで、リソグラフィーの精度が向上する（図７参照。）。
　次に、マスク７２５を用いて、絶縁膜７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁膜７２１を加工する。該加工により、メモリトランジスタのゲートとして機能し、ワード線と電気的に接続する導電体７０１と、選択トランジスタのゲートとして機能する導電体７０２が形成される。また、絶縁膜７２２Ｂは、該加工により絶縁体７２２となる（図８参照。）。
　次に、マスク７２５を除去し、絶縁膜７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁膜７２１の、上記加工により除去された部分を埋め込むように絶縁体７２６を形成する。絶縁体７２６は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体７２６を形成してもよい。絶縁体７２６は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理を行う場合、絶縁膜７２４の表面が露出するまで絶縁体７２６を研磨してもよい。また、絶縁膜７２４と絶縁体７２６を一緒に研磨してもよい。この場合、絶縁膜７２４の膜厚は、薄くなる。
　次に、絶縁膜７２４を、リソグラフィー法を用いて加工し、導電体７０１を露出するように第１の開口を形成する。第１の開口は、階段状に形成された導電体７０１それぞれに対して形成する。また、図示しないが、導電体７０２を露出する開口も同時に形成してもよい（図９参照。）。
　次に、第１の開口に埋め込むように導電体７０７を形成する。導電体７０７は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体７０７を形成してもよい。また、導電体７０７は、複数の層からなる積層構造を有していてもよい。導電体７０７は、絶縁膜７２４上、および第１の開口内部に導電体７０７となる導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。
　次に、絶縁膜７２４、導電体７０２、導電体７０１、絶縁体７２２、および絶縁膜７２１を、リソグラフィー法を用いて加工し、導電体７０６を露出するように第２の開口を形成する（図１０参照。）。
　次に、絶縁膜７２４、および導電体７０７上、および第２の開口内部に、絶縁体７０３となる絶縁膜７０３Ａを形成する（図１１参照。）。なお、図示しないが、絶縁膜７０３Ａは、絶縁体７０３ａとなる絶縁膜と、絶縁体７０３ｂとなる絶縁膜と、絶縁体７０３ｃとなる絶縁膜を順次積層して形成すればよい。絶縁膜７０３Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成してもよい。絶縁体７０３ａとなる絶縁膜、絶縁体７０３ｂとなる絶縁膜、および絶縁体７０３ｃとなる絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁体７０３ｃが、絶縁体７０３ａより薄くなるように、絶縁体７０３ｃとなる絶縁膜は、絶縁体７０３ａとなる絶縁膜よりも薄く形成することが好ましい。
　次に、第２の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁体７０３を得る。絶縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、絶縁膜７２４、および導電体７０７上の絶縁膜７０３Ａも除去されるため、絶縁体７０３は、第２の開口の側壁のみに設けられる（図１２参照。）。第２の開口底部の絶縁膜７０３Ａを除去することで、再び導電体７０６が露出する。
　ここで、図１２（Ｄ）に示すように、第２の開口上部に位置する絶縁体７０３の絶縁体７０３ｂ、および絶縁体７０３ｃを除去してもよい。図１２（Ｄ）は、図１２（Ｂ）において、一点鎖線で囲まれた部分の拡大図である。まず第２の開口内部に後工程にて容易に除去可能な材料７２７（犠牲層とも呼ぶ）を埋め込むように形成し、第２の開口内部の所望の深さまで、エッチングなどにより除去する。該エッチングにより、露出した絶縁体７０３ｃ、および絶縁体７０３ｂを順次除去することで、導電体７０２の水平方向（ｘ−ｙ方向）に位置する絶縁体７０３を、絶縁体７０３ａのみとすることができる。この場合、選択トランジスタＳＳＴ、ＳＤＴのゲート絶縁膜は、絶縁体７０３ａにより構成される。絶縁体７０３ｃ、および絶縁体７０３ｂの除去後、材料７２７を除去する。
　次に、第２の開口内部に、酸化物７０４を形成する。酸化物７０４は、絶縁膜７２４、導電体７０７、絶縁体７０３上、および第２の開口内部に、酸化物７０４ａとなる酸化物と、酸化物７０４ｂとなる酸化物を順次成膜し、不要な酸化物を、ＣＭＰ法などを用いて除去することで形成することができる（図１３参照。）。
　なお、図１３（Ｄ）は、図１３（Ｂ）において、一点鎖線で囲まれた部分の拡大図である。図１３（Ｄ）においては、酸化物７０４が、酸化物７０４ａと、酸化物７０４ｂの２層積層構造の例を示しているが、これに限らない。図３（Ｂ）に示したように、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、酸化物７０４ｃの３層積層構造としてもよいし、４層以上の積層構造としてもよい。
　酸化物７０４は、ＣＶＤ法、ＡＬＤ法、またはスパッタリング法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化物７０４を形成してもよい。酸化物７０４ａとなる酸化物、酸化物７０４ｂとなる酸化物、および酸化物７０４ｃとなる酸化物は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。
　また、酸化物７０４が、酸化物７０４ａと、酸化物７０４ｂの２層積層構造の場合、酸化物７０４ｂの内側に、酸化物７０４が、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃの３層積層構造の場合は、酸化物７０４ｃの内側に、図３（Ｂ）に示したような絶縁体７１１を形成してもよい。
　絶縁体７１１は、メモリトランジスタや、該メモリトランジスタを有する半導体装置に必要な特性に合わせて、酸化物７０４に酸素を供給する材料や、水素を供給する材料を用いることができる。
　酸化物７０４は、導電体７０６と接するように形成する。酸化物７０４と、導電体７０６が接することで、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成される場合がある。該金属化合物が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。また、酸化物７０４の領域７２８に含まれる酸素を、導電体７０６が吸収する場合がある。このとき、酸化物７０４の、導電体７０６と酸化物７０４の界面近傍の抵抗が低減し、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するため、好ましい。酸化物７０４と、導電体７０６が接する状態で、熱処理を行うことで、酸化物７０４は、より低抵抗化し、導電体７０６と、酸化物７０４とのコンタクト抵抗は、より低減する。熱処理は、窒素を含む雰囲気で、２００℃以上５００℃以下、このましくは、３００℃以上４００℃以下で行うことが好ましい。
　以降の工程では、回路構成に応じて導電体７０５などを形成すればよい。以上の工程により、メモリセルアレイを作製することができる。本作製工程の説明において、メモリセルアレイは、４層のメモリトランジスタと、４つのメモリストリングを含むが、これに限らない。５層以上のメモリトランジスタを含んでいてもよいし。５つ以上のメモリストリングを含んでいてもよい。例えば、メモリトランジスタを、３２層、６４層、１２８層有するメモリセルアレイを作製することができる。また、２００層以上のメモリトランジスタを有するメモリセルアレイを作製することができる。
　以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタの層数を増やしても、メモリトランジスタのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。
（３Ｄ　ＮＡＮＤの構成例）
　図１４（Ａ）に、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ　ＮＡＮＤ）の構成例を示す。図１４（Ａ）に示す記憶装置１００は、制御回路１０５、メモリセルアレイ１１０、周辺回路を有する。
　制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。周辺回路として、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５が設けられている。
　メモリセルアレイ１１０は、複数のメモリストリング１１２を有する。図１４（Ｂ）にメモリストリング１１２の回路構成例を示す。メモリストリング１１２において、ビット線ＢＬとソース線ＳＬ間に、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋ（ｋは１以上の整数）、選択トランジスタＳＤＴが電気的に直列接続されている。
　なお、メモリトランジスタＭＴ１乃至ＭＴ２ｋを区別しない場合、これらをまとめて、メモリトランジスタＭＴと呼ぶ場合がある。その他の要素についても同様である。
　前述した通り、選択トランジスタＳＳＴ、ＳＤＴ、メモリトランジスタＭＴ１乃至ＭＴ２ｋは、それぞれ、チャネルが金属酸化物で形成されているトランジスタである。メモリトランジスタＭＴは電荷蓄積層を備えており、不揮発性メモリセルを構成する。
　選択トランジスタＳＳＴ、ＳＤＴのゲートは、それぞれ、選択ゲート線ＳＧＬ、ＤＧＬに電気的に接続されている。メモリトランジスタＭＴ１乃至ＭＴ２ｋのゲートは、それぞれ、ワード線ＷＬ１乃至ＷＬ２ｋに電気的に接続されている。ビット線ＢＬは列方向に延在し、選択ゲート線ＳＧＬ、ＤＧＬ、ワード線ＷＬは行方向に延在する。
　入出力回路１２５は、メモリセルアレイ１１０への書き込みデータを一時的に保持すること、メモリセルアレイ１１０から読み出されたデータを一時的に保持すること等を行う。
　ソース線ドライバ１２４は、ソース線ＳＬを駆動する。
　ビット線ＢＬはセンスアンプ１２３に電気的に接続される。センスアンプ１２３は、データの読み出し時において、メモリストリング１１２からビット線ＢＬに読みだされた電圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電圧をビット線ＢＬに入力する。
　行デコーダ１２１は、外部から入力されるアドレスデータをデコードし、アクセスされる行を選択する。行ドライバ１２２は、行デコーダ１２１のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、選択信号線ＤＧＬ、ＳＧＬ、ワード線ＷＬに入力する。
　図１５乃至図１７に、メモリセルアレイ１１０の三次元積層構造例を示す。図１５は、メモリセルアレイ１１０の３次元構造例を回路図で模式的に表した図である。図１６は、メモリセルアレイ１１０の３次元構造例を示す断面図である。図１７は、ワード線ＷＬと、導電体７０１の接続部の３次元構造例を示す断面図である。図１５に示すように、メモリセルアレイ１１０はセンスアンプ１２３が形成されている領域に積層して設けられている。これにより記憶装置１００のレイアウト面積を縮小することができる。図１６および図１７に示すように、同じ段の導電体７０１でも、ビット線ＢＬ側の導電体７０１ａはワード線ＷＬａに接続され、ソース線ＳＬ側の導電体７０１ｂはワード線ＷＬｂに接続される。なお、図１５乃至図１７には、１つのメモリストリング１１２あたり、８個のメモリトランジスタＭＴ１乃至ＭＴ８を設けた例を示している。
（記憶装置の回路動作の説明）
　次に、メモリストリング１１２へのデータの書き込みと読み出し動作について、図１８（Ａ）乃至（Ｃ）を用いて説明する。なお、以降において、ワード線ＷＬ１乃至ワード線ＷＬ２ｋを共有するメモリトランジスタＭＴのまとまりをページと呼ぶ。
　図１８（Ａ）乃至（Ｃ）では、一例として、メモリストリング１１２がメモリトランジスタＭＴ１乃至ＭＴ８を有する例を示しているが、メモリトランジスタＭＴの数はこれに限定されない。
＜消去動作＞
　メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。なお、データを消去する動作をリセット動作ともいう場合がある。消去動作は、例えば、データを消去したいメモリトランジスタＭＴを順次選択することで行う。まず、データを消去したいメモリトランジスタＭＴのゲートに接続するワード線ＷＬに低電位（電荷蓄積層に蓄積された電子を引き抜くための電位、例えば−１８Ｖ）を印加し、該ワード線ＷＬ以外のワード線ＷＬには、正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。また、ソース線ＳＬおよびビット線ＢＬに消去電位ＶＥ（例えば０Ｖ）を印加し、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通させることで所望のメモリトランジスタＭＴのデータを消去することができる。図１８（Ａ）に示すように、ワード線ＷＬ１に低電位を印加してメモリトランジスタＭＴ１を非導通とし、ワード線ＷＬ２乃至ＷＬ８には正電位を印加してメモリトランジスタＭＴ２乃至ＭＴ８を導通とし、ソース線ＳＬおよびビット線ＢＬに消去電位ＶＥを印加し、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通させることでメモリトランジスタＭＴ１のデータを消去することができる。続けて、ワード線ＷＬ２乃至ＷＬ８を順次選択し、選択されたワード線ＷＬに低電位を印加し、それ以外のワード線ＷＬに正電位を印加することで、メモリトランジスタＭＴ１乃至ＭＴ８のデータを消去することができる。消去動作（リセット動作）により、メモリトランジスタＭＴ１乃至ＭＴ８のそれぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至ＭＴ８は、データ“１”を保持している状態となる。なお、消去動作は、必ずしも全てのメモリトランジスタＭＴに対して行う必要は無く、消去が必要なメモリトランジスタＭＴのみを選択して、データの消去を行ってもよい。例えば、データ“０”が書き込まれているメモリトランジスタＭＴのみに対して消去動作を行ってもよい。
　また、消去動作は上記方法に限らない。メモリトランジスタＭＴがノーマリオン型の場合、データの消去は、メモリストリング１１２（ブロックともいう）ごとに行うことができる。例えば、データを消去したいブロックのメモリトランジスタＭＴの全てのゲートに接続するワード線ＷＬに低電位（例えば０Ｖ）を印加し、ソース線ＳＬ、およびビット線ＢＬに高い電位（例えば＋１８Ｖ）を与える。このような動作により、メモリトランジスタＭＴ１乃至ＭＴ８のそれぞれの電荷蓄積層に蓄積された電子を同時に引き抜くことができる。
　なお、データの書き換えを行わないメモリトランジスタＭＴのデータは、ブロックの消去動作の前に別のメモリ領域に格納しておくことが好ましい。
＜書き込み動作＞
　次に、データの書き込み動作について図１８（Ｂ）を用いて説明する。
　データの書き込み動作は、上述したページごとに行うことができる。まず、書き込みを行うページのワード線に書き込み電位（例えば１５Ｖ）を印加し、書き込みを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図１８（Ｂ）に示すように、まずワード線ＷＬ１に書き込み電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴを非導通状態とし、選択トランジスタＳＤＴに正電位を印加して導通状態とする。そうすることで、ビット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的には、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷蓄積層に電子が注入される。また、選択トランジスタＳＤＴ、およびビット線ＢＬの電位が共に正電位である場合、選択トランジスタＳＤＴは非導通となる。このとき、メモリトランジスタＭＴが電気的に浮遊状態となるため、メモリトランジスタＭＴ１の電荷蓄積層には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合にはメモリトランジスタＭＴ１にデータ“０”が書き込まれ、正電位が印加された場合にはメモリトランジスタＭＴ１のデータは“１”のままとなる。
　ここで、ビット線ＢＬにメモリストリング１１２ごとに異なる電位を印加することで、ページごとのデータの書き込みを行うことができる。
　なお、メモリトランジスタＭＴに多値のデータを書き込むこともできる。例えば、ビット線ＢＬなどの電位や、電位を印加する時間によってメモリトランジスタの電荷蓄積層に注入される電荷量を制御すればよい。
＜読み出し動作＞
　次に、データの読み出し動作について図１８（Ｃ）を用いて説明する。
　データの読み出し動作も、ページごとに行うことができる。まず、読み出しを行うページ、および読み出しを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図１８（Ｃ）に示すように、ワード線ＷＬ１乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通状態とする。また、ビット線ＢＬに読み出し電位（例えば１Ｖ）を印加し、ソース線ＳＬに低い電位（例えば０Ｖ）を印加する。このとき、メモリトランジスタＭＴ１のデータが”１”であればメモリストリング１１２に電流が流れ、ビット線ＢＬの電位が降下する。メモリトランジスタＭＴ１のデータが”０”であれば、メモリストリング１１２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線ＢＬの電位を検知し、増幅する。以上により、メモリストリング１１２のデータを読み出すことができる。
　ここで、各メモリストリング１１２のデータをビット線ＢＬに読み出すことで、ページ単位でデータを読み出すことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図１９にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図１９（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１９（Ｂ）はＳＤカードの外観の模式図であり、図１９（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図１９（Ｄ）はＳＳＤの外観の模式図であり、図１９（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、図２０を用いて、上記実施の形態に示す半導体装置を適用した、ＡＩシステムについて説明を行う。
　図２０はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。
　演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ−ＮＡＮＤ４０１５を有する。
　ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。
　また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、ＮＯＳＲＡＭは、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）のオフ電流が低いことを利用したメモリである。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。
　制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ）４０２８と、を有する。
　入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。
　演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。
　アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。
　アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。
　ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。
　ニューラルネットワークを用いた計算は、入力データ数が１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。
　ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。
　また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。
　また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。
　ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速且つ低消費電力に上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。
　ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。
　ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである。ＯＳ−ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ−ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。
　３Ｄ−ＮＡＮＤ４０１５は酸化物半導体を用いた不揮発性メモリである。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量の大きいメモリである。
　また、３Ｄ−ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ−ＮＡＮＤ４０１５は多値データを記憶することで、１ビット当たりのメモリセル面積を、さらに小さくすることができる。
　また、３Ｄ−ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、３Ｄ−ＮＡＮＤ４０１５をさらに高集積化させることができる。よって、３Ｄ−ＮＡＮＤ４０１５の単位面積当たりの記憶容量を増加させることができる。
　ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。
　なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。
　ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも一つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３または３Ｄ−ＮＡＮＤ４０１５に保存してもよい。３Ｄ−ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きいので、大容量のプログラムを保存することができる。
　ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。
　電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。
　ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。
　ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。
　ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。
　ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。
　制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速且つ低消費電力に、ニューラルネットワークの計算を実行することができる。
　ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。
　ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。
　ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などを含む。
　ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。
　アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。
　また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。
　また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。
　以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
＜ＡＩシステムの応用例＞
　本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図２１を用いて説明を行う。
　図２１（Ａ）は、図２０で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。
　図２１（Ａ）に図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。
　また図２１（Ｂ）は、図２０で説明したＡＩシステム４０４１を図２１（Ａ）と同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。
　図２１（Ｂ）に図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。
　ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ　Ｗｉｄｅ　Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各ＡＩシステムを接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ　Ｔｅｒｍ　Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ　Ｓｙｓｔｅｍ　ｆｏｒ　Ｍｏｂｉｌｅ　Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ　Ｄａｔａ　Ｒａｔｅｓ　ｆｏｒ　ＧＳＭ　Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ　２０００）、Ｗ−ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ−Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。
　図２１（Ａ）、（Ｂ）の構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示すＡＩシステムが組み込まれたＩＣの一例を示す。
　上記実施の形態に示すＡＩシステムは、ＣＰＵ等のＳｉトランジスタでなるデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、３Ｄ−ＮＡＮＤ、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリを、１つのダイに集積することができる。
　図２２に、ＡＩシステムを組み込んだＩＣの一例を示す。図２２に示すＡＩシステムＩＣ７０００は、リード７００１及び回路部７００３を有する。ＡＩシステムＩＣ７０００は、例えばプリント基板７００２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子部品が実装された基板（実装基板７００４）が完成する。回路部７００３には、上記実施の形態で示した各種の回路が１つのダイに設けられている。回路部７００３は、先の実施の形態に示すように、積層構造をもち、Ｓｉトランジスタ層７０３１、配線層７０３２、ＯＳトランジスタ層７０３３に大別される。ＯＳトランジスタ層７０３３をＳｉトランジスタ層７０３１に積層して設けることができるため、ＡＩシステムＩＣ７０００の小型化が容易である。
　図２２では、ＡＩシステムＩＣ７０００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　ＣＰＵ等のデジタル処理回路と、ＯＳトランジスタを用いたアナログ演算回路、３Ｄ−ＮＡＮＤ、ＯＳ−ＦＰＧＡおよびＤＯＳＲＡＭ、ＮＯＳＲＡＭ等のＯＳメモリは、全て、Ｓｉトランジスタ層７０３１、配線層７０３２およびＯＳトランジスタ層７０３３に形成することができる。すなわち、上記ＡＩシステムを構成する素子は、同一の製造プロセスで形成することが可能である。そのため、本実施の形態に示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記ＡＩシステムを低コストで組み込むことができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
＜電子機器＞
　本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図２３および図２４に、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。
　図２３（Ａ）に示すロボット２０００は、演算装置２００１、センサ２００２、ライト２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しながら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監視システムとして用いることができる。
　ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン２００８、表示部２００９、発光部２０１０などを備えていてもよい。
　演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとしての機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影する際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２００２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であることが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のものでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続された移動機構２０１１が設けられているため、センサ２００２による撮影範囲、すなわち監視範囲が広がり、好ましい。
　通信手段２００６は、センサ２００２により撮影された情報を管理者や、管理者が所有するサーバへ送信することができる。また、センサ２００２により撮影された情報を演算装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００９を見ながら会話することができる。
　発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことができる。また、非常事態であることを文字や光により示してもよい。
　図２３（Ｂ）は、ロボット２０００の構成を示すブロック図である。演算装置２００１は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、ロボット２０００の周囲に情報を発信することができる。
　センサ２００２に用いるセンサとして、周囲が暗くても撮影が可能なセンサを用いる場合は、ライト２００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いたイメージセンサを用いることができる。
　このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサーバに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理者への連絡および周囲への情報発信を行い、周囲の状況を記録する。
　また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視することができる。また、ロボット２０００には、リフト２００４が設けられているため、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを用いてもよい。
　図２４（Ａ）は、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボット３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。
　ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置することができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置されたアームを伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、ブーム３００３によりアーム３００４を移動してもよい。
　仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でもよい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６に振り分けて移動してもよい。
　容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具でもよい。
　演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。
　センサ３００９は、容器３００５の位置、容器３００６の位置、容器３００５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、堅さ（柔らかさ）を導出する。また、物品３００７の三次元形状や堅さ（柔らかさ）から、アーム３００４の形状を変えることができる。
　物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することができる。情報の解析には、ディープラーニングを用いてもよい。
　図２４（Ｂ）は、一対の板３０２１が水平方向に移動し、物品３００７を挟むことができるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることができ、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図２４（Ｃ）は、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるアームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不定型な物品３００７を掴むに適している。なお、図２４（Ｃ）では、バー３０２２の数を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以上でも良い。図２４（Ｄ）は、一対の板３０２３が、共通の軸を中心に、お互いが近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７を掴むのに適している。図２４（Ｅ）は、一対のかぎ状の板３０２４が、共通の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を点、または線で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する物品３００７を掴むのに適している。また、図２４（Ｆ）に示すように、アームの先端にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。
　図２４（Ａ）乃至図２４（Ｆ）に示すアームは、一例であり、本発明の一態様はこれらの形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれらの記載に限らない。
　ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアーム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴んだまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させることができる。
　容器３００５、および容器３００６の位置情報、および物品３００７の状態をＡＩシステムを用いて解析しているため、物品３００７の形状や堅さによらず、確実に物品３００７を移動することができる。物品３００７の例としては、立方体、または直方体の箱、または任意の形状の箱やケースに詰められた物品だけでなく、卵、ハンバーグやコロッケなど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した仕分けシステム３０００は、物品３００７の形状や堅さを考慮してアームの形状を変えることができるため、上記に例示した物品３００７を、形状や堅さによらず、容器３００５から容器３００６に移動させることができる。
　例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
　また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
１００：記憶装置、１０５：制御回路、１１０：メモリセルアレイ、１１２：メモリストリング、１２１：行デコーダ、１２２：行ドライバ、１２３：センスアンプ、１２４：ソース線ドライバ、１２５：入出力回路、７００：メモリセルアレイ、７００Ａ：メモリセルアレイ、７０１：導電体、７０１＿ｍ：導電体、７０１＿１：導電体、７０１＿６：導電体、７０１ａ：導電体、７０１Ａ：導電膜、７０１ｂ：導電体、７０１Ｂ：導電膜、７０２：導電体、７０２Ａ：導電膜、７０２ｂ：絶縁体、７０２Ｂ：導電膜、７０３：絶縁体、７０３＿１：絶縁体、７０３＿４：絶縁体、７０３ａ：絶縁体、７０３Ａ：絶縁膜、７０３ｂ：絶縁体、７０３ｃ：絶縁体、７０４：酸化物、７０４＿１：酸化物、７０４＿４：酸化物、７０４ａ：酸化物、７０４ｂ：酸化物、７０４ｃ：酸化物、７０５：導電体、７０５＿１：導電体、７０５＿４：導電体、７０６：導電体、７０６＿１：導電体、７０６＿４：導電体、７０７：導電体、７０７＿ｍ：導電体、７０７＿１：導電体、７０８：導電体、７０８＿ｍ：導電体、７０８＿１：導電体、７１０：メモリトランジスタ、７１１：絶縁体、７２０：基体、７２１：絶縁膜、７２２：絶縁体、７２２Ａ：絶縁膜、７２２Ｂ：絶縁膜、７２３：マスク、７２３Ａ：マスク、７２４：絶縁膜、７２５：マスク、７２６：絶縁体、７２７：材料、７２８：領域、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２０００：ＣＤＭＡ、２０００：ロボット、２００１：演算装置、２００２：センサ、２００３：ライト、２００４：リフト、２００５：駆動部、２００６：通信手段、２００７：スピーカ、２００８：マイクロフォン、２００９：表示部、２０１０：発光部、２０１１：移動機構、３０００：システム、３００１：ロボット、３００２：演算装置、３００３：ブーム、３００４：アーム、３００５：容器、３００６：容器、３００７：物品、３００８：筐体、３００９：センサ、３０１０：通信手段、３０１１：通信手段、３０２１：板、３０２２：バー、３０２３：板、３０２４：板、３０２５：ヘラ、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０１５：３Ｄ−ＮＡＮＤ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２４：ＳＲＡＭ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１＿ｎ：ＡＩシステム、４０４１＿１：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、７０００：ＡＩシステムＩＣ、７００１：リード、７００２：プリント基板、７００３：回路部、７００４：実装基板、７０３１：Ｓｉトランジスタ層、７０３２：配線層、７０３３：ＯＳトランジスタ層

Claims (8)

  1. 　メモリトランジスタを有する半導体装置であって、
    　前記メモリトランジスタは、
    　開口を有する導電体と、
    　前記開口の内側側面に接して設けられた第１の絶縁体と、
    　前記第１の絶縁体の内側に接して設けられた第２の絶縁体と、
    　前記第２の絶縁体の内側に接して設けられた第３の絶縁体と、
    　前記第３の絶縁体の内側に接して設けられた第１の酸化物と、
    　前記第１の酸化物の内側に接して設けられた第２の酸化物と、
    　を有し、
    　前記第２の酸化物のエネルギーギャップは、前記第１の酸化物のエネルギーギャップより狭いことを特徴とする半導体装置。
  2. 　メモリトランジスタを有する半導体装置であって、
    　前記メモリトランジスタは、
    　開口を有する導電体と、
    　前記開口の内側側面に接して設けられた第１の絶縁体と、
    　前記第１の絶縁体の内側に接して設けられた第２の絶縁体と、
    　前記第２の絶縁体の内側に接して設けられた第３の絶縁体と、
    　前記第３の絶縁体の内側に接して設けられた第１の酸化物と、
    　前記第１の酸化物の内側に接して設けられた第２の酸化物と、
    　前記第２の酸化物の内側に接して設けられた第３の酸化物と、
    　を有し、
    　前記第２の酸化物のエネルギーギャップは、前記第１の酸化物のエネルギーギャップより狭く、
    　前記第２の酸化物のエネルギーギャップは、前記第３の酸化物のエネルギーギャップより狭いことを特徴とする半導体装置。
  3. 　請求項１または請求項２において、
    　前記第１の酸化物、および前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、
    　ことを特徴とする半導体装置。
  4. 　請求項３において、
    　前記第１の酸化物のＩｎに対する元素Ｍの原子数比が、前記第２の酸化物のＩｎに対する元素Ｍの原子数比より大きいことを特徴とする半導体装置。
  5. 　請求項１または請求項２において、
    　前記半導体装置は、さらに基体を有し、
    　前記半導体装置は、前記基体上に、前記メモリトランジスタを複数有し、
    　前記複数のメモリトランジスタは、前記基体が有する一の面に対して垂直な方向に積層して設けられていることを特徴とする半導体装置。
  6. 　請求項１または請求項２において、
    　前記第１の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることを特徴とする半導体装置。
  7. 　請求項１または請求項２において、
    　前記第３の絶縁体は、シリコン、アルミニウム、およびハフニウムのいずれか一を含む酸化物であることを特徴とする半導体装置。
  8. 　請求項２において、
    　前記メモリトランジスタは、さらに第４の絶縁体を有し、
    　前記第４の絶縁体は、前記第３の酸化物の内側に接して設けられていることを特徴とする半導体装置。
PCT/IB2018/053629 2017-06-05 2018-05-23 半導体装置、および半導体装置の作製方法 WO2018224904A1 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
US16/618,831 US11227920B2 (en) 2017-06-05 2018-05-23 Semiconductor device, and method of manufacturing the semiconductor device
DE112018002846.1T DE112018002846T5 (de) 2017-06-05 2018-05-23 Halbleitervorrichtung und Herstellungsverfahren der Halbleitervorrichtung
CN201880037249.6A CN110731013B (zh) 2017-06-05 2018-05-23 半导体装置及半导体装置的制造方法
KR1020247001085A KR20240007728A (ko) 2017-06-05 2018-05-23 반도체 장치 및 반도체 장치의 제작 방법
JP2019523201A JPWO2018224904A1 (ja) 2017-06-05 2018-05-23 半導体装置、および半導体装置の作製方法
KR1020197038239A KR102625630B1 (ko) 2017-06-05 2018-05-23 반도체 장치 및 반도체 장치의 제작 방법
CN202311302410.7A CN117715435A (zh) 2017-06-05 2018-05-23 半导体装置及半导体装置的制造方法
US17/575,707 US20220140090A1 (en) 2017-06-05 2022-01-14 Semiconductor device, and method of manufacturing the semiconductor device
JP2022033814A JP2022081581A (ja) 2017-06-05 2022-03-04 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-111144 2017-06-05
JP2017111144 2017-06-05

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US16/618,831 A-371-Of-International US11227920B2 (en) 2017-06-05 2018-05-23 Semiconductor device, and method of manufacturing the semiconductor device
US17/575,707 Continuation US20220140090A1 (en) 2017-06-05 2022-01-14 Semiconductor device, and method of manufacturing the semiconductor device

Publications (1)

Publication Number Publication Date
WO2018224904A1 true WO2018224904A1 (ja) 2018-12-13

Family

ID=64566904

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2018/053629 WO2018224904A1 (ja) 2017-06-05 2018-05-23 半導体装置、および半導体装置の作製方法

Country Status (6)

Country Link
US (2) US11227920B2 (ja)
JP (2) JPWO2018224904A1 (ja)
KR (2) KR20240007728A (ja)
CN (2) CN117715435A (ja)
DE (1) DE112018002846T5 (ja)
WO (1) WO2018224904A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629732B1 (en) * 2018-10-09 2020-04-21 Micron Technology, Inc. Elevationally-extending transistors, devices comprising elevationally-extending transistors, and methods of forming a device comprising elevationally-extending transistors
JP2021150392A (ja) * 2020-03-17 2021-09-27 キオクシア株式会社 半導体装置及びその製造方法
US11996440B2 (en) 2021-03-17 2024-05-28 Changxin Memory Technologies, Inc. Capacitor array, method for manufacturing the same and memory
CN112951768B (zh) * 2021-03-17 2023-04-18 长鑫存储技术有限公司 电容阵列及其制造方法和存储器
WO2022219767A1 (ja) * 2021-04-15 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド メモリ素子を有する半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021312A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2016137668A1 (en) * 2015-02-25 2016-09-01 Qualcomm Mems Technologies, Inc. Tunnel thin film transistor with hetero-junction structure
JP2017034144A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101698193B1 (ko) 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101746814B1 (ko) 2009-12-09 2017-06-14 한국전자통신연구원 복사전력 측정 장치
US8952377B2 (en) * 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR20140009023A (ko) * 2012-07-13 2014-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20140027762A1 (en) * 2012-07-27 2014-01-30 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
TWI721409B (zh) * 2013-12-19 2021-03-11 日商半導體能源研究所股份有限公司 半導體裝置
JP6607681B2 (ja) * 2014-03-07 2019-11-20 株式会社半導体エネルギー研究所 半導体装置
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
KR102440302B1 (ko) * 2015-04-13 2022-09-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2016225614A (ja) * 2015-05-26 2016-12-28 株式会社半導体エネルギー研究所 半導体装置
JP6698649B2 (ja) * 2015-06-18 2020-05-27 株式会社半導体エネルギー研究所 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021312A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2016137668A1 (en) * 2015-02-25 2016-09-01 Qualcomm Mems Technologies, Inc. Tunnel thin film transistor with hetero-junction structure
JP2017034144A (ja) * 2015-08-04 2017-02-09 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
DE112018002846T5 (de) 2020-02-13
CN117715435A (zh) 2024-03-15
CN110731013A (zh) 2020-01-24
US20210104608A1 (en) 2021-04-08
CN110731013B (zh) 2023-10-24
JP2022081581A (ja) 2022-05-31
US20220140090A1 (en) 2022-05-05
KR20200015586A (ko) 2020-02-12
US11227920B2 (en) 2022-01-18
JPWO2018224904A1 (ja) 2020-05-21
KR102625630B1 (ko) 2024-01-15
KR20240007728A (ko) 2024-01-16

Similar Documents

Publication Publication Date Title
JP7094786B2 (ja) 半導体装置
WO2018224904A1 (ja) 半導体装置、および半導体装置の作製方法
JP7265475B2 (ja) 半導体装置
JP7439196B2 (ja) 半導体装置
JP7106383B2 (ja) 半導体装置
JP2018201011A (ja) 半導体装置、および半導体装置の作製方法
KR102621455B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
US11849584B2 (en) Semiconductor device, manufacturing method of semiconductor device, and operation method of semiconductor device
JP2018206841A (ja) 半導体装置、および半導体装置の作製方法
WO2018215878A1 (ja) 半導体装置、および半導体装置の作製方法
WO2021005435A1 (ja) 半導体装置、および半導体装置の作製方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18812994

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2019523201

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20197038239

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 18812994

Country of ref document: EP

Kind code of ref document: A1