JP2021150392A

JP2021150392A - 半導体装置及びその製造方法

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Publication number: JP2021150392A
Application number: JP2020046767A
Authority: JP
Inventors: 涼金井; Ryo Kanai
Original assignee: Kioxia Corp
Current assignee: Kioxia Corp
Priority date: 2020-03-17
Filing date: 2020-03-17
Publication date: 2021-09-27
Also published as: TW202137447A; US20230105551A1; CN113410238A; TWI762989B; US20210296356A1

Abstract

【課題】端部が階段状に形成された積層体の各段の上面に設けられる導電層に対するコンタクトの不良を低減可能な半導体装置と、その製造方法とを提供する。【解決手段】本発明の一つの実施形態による半導体装置は、交互に積層された第１の膜と第２の膜を含み、端部に階段形状を有する積層体と、階段形状の段の上面に設けられ、積層体中の第２の膜よりも厚い厚膜体であって、当該第２の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、積層体及び厚膜体を覆う第３の膜と、第３の膜を貫通し厚膜体に接する導電性の柱状体とを備える。【選択図】図２

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。

３次元構造の半導体記憶装置には、導電層と絶縁層が交互に積層された積層体を有するものがある。積層体には柱状のチャネルが貫通するように形成され、導電層とチャネルとの交差部分においてメモリセルが構成される。一方、積層体の端部は階段状に形成されて導電層が露出し、ここにコンタクトを設けることにより、各導電層が積層体の外部と電気的に接続される。

このような半導体記憶装置では、記憶容量を増やすために、導電層と絶縁層の積層数が増加する傾向にある。積層数が増えると、積層体が高くなるため、積層体の下層部の導電層に対するコンタクトホールが長くなり、その形成に要する時間もまた長くなる。そうすると、積層体の上層部にてコンタクトホールの底面に導電層が露出した後、積層体の下層部でコンタクトホールが形成されるまで、比較的長い期間、その導電層はエッチング雰囲気に晒されることとなる。このため、コンタクトホールが導電層を貫通してしまい、コンタクト形成後に、隣接する上下の導電層の間で短絡が生じてしまうことになりかねない。

特開２０１９−１２１７１７号公報

本発明の一つの実施形態は、端部が階段状に形成された積層体を含む半導体装置であって、階段形状の各段の上面に設けられる導電層に対するコンタクトの不良を低減可能な半導体装置と、その製造方法とを提供する。

本発明の一つの実施形態による半導体装置は、交互に積層された第１の膜と第２の膜を含み、端部に階段形状を有する積層体と、階段形状の段の上面に設けられ、積層体中の第２の膜よりも厚い厚膜体であって、当該第２の膜と下端で連続し、前記上面に隣接する上の段の側面に対し離間部を有する当該厚膜体と、積層体及び厚膜体を覆う第３の膜と、第３の膜を貫通し厚膜体に接する導電性の柱状体とを備える。

図１は、実施形態による半導体装置の製造方法における一連の工程のうちの主な工程の後の半導体装置の断面を模式的に示す図である。図２は、図１に引き続いて、実施形態による半導体装置の製造方法における一連の工程のうちの主な工程の後の半導体装置の断面を模式的に示す図である。図３は、実施形態の変形例１による半導体装置の製造方法における一連の工程のうちの主な工程の後の半導体装置の断面を模式的に示す図である。図４は、図３に引き続いて、実施形態の変形例１による半導体装置の製造方法における一連の工程のうちの主な工程の後の半導体装置の断面を模式的に示す図である。図５は、実施形態の変形例２による半導体装置の製造方法における一連の工程の主な工程の後の半導体装置の断面を模式的に示す図である。

以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されてよい。

図１及び図２を参照しながら、実施形態による半導体装置の製造方法について説明する。図１及び図２は、本製造方法における一連の工程のうちの主な工程の後の半導体装置の断面を模式的に示す図である。

図１（Ａ）を参照すると、基板Ｓの上に、酸化シリコン（ＳｉＯｘ）層Ｑと窒化シリコン（ＳｉＮ）層Ｎとが交互に積層された積層体ＳＫが形成されている。各ＳｉＯｘ層Ｑは、ほぼ一様の厚さを有し、各ＳｉＮ層Ｎもまた一様の厚さを有している。窒化シリコン層Ｎは、後に除去され、除去された空間が例えばタングステン（Ｗ）などの金属に埋め込まれ、導電層になる。この導電層は、積層体ＳＫを貫通するように設けられる半導体柱に形成されるメモリセルに対するワードラインとして機能する。

次に、図１（Ｂ）に示すように、積層体ＳＫがエッチングされ、その端部において階段形状を有するに至る。図示のとおり、このエッチングにより形成された階段の各段の上面（踏み面）にはＳｉＮ層Ｎが露出している。なお、図１（Ｂ）では、ＳｉＮ層Ｎが３層おきに露出しているが、各ＳｉＮ層Ｎは階段の各段の上面に露出する。具体的には、図示は省略するが、このような階段形状は積層体ＳＫの３つの端部で形成されており、例えば各段の３つのＳｉＮ層Ｎのうちの中央のＳｉＮ層Ｎは、別の端部に形成された階段の各段の上面に露出しており、一番下のＳｉＮ層Ｎは、また別の端部に形成された階段の各段の上面に露出している。また、図１（Ｂ）では、２段のみが図示されているが、段数は、積層体ＳＫ中のＳｉＮ層Ｎ及びＳｉＯｘ層Ｑの数に依存し、例えば数段から十段であってもよい。このような階段形状は、積層体ＳＫの上面に例えばインプリントリソグラフィ法により形成された３次元エッチングマスクを用いて形成され得る。

次いで、図１（Ｃ）に示すように、露出した基板Ｓの上面と、積層体ＳＫの各段の上面に露出したＳｉＮ層Ｎの上と、積層体ＳＫの各段の側面（立ち上がり面）の上とにＳｉＮ膜２が堆積される。このＳｉＮ膜２は、下地層に対して、いわゆるコンフォーマルに堆積されて良い。すなわち、ＳｉＮ膜２は、積層体ＳＫの各段の上面に露出したＳｉＮ層Ｎとほぼ平行に、かつ一様の厚さで形成される。また、ＳｉＮ膜２は、積層体ＳＫの各段の側面に対してもほぼ平行であり、一様の厚さを有する。

続けて、ＳｉＮ膜２を覆うようにレジスト膜４が塗布され、図１（Ｄ）に示すように、このレジスト膜４に対してテンプレート１０が押し当てられる。テンプレート１０は、積層体ＳＫの階段形状に対応した、多段の段付き凹部形状を有している。テンプレート１０がレジスト膜４に押し当てられているときに、レジスト膜４に対してテンプレート１０を通して紫外光が照射されると、レジスト膜４が硬化し、図１（Ｅ）に示すように、階段形状のレジスト膜４Ａ（レジストパターン）が得られる。

次に、レジスト膜４Ａに対して例えばアッシング処理が行われる。このアッシング処理は、レジスト膜４Ａが全体的に縮小化され、図１（Ｆ）に示すように、各段の上面にレジスト膜４Ａが残る一方で、基板Ｓの上面と各段の側面とにおいてレジスト膜４Ａが除去されるように行われる。

この後、各段の上面に残るレジスト膜４Ａをマスクとして、図２（Ｇ）に示すように、各段の側面上のＳｉＮ膜２が例えばウェットエッチングにより除去される。階段形状の積層体ＳＫの各段の側面が露出する。ここで、各段の上面のＳｉＮ膜２と、隣接する上の段の側面との間に溝部６が形成されている。さらに、溝部６の底部に露出するＳｉＮ層ＮにはトレンチＴが形成されている。ＳｉＮ層ＮのトレンチＴは、各段の側面上のＳｉＮ膜２を除去する際に形成される。したがって、ＳｉＮ膜２が除去されるときには、ＳｉＮ層Ｎのすべてが除去されないように、かつ、ＳｉＮ層ＮにトレンチＴが形成されるように、例えばエッチング時間などが調整される。トレンチＴの機能、又はトレンチＴにより奏される効果については後述する。

続けて、図２（Ｈ）に示すように、各段の上に残るレジスト膜４Ａが例えばアッシングにより除去される。これにより、各段の上面にはＳｉＮ膜２が露出することになる。次いで、このような構造を覆うように例えばＳｉＯｘ膜８が形成される（図２（Ｉ））。ＳｉＯｘ膜８は、例えばテトラエトキシシラン（ＴＥＯＳ）を原料としたプラズマ化学堆積（ＣＣＶＤ）法により形成されて良い。これにより、上述の溝部６とトレンチＴは、ＳｉＯｘで埋め込まれる。

引き続いて、図２（Ｊ）に示すように、積層体ＳＫの例えば中央部に積層体ＳＫを貫通するように形成された貫通穴又は溝（不図示）を通して、積層体ＳＫ中のＳｉＮ層Ｎが除去され、空間ＳＰ１が形成される。このとき、各段の上面に残るＳｉＮ膜２も一緒に除去される。したがって、各段の上部には、空間ＳＰ１の高さＬ１よりも高い高さＬ２を有する空間ＳＰ２が形成される。

次いで、例えば原子層堆積（Atomic Layer Deposition）法などにより、図２（Ｋ）に示すように、空間ＳＰ１及びＳＰ２が、例えばタングステン（Ｗ）などの金属により埋め込まれる。これにより、空間ＳＰ１に対応する導電層ＥＬ１と、空間ＳＰ２に対応する導電層ＥＬ２とが得られる。ここで、導電層ＥＬ２は、積層体ＳＫ内部から延びる導電層ＥＬ１と連続し、当該導電層ＥＬ１と単一体として形成されている。また、導電層ＥＬ２は、当該導電層ＥＬ１よりも厚い厚膜体として形成されている。

この後、ＳｉＯｘ膜８の上面から当該ＳｉＯｘ膜８を貫通し、導電層ＥＬ２に到達するコンタクトホールが形成され、コンタクトホールが例えばＷにより埋め込まれて、コンタクトＣＣが形成される（図２（Ｌ））。

以上説明したとおり、本実施形態による半導体装置の製造方法においては、ＳｉＯｘ膜８が、階段形状の積層体ＳＫを覆うように形成される際、積層体ＳＫの各段の上面であるＳｉＮ層Ｎの上にはＳｉＮ膜２が残っている。ＳｉＯｘ膜８の形成後に、ＳｉＮ層Ｎを除去すると、ＳｉＮ膜２もまた除去されるため、積層体ＳＫの各段の上部には、ＳｉＮ層Ｎの除去により生じた空間ＳＰ１よりも高い空間ＳＰ２が形成される。この空間ＳＰ２がＷにより埋め込まれて導電層ＥＬ２が形成されるため、空間ＳＰ１がＷにより埋め込まれて形成される導電層ＥＬ１よりも厚い導電層ＥＬ２が得られる。そして、導電層ＥＬ２に対してコンタクトＣＣが形成される。

仮にＳｉＮ層Ｎの上にＳｉＮ膜２が無かったとすれば、積層体ＳＫの各段の上部には導電層ＥＬ１と同じ厚さの導電層が形成されることとなる。導電層は、コンタクトホールを形成する際にエッチングストップ層として機能し得るが、コンタクトホールの底面に導電層が、露出後に長い期間エッチング雰囲気に晒されれば、導電層もまたエッチングされて薄くなってしまう。そうすると、例えばコンタクトホールが導電層を貫通し、コンタクト形成後に上下に隣接する２つの導電層で短絡が生じてしまうことにもなりかねない。

しかし、実施形態による半導体装置の製造方法によれば、コンタクトＣＣと接する導電層ＥＬ２を導電層ＥＬ１よりも厚くすることができるため、コンタクトホールが導電層ＥＬ２を貫通してしまうのを回避し易くなる。

また、コンタクトと接する導電層の厚さを厚くするためには、積層体ＳＫ中のＳｉＮ層Ｎを厚くすることも考えられる。すなわち、ＳｉＮ層Ｎを厚くすれば、ＳｉＮ層Ｎの除去した空間にＷを埋め込むことにより形成される導電層も厚くすることができる。しかし、この場合には、積層体ＳＫの形成に要する時間が長くなったり、メモリセル用のメモリーホールの形成や、積層体ＳＫの階段形状の形成などの工程において加工量が増加し、加工難度が上昇したりすることにもなる。

これに対し、実施形態による半導体装置の製造方法によれば、導電層ＥＬ１を厚くすることなく、コンタクトＣＣと接する導電層ＥＬ２を厚くすることができるため、積層体ＳＫの形成に要する時間が長くなるのを避けることができ、メモリーホールや、積層体ＳＫの階段形状などの形成において加工量が増加することはなく、加工難度が上昇したりするのも回避することが可能となる。

また、実施形態による半導体装置の製造方法においては、ＳｉＮ膜２を覆うように形成されたレジスト膜４に対してテンプレート１０が押し当てられて、レジスト膜４Ａ（図１（Ｅ））が得られる。このレジスト膜４Ａが縮小化されると、積層体ＳＫの各段の側面にＳｉＮ膜２が露出する。この縮小化は例えばアッシングにより行われるが、ＳｉＮ膜２はアッシングに対して耐性を有しているため、ＳｉＮ膜２は、堆積時の厚さを有することができる。したがって、側面のＳｉＮ膜２を除去することにより形成される溝部６の幅を、ＳｉＮ膜２の厚さにより決定することができる。ＳｉＮ膜２の厚さ再現性は比較的良好であるため、溝部６の幅のばらつきも低減可能である。

溝部６は、ＳｉＯｘ膜８の形成時に、ＳｉＯｘで埋め込まれ、図２（Ｋ）に矢印Ｇで示すように、導電層ＥＬ２と、導電層ＥＬ２と連続する導電層ＥＬ１の一つ上の導電層ＥＬ１とを離間させる離間部となる（以下、離間部６と言う場合がある）。離間部６は、導電層ＥＬ２と、導電層ＥＬ２と連続する導電層ＥＬ１の一つ上の導電層ＥＬ１との間のリーク電流の低減に寄与する。したがって、その幅のばらつきを低減できれば、リーク電流を再現性良く低減することが可能となる。また、溝部６の底部にはトレンチＴが形成され、トレンチＴもまた、ＳｉＯｘで埋め込まれ、リーク電流の低減に寄与する。

なお、上述のリーク電流を低減するためには、導電層ＥＬ２の代わりに、段の上面に、隣接する上の段の側面に向かってを薄くなる傾斜導電層を形成することも考えられる。これによれば、その傾斜導電層は、隣接する上の段の側面近傍で薄くなっているため、当該傾斜導電層と、傾斜導電層と連続する導電層の一つ上の導電層とを離間させることが可能である。しかし、そのような傾斜導電層を得るためには、ＳｉＮ膜を、隣接する上の段の側面に向かって薄くなるように堆積する必要がある。しかし、そのように堆積の制御は必ずしも容易ではなく、薄くなり過ぎて、結局、導電層もまた薄くなってしまったり、厚くなり過ぎて、リーク電流が生じてしまったりするおそれがある。

実施形態による半導体装置の製造方法によれば、溝部６（及びトレンチＴ）の幅は、積層体ＳＫの各段の側面に堆積されるＳｉＮ膜２の厚さで制御でき、これにより導電層ＥＬ２と、導電層ＥＬ２と連続する導電層ＥＬ１の一つ上の導電層ＥＬ１とを離間させ、これらの間のリーク電流を低減することが可能となる。また、導電層ＥＬ２の厚さを均一にすることができるため、コンタクトホールの位置がばらついても、コンタクトホールが導電層ＥＬ２を貫通してしまうのを回避することが可能となる。

（変形例１）
次に、図３を参照しながら、実施形態の変形例１による半導体装置の製造方法について説明する。変形例１は、使用されるテンプレートの形状が異なる点で、実施形態と異なり、その他の点では、実施形態と同様である。以下、相違点を中心に、変形例１による半導体装置の製造方法を説明する。

図３（Ａ）を参照すると、図１（Ａ）から図１（Ｃ）までを参照しながら説明したのと同様にして、階段形状の積層体ＳＫの各段の側面と上面とを覆うＳｉＮ膜２が形成されている。ＳｉＮ膜２を覆うようにレジスト膜４が塗布され、図３（Ｂ）に示すように、このレジスト膜４に対してテンプレート２０が押し当てられる。ここで、テンプレート２０には、突起部２０Ｐが形成されている。突起部２０Ｐは、着目する段の上面のうち、その段の側面よりも、その段に隣接し、その段よりも高い段の側面に近い位置に対応するように設けられている。換言すると、着目する段の上面から立ち上がる、隣接する上の段の側面に形成されたＳｉＮ膜２に近接した位置に対応するように突起部２０Ｐが設けられる。テンプレート２０がレジスト膜４に押し当てられたまま、レジスト膜４に対してテンプレート２０を通して紫外光を照射すると、レジスト膜４が硬化し、図３（Ｃ）に示すように、レジスト膜４Ｂ（レジストパターン）が得られる。

次いで、図１（Ｆ）を参照しながら説明したのと同様にして、レジスト膜４Ｂに対して例えばアッシング処理が行われ、レジスト膜４Ｂが全体的に縮小化される。これにより、各段の上面にレジスト膜４Ｂが残る一方で、基板Ｓの上面と各段の側面とにおいてはレジスト膜４Ｂが除去される。これにより、各段の側面にはＳｉＮ膜２が露出することとなり、次いで、このＳｉＮ膜２が例えばウェットエッチングにより除去される（図３（Ｄ））。ここで、各段の上面に残るレジスト膜４Ｂと、隣接する段の側面との間には、溝部６Ａが形成されている。この溝部６Ａは、積層体ＳＫの各段の側面に堆積されたＳｉＮ膜２の厚さ（幅）と、テンプレート２０の突起部２０Ｐの幅との合計の幅を有している。すなわち、実施形態による半導体装置の製造方法において形成された溝部６に比べて、変形例１における溝部６Ａは、テンプレート２０の突起部２０Ｐの幅の分だけ広くなっている。

なお、溝部６Ａの底部にはＳｉＮ層Ｎが露出する。このＳｉＮ層Ｎは、ＳｉＮ膜２の除去に伴い、上面から僅かに窪んでいる。すなわち、ＳｉＮ膜２の除去は、ＳｉＮ層Ｎのすべてが除去されないように、かつ、ＳｉＮ層ＮにトレンチＴが形成されるように、例えばエッチング時間などを管理しつつ行われる。

この後、積層体ＳＫの各段上に残るレジスト膜４Ｂが除去され（図３（Ｅ））、積層体ＳＫを覆うようにＳｉＯｘ膜８が形成される（図３（Ｆ））。

引き続いて、図３（Ｇ）に示すように、積層体ＳＫの例えば中央部に積層体ＳＫを貫通するように形成された貫通穴又は溝（不図示）を通して、積層体ＳＫ中のＳｉＮ層Ｎが除去され、空間ＳＰ１が形成される。このとき、各段の上面に残るＳｉＮ膜２も一緒に除去される。したがって、各段の最上のＳｉＯｘ層Ｑの上には、空間ＳＰ１の高さＬ１よりも高い高さＬ２を有する空間ＳＰ２が形成される。

次いで、例えば原子層堆積（Atomic Layer Deposition）法などにより、空間ＳＰ１及びＳＰ２が、例えばタングステン（Ｗ）などの金属により埋め込まれる（図３（Ｈ））。これにより、空間ＳＰ１に対応する導電層ＥＬ１と、空間ＳＰ２に対応する導電層ＥＬ２とが得られる。ここで、導電層ＥＬ２の厚さは、空間ＳＰ２の高さＬ２とほぼ等しく、空間ＳＰ１の高さＬ１とほぼ等しい導電層ＥＬ１の厚さよりも大きい。

この後、ＳｉＯｘ膜８の上面から当該ＳｉＯｘ膜８を貫通し、導電層ＥＬ２に到達するコンタクトホールが形成され、コンタクトホールが例えばＷにより埋め込まれて、コンタクトＣＣが形成される（図３（Ｉ））。

以上説明したとおり、変形例１による半導体装置の製造方法においても、導電層ＥＬ１よりも厚い導電層ＥＬ２を各段の上面に形成することができ、導電層ＥＬ２に対してコンタクトＣＣを接触させることができるため、実施形態による半導体装置の製造方法と同様の効果が奏される。

また、変形例１による半導体装置の製造方法によれば、テンプレート２０に設けられた突起部２０Ｐによって、溝部６Ａの幅が、各段の側面に堆積されるＳｉＮ膜２の厚さよりも大きくなるため、導電層ＥＬ２と、導電層ＥＬ２と連続する導電層ＥＬ１の一つ上の導電層ＥＬ１とを十分に離間させることができ、したがって、これらの間でのリーク電流を更に低減することが可能となる。

（変形例２）
次に、図５を参照しながら、実施形態の変形例２による半導体装置の製造方法について説明する。以下、変形例１との相違点を中心に説明する。

図５（Ａ）を参照すると、ＳｉＮ膜２上に形成されたレジスト膜４に対してテンプレート３０が押し当てられている。このテンプレート３０は、突起部２０Ｐに加えて段部３０Ｓを有している。段部３０Ｓは、テンプレート３０がレジスト膜４に押し当てられたときに、積層体ＳＫの段の側面に堆積されるＳｉＮ膜２に対応した位置に設けられる。また、段部３０Ｓの厚さは、積層体ＳＫの段の側面に堆積されるＳｉＮ膜２の厚さにほぼ等しい。

レジスト膜４にテンプレート３０が押し当てられたまま、テンプレート３０を通してレジスト膜４に紫外光が照射されると、図５（Ｂ）に示すように、レジスト膜４Ｃ（レジストパターン）が得られる。次に、レジスト膜４Ｃが縮小化され、積層体ＳＫの各段の側面のＳｉＮ膜２や、基板Ｓの上面に残るレジストが除去される。これにより、図５（Ｄ）に示すように、積層体ＳＫの各段の側面にＳｉＮ膜２が露出する。

以降、図３（Ｄ）から図４（Ｉ）までを参照しながら説明した工程と同じ工程が行われ、コンタクトが形成される。

変形例２による半導体装置の製造方法によれば、テンプレート３０が段部３０Ｓを有しているため、テンプレート３０により形成されたレジスト膜４Ｃの、各段の上面における幅が小さくなり得る。そのため、レジスト膜４Ｃの縮小化に要する時間を短くすることが可能となる。

（付記）
（１）
交互に積層された第１の膜と第２の膜を含み、端部に階段形状を有する積層体と、
前記階段形状の段の上面に設けられ、前記積層体中の前記第２の膜よりも厚い厚膜体であって、当該第２の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、
前記積層体及び前記厚膜体を覆う第３の膜と、
前記第３の膜を貫通し前記厚膜体に接する導電性の柱状体と
を備える、半導体装置。
（２）
前記厚膜体が一様な厚さを有する、（１）に記載の半導体装置。
（３）
前記第１の膜が絶縁膜である、（１）又は（２）に記載の半導体装置。
（４）
前記第２の膜と前記厚膜体が導電性材料で形成されている、（１）から（３）のいずれかに記載の半導体装置。
（５）
前記導電性材料がタングステンである、（４）に記載の半導体装置。
（６）
前記離間部の底部に露出する前記第２の膜に窪み部が形成される、（１）から（５）のいずれかに記載の半導体装置。
（７）
第１の膜と第２の膜を交互に積層することにより積層体を形成し、
前記第２の膜が露出するように前記積層体の端部を階段形状に加工し、
当該積層体を覆う第３の膜を形成し、
前記第３の膜上に形成されたレジスト膜にテンプレートを押し当てて、前記階段形状の段の上面における前記第３の膜の上にマスク層を形成し、
前記マスク層を用いて、前記積層体の段の側面の前記第３の膜を除去し、
当該積層体を覆う第４の膜を形成し、
前記第２の膜と前記第３の膜を除去して空洞を形成し、
前記空洞を導電材料で埋め込むことを含む、半導体装置の製造方法。
（８）
前記マスク層の形成は、
前記レジスト膜に前記テンプレートを押し当てたまま当該テンプレートを通して前記レジスト膜に紫外光を照射することにより、レジストパターンを形成し、
前記レジストパターンを縮小化すること
を含む、（７）に記載の半導体装置の製造方法。
（９）
前記テンプレートが、前記階段形状に対応した段付き凹形状を有し、当該段付き凹形状の段の端部に突出部を有する、（７）又は（８）に記載の半導体装置の製造方法。
（１０）
前記突出部は、前記テンプレートがレジスト膜に押し当てられたときに、前記側面に沿って位置する、（９）に記載の半導体装置の製造方法。
（１１）
前記第１の膜が絶縁膜である、（７）から（１０）のいずれかに記載の半導体装置の製造方法。
（１２）
前記導電材料がタングステンである、（７）から（１１）のいずれかに記載の半導体装置の製造方法。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

２ＳｉＮ膜、４４Ａ４Ｂ４Ｃレジスト膜、６６Ａ溝部、８ＳｉＯｘ膜、１０２０３０テンプレート、２０Ｐ突起部、３０Ｓ段部、ＣＣコンタクト、ＥＬ１ＥＬ２導電層、ＳＰ１ＳＰ２空間、Ｓ基板、Ｑ酸化シリコン（ＳｉＯｘ）層、Ｎ窒化シリコン（ＳｉＮ）層、ＳＫ積層体、Ｔトレンチ。

Claims

交互に積層された第１の膜と第２の膜を含み、端部に階段形状を有する積層体と、
前記階段形状の段の上面に設けられ、前記積層体中の前記第２の膜よりも厚い厚膜体であって、当該第２の膜と下端で連続し、前記上面に隣接する上の段の側面に対して離間部を有する当該厚膜体と、
前記積層体及び前記厚膜体を覆う第３の膜と、
前記第３の膜を貫通し前記厚膜体に接する導電性の柱状体と
を備える、半導体装置。
前記厚膜体が一様な厚さを有する、請求項１に記載の半導体装置。
前記離間部の底部に露出する前記第２の膜に窪み部が形成される、請求項１又は２に記載の半導体装置。
第１の膜と第２の膜を交互に積層することにより積層体を形成し、
前記第２の膜が露出するように前記積層体の端部を階段形状に加工し、
当該積層体を覆う第３の膜を形成し、
前記第３の膜上に形成されたレジスト膜にテンプレートを押し当てて、前記階段形状の段の上面における前記第３の膜の上にマスク層を形成し、
前記マスク層を用いて、前記積層体の段の側面の前記第３の膜を除去し、
当該積層体を覆う第４の膜を形成し、
前記第２の膜と前記第３の膜を除去して空洞を形成し、
前記空洞を導電材料で埋め込むことを含む、半導体装置の製造方法。
前記マスク層の形成は、
前記レジスト膜に前記テンプレートを押し当てたまま当該テンプレートを通して前記レジスト膜に紫外光を照射することにより、レジストパターンを形成し、
前記レジストパターンを縮小化すること
を含む、請求項４に記載の半導体装置の製造方法。