KR102592694B1 - 기판 처리 방법 및 그에 의해 제조된 장치 - Google Patents

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Abstract

기판 처리 방법은, 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계, 적층 구조물을 식각하여 계단형 구조물을 형성하는 단계, 계단형 구조물의 측면 상에 분리층을 형성하는 단계, 희생층을 제거하고, 제거된 공간에 상응하는 도전성 워드라인 구조물을 형성하는 단계를 포함하며, 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 분리층이 개재된다.

Description

기판 처리 방법 및 그에 의해 제조된 장치{Method of processing a substrate and a device manufactured by the same}
본 발명은 박막 증착 기술을 이용한 기판 처리 방법 및 그에 의해 제조된 장치에 관련된 것으로, 특히 기판 상에 플라즈마 원자층 증착법(PEALD)으로 절연층(예를 들어, 실리콘 산화층 및/또는 실리콘 질화층)을 증착함으로써 기판을 처리하는 방법 및 그러한 방법에 의해 제조된 장치(예를 들어, 반도체 장치)에 관한 것이다.
기판 상에 미세 회로가 형성된 장치를 제조하는 공정에서, 단차를 갖는 구조물 상에 박막을 증착 하는 기술이 이용될 수 있다. 특히 3차원 반도체 장치와 같은 고밀도 집적 회로들은 트렌치 구조물 또는 계단형 구조물을 포함할 수 있고, 이러한 구조물의 선택적인 영역 상에 박막을 증착하는 것이 요구될 수 있다.
하나 이상의 실시예는 단차를 갖는 구조물의 선택적인 영역 상에 박막을 증착함으로써 공정 동안 발생할 수 있는 특정 문제점들을 방지하거나 최소화할 수 있는 기판 처리 방법을 포함한다.
본 발명의 기술적 사상에 의한 실시예들의 일 측면에 따르면, 기판 처리 방법은, 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계; 상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계; 상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계; 상기 희생층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며, 상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재될 수 있다.
상기 기판 처리 방법의 일 예에 따르면, 기판 처리 방법은, 상기 희생층 상에 패드층을 형성하는 단계; 및 상기 계단형 구조물 상에 층간 절연층을 형성하는 단계를 더 포함하고, 상기 도전성 워드라인 구조물을 형성하는 단계는, 상기 희생층 및 상기 패드층을 제거하는 단계; 및 제거된 공간에 도전성 물질을 충진하는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 도전성 물질을 충진하는 단계 동안, 상기 분리층에 의해 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물의 단락이 방지될 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 층간 절연층을 형성하는 단계 동안, 상기 희생층과 연결되는 적어도 하나의 홀이 형성되며, 상기 대체 단계 동안, 상기 홀을 채우는 도전성 돌출부가 형성될 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 도전성 워드라인 구조물은, 채널을 향하여 연장되는 제1 도전층; 및 상기 제1 도전층 상의 제2 도전층을 포함하고, 상기 제1 도전층의 측면의 적어도 일부는 상기 분리층과 접촉할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물의 제1 도전층과 다른 도전성 워드라인 구조물의 제2 도전층은 세로 방향에서 상기 분리층의 높이만큼 이격될 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 도전층은 상기 제1 도전층으로부터 돌출된 제1 돌출부를 포함하고, 상기 제1 돌출부는 상기 분리층과 접촉할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 분리층은 스페이서 형상을 갖고, 상기 제2 도전층의 하면은 상기 스페이서 형상에 상응하는 프로파일을 가질 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 도전층은 상기 제1 돌출부의 단부에서 아래 방향으로 돌출된 제2 돌출부를 더 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제2 도전층은 상기 제1 도전층과 중첩되는 제1 영역 및 상기 분리층과 중첩되는 제2 영역을 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 도전성 워드라인 구조물과 접촉하는 비아 콘택이 형성되고, 상기 비아 콘택은 상기 제2 도전층의 상기 제1 영역 및 상기 제2 영역과 접촉할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 분리층을 형성하는 단계는, 상기 계단형 구조물 상에 제1 층을 형성하는 단계; 제1 에너지를 인가하여, 상기 계단형 구조물의 상면 및 하면 상의 제1 층의 부분보다 상기 계단형 구조물의 상기 측면 상의 제1 층의 부분이 더 치밀화되도록, 상기 제1 층을 선택적으로 치밀화하는 단계; 및 상기 제1 층을 등방성 식각하여, 상기 계단형 구조물의 상면 및 하면 상의 제1 층의 부분을 제거하고, 상기 계단형 구조물의 측면 상의 제1 층의 부분을 잔존시키는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 패드층을 형성하는 단계는, 상기 계단형 구조물 상에 제2 층을 형성하는 단계; 제2 에너지를 인가하여, 상기 계단형 구조물의 상기 측면 상의 제2 층의 부분보다 상기 계단형 구조물의 상면 및 하면 상의 제2 층의 부분이 더 치밀화되도록, 상기 제2 층을 선택적으로 치밀화하는 단계; 및 상기 제2 층을 등방성 식각하여 상기 계단형 구조물의 측면 상의 제2 층의 부분을 제거하고, 상기 계단형 구조물의 상면 및 하면 상의 제2 층의 부분을 잔존시키는 단계를 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 제1 에너지 인가 동안 공급되는 에너지는 소정 임계치 이상의 에너지이며, 그에 의해 상기 계단형 구조물의 상면 및 하면 상의 제1 층의 부분이 취약화될 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 다른 측면에 따르면, 기판 처리 방법은, 제1 실리콘 산화층 및 제1 실리콘 질화층이 교번하여 적층된 계단 패턴을 포함하는 기판에 대한 기판 처리 방법으로서, 상기 계단 패턴의 상부와 측벽 상에 제2 실리콘 산화층을 형성하는 단계; 상기 계단 패턴의 상부에 형성된 제2 실리콘 산화층을 제거하는 단계로서, 제2 실리콘 산화층은 상기 측벽으로부터 제거하지 않는, 단계; 및 상기 제1 실리콘 질화층을 금속으로 대체하는 단계를 포함할 수 있다.
상기 기판 처리 방법의 일 예에 따르면, 상기 제1 실리콘 질화층은 하부 제1 실리콘 질화층 및 상기 하부 제1 실리콘 질화층보다 얇은 상부 제1 실리콘 질화층을 포함할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 측벽에 잔존하는 실리콘 산화층은 워드라인 사이에 배치되고, 워드 라인 사이의 단락을 방지할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 금속은 오버필된(overfilled) 구조이고 워드 라인을 형성할 수 있다.
상기 기판 처리 방법의 다른 예에 따르면, 상기 오버필된 구조를 형성하기 위해, 상기 제1 실리콘 질화층을 금속으로 대체하는 단계는, 측벽 상에 잔존하는 제2 실리콘 산화층 및 상기 제1 실리콘 질화층 상에 제2 실리콘 질화층을 형성하는 단계; 상기 제2 실리콘 산화층 상의 상기 제2 실리콘 질화층을 제거하는 단계로서, 제2 실리콘 질화층은 상기 제1 실리콘 질화층으로부터 제거되지 않는, 단계; 및 상기 제1 실리콘 질화층 및 상기 제2 실리콘 질화층을 금속으로 대체하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 실시예들의 다른 측면에 따르면, 반도체 장치는, 기판; 상기 기판 상으로 돌출하도록 연장되는 적어도 하나의 메모리 셀 스트링; 상기 메모리 셀 스트링 중 제1 메모리 셀과 연결된 제1 워드 라인; 및 상기 메모리 셀 스트링 중 제2 메모리 셀과 연결된 제2 워드 라인을 포함하고, 상기 제1 워드 라인 및 상기 제2 워드 라인 중 적어도 하나는, 채널을 향하여 연장되는 제1 도전층; 및 상기 제1 도전층 상의 제2 도전층을 포함하며, 상기 제2 도전층은 가로 방향에서 상기 제1 도전층으로부터 돌출된 제1 돌출부를 포함할 수 있다.
상기 반도체 장치의 일 예에 따르면, 상기 반도체 장치는 상기 제2 도전층은 상기 제1 돌출부의 단부에서 아래 방향으로 돌출된 제2 돌출부를 더 포함할 수 있다.
하나 이상의 실시예에 다르면, 측벽 상으로의 층의 선택적 형성을 위한 기판 처리 방법은 기판의 수평 표면 및 측벽 표면 상에 콘포말 층(conformal layer)을 퇴적하는 단계를 포함한다. 상기 퇴적된 층은 수평 표면 상의 부분들을 취약화하도록 플라즈마 처리되어, 등방성 식각에 의해, 영향 받는 층이 수평 표면으로부터 완전히 제거되도록 하고 측벽 표면으로부터는 불완전하게 제거되도록 한다.
상기 방법은 등방성 식각을 수행하여 측벽 상의 퇴적된 층으로부터 측벽 스페이서를 남기는 것을 포함할 수 있다. 플라즈마 처리는 고밀도, 이방성 플라즈마를 채용할 수 있다. 예를 들어, 방향성을 갖는 고밀도 플라즈마를 인가하여 수평 표면 상의 부분들이 취약화되도록 할 수 있다.
하나 이상의 실시예에 따르면, 수평 표면 상으로의 층의 선택적 형성을 위한 기판 처리 방법은 기판의 수평 표면 및 측벽 표면 상에 콘포말 층(conformal layer)을 퇴적하는 단계를 포함한다. 상기 퇴적된 층은 상부 표면 상의 부분들을 치밀화하도록 플라즈마 처리되어, 등방성 식각에 의해, 영향 받는 층이 측벽 표면으로부터 완전히 제거되도록 하고 수평 표면으로부터는 불완전하게 제거되도록 한다.
상기 방법은 등방성 식각을 수행하여 수평 표면 상의 퇴적된 층의 선택적인 수평 부분을 남기는 것을 포함할 수 있다. 플라즈마 처리는 저밀도, 이방성 플라즈마를 채용할 수 있다. 예를 들어, 방향성을 갖는 저밀도 플라즈마를 인가하여 수평 표면 상의 부분들이 치밀화되도록 할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸 흐름도이다.
도 2 내지 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치의 회로도이다.
도 12 내지 도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다.
도 15는 워드라인의 두께가 일정한 경우에서 건식 에칭과 같은 단계 동안 발생할 수 있는 워드 라인 절단을 보여준다.
도 16 내지 도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다.
도 20은 반도체 장치의 단면을 도시한다.
도 21 및 도 22는 공정 동안 워드라인이 연결되는 경우를 도시한다.
도 23 내지 도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
본 개시서에서, "기체(가스)"는 증발된 고체 및/또는 액체를 포함할 수 있으며, 단일 기체 또는 기체들의 혼합물로 구성될 수 있다. 본 개시서에서, 샤워헤드를 통하여 반응 챔버로 도입된 공정 기체는 전구체 기체 및 부가성 기체를 포함할 수 있다. 상기 전구체 기체 및 상기 부가성 기체는 전형적으로 혼합 기체로서 또는 별도로 반응 공간으로 도입될 수 있다. 상기 전구체 기체는 불활성 기체와 같은 캐리어 기체와 함께 도입될 수 있다. 상기 부가성 기체는 반응물 기체 및 불활성 기체와 같은 희석 기체를 포함할 수 있다. 상기 반응물 기체 및 상기 희석 기체는 혼합하여 또는 별도로 반응 공간으로 도입될 수 있다. 전구체는 둘 이상의 전구체들로 구성될 수 있으며, 그리고 반응물 기체는 둘 이상의 반응물 기체들로 구성될 수 있다. 상기 전구체는 기판 상에 화학흡착된 그리고 유전체 막의 매트릭스의 주요 구조를 구성하는 전형적으로 메탈로이드(metalloid) 또는 금속 원소를 함유하는 기체며, 퇴적을 위한 상기 반응물 기체는 상기 기체가 상기 기판 상에서 원자층 또는 단층(monolayer)을 고정하기 위해 여기될 때 기판 상에 화학흡착된 상기 전구체와 반응하는 기체이다. "화학흡착(chemisorption)"은 화학적 포화 흡착을 지칭한다. 상기 공정 기체 외의 기체, 즉 상기 샤워헤드를 통하여 통과하지 않고 도입된 기체가 상기 반응 공간을 실링(sealing)하기 위해 사용될 수 있으며, 이것은 불활성 기체와 같은 시일 기체(seal gas)를 포함한다. 일부 실시예들에서, "막(film)"은 전체 타겟 또는 관련된 표면을 피복하도록 실질적으로 핀홀들 없이 두께 방향에 수직한 방향으로 연속적으로 연장되는 층, 또는 단순히 타겟 또는 관련된 표면을 피복하는 층을 지칭한다. 일부 실시예들에서 "층(layer)"은 표면 상에 형성된 어떠한 두께를 갖는 구조물, 또는 막의 동의어, 또는 비막(non-film) 구조물을 지칭한다. 막 또는 층은 어떠한 특성들을 갖는 불연속적 단일 막 또는 층, 또는 다중의 막들 또는 층들로 구성될 수 있으며, 그리고 인접한 막들 또는 층들 사이의 경계는 분명하거나 또는 분명하지 않을 수 있으며, 그리고 물리적, 화학적, 및/또는 어떤 다른 특성들, 형성 공정들 또는 시퀀스, 및/또는 인접한 막들 또는 층들의 기능들 또는 목적들에 기초하여 설정될 수 있다.
본 개시서에서, "동일한 물질"이라는 표현은, 주요 구성 성분이 동일함을 의미하는 것으로 해석되어야 한다. 예를 들어, 제1 층과 제2 층은 모두 실리콘 질화층이고 동일한 물질로 형성될 경우, 제1 층은 Si2N, SiN, Si3N4, 및 Si2N3을 포함하는 그룹으로부터 선택될 수 있고, 제2 층 역시 상기 그룹으로부터 선택될 수 있으나 그 구체적인 막질은 제1 층과 상이할 수 있다.
부가적으로, 본 개시서에서, 실행 가능한 범위가 정례적인 작업에 기초하여 결정될 수 있다는 것에 따라서 어떠한 두 가지의 변수가 상기 변수의 실행가능한 범위를 구성할 수 있으며, 어떠한 지시된 범위는 종료점들을 포함하거나 배제할 수 있다. 부가적으로, 어떠한 지시된 변수들의 값들은(그것들이 "약(about)"으로 지시되었거나 아니거나 상관없이) 정확한 값들 또는 근사값들을 지칭할 수 있으며, 등가물을 포함할 수 있으며, 그리고 일부 실시예들에서 평균값, 중앙값, 대표값, 다수값 등을 지칭할 수 있다.
조건들 및/또는 구조들이 특정되지 않은 본 개시서에서, 통상의 기술자는 관례적인 실험의 문제로서, 본 개시서의 견지에서 이러한 조건들 및/또는 구조들을 용이하게 제공할 수 있다. 모든 개시된 실시예들에서, 하나의 실시예에서 사용된 어떠한 구성 요소는 의도된 목적들을 위해, 여기에 명시적으로, 필연적으로 또는 본질적으로 개시된 것들을 포함하여, 그것에 등가적인 어떠한 구성 요소들로 대체될 수 있다, 나아가, 본 발명은 장치들 및 방법들에 동일하게 적용될 수 있다.
이하, 본 발명의 기술적 사상에 따른 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 개략적으로 나타낸 흐름도이다.
도 1을 참조하면, 절연층 및 희생층을 포함하는 적층 구조물이 복수 회 적층된다(S110). 예를 들어, 절연층은 실리콘 산화층일 수 있고, 희생층은 실리콘 질화층일 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 절연층 및 희생층은 서로 다른 식각 선택비를 갖는 임의의 물질로 형성될 수 있다.
이후 절연층 및 희생층을 포함하는 적층 구조물의 일 단부를 식각하여, 계단형 구조물을 형성한다(S120). 이러한 계단형 구조물은 복수의 단차들(steps)을 포함할 수 있고, 예를 들어 단차들 각각은 하나의 절연층 및 하나의 희생층을 포함할 수 있다. 계단형 구조물은 예를 들어 반응 이온 식각(reactive ion etching) 및 레지스트 슬리밍(resist sliming)에 의해 형성될 수 있다.
이후 계단형 구조물의 측면(예를 들어, 계단의 상면과 하면 사이에서 상면과 하면을 연결하는 경사면) 상에 분리층을 형성한다(S130). 분리층은 계단형 구조물의 측면의 적어도 일부를 덮도록 그리고 계단형 구조물의 상면(및 하면)의 적어도 일부를 노출시키도록 형성될 수 있다. 분리층은 원자층 증착(ALD) 공정을 이용하여 형성될 수 있으며, 특히 플라즈마 원자층 증착 공정(PEALD)을 이용하여 형성될 수 있다.
계단형 구조물의 측면을 덮도록 형성된 분리층은 일 단차와 다른 단차를 분리하는 기능을 수행할 수 있다. 계단형 구조물의 상면 및 하면을 노출시키도록 형성된 분리층은 후속하여 형성되는 패드층을, 인접 단차(즉, 가로 방향에서 패드층과 인접하는 단차)와 이격시키는 기능을 수행할 수 있다. 이러한 분리층의 기능에 대해서는 이하에서 보다 구체적으로 설명하기로 한다.
이후 희생층을 제거하고, 제거된 공간에 상응하는 도전성 워드라인 구조물을 형성한다(S140). 즉, 희생층이 도전층으로 대체된다. 도전성 워드라인 구조물은 텅스텐일 수 있고, 구리, 폴리실리콘 등 도전성을 갖는 다양한 물질로부터 선택되거나 이들을 조합한 물질을 포함할 수 있다. 도전성 워드라인 구조물을 형성하기 위한 예시적인 실시예들이 이하에서 보다 구체적으로 설명될 것이다.
전술한 단계들을 수행함으로써, 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 분리층이 개재될 수 있다. 이렇게 개재된 분리층은 도전성 워드라인들을 전기적으로 분리시킨다. 따라서 도전성 워드라인을 형성하는 동안 발생할 수 있는 워드라인 사이의 전기적 연결이 방지될 수 있다.
도 2 내지 도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다. 이 실시예들에 따른 기판 처리 방법은 전술한 실시예들에 따른 기판 처리 방법의 변형예일 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 2를 참조하면, 기판(200) 상에 절연층(210) 및 희생층(220)을 포함하는 적층 구조물이 복수 회 적층된다. 적층 구조물은 절연층들(210a, 210b, 210c, 210d)(이하 '210'으로 지칭) 및 희생층들(220a, 220b, 220c, 220d)(이하 '220'으로 지칭)을 포함할 수 있다. 각각의 적층 구조물은 절연층들(210a, 210b, 210c, 210d) 및 희생층들(220a, 220b, 220c, 220d)의 쌍을 포함할 수 있다.
비록 도면에 도시되지는 않았지만, 적층 구조물의 일부 영역에서, 절연층(210) 및 희생층(220)이 식각되어 채널 홀들이 형성되고, 상기 채널 홀들 내로 메모리 셀 스트링(도 11의 MCS)의 구성요소들 중 적어도 일부를 형성하기 위한 공정이 수행될 수 있다. 메모리 셀 스트링은 채널, 게이트 도전층, 및 게이트 절연층과 같은 구성요소들을 포함할 수 있다.
상기 메모리 셀 스트링의 구성요소들을 형성하기 위한 공정은, 채널, 게이트 도전층, 및 게이트 절연층의 적어도 일부를 직접 형성함으로써 수행될 수도 있고, 후속 공정에서 채널, 게이트 도전층, 및 게이트 절연층이 형성될 수 있도록, 채널 홀 내로 희생층을 형성함으로써 수행될 수도 있으며, 이들의 조합에 의해 수행될 수도 있다.
이후 도 3에 나타난 바와 같이, 적층 구조물을 부분적으로 제거하여(예를 들어, 식각하여) 계단형 구조물이 형성된다. 전술한 바와 같이 계단형 구조물은 복수의 단차를 포함하고, 각각의 단차는 상부 표면(또는 제1 종방향 표면), 하부 표면(또는 제2 종방향 표면), 상기 상부 표면과 상기 하부 표면을 연결하는 측면(또는 횡방향 표면)을 가질 수 있다. 예를 들어, 계단형 구조물은 적어도 하나의 단차(ST)를 포함할 수 있으며, 일 단차(ST)는 희생층(220b)상의 상부 표면(U), 희생층(220a)상의 하부 표면(L), 및 상기 상부 표면(U)과 상기 하부 표면(L)을 연결하는 측면(S)을 가질 수 있다.
이후 계단형 구조물의 측면 상에 분리층이 형성된다. 이를 위해, 도 4에 나타난 바와 같이, 먼저 계단형 구조물 상에 제1 층(300)이 형성된다. 도면에는 제1 층(300)이 하나의 층으로 도시되었지만, 제1 층(300)은 복수의 층을 포함할 수도 있다. 제1 층(300)은 예를 들어 절연층(210)과 동일한 물질로 형성될 수 있다. 또한, 제1 층(300)은 예를 들어 희생층(220)과 다른 물질로 형성될 수 있다. 다른 실시예에서, 제1 층(300)은 절연층(210) 및 희생층(220) 모두와 다른 물질로 형성될 수도 있다.
제1 층(300)은 전술한 실시예들에 따른 PEALD 공정을 통해 형성될 수 있다. 예시적인 실시예에서, 제1 층(300)의 경우 높은 플라즈마 밀도 조건을 유지한 상태로 PEALD 공정이 수행될 수 있다. 예를 들어, 높은 플라즈마 파워를 인가하여 제1 층(300)의 원자층 증착 공정이 수행될 수 있다. 이러한 조건(예를 들어, 높은 플라즈마 밀도 조건, 높은 플라즈마 파워)은 이온에 의한 막의 파괴로 귀결될 수 있다. 따라서 플라즈마 인가로 인해 제1 층(300)의 측면을 제외한 제1 층의 상면이 상대적으로 취약해질 수 있고, 후속 등방성 식각 공정 동안 제1 층(300)이 선택적으로 제거될 수 있다. 따라서, 전면 퇴적(blanket deposition) 및 플라즈마 처리를 통해, 퇴적된 제1 층(300)의 수직 (측면) 부분보다 퇴적된 제1 층(300)의 수평 (상부/하부) 부분을 후속 식각에 영향 받기 쉽도록 만들 수 있고, 그에 따라 후속 식각으로서 방향성 식각이 아닌 등방성 식각(도 5 및 관련 설명 참조)에 의해 스페이서가 형성될 수 있다.
플라즈마 인가는 원자층 증착 공정 동안 인가될 수도 있고, 플라즈마 후처리 단계를 통해 수행될 수도 있다. 즉, 플라즈마 인가는 제1 층(300)의 형성 단계 동안 인가될 수도 있고, 제1 층(300)의 형성 이후 플라즈마가 인가될 수도 있으며, 플라즈마 인가는 제1 층(300)의 형성 단계 동안에도 인가되고 제1 층(300)의 형성 이후에도 인가될 수 있다.
이후 도 5를 참조하면, 제1 층(도 4의 300)에 대한 등방성 식각 공정이 수행된다. 전술한 바와 같이 특정 조건의 플라즈마 인가를 통해 제1 층의 상면이 취약화될 수 있고, 결과적으로 등방성 식각 공정을 수행하더라도 계단형 구조물의 측면 상에 형성된 제1 층은 잔존할 수 있다. 결과적으로 제1 층(도 4의 300)의 등방성 식각 공정 동안, 계단형 구조물의 상면 및 하면 상의 제1 층의 부분은 제거되고, 상기 계단형 구조물의 측면 상의 제1 층의 부분은 잔존될 수 있다.
분리층(310)은 이러한 잔존하는 제1 층의 부분으로 정의될 수 있다. 분리층(310)은 일 희생층(220)의 측면을 덮고, 다른 희생층(220)의 상면의 일부를 덮도록 형성될 수 있다. 일 실시예에서, 분리층(310)은 등방성 식각 공정에 의해 스페이서 형상을 가질 수 있다. 따라서 후속 형성되는 패드층(도 7의 330)의 형상은 이러한 분리층(310)의 스페이서 형상에 상응하는 프로파일을 가질 수 있다. 전술한 바와 같이, 등방성 식각이 채용됨에도 불구하고 분리층(310)의 스페이서 형상이 달성될 수 있고, 이는 종래의 고에너지성의 그리고 손상유발성의 방향성 (이방성) 스페이서 식각과 대비된다.
이후 희생층 상에 패드층이 형성된다(패드층은 희생층에 포함되는 구성으로서, 본 명세서에서 패드층은 희생층으로 지칭될 수도 있음에 유의한다). 이러한 패드층의 형성은 도전성 워드라인 구조물을 형성하는 단계 전에 형성될 수 있다. 이를 위해, 도 6에 나타난 바와 같이, 희생층(220) 및 분리층(310) 상에 제2 층(320)이 형성된다. 도면에는 제2 층(320)이 하나의 층으로 도시되었지만, 제2 층(320)은 복수의 층으로 형성될 수도 있다. 제2 층(320)은 예를 들어 희생층(220)과 동일한 물질로 형성될 수 있다. 또한, 제2 층(320)은 예를 들어 절연층(210)과 다른 물질로 형성될 수 있다.
제2 층(320)은 전술한 실시예들에 따른 PEALD 공정을 통해 형성될 수 있다. 예시적인 실시예에서, 제2 층(320)의 경우 낮은 플라즈마 밀도 조건을 유지한 상태로 PEALD 공정이 수행될 수 있다. 예를 들어, 낮은 플라즈마 파워를 인가하여 제2 층(320)의 원자층 증착 공정이 수행될 수 있다. 이러한 조건(예를 들어, 낮은 플라즈마 밀도 조건, 낮은 플라즈마 파워)은 이온에 의한 막의 치밀화로 귀결될 수 있다. 따라서 플라즈마 인가로 인해 제2 층(320)의 상면 또는 수평 부분이 수직 부분에 비해 상대적으로 치밀화될 수 있고, 후속 등방성 식각 공정 동안 제2 층(320)이 선택적으로 제거될 수 있다. 따라서, 상기 증착은 수평 표면 상의 부분들에 비해 수직 표면 상의 제2 층(320)의 부분을 후속 식각에 영향 받기 쉽도록 만들 수 있고, 상기 수평 표면 상의 부분은 후속 식각에서 상대적으로 덜 영향 받게 된다.
플라즈마 인가는 원자층 증착 공정 동안 인가될 수도 있고, 플라즈마 후처리 단계를 통해 수행될 수도 있다. 즉, 플라즈마 인가는 제2 층(320)의 형성 단계 동안 인가될 수도 있고, 제2 층(320)의 형성 이후 플라즈마가 인가될 수도 있으며, 플라즈마 인가는 제2 층(320)의 형성 단계 동안에도 인가되고 제2 층(320)의 형성 이후에도 인가될 수 있다.
예시적인 실시예에서, 플라즈마 인가는 아르곤과 같은 비활성 기체 및/또는 희생층(220)의 구성 성분을 갖는 기체(예를 들어, 제2 층(320)이 실리콘 질화층인 경우 질소)를 이용하여 수행될 수 있다. 플라즈마 인가를 통한 치밀화 단계는 방향성을 갖는 플라즈마를 인가함으로써 수행될 수 있다. 이러한 플라즈마 이온의 방향성으로 인해, 수직 측벽 상의 제2 층(320)의 부분에 비해, 제2 층(320) 중 계단의 상부 표면(U)과 하부 표면(L) 상에 형성된 부분이 치밀화될 수 있다. 따라서 후속 등방성 식각 동안 단차 구조물 상의 제2 층(320)의 선택적 식각이 달성될 수 있다.
이후 도 7을 참조하면, 제2 층(도 6의 320)에 대한 등방성 식각 공정이 수행된다. 전술한 바와 같이 특정 조건의 플라즈마 인가를 통해 제2 층의 상면이 치밀화될 수 있고, 결과적으로 등방성 식각 공정을 수행하더라도 계단형 구조물의 상면 상에 형성된 제2 층은 잔존할 수 있다. 결과적으로 제2 층의 등방성 식각 공정 동안, 계단형 구조물의 상면 및 하면 상의 제2 층의 부분은 잔존하고, 상기 계단형 구조물의 측면 상의 제2 층의 부분은 제거될 수 있다.
비록 전술한 실시예들이 플라즈마 인가를 예를 들어 설명되었지만 본 발명은 이에 제한되지 않음에 유의한다. 제1 층 및 제2 층의 선택적 치밀화 및/또는 취약화는 선택된 종류의 에너지 인가를 통해 수행될 수 있다. 예를 들어, 제1 에너지 인가 동안 소정 임계치 이상의 에너지가 공급됨으로써 제1 층의 상면 및 하면(수평 표면) 상의 제1 층의 부분이 취약화될 수 있다. 다른 예로서, 제2 에너지 인가 동안 소정 임계치 이하의 에너지가 공급됨으로써 제2 층의 상면 및 하면(수평 표면) 상의 제2 층의 부분이 치밀화될 수 있다. 도 6 및 도 7에 나타난 바와 같이, 측벽 상의 수직 부분에 비해 상향 표면 상의 수평 부분을 치밀화하는 것은, 퇴적된 층으로 하여금 등방성 식각에 의한 수직 부분 상의 선택적 식각에 더 영향 받게끔 할 수 있다. 대조적으로, 도 4 및 도 5에 나타난 바와 같이, 측벽 상의 수직 부분에 비해 상향 표면 상의 수평 부분을 취약화하는 것은, 퇴적된 층으로 하여금 등방성 식각에 의한 수평 부분 상의 선택적 식각에 더 영향 받게끔 할 수 있다.
전술한 바와 같이, 분리층(310)의 형성을 위해(즉, 계단형 구조물의 측면 상에 잔존하는 층의 형성을 위해), 제1 층의 형성 동안 높은 밀도의 플라즈마가 인가될 수 있고, 패드층(330)의 형성을 위해(즉, 계단형 구조물의 상면/하면 상에 잔존하는 층의 형성을 위해), 제2 층의 형성 동안 낮은 밀도의 플라즈마가 인가될 수 있다. 따라서 제1 층(300)의 형성 동안 공급되는 플라즈마 밀도는 제2 층(320)의 형성 동안 공급되는 플라즈마 밀도보다 높을 수 있다.
분리층(310) 및 패드층(330)이 형성된 이후, 계단형 구조물 상에 층간 절연층(250)이 형성된다. 도 8에 나타난 바와 같이, 등방성 식각 이후의 구조물 상에 층간 절연층(250)이 형성된다. 층간 절연층(250)은, 계단 구조물의 희생층(220) 사이에 위치된 절연층(210)과 동일한 물질로 형성될 수 있다. 예를 들어, 계단 구조물의 희생층(220)은 실리콘 질화층일 수 있고, 계단 구조물의 절연층(210)은 실리콘 산화층일 수 있으며, 층간 절연층(250)은 실리콘 산화층일 수 있다.
층간 절연층(250)을 형성하는 단계 동안, 희생층(220)과 분리층(310) 사이를 연통하는 적어도 하나의 홀이 형성될 수 있다. 또한 패드층(330)과 분리층(310) 사이를 연통하는 적어도 하나의 홀이 형성될 수 있다. 이러한 홀은 원칙적으로 형성되면 않아야 하는 구성이지만, 희생층(220)과 분리층(310) 사이의 거리(또는 분리층(310)이 없는 경우 희생층(220)과 인접하는 구조물 사이의 거리)가 짧을 경우, 짧은 거리의 공간에 층간 절연층(250)을 형성하기 위한 원료기체가 불완전하게 충진될 경우에 형성될 수 있다.
홀은 희생층(220) 및 분리층(310) 중 적어도 하나와 연결될 수 있다. 특히 홀은 희생층(220)과 연결될 수 있다. 이렇게 희생층(220)과 연결된 홀에 의해, 후속 도전성 워드라인 구조물을 형성하는 동안(즉, 희생층을 도전층으로 대체하는 동안) 도전성 돌출부가 형성될 수 있다. 이에 대해서는 도 12 내지 도 14와 관련한 실시예에서 보다 구체적으로 설명하기로 한다.
이후 층간 절연층(250)의 상부 표면에서, 패터닝을 통해 희생층(220)의 적어도 일부와 연결된 비아 콘택들(260)을 형성한다. 선택적인 실시예에서, 희생층(220)이 식각되어 도전성 워드라인 구조물이 형성된 이후 비아 콘택들(260)이 형성될 수도 있다.
이후 도전성 워드라인 구조물을 형성하는 단계가 수행된다. 먼저 도 9를 참조하면, 희생층(도 8의 210) 및 패드층(도 8의 330)을 제거하는 단계가 수행된다. 예를 들어, 채널(미도시), 절연층(210), 층간 절연층(250), 및 비아 콘택들(260)이 노출되도록, 희생층(220) 및 패드층(330)을 식각한다. 그에 따라 희생층(도 8의 210) 및 패드층(도 8의 330)을 포함하는 희생 워드라인 구조물이 제거될 수 있다. 선택적인 실시예에서, 희생층 및 패드층 식각 단계 동안, 기판(200) 상에 형성된 패드층(도 8의 330')도 동시에 제거될 수 있고, 그에 따라 기판(200)의 상부 표면 일부가 노출될 수 있다.
도 10을 참조하면, 노출된 공간을 통해 도전성 워드라인 구조물(WL)이 형성된다. 도전성 워드라인 구조물(WL)은 희생 워드라인 구조물이 제거된 공간에 상응하도록 형성될 수 있다. 즉, 희생층 및 패드층이 제거된 공간에 도전성 물질을 충진함으로써, 도전성 워드라인 구조물이 형성될 수 있다.
이렇게 형성된 도전성 워드라인 구조물(WL)은 채널을 향하여 연장되는 제1 도전층(C1) 및 제1 도전층(C1) 상의 제2 도전층(C2)을 포함할 수 있다. 다시 말해, 도전성 워드라인 구조물(WL)은 희생층(도 8의 310)에 상응하는 제1 도전층(C1) 및 패드층(도 8의 330)에 상응하는 제2 도전층(C2)을 포함할 수 있다. 이와 같이 제1 도전층(C1) 및 제1 도전층(C1) 상에 제2 도전층(C2)이 형성된 워드라인 구조를 오버필된(overfilled) 구조로 지칭하기로 한다.
제1 도전층(C1)의 측면의 적어도 일부는 상기 분리층(310)과 접촉할 수 있다. 이러한 접촉에 의해 일 도전성 워드라인 구조물의 제1 도전층(C1)과 다른 도전성 워드라인 구조물의 제2 도전층(C2')이 분리될 수 있다. 따라서, 도전성 물질을 충진하는 단계 동안, 분리층(310)에 의해 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물의 전기적 단락(즉, 단락 회로)이 방지되거나 최소화될 수 있다.
제2 도전층(C2)은 가로 방향에서 제1 도전층(C1)으로부터 돌출된 제1 돌출부(P1)를 포함할 수 있다. 제1 돌출부(P1)는 분리층(310)과 접촉할 수 있다. 예를 들어, 제1 돌출부(P1)의 하면은 분리층(310)의 상면과 접촉할 수 있다. 이러한 접촉에 의해 제2 도전층(C2)의 하면은 분리층(310)의 상면 프로파일에 대응하는 형상을 가질 수 있다. 예를 들어, 분리층(310)은 등방성 식각 공정에 의해 스페이서 형상을 가질 수 있고, 이 경우 제2 도전층(C2)의 하면은 상기 스페이서 형상에 상응하는 프로파일을 가질 수 있다.
선택적인 실시예에서, 제2 도전층(C2)은 제1 돌출부(P1)의 단부에서 아래 방향으로 돌출된 제2 돌출부(P2)를 포함할 수 있다. 이러한 제2 돌출부(P2)는 예를 들어 전술한 스페이서 형상의 분리층(310)에 의해 형성된 것일 수 있다.
일부 실시예들에 따르면, 도전성 워드라인 구조물 사이의 단락 위험을 방지하거나 최소화할 수 있는 분리층(310)이 형성된다. 이러한 분리층(310)의 형성으로 인해, 본 명세서에 설명된 바와 같은 기판 처리 방법이 적용된 장치는 여러 특징을 가질 수 있다.
일 예로서, 도전성 워드라인 구조물의 제2 도전층(C2)은 제1 도전층(C1)과 중첩되는 제1 영역(S1) 및 분리층(310)과 중첩되는 제2 영역(S2)을 포함할 수 있다. 따라서 제2 도전층(C2)이 형성되는 길이가 분리층(310)의 너비만큼 추가될 수 있고, 도전성 워드라인 구조물과 접촉하는 비아 콘택과 제2 도전층(C2)의 정렬이 개선될 수 있다. 이 경우 비아 콘택은 제2 도전층(C2)의 제1 영역(S1) 및 제2 영역(S2) 모두와 접촉할 수 있다.
다른 예로서, 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물의 제1 도전층(C1')과 다른 도전성 워드라인 구조물의 제2 도전층(C2)은 세로 방향에서 상기 분리층(310)의 높이만큼 이격될 수 있다. 이는 제2 도전층(C2)을 형성하기에 앞서 분리층(310)을 형성하였기 때문에 발생하는 구조적인 특징이다. 또한, 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물의 제1 도전층(C1)과 다른 도전성 워드라인 구조물의 제2 도전층(C2')은 가로 방향에서 적어도 상기 분리층(310)의 너비만큼 이격될 수도 있다.
이와 같이 워드라인 구조물 사이에 분리층을 개재시킴으로써, 도전성 워드라인 구조물이 전기적으로 이격될 수 있을 뿐만 아니라, 충분한 거리를 갖도록 이격될 수 있다. 또한 패드층을 형성하는 공정 동안 수행되는 제2 층의 등방성 식각 동안 분리층은 식각 마스크로서의 기능을 수행할 수 있다, 따라서, 등방성 식각에 의한 희생층의 대한 손상 우려 없이, 패드층의 분리를 위한 제2 층의 등방성 식각 공정이 충분히 수행될 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 장치의 회로도이다. 상기 반도체 장치는 전술한 실시예들에 따른 기판 처리 방법에 의해 형성될 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 11을 참조하면, 반도체 메모리 장치는 기판(200), 메모리 셀 스트링(MCS), 제1 워드 라인(WL1) 및 제2 워드 라인(WL2)을 포함할 수 있다.
메모리 셀 스트링(MCS)은 기판(200) 상으로 돌출하여 연장되는 구조를 가질 수 있다. 메모리 셀 스트링(MCS)은 복수의 메모리 셀들을 포함할 수 있다. 비록 도 24에는 4개의 메모리 셀들만이 도시되었지만 필요에 따라 더 적거나 많은 메모리 셀들이 하나의 메모리 셀 스트링(MCS) 내에 구현될 수 있다.
제1 워드 라인(WL1)은 제1 메모리 셀(MC1)과 연결될 수 있다. 예를 들어, 제1 워드 라인(WL1)은 제1 메모리 셀(MC1)의 채널을 향하여 연장되도록 형성될 수 있다. 마찬가지로, 제2 워드 라인(WL2)은 제2 메모리 셀(MC2)과 연결될 수 있고, 제2 워드 라인(WL2)은 제2 메모리 셀(MC2)의 채널을 향하여 연장되도록 형성될 수 있다.
제1 워드 라인(WL1)과 제2 워드 라인(WL2)은 중 적어도 하나는 도 2 내지 도 10에 나타난 단계들을 통해 형성된 워드라인 구조물을 포함할 수 있다. 따라서, 제1 워드 라인(WL1)과 제2 워드 라인(WL2) 중 적어도 하나는, 채널을 향하여 연장되는 제1 도전층(C1) 및 제1 도전층(C1) 상의 제2 도전층(C2)을 포함할 수 있고, 제2 도전층(C2)은 가로 방향에서 제1 도전층(C1)으로부터 돌출된 제1 돌출부(P1)를 포함할 수 있다. 나아가, 제2 도전층(C2)은 제1 돌출부(P1)의 단부에서 아래 방향으로 돌출된 제2 돌출부(P2)를 더 포함할 수 있다.
이러한 제1 돌출부(P1) 및 제2 돌출부(P2)의 형상은 분리층(310) 형성 공정을 이용한 결과 형성되는 것이다. 즉, 스페이서 형태의 분리층(310)의 상면을 따라 패드층(330)이 형성되고 그러한 패드층(330)에 상응하도록 제2 도전층(C2)이 형성됨으로써, 제1 돌출부(P1) 및 제2 돌출부(P2)가 형성될 수 있다.
비록 도 11에 대한 실시예에서 워드 라인과 관련한 구조적 특징들이 설명되었지만, 본 발명의 기술적 사상은 그에 제한되지 않음에 유의한다. 도 13에서 설명된 본 발명의 기술적 사상에 따른 실시예들에서의 반도체 장치는 전술한 방법에 따른 특징 중 임의의 것 또는 모든 것을 포함할 수 있으며, 이들은 상호 모순되지 않는 범위 내에서 포함될 수 있다.
도 12 내지 도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다. 이 실시예들에 따른 기판 처리 방법은 전술한 실시예들에 따른 기판 처리 방법의 변형예일 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 분리층(310) 및 패드층(330)이 형성된 계단형 구조물 상에 층간 절연층(250)이 형성되고, 이후 층간 절연층(250)의 패터닝을 통해 비아 콘택들(260)이 형성된다. 전술한 바와 같이, 층간 절연층(250)을 형성하는 단계 동안, 희생층(220)과 분리층(310) 사이의 공간 또는 패드층(330)과 분리층(310) 사이의 공간에 층간 절연층(250)을 형성하기 위한 원료기체가 불완전하게 충진될 수 있다. 이 경우 희생층(220)과 연결되는 홀(H1) 또는 패드층(330)과 연결되는 홀(H2)이 형성될 수 있다.
도 13을 참조하면, 희생층(220) 및 패드층(330)을 제거하는 단계가 수행되는데, 이로 인해 절연층(210), 층간 절연층(250), 및 비아 콘택들(260)이 노출된다. 한편 희생층(220)과 연결되는 홀(H1) 또는 패드층(330)과 연결되는 홀(H2) 형성된 희생 워드라인 구조물의 경우, 상기 홀(H1, H2)을 통해 인접하는 워드라인 구조물 일부가 노출될 수 있다.
본 발명의 일부 실시예들에 따르면, 층간 절연층(250)을 형성하기 전에, 인접 워드라인 구조물 사이를 분리하는 분리층(310)이 형성된다. 따라서 층간 절연층(250)을 형성하는 동안 홀(H1)이 형성되어 인접하는 워드라인 구조물의 일부가 노출되더라도 분리층(310)만이 노출된다.
이후 도 14에 나타난 바와 같이, 노출된 공간을 통해 도전성 물질이 충진됨으로써 도전성 워드라인 구조물이 형성된다. 종래 구조의 경우 분리층(310)이 존재하지 않아 층간 절연층(250)을 형성하는 동안에 홀(H1, H2)이 형성되면 인접 도전성 워드라인 구조물이 상호 전기적으로 연결되는 문제가 발생할 수 있었다. 그러나 본 발명의 일부 실시예드렝 따르면, 분리층(310)을 도입함으로써 이러한 인접 도전성 워드라인 구조물 사이의 전기적 단락이 방지되거나 최소화될 수 있다.
본 발명의 기술적 사상은 기판 처리 방법 및 그에 의해 제조된 장치에 관한 것이며, 상기 장치는 반도체 장치, 특히 수직형 낸드(VNAND) 플래시 메모리 장치일 수 있다. 이러한 VNAND 플래시 메모리 장치는 수직 방향으로 적층된 게이트 스택을 포함한다. 상기 게이트 스택은 SiO/SiN 스택 층을 교대로 형성한 다음, 게이트 스택을 관통하는 수직 채널을 형성함으로써 형성된다. 그 후, SiO/SiN 스택에서 SiN이 에칭되어 SiN 층이 워드 라인이 된다. 즉, 콘택 플러그에 접속되는 SiN 층이 텅스텐 층과 같은 도전 층으로 대체되어 계단 구조의 게이트 스택이 형성된다.
한편 텅스텐 층과 같은 도전층은 콘택트 홀 형성과 같은 후속 공정에서 수축을 경험하는 것으로 알려져 있다. 수축의 원인 중 하나는 열을 동반하는 건식 에칭 단계 동안 도전층의 결정화로부터 유래한다. 이러한 금속 워드 라인의 수축은 워드 라인의 절단(cutoff) 문제로 귀결될 수 있다.
도 15는 워드라인의 두께가 일정한(즉, t1 = t2 = t3) 경우에서 콘택 홀을 형성하기 위해 수행되는 건식 에칭과 같은 단계 동안 발생하는 워드 라인 절단을 보여준다. 히터에 의한 열 에너지가 기판의 하면으로부터 전달되는 경우, 가열에 의한 결정화는 스택의 높이가 증가함에 따라 점점 더 심해진다(스택의 높이가 높을수록 더 큰 열 에너지를 인가하여야 하기 때문이다).
가열에 의한 결정화 위험을 최소화하기 위해, 텅스텐 대체 공정에 텅스텐 오버 필 공정이 적용되고, 그 결과 텅스텐 금속 충진 프로세스 동안 발생하는 금속 수축이 보충될 수 있다. 그러나 워드 라인은 텅스텐 오버 필 프로세스 중에 상호 연결될 수 있고 이는 VNAND 디바이스의 오작동을 초래할 수 있다.
다른 한편으로, 텅스텐 층의 가장 위쪽에서 가장 아래쪽으로 갈수록 히터로부터의 열 에너지의 전달이 많아져 결정화가 증가하기 때문에, 워드 라인 절단을 방지하기 위해, 가장 하부 층의 막 두께는 t3로 중간 층의 막 두께인 t2보다 크고, 중간 층의 막 두께인 t2는 상부 층의 두께인 t1보다 클 수 있다. 따라서 하부 층에서 더 많은 텅스텐이 워드 라인 형성(즉 텅스텐 오버필)에 이용되도록 제공되어, 결정화를 방지할 수 있다.
그러나 이와 같이 워드 라인을 형성할 경우, 워드라인 간 저항 편차가 발생하고, 워드 라인의 사이의 절연층(예를 들어 산화층)의 두께가 일정하기 때문에 워드 라인이 단락되는 다른 문제가 발생한다. 절연층의 두께를 다르게 형성할 경우, 장치의 높이가 증가하고 공정이 복잡해질 수 있다.
본 발명의 일 실시예에 따르면, 금속 워드 라인들 사이의 배리어 층으로서 RTS (Reverse Topology Selective) SiO 층이 도입된다. 여기서 "RTS"는 "TS"의 반대되는 개념으로 계단형 구조물 상에 형성된 층에 방향성을 갖는 에너지를 인가하되 에너지 인가 파라미터를 조절함으로써 층을 선택적으로 치밀화/취약화시키는 방식에 의해 형성된 것을 의미한다. 예를 들어 "TS SiO"는, 계단형 구조물의 상면 및 하면 상의 층을 치밀화하여(또는 계단형 구조물의 측면 상의 층을 취약화하여), 계단형 구조물의 측면 상의 층은 제거하고 계단형 구조물의 상면 및 하면 상의 층을 잔존시킴으로써 생성된 SiO 구조물을 지칭한다. 반대로 "RTS SiO"는, 계단형 구조물의 상면 및 하면 상의 층을 취약화하여(또는 계단형 구조물의 측면 상의 층을 치밀화하여), 계단형 구조물의 측면 상의 층은 잔존시키고 계단형 구조물의 상면 및 하면 상의 층을 제거함로써 생성된 SiO 구조물을 지칭한다.
RTS-SiO 층은 텅스텐 워드 라인들 사이에 형성된다. SiO/SiN 게이트 스택의 계단에 형성된 RTS-SiO2 층은 제거된 계단의 상단에 있는 RTS-SiO 층과 계단의 측면 벽에 형성된 RTS-SiO 층으로 선택적으로 식각된다. RTS-SiO 층은 PEALD, 순환 CVD, 순차적 PECVD 및 펄스 PECVD 중 적어도 하나의 조합에 의해 증착된다. 대안 적으로, RTS-SiO 층은 SiOC 층일 수 있다.
이러한 본 발명의 기술적 사상에 따른 RTS-SiO층 형성 방법은 다음과 같이 요약될 수 있다. 이하에서 설명된 본 발명의 단계들의 순서는 예시에 불과하며 이들 단계는 서로 변경될 수 있음에 유의한다.
(a) RTS-SiO 층 증착 : 실리콘 산화층(SiO) 및 실리콘 질화층(SiN)이 교번하여 적층된 게이트 스택을 형성한다. 이어서 계단 패턴의 생성 및 계단 패턴의 상부와 측벽 상에 실리콘 산화층(예를 들어, RTS-SiO 층) 증착한다. 선택적인 실시예에서, 실리콘 질화층 중 하부 영역에 위치하는 실리콘 질화층의 두께는, 상부 영역에 위치하는 실리콘 질화층의 두께보다 클 수 있다. 이 경우 실리콘 질화층은 하부 실리콘 질화층 및 상기 하부 실리콘 질화층보다 얇은 상부 실리콘 질화층을 포함할 수 있다. 즉, 실리콘 질화층의 두께로서, 상부층의 두께를 t1이라 하고, 중간층의 두께를 t2, 하부층의 두께를 t3라고 할 때, t1 < t2 < t3일 수 있다.
(b) RTS-SiO 층의 에칭 : SiN 층의 상부에 형성된 RTS-SiO 층을 에칭 제거한다. 즉, 계단 패턴의 상부에 형성된 실리콘 산화층(예를 들어, RTS-SiO 층)을 제거하되, 측벽 상에 형성된 실리콘 산화층의 식각은 최소화되고 잔존하도록(즉, 실리콘 산화층이 측벽으로부터 제거하지 않도록) 에칭을 수행한다. 이렇게 측벽에 잔존하는 실리콘 산화층은 추후 워드라인 사이에 배치되고, 워드 라인 사이의 단락을 방지하거나 최소화하는 기능을 수행할 수 있다.
(c) 워드 라인 메탈 충진 : 실리콘 질화층(SiN 층)을 금속으로 대체한다. 예를 들어, 수축을 보상하기 위한 텅스텐 오버필 프로세스가 적용될 수 있다. 워드 라인의 두께로서, 상부 워드 라인의 두께를 t1이라 하고, 중간 워드 라인의 두께를 t2, 하부 워드 라인의 두께를 t3라고 할 때, t1 < t2 < t3일 수 있다.
(d) 콘택 홀 충진 : 계단 패턴 상에 TEOS를 충진한다. 이후 콘택 홀을 형성하고, 콘택 홀에 금속을 충전하여 비아 콘택을 형성한다.
이상에서 요약된 단계들이 도 16 내지 도 19를 참조하여 보다 구체적으로 설명된다. 도 16 내지 도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시하며, 이 실시예들에 따른 기판 처리 방법은 전술한 실시예들에 따른 기판 처리 방법의 변형예일 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
1) 제1 단계(도 16) : RTS-SiO 층 증착 단계. 먼저, SiO/SiN 게이트 스택이 형성되며, 하부 영역의 SiN 층이 상부 영역의 SiN 층보다 두껍도록 게이트 스택이 형성된다. 예를 들어, 도 16과 같은 구조가 형성되는데, 여기서 SiN의 두께는 t1<t2<t3일 수 있으며, 이는 SiN 층에 대응되게 형성되는 워드라인의 아래 부분의 결정화에 의한 절단을 방지하기 위함이다.
이후 RTS(Reverse Topology Selective) SiO 층이 형성된다. 구체적으로, 각각의 SiN 층의 단부가 노출된, SiO/SiN 다중 층 계단 구조체 게이트 스택의 계단 구조 상에 RTS SiO 층이 증착된다. RTS-SiO 층은 PEALD, 순차적 PECVD 또는 펄스 CVD 방법 또는 이들에 대응하는 다른 방법 중 적어도 하나에 의해 증착될 수 있다. O2, O3, N2O 또는 NO2와 같은 산소 함유 가스가 SiO 공정의 반응물로 사용될 수 있다. 선택적으로, SiOC 층과 같은 SiO-함유 막이 증착될 수 있다.
2) 제2 공정 (도 17) : RTS-SiO 층 에칭 단계. 노출된 각각의 SiN 층의 단부 상에 형성된 각 RTS-SiO 층이 에칭된다. 이 공정에서는 SiN 막의 상면에 형성된 RTS-SiO2 막을 에칭하기 위한 에칭액으로서 dHF(희석된 HF로서, DIW : HF = 100 : 1)를 사용하고, 계단의 측면에 형성된(즉, SiN 막의 측면에 형성된) RTS-SiO2 막의 에칭은 최소화되거나 손상되지 않은 상태로 유지될 수 있다.
3) 제3 단계 (도 18) : 워드라인 메탈 충전 단계. 식각액 H3PO4를 사용하여 게이트 스택의 SiN 층이 식각되고, 식각된 공간은 텅스텐으로 대체되어 금속 워드 라인이 형성된다. 전술한 바와 같이, 텅스텐 수축을 보완하기 위해 워드 라인에 텅스텐이 과도하게 채워지는 오버필 프로세스가 수행되 수 있다. SiN의 두께가 하단 영역으로 갈수록 두껍게 형성된 경우, 텅스텐 층의 두께는 스택의 하단 영역에서 상단 영역보다 두꺼울 수 있다. 이 단계에서, 제2 단계 후에 잔존하는 RTS-SiO 층은 텅스텐 워드 라인이 상호 연결되는 것을 방지할 수 있다. 즉, RTS-SiO 층은 텅스텐 워드 라인 사이의 장벽 층으로서의 역할을 수행하고, 이후 계단 구조물의 측벽 상에 잔존한다.
4) 제4 공정 (도 19) : 콘택 홀 메탈 충전 공정. 디바이스 구조를 덮기 위해 유전체층이 형성된다. 유전체층은 TEOS (테트라에 톡시 실란)을 사용한 SiO2로 구성될 수 있다. 다수의 콘택 홀이 형성되고 텅스텐과 같은 금속으로 채워지며, 각각의 콘택트 메탈은 텅스텐으로 채워지는 각 워드 라인의 단부에 연결된다.
RTS SiO의 선택적 식각 메커니즘은 이온 충돌 효과에 기초하여 설명될 수 있다. 일반적으로, 플라즈마 공정에서의 이온 충돌은 박막 치밀화에 기여한다. 따라서 래디칼의 진행 방향과 수직한 표면 상에 형성된 박막은, 래디칼의 진행 방향과 평행한 표면 상에 형성된 박막에 비해 강한 화학-저항성을 갖는다.
그러나, 플라즈마 전력 또는 주파수가 특정 임계점을 넘어가는 경우, 이온 충돌은 오히려 필름 본딩 구조를 파괴하고 필름의 화학-저항성을 약화시킨다. 이 경우, 래디칼의 진행 방향과 수직한 표면 상에 형성된 박막은, 래디칼의 진행 방향과 평행한 표면 상에 형성된 박막에 비해 상대적으로 약한 화학-저항성을 갖게 된다. 따라서, 플라즈마 조건(예를 들어, 플라즈마 전력, 플라즈마 주파수, 플라즈마 온-타임(on-time), 래디컬 종류 등)을 제어함으로써, 본 발명에 설명된 박막의 선택적 식각이 수행될 수 있다.
도 20은 반도체 장치를 도시하며(종래 기술은 아님), 전술한 방법들에 비해 워드라인 사이에 배치되며 워드라인 사이의 연결을 방지하는 분리층을 형성하지 않고, 도전성 워드라인 구조물을 형성하고 추후에 비아 콘택을 형성한다는 점을 제외하고는, 전반적으로 유사한 공정을 통해 제조된 장치이다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
도 20을 참조하면, 반도체 장치는 SiN 층의 측면과 접촉하는 분리층을 형성하지 않고 제조될 수 있다. 즉, SiO/SiN 적층 구조를 형성하고 그 적층 구조를 관통하는 수직 채널(vertical channel)을 형성한다. 이후 상기 스택 구조를 계단 형태로 식각을 하고 PEALD 방법으로 SiN 막을 상기 계단 구조에 증착한다. 이후 선택적 식각을 통해 계단의 옆면에 증착된 SiN막을 제거하고(selective side etching), 계단 상부에 증착된 SiN 막은 잔존시킨다.
이후 TEOS(tetra ethoxy orthosilicate) 막을 상기 계단 구조 위에 형성하고, SiN 스택층 및 잔존 SiN 막을 제거한 후 텅스텐(W)으로 충진을 하여 워드라인(word line)을 구성한다. 텅스텐 충진 시 기존의 SiN 스택층 외에도 계단 구조의 노출된 부분에도 텅스텐이 충진 된다. 이러한 워드라인 구조는 오버필(overfill) 구조로 지칭될 수 있다.
이후 상기 TEOS 층을 관통하여 계단 상에 형성된 텅스텐 층(즉, 오버필 텅스텐(overfilled tungsten))과 연결되는 콘택 홀이 형성되고, 금속층이 충진 되어 워드라인과 비트라인이 연결된다.
오버필 텅스텐은 건식 식각 선택비에 따른 소자 불안정성 이슈를 해결할 수 있다. 보다 구체적으로, 상부 비트라인(bit line)과 연결될 금속 충진(metal fill) 비아를 형성하기 위해, 건식 식각 공정을 통해 금속이 충진될 콘택 홀(contact hole)이 먼저 형성된다. 이 경우 건식 식각 공정 시 상부 계단 층과 하부 계단 층에 이르는 건식 식각 선택비(dry etching selectivity)가 각각 다르므로(즉, TEOS막 상부에서 각 계단 상부의 노출된 부위까지 contact hole형성 소요 시간이 다름), 콘택 홀이 상부 SiN층을 관통하여 하부 SiN층과 연결되어 결과적으로 텅스텐 층이 연결되어 버리는 문제가 발생할 수 있다. 오버필 텅스텐은 본 개시서의 적어도 일부 실시예들에서 물질을 한정하지 않은 채 그 기능을 나타내도록 패드층으로도 지칭된다.
그러나 오버필 텅스텐 층은 도 21에 나타난 바와 같이 서로 거리가 짧을 경우 그 사이 홈(gap)에 TEOS 원료기체가 불완전하게 충진될 수 있다. 이러한 불완전 층진으로 인해 이후의 텅스텐 층 형성 시 텅스텐 층이 분리되지 않고 서로 연결되는 경우가 발생할 수 있다. 즉, TEOS막이 충분히 형성되지 않은 좁은 공간으로 텅스텐 막의 원료기체(WF6)가 침투하여, 도 21과 같이 텅스텐 층이 연결될 수 있다.
또한, 도 22에 나타난 바와 같이, TEOS막 형성 이전 단계인 TS SiN 층에 대한 선택적 식각 단계 시 계단 옆면에 형성된 TS SiN 층이 완전히 제거되지 않아 후속공정에서 텅스텐 층이 서로 연결되는 문제가 발생할 수도 있다. 이러한 경우 디바이스의 전기적 특성이 저하되어 오작동 되는 문제가 있을 수 있다.
본 발명의 일부 실시예들은 특정 이점들을 제공할 수 있다. 예를 들어, 상부 텅스텐 층(상부 word line)과 하부 텅스텐층(하부 word line)의 접촉이 방지되도록 분리층을 형성하여 소자의 안정성을 구현한다. 또한, PEALD 방법으로 RTS-SiO(reverse topology selective silicon oxide)를 증착하여 선택적 식각을 통해 고품질의 분리층이 단순한 공정을 통해 형성되도록 한다.
도 23 내지 도 30은 본 발명의 기술적 사상에 의한 실시예들에 따른 기판 처리 방법을 도시한다. 이 실시예들에 따른 기판 처리 방법은 전술한 실시예들에 따른 기판 처리 방법의 변형예일 수 있다. 이하 실시예들간 중복되는 설명은 생략하기로 한다.
본 발명에 따르면, 계단형 SiO/SiN 게이트 스택 상에 PEALD 방법으로 SiO2 막을 증착을 하고 이어서 선택적 계단 상부 식각(selective stair top etching)을 통해, 계단 옆면에 있는 SiO2 막을 남기고 계단 상면에 있는 SiO2막은 제거한다. 이러한 선택적 식각은 플라즈마 인가 파라미터를 조절함으로써 달성될 수도 있고, 별도의 취약화/치밀화 없이 리소그래피 공정을 통해서 달성될 수도 있다.
이후 상기 계단 구조 상에 다시 PEALD 방법으로 SiN 막을 증착한다. 계속해서 선택적 계단 측면 식각(selective stair side etching)을 통해, 계단 상면에 있는 SiN막을 남기고 계단 옆면에 있는 SiN막은 제거한다(보호막 형성). 이후 게이트 스택 상에 층간 절연층인 절연 후막층(예를 들어, TEOS)을 증착하고 SiN 막을 제거한다. SiN 막을 제거한 후 제거된 공간을 도전성 물질로 충진하여 워드 라인을 형성한다. 그리고 TEOS막을 관통하여 워드 라인을 노출시키는 비아 콘택 홀을 형성한다. 이어서 비아 콘택 홀을 전도성 물질인 금속으로 채움으로써 워드라인과 비트라인이 연결되도록 한다.
전술한 기판 처리 방법은 다음과 같이 요약될 수 있다. 이하에서 설명된 본 발명의 단계들의 순서는 예시에 불과하며 이들 단계는 서로 변경될 수 있음에 유의한다.
- 단계 1(도 23 참조): 본 단계에서는 SiO/SiN 게이트 적층 구조(gate stack layer)를 형성한 후 계단 구조를 완성한다. SiO/SiN 적층막은 CVD, PECVD, ALD 혹은 PEALD방식으로 교대로 형성할 수 있다.
- 단계 2(도 24 참조): 본 단계에서는 상기 SiO/SiN 게이트 적층 구조 위에 PEALD 방식으로 SiO 층을 증착한다. 본 단계에서는 플라즈마 밀도가 높도록 플라즈마 조건을 유지하면서 증착을 한다. 가령 높은 플라즈마 파워를 인가할 수 있다. 따라서 다음 단계(단계 3, 도 25 참조)에서 계단 구조에서 선택적 식각이 가능하다.
- 단계 3(도 25 참조): 본 단계에서는 상기 단계 2에서 증착된 SiO 막에 대한 선택적 식각을 진행한다. 선택적 식각은 인산(H3PO4)을 이용한 습식 식각을 진행하여 계단의 상부면에 증착된 SiO 막은 식각을 하고 계단 옆면에 증착된 SiO 막은 잔존 시킨다. 상기 단계 2의 증착 단계에서 플라즈마 밀도가 높은 플라즈마 조건을 유지하였으므로 이온 포격 효과(ion bombardment effect)에 의한 박막의 치밀화보다 이온에 의한 막의 파괴가 우세하게 되어 계단의 상면에서의 SiO 막이 계단 측면의 SiO 막에 비해 식각 속도가 빠르게 된다. 본 단계에서 형성된 계단 측면의 SiO2막은 아래 단계 4 및 단계 5의 SiN 막을 형성하는 공정인 "TS SiN"에 대비하여 "RTS(Reverse Topology Selective) SiO 막"으로 지칭된다.
- 단계 4(도 26 참조): 본 단계에서는 상기 선택적으로 식각된 SiO 막위에(즉, 계단 패턴의 측면에 잔존하는 실리콘 산화층 상에) PEALD방식으로 SiN 막을 증착한다. 본 단계에서는 플라즈마 밀도가 낮도록 플라즈마 조건을 유지하면서 증착을 한다. 가령 낮은 플라즈마 파워를 인가할 수 있다. 따라서 다음 단계(단계 5)에서 계단 구조 상에서의 SiN 막의 선택적 식각이 가능하다.
- 단계 5(도 27 참조): 본 단계에서는 전단계에서 증착된 SiN막에 대한 선택적 식각이 수행된다. 본 단계에서, 선택적 식각은 희석불산(DHF로서, HF:DI-water=1:100)을 이용한 습식 식각을 진행하여 계단의 측면에 증착된 SiN 막은 식각을 하고 계단 상면에 증착된 SiN 막(즉, 희생층(220)인 실리콘 질화층 상에 형성된 SiN 막)은 잔존시킨다. 즉, 제2 실리콘 질화층을 제거하는 동안, 제2 실리콘 질화층은 상기 제1 실리콘 질화층으로부터는 제거되지 않는다.
잔존하는 계단 상의 SiN 막은 다음 단계에서 형성되는 비아 콘택 홀이 계단 구조 내 게이트 스택의 SiN층을 관통하는 것을 방지하는 보호막(protective layer)역할을 한다. 또한, 잔존 SiN 막은 비아 컨택 홀과 워드라인(게이트 스택 SiN 층으로서, 후에 금속으로 대체됨)을 연결하는 콘택 패드의 역할도 한다. 상기 단계 4의 증착 단계에서, 플라즈마 밀도가 낮은 플라즈마 조건을 유지하였으므로 이온에 의한 막의 파괴보다 이온 포격효과에 의한 박막의 치밀화가 우세하게 된다. 따라서 계단의 측면에서의 SiN 막이 계단 상면의 SiN 막에 비해 식각 속도가 빠르게 된다. 본 단계에서 형성된 계단 상면의 SiN 막은 TS SiN(Topology Selective SiN) 막으로 지칭된다. 선택적 식각을 통해 TS SiN 막을 형성한 이후 상기 계단 구조 상에 절연물질을 증착한다. 절연 물질은 바람직하게는 TEOS(Tetraethoxyortho silicate)막이며 이후 진행될 비아 컨택홀 형성을 위한 몰드(mold)층의 역할을 할 수 있다.
- 단계 6(도 28 참조): 단계 5에서 형성된 TEOS막을 관통하여 TS SiN 층과 연결되는 비아 콘택 홀을 형성한다. 비아 콘택 홀 형성은 건식 식각(dry etching) 방법을 이용한다. 비아 콘택 홀이 형성되면 도전성 물질, 가령 알루미늄 혹은 텅스텐 혹은 그에 상응하는 도전성 물질로 비아 콘택 홀을 충진하여 비아 콘택을 형성한다.
- 단계 7(도 29 참조): 본 단계에서는 게이트 스택의 SiN 층과 상기 단계 5에서 형성된 TS SiN 막을 습식 식각으로 제거한다. 습식 식각은 인산(H3PO4)을 이용하여 수행될 수 있다.
- 단계 8(도 30 참조): 본 단계에서는 단계 7에서 제거된 SiN 막이 있던 공간을 도전성 물질로 충진한다. 상기 실시예에서는 CVD(Chemical vapor deposition) 방식으로 텅스텐을 충진하였다.
도 30은 희생층(220)이 SiN 층과 패드층인 SiN 막이 금속으로 대체된 워드 라인과 이러한 워드라인 사이에 위치한 RTS SiO2 층을 보여준다. 도 30에 나타난 바와 같이, 금속 워드라인은 RTS SiO2층에 의해 완전히 분리될 수 있고, 따라서 금속 워드라인들이 서로 접촉되는 문제가 방지될 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (21)

  1. 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계;
    상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계;
    상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계;
    상기 계단형 구조물 상에 층간 절연층을 형성하는 단계; 및
    상기 희생층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재되고,
    상기 층간 절연층을 형성하는 단계 동안, 상기 희생층과 연결되는 적어도 하나의 홀이 형성되며,
    상기 대체 단계 동안, 상기 홀을 채우는 도전성 돌출부가 형성되는, 기판 처리 방법.
  2. 청구항 1에 있어서,
    상기 희생층 상에 패드층을 형성하는 단계를 더 포함하고,
    상기 도전성 워드라인 구조물을 형성하는 단계는,
    상기 희생층 및 상기 패드층을 제거하는 단계; 및
    제거된 공간에 도전성 물질을 충진하는 단계를 포함하는, 기판 처리 방법.
  3. 청구항 2에 있어서,
    상기 도전성 물질을 충진하는 단계 동안, 상기 분리층에 의해 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물의 단락이 방지되는, 기판 처리 방법.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 도전성 워드라인 구조물은,
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하고,
    상기 제1 도전층의 측면의 적어도 일부는 상기 분리층과 접촉하는, 기판 처리 방법.
  6. 청구항 5에 있어서,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물의 제1 도전층과 다른 도전성 워드라인 구조물의 제2 도전층은 세로 방향에서 상기 분리층의 높이만큼 이격되는, 기판 처리 방법.
  7. 청구항 5에 있어서,
    상기 제2 도전층은 상기 제1 도전층으로부터 돌출된 제1 돌출부를 포함하고,
    상기 제1 돌출부는 상기 분리층과 접촉하는, 기판 처리 방법.
  8. 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계;
    상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계;
    상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계;
    상기 희생층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재되고,
    상기 도전성 워드라인 구조물은,
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하고,
    상기 제1 도전층의 측면의 적어도 일부는 상기 분리층과 접촉하며,상기 분리층은 스페이서 형상을 갖고,
    상기 제2 도전층의 하면은 상기 스페이서 형상에 상응하는 프로파일을 갖는, 기판 처리 방법.
  9. 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계;
    상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계;
    상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계;
    상기 희생층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재되고,
    상기 도전성 워드라인 구조물은,
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하고,
    상기 제1 도전층의 측면의 적어도 일부는 상기 분리층과 접촉하며,
    상기 제2 도전층은 상기 제1 도전층으로부터 돌출된 제1 돌출부를 포함하고,
    상기 제1 돌출부는 상기 분리층과 접촉하며,
    상기 제2 도전층은 상기 제1 돌출부의 단부에서 아래 방향으로 돌출된 제2 돌출부를 더 포함하는, 기판 처리 방법.
  10. 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계;
    상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계;
    상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계;
    상기 희생층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재되고,
    상기 도전성 워드라인 구조물은,
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하고,
    상기 제1 도전층의 측면의 적어도 일부는 상기 분리층과 접촉하며,상기 제2 도전층은 상기 제1 도전층과 중첩되는 제1 영역 및 상기 분리층과 중첩되는 제2 영역을 포함하는, 기판 처리 방법.
  11. 청구항 10에 있어서,
    상기 도전성 워드라인 구조물과 접촉하는 비아 콘택이 형성되고,
    상기 비아 콘택은 상기 제2 도전층의 상기 제1 영역 및 상기 제2 영역과 접촉하는, 기판 처리 방법.
  12. 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계;
    상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계;
    상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계;
    상기 희생층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재되고,
    상기 분리층을 형성하는 단계는,
    상기 계단형 구조물 상에 제1 층을 형성하는 단계;
    제1 에너지를 인가하여, 상기 계단형 구조물의 상면 및 하면 상의 제1 층의 부분보다 상기 계단형 구조물의 상기 측면 상의 제1 층의 부분이 더 치밀화되도록, 상기 제1 층을 선택적으로 치밀화하는 단계; 및
    상기 제1 층을 등방성 식각하여, 상기 계단형 구조물의 상면 및 하면 상의 제1 층의 부분을 제거하고, 상기 계단형 구조물의 측면 상의 제1 층의 부분을 잔존시키는 단계를 포함하는, 기판 처리 방법.
  13. 절연층 및 희생층을 포함하는 적층 구조물을 복수 회 적층하는 단계;
    상기 적층 구조물을 부분적으로 제거하여 계단형 구조물을 형성하는 단계;
    상기 계단형 구조물의 측면 상에 분리층을 형성하는 단계;
    상기 희생층 상에 패드층을 형성하는 단계; 및
    상기 희생층 및 상기 패드층을 도전성 워드라인 구조물로 대체하는 단계를 포함하며,
    상기 도전성 워드라인 구조물 중 일 도전성 워드라인 구조물과 다른 도전성 워드라인 구조물 사이에 상기 분리층이 개재되고,상기 패드층을 형성하는 단계는,
    상기 계단형 구조물 상에 제2 층을 형성하는 단계;
    제2 에너지를 인가하여, 상기 계단형 구조물의 상기 측면 상의 제2 층의 부분보다 상기 계단형 구조물의 상면 및 하면 상의 제2 층의 부분이 더 치밀화되도록, 상기 제2 층을 선택적으로 치밀화하는 단계; 및
    상기 제2 층을 등방성 식각하여 상기 계단형 구조물의 측면 상의 제2 층의 부분을 제거하고, 상기 계단형 구조물의 상면 및 하면 상의 제2 층의 부분을 잔존시키는 단계를 포함하는, 기판 처리 방법.
  14. 청구항 12에 있어서,
    상기 제1 에너지 인가 동안 공급되는 에너지는 소정 임계치 이상의 에너지이며, 그에 의해 상기 계단형 구조물의 상면 및 하면 상의 제1 층의 부분이 취약화되는, 기판 처리 방법.
  15. 제1 실리콘 산화층 및 제1 실리콘 질화층이 교번하여 적층된 계단 패턴을 포함하는 기판에 대한 기판 처리 방법으로서,
    상기 계단 패턴의 상부와 측벽 상에 제2 실리콘 산화층을 형성하는 단계
    상기 계단 패턴의 상부에 형성된 제2 실리콘 산화층을 제거하는 단계로서, 제2 실리콘 산화층은 상기 측벽으로부터 제거하지 않는, 단계; 및
    상기 제1 실리콘 질화층을 금속으로 대체하는 단계를 포함하고,
    상기 금속은 오버필된(overfilled) 구조이고 워드 라인을 형성하며,
    상기 오버필된 구조를 형성하기 위해, 상기 제1 실리콘 질화층을 금속으로 대체하는 단계는,
    측벽 상에 잔존하는 제2 실리콘 산화층 및 상기 제1 실리콘 질화층 상에 제2 실리콘 질화층을 형성하는 단계;
    상기 제2 실리콘 산화층 상의 상기 제2 실리콘 질화층을 제거하는 단계로서, 제2 실리콘 질화층은 상기 제1 실리콘 질화층으로부터 제거되지 않는, 단계; 및
    상기 제1 실리콘 질화층 및 상기 제2 실리콘 질화층을 금속으로 대체하는 단계를 포함하는, 기판 처리 방법.
  16. 청구항 15에 있어서,
    상기 제1 실리콘 질화층은 하부 제1 실리콘 질화층 및 상기 하부 제1 실리콘 질화층보다 얇은 상부 제1 실리콘 질화층을 포함하는, 기판 처리 방법.
  17. 청구항 15에 있어서,
    상기 측벽에 잔존하는 실리콘 산화층은 워드라인 사이에 배치되고, 워드 라인 사이의 단락을 방지하는, 기판 처리 방법.
  18. 삭제
  19. 삭제
  20. 기판;
    상기 기판 상으로 돌출하도록 연장되는 적어도 하나의 메모리 셀 스트링;
    상기 메모리 셀 스트링 중 제1 메모리 셀과 연결된 제1 워드 라인; 및
    상기 메모리 셀 스트링 중 제2 메모리 셀과 연결된 제2 워드 라인을 포함하고,
    상기 제1 워드 라인 및 상기 제2 워드 라인 중 적어도 하나는,
    채널을 향하여 연장되는 제1 도전층; 및
    상기 제1 도전층 상의 제2 도전층을 포함하며,
    상기 제2 도전층은 가로 방향에서 상기 제1 도전층으로부터 돌출된 제1 돌출부를 포함하고,
    상기 제2 도전층은 상기 제1 돌출부의 단부에서 아래 방향으로 돌출된 제2 돌출부를 더 포함하는, 반도체 장치.
  21. 삭제
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