CN108807169B - 衬底处理方法和使用其制造的半导体装置 - Google Patents

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Abstract

本发明提供一种衬底处理方法和使用其制造的半导体装置。所述衬底处理方法包含将各自包含绝缘层和牺牲层的多个堆叠结构堆叠在彼此上。方法还包含通过蚀刻堆叠结构来产生阶梯结构以及在阶梯结构的侧表面上产生分离层。方法进一步包含去除牺牲层且在去除牺牲层的空间中产生导电字线结构。分离层提供在导电字线结构之间。本发明的衬底处理方法可通过在台阶式结构的选择性区域上沉积薄膜来防止或最小化可在工艺期间出现的某些风险。

Description

衬底处理方法和使用其制造的半导体装置
相关申请案的交叉引用
本申请案主张在美国专利商标局于2017年4月26日提交的美国临时申请案第62/490,469号的权益，所述申请案的揭示内容以全文引用的方式并入本文中。另外，本申请案还主张在美国专利商标局于2018年4月12日提交的美国非临时申请案第15/951,644号的权益，所述申请案的揭示内容以全文引用的方式并入本文中。
技术领域
一个或多个实施例涉及使用薄膜沉积技术的衬底处理方法和使用其制造的半导体装置，并且更具体来说，涉及通过基于等离子体增强原子层沉积(plasma-enhancedatomic layer deposition；PEALD)在衬底上沉积绝缘层(例如氧化硅(silicon oxide；SiO)层和/或氮化硅(silicon nitride；SiN)层)来处理衬底的方法和使用所述方法制造的装置(例如半导体装置)。
背景技术
当制造在衬底上产生微电路的装置时，可使用在台阶式结构上沉积薄膜的技术。具体来说，三维半导体装置的高密度集成电路可包含沟槽结构或阶梯结构，且可需要在结构的选择性区域上沉积薄膜。
发明内容
一个或多个实施例包含可通过在台阶式结构的选择性区域上沉积薄膜来防止或最小化可在工艺期间出现的某些风险的衬底处理方法。
额外方面将部分地阐述于以下描述中，并且部分地将从所述描述中显而易见，或者可通过对所呈现实施例的实践而习得。
根据一个或多个实施例，衬底处理方法包含：将各自包含绝缘层和牺牲层的多个堆叠结构堆叠在彼此上；通过蚀刻堆叠结构来产生阶梯结构；在阶梯结构的侧表面上产生分离层；以及使用导电字线结构替换牺牲层，其中分离层提供于导电字线结构之间。
衬底处理方法可进一步包含：在牺牲层上产生垫层；以及在阶梯结构上产生层间绝缘层，并且产生导电字线结构可包含：去除牺牲层和垫层，以及在去除牺牲层和垫层的空间中填充导电材料。
在填充导电材料期间可通过分离层来防止导电字线结构之间的短路。
可在产生层间绝缘层期间产生连接到牺牲层的至少一个孔，并且可在产生导电字线结构期间产生填充孔的导电突起。
导电字线结构中的每一个可包含朝向沟道延伸的第一导电层以及提供于第一导电层上的第二导电层，并且其中第一导电层的侧表面的至少一部分与分离层接触。
导电字线结构的第一导电层与另一导电字线结构的第二导电层可在垂直方向上彼此间隔开分离层的高度。
第二导电层可包含从第一导电层突起的第一突起，且第一突起可与分离层接触。
分离层可具有间隔物形状，且第二导电层的下部表面可具有对应于间隔物形状的轮廓。
第二导电层可进一步包含在向下方向上从第一突起的端部突起的第二突起。
第二导电层可包含与第一导电层重叠的第一区域以及与分离层重叠的第二区域。
可产生与导电字线结构接触的介层窗(via contact)，且介层窗可与第二导电层的第一区域和第二区域接触。
产生分离层可包含：在阶梯结构上产生第一层；通过应用第一能量来使第一层选择性地致密化，其方式为使得在阶梯结构的侧表面上的第一层的一部分比在阶梯结构的上部表面和下部表面上的第一层的一部分更致密；以及各向同性地蚀刻第一层以去除在阶梯结构的上部表面和下部表面上的第一层的部分且保留在阶梯结构的侧表面上的第一层的部分。
产生垫层可包含：在阶梯结构上产生第二层；通过应用第二能量使第二层选择性地致密化，其方式为使得在阶梯结构的上部表面和下部表面上的第二层的一部分比在阶梯结构的侧表面上的第二层的一部分更致密；以及各向同性地蚀刻第二层以去除在阶梯结构的侧表面上的第二层的部分且保留在阶梯结构的上部表面和下部表面上的第二层的部分。
第一能量可等于或高于预设阈值，且可使在阶梯结构的上部表面和下部表面上的第一层的部分变薄。
根据一个或多个实施例，包含通过交替地堆叠第一氧化硅层和第一氮化硅层来产生的阶梯图案的衬底的衬底处理方法包含：在阶梯图案的上部表面和侧壁上产生第二氧化硅层；去除阶梯图案的上部表面上所产生的第二氧化硅层而无需将第二氧化硅层从侧壁完全去除；以及使用金属替换第一氮化硅层。
阶梯图案的下部区域中的氮化硅层的厚度可大于阶梯图案的上部区域中的氮化硅层的厚度。
侧壁上剩余的第二氧化硅层可提供于字线之间，且防止字线之间的短路。
金属可具有过量填充的结构且充当字线。
为产生过量填充的结构，使用金属替换第一氮化硅层可包含：在剩余的第二氧化硅层上产生第二氮化硅层；去除第二氧化硅层上所产生的第二氮化硅层而无需将第二氮化硅层从第一氮化硅层完全去除；以及使用金属替换第一氮化硅层和第二氮化硅层。
根据一个或多个实施例，半导体装置包含：衬底；至少一个存储器单元串，其在向上方向上从衬底突起和延伸；第一字线，其连接到存储器单元串的第一存储器单元；以及第二字线，其连接到存储器单元串的第二存储器单元，其中第一字线和第二字线中的至少一个包含朝向沟道延伸的第一导电层以及提供于第一导电层上的第二导电层，并且其中第二导电层包含在水平方向上从第一导电层突起的第一突起。
第二导电层可进一步包含在向下方向上从第一突起的端部突起的第二突起。
根据一个或多个实施例，供用于处理用于在侧壁上选择性形成层的衬底的方法包含在衬底的水平表面和侧壁表面上方沉积共形层。所沉积的层经等离子体处理以使水平表面上的部分变薄，保留易受通过各向同性蚀刻来从水平表面完全去除和从侧壁表面不完全去除影响的层。
方法可包含实施各向同性蚀刻以从侧壁上的所沉积的层保留侧壁间隔物结构。等离子体处理可采用高密度、各向异性等离子体。
根据一个或多个实施例，供用于处理用于在水平表面上选择性形成层的衬底的方法包含在衬底的水平表面和侧壁表面上方沉积共形层。所沉积的层经等离子体处理以使上部表面上的部分致密化，保留易受通过各向同性蚀刻来从侧壁表面完全去除和从水平表面不完全去除影响的层。
方法可包含实施各向同性蚀刻以保留水平表面上的所沉积的层的选择性水平部分。等离子体处理可采用低密度、各向异性等离子体。
附图说明
通过结合附图对实施例进行的以下描述，这些和/或其它方面将变得显而易见并且更加容易理解。
图1是根据本发明的实施例的衬底处理方法的流程图。
图2到图10是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。
图11是根据本发明的实施例的半导体装置的电路图。
图12到图14是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。
图15是示出在例如干式蚀刻操作期间截断字线的横截面图，其中字线具有相同厚度。
图16到图19是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。
图20是半导体装置的横截面图。
图21和图22是示出字线在工艺期间连接的横截面图。
图23到图30是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。
附图标号说明
200：衬底；
210、210a、210b、210c、210d：绝缘层；
220、220a、220b、220c、220d：牺牲层；
250：层间绝缘层；
260：介层窗；
300：第一层；
310：分离层；
320：第二层；
330、330'：垫层；
C1、C1'：第一导电层；
C2、C2'：第二导电层；
H1、H2：孔；
L：下部表面；
MC1：第一存储器单元；
MC2：第二存储器单元；
MCS：存储器单元串；
P1：第一突起；
P2：第二突起；
S：侧表面；
S1：第一区域；
S2：第二区域；
S110、S120、S130、S140：步骤；
ST：台阶；
t1、t2、t3：厚度；
U：上部表面；
W0、W1、W2、W3、W4：字线
WL、WLa、WLb、WLc、WLd：导电字线结构；
WL1：第一字线；
具体实施方式
在下文中，将通过参考附图解释本发明的实施例来详细描述本发明。
然而，本发明可以通过多种不同形式实施并且不应被解释为限于本文中所阐述的实施例；相反地，提供这些实施例使得本发明将是透彻且完整的并且将本发明的概念完全地传达给本领域的普通技术人员。
本文中所使用的术语出于描述具体实施例的目的且并不旨在限制本发明。如本文中所使用，除非上下文另外明确指示，否则单数形式“一(a/an)”和“所述”也希望包含复数形式。应进一步理解，当用于本发明时，术语“包括(comprise/comprising)”指定陈述特征、整数、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或其群组。如本文中所使用，术语“和/或”包含相关联的所列项目中的一个或多个的任何和所有组合。例如“中的至少一个”等表述当在元件列表之前时修饰元件的整个列表而不是修饰列表的个别元件。
应理解，尽管本文中可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段。因此，在不脱离本发明的教示内容的情况下，下文所论述的第一元件、组件、区域、层或区段可以称为第二元件、组件、区域、层或区段。
在本发明中，术语“气体”可包含蒸发的固体和/或液体，且可被配置成单种气体或气体的混合物。在本文中，通过簇射头提供到反应室中的处理气体可包含前体气体和添加气体。前体气体及添加气体一般可作为混合气体或分离气体提供到反应空间中。前体气体可连同如惰性气体的运载气体一起提供。添加气体可包含反应气体和稀释气体，例如惰性气体。反应气体和稀释气体可作为混合气体或分离气体提供到反应空间。前体可包含两种或多于两种前体，且反应气体可包含两种或多于两种反应气体。前体为在衬底上化学吸附的气体，其配置介电层的矩阵的主要结构，且一般含有类金属或金属元素，且用于沉积的反应气体是当激发气体以将原子层或单层固定在衬底上时与在衬底上化学吸附的前体反应的气体。术语“化学吸附”是指化学饱和吸附。除处理气体外的气体，即不通过簇射头提供的气体，可用于密封反应空间，且包含如惰性气体的密封气体。在一些实施例中，术语“膜”是指在垂直于厚度方向的方向上连续延伸的层，无针孔覆盖整个目标或相关表面；或仅仅覆盖目标或相关表面的层。在一些实施例中，术语“层”是指在表面上所产生的且具有一定厚度的结构，用作膜的同义词，或是指非膜结构。膜或层可包含具有某些特征的非连续单膜或单层或多膜或多层。邻近膜或邻近层的边界可清晰或不清晰，且可基于物理、化学和/或其它特征、产生工艺或序列和/或邻近膜或邻近层的功能或目的来设定。
在本发明中，表述“相同材料”应解释为主要成分相同。举例来说，当第一层和第二层皆为氮化硅层且皆由相同材料制成时，第一层可由选自Si2N、SiN、Si3N4以及Si2N3所组成的群组中的一种制成，并且第二层也可由选自以上群组中的一种制成，但可具有与第一层的结构不同的结构。
另外，在本发明中，由于可工作范围可基于常规工作确定，因此变数的任何两个数字可以构成变数的可工作范围，并且所指示的任何范围可包含或不包含端点。另外，所指示的变数的任何值(与它们是否用“约”指示无关)可指精确值或近似值且包含等效物，并且在一些实施例中可指平均值、中值、代表值、大部分值等。
在未指定条件和/或结构的本发明中，鉴于本发明，本领域的普通技术人员可按照实验容易地提供这类条件和/或结构。在所有的所揭示的实施例中，出于既定目的，实施例中所使用的任何元素可用与其同等的任何元素替换，包含本文中明确地、必须地或固有地揭示的那些元素。另外，本发明可同样应用于装置和方法。
本文中参考本发明的理想化实施例(和中间结构)的示意说明描述本发明的实施例。因而，预期说明的形状因为例如制造技术和/或公差而有所变化。因而，本发明的实施例不应理解为限于本文中说明的区域的特定形状，而是包含例如因制造引起的形状偏差。
图1是根据本发明的实施例的衬底处理方法的流程图。
参考图1，各自包含绝缘层和牺牲层的多个堆叠结构堆叠于彼此上(步骤S110)。举例来说，绝缘层可以是氧化硅(SiO)层，并且牺牲层可以是氮化硅(SiN)层。然而，本发明不限于此，且绝缘层和牺牲层可由具有不同蚀刻选择性比率的任意材料制成。
随后，通过蚀刻各自包含绝缘层和牺牲层的堆叠结构的端部来产生阶梯结构(步骤S120)。阶梯结构可包含多个台阶，且例如每一台阶可包含一个绝缘层和一个牺牲层。阶梯结构可使用例如反应性离子蚀刻和抗粘化(resist sliming)来产生。
此后，在阶梯结构的侧表面(例如在阶梯结构的上部表面与下部表面之间提供以连接上部表面和下部表面的倾斜表面)上产生分离层(步骤S130)。可产生分离层以覆盖阶梯结构的侧表面的至少部分且暴露阶梯结构的上部(和下部)表面的至少部分。分离层可使用原子层沉积(atomic layer deposition；ALD)工艺且更具体地说使用等离子体增强原子层沉积(plasma-enhanced atomic layer deposition；PEALD)工艺来产生。
产生以覆盖阶梯结构的侧表面的分离层可将一个台阶与另一台阶分离。产生以暴露阶梯结构的上部表面和下部表面的分离层可将垫层与邻近台阶(即在水平方向上邻近于垫层的台阶)分离。分离层的上述功能将在下文详细描述。
随后，使用导电字线结构替换牺牲层。在所图示的工艺中，去除牺牲层，且在去除牺牲层的空间中产生导电字线结构(步骤S140)。导电字线结构可包含钨或选自如铜和多晶硅的各种导电材料的材料或组合。将在下文详细描述用于产生导电字线结构的实例实施例。
通过进行上文所描述的操作，可在导电字线结构之间提供分离层。分离层将导电字线结构彼此电分离。因此，当产生导电字线结构时，其间的电连接可通过分离层来防止。
图2到图10是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。根据当前实施例的衬底处理方法可为根据先前实施例的衬底处理方法的修改实例。其间的重复描述将不在本文中提供。
参考图2，多个堆叠结构包含绝缘层210a、绝缘层210b、绝缘层210c以及绝缘层210d(在下文中统称为“210”)和牺牲层220a、牺牲层220b、牺牲层220c以及牺牲层220d(在下文中统称为“220”)。每一堆叠结构包含一对绝缘层(绝缘层210a、绝缘层210b、绝缘层210c或绝缘层210d)和牺牲层(牺牲层220a、牺牲层220b、牺牲层220c或牺牲层220d)。绝缘层210和牺牲层220在衬底200上堆叠于彼此上。尽管图2中未示出，但沟道孔可通过蚀刻来自堆叠结构的一些区域的绝缘层210和牺牲层220来产生，且存储器单元串(参看图11的MCS)的元件的至少一部分可产生于沟道孔中。存储器单元串可包含如沟道、栅极导电层以及栅极绝缘层的元件。
用于产生存储器单元串的元件的工艺可通过直接地产生沟道、栅极导电层以及栅极绝缘层的至少一部分来进行，或通过在沟道孔中产生牺牲层以允许沟道、栅极导电层以及栅极绝缘层在后续工艺中产生来进行，或通过两者来进行。
随后，如图3中所示出，通过蚀刻堆叠结构来产生阶梯结构。如上文所描述，阶梯结构可包含多个台阶，且每一台阶可具有上部表面(或第一水平表面)、下部表面(或第二水平表面)以及连接上部表面和下部表面的侧表面(或垂直表面)。举例来说，阶梯结构可包含一个或多个台阶ST，且一个台阶ST可具有牺牲层220b上的上部表面U、牺牲层220a上的下部表面L以及连接上部表面U和下部表面L的侧表面S。
此后，在阶梯结构的侧表面上产生分离层。为这个目的，如图4中所示出，最初在阶梯结构上产生第一层300。尽管第一层300在图4中示出为单层，但第一层300也可包含多层。第一层300可由例如与绝缘层210的材料相同的材料制成。另外，第一层300可由例如与牺牲层220的材料不同的材料制成。在另一实施例中，第一层300可由与绝缘层210和牺牲层220的材料不同的材料制成。
第一层300可使用相对于先前实施例的上述PEALD工艺来产生。在实例实施例中，针对第一层300，PEALD工艺可通过维持较高等离子体密度条件来进行。举例来说，第一层300的ALD工艺可通过应用较高等离子体功率来进行。这个条件(例如较高等离子体密度或较高等离子体功率)可由于离子而引起层断裂。因此，除第一层300的侧表面外，第一层300的上部表面可由于应用等离子体而变薄，并且第一层300可在后续各向同性蚀刻工艺期间选择性去除。因此，均厚沉积(blanket deposition)和等离子体处理可选择性显现所沉积的第一层300的水平(上部/下部)部分比所沉积的第一层的垂直(侧)部分更易受后续蚀刻影响，以使得间隔物可通过后续各向同性蚀刻(参看图5和文本)而非定向蚀刻来形成。
可在ALD工艺期间和/或等离子体后处理操作中应用等离子体。也就是说，可在产生第一层300的操作期间、之后或在所述操作期间和之后应用等离子体。
随后，参考图5，在第一层300上进行各向同性蚀刻工艺(参看图4)。如上文所描述，第一层300的上部表面可由于在一定条件下应用等离子体而变薄，并且由此，即使进行各向同性蚀刻工艺，也可留存阶梯结构的侧表面上所产生的第一层300。因此，在第一层300的各向同性蚀刻工艺期间(参看图4)，可去除阶梯结构的上部表面和下部表面上的第一层300的部分，且可留存阶梯结构的侧表面上的第一层300的部分。
分离层310可定义为第一层300的剩余部分。可产生每一分离层310以覆盖一个牺牲层220的侧表面和另一牺牲层220的部分的上部表面。在实施例中，分离层310可由于各向同性蚀刻工艺而具有间隔物形状。因此，随后待产生的垫层(参看图7的330)可具有对应于分离层310的间隔物形状的轮廓。如上文所描述，即使采用各向同性蚀刻，与高能量和损坏常规定向(各向异性)间隔物蚀刻相反，也可如上文所描述实现分离层310的间隔物形状。
其后，在牺牲层220上产生垫层(应注意，垫层包含于牺牲层220中且也可称为本发明中的牺牲层220)。垫层可在产生导电字线结构之前产生。为这个目的，如图6中所示出，在牺牲层220和分离层310上产生第二层320。尽管第二层320在图6中示出为单层，但第二层320也可产生为多层。第二层320可由例如与牺牲层220的材料相同的材料制成。另外，第二层320可由例如与绝缘层210的材料不同的材料制成。
第二层320可使用相对于先前实施例的上述PEALD工艺来产生。在实例实施例中，针对第二层320，PEALD工艺可通过维持较低等离子体密度条件来进行。举例来说，第二层320的ALD工艺可通过应用较低等离子体功率来进行。这个条件(例如较低等离子体密度或较低等离子体功率)可由于离子而引起层致密化。因此，第二层320的上部表面或水平部分相对于垂直部分可由于应用等离子体而致密化，且第二层320可在后续各向同性蚀刻工艺期间选择性去除。因此，沉积可保留与水平表面上的部分相比更易受蚀刻影响的垂直表面上的第二层320的部分，所述水平表面上的部分相对较不易受后续蚀刻影响。
可在ALD工艺期间和/或等离子体后处理操作中应用等离子体。也就是说，可在产生第二层320的操作期间、之后或在所述操作期间和之后应用等离子体。
在实例实施例中，等离子体可使用如氩的惰性气体和/或具有牺牲层220的成分的气体(例如当第二层320为SiN层时的情况下的氮)来应用。使用应用等离子体的致密化可通过应用定向等离子体来进行。归因于等离子体离子方向性，可相对于垂直侧壁上的第二层320的部分使在阶梯结构的水平上部表面U和水平下部表面L上所产生的第二层320的部分致密化。因此，阶梯结构上的第二层320可在后续各向同性蚀刻工艺期间选择性蚀刻。
随后，参考图7，在第二层320上进行各向同性蚀刻工艺(参看图6)。如上文所描述，第二层320的上部表面可由于在一定条件下应用等离子体而致密化，并且由此，即使进行各向同性蚀刻工艺，也可留存阶梯结构的上部表面上所产生的第二层320。因此，在第二层320的各向同性蚀刻工艺期间，可留存阶梯结构的上部表面和下部表面上的第二层320的部分，且可去除阶梯结构的侧表面上的第二层320的部分。
应用等离子体被描述为上述描述中的实例，但应注意本发明不限于此。第一层和第二层可通过应用选择性类型的能量来选择性地致密化和/或变薄。举例来说，第一层的上部(水平)表面和下部(水平)表面上的第一层的部分可通过在第一能量应用工艺期间供应等于或高于预设阈值的能量来变薄。作为另一实例，第二层的(水平)上部表面和(水平)下部表面上的第二层的部分可通过在第二能量应用工艺期间供应等于或低于预设阈值的能量来致密化。如图6和图7中所示出，面朝上的表面上的水平部分相对于侧壁上的垂直部分的致密化可显现更易受使用各向同性蚀刻来选择性蚀刻垂直部分影响的所沉积层。相反，如图4和图5中所示出，面朝上的表面上的水平部分相对于侧壁上的垂直部分变薄可显现更易受使用各向同性蚀刻来选择性蚀刻水平部分影响的所沉积层。
如上文所描述，为产生分离层310(即为产生阶梯结构的侧表面上剩余的层)，可在产生第一层300的操作期间应用高密度的等离子体，并且为产生垫层330(即为产生阶梯结构的上部表面/下部表面上剩余的层)，可在产生第二层320的操作期间应用低密度的等离子体。因此，在产生第一层300的操作期间所供应的等离子体的密度可高于在产生第二层320的操作期间所供应的等离子体的密度。
在产生分离层310和垫层330之后，在阶梯结构上产生层间绝缘层250。如图8中所示出，在各向同性蚀刻工艺之后在阶梯结构上产生层间绝缘层250。层间绝缘层250可由与位于阶梯结构的牺牲层220之间的绝缘层210的材料相同的材料制成。举例来说，阶梯结构的牺牲层220可以是SiN层，阶梯结构的绝缘层210可以是SiO层，并且层间绝缘层250可以是SiO层。
在产生层间绝缘层250的操作期间，可产生连接牺牲层220和分离层310的至少一个孔。或者，可产生连接垫层330和分离层310的至少一个孔。在原则上不应产生孔，但当牺牲层220与分离层310之间的距离(或如果不存在分离层310，那么牺牲层220与邻近结构之间的距离)较短时且当用于产生层间绝缘层250的原料气体不完全地填充其间的较小空间时可产生孔。
孔可连接到牺牲层220和分离层310中的至少一个。具体来说，孔可连接到牺牲层220。归因于连接到牺牲层220的孔，导电突起可在产生导电字线结构的后续操作期间产生。将在下文参考图12到14提供这类孔的详细描述以及可如何避免短路。
返回参考图8，随后，连接到至少部分的牺牲层220(包含垫层330)的介层窗260通过图案化层间绝缘层250的上部表面来产生。在任选实施例中，介层窗260可在导电字线结构通过蚀刻牺牲层220来产生之后产生。
随后，产生导电字线结构。字线结构可替换牺牲层220和垫层330。最初，参考图9，去除牺牲层220(参看图8)和垫层330(参看图8)。举例来说，选择性蚀刻牺牲层220和垫层330以暴露沟道(未示出)、绝缘层210、层间绝缘层250以及介层窗260。因而，可去除包含牺牲层220(参看图8)和垫层330(参看图8)的牺牲字线结构。在任选实施例中，在蚀刻牺牲层220和垫层330的操作期间，也可蚀刻衬底200上所产生的垫层330'(参看图8)，并且由此可暴露衬底200的部分的上部表面。
参考图10，导电字线结构WLa、导电字线结构WLb、导电字线结构WLc以及导电字线结构WLd(在下文中统称为“WL”)产生于暴露空间中。可产生导电字线结构WL以对应于去除牺牲字线结构的空间。也就是说，导电字线结构WL可通过在去除牺牲层220和垫层330的空间中填充导电材料来产生。
如上文所描述产生的导电字线结构WL中的每一个可包含朝向沟道延伸的第一导电层C1和第一导电层C1上所提供的第二导电层C2。换句话说，导电字线结构WL可包含对应于牺牲层220(参看图8)的第一导电层C1和对应于垫层330(参看图8)的第二导电层C2。各自包含第一导电层C1以及第一导电层C1上所提供的第二导电层C2的导电字线结构WL称为过量填充结构，在图10中可看到所述导电字线结构WL延伸在间隔物形分离层310上方并且可充当用于介层窗260的延伸着陆垫(landing pad)，如下文所描述。
第一导电层C1的侧表面的至少一部分可与分离层310接触。归因于这类接触，一个导电字线结构WL的第一导电层C1可与另一导电字线结构WL的第二导电层C2'分离。因此，在填充导电材料的操作期间，可通过分离层310来防止或最小化两个导电字线结构WL之间的电短路。
第二导电层C2可包含在水平方向上从第一导电层C1突起的第一突起P1。第一突起P1可与分离层310接触。举例来说，第一突起P1的下部表面可与分离层310的上部表面接触。归因于这类接触，第二导电层C2的下部表面可具有对应于分离层310的上部表面轮廓的形状。举例来说，分离层310可由于各向同性蚀刻工艺而具有间隔物形状，并且，在这种情况下，第二导电层C2的下部表面可具有对应于间隔物形状的轮廓。
在任选实施例中，第二导电层C2可包含向下方向上从第一突起P1的端部突起的第二突起P2。归因于例如具有间隔物形状的上文所描述的分离层310，可产生第二突起P2。
根据一些实施例，产生分离层310以防止或最小化导电字线结构WL之间短路的风险。归因于分离层310，使用如本文中所描述的衬底处理方法制造的装置可具有各种特征。
举例来说，导电字线结构WL的第二导电层C2可包含与第一导电层C1重叠的第一区域S1以及与分离层310重叠的第二区域S2。因此，第二导电层C2的长度可由分离层310的宽度来增加，并且可改良与导电字线结构WL接触的介层窗260与第二导电层C2之间的对准。在这种情况下，介层窗260与第二导电层C2的第一区域S1和第二区域S2两者接触。
作为另一实例，一个导电字线结构WL的第一导电层C1'可以与另一导电字线结构WL的第二导电层C2在垂直方向上间隔开分离层310的高度。这对应于因为在产生第二导电层C2之前产生分离层310而出现的结构特征。另外，一个导电字线结构WL的第一导电层C1可以与另一导电字线结构WL的第二导电层C2'在水平方向上间隔开至少分离层310的宽度。
如上文所描述，通过在导电字线结构之间提供分离层，导电字线结构可彼此电分离且可彼此间隔开足够的距离。另外，分离层可在在垫层产生工艺期间进行的第二层各向同性蚀刻工艺期间充当蚀刻掩模，并且由此用于产生垫层的第二层各向同性蚀刻工艺可在不由于各向同性蚀刻而损坏牺牲层的情况下充分进行。
图11是根据本发明的实施例的半导体装置的电路图。半导体装置可使用根据先前实施例的衬底处理方法来产生。其间的重复描述将不在本文中提供。
参考图11，半导体装置(例如半导体存储器装置)可包含衬底200、存储器单元串MCS、第一字线WL1以及第二字线WL2。
存储器单元串MCS可在向上方向上从衬底200突起和延伸。存储器单元串MCS中的每一个可包含多个存储器单元。尽管图11中仅示出四个存储器单元，但必要时，一个存储器单元串MCS中可包含更小或更大数目的存储器单元。
第一字线WL1可连接到第一存储器单元MC1。举例来说，可产生第一字线WL1以朝向第一存储器单元MC1的沟道延伸。同样地，第二字线WL2可连接到第二存储器单元MC2，并且可产生以朝向第二存储器单元MC2的沟道延伸。
第一字线WL1和第二字线WL2中的至少一个可包含通过进行相对于图2到图10上文所描述的操作来产生的字线结构。因此，第一字线WL1和第二字线WL2中的至少一个可包含朝向沟道延伸的第一导电层C1以及提供于第一导电层C1上的第二导电层C2，且第二导电层C2可包含在水平方向上从第一导电层C1突起的第一突起P1。第二导电层C2可进一步包含在向下方向上从第一突起P1的端部突起的第二突起P2。
第一突起P1和第二突起P2的上文所描述的形状由产生分离层310造成。也就是说，垫层330可沿具有间隔物形状的分离层310的上部表面产生，且可产生第二导电层C2以对应于垫层330，由此产生第一突起P1和第二突起P2。
与字线相关的结构特征相对于图11在上文描述，但应注意，本发明不限于此。除非特征彼此相抵触，否则根据本发明的实施例的图11的半导体装置可包含上文所描述的方法的一些或所有特征。
图12到图14是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。根据当前实施例的衬底处理方法可为根据先前实施例的衬底处理方法的修改实例。其间的重复描述将不在本文中提供。
参考图12，在包含分离层310和垫层330的阶梯结构上产生层间绝缘层250，且随后通过图案化层间绝缘层250来产生介层窗260。如上文所描述，在产生层间绝缘层250的操作期间，用于产生层间绝缘层250的原料气体可不完全地填充牺牲层220与分离层310之间的空间或垫层330与分离层310之间的空间。在这种情况下，可产生连接到牺牲层220的孔H1或连接到垫层330的孔H2。
参考图13，去除牺牲层220和垫层330。因而，暴露绝缘层210、层间绝缘层250以及介层窗260。同时，连接到牺牲层220的孔H1或连接到垫层330的孔H2可暴露邻近牺牲字线结构的部分。
根据本发明的一些实施例，在产生层间绝缘层250之前，产生用于将邻近字线结构彼此分离的分离层310。因此，即使在产生层间绝缘层250的操作期间产生孔H1且暴露邻近字线结构的部分，也仅暴露分离层310。
随后，如图14所示出，通过在暴露空间中填充导电材料来产生导电字线结构。在一般字线结构中，因为不存在分离层310，所以当在产生层间绝缘层250的操作期间产生孔H1或孔H2时，邻近导电字线结构可电连接到彼此。然而，根据本发明的一些实施例，邻近导电字线结构之间的电短路的风险可通过采用分离层310来防止或最小化。
本发明涉及衬底处理方法和使用衬底处理方法制造的装置，且装置可为半导体装置，并且更具体来说，可为垂直NAND(vertical NAND；VNAND)闪存装置。VNAND闪存装置包含垂直栅极堆叠。通过交替地堆叠SiO层/SiN层来产生栅极堆叠，且随后产生穿过栅极堆叠的垂直沟道。随后，从SiO/SiN堆叠蚀刻SiN层以产生字线。也就是说，连接到接触塞的SiN层使用例如钨层的导电层替换，并且由此产生具有阶梯结构的栅极堆叠。
众所周知，如钨层的导电层在如接触孔产生操作的后续操作中收缩。收缩的原因中的一个为导电层在产生热的干式蚀刻操作中结晶。金属字线的收缩可引起字线的截断。
图15是示出在例如用于产生接触孔的干式蚀刻操作期间字线截断的横截面图，其中字线W1、W2、W3具有相同厚度(即t1＝t2＝t3)。当从衬底的下部表面接收由加热器产生的热能时，归因于加热的结晶变为与堆叠的高度成比例串联(因为在较大高度的堆叠处需要较高热能)。
为最小化归因于加热的结晶的风险，钨可在钨填充过程中过量填充，并且由此在钨填充过程期间可补充钨收缩。然而，字线可能在钨过量填充工艺期间彼此连接，并且由此可造成VNAND装置的功能失常。
在另一方面中，因为下部钨层从加热器接收更多热能且由此更加结晶，为防止字线的截断，底部层的厚度t3可大于中间层的厚度t2，并且中间层的厚度t2可大于上部层的厚度t1。因此，可通过在字线产生操作(即钨过量填充工艺)中向下部层证明大量钨来防止结晶。
然而，当如上文所描述产生字线时，电阻偏差出现在字线之间，且因为字线之间的绝缘层(例如氧化层)具有相同厚度，所以字线短路。当产生绝缘层以具有不同厚度时，可增加装置高度和工艺复杂度。
本发明的一个实施例采用反向拓扑选择性(reverse topology selective；RTS)SiO层作为金属字线之间的阻挡层。在本文中，“RTS”具有与“拓扑选择性(topologyselective；TS)”的概念相反的概念，且意指所需结构通过调节应用于阶梯结构上所产生的层的方向能量的能量应用参数来产生，以选择性地使层致密化/变薄。举例来说，“TS-SiO”层是指通过使阶梯结构的上部表面和下部表面上的层致密化(或通过使阶梯结构的侧表面上的层变薄)来产生以去除在阶梯结构的侧表面上的层且保留在阶梯结构的上部表面和下部表面上的层的SiO结构。相反，“RTS-SiO”层是指通过使阶梯结构的上部表面和下部表面上的层变薄(或通过使阶梯结构的侧表面上的层致密化)来产生以保留在阶梯结构的侧表面上的层且去除在阶梯结构的上部表面和下部表面上的层的SiO结构。
RTS-SiO层在钨字线之间产生。选择性蚀刻SiO/SiN栅极堆叠的阶梯结构上所产生的RTS-SiO层以去除在阶梯结构的上部表面上的RTS-SiO层且保留在阶梯结构的侧壁上的RTS-SiO层。使用PEALD、环状化学气相沉积(chemical vapor deposition；CVD)、依序等离子体增强式化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)以及脉冲PECVD中的至少一种来沉积RTS-SiO层。或者，RTS-SiO层可以是碳氧化硅(siliconoxycarbide；SiOC)层。
根据本发明的方法产生的上文所描述的RTS-SiO层可如下文所描述概述。应注意，以下描述中的操作次序仅对应于实例并且可改变。
(a)沉积RTS-SiO层：通过交替地堆叠SiO层和SiN层来产生栅极堆叠。其后，产生阶梯图案，且SiO层(例如RTS-SiO层)沉积于阶梯图案的上部表面和侧壁上。在任选实施例中，下部SiN层的厚度可大于上部SiN层的厚度。也就是说，假定上部SiN层的厚度为t1，中间SiN层的厚度为t2，并且下部SiN层的厚度为t3，可满足t1<t2<t3。
(b)蚀刻RTS-SiO层：蚀刻和去除SiN层的上部表面上所产生的RTS-SiO层。也就是说，进行蚀刻操作，其方式为使得去除阶梯图案的上部表面上所产生的SiO层(例如RTS-SiO层)且很少地蚀刻但留存阶梯图案的侧壁上所产生的SiO层。侧壁上剩余的SiO层将提供于字线之间以防止或最小化字线之间的短路的风险。
(c)使用金属填充字线：使用金属替换SiN层。举例来说，钨过量填充工艺可用于补偿收缩。假定上部字线的厚度为t1，中间字线的厚度为t2，并且下部字线的厚度为t3，可满足t1<t2<t3。
(d)填充接触孔：将正硅酸四乙氧酯(Tetraethoxy orthosilicate；TEOS)填充于阶梯图案上。随后，产生接触孔，并且通过使用金属填充接触孔来产生介层窗。
以上描述中所概述的操作现将参考图16到图19详细描述。图16到图19是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。根据当前实施例的衬底处理方法可为根据先前实施例的衬底处理方法的修改实例。其间的重复描述将不在本文中提供。
1)操作1(参看图16)：沉积RTS-SiO层。最初，产生SiO/SiN栅极堆叠，其方式为使得下部SiN层的厚度大于上部SiN层的厚度。举例来说，产生图16中所示出的结构。在本文中，SiN层的厚度可满足t1<t2<t3以防止由于在对应于SiN层所产生的字线中的下部字线的结晶而截断。
随后，产生RTS-SiO层。确切地说，RTS-SiO层沉积于暴露SiN层的端部的多层SiO/SiN栅极堆叠的阶梯结构上。RTS-SiO层可使用PEALD、依序PECVD、脉冲CVD和其它等效方法中的至少一种来沉积。如O2、O3、N2O或NO2的含氧气体可用作SiO工艺的反应物。任选地，可沉积含SiO层，例如SiOC层。
2)操作2(参看图17)：蚀刻RTS-SiO层。蚀刻在SiN层的暴露端部上所产生的RTS-SiO层。在这个操作中，去离子水(deionized water；DIW):氢氟酸(hydrofluoric acid；HF)＝100:1的稀释氢氟酸(diluted hydrofluoric acid；DHF)用作蚀刻剂以蚀刻SiN层的上部表面上所产生的RTS-SiO2层，且可很少地蚀刻或不蚀刻阶梯结构的侧表面(即SiN层的侧表面)上所产生的RTS-SiO2层。
3)操作3(参看图18)：使用金属填充字线。栅极堆叠的SiN层使用如磷酸(H3PO4)的蚀刻剂来蚀刻，且金属字线W0、W1、W2、W3通过使用钨填充蚀刻空间来产生。如上文所描述，钨可在字线中过量填充以补充钨收缩。当下部SiN层具有较大厚度时，下部钨层的厚度可大于上部钨层的厚度。在这个操作中，在操作2之后剩余的RTS-SiO层可防止钨字线彼此连接。也就是说，RTS-SiO层充当钨字线之间的阻挡层，并且随后留存在阶梯结构的侧壁上。
4)操作4(参看图19)：使用金属填充接触孔。产生介电层以覆盖装置结构。介电层可使用正硅酸四乙氧酯(TEOS)由SiO2制成。产生多个接触孔且使用如钨的金属填充所述接触孔以产生金属接触件，并且金属接触件单独地连接到使用钨填充的字线的端部。
选择性蚀刻RTS-SiO层的机制可基于离子轰击效果来解释。一般来说，等离子体工艺中的离子轰击与薄膜的致密化紧密相关。因此，产生在垂直于基团前进方向的表面上的薄膜与产生在平行于基团前进方向的表面上的薄膜相比具有较强化学抗性。
然而，当等离子体功率或频率超过一定阈值时，离子轰击破坏膜结合结构且减弱膜的化学抗性。在这种情况下，产生在垂直于基团前进方向的表面上的薄膜与产生在平行于基团前进方向的表面上的薄膜相比具有较弱化学抗性。因此，上文所描述的根据本发明的选择性蚀刻薄膜的操作可通过控制等离子体条件(例如等离子体功率、等离子体频率、等离子体工作时间或基团类型)来进行。
图20是半导体装置(未必是现有技术)的横截面图，所述半导体装置使用与上文所描述的方法的工艺类似的工艺来制造，不同之处在于没有产生提供于字线之间以防止字线之间的连接的分离层并且介层窗在产生导电字线结构之后产生。其间的重复描述将不在本文中提供。
参考图20，半导体装置可在不产生与SiN层的侧表面接触的分离层的情况下制造。也就是说，产生SiO/SiN堆叠结构，并且产生穿过堆叠结构的垂直沟道。随后，堆叠结构蚀刻为阶梯结构，并且SiN层基于PEALD沉积于阶梯结构上。此后，执行选择性侧蚀刻以去除沉积于阶梯结构的侧表面上的SiN层且保留沉积于阶梯结构的上部表面上的SiN层。
随后，在阶梯结构上产生TEOS层，且字线W1、W2、W3、W4通过去除堆叠SiN层和剩余的SiN层且随后填充钨来产生。钨填充于阶梯结构的暴露部分以及去除堆叠SiN层的空间中。这个字线结构可称为过量填充结构。
其后，产生穿过TEOS层且连接到阶梯结构上所产生的钨层(即过量填充钨层)的接触孔，且金属层填充其中以将字线连接到位线。
过量填充钨层可解决因干式蚀刻选择性而导致的装置不稳定性问题。确切地说，为产生待连接到上部位线的金属填充通路，产生待使用干式蚀刻工艺使用金属填充的接触孔。在干式蚀刻工艺中，因为上部阶梯层和下部阶梯层具有不同干式蚀刻选择性比率(即从TEOS层的上部表面到每一阶梯层的暴露上部表面产生接触孔所采用的时间不同)，所以接触孔穿过上部SiN层以将上部SiN层连接到下部SiN层。因此，钨层可彼此连接。过量填充钨层在本发明的至少一些实施例中称为垫层以强调其功能而不限制材料。
然而，当过量填充钨层之间的距离如图21中所示出较短时，TEOS的原料气体可能不完全地填充于其间间隙中。归因于这类不完全填充，钨层可随后彼此连接而不彼此分离。也就是说，当未充分产生TEOS层时，所述钨层的原料气体(例如六氟化钨(WF6))可穿透到狭窄的空间中，并且由此钨层可如图21中所示出彼此连接。
另外，如图22中所示出，当在产生TEOS层之前选择性蚀刻TS-SiN层时，可能不完全去除阶梯结构的侧表面上所产生的TS-SiN层，并且由此钨层可在后续工艺中彼此连接。在这种情况下，装置的电特性可劣化且由此装置可功能失常。
本发明的至少一些实施例可提供某些益处。举例来说，装置稳定性可通过产生分离层以防止上部钨层(即上部字线)与下部钨层(即下部字线)之间的接触来实现。另外，高品质分离层可使用简单工艺通过基于PEALD沉积和选择性蚀刻RTS-SiO层来产生。
图23到图30是用于描述根据本发明的其它实施例的衬底处理方法的横截面图。根据当前实施例的衬底处理方法可为根据先前实施例的衬底处理方法的修改实例。其间的重复描述将不在本文中提供。
根据本发明，SiO2层基于PEALD沉积于具有阶梯形状的SiO/SiN栅极堆叠上，且随后进行选择性阶梯顶部蚀刻以保留在阶梯结构的侧表面上的SiO2层且去除在阶梯结构的上部表面上的SiO2层。这类选择性蚀刻可通过调节等离子体应用参数或使用光刻工艺而无需变薄/致密化工艺来实现。
随后，SiN层基于PEALD沉积于阶梯结构上。其后，进行选择性阶梯侧蚀刻以保留在阶梯结构的上部表面上的SiN层且去除在阶梯结构的侧表面上的SiN层(产生保护层)。随后，充当层间绝缘层的厚绝缘层(例如TEOS层)沉积于栅极堆叠上，且去除SiN层。在去除SiN层之后，去除空间使用导电材料填充以产生字线。另外，产生通过暴露于字线的TEOS层的通路接触孔。随后，通路接触孔使用例如金属的导电材料填充以将字线连接到位线。
上文所描述的衬底处理方法可如下文所描述概述。应注意，以下描述中的操作次序仅对应于实例并且可改变。
操作1(参看图23)：在这个操作中，产生SiO/SiN栅极堆叠层，且随后蚀刻其以形成阶梯结构。SiO/SiN堆叠层可通过基于CVD、PECVD、ALD或PEALD交替地堆叠SiO/SiN层来产生。
操作2(参看图24)：在这个操作中，SiO层基于PEALD沉积于SiO/SiN栅极堆叠层上。在这个操作中，沉积通过维持较高等离子体密度条件来进行。举例来说，可应用较高等离子体功率。因此，选择性蚀刻可在后续操作(操作3，参看图25)中在阶梯结构上进行。
操作3(参看图25)：在这个操作中，选择性蚀刻在操作2中所沉积的SiO层。针对选择性蚀刻，使用H3PO4执行湿式蚀刻以蚀刻沉积于阶梯结构的上部表面上的SiO层且保留沉积于阶梯结构的侧表面上的SiO层。因为在操作2的沉积工艺中保持较高等离子体密度条件，因离子而导致的薄膜的断裂比因离子轰击效果而导致的薄膜的致密化更显著，并且由此阶梯结构的上部表面的SiO层比阶梯结构的侧表面的SiO层更快蚀刻。在这个操作中在阶梯结构的侧表面上所产生的SiO层相较于操作4和操作5的“TS-SiN”层称为“RTS-SiO层”。
操作4(参看图26)：在这个操作中，SiN层基于PEALD沉积于选择性蚀刻SiO层上(即沉积于阶梯图案的侧表面上剩余的SiO层上)。在这个操作中，沉积通过维持较低等离子体密度条件来进行。举例来说，可应用较低等离子体功率。因此，SiN层可在后续操作(操作5)中在阶梯结构上选择性蚀刻。
操作5(参看图27)：在这个操作中，选择性蚀刻先前操作中所沉积的SiN层。在这个操作中，针对选择性蚀刻，湿式蚀刻使用氢氟酸(HF):去离子水(DIW)＝1:100的稀释氢氟酸(DHF)来进行以蚀刻沉积于阶梯结构的侧表面上的SiN层且保留沉积于阶梯结构的上部表面上的SiN层(即充当牺牲层220的SiN层上所产生的SiN层)。阶梯结构上剩余的SiN层充当用于防止待产生于后续操作中的通路接触孔穿过阶梯结构中的栅极堆叠的SiN层的保护层。另外，剩余的SiN层充当用于将通路接触孔连接到字线(即待使用金属替换的栅极堆叠SiN层)的接触焊垫。在操作4的沉积工艺中，因为保持较低等离子体密度条件，所以因离子轰击效果而导致的薄膜的致密化比因离子而导致的薄膜的断裂更显著。因此，阶梯结构的侧表面的SiN层比阶梯结构的上部表面的SiN层更快蚀刻。在这个操作中在阶梯结构的上部表面上所产生的SiN层称为“TS-SiN”层。在使用选择性蚀刻来产生TS-SiN层之后，绝缘材料层沉积于阶梯结构上。绝缘材料层可以是TEOS层且可充当后续操作中的用于产生通路接触孔的模塑层。
操作6(参看图28)：产生通过产生于操作5中的TEOS层连接到TS-SiN层的通路接触孔。通路接触孔使用干式蚀刻来产生。在产生通路接触孔之后，介层窗通过使用例如铝金属、钨或等效导电材料的导电材料填充通路接触孔来产生。
操作7(参看图29)：在这个操作中，栅极堆叠的SiN层和产生于操作5中的TS-SiN层基于湿式蚀刻去除。湿式蚀刻可使用H3PO4进行。
操作8(参看图30)：在这个操作中，导电材料填充于在操作7中去除SiN层的空间中。在这个实施例中，钨使用CVD填充。
图30示出通过使用金属替换充当牺牲层220的SiN层和充当垫层的SiN层来产生的字线以及位于字线之间的RTS-SiO2层。如图30中所示出，金属字线W1、W2、W3、W4可通过RTS-SiO2层彼此完全分离，并且由此可防止金属字线之间的接触。
附图中的元件的形状仅对应于实例供用于清晰理解本发明。应注意，所图示的形状可进行各种改变。在附图中，类似的参考标号表示类似元件。
尽管已参考附图描述一个或多个实施例，但本领域的普通技术人员应了解，在不脱离由以下权利要求定义的本发明的精神和范围的情况下可以在本文中对形式和细节进行各种改变。

Claims (20)

1.一种衬底处理方法，其特征在于，包括：
将各自包括绝缘层以及牺牲层的多个堆叠结构堆叠在彼此上；
通过部分地去除所述堆叠结构来产生阶梯结构；
在所述阶梯结构的侧表面上产生分离层；以及
使用导电字线结构替换所述牺牲层，
其中所述分离层提供在所述导电字线结构之间，
其中所述的衬底处理方法进一步包括：
在所述牺牲层上产生垫层；以及
在所述阶梯结构上产生层间绝缘层，
其中产生所述导电字线结构包括：
去除所述牺牲层以及所述垫层；以及
在去除所述牺牲层以及所述垫层的空间中填充导电材料。
2.根据权利要求1所述的衬底处理方法，其中在填充所述导电材料期间通过所述分离层来防止所述导电字线结构之间的短路。
3.根据权利要求1所述的衬底处理方法，其中在产生所述层间绝缘层期间产生连接到所述牺牲层的至少一个孔，以及
其中在替换期间产生填充所述孔的导电突起。
4.根据权利要求1所述的衬底处理方法，其中所述导电字线结构中的每一个包括：
第一导电层，朝向沟道延伸；以及
第二导电层，提供于所述第一导电层上，以及
其中所述第一导电层的侧表面的至少一部分与所述分离层接触。
5.根据权利要求4所述的衬底处理方法，其中导电字线结构的所述第一导电层与另一导电字线结构的所述第二导电层在垂直方向上彼此间隔开所述分离层的高度。
6.根据权利要求4所述的衬底处理方法，其中所述第二导电层包括从所述第一导电层突起的第一突起，以及
其中所述第一突起与所述分离层接触。
7.根据权利要求6所述的衬底处理方法，其中所述分离层具有间隔物形状，以及
其中所述第二导电层的下部表面具有对应于所述间隔物形状的轮廓。
8.根据权利要求6所述的衬底处理方法，其中所述第二导电层进一步包括在向下方向上从所述第一突起的端部突起的第二突起。
9.根据权利要求6所述的衬底处理方法，其中所述第二导电层包括：
第一区域，与所述第一导电层重叠；以及
第二区域，与所述分离层重叠。
10.根据权利要求9所述的衬底处理方法，其中产生与所述导电字线结构接触的介层窗，以及
其中所述介层窗与所述第二导电层的所述第一区域以及所述第二区域接触。
11.根据权利要求1所述的衬底处理方法，其中产生所述分离层包括：
在所述阶梯结构上产生第一层；
通过应用第一能量来使所述第一层选择性地致密化，其方式为使得在所述阶梯结构的所述侧表面上的所述第一层的一部分比在所述阶梯结构的上部表面以及下部表面上的所述第一层的一部分更致密；以及
各向同性地蚀刻所述第一层以去除在所述阶梯结构的所述上部表面以及所述下部表面上的所述第一层的所述部分以及保留在所述阶梯结构的所述侧表面上的所述第一层的所述部分。
12.根据权利要求1所述的衬底处理方法，其中产生所述垫层包括：
在所述阶梯结构上产生第二层；
通过应用第二能量来使所述第二层选择性地致密化，其方式为使得在所述阶梯结构的上部表面以及下部表面上的所述第二层的一部分比在所述阶梯结构的所述侧表面上的所述第二层的一部分更致密；以及
各向同性地蚀刻所述第二层以去除在所述阶梯结构的所述侧表面上的所述第二层的所述部分以及保留在所述阶梯结构的所述上部表面以及所述下部表面上的所述第二层的所述部分。
13.根据权利要求11所述的衬底处理方法，其中所述第一能量等于或高于预设阈值以及使在所述阶梯结构的所述上部表面以及所述下部表面上的所述第一层的所述部分变薄。
14.一种包括阶梯图案的衬底的衬底处理方法，所述阶梯图案通过交替地堆叠第一氧化硅层以及第一氮化硅层来产生，其特征在于，所述衬底处理方法包括：
在所述阶梯图案的上部表面以及侧壁上产生第二氧化硅层；
去除所述上部表面上所产生的所述第二氧化硅层而未将所述第二氧化硅层从所述侧壁完全去除；以及
使用金属替换所述第一氮化硅层。
15.根据权利要求14所述的包括阶梯图案的衬底的衬底处理方法，其中所述第一氮化硅层包括下部第一氮化硅层以及比所述下部第一氮化硅层更薄的上部第一氮化硅层。
16.根据权利要求14所述的包括阶梯图案的衬底的衬底处理方法，其中所述侧壁上剩余的所述第二氧化硅层提供在字线之间以及防止所述字线之间的短路。
17.根据权利要求14所述的包括阶梯图案的衬底的衬底处理方法，其中所述金属具有过量填充的结构且充当字线。
18.根据权利要求17所述的包括阶梯图案的衬底的衬底处理方法，其中为产生所述过量填充的结构，使用所述金属替换所述第一氮化硅层包括：
在所述第一氮化硅层以及所述侧壁上剩余的所述第二氧化硅层上产生第二氮化硅层；
去除所述第二氧化硅层上所产生的所述第二氮化硅层而无需将所述第二氮化硅层从所述第一氮化硅层完全去除；以及
使用所述金属替换所述第一氮化硅层以及所述第二氮化硅层。
19.一种半导体装置，其特征在于，包括：
衬底；
至少一个存储器单元串，在向上方向上从所述衬底突起以及延伸；
第一字线，连接到所述存储器单元串的第一存储器单元；以及
第二字线，连接到所述存储器单元串的第二存储器单元，
其中所述第一字线以及所述第二字线中的至少一个包括：
第一导电层，朝向沟道延伸；以及
第二导电层，提供于所述第一导电层上，以及
其中所述第二导电层包括在水平方向上从所述第一导电层突起的第一突起。
20.根据权利要求19所述的半导体装置，其中所述第二导电层进一步包括在向下方向上从所述第一突起的端部突起的第二突起。
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