CN113394084B - 半导体装置的制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种半导体装置的制造方法，其能够对膜合适地形成凹部。一个实施方式所涉及的半导体装置的制造方法包括：在基板上形成第1膜，在第1膜上形成至少含有碳的第2膜，形成贯穿第2膜的孔，通过将第2膜用作掩模而进行的刻蚀，在第1膜形成与孔连通的凹部。在该方法中，第2膜包括形成于第1膜上的第1层、和形成于第1层上的第2层，第1层的氧原子浓度高于第2层的氧原子浓度。

Description

半导体装置的制造方法
相关申请
本申请要求日本发明专利申请2020-42268号(申请日为2020年3月11日)为在先申请的优先权。本申请通过参照该在先申请而包括了在先申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置的制造方法。
背景技术
在对基板上的膜通过刻蚀而形成孔、狭缝等凹部时，如果设置于膜上的刻蚀掩模层的性能较差，则有可能无法合适地形成凹部。
发明内容
实施方式提供一种能够对膜合适地形成凹部的半导体装置的制造方法。
一个实施方式所涉及的半导体装置的制造方法包括：在基板上形成第1膜，在第1膜上形成至少含碳的第2膜，形成贯穿第2膜的孔，通过将第2膜用作掩模而进行的刻蚀，在第1膜形成与孔连通的凹部。在该方法中，第2膜包括形成于第1膜上的第1层和形成于第1层上的第2层，第1层的氧原子浓度高于第2层的氧原子浓度。
附图说明
图1是示出第1实施方式所涉及的半导体装置的构造的剖面图。
图2是示出在基板上形成层叠体的工序的剖面图。
图3是示出在层叠体上形成掩模层的工序的剖面图。
图4是示出在掩模层上形成硬掩模、防反射膜、抗蚀膜的工序的剖面图。
图5是示出在掩模层形成孔的工序的剖面图。
图6是示出在层叠体形成凹部的工序的剖面图。
图7的(a)是示出在凹部内使存储器绝缘膜成膜的工序的剖面图，图7的(b)是示出刻蚀牺牲层的工序的剖面图。
图8的(a)是示出在对比例所涉及的掩模形成孔的工序的剖面图，图8的(b)是示出在层叠体形成凹部的工序的剖面图。
图9是用于说明变形例所涉及的掩模的制造方法的剖面图。
图10是示出第2实施方式所涉及的半导体装置的制造工序的部分工序的剖面图。
标号的说明
1：基板；2：下部层；2a：第1下部绝缘膜；2b：源极侧导电层；
2c：第2下部绝缘膜；3：电极层；4：绝缘层；5：上部层；
5a：覆盖绝缘膜；5b：漏极侧导电层；5c：第1层间绝缘膜；
5d：第2层间绝缘膜；6：牺牲层；7：掩模层；7a：掩模层；
7b：掩模层；7c：掩模层；11：阻挡绝缘膜；
12：电荷储存层；13：隧道绝缘膜；14：沟道半导体层；
15：芯绝缘膜；16：接触插塞；17：存储器绝缘膜；
21：凹部；
70a、70b、70c：孔。
具体实施方式
以下，参照附图说明本发明的实施方式。
(第1实施方式)
图1是示出第1实施方式所涉及的半导体装置的构造的剖面图。图1所示的半导体装置为三维存储器。
图1所示的半导体装置具有基板1、下部层2、多个电极层3、多个绝缘层4、上部层5、多个存储器孔M和多个接触孔H。图1所示的半导体装置还具有：在各存储器孔M内顺序设置的阻挡绝缘膜11、电荷储存层12、隧道绝缘膜13、沟道半导体层14、芯绝缘膜15、以及各接触孔H内设置的接触插塞16。
基板1例如是硅(Si)基板等半导体基板。图1示出了与基板1的表面平行且彼此垂直的X方向及Y方向、以及与基板1的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向，将-Z方向作为下方向。-Z方向可以与重力方向一致，也可以不与重力方向一致。
下部层2在基板1内形成的扩散层L上形成，包括在基板1上顺序形成的第1下部绝缘膜2a、源极侧导电层2b及第2下部绝缘膜2c。第1下部绝缘膜2a例如为氧化硅膜(SiO2)。源极侧导电层2b例如为多晶硅层。第2下部绝缘膜2c例如为氧化硅膜。
多个电极层3和多个绝缘层4在下部层2上交替层叠。电极层3例如为钨(W)层等金属层或多晶硅层等半导体层，作为字线发挥功能。绝缘层4例如为氧化硅膜。图1示出贯穿包括上述电极层3及绝缘层4的层叠膜的多个存储器孔M、和在该层叠膜的阶梯区域上形成的多个接触孔H。
上部层5形成于上述层叠膜上，包括覆盖绝缘膜5a、漏极侧导电层5b、第1层间绝缘膜5c和第2层间绝缘膜5d。覆盖绝缘膜5a形成于上述层叠膜上。漏极侧导电层5b以与阶梯区域相邻的方式形成于覆盖绝缘膜5a上。第1层间绝缘膜5c以填埋阶梯区域上的空间的方式形成于覆盖绝缘膜5a上。第2层间绝缘膜5d形成于漏极侧导电层5b及第1层间绝缘膜5c上。覆盖绝缘膜5a例如为氧化硅膜。漏极侧导电层5b例如为多晶硅层。第1层间绝缘膜5c例如为氧化硅膜。第2层间绝缘膜5d例如为氧化硅膜。
阻挡绝缘膜11、电荷储存层12、隧道绝缘膜13、沟道半导体层14及芯绝缘膜15在贯穿下部层2、多个电极层3、多个绝缘层4及上部层5的各存储器孔M的侧面顺序形成。其结果，各存储器孔M内形成有多个存储单元。阻挡绝缘膜11例如为氧化硅膜。电荷储存层12例如为氮化硅膜(SiN)，也可以是多晶硅层等半导体层。隧道绝缘膜13例如为氧化硅膜。沟道半导体层14例如为多晶硅层等半导体层，与基板1内的扩散层L电气连接。芯绝缘膜15例如为氧化硅膜。
在阶梯区域中，多个接触插塞16形成于贯穿上部层5的多个接触孔H内。这些接触插塞16分别与互不相同的电极层3电气连接。各接触插塞16例如由含钛(Ti)层及含钽(Ta)层等的势垒金属层、以及钨层、铜(Cu)层、铝(Al)层等插塞材料层形成。
以下，参照图2～图7，说明本实施方式所涉及的半导体装置的制造方法。
首先，如图2所示，在基板1上隔着下部层2(参照图1)交替层叠多个牺牲层6和多个绝缘层4。牺牲层6例如为氮化硅膜。牺牲层6是第1膜内的第1绝缘层的例子，绝缘层4是第1膜内的第2绝缘层的例子。
此外，在图2所示的工序中，也可以替代在基板1上交替层叠多个牺牲层6和多个绝缘层4的方式，而采用在基板1上交替层叠多个电极层3和多个绝缘层4的方式。在此情况下，无需执行将牺牲层6置换为电极层3的工序(在后面记述)。在此情况下，下部层2、多个电极层3、多个绝缘层4及上部层5是第1膜的例子。此外，也可以不设置下部层2及上部层5。
然后，如图3所示，在包括牺牲层6及绝缘层4的层叠体20上，隔着上部层5(参照图1)形成掩模层7。掩模层7例如为碳(C)膜。掩模层7是第2膜的例子。以下，详细说明本实施方式的掩模层7。
掩模层7包括形成于层叠体20上的掩模层7a、和形成于掩模层7a上的掩模层7b。掩模层7a是第2膜内的第1层的例子，掩模层7b是第2膜内的第2层的例子。本实施方式的掩模层7a和掩模层7b虽然均为碳膜，但具有彼此不同的性质。
掩模层7a例如是类金刚石碳膜，掩模层7b例如是无定形碳膜。掩模层7a和掩模层7b均为含有碳原子和其它原子的膜，例如是含有作为主成分的碳原子和其它杂质原子的碳膜。例如，掩模层7a可以含有氧原子作为杂质原子。掩模层7a的氧原子浓度大于掩模层7b的氧原子浓度。在这里，氧原子浓度是单位体积的氧原子的个数。
掩模层7a的组分比例如为：碳为60atom％，氧为10atom％，氢为30atom％。另一方面，掩模层7b的组分比例如为：碳为85atom％，氢为15atom％。不过掩模层7a和掩模层7b的组分比不限定于上述内容。对于氧原子的浓度，只要掩模层7a高于掩模层7b即可，掩模层7a的氧原子浓度例如为4atom％以上。
掩模层7a的密度低于掩模层7b，例如为1.6g/cm3以下。
掩模层7a中也可以含有氢原子作为杂质原子。在此情况下，掩模层7a的氢的组分比高于掩模层7b，例如为20％以上。此外，掩模层7b可以含有氧原子和/或氢原子，也可以不含有。
另外，如图3所示，掩模层7a形成得比掩模层7b薄。例如，掩模层7a的刻蚀前的厚度t1为500nm，掩模层7b的刻蚀前的厚度t2为2μm。掩模层7a和掩模层7b例如能够通过下述任意的方法形成。在第1方法中，掩模层7a和掩模层7b均通过CVD(Chemical VaporDeposition)形成。在第2方法中，掩模层7a和掩模层7b均通过PVD(Physical VaporDeposition)形成。在第3方法中，掩模层7a和掩模层7b分别通过PVD和CVD形成。在第4方法中，掩模层7a和掩模层7b分别通过真空气相工艺(例如CVD及PVD)和大气液相工艺形成。在本实施方式中，可以采用第1方法至第4方法中的任意方法。
上述CVD的例子是等离子体CVD、热CVD、光CVD等。另外，上述PVD的例子是溅射法、电弧离子镀法、离子蒸镀法、离子束法、激光蒸发法等。通常，通过PVD形成的膜的密度比通过CVD形成的膜的密度高，通过PVD形成的膜比通过CVD形成的膜硬。因此，在第3方法中，通过PVD形成掩模层7a，通过CVD形成掩模层7b。但膜的密度也能够通过改变CVD的条件、改变PVD的条件而进行调整。由此，在第1方法中，掩模层7a和掩模层7b均通过CVD形成，在第2方法中，掩模层7a和掩模层7b均通过PVD形成。在上述情况下，由于能够以相同的方法形成掩模层7a和掩模层7b，所以能够简化形成掩模层7a和掩模层7b的工序。
此外，在通过CVD形成碳膜的情况下，作为源气体例如使用CXHY气(C为碳，H为氢，X及Y表示1以上的整数)。在此情况下，碳膜有可能含有氢原子作为杂质原子。另一方面，在通过PVD形成碳膜的情况下，碳膜也大多含有氢原子作为杂质原子。由此，通过CVD、PVD形成的本实施方式的掩模层7a及掩模层7b有可能含有氢原子作为杂质原子。
在如上述地形成掩模层7后，如图4所示，在掩模层7上顺序形成硬掩模31、防反射膜32及抗蚀膜33。硬掩模31例如通过CVD而作为具有150nm厚度的氮氧化硅(SiON)膜而在掩模层7b上成膜。防反射膜32例如作为具有厚度10nm的有机膜而在硬掩模31上成膜。由于防反射膜32的存在，无需对掩模层7添加防反射功能。抗蚀膜33例如通过涂敷150nm的抗蚀材料而成膜。另外，对抗蚀膜33通过液浸曝光装置形成图案。
如上述所示形成硬掩模31、防反射膜32及抗蚀膜33后，将防反射膜32及抗蚀膜33作为掩模而对硬掩模31进行干法刻蚀。然后将硬掩模31作为掩模而对掩模层7进行干法刻蚀。
图5是示出刻蚀后的掩模层7的构造的剖面图。如图5所示，在掩模层7形成沿Z方向贯穿掩模层7a的孔70a、和沿Z方向贯穿掩模层7b的孔70b。在本实施方式中，掩模层7a的氧原子浓度高于掩模层7b的氧原子浓度。另外，掩模层7a的碳浓度低于掩模层7b的碳浓度。因此，掩模层7a的X方向上的侧蚀量比掩模层7b的侧蚀量多。因此，如图5所示，在对掩模层7刻蚀后，孔70a的X方向的口径w1大于孔70b的X方向的口径w2。
然后，如图6所示，通过例如RIE(Reactive Ion Etching)，利用掩模层7对层叠体20进行刻蚀。其结果，在层叠体20形成与孔70a连通的凹部21。该凹部21是用于形成图1的存储器孔M的孔，具有大致圆筒形的形状。然后，去除掩模层7。
然后，如图7的(a)所示，在凹部21(存储器孔M)的侧面及底面顺序形成存储器绝缘膜17、沟道半导体层14及芯绝缘膜15。存储器绝缘膜17顺序含有图1的阻挡绝缘膜11、电荷储存层12及隧道绝缘膜13。
存储器绝缘膜17、沟道半导体层14及芯绝缘膜15例如以下述的方式形成。首先，在凹部21的侧面及底面形成存储器绝缘膜17，从存储器孔M的底部去除存储器绝缘膜17。其结果，在存储器孔M的底部露出基板1。然后，在凹部21的隧道绝缘膜13及基板1的表面顺序形成沟道半导体层14和芯绝缘膜15。其结果，沟道半导体层14与基板1电气连接。
然后，如图7的(b)所示，利用磷酸水溶液等药液去除牺牲层6。其结果，在绝缘层4之间形成多个空洞P。然后，在这些空洞P内埋入电极层3。其结果，如图1所示，在下部层2上形成含有多个电极层3和多个绝缘层4的层叠膜。此时，也可以在空洞P内形成构成阻挡绝缘膜11的一部分的绝缘膜之后，再在空洞P内形成电极层3。
然后，在基板1上形成各种配线层、插塞层、层间绝缘膜等。这样就制造出图1的半导体装置。
图8的(a)及图8的(b)是表示对比例所涉及的半导体装置的制造工序的一部分的剖面图。本对比例的掩模层7如图8的(a)所示为单层的碳膜。对掩模层7通过上述以硬掩模31、防反射膜32及抗蚀膜33作为掩模而进行的刻蚀而形成有孔71。
在形成孔71后，通过利用掩模层7而进行的RIE，在层叠体20形成凹部21。此时，如图8的(b)所示，部分离子束E有可能在孔71的内侧面发生反弹。在此情况下，由于反弹离子束导致凹部21的上部形成弯曲形状，因此凹部21(存储器孔M)的上部至底部的尺寸差变大。
另一方面，在本实施方式中，如图6所示，孔70a的开口比孔70b大。因此，即使部分离子束E在掩模层7b的孔70b内反弹，反弹离子束也会在掩模层7a的孔70a内被吸收。因此，能够在层叠体20合适地形成从上部至底部的尺寸差小的凹部21(存储器孔M)。
此外，本实施方式的掩模层7用于含有多个种类的层(下部层2、多个牺牲层6、多个绝缘层4及上部层5)的被刻蚀膜的刻蚀，但也可以用于含有单一的层的被刻蚀膜的刻蚀。作为这种被刻蚀膜的例子，有氧化硅膜、氮化硅膜、半导体层、金属层等。这在后述的第2实施方式中也相同。
(变形例)
以下说明第1实施方式的变形例。本变形例所涉及的半导体装置的构成与图1所示的第1实施方式所涉及的半导体装置相同，因此省略说明。以下，针对本变形例所涉及的半导体装置的制造方法，以与第1实施方式不同的地方为中心进行说明。
在第1实施方式中，掩模层7a是通过氧气等而以含有氧原子的状态形成的。另一方面，在本变形例中，首先在层叠体20上层叠掩模层7a。但这一时刻的掩模层7a的组分比例如为：碳为85atom％，氢为15atom％，未含有氧。
然后，对掩模层7a实施例如在水蒸气中暴露30分钟的蒸汽热处理。通过该蒸汽热处理，如图9所示，氧元素和氢元素注入掩模层7a中。其结果，掩模层7a的组分变为：碳为60atom％，氧为10atom％，氢为30atom％。
然后，与第1实施方式相同地，在掩模层7a之上形成掩模层7b。其后的工序与第1实施方式相同，因此省略说明。
在以上说明的本变形例中，掩模层7a的氧原子浓度也高于掩模层7b的氧原子浓度。因此，在掩模层7a形成的孔70a的宽度大于掩模层7b的孔70b。由此，能够避免在层叠体20形成的凹部21的弯曲，因此能够合适地形成从上部至底部的尺寸差小的凹部21(存储器孔M)。
另外，在本变形例中，通过蒸汽热处理而使掩模层7a含有氧。因此，能够通过调整蒸汽热处理的条件来控制掩模层7a的氧原子浓度。
(第2实施方式)
以下说明第2实施方式。本实施方式所涉及的半导体装置的构成与图1所示的第1实施方式所涉及的半导体装置相同，因此省略说明。以下，针对本实施方式所涉及的半导体装置的制造方法，以与第1实施方式不同的地方为中心进行说明。
图10是示出第2实施方式所涉及的半导体装置的制造工序的一部分的剖面图。如图10所示，本实施方式的掩模层7除了具有第1实施方式的掩模层7a及掩模层7b之外还具有掩模层7c。掩模层7c是第3掩模层的一个例子，层叠在掩模层7a和掩模层7b之间。此外，掩模层7a的厚度例如为200nm以上。优选掩模层7c的厚度为掩模层7(掩模层7a、7b、7c的合计)的1/4以下。掩模层7c是含有作为主成分的碳原子的碳膜。掩模层7也可以还含有氧原子或/和氢原子作为杂质原子。
在掩模层7中，氧原子浓度以掩模层7c、掩模层7b、掩模层7a的顺序变高。例如，掩模层7c的氧原子浓度为1atom％以下，掩模层7a的氧原子浓度为4atom％以上，掩模层7b的氧原子浓度为这两者中间的值。优选掩模层7a与掩模层7b的氧原子浓度之差为3atom％以上。
另外，密度以掩模层7a、掩模层7b、掩模层7c的顺序变大。例如，掩模层7c的密度为2.0g/cm3以上，掩模层7a的密度为1.6g/cm3以下，掩模层7b的密度为这两者中间的值。优选掩模层7a与掩模层7b的密度之差为0.2g/cm3以上。
此外，氢的组分比以掩模层7c、掩模层7b、掩模层7a的顺序变大。例如，掩模层7c的氢组分比为10％以下，掩模层7a的氢组分比为20％以上，掩模层7b的氢组分比为这两者中间的值。优选掩模层7a与掩模层7b的氢组分比之差为10％以上。
在掩模层7a，通过在第1实施方式中说明的以硬掩模31、防反射膜32及抗蚀膜33作为掩模而进行的刻蚀，而形成有将掩模层7a沿Z方向贯穿的孔70a。相同地，在掩模层7b形成有孔70b，在掩模层7c形成有孔70c。
在上述的第1实施方式所涉及的掩模层7中，由于作为下层的掩模层7a具有高氧原子浓度且具有低密度，所以在掩模层7a形成的孔70a的口径有可能大得超过需要的程度。其结果，有可能导致在层叠体20形成的凹部21的上端开口变大至超过容许范围。
为了将凹部21的上端开口的口径控制为所期望的值，可考虑预先减小在掩模层7形成的孔70a及孔70b的口径的方法。但估计在这一方法中，在形成凹部21时的刻蚀率降低，并且掩模层7容易闭塞。
另一方面，在本实施方式中，掩模层7c作为低氧原子浓度且高密度的中间层而形成于掩模层7a和掩模层7b之间。因此，即使掩模层7b的孔70b的口径扩大，也能够抑制掩模层7a的孔70a的口径扩大。由此，能够在抑制凹部21的上端开口扩大的同时，避免掩模层7的闭塞。
以上说明了本发明的若干实施方式，但这些实施方式仅是作为例子提示的内容，并不意图限定发明的范围。这些实施方式能够以其它各种方式实施，能够在不脱离本发明的主旨的范围内进行各种省略、置换、变更。所述实施方式及其变形包含在发明的范围及主旨内，同样也包括在权利要求书所记载的发明及与其等同的范围内。

Claims (8)

1.一种半导体装置的制造方法，
包括下述工序：
在基板上形成第1膜，
在所述第1膜上形成至少含有碳的第2膜，
形成贯穿所述第2膜的孔，
通过将所述第2膜用作掩模而进行的RIE刻蚀，在所述第1膜形成与所述孔连通的凹部，
所述第2膜包括形成于所述第1膜上的第1层、形成于所述第1层上的第2层、和形成于所述第1层和所述第2层之间的第3层，所述第1层的氧原子浓度高于所述第2层的氧原子浓度，所述第2层的氧原子浓度高于所述第3层的氧原子浓度。
2.根据权利要求1所述的半导体装置的制造方法，其中，
所述第2膜还含有氢，所述第1层的氢原子浓度高于所述第2层的氢原子浓度。
3.根据权利要求1所述的半导体装置的制造方法，其中，
通过将层叠在所述第1膜上的所述第1层暴露在水蒸气气氛中预先确定的时间，从而使所述第1层含氧，然后在含氧的第1层上形成所述第2层。
4.根据权利要求1所述的半导体装置的制造方法，其中，
所述第1层的厚度为200nm以上。
5.根据权利要求1所述的半导体装置的制造方法，其中，
所述第3层的氧原子浓度为1atom％以下，所述第2层与所述第1层的氧原子浓度之差为3atom％以上。
6.根据权利要求1所述的半导体装置的制造方法，其中，
所述第3层的密度为2.0g/cm3以上，所述第2层与所述第1层的密度之差为0.2g/cm3以上。
7.根据权利要求1所述的半导体装置的制造方法，其中，
所述第2膜含有氢，
所述第3层的氢组分比为10％以下，所述第2层与所述第1层的氢组分比之差为10％以上。
8.根据权利要求1至7中任一项所述的半导体装置的制造方法，其中，
所述第1膜包括交替的多个第1绝缘层和多个第2绝缘层，或者包括交替的多个电极层和多个绝缘层。
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